JP3978145B2 - 半導体装置の作製方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、基板上に薄膜トランジスタを用いた集積回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示装置に代表される電気光学装置およびその電気光学装置を搭載した電子機器の構成に関する。
【0002】
【従来の技術】
基板上にTFT(薄膜トランジスタ)を多数個配列させて、アクティブマトリクス型液晶表示装置に代表される半導体装置が開発されている。TFTは少なくとも島状半導体膜から成る活性層と、該活性層の基板側に設けられた第1の絶縁層と、該活性層の基板側とは反対側に設けられた第2の絶縁層とが積層された構造を有していた。或いは、第1の絶縁層を省略して、活性層と、該活性層の基板側とは反対側の表面に密接して設けられた第2の絶縁層とが積層された構造を有していた。
【0003】
前記第1の絶縁層を介して、活性層に所定の電圧を印加するようにゲート電極を設けた構造は、逆スタガ型もしくはボトムゲート型と呼ばれている。一方、前記第2の絶縁層を介して、活性層に所定の電圧を印加するようにゲート電極を設けた構造は、順スタガ型もしくはトップゲート型と呼ばれている。
【0004】
TFTに用いられる半導体膜は、非晶質半導体をはじめ、高移動度が得られる結晶質半導体が適していると考えられている。ここで、結晶質半導体とは、単結晶半導体、多結晶半導体、微結晶半導体を含むものである。また、絶縁層は、代表的には酸化シリコン、窒化シリコン、窒酸化シリコンなどの材料で形成されている。
【0005】
また、前記半導体層の一例として、特開平7−130652号公報、特開平8−78329号公報、特開平10−135468号公報、または特開平10−135469号公報で開示された半導体が知られている。
【0006】
ところで、CVD(化学的気相成長法)、スパッタ法、真空蒸着法などの公知の成膜技術で作製される前記材料の薄膜には内部応力があることが知られていた。内部応力はさらにその薄膜が本来もつ真性応力と、薄膜と基板との熱膨張係数の差に起因する熱応力とに分離して考えられていた。熱応力は基板の熱膨張係数やTFTの作製工程のプロセス温度を管理することによりその影響を無視することもできたが、真性応力の発生メカニズムは必ずしも明確にはされておらず、薄膜の成長過程やその後の熱処理などによる相変化や組成変化が複雑に絡み合って発生しているものと考えられていた。
【0007】
一般的に、内部応力は図3に示すように、基板に対して薄膜が収縮しようとするときには、基板はその影響を受けて薄膜を内側にして変形するのでこれを引張り応力と呼んでいる。一方、薄膜が伸張しようとするときには、基板は押し縮められて薄膜を外側にして変形するのでこれを圧縮応力と呼んでいる。このように便宜上内部応力の定義は基板を中心として考えられていた。本明細書でも内部応力はこの定義に従って記述する。
【0008】
非晶質半導体膜から熱アニール法やレーザーアニール法などの方法で作製される結晶質半導体膜は、結晶化の過程で体積収縮が起こることが知られていた。その割合は非晶質半導体膜の状態にもよるが、0.1〜10%程度であるとされていた。その結果、結晶質半導体膜には引張り応力が発生し、その大きさは約1×109Paに及ぶこともあった。また、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜などの絶縁膜の内部応力は、膜の作製条件やその後の熱処理の条件によって圧縮応力から引張り応力までさまざまに変化することが知られていた。
【0009】
【発明が解決しようとする課題】
超LSIの技術分野では素子の不良をもたらす原因の一つとして応力の問題が指摘されていた。集積度の向上と共に必然的に局所的な応力の影響が無視できないものとなっていた。例えば、応力が集中する領域に重金属不純物が捕捉されて各種の不良モードを引き起こしたり、応力を緩和するために発生した転位も素子の特性を劣化させる要因であると考えられていた。
【0010】
しかしながら、半導体膜や絶縁膜などの複数の薄膜を積層して形成されるTFTに関しては、それぞれの薄膜の内部応力が相互に作用してもたらす影響についてまだ十分解明されていないものであった。
【0011】
TFT特性を表す特性パラメータは幾つかあるが、その性能の良さは電界効果移動度が一つの目安とされている。そして、高い電界効果移動度の実現を目標として、TFTの構造やその製造工程は理論的解析と経験的側面から注意深く検討されてきた。特に重要な要因は半導体層中のバルク欠陥密度や、半導体層と絶縁層との界面における界面準位密度を可能な限り低減させることが必要であると考えられていた。
【0012】
本発明者は、結晶質半導体層に形成されるバルク欠陥密度や界面欠陥密度を低減するためには、TFTの作製条件を最適化するのみでなく、それぞれの薄膜の内部応力を考慮して、その応力バランスをとりながら欠陥密度を低減させることが課題であると考えた。本発明は上記のような問題点を解決し、結晶質半導体層に対して歪みを発生させることなく、バルク欠陥密度や界面欠陥密度を低減させたTFTを実現することを目的としている。
【0013】
【課題を解決するための手段】
前述のように、非晶質半導体膜から作製される結晶質半導体膜には引張り応力が内在していた。このような結晶質半導体膜を活性層としたTFTにおいて、結晶質半導体膜に対して歪みを発生させることなくゲート絶縁膜や他の絶縁膜および導電性膜を積層させるには、応力バランスを考慮することが必要であった。
【0014】
ここで考慮されるべき応力バランスとは、積層されるそれぞれの薄膜の内部応力を相殺して合成応力をゼロにするというものでなく、引張り応力を有する結晶質半導体膜を中心にして、その結晶質半導体膜に歪みを発生させない方向にその他の内部応力が内在する薄膜を積層させるものである。
【0015】
図4は本発明の概念を説明するものである。引張り応力を有する結晶質半導体膜に対して、その結晶質半導体膜の基板側に設ける薄膜は引張り応力を有していることが望ましいと考えた(図4(B))。一方、結晶質半導体膜の基板側とは反対側の表面に設ける薄膜には圧縮応力を持たせると良いと考えた(図4(A))。いずれにしても結晶質半導体膜が収縮しようとするとき、これを引き伸ばす方向に応力が作用すれば結晶粒界に歪みが生じ、マイクロクラックが形成されることが予想された。このような場合、その領域には転位や結晶欠陥が生成され、不対結合手が多数形成されるものであった。従って、結晶質半導体膜に対して基板側に設ける薄膜には引張り応力をもたせることで、結晶質半導体層が収縮しようとするのと同じ方向に応力を付与することができた。これとは反対に、結晶質半導体膜に対して基板側とは反対側に設ける薄膜には圧縮応力をもたせることで、該結晶質半導体層が収縮しようとするのと同じ方向に応力を付与することができた。即ち、結晶質半導体膜を収縮させる方向に他の薄膜から応力が付与される構成とすることではじめて欠陥密度を有効に低減させることができた。
【0016】
薄膜の内部応力を制御するには作製条件やその後の熱処理条件を考慮すれば良かった。例えば、プラズマCVD法で作製される窒化酸化シリコン膜は、窒素と酸素の組成比や含有水素量を変化させることで圧縮応力から引張り応力まで変化させることが可能であった。また、プラズマCVD法で作製される窒化シリコン膜はその成膜速度を変化させることにより内部応力の大きさを変化させることができた。
【0017】
さらに、応力バランスを考慮する上で重要なことは、TFTの製作工程全体を通しての温度管理であった。プラズマCVD法やスパッタ法で作製される薄膜は、初期状態で所定の内部応力を有していても、その後の工程における基板加熱温度によってまったく反対方向の内部応力に変化してしまうことがあった。また、逆にこの性質を利用して内部応力を変化させることも可能であった。例えば、圧縮応力を持つ窒化シリコン膜に対し、300℃以上の温度で熱処理を加えると引張り応力に変化させることもできた。
【0018】
そして、基板上に形成された島状半導体膜から成る活性層の基板側に設けられた第1の絶縁層を介して活性層に所定の電圧を印加するようにゲート電極を設ければ、逆スタガ型またはボトムゲート型のTFTを形成することができた。また、活性層の基板側とは反対側に設けられた第2の絶縁層を介して活性層に所定の電圧を印加するようにゲート電極を設ければ順スタガ型またはトップゲート型のTFTを形成することができた。
【0019】
第1の絶縁層または第2の絶縁層に使用される絶縁膜の材料は特に限定されるものではないが、内部応力をなんらかの形で制御できることが必要であった。そのためには、窒化シリコン膜、酸化窒化シリコン膜、酸化シリコン膜、酸化タンタル膜などが適してした。窒化シリコン膜の作製方法に限定はないが、例えばプラズマCVD法で作製する場合には、SiH4、NH3、N2、H2の混合ガスか作製することができる。そして、ガスの混合比や放電電力密度を変えることにより成膜速度の異なる条件で窒化シリコン膜を作製することができた。内部応力の測定器は、Ionic System社製のModel-30114を使用した。測定はシリコンウエハー上に作製した試料を用いた。
【0020】
内部応力の値は、引張り応力を正の値で示し、圧縮応力を負の値で示し区別する。図17のデータは、成膜時の基板温度を400℃として、異なる成膜速度で作製された窒化シリコン膜は、いずれも圧縮応力を有していたが、500℃で1時間の熱処理を加えると、引張り応力に変化させることができた。このような変化は、成膜時の基板温度よりも高い温度で熱処理したときに実現し、窒化シリコン膜の緻密化が原因であると考えられた。従って、窒化シリコン膜は圧縮応力を有する膜と引張り応力を有する膜の両方を作製することが可能であった。
【0021】
また、酸化窒化シリコン膜は、プラズマCVD法を用い、SiH4、N2Oの混合ガスから作製した。ここでもガスの混合比や放電電力密度を変えることにより、成膜速度を異ならせて酸化窒化シリコン膜を作製することができた。図18は基板温度400℃で作製された酸化窒化シリコン膜の内部応力の値を示す。成膜速度が異なるそれぞれの試料において、いずれも圧縮応力を有していた。さらに、450℃で4時間の熱処理を加えても、圧縮応力の絶対値は小さくなるものの、やはりその状態は保持されたままであった。
【0022】
また、図19の特性は、同様に酸化窒化シリコン膜の内部応力のデータであるが、SiH4、N2OにさらにNH3を混合して作製された酸化窒化シリコン膜のデータを示している。成膜時においてNH3ガスを添加していくと、圧縮応力から引張り応力側に特性が変化した。さらに、試料に550℃で4時間の加熱処理を加えると引張り応力を大きくすることができた。このような応力の変化は、酸化窒化シリコン膜中の窒素濃度と酸素濃度の組成比の変化に対応していた。表1にラザフォード後方散乱法(RBS)で酸化窒化シリコン膜中の各元素濃度を測定した結果を示す。
【0023】
【表1】
【0024】
酸化窒化シリコン膜の窒素と酸素の含有量がそれぞれ7atomic%、59.5atomic%であるのに対し、成膜時にNH3ガスを30SCCM添加することによって窒素含有量と酸素含有量をそれぞれ24.0atomic%、26.5atomic%とすることができた。また、NH3ガスを100SCCM添加することによって窒素含有量と酸素含有量をそれぞれ44.1atomic%、6.0atomic%とすることができた。すなわち、NH3ガスを添加することにより酸化窒化シリコン膜中の窒素濃度を増加させ酸素濃度を低減させることができた。このとき圧縮応力から引張り応力に変化させることができた。NH3ガスを添加して得られた種々の酸化窒化シリコン膜についてその組成を調べたところ、いずれもシリコンが約34atomic%、水素が約16atomic%、そして窒素と酸素の合計が約50atomic%といった割合であった。そして窒素濃度が25atomic%以上50atomic%未満のものは明らかに引張り応力を有し、5atomic%以上25atomic%未満のものは圧縮応力を示していた。また、熱処理による内部応力の変化は、図20に示すように膜中の含有水素量変化と関連付けて考えることができた。図20のデータはNH3ガスを添加して作製された酸化窒化シリコン膜の含有水素濃度をFT−IRで測定した結果を示している。500℃で1時間の熱処理ではシリコンに結合した水素が優先的に放出されている。この傾向は膜作製時の基板温度(図20の各グラフの右上に表記したTsubを参照)が低い程顕著に表れている。シリコンと結合した水素が放出されることにより不対結合手ができ、その不対結合手の相互作用(引力)により引張り応力が強められていることが予想される。このように、膜中の水素濃度を低減させることによっても内部応力を変化させることが可能であった。
【0025】
このように、成膜速度を制御したり、成膜時の基板温度よりも高い温度熱処理を加えたり、或いは成膜条件を制御して膜の組成を変化させることにより内部応力を制御することができた。TFTは周知の如く薄膜の形成とエッチング処理を繰り返して完成されるものであるが、ここで重要なことはその作製工程全般に渡ってのプロセス温度の管理であった。そして、積層される薄膜の内部応力を考慮してプロセスの最高温度を決めればよかった。
【0026】
以上のように、本発明は基板上に形成された島状半導体膜を活性層として、前記活性層と基板との間に設けられ、含有窒素濃度が含有酸素濃度よりも大きい第1の酸化窒化シリコン膜と、含有窒素濃度が含有酸素濃度よりも小さい第2の酸化窒化シリコン膜とを有する第1の絶縁層と、前記活性層の基板とは反対側の表面に接して設けられ、含有窒素濃度が含有酸素濃度よりも小さい第3の酸化窒化シリコン膜を有する第2の絶縁層とを備えたことを特徴としている。
【0027】
前記活性層は引張り応力を有し、前記第1の絶縁層の含有窒素濃度が含有酸素濃度よりも大きい第1の酸化窒化シリコン膜は引張り応力を有し、かつ、前記第2の絶縁層の、含有窒素濃度が含有酸素濃度よりも小さい第3の酸化窒化シリコン膜は圧縮応力を有していることを特徴としている。前記第1の絶縁層と前記半導体層との引張り応力の絶対値の差、または、前記第2の絶縁層の圧縮応力と、前記半導体層の引張り応力との絶対値の差が、5×108Pa以内であることが望ましい。
【0028】
また、前記含有窒素濃度が含有酸素濃度よりも大きい第1の酸化窒化シリコン膜の含有窒素濃度は25atomic%以上50atomic%未満であり、前記含有窒素濃度が含有酸素濃度よりも小さい第3の酸化窒化シリコン膜の含有窒素濃度は5atomic%以上25atomic%未満であることを特徴としている。
【0029】
【発明の実施の形態】
[実施形態1]
本発明の実施形態を図1を用いて説明する。図1の(A)から(C)において、絶縁表面を有する基板101上に第1の絶縁層102が形成されている。第1の絶縁層102は基板側から含有窒素濃度が25atomic%以上50atomic%未満の窒素リッチな酸化窒化シリコン膜102aと、含有窒素濃度が5atomic%以上25atomic%未満の酸化窒化シリコン膜102bにより形成されている。窒素リッチな酸化窒化シリコン膜102aは5×108Pa以上2×109Paの引張り応力を有している。また、酸化窒化シリコン膜102bは−5×108Pa以下の圧縮応力を有した膜であり、窒素リッチな酸化窒化シリコン膜102aと活性層103の間に設けることにより幾分応力の作用を緩和するために設けられている。
【0030】
活性層103は非晶質半導体膜をレーザーアニール法や熱アニール法などの方法で作製された結晶質半導体膜であり、詳細な作製方法に限定されるものではないが必然的に引張り応力を有している。そして、必要に応じてチャネル形成領域103a、LDD領域103b、ソース領域103c、ドレイン領域103dが設けられている。ソース電極106とドレイン電極107は、第2の絶縁層104の一部にコンタクトホールを形成して設けられている。
【0031】
第2の絶縁層104は活性層103上に積層されるが、図1で示すようなトップゲート型のTFTの場合、ゲート絶縁膜104aが最初に設けられ、これは含有窒素濃度が5atomic%以上25atomic%未満の酸化窒化シリコン膜で形成される。この上にゲート電極が所定の位置に設けられる。
【0032】
図1(A)は、この上に窒化シリコン膜104bと酸化シリコン膜104cを形成したものである。窒化シリコン膜104bには圧縮応力を付与すべく成膜速度を制御して形成した。この膜の圧縮応力は-2×108〜1×109Paの範囲であった。
【0033】
図1(B)は、ゲート絶縁膜104aの上に酸化シリコン膜104d、窒化シリコン膜104eを形成した構成を示す。酸化シリコン膜104dは5×109Pa以下の応力であり、この上に形成した窒化シリコン膜104eによって圧縮応力を加えても良い。
【0034】
図1(C)は、ゲート絶縁膜104aの上に窒化シリコン膜104f、酸化シリコン膜104g、窒化シリコン膜104h、酸化窒化シリコン膜104iを形成した構成を示す。圧縮応力は窒化シリコン膜104f、104hと、含有窒素濃度が5atomic%以上25atomic%未満の酸化窒化シリコン膜104iとが有している。ソース電極106とドレイン電極107上に圧縮応力を有する膜を設けることにより、活性層103により効果的に応力を付与することができた。
【0035】
[実施形態2]
本発明の実施形態を図2を用いて説明する。図2の(A)から(D)において、絶縁表面を有する基板201上に第1の絶縁層202が形成されている。そして実施形態1と同様に含有窒素濃度が25atomic%以上50atomic%未満の窒素リッチな酸化窒化シリコン膜202aと、含有窒素濃度が5atomic%以上25atomic%未満の酸化窒化シリコン膜202bが設けられている。窒素リッチな酸化窒化シリコン膜202aは引張り応力を有している。活性層203は非晶質半導体膜をレーザーアニール法や熱アニール法などの方法で作製された結晶質半導体膜であり、必要に応じてチャネル形成領域203a、LDD領域203b、ソース領域203c、ドレイン領域203dが設けられている。ソース電極206とドレイン電極207は、第2の絶縁層204の一部にコンタクトホールを形成して設けられている。第2の絶縁層204は活性層203上に積層されるが、図2で示すようなトップゲート型のTFTの場合、ゲート絶縁膜204aが最初に設けられ、含有窒素濃度が5atomic%以上25atomic%未満の酸化窒化シリコン膜で形成される。この上にゲート電極が所定の位置に設けられる。
【0036】
図2(A)は、ゲート絶縁膜204a上に酸化シリコン膜204bと酸化窒化シリコン膜204cを形成したものである。酸化窒化シリコン膜204cは含有窒素濃度が5atomic%以上25atomic%未満として圧縮応力を有せしめた。従って、窒素リッチな酸化窒化シリコン膜202aと酸化窒化シリコン膜204cとから応力が活性層203に印加される構成となっている。ここでは、ソース電極206とドレイン電極207上に圧縮応力を有する膜を設けることにより、活性層203により効果的に応力を付与することができた。
【0037】
図2(B)は、ゲート絶縁膜204a上に酸化窒化シリコン膜204d、酸化シリコン膜204e、酸化窒化シリコン膜204fを設けた構成となっている。そして、窒素リッチな酸化窒化シリコン膜202aと酸化窒化シリコン膜204d、204fとから応力が活性層203に印加される構成となっている。
【0038】
図2(C)は、ゲート絶縁膜204a上に酸化シリコン膜204g、圧縮応力を有する酸化窒化シリコン膜204h、酸化窒化シリコン膜204iが設けられた構成である。また図2(D)は酸化シリコン膜204j、酸化窒化シリコン膜204k、酸化窒化シリコン膜204lが設けられた構成である。
【0039】
このように、酸化窒化シリコン膜の含有窒素量と酸素量との組成比を制御して内部応力を引張り応力から圧縮応力まで変化させるためには、膜形成に使用するSiH4、N2O、NH3のガスの混合比率をかえれば良く、簡単にできるものであった。また、内部応力の絶対値が5×108Pa以上の酸化窒化シリコン膜を設ける場合には、活性層203に密接して形成するのではなく、酸化シリコン膜などの応力の小さい膜を介在させて設けると良かった。
【0040】
【実施例】
[実施例1]
図5〜図7を用いて本実施例を説明する。まず、基板601としてガラス基板、例えばコーニング社の#1737基板を用意した。そして、基板601上にゲート電極602を形成した。ここでは、スパッタ法を用いて、タンタル(Ta)膜を200nmの厚さに形成した。また、ゲート電極602を、窒化タンタル膜(膜厚50nm)とTa膜(膜厚250nm)の2層構造としても良い。Ta膜はスパッタ法でArガスを用い、Taをターゲットとして形成されるが、ArガスにXeガスを加えた混合ガスでスパッタすると内部応力の絶対値を2×108Pa以下にすることができた。(図5(A))
【0041】
そして、第1の絶縁層603、非晶質半導体層604を順次大気開放しないで連続形成した。第1の絶縁層603は窒素リッチな酸化窒化シリコン膜603a(膜厚50nm)と酸化窒化シリコン膜(膜厚125nm)で形成した。窒素リッチな酸化窒化シリコン膜603aはSiH4、N2O、NH3の混合ガスよりプラズマCVD法で作製された。また、非晶質半導体層604もプラズマCVD法を用い、20〜100nm、好ましくは40〜75nmの厚さに形成した。(図5(B))
【0042】
そして、450〜550℃で1時間の加熱処理を行った。この加熱処理により第1の絶縁層603と非晶質半導体層604とから水素が放出され、引張り応力を付与することができた。その後、非晶質半導体層604に対して、結晶化の工程を行い、結晶質半導体層605を形成した。ここでの結晶化の工程は、レーザーアニール法や熱アニール法を用いれば良い。レーザーアニール法では、例えばKrFエキシマレーザー光(波長248nm)を用い、線状ビームを形成して、発振パルス周波数30Hz、レーザーエネルギー密度100〜500mJ/cm2、線状ビームのオーバーラップ率を96%として非晶質半導体層の結晶化を行った。ここで、非晶質半導体層が結晶化するに伴って、体積収縮が起こり、形成された結晶質半導体層605の引張り応力は増大した。(図5(C))
【0043】
次に、こうして形成された結晶質半導体層605に接して絶縁膜606を形成した。ここでは、酸化窒化シリコン膜を200nmの厚さに形成した。その後、裏面からの露光を用いたパターニング法により、絶縁膜606に接したレジストマスク607を形成した。ここでは、ゲート電極602がマスクとなり、自己整合的にレジストマスク607を形成することができた。そして、図示したようにレジストマスクの大きさは、光の回り込みによって、わずかにゲート電極の幅より小さくなった。(図5(D))
【0044】
そして、レジストマスク607を用いて絶縁膜606をエッチングして、チャネル保護膜608を形成した後、レジストマスク607は除去した。この工程により、チャネル保護膜608と接する領域以外の結晶質半導体層605の表面を露呈させた。このチャネル保護膜608は、後の不純物添加の工程でチャネル領域に不純物が添加されることを防ぐ役目を果たした。(図5(E))
【0045】
次いで、フォトマスクを用いたパターニングによって、nチャネル型TFTの一部とpチャネル型TFTの領域を覆うレジストマスク609を形成し、結晶質半導体層605の表面が露呈している領域にn型を付与する不純物元素を添加する工程を行った。そして、第1の不純物領域(n+型領域)610aが形成された。本実施例では、n型を付与する不純物元素としてリンを用いたので、イオンドープ法においてフォスフィン(PH3)を用い、ドーズ量5×1014atoms/cm2、加速電圧10kVとした。また、上記レジストマスク609のパターンは実施者が適宣設定することによりn+型領域の幅が決定され、所望の幅を有するn-型領域、およびチャネル形成領域を容易に得ることができた。(図6(A))
【0046】
レジストマスク609を除去した後、第2の絶縁膜611を形成した。ここでは、実施形態1で示した含有窒素濃度が5atomic%以上25atomic%未満で圧縮応力を有する酸化窒化シリコン膜(膜厚50nm)をプラズマCVD法で作製した。酸化窒化シリコン膜は圧縮応力を有していた。(図6(B))
【0047】
次いで、マスク用絶縁膜611が表面に設けられた結晶質半導体層にn型を付与する不純物元素を添加する工程を行い、第2の不純物領域(n-型領域)612を形成した。但し、マスク用絶縁膜611を介してその下の結晶質半導体層に不純物を添加するために、マスク用絶縁膜611の厚さを考慮にいれ、適宣条件を設定する必要があった。ここでは、ドーズ量3×1013atoms/cm2、加速電圧60kVとした。こうして形成される第2の不純物領域612はLDD領域として機能した。(図6(C))
【0048】
次いで、nチャネル型TFTを覆うレジストマスク614を形成し、pチャネル型TFTが形成される領域にp型を付与する不純物元素を添加する工程を行った。ここでは、イオンドープ法でジボラン(B2H6)を用い、ボロン(B)を添加した。ドーズ量は4×1015atoms/cm2、加速電圧30kVとした。(図6(D))
【0049】
その後、レーザーアニール法または熱アニール法による不純物元素の活性化の工程を行った後、水素雰囲気中で熱処理(300〜500℃、1時間)を行い全体を水素化した。(図7(A))
【0050】
また、プラズマ化することにより生成された水素により水素化しても良い。その後、チャネル保護膜608とマスク用絶縁膜611をフッ酸系エッチング液で選択除去し、公知のパターニング技術により結晶質半導体層を所望の形状にエッチングした。(図7(B))
【0051】
以上の工程を経て、nチャネル型TFTのソース領域615、ドレイン領域616、LDD領域617、618チャネル形成領域619が形成され、pチャネル型TFTのソース領域621、ドレイン領域622、チャネル形成領域620が形成された。次いで、nチャネル型TFTおよびpチャネル型TFTを覆って第2の絶縁層を形成した。第2の絶縁層は最初に、酸化シリコン膜から成る絶縁膜623を1000nmの厚さに形成した。(図7(C))
【0052】
そして、コンタクトホールを形成して、ソース電極624、626、ドレイン電極625、627を形成した。さらに第2の絶縁層として、酸化シリコン膜から成る絶縁膜623上に、ソース電極624、626、ドレイン電極625、627を覆って、酸化窒化シリコン膜628を形成した。この酸化窒化シリコン膜は含有窒素量を5atomic%以上25atomic%未満として圧縮応力を持たせた。図7(D)に示す状態を得た後、最後に水素雰囲気中で熱処理を行い、全体を水素化してnチャネル型TFTとpチャネル型TFTが完成した。水素化の工程はプラズマ化した水素雰囲気にさらすことによっても実現できた。
【0053】
[実施例2]
実施例1の作製工程を用いたnチャネル型TFTとpチャネル型TFTを備えた半導体装置について図8を用いてその一例を説明する。図8はCMOS回路の基本構成であるインバータ回路を示す。このようなインバータ回路を組み合わせることで、NAND回路、NOR回路のような基本回路を構成したり、さらに複雑なシフトレジスタ回路やバッファ回路などを構成することができる。図8(A)はCMOS回路の上面図に相当する図であり、図8(A)において点線A-A'の断面構造図を図8(B)に示す。
【0054】
図8(B)において、nチャネル型およびpチャネル型TFTの両方は同一基板上に形成されている。pチャネル型TFTは、ゲート電極902が形成され、その上に第1の絶縁層として、引張り応力を有する窒素リッチな酸化窒化シリコン膜903と、酸化窒化シリコン膜904とが設けられている。そして、第1の絶縁層に接して結晶質半導体膜から成る活性層が形成され、p+領域912(ドレイン領域)、915(ソース領域)とチャネル形成領域914とが設けられている。この半導体層に接して第2の絶縁層が設けられ、ここでは酸化シリコン膜917と酸化窒化シリコン膜919とが形成されている。そして酸化シリコン膜に設けられたコンタクトホールを通してソース電極920、ドレイン電極918が形成されている。一方、nチャネル型TFTの活性層には、n+型領域905(ソース領域)、911(ドレイン領域)とチャネル形成領域909と、前記n+型領域とチャネル形成領域との間にn-型領域が設けられている。そして同様に層間絶縁膜917にはコンタクトホールが形成され、ソース電極916、ドレイン電極918が設けられている。
【0055】
このようなCMOS回路は、アクティブマトリクス型液晶表示装置の周辺駆動回路や、EL(Electro luminescence)型表示装置の駆動回路や、密着型イメージセンサの読み取り回路などに応用することができる。
【0056】
[実施例3]
本実施例を図9と図10により説明する。ここでは、nチャネル型TFTとpチャネル型TFTを同一基板上に作製し、CMOS回路の基本構成であるインバータ回路を形成する実施形態について説明する。図9(A)において、絶縁表面を有する基板701上に第1の絶縁層が形成されている。これは含有窒素濃度が25atomic%以上、50atomic%未満の窒素リッチな酸化窒化シリコン膜702を20〜100nm、代表的には50nmの厚さに形成し、含有窒素濃度が5atomic%以上、25atomic%未満の酸化窒化シリコン膜703を50〜500nm、代表的には150〜200nmの厚さに形成した。窒素リッチな酸化窒化シリコン膜702は引張り応力を有している。第2の島状半導体膜704と、第1の島状半導体膜705、およびゲート絶縁膜706を形成した。ゲート絶縁膜706は酸化窒化シリコン膜から形成した。また、島状半導体膜は、非晶質半導体膜をレーザーアニール法や熱アニール法などの方法で作製された結晶質半導体膜を公知の技術で島状に分離形成したものである。(図9(A))
【0057】
ここで適用できる半導体材料は、シリコン(Si)、ゲルマニウム(Ge)、またシリコンゲルマニウム合金、炭化シリコンがあり、その他にガリウム砒素などの化合物半導体材料を用いることもできる。半導体膜は10〜100nm、代表的には50nmの厚さで形成される。プラズマCVD法で作製される非晶質半導体膜には10〜40atomic%の割合で膜中に水素が含まれている。非晶質半導体膜は圧縮応力から引張り応力まで作製条件により任意の内部応力を有しているが、結晶化の工程の前に400〜500℃の熱処理の工程を行い水素を膜中から脱離させることにより、そのほとんどが引張り応力に変化した。
【0058】
そして、第2の島状半導体膜704と、第1の島状半導体膜705のチャネル形成領域を覆うレジストマスク707、708を形成した。このとき、配線を形成する領域にもレジストマスク709を形成しておいても良い。そして、n型を付与する不純物元素を添加して第2の不純物領域を形成する工程を行った。ここでは、フォスフィン(PH3)を用いたイオンドープ法でリン(P)を添加した。この工程では、ゲート絶縁膜706を通してその下の島状半導体膜にリンを添加するために、加速電圧は80keVと高めに設定した。島状半導体膜に添加されるリンの濃度は、1×1016〜1×1019atoms/cm3の範囲にするのが好ましく、ここでは1×1018atoms/cm3とした。そして、半導体膜にリンが添加された領域710、711が形成された。この領域の一部は、LDD領域として機能する。(図9(B))
【0059】
そして、ゲート絶縁膜706の表面に導電層712を形成した。導電層712は、Ta、Ti、Mo、Wから選ばれた元素を主成分とする導電性材料を用いて形成する。そして、導電層712の厚さは100〜500nm、好ましくは150〜400nmで形成すれば良い。スパッタ法で作製されるTa、Ti、W、Moなどの薄膜は大きな圧縮応力を有していた。しかし、スパッタ成膜時にArガスに加えXeガスを添加することで効果的に応力を低減させることができた。(図9(C))
【0060】
次に、レジストマスク713〜716を形成した。レジストマスク713は、pチャネル型TFTのゲート電極を形成するためのものであり、レジストマスク715、716は、ゲート配線およびゲートバスラインを形成するためのものである。また、レジストマスク714は第1の島状半導体膜705の全面を覆って形成され、次の工程において、不純物が添加されるのを阻止するマスクとするために設けられた。導電層712はドライエッチング法により不要な部分が除去され、第2のゲート電極717と、ゲート配線719と、ゲートバスライン720が形成された。ここで、エッチング後残渣が残っている場合には、アッシング処理すると良かった。そして、レジストマスク713〜716をそのまま残して、pチャネル型TFTが形成される第2の島状半導体膜704の一部に、p型を付与する不純物元素を添加して第3の不純物領域を形成した。ここではボロンをその不純物元素として、ジボラン(B2H6)を用いてイオンドープ法で添加した。ここでも加速電圧を80keVとして、2×1020atoms/cm3の濃度にボロンを添加した。そして、図9(D)に示すようにボロンが高濃度に添加された第3の不純物領域721、722が形成された。
【0061】
図9(D)で設けられたレジストマスクを除去した後、再度レジストマスク723〜725を形成した。これはnチャネル型TFTのゲート電極を形成するためのものであり、ドライエッチング法により第1のゲート電極726が形成された。このとき第1のゲート電極726は、第2の不純物領域710、711の一部とゲート絶縁膜を介して重なるように形成された。(図9(E))
【0062】
次に、レジストマスク729〜731を形成した。レジストマスク730は第1のゲート電極726とを覆って、さらに第2の不純物領域710、711の一部と重なる形で形成されたものである。これは、LDD領域のオフセット量を決めるものである。そして、n型を付与する不純物元素を添加して第1の不純物領域を形成する工程を行い、ソース領域となる第1の不純物領域732とドレイン領域となる第1の不純物領域733が形成された。この工程でも、第2の絶縁層706を通してその下の半導体層にリンを添加するために、加速電圧は80keVと高めに設定した。この領域のリンの濃度はn型を付与する第1の不純物元素を添加する工程と比較して高濃度であり、1×1019〜1×1021atoms/cm3とするのが好ましく、ここでは1×1020atoms/cm3とした。(図10(A))
【0063】
そして、ゲート絶縁膜706、第1および第2のゲート電極726、717、ゲート配線727、ゲートバスライン728の表面に酸化シリコン膜734を1000nmの厚さに形成した。その後加熱処理を行った、これはそれぞれの濃度で添加されたn型またはp型を付与する不純物元素を活性化するために行う必要があった。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法(RTA法)で行えば良い。しかし、レーザーアニール法は低い基板加熱温度で活性をすることができるが、ゲート電極の下にかくれる領域まで活性化させることは困難である。ここでは熱アニール法で活性化を行った。加熱処理は、窒素雰囲気中において300〜600℃、好ましくは350〜550℃、ここでは450℃、2時間の処理を行った。この熱処理において、窒素雰囲気中に3〜90%の水素を添加しておいても良い。また、熱処理の後に、さらに3〜100%の水素雰囲気中で150〜500℃、好ましくは300〜450℃で2〜12時間の水素化処理の工程を行うと良い。または、150〜500℃、好ましくは200〜450℃の基板温度でプラズマ化させることによってできた水素で水素化処理をしても良い。いずれにしても、水素が半導体層中やその界面に残留する欠陥を補償することにより、TFTの特性を向上させることができた。
【0064】
酸化シリコン膜734はその後、所定のレジストマスクを形成した後、エッチング処理によりそれぞれのTFTのソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、ソース電極736、737とドレイン電極738を形成した。図示していないが、本実施例ではこの電極を、Ti膜を100nm、Tiを含むAl膜300nm、Ti膜150nmをスパッタ法で連続して形成した3層構造の電極として用いた。さらにこの全面に含有窒素濃度が5atomic%から25atomic%の酸化窒化シリコン膜735を形成した。この膜は圧縮応力を有していた。この状態で2回目の水素化処理を行うとTFTの特性をさらに向上させることができた。ここでも、1〜5%の水素雰囲気中で300〜450℃好ましくは300〜350℃で1〜6時間程度加熱処理を行えば良かった。或いは、プラズマ化させることによってできた水素に晒すことにより水素化をすることができた。
【0065】
以上のような工程を経て、第1の絶縁層は引張り応力を有した窒素リッチな酸化窒化シリコン膜702、酸化窒化シリコン膜703から形成され、第2の絶縁層は、酸化窒化シリコン膜で成るゲート絶縁膜706、酸化シリコン膜734、酸化窒化シリコン膜735から構成されるものであった。そしてpチャネル型TFTは自己整合的(セルフアライン)に形成され、nチャネル型TFTは非自己整合的(ノンセルフアライン)に形成された。
【0066】
CMOS回路のnチャネル型TFTにはチャネル形成領域742、第1の不純物領域745、746、第2の不純物領域743、744が形成された。ここで、第2の不純物領域は、ゲート電極と重なる領域(GOLD:Gate Overlapped Drain)743a、744aと、ゲート電極と重ならない領域(LDD領域)743b、744bがそれぞれ形成された。そして、第1の不純物領域745はソース領域として、第1の不純物領域746はドレイン領域となった。一方、pチャネル型TFTは、チャネル形成領域739、第3の不純物領域740、741が形成された。そして、第3の不純物領域740はソース領域として、第3の不純物領域741はドレイン領域となった。(図10(B))
【0067】
また、図10(C)はインバータ回路の上面図を示し、TFT部分のA−A'断面構造、ゲート配線部分のB−B'断面構造,ゲートバスライン部分のC−C'断面構造は、図10(B)と対応している。本発明において、ゲート電極とゲート配線とゲートバスラインとは、第1の導電層から形成されている。図9と図10では、nチャネル型TFTとpチャネル型TFTとを相補的組み合わせて成るCMOS回路を例にして示したが、nチャネル型TFTを用いたNMOS回路や、液晶表示装置の画素部、EL型表示装置、イメージセンサの読み取り回路などにも本願発明を適用することもできる。
【0068】
[実施例4]
本実施例では、本願発明の構成を図11〜図13を用い、画素部(画素マトリクス回路)とその周辺に設けられる駆動回路の基本形態であるCMOS回路を同時に形成したアクティブマトリクス基板の作製方法について説明する。
【0069】
最初に、基板1101上に第1の絶縁層として、窒素リッチな第1の酸化窒化シリコン膜1102aを50〜500nm、代表的には100nmの厚さに形成し、さらに第2の酸化窒化シリコン膜1102bを100〜500nm、代表的には200nmの厚さに形成した。窒素リッチな第1の酸化窒化シリコン膜1102aは、含有する窒素濃度を25atomic%以上50atomic%未満となるようにした。窒素リッチな第1の酸化窒化シリコン膜1102aは、SiH4とN2OとNH3から作製されたものであり、図19で示すように引張り応力を有していた。そして、結晶化の工程、またゲッタリングの工程に伴う加熱処理に対してもその内部応力を保持していた。さらに島状の結晶質半導体膜1103、1104、1105と、ゲート絶縁膜1106を形成した。島状の結晶質半導体膜は、非晶質半導体膜から触媒元素を使用した結晶化の方法で結晶質半導体膜を形成し、これを島状に分離加工したものであった。ゲート絶縁膜1106は、SiH4とN2Oとから作製される酸化窒化シリコン膜であり圧縮応力を有していた。ここでは、10〜200nm、好ましくは50〜150nmの厚さで形成した。(図11(A))
【0070】
次に、島状半導体膜1103と、島状半導体膜1104、1105のチャネル形成領域を覆うレジストマスク1107〜1111を形成した。このとき、配線を形成する領域にもレジストマスク1109を形成しておいても良い。そして、n型を付与する不純物元素を添加して第2の不純物領域を形成した。フォスフィン(PH3)を用いたイオンドープ法でリン(P)を添加した。この工程では、ゲート絶縁膜1106を通してその下の島状半導体膜にリンを添加するために、加速電圧は65keVに設定した。島状半導体に添加されるリンの濃度は、1×1016〜1×1019atoms/cm3の範囲にするのが好ましく、ここでは1×1018atoms/cm3とした。そして、リンが添加された領域1112〜1116が形成された。この領域の一部は、LDD領域として機能する第2の不純物領域とされるものである。(図11(B))
【0071】
その後、レジストマスクを除去して、導電層1117を全面に形成した。導電層1117は、Ta、Ti、Mo、Wから選ばれた元素を主成分とする導電性材料を用いる。そして、導電層1117の厚さは100〜1000nm、好ましくは150〜400nmで形成しておけば良い。ここではTaをスパッタ法で、ArとXeの混合ガスを用い形成した。(図11(C))
【0072】
次に、pチャネル型TFTのゲート電極と、CMOS回路および画素部のゲート配線、ゲートバスラインを形成した。nチャネル型TFTのゲート電極は後の工程で形成するため、導電層1117が島状半導体膜1104上の全面で残るようにレジストマスク1119、1123を形成した。導電層1117はドライエッチング法により不要な部分を除去した。TaのエッチングはCF4とO2の混合ガスにより行われた。そして、ゲート電極1124と、ゲート配線1126、1128と、ゲートバスライン1127が形成された。そして、レジストマスク1118〜1123をそのまま残して、pチャネル型TFTが形成される島状半導体膜1103の一部に、p型を付与する第3の不純物元素を添加する工程を行った。ここではボロンをその不純物元素として、ジボラン(B2H6)を用いてイオンドープ法で添加した。ここでも加速電圧を80keVとして、2×1020 atoms/cm3の濃度にボロンを添加した。そして、図12(A)に示すようにボロンが高濃度に添加された第3の不純物領域1130、1131が形成された。
【0073】
図12(A)で設けられたレジストマスクを除去した後、新たにレジストマスク1124〜1130を形成した。これはnチャネル型TFTのゲート電極を形成するためのものであり、ドライエッチング法によりゲート電極1131〜1133が形成された。このときゲート電極1131〜1133は第2の不純物領域1112〜1116の一部と重なるように形成された。(図12(B))
【0074】
そして、新たなレジストマスク1135〜1141を形成した。レジストマスク1136、1139、1140はnチャネル型TFTのゲート電極1131〜1133と、第2の不純物領域の一部を覆う形で形成されるものであった。ここで、レジストマスク1136、1139、1140は、LDD領域のオフセット量を決めるものである。そして、n型を付与する不純物元素を添加して第1の不純物領域を形成する工程を行った。そして、ソース領域となる第1の不純物領域1143、1144とドレイン領域となる第1の不純物領域1142、1145、1146が形成された。この工程でもゲート絶縁膜1106を通してその下の島状半導体膜にリンを添加し、この領域のリンの濃度はn型を付与する第1の不純物元素を添加する工程と比較して高濃度であり、1×1019〜1×1021atoms/cm3とするのが好ましく、ここでは1×1020atoms/cm3とした。このときpチャネル型TFTのソースおよびドレイン領域の一部にもリンが添加された領域1180、1181が形成された。しかしこの領域のリン濃度はボロン濃度の約1/2であり導電型はp型のままである。(図12(C))
【0075】
図12(C)までの工程が終了したら、酸化シリコン膜1147を形成した。ここではTEOS(Tetraethyl Orthosilicate)を原料としてプラズマCVD法で1000nmの厚さに形成された。この状態で窒素雰囲気中で400〜800℃、1〜24時間、例えば525℃で8時間の加熱処理を行った。この工程により添加されたn型及びp型を付与する不純物元素を活性化させることができた。さらに、リンが添加された領域1142〜1146と1180、1181がゲッタリングサイトとなり、結晶化の工程で残存していた触媒元素をこの領域に偏析させることができた。その結果、少なくともチャネル形成領域から触媒元素を除去するこができた。この熱処理の後に、さらに3〜100%の水素雰囲気中で150〜500℃、好ましくは300〜450℃で2〜12時間の水素化処理の工程を行うと良い。または、150〜500℃、好ましくは200〜450℃の基板温度でプラズマ化させることによってできた水素で水素化処理をしても良い。いずれにしても、水素が半導体層中やその界面に残留する欠陥を補償することにより、TFTの特性を向上させることができた。(図13(A))
【0076】
酸化シリコン膜1147はその後、パターニングでそれぞれのTFTのソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、ソース電極1149、1150、1151とドレイン電極1152、1153を形成した。図示していないが、本実施例ではこの電極を、Ti膜を100nm、Tiを含むAl膜300nm、Ti膜150nmをスパッタ法で連続して形成した3層構造の電極として用いた。この状態で2回目の水素化処理を行うとTFTの特性をさらに向上させることができた。ここでも、1〜5%の水素雰囲気中で300〜450℃好ましくは300〜350℃で1〜6時間程度加熱処理を行えば良かった。或いは、プラズマ化させることによってできた水素に晒すことにより水素化をすることができた。そして、酸化窒化シリコン膜1148を100〜500nm、例えば300nmの厚さに成膜した。酸化窒化シリコン膜1148はプラズマCVD法で形成し、図19のデータを基にしてSiH4とN2OとNH3との混合ガスから作製し、膜中の含有窒素濃度が25atomic%未満となるように形成し、圧縮応力を持つようにした。(図13(B))
【0077】
以上のような工程を経て、第1の絶縁層は引張り応力を有した窒素リッチな第1の酸化窒化シリコン膜1102a、第2の酸化窒化シリコン膜1102bから形成され、第2の絶縁層は、酸化窒化シリコン膜で成るゲート絶縁膜1106、酸化シリコン膜1147、酸化窒化シリコン膜1148から構成されるものであった。そしてpチャネル型TFTは自己整合的(セルフアライン)に形成され、nチャネル型TFTは非自己整合的(ノンセルフアライン)に形成された。
【0078】
以上の工程で、CMOS回路のnチャネル型TFTにはチャネル形成領域1157、第1の不純物領域1160、1161、第2の不純物領域1158、1159が形成された。ここで、第2の不純物領域は、ゲート電極と重なる領域(GOLD領域)1158a、1159aとゲート電極と重ならない領域(LDD領域)1158b、1159bがそれぞれ形成された。そして、第1の不純物領域1160はソース領域として、第1の不純物領域1161はドレイン領域となった。pチャネル型TFTは、チャネル形成領域1154、第3の不純物領域1155、1156が形成された。そして、第3の不純物領域1155はソース領域として、第3の不純物領域1156はドレイン領域となった。また、画素部のnチャネル型TFT(画素TFT)はマルチゲート構造であり、チャネル形成領域1162、1163と第1の不純物領域1168、1169、1145と第2の不純物領域1164〜1167が形成された。ここで第2の不純物領域は、ゲート電極と重なる領域1164a、1165a、1166a、1167aと重ならない領域1164b、1165b、1166b、1167bとが形成された。
【0079】
こうして図13(B)に示すように、基板1101上にCMOS回路と、画素部が形成されたアクティブマトリクス基板が作製された。また、画素TFTのドレイン側には、第2の不純物領域と同じ濃度でn型を付与する不純物元素が添加された、低濃度不純物領域1170、ゲート絶縁膜1106、保持容量電極1171とが形成され、画素部に設けられる保持容量が同時に形成された。
【0080】
[実施例5]
本実施例では、実施例4で作製されたアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を図14を用いて説明する。図13(B)の状態のアクティブマトリクス基板に対して、有機樹脂からなる層間絶縁膜1401を約1000nmの厚さに形成した。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、300℃で焼成して形成した。この有機樹脂膜の内部応力は約1×108Pa程度であり、その絶対値からみても応力バランスを考慮する上でさほど問題とならなかった。そして層間絶縁膜1401にドレイン電極1153に達するコンタクトホールを形成し、画素電極1402を形成した。画素電極1402は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ(ITO)膜を100nmの厚さにスパッタ法で形成した。(図14(A))
【0081】
次に、図14(B)に示すように、配向膜1501を層間絶縁膜1401と画素電極1402との表面に形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。対向側の基板1502には、透明導電膜1503と、配向膜1504とを形成した。配向膜は形成された後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って平行配向するようにした。上記の工程を経て、画素部と、CMOS回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ(共に図示せず)などを介して貼りあわせる。その後、両基板の間に液晶材料1505を注入し、封止剤(図示せず)によって完全に封止した。よって図14(B)に示すアクティブマトリクス型液晶表示装置が完成した。
【0082】
次に本実施例のアクティブマトリクス型液晶表示装置の構成を、図15と図16を用いて説明する。図15は本実施例のアクティブマトリクス基板の斜視図である。アクティブマトリクス基板は、ガラス基板1101上に形成された、画素部1601と、走査(ゲート)線駆動回路1602と、信号(ソース)線駆動回路1603で構成される。画素部の画素TFT1600はnチャネル型TFTであり、周辺に設けられる駆動回路はCMOS回路を基本として構成されている。走査(ゲート)線駆動回路1602と、信号(ソース)線駆動回路1603はそれぞれゲート配線1703とソース配線1704で画素部1601に接続されている。
【0083】
図16(A)は画素部1601の上面図であり、ほぼ1画素の上面図である。画素部にはnチャネル型の画素TFTが設けられている。ゲート配線1703に連続して形成されるゲート電極1702は、図示されていないゲート絶縁膜を介してその下の半導体層1701と交差している。図示はしていないが、半導体層には、ソース領域、ドレイン領域、第1の不純物領域が形成されている。また、画素TFTのドレイン側には、半導体層と、ゲート絶縁膜と、ゲート電極と同じ材料で形成された電極とから、保持容量1707が形成されている。また、図16(A)で示すA−A'に沿った断面構造は、図14(B)に示す画素部の断面図に対応している。一方、図16(B)に示すCMOS回路では、ゲート配線1126から延在するゲート電極1124、1131が、図示されていないゲート絶縁膜を介してその下の半導体層1103、1104とそれぞれ交差している。図示はしていないが、同様にnチャネル型TFTの半導体層には、ソース領域、ドレイン領域、LDD領域が形成されている。また、pチャネル型TFTの半導体層にはソース領域とドレイン領域が形成されている。そして、その位置関係は、B―B'に沿った断面構造は、図14(B)に示す画素部の断面図に対応している。
【0084】
本実施例では、画素TFT1600をダブルゲートの構造としているが、シングルゲートの構造でも良いし、トリプルゲートとしたマルチゲート構造にしても構わない。本実施例のアクティブマトリクス基板の構造は、本実施例の構造に限定されるものではない。本願発明の構造は、ゲート電極の構造と、ゲート絶縁膜を介して設けられた半導体層のソース領域と、ドレイン領域と、その他の不純物領域の構成に特徴があるので、それ以外の構成については実施者が適宣決定すれば良い。
【0085】
[実施例6]
本実施例では、第1の絶縁層および活性層となる半導体膜の基本的な作製方法について示す。図21において基板2101はガラス基板、セラミクス基板、石英基板などを用いることができる。また、酸化シリコン膜や窒化シリコン膜などの絶縁膜を表面に形成したシリコン基板やステンレスに代表される金属基板を用いても良い。ガラス基板を用いる場合には、歪み点以下の温度で予め加熱処理しておくことが望ましい。例えば、コーニング社の#1737基板を用いる場合には、500〜650℃、好ましくは595〜645℃で1〜24時間の加熱処理をしておくと良い。
【0086】
そして、基板2101の主表面に、第1の絶縁層2102を形成した。ここでは、引張り応力を有する酸化窒化2102aと、酸化窒化シリコン膜2102bを形成した。第1の絶縁層は引張り応力を有した膜であれば良く、その他にも窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜、酸化タンタル膜から選ばれた一層もしくは複数の層で形成すると良い。これらの膜は公知のプラズマCVD法やスパッタ法で形成すれば良い。そして、酸化窒化シリコン膜を用いる場合には、20〜100nm、代表的には50nmの厚さに形成すれば良い。また、この窒化シリコン膜の上に酸化窒化シリコン膜を50〜500nm、代表的には50〜200nmの厚さに形成しても良い。そして、第1の絶縁層の上に非晶質半導体層2103を形成した。これはプラズマCVD法、減圧CVD法、スパッタ法などの成膜法で形成される非晶質半導体であれば良く、シリコン(Si)、ゲルマニウム(Ge)、またシリコンゲルマニウム合金、炭化シリコンがあり、その他にガリウム砒素などの化合物半導体材料を用いることができる。半導体層は10〜100nm、代表的には50nmの厚さとして形成した。また、第1の絶縁層と非晶質半導体層2103とをプラズマCVD法やスパッタ法で連続形成することも可能である。それぞれの層が形成された後、その表面が大気雰囲気に触れないことにより、その表面の汚染を防ぐことができる。(図21(A))
【0087】
次に結晶化の工程を行った。非晶質半導体層を結晶化する工程は、公知のレーザーアニール法または熱アニール法の技術を用いれば良い。いずれにしても、非晶質状態から結晶質状態に半導体層が相変化するに伴って、緻密化し体積収縮が起こるので、結晶質半導体層2104には引張り応力が発生した。また、プラズマCVD法で作製される非晶質半導体層には10〜40atomic%の割合で膜中に水素が含まれていて、結晶化の工程に先立って400〜500℃の熱処理の工程を行い水素を膜中から脱離させて含有水素量を5atomic%以下としておくことが望ましかった。水素が放出されると結果的に引張り応力が発生した。(図21(B))
【0088】
そして、結晶質半導体層2104に接して圧縮応力を有する第2の絶縁層2105を形成した。第2の絶縁層2105には、窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜、酸化タンタルから選ばれた一層もしくは複数の層から形成することができる。第2の絶縁層2105の厚さは10〜1000nm、好ましくは50〜400nmとして形成すれば良い。(図21(C))
【0089】
第1の絶縁層2102と、第2の絶縁層2105に適用される窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜、酸化タンタル膜は、その作製条件によって引張り応力と圧縮応力との両方の状態の応力を持たせることが可能であった。そのためには、使用するガスの混合比や成膜時の基板温度、また成膜速度などを適宣決定すれば良かった。このような作製条件は使用する個々の装置により異なっていた。また、圧縮応力を有した膜を加熱処理の工程を加えることにより、引張り応力を有する膜に変換することもできた。非晶質半導体層から体積収縮を伴って作製される結晶質半導体層は、1×108〜1×109Paの引張り応力を有していた。このような結晶質半導体層に対して第1の絶縁層および第2の絶縁層が有する内部応力の絶対値の差は5×109Pa以下とすることが望ましかった。以上のように、引張り応力を有する第1の絶縁層2102と、圧縮応力を有する第2の絶縁層2105とに密接して、引張り応力を有する結晶質半導体層2104を設ける構成として、さらに、公知の技術を用いてTFTを作製し、結晶質半導体層2103が活性層となるようにすれば、良好な特性を得ることができた。このとき、積層された結晶質半導体層と絶縁層の内部応力の合計が、絶対値で1×109Pa以下となるようにすることが好ましかった。例えば、nチャネル型TFTで電界効果移動度を100cm2/V・sec以上とすることもできた。また、熱や電圧印加によるストレスの耐性をも向上させることができた。
【0090】
図22は他の実施例を示すものであり、基板2201の主表面に、第1の絶縁層2202として引張り応力を有する窒素リッチの酸化窒化シリコン膜2202aと酸化窒化シリコン膜2202bとが形成されている。そして、図21と同様に第1の絶縁層の表面に非晶質半導体層2203を形成した。非晶質半導体層の厚さは、10〜200nm、好ましくは30〜100nmに形成すれば良い。さらに、重量換算で10ppmの触媒元素を含む水溶液をスピンコート法で塗布して、触媒元素含有層2204を非晶質半導体層2203の全面に形成した。ここで使用可能な触媒元素は、ニッケル(Ni)の以外にも、ゲルマニウム(Ge)、鉄(Fe)、パラジウム(Pd)、スズ(Sn)、鉛(Pb)、コバルト(Co)、白金(Pt)、銅(Cu)、金(Au)、といった元素であった。非晶質半導体層の内部応力は、作製条件により一様に決まるものではなかった。しかし、結晶化の工程に先立って400〜600℃の熱処理の工程を行い水素を膜中から脱離させると引張り応力が発生した。同時に、第1の絶縁層からも水素が脱離するので、やはり引張り応力が強められた。(図22(A))
【0091】
そして、500〜600℃で4〜12時間、例えば550℃で8時間の熱処理を行う結晶化の工程を行い結晶質半導体層2205が形成された。(図22(B))
【0092】
次に、結晶化の工程で用いた触媒元素を結晶質半導体膜から除去する工程を行った。その方法としてここでは特開平10−247735号公報、特開平10−135468号公報、または特開平10−135469号公報に記載された技術を用いた。同公報に記載された技術は、リンのゲッタリング作用を用いて除去する技術である。このゲッタリングの工程により結晶質半導体膜中の触媒元素の濃度を1×1017atms/cm3以下、好ましくは1×1016atoms/cm3にまで低減することができた。まず、結晶質半導体層2205の表面にマスク絶縁膜2206を150nmの厚さに形成し、パターニングにより開口部2207が設けられ、結晶質半導体層を露出させた領域を設けた。そして、リンを添加する工程を実施して、結晶質半導体層にリン含有領域2208を設けた。(図22(C))
【0093】
この状態で、窒素雰囲気中で550〜800℃、5〜24時間、例えば600℃、12時間の熱処理を行うと、リン含有領域2208がゲッタリングサイトとして働き、結晶質半導体層2205に残存していた触媒元素をリン含有領域2208に偏析させることができた。(図22(D))
【0094】
そして、マスク絶縁膜2206と、リン含有領域2208とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を1×1017atoms/cm3以下にまで低減された結晶質半導体層を得ることができた。そして、結晶質半導体層2209に密接して圧縮応力を有する第2の絶縁層2210を形成した。第2の絶縁層2210には、窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜、酸化タンタルから選ばれた一層もしくは複数の層から形成することができる。第2の絶縁層2210の厚さは10〜1000nm、好ましくは50〜400nmとして形成すれば良い。(図22(E))
【0095】
以上のように、引張り応力を有する第1の絶縁層2202と、圧縮応力を有する第2の絶縁層2210とに密接して、引張り応力を有する結晶質半導体層2209を設ける構成として、その後、公知の技術を用いて結晶質半導体層2209を活性層とするTFTを作製すれば、良好な特性を得ることができた。このとき、積層された結晶質半導体層と絶縁層の内部応力の合計が、絶対値で1×1010Pa以下となるようにすることが好ましかった。例えば、nチャネル型TFTで電界効果移動度を200cm2/V・sec以上とすることもできた。
【0096】
また、図23は、基板2301の主表面に、2302aと2302bの2層から成る引張り応力を有する第1の絶縁層2302、非晶質半導体層2303を形成した。そして、非晶質半導体層2303の表面にマスク絶縁膜2304を形成した。この時、マスク絶縁膜2304の厚さは150nmとした。さらに、マスク絶縁膜2304をパターニングして、選択的に開口部2305を形成し、その後、重量換算で10ppmの触媒元素を含む水溶液を塗布した。これにより、触媒元素含有層2306が形成された。触媒元素含有層2306は開口部2305のみで非晶質半導体層2303と接触した。(図23(A))
【0097】
次に、500〜650℃で4〜24時間、例えば570℃、14時間の熱処理を行い、結晶質半導体層2307を形成した。この結晶化の過程では、触媒元素が接した非晶質半導体層の領域が最初に結晶化し、そこから横方向へと結晶化が進行した。こうして形成された結晶質半導体層2307は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点があった。(図23(B))
【0098】
次に、図22と同様に結晶化の工程で用いた触媒元素を結晶質半導体膜から除去する工程を行った。図23(B)と同じ状態の基板に対し、リンを添加する工程を実施して、結晶質半導体層にリン含有領域2309を設けた。この領域のリンの含有量は1×1019〜1×1021/cm3とした(図23(C))。この状態で、窒素雰囲気中で550〜800℃、5〜24時間、例えば600℃、12時間の熱処理を行うと、リン含有領域2309がゲッタリングサイトとして働き、結晶質半導体層2307に残存していた触媒元素をリン含有領域2309に偏析させることができた。(図23(D))
【0099】
そして、マスク絶縁膜と、リン含有領域2309とをエッチングして除去して、島状の結晶質半導体層2310を形成した。そして、結晶質半導体層2310に密接して圧縮応力を有する第2の絶縁層2311を形成した。第2の絶縁層2311には、酸化シリコン膜、酸化窒化シリコン膜から選ばれた一層もしくは複数の層から形成した。第2の絶縁層2311の厚さは10〜100nm、好ましくは50〜80nmとして形成すれば良い。そして、ハロゲン(代表的には塩素)と酸素を含む雰囲気中で熱処理を行った。例えば、950℃、30分とした。尚、処理温度は700〜1100℃の範囲で選択すれば良く、処理時間も10分から8時間の間で選択すれば良かった。その結果、結晶質半導体層2310と第2の絶縁層2311との界面で熱酸化膜が形成され、第2の絶縁層2311の体積がさらに増加し、結晶質半導体層に対する圧縮応力もさらに増加した。(図23(E))
【0100】
以上のように、引張り応力を有する第1の絶縁層2302と、圧縮応力を有する第2の絶縁層2311とに密接して、引張り応力を有する結晶質半導体層2310を設ける構成として、その後、公知の技術を用いて結晶質半導体層2310を活性層とするTFTを作製すれば、きわめて優れた特性を得ることができた。例えば、nチャネル型TFTで電界効果移動度を200cm2/V・sec以上とすることもできた。
【0101】
また、図24において、図22ど同様に第1の絶縁層2402および結晶質半導体層2405を形成した後、結晶質半導体層2405中に残存する触媒元素を液相中でゲッタリングすることもできる。例えば、溶液として硫酸を用い、300〜500℃に加熱された硫酸溶液中に図24(B)の状態の基板をディップすることによりゲッタリングすることが可能であり、結晶質半導体層2405中に残存する触媒元素を除去することができた。その他にも硝酸溶液、王水溶液、錫溶液を用いても良い。そしてその後、島状半導体層2409、第2の絶縁層2410を形成した。
【0102】
[実施例7]
本実施例では、本発明のTFT回路によるアクティブマトリクス型液晶表示装置を組み込んだ半導体装置について図25、図32、図33で説明する。
【0103】
このような半導体装置には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図25と図32に示す。
【0104】
図25(A)は携帯電話であり、本体9001、音声出力部9002、音声入力部9003、表示装置9004、操作スイッチ9005、アンテナ9006から構成されている。本願発明は音声出力部9002、音声入力部9003、及びアクティブマトリクス基板を備えた表示装置9004に適用することができる。
【0105】
図25(B)はビデオカメラであり、本体9101、表示装置9102、音声入力部9103、操作スイッチ9104、バッテリー9105、受像部9106から成っている。本願発明は音声入力部9103、及びアクティブマトリクス基板を備えた表示装置9102、受像部9106に適用することができる。
【0106】
図25(C)はモバイルコンピュータ或いは携帯型情報端末であり、本体9201、カメラ部9202、受像部9203、操作スイッチ9204、表示装置9205で構成されている。本願発明は受像部9203、及びアクティブマトリクス基板を備えた表示装置9205に適用することができる。
【0107】
図25(D)はヘッドマウントディスプレイであり、本体9301、表示装置9302、アーム部9303で構成される。本願発明は表示装置9302に適用することができる。また、表示されていないが、その他の信号制御用回路に使用することもできる。
【0108】
図25(E)はリア型プロジェクターであり、本体9401、光源9402、表示装置9403、偏光ビームスプリッタ9404、リフレクター9405、9406、スクリーン9407で構成される。本発明は表示装置9403に適用することができる。
【0109】
図25(F)は携帯書籍であり、本体9501、表示装置9502、9503、記憶媒体9504、操作スイッチ9505、アンテナ9506から構成されており、ミニディスク(MD)やDVDに記憶されたデータや、アンテナで受信したデータを表示するものである。表示装置9502、9503は直視型の表示装置であり、本発明はこの適用することができる。
【0110】
図32(A)はパーソナルコンピュータであり、本体9601、画像入力部9602、表示装置9603、キーボード9604で構成される。
【0111】
図32(B)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体9701、表示装置9702、スピーカ部9703、記録媒体9704、操作スイッチ9705で構成される。なお、この装置は記録媒体としてDVD(Digtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【0112】
図32(C)はデジタルカメラであり、本体9801、表示装置9802、接眼部9803、操作スイッチ9804、受像部(図示しない)で構成される。
【0113】
図33(A)はフロント型プロジェクターであり、投射装置3601、スクリーン3602で構成される。本発明は投射装置やその他の信号制御回路に適用することができる。
【0114】
図33(B)は別のリア型プロジェクターであり、本体3701、投射装置3702、ミラー3703、スクリーン3704で構成される。本発明は投射装置やその他の信号制御回路に適用することができる。
【0115】
なお、図33(C)は、図33(A)及び図33(B)中における投射装置3601、3702の構造の一例を示した図である。投射装置3601、3702は、光源光学系3801、ミラー3802、3804〜3806、ダイクロイックミラー3803、プリズム3807、液晶表示装置3808、位相差板3809、投射光学系3810で構成される。投射光学系3810は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図33(C)中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、IRフィルム等の光学系を設けてもよい。
【0116】
また、図33(D)は、図33(C)中における光源光学系3801の構造の一例を示した図である。本実施例では、光源光学系3801は、リフレクター3811、光源3812、レンズアレイ3813、3814、偏光変換素子3815、集光レンズ3816で構成される。なお、図33(D)に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等の光学系を設けてもよい。
【0117】
また、本発明はその他にも、イメージセンサやEL型表示素子に適用することも可能である。このように、本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。
【0118】
[実施例8]
実施例5で示したの液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【0119】
等方相−コレステリック相−カイラルスメクティックC相転移系列を示す強誘電性液晶(FLC)を用い、DC電圧を印加しながらコレステリック相−カイラルスメクティックC相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定FLCの電気光学特性を図26に示す。図26に示すような強誘電性液晶による表示モードは「Half−V字スイッチングモード」と呼ばれている。図26に示すグラフの縦軸は透過率(任意単位)、横軸は印加電圧である。「Half−V字スイッチングモード」については、寺田らの”Half−V字スイッチングモードFLCD”、第46回応用物理学関係連合講演会講演予稿集、1999年3月、第1316頁、および吉原らの”強誘電性液晶による時分割フルカラーLCD”、液晶第3巻第3号第190頁に詳しい。
【0120】
図26に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。
【0121】
また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶(AFLC)という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるV字型の電気光学応答特性を示すものがあり、その駆動電圧が約±2.5V程度(セル厚約1μm〜2μm)のものも見出されている。
【0122】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【0123】
なお、このような無しきい値反強誘電性混合液晶を本発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。
【0124】
[実施例9]
本実施例では、実施例4と構成の異なるアクティブマトリクス基板の例について図31を用いて説明する。まず、実施例5に従い、図11(A)から図12(C)までの工程を行う。
【0125】
図12(C)までの工程が終了したら、第1の層間絶縁膜3147、3148を形成する工程を行った。最初に窒化シリコン膜3147を50nmの厚さに成膜した。窒化シリコン膜3147はプラズマCVD法で形成し、高周波電力を変化させて成膜速度を制御することにより圧縮応力を付与することができた。そして、酸化窒化シリコン膜3148はSiH4とN2Oとの混合ガスから950nmの厚さに成膜した。
【0126】
そして、熱処理の工程を行った。熱処理の工程は、それぞれの濃度で添加されたn型またはp型を付与する不純物元素を活性化するために行う必要があった。ここでは熱アニール法で活性化の工程を行った。加熱処理は、窒素雰囲気中において300〜700℃、好ましくは350〜550℃、ここでは450℃、2時間の処理を行った。
【0127】
第1の層間絶縁膜3147、3148はその後、パターニングでそれぞれのTFTのソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、ソース電極3149、3150、3151とドレイン電極3152、3153を形成した。図示していないが、本実施例ではこの電極を、Ti膜を100nm、Tiを含むAl膜300nm、Ti膜150nmをスパッタ法で連続して形成した3層構造の電極として用いた。
【0128】
以上の工程で、CMOS回路のnチャネル型TFTにはチャネル形成領域3157、第1の不純物領域3160、3161、第2の不純物領域3158、3159が形成された。ここで、第2の不純物領域は、ゲート電極と重なる領域(GOLD領域)3158a、3159a、ゲート電極と重ならない領域(LDD領域)3158b、3159bがそれぞれ形成された。そして、第1の不純物領域3160はソース領域として、第1の不純物領域3161はドレイン領域となった。
【0129】
pチャネル型TFTは、チャネル形成領域3154、第3の不純物領域3155、3156が形成された。そして、第3の不純物領域3155はソース領域として、第3の不純物領域3156はドレイン領域となった。
【0130】
また、画素TFTはマルチゲート構造であり、チャネル形成領域3162、3163と第1の不純物領域3168、3169、3145と第2の不純物領域3164〜3167が形成された。ここで第2の不純物領域は、ゲート電極と重なる領域3164a、3165a、3166a、3167aと重ならない領域3164b、3165b、3166b、3167bとが形成された。
【0131】
こうして図31に示すように、基板3101上にCMOS回路と、画素部が形成されたアクティブマトリクス基板が作製された。また、画素TFTのドレイン側には、第2の不純物領域と同じ濃度でn型を付与する不純物元素が添加された、低濃度不純物領域3170、ゲート絶縁膜3106、保持容量電極3171とが形成され、画素部に設けられる保持容量が同時に形成された。
【0132】
本実施例のように、第1の層間絶縁膜に窒化シリコン膜から成る層を設けることでより効果的に圧縮応力を付与することができる。しかし、窒化シリコン膜は500nm以下の短波長光の透過率が低下するので、あまり厚く形成すると画素部において透過率が低下し好ましくない。従って、第1の層間絶縁膜の窒化シリコン膜は20〜100nm、好ましくは30〜60nmの厚さで形成する。
【0133】
[実施例10]
本実施例では、本発明を用いてEL(エレクトロルミネッセンス)表示パネル(EL表示装置ともいう)を作製した例について説明する。図27(A)は本発明を用いたEL表示パネルの上面図である。図27(A)において、10は基板、11は画素部、12はデータ線側駆動回路、13は走査線側駆動回路であり、それぞれの駆動回路は配線14〜16を経てFPC17に至り、外部機器へと接続される。
【0134】
このとき少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてシール材19を設ける。そして、対向板80で封止する。対向板80はガラス板またはプラスチック板を用いても良い。シール19の外側にはさらに接着剤81が設けられ、基板10と対向板80とを強固に接着すると共に、貼合わせ端面からの水分などが侵入して内部の素子が腐蝕することを防ぐ。こうして基板10と対向板80との間に密閉空間を形成する。このとき、EL素子は完全に前記密閉空間に封入された状態となり、外気から完全に遮断される。さらに、基板10と対向板80との間には封止樹脂83が充填されている。封止樹脂83にはシリコーン系、エポキシ系、アクリル系、フェノール系などから選ばれた有機樹脂材料を用いる。これによりEL素子の水分等による劣化を防ぐ効果を向上させる。
【0135】
また、図27(B)は本実施例のEL表示パネルの断面構造であり、基板10、下地膜21の上に駆動回路用TFT(但し、ここではnチャネル型TFTとpチャネル型TFTを組み合わせたCMOS回路を図示している。)22及び画素部用TFT23(但し、ここではEL素子への電流を制御するTFTだけ図示している。)が形成されている。駆動回路用TFT22としては、実施例5において図13(B)で示したCMOS回路用のnチャネル型TFTまたはpチャネル型TFTを用いれば良い。また、画素部用TFT23には図13(B)に示した画素TFTを用いれば良い。
【0136】
駆動回路用TFT22、画素部用TFT23上には樹脂材料でなる層間絶縁膜(平坦化膜)26、画素部用TFT23のドレインと電気的に接続する透明導電膜でなる画素電極27を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物(ITOと呼ばれる)または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極27を形成したら、絶縁膜28を形成し、画素電極27上に開口部を形成する。
【0137】
次に、EL層29を形成する。EL層29は公知のEL材料(正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層)を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、EL材料には低分子系材料と高分子系(ポリマー系)材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【0138】
本実施例では、シャドーマスクを用いて蒸着法によりEL層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層(赤色発光層、緑色発光層及び青色発光層)を形成することで、カラー表示が可能となる。その他にも、色変換層(CCM)とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のEL表示装置とすることもできる。
【0139】
EL層29を形成したら、その上に陰極30を形成する。陰極30とEL層29の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でEL層29と陰極30を連続成膜するか、EL層29を不活性雰囲気で形成し、大気解放しないで陰極30を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述のような成膜を可能とする。
【0140】
なお、本実施例では陰極30として、LiF(フッ化リチウム)膜とAl(アルミニウム)膜の積層構造を用いる。具体的にはEL層29上に蒸着法で1nm厚のLiF(フッ化リチウム)膜を形成し、その上に300nm厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるMgAg電極を用いても良い。そして陰極30は31で示される領域において配線16に接続される。配線16は陰極30に所定の電圧を与えるための電源供給線であり、導電性ペースト材料32を介してFPC17に接続される。
【0141】
31に示された領域において陰極30と配線16とを電気的に接続するために、層間絶縁膜26及び絶縁膜28にコンタクトホールを形成する必要がある。これらは層間絶縁膜26のエッチング時(画素電極用コンタクトホールの形成時)や絶縁膜28のエッチング時(EL層形成前の開口部の形成時)に形成しておけば良い。また、絶縁膜28をエッチングする際に、層間絶縁膜26まで一括でエッチングしても良い。この場合、層間絶縁膜26と絶縁膜28が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【0142】
また、配線16はシール19と基板10との間を隙間(但し接着剤81で塞がれている。)を通ってFPC17に電気的に接続される。なお、ここでは配線16について説明したが、他の配線14、15も同様にしてシーリング材18の下を通ってFPC17に電気的に接続される。
【0143】
以上のような構成でなるEL表示パネルにおいて、本願発明を用いることができる。ここで画素部のさらに詳細な断面構造の一例を図28(A)に、上面構造を図29(A)に、回路図を図29(B)に示す。図28(A)、図29(A)及び図29(B)では共通の符号を用いるので互いに参照すれば良い。尚、図28(A)、図29(A)、(B)は画素部の一例であるので、この構造に限定される訳ではない。
【0144】
図28(A)において、基板2401上に設けられたスイッチング用TFT2402は本発明(例えば、図13で示す)のnチャネル型TFTを用いて形成される。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのTFTが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも良い。或いは、また、本発明のpチャネル型TFTを用いて形成しても構わない。
【0145】
また、電流制御用TFT2403は本願発明のnチャネル型TFTを用いて形成される。このとき、スイッチング用TFT2402のドレイン配線35は配線36によって電流制御用TFTのゲート電極37に電気的に接続されている。また、38で示される配線は、スイッチング用TFT2402のゲート電極39a、39bを電気的に接続するゲート配線である。
【0146】
電流制御用TFT2403のしきい値電圧、オン電流、サブスレッショルド定数(S値)など特性が個々の画素毎にばらつくと、電流制御で駆動するEL素子の発光強度がばらつき、即ち画像表示に乱れを生じさせてしまう。ばらつきを低減させ、しきい値電圧などを所定の範囲内とするには本発明のように応力バランスを考慮したTFT構造を用いることが必要となる。また、電流制御用TFTはEL素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用TFTのドレイン側に、ゲート絶縁膜を介してゲート電極にオーバーラップするようにLDD領域を設ける構造が必要となる。
【0147】
また、本実施例では電流制御用TFT2403をシングルゲート構造で図示しているが、複数のTFTを直列につなげたマルチゲート構造としても良い。さらに、複数のTFTを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。このように、アクティブマトリクス型EL表示装置は実施例3または実施例4、または実施例9に記載のTFTを用いると良好な特性が得られる。或いは、図示しないが、実施例1または実施例2で示した逆スタガ型のTFTを本実施例のアクティブマトリクス型EL表示装置に当てはめても良い。
【0148】
また、図29(A)に示すように、電流制御用TFT2403のゲート電極37となる配線は2404で示される領域で、電流制御用TFT2403のドレイン配線40と絶縁膜を介して重なる。このとき、2404で示される領域ではコンデンサが形成される。このコンデンサ2404は電流制御用TFT2403のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線40は電流供給線(電源線)2501に接続され、常に一定の電圧が加えられている。
【0149】
スイッチング用TFT2402及び電流制御用TFT2403の上には第1パッシベーション膜41が設けられ、その上に樹脂絶縁膜でなる平坦化膜42が形成される。平坦化膜42を用いてTFTによる段差を平坦化することは非常に重要である。後に形成されるEL層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、EL層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【0150】
また、43は反射性の高い導電膜でなる画素電極(EL素子の陰極)であり、電流制御用TFT2403のドレインに電気的に接続される。画素電極43としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【0151】
また、絶縁膜(好ましくは樹脂)で形成されたバンク44a、44bにより形成された溝(画素に相当する)の中に発光層44が形成される。なお、ここでは一画素しか図示していないが、R(赤)、G(緑)、B(青)の各色に対応した発光層を作り分けても良い。発光層とする有機EL材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン(PPV)系、ポリビニルカルバゾール(PVK)系、ポリフルオレン系などが挙げられる。尚、PPV系有機EL材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平10−92576号公報に記載されたような材料を用いれば良い。
【0152】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は30〜150nm(好ましくは40〜100nm)とすれば良い。但し、以上の例は発光層として用いることのできる有機EL材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてEL層(発光及びそのためのキャリアの移動を行わせるための層)を形成すれば良い。
【0153】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機EL材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機EL材料や無機材料は公知の材料を用いることができる。
【0154】
本実施例では発光層45の上にPEDOT(ポリチオフェン)またはPAni(ポリアニリン)でなる正孔注入層46を設けた積層構造のEL層としている。そして、正孔注入層46の上には透明導電膜でなる陽極47が設けられる。本実施例の場合、発光層45で生成された光は上面側に向かって(TFTの上方に向かって)放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【0155】
陽極47まで形成された時点でEL素子2405が完成する。なお、ここでいうEL素子2405は、画素電極(陰極)43、発光層45、正孔注入層46及び陽極47で形成されたコンデンサを指す。図29(A)に示すように画素電極43は画素の面積にほぼ一致するため、画素全体がEL素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【0156】
ところで、本実施例では、陽極47の上にさらに第2パッシベーション膜48を設けている。第2パッシベーション膜48としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とEL素子とを遮断することであり、有機EL材料の酸化による劣化を防ぐ意味と、有機EL材料からの脱ガスを抑える意味との両方を併せ持つ。これによりEL表示装置の信頼性が高められる。
【0157】
以上のように本願発明のEL表示パネルは図28のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用TFTと、ホットキャリア注入に強い電流制御用TFTとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なEL表示パネルが得られる。尚、本実施例の構成は、実施例7の電子機器の表示部として本実施例のEL表示パネルを用いることは有効である。
【0158】
[実施例11]
本実施例では、実施例10に示した画素部において、EL素子2405の構造を反転させた構造について説明する。説明には図28(B)を用いる。なお、図28(A)の構造と異なる点はEL素子の部分と電流制御用TFTだけであるので、その他の説明は省略することとする。
【0159】
図28(B)において、電流制御用TFT2601は本願発明のpチャネル型TFTを用いて形成される。作製プロセスは実施例3、4、9を参照すれば良い。本実施例では、画素電極(陽極)50として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【0160】
そして、絶縁膜でなるバンク51a、51bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層52が形成される。その上にはカリウムアセチルアセトネートでなる電子注入層53、アルミニウム合金でなる陰極54が形成される。この場合、陰極54がパッシベーション膜としても機能する。こうしてEL素子2602が形成される。
【0161】
本実施例の場合、発光層53で発生した光は、矢印で示されるようにTFTが形成された基板の方に向かって放射される。本実施例のような構造とする場合、電流制御用TFT2601はpチャネル型TFTで形成することが好ましい。尚、本実施例の構成は、実施例1〜4、9の構成と自由に組み合わせて実施することが可能である。また、実施例7の電子機器の表示部として本実施例のEL表示パネルを用いることは有効である。
【0162】
[実施例12]
本実施例では、図29(B)に示した回路図とは異なる構造の画素とした場合の例について図30に示す。なお、本実施例において、2701はスイッチング用TFT2702のソース配線、2703はスイッチング用TFT2702のゲート配線、2704は電流制御用TFT、2705はコンデンサ、2706、2708は電流供給線、2707はEL素子とする。
【0163】
図30(A)は、二つの画素間で電流供給線2706を共通とした場合の例である。即ち、二つの画素が電流供給線2706を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【0164】
また、図30(B)は、電流供給線2708をゲート配線2703と平行に設けた場合の例である。なお、図30(B)では電流供給線2708とゲート配線2703とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線2708とゲート配線2703とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【0165】
また、図30(C)は、図30(B)の構造と同様に電流供給線2708をゲート配線2703a、2703bと平行に設け、さらに、二つの画素を電流供給線2708を中心に線対称となるように形成する点に特徴がある。また、電流供給線2708をゲート配線2703a、2703bのいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。尚、本実施例の構成は、実施例10または11の構成と自由に組み合わせて実施することが可能である。また、実施例10の電子機器の表示部として本実施例の画素構造を有するEL表示パネルを用いることは有効である。
【0166】
[実施例13]
実施例10に示した図29(A)、図29(B)では電流制御用TFT2403のゲートにかかる電圧を保持するためにコンデンサ2404を設ける構造としているが、コンデンサ2404を省略することも可能である。
【0167】
実施例10の場合、電流制御用TFT2403として図28(A)に示すような本願発明のnチャネル型TFTを用いているため、ゲート絶縁膜を介してゲート電極(と重なるように設けられたLDD領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ2404の代わりとして積極的に用いる点に特徴がある。
【0168】
この寄生容量のキャパシタンスは上記ゲート電極とLDD領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるLDD領域の長さによって決まる。また、図30(A)、(B)、(C)の構造においても同様にコンデンサ2705を省略することは可能である。尚、本実施例の構成は、実施例1〜4、9の構成と自由に組み合わせて実施することが可能である。また、実施例7の電子機器の表示部として本実施例の画素構造を有するEL表示パネルを用いることは有効である。
【0169】
【発明の効果】
以上説明したように、基板上に形成された半導体膜を活性層とした半導体装置において、前記半導体膜と、該半導体膜に対し基板側に設けられる第1の絶縁層と基板側とは反対側に設けられる第2の絶縁層との間で応力バランスを考慮することにより、活性層中および活性層に接する絶縁層との界面における歪み、または欠陥の生成を低減することができる。その結果、高い電界効果移動度が得られ、また、熱や電界によるストレスの耐性をも向上させることにより高信頼性を有する半導体装置を実現することができる。
【図面の簡単な説明】
【図1】 本実施形態のTFTの断面図。
【図2】 本実施形態のTFTの断面図。
【図3】 薄膜の内部応力の定義を説明する図。
【図4】 本発明の応力バランスの概念を説明する図。
【図5】 TFTの作製工程を示す断面図。
【図6】 TFTの作製工程を示す断面図。
【図7】 TFTの作製工程を示す断面図。
【図8】 CMOS回路の上面図、断面図、回路図。
【図9】 TFTの作製工程を示す断面図。
【図10】 TFTの作製工程を示す断面図、CMOS回路の上面図。
【図11】 アクティブマトリクス基板の作製工程を示す断面図。
【図12】 アクティブマトリクス基板の作製工程を示す断面図。
【図13】 アクティブマトリクス基板の断面図。
【図14】 アクティブマトリクス型液晶表示装置の断面図。
【図15】 アクティブマトリクス基板の斜視図。
【図16】 画素部の上面図、CMOS回路の上面図。
【図17】 窒化シリコン膜の内部応力の特性図。
【図18】 酸化窒化シリコン膜の内部応力の特性図。
【図19】 酸化窒化シリコン膜の内部応力の特性図。
【図20】 酸化窒化シリコン膜の含有水素濃度の熱処理による変化を説明する特性図。
【図21】 本発明の実施例を説明する図。
【図22】 本発明の実施例を説明する図。
【図23】 本発明の実施例を説明する図。
【図24】 本発明の実施例を説明する図。
【図25】 半導体装置の一例を示す図。
【図26】 反強誘電性混合液晶の光透過率特性の一例を示す図。
【図27】 EL表示装置の構造を示す上面図及び断面図。
【図28】 EL表示装置の画素部の断面図。
【図29】 EL表示装置の画素部の上面図と回路図。
【図30】 EL表示装置の画素部の回路図の例。
【図31】 半導体装置の一例を示す図。
【図32】 半導体装置の一例を示す図。
【図33】 半導体装置の一例を示す図。
【符号の説明】
601 基板
603a、603b 第1の絶縁層
605 結晶質半導体層
611 第2の絶縁層
903、904 第1の絶縁層
908 第2の絶縁層
Claims (16)
- 基板上に含有窒素濃度が含有酸素濃度よりも大きい第1の酸化窒化シリコン膜と、前記第1の酸化窒化シリコン膜上に含有窒素濃度が含有酸素濃度よりも小さい第2の酸化窒化シリコン膜を含む第1の絶縁層を形成し、
前記第1の絶縁層上に形成した非晶質半導体膜を結晶化させることにより、引っ張り応力を有する結晶質半導体膜を形成し、
前記結晶質半導体膜にチャネル形成領域、ソース領域及びドレイン領域を形成し、
前記結晶質半導体膜上に含有窒素濃度が含有酸素濃度よりも小さい第3の酸化窒化シリコン膜を含む第2の絶縁層を形成し、
前記第1の酸化窒化シリコン膜は、前記基板に沿う方向に引張り応力を有し、前記第2の酸化窒化シリコン膜は、前記基板に沿う方向に圧縮応力を有し、且つ前記第1の酸化窒化シリコン膜と第2の酸化窒化シリコン膜とからなる積層された膜及び前記第1の絶縁層は、前記基板に沿う方向に引張り応力を有し、
前記第3の酸化窒化シリコン膜及び前記第2の絶縁層は、前記基板に沿う方向に圧縮応力を有することを特徴とする半導体装置の作製方法。 - 基板上に含有窒素濃度が含有酸素濃度よりも大きく、且つ当該含有窒素濃度が25atomic%以上50atomic%未満の第1の酸化窒化シリコン膜と、前記第1の酸化窒化シリコン膜上に含有窒素濃度が含有酸素濃度よりも小さく、且つ当該含有窒素濃度が5atomic%以上25atomic%未満の第2の酸化窒化シリコン膜を含む第1の絶縁層を形成し、
前記第1の絶縁層上に形成した非晶質半導体膜を結晶化させることにより、引っ張り応力を有する結晶質半導体膜を形成し、
前記結晶質半導体膜にチャネル形成領域、ソース領域及びドレイン領域を形成し、
前記結晶質半導体膜上に含有窒素濃度が含有酸素濃度よりも小さく、且つ当該含有窒素濃度が5atomic%以上25atomic%未満の第3の酸化窒化シリコン膜を含む第2の絶縁層を形成し、
前記第1の酸化窒化シリコン膜は、前記基板に沿う方向に引張り応力を有し、前記第2の酸化窒化シリコン膜は、前記基板に沿う方向に圧縮応力を有し、且つ前記第1の酸化窒化シリコン膜と第2の酸化窒化シリコン膜とからなる積層された膜及び前記第1の絶縁層は、前記基板に沿う方向に引張り応力を有し、
前記第3の酸化窒化シリコン膜及び前記第2の絶縁層は、前記基板に沿う方向に圧縮応力を有することを特徴とする半導体装置の作製方法。 - 基板上に含有窒素濃度が含有酸素濃度よりも大きく、当該含有窒素濃度が25atomic%以上50atomic%未満で、且つ膜厚が20〜100nmの第1の酸化窒化シリコン膜と、前記第1の酸化窒化シリコン膜上に含有窒素濃度が含有酸素濃度よりも小さく、当該含有窒素濃度が5atomic%以上25atomic%未満で、且つ膜厚が50〜500nmの第2の酸化窒化シリコン膜を含む第1の絶縁層を形成し、
前記第1の絶縁層上に20〜100nmの厚さに形成した非晶質半導体膜を結晶化させることにより、引っ張り応力を有する結晶質半導体膜を形成し、
前記結晶質半導体膜にチャネル形成領域、ソース領域及びドレイン領域を形成し、
前記結晶質半導体膜上に含有窒素濃度が含有酸素濃度よりも小さく、且つ当該含有窒素濃度が5atomic%以上25atomic%未満の第3の酸化窒化シリコン膜を含む第2の絶縁層を形成し、
前記第1の酸化窒化シリコン膜は、前記基板に沿う方向に引張り応力を有し、前記第2の酸化窒化シリコン膜は、前記基板に沿う方向に圧縮応力を有し、且つ前記第1の酸化窒化シリコン膜と第2の酸化窒化シリコン膜とからなる積層された膜及び前記第1の絶縁層は、前記基板に沿う方向に引張り応力を有し、
前記第3の酸化窒化シリコン膜及び前記第2の絶縁層は、前記基板に沿う方向に圧縮応力を有することを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項3のいずれか一において、
前記第3の酸化窒化シリコン膜上に窒化シリコン膜を形成し、
前記窒化シリコン膜上に酸化シリコン膜を形成することにより前記第2の絶縁層を形成することを特徴とする半導体装置の作製方法。 - 請求項4において、
前記窒化シリコン膜は、前記基板に沿う方向に圧縮応力を有することを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項3のいずれか一において、
前記第3の酸化窒化シリコン膜上に酸化シリコン膜を形成し、
前記酸化シリコン膜上に窒化シリコン膜を形成することにより前記第2の絶縁層を形成することを特徴とする半導体装置の作製方法。 - 請求項6において、
前記窒化シリコン膜は、前記基板に沿う方向に圧縮応力を有することを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項3のいずれか一において、
前記第3の酸化窒化シリコン膜上に酸化シリコン膜を形成し、
前記酸化シリコン膜上に第4の酸化窒化シリコン膜を形成することにより前記第2の絶縁層を形成することを特徴とする半導体装置の作製方法。 - 請求項8において、
前記第4の酸化窒化シリコン膜は、前記基板に沿う方向に圧縮応力を有することを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項3のいずれか一において、
前記第3の酸化窒化シリコン膜上に第4の酸化窒化シリコン膜を形成し、
前記第4の酸化窒化シリコン膜上に酸化シリコン膜を形成し、
前記酸化シリコン膜上に第5の酸化窒化シリコン膜を形成することにより前記第2の絶縁層を形成することを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項3のいずれか一において、
前記第3の酸化窒化シリコン膜上に酸化シリコン膜を形成し、
前記酸化シリコン膜上に第4の酸化窒化シリコン膜を形成し、
前記第4の酸化窒化シリコン膜上に第5の酸化窒化シリコン膜を形成することにより前記第2の絶縁層を形成することを特徴とする半導体装置の作製方法。 - 請求項11において、
前記第4の酸化窒化シリコン膜は、前記基板に沿う方向に圧縮応力を有することを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項3のいずれか一において、
前記第3の酸化窒化シリコン膜上に第1の窒化シリコン膜を形成し、
前記第1の窒化シリコン膜上に酸化シリコン膜を形成し、
前記酸化シリコン膜上に第2の窒化シリコン膜を形成し、
前記第2の窒化シリコン膜上に第4の酸化窒化シリコン膜を形成することにより前記第2の絶縁層を形成することを特徴とする半導体装置の作製方法。 - 請求項13において、
前記第1の窒化シリコン膜、前記第2の窒化シリコン膜、及び前記第4の酸化窒化シリコン膜は、前記基板に沿う方向に圧縮応力を有することを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項14のいずれか一において、
前記第1の酸化窒化シリコン膜は、SiH4 、N2 O、及びNH3 の混合ガスを用いたプラズマCVD法により形成されることを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項15のいずれか一において、
前記第3の酸化窒化のシリコン膜は、SiH4 及びN2 Oの混合ガスを用いたプラズマCVD法により形成されることを特徴とする半導体装置の作製方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003031527A JP3978145B2 (ja) | 1998-12-29 | 2003-02-07 | 半導体装置の作製方法 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP37741898 | 1998-12-29 | ||
JP10-377418 | 1998-12-29 | ||
JP11-8494 | 1999-01-14 | ||
JP849499 | 1999-01-14 | ||
JP2003031527A JP3978145B2 (ja) | 1998-12-29 | 2003-02-07 | 半導体装置の作製方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP37201399A Division JP3977974B2 (ja) | 1998-12-29 | 1999-12-28 | 半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003249661A JP2003249661A (ja) | 2003-09-05 |
JP2003249661A5 JP2003249661A5 (ja) | 2007-02-15 |
JP3978145B2 true JP3978145B2 (ja) | 2007-09-19 |
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ID=28678600
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003031527A Expired - Fee Related JP3978145B2 (ja) | 1998-12-29 | 2003-02-07 | 半導体装置の作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3978145B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8034724B2 (en) | 2006-07-21 | 2011-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
JP5252877B2 (ja) | 2006-11-07 | 2013-07-31 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
US7982250B2 (en) * | 2007-09-21 | 2011-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US8044464B2 (en) * | 2007-09-21 | 2011-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP5575455B2 (ja) * | 2009-10-29 | 2014-08-20 | 株式会社ジャパンディスプレイ | 表示装置の製造方法 |
KR101885691B1 (ko) | 2010-07-27 | 2018-08-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
KR102291463B1 (ko) * | 2015-01-22 | 2021-08-19 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
TWI560486B (en) * | 2016-01-05 | 2016-12-01 | Innolux Corp | Display panel |
JP7258826B2 (ja) * | 2020-06-30 | 2023-04-17 | 株式会社Kokusai Electric | 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム |
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2003
- 2003-02-07 JP JP2003031527A patent/JP3978145B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2003249661A (ja) | 2003-09-05 |
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