JP4939689B2 - 半導体装置およびその作製方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 187
- 238000004519 manufacturing process Methods 0.000 title claims description 35
- 239000012535 impurity Substances 0.000 claims description 135
- 238000000034 method Methods 0.000 claims description 115
- 239000000758 substrate Substances 0.000 claims description 115
- 239000000463 material Substances 0.000 claims description 78
- 239000003990 capacitor Substances 0.000 claims description 77
- 230000015572 biosynthetic process Effects 0.000 claims description 58
- 238000003860 storage Methods 0.000 claims description 57
- 230000007423 decrease Effects 0.000 claims description 5
- 239000010408 film Substances 0.000 description 382
- 239000010410 layer Substances 0.000 description 246
- 125000006850 spacer group Chemical group 0.000 description 51
- 239000004973 liquid crystal related substance Substances 0.000 description 49
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 41
- 238000005530 etching Methods 0.000 description 41
- 239000011159 matrix material Substances 0.000 description 41
- 229910052710 silicon Inorganic materials 0.000 description 41
- 239000010703 silicon Substances 0.000 description 41
- 230000008569 process Effects 0.000 description 28
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 24
- 229910052782 aluminium Inorganic materials 0.000 description 23
- 230000006870 function Effects 0.000 description 23
- 239000011229 interlayer Substances 0.000 description 23
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 22
- 239000010936 titanium Substances 0.000 description 22
- 229910021417 amorphous silicon Inorganic materials 0.000 description 21
- 238000010438 heat treatment Methods 0.000 description 21
- 238000004544 sputter deposition Methods 0.000 description 21
- 239000011521 glass Substances 0.000 description 19
- 229910052739 hydrogen Inorganic materials 0.000 description 19
- 229920005989 resin Polymers 0.000 description 19
- 239000011347 resin Substances 0.000 description 19
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 18
- 230000003197 catalytic effect Effects 0.000 description 18
- 238000002425 crystallisation Methods 0.000 description 18
- 229910052698 phosphorus Inorganic materials 0.000 description 18
- 239000011574 phosphorus Substances 0.000 description 18
- 239000007789 gas Substances 0.000 description 17
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 17
- 239000003566 sealing material Substances 0.000 description 17
- 238000000137 annealing Methods 0.000 description 16
- 239000000945 filler Substances 0.000 description 16
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 15
- 239000001257 hydrogen Substances 0.000 description 15
- 230000003287 optical effect Effects 0.000 description 14
- 230000002829 reductive effect Effects 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 239000002585 base Substances 0.000 description 13
- 230000008025 crystallization Effects 0.000 description 13
- 238000005224 laser annealing Methods 0.000 description 13
- 238000006243 chemical reaction Methods 0.000 description 12
- 150000001875 compounds Chemical class 0.000 description 12
- 239000010949 copper Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 12
- 238000002347 injection Methods 0.000 description 12
- 239000007924 injection Substances 0.000 description 12
- 229910052760 oxygen Inorganic materials 0.000 description 12
- 239000011787 zinc oxide Substances 0.000 description 12
- 238000001994 activation Methods 0.000 description 11
- 229910045601 alloy Inorganic materials 0.000 description 11
- 239000000956 alloy Substances 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 10
- 239000012298 atmosphere Substances 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 10
- 230000006866 deterioration Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 10
- 238000002161 passivation Methods 0.000 description 10
- 229910003437 indium oxide Inorganic materials 0.000 description 9
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 230000004913 activation Effects 0.000 description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 8
- 239000003054 catalyst Substances 0.000 description 8
- 229910021419 crystalline silicon Inorganic materials 0.000 description 8
- PQXKHYXIUOZZFA-UHFFFAOYSA-M lithium fluoride Chemical class [Li+].[F-] PQXKHYXIUOZZFA-UHFFFAOYSA-M 0.000 description 8
- 239000001301 oxygen Substances 0.000 description 8
- 239000012071 phase Substances 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 229910052719 titanium Inorganic materials 0.000 description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- 239000000969 carrier Substances 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- 229920001721 polyimide Polymers 0.000 description 7
- 238000005070 sampling Methods 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 239000004642 Polyimide Substances 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- DQXBYHZEEUGOBF-UHFFFAOYSA-N but-3-enoic acid;ethene Chemical compound C=C.OC(=O)CC=C DQXBYHZEEUGOBF-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000005038 ethylene vinyl acetate Substances 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 229920001200 poly(ethylene-vinyl acetate) Polymers 0.000 description 6
- 229920002037 poly(vinyl butyral) polymer Polymers 0.000 description 6
- 229920002620 polyvinyl fluoride Polymers 0.000 description 6
- 239000002356 single layer Substances 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000005247 gettering Methods 0.000 description 5
- 238000005984 hydrogenation reaction Methods 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000000565 sealant Substances 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 238000001771 vacuum deposition Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 229920002799 BoPET Polymers 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 4
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 4
- 239000005041 Mylar™ Substances 0.000 description 4
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 4
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 4
- 230000005611 electricity Effects 0.000 description 4
- 239000011152 fibreglass Substances 0.000 description 4
- 229910052733 gallium Inorganic materials 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 239000012299 nitrogen atmosphere Substances 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 229920000915 polyvinyl chloride Polymers 0.000 description 4
- 239000004800 polyvinyl chloride Substances 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- 230000002040 relaxant effect Effects 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- 238000002834 transmittance Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910052724 xenon Inorganic materials 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 229910006404 SnO 2 Inorganic materials 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 3
- 229910052783 alkali metal Inorganic materials 0.000 description 3
- 150000001340 alkali metals Chemical class 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 239000002274 desiccant Substances 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000002294 plasma sputter deposition Methods 0.000 description 3
- 229920003023 plastic Polymers 0.000 description 3
- 239000004033 plastic Substances 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 229920003227 poly(N-vinyl carbazole) Polymers 0.000 description 3
- 239000002861 polymer material Substances 0.000 description 3
- -1 polyparaphenylene vinylene Polymers 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- 238000009751 slip forming Methods 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 3
- 229910001887 tin oxide Inorganic materials 0.000 description 3
- OYQCBJZGELKKPM-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O-2].[Zn+2].[O-2].[In+3] OYQCBJZGELKKPM-UHFFFAOYSA-N 0.000 description 3
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 239000004952 Polyamide Substances 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 239000003513 alkali Substances 0.000 description 2
- 150000001408 amides Chemical class 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 229920001940 conductive polymer Polymers 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000011888 foil Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000008187 granular material Substances 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 229910001507 metal halide Inorganic materials 0.000 description 2
- 150000005309 metal halides Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920000553 poly(phenylenevinylene) Polymers 0.000 description 2
- 229920002647 polyamide Polymers 0.000 description 2
- 229920000767 polyaniline Polymers 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920006267 polyester film Polymers 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229920002050 silicone resin Polymers 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 239000010935 stainless steel Substances 0.000 description 2
- 229910001220 stainless steel Inorganic materials 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 2
- POILWHVDKZOXJZ-ARJAWSKDSA-M (z)-4-oxopent-2-en-2-olate Chemical compound C\C([O-])=C\C(C)=O POILWHVDKZOXJZ-ARJAWSKDSA-M 0.000 description 1
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229920001609 Poly(3,4-ethylenedioxythiophene) Polymers 0.000 description 1
- ZLMJMSJWJFRBEC-UHFFFAOYSA-N Potassium Chemical compound [K] ZLMJMSJWJFRBEC-UHFFFAOYSA-N 0.000 description 1
- 238000001069 Raman spectroscopy Methods 0.000 description 1
- 229910020328 SiSn Inorganic materials 0.000 description 1
- 241000862969 Stella Species 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 1
- 239000005407 aluminoborosilicate glass Substances 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- LDDQLRUQCUTJBB-UHFFFAOYSA-O azanium;hydrofluoride Chemical compound [NH4+].F LDDQLRUQCUTJBB-UHFFFAOYSA-O 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 239000010406 cathode material Substances 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229920000547 conjugated polymer Polymers 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 125000005678 ethenylene group Chemical group [H]C([*:1])=C([H])[*:2] 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- LQJIDIOGYJAQMF-UHFFFAOYSA-N lambda2-silanylidenetin Chemical compound [Si].[Sn] LQJIDIOGYJAQMF-UHFFFAOYSA-N 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920002098 polyfluorene Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920000123 polythiophene Polymers 0.000 description 1
- 229910052700 potassium Inorganic materials 0.000 description 1
- 239000011591 potassium Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
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- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
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Description
【０００１】
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。特に、本発明は、画素部とその周辺に設けられた駆動回路とを同一の基板上に有する液晶表示装置に代表される電気光学装置、および電気光学装置を搭載した電気装置に利用できる。なお、本明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電気装置をその範疇に含んでいる。
【０００２】
【従来の技術】
絶縁表面を有する基板上にＴＦＴを形成する技術がさかんに開発されている。非晶質半導体（代表的には非晶質シリコン）膜を活性層としたＴＦＴは、非晶質構造などに起因する電子物性的要因から、１０cm2/Vsec以上の電界効果移動度を得ることは不可能であった。そのために、アクティブマトリクス型の液晶表示装置においては、画素部において液晶を駆動するためのスイッチング素子（画素ＴＦＴ）として使用することはできても、画像表示を行うための駆動回路を形成することは不可能であった。従って、駆動回路はＴＡＢ（Tape Automated Bonding）方式やＣＯＧ（Chip on Glass）方式を使ってドライバＩＣなどを実装する技術が用いられている。
【０００３】
一方で、結晶構造を含む半導体（以下、結晶質半導体とする）膜（代表的には、結晶質シリコン膜あるいは多結晶シリコン膜）を活性層に利用したＴＦＴは高い電界効果移動度が得られることから、様々な機能回路を同一のガラス基板上に形成することが可能となり、画素ＴＦＴの他に駆動回路においてシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などを形成することができた。
【０００４】
従来、上記のようなＴＦＴの配線材料としては、抵抗率の低いアルミニウム膜が多用されている。
【０００５】
大画面のアクティブマトリクス型の液晶表示装置を実現するために、配線材料としてアルミニウム（Ａｌ）や銅（Ｃｕ）といった材料が使用されていた。これはアルミニウム（Ａｌ）や銅（Ｃｕ）ほど低抵抗な材料がなく、大画面の表示装置を作製することはできなかったためである。
【０００６】
【発明が解決しようとする課題】
しかし、これらの材料には耐食性や耐熱性が悪いといった欠点があるため、ＴＦＴのゲート電極をこのような材料で形成することは必ずしも好ましくなく、そのような材料をＴＦＴの製造工程に導入することは容易ではなく、アルミニウムを配線材料として用いてＴＦＴの作製を行った場合、熱処理によりヒロックやウィスカーなどが形成されたり、チャネル形成領域にアルミニウム原子が拡散してしまうことで、ＴＦＴの動作不良やＴＦＴ特性の低下を引き起こしていた。
【０００７】
このため、アルミニウム（Ａｌ）や銅（Ｃｕ）などに代わる材料として、例えばタンタル（Ｔａ）、チタン（Ｔｉ）を主成分とする材料を使用する試みがなされている。タンタルやチタンは、アルミニウムと比較すると抵抗率が高いという問題はあるが、耐熱性が高いためである。
【０００８】
また、ＴＦＴの特性から比較すると結晶質半導体層で活性層を形成した方が優れているが、画素ＴＦＴの他に各種回路に対応したＴＦＴを作製するためには、その製造工程が複雑なものとなり工程数が増加してしまう問題がある。工程数の増加は製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となることは明らかである。
【０００９】
しかし、画素部と駆動回路とでは、ＴＦＴの回路の動作条件は必ずしも同一ではなく、そのことからＴＦＴに要求される特性も少なからず異なっている。例えば、ｎチャネル型ＴＦＴで形成される画素ＴＦＴは、スイッチング素子として液晶に電圧を印加して駆動させている。液晶は交流で駆動しているので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることである。一方、駆動回路のバッファ回路などには高い駆動電圧が印加されるため、高電圧が印加されても壊れないように耐圧を高めておく必要がある。また電流駆動能力を高めるために、オン電流値（ＴＦＴがオン動作時に流れるドレイン電流）を十分確保する必要がある。
【００１０】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ＬＤＤ領域をゲート絶縁膜を介してゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造がある。このような構造とすることで、ドレイン近傍の高電界が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。
【００１１】
しかし、画素ＴＦＴと、シフトレジスタ回路やバッファ回路などの駆動回路のＴＦＴとでは、そのバイアス状態も必ずしも同じではない。例えば、画素ＴＦＴにおいてはゲートに大きな逆バイアス（ｎチャネル型ＴＦＴでは負の電圧）が印加されるが、駆動回路のＴＦＴは基本的に逆バイアス状態で動作することはない。また、ＧＯＬＤ構造はオン電流値の劣化を防ぐ効果は高いが、単純にゲート電極と重ねて配置させるだけではオフ電流値が大きくなってしまう。一方、通常のＬＤＤ構造はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果は低い。このような問題は、特に結晶質シリコンＴＦＴにおいて、その特性が高まり、またアクティブマトリクス型液晶表示装置に要求される性能が高まるほど顕在化してきている。従って、ＴＦＴの動作状態の違いを考慮して、かつ、上記ホットキャリア効果を防ぐには、ＬＤＤ領域の不純物濃度やその分布などを最適なものとする必要がある。
【００１２】
本発明はこのような問題点を解決するための技術であり、ＴＦＴを用いて作製するアクティブマトリクス型の表示装置に代表される半導体装置において、各回路の配線や電極の材料として抵抗率が低く、耐熱性も十分高い材料を用いて形成することと、各回路に配置されるＴＦＴの構造を、回路の機能に応じて適切なものとすることにより、半導体装置の動作特性および信頼性を向上させると共に、工程数を削減して製造コストの低減および歩留まりの向上を実現することを目的としている。
【００１３】
【課題を解決する手段】
上記問題点を解決するために、本発明は、画素ＴＦＴおよび保持容量を有する画素部を含む半導体装置であって、前記画素ＴＦＴは、半導体層の第１の領域に設けられたチャネル形成領域、ソース領域およびドレイン領域、前記第１の領域に接したゲート絶縁膜ならびに該ゲート絶縁膜上のゲート電極を有し、前記保持容量は、前記半導体層の第２の領域、該第２の領域に接した絶縁膜および該絶縁膜上の容量配線を有し、前記第２の領域はｎ型またはｐ型を付与する不純物元素を含み、前記第２の領域に接した絶縁膜の膜厚は、前記第１の領域に接したゲート絶縁膜の膜厚よりも薄いことを特徴とする半導体装置である。
【００１４】
他の発明の構成は、画素ＴＦＴおよび保持容量を有する画素部を含む半導体装置であって、前記画素ＴＦＴは、半導体層の第１の領域に設けられたチャネル形成領域、ソース領域およびドレイン領域、前記第１の領域に接したゲート絶縁膜ならびに該ゲート絶縁膜上のゲート電極を有し、前記画素ＴＦＴは、ｎチャネル型ＴＦＴであって、前記保持容量は、前記半導体層の第２の領域、該第２の領域に接した絶縁膜および該絶縁膜上の容量配線を有し、前記第２の領域は、一導電型を付与する不純物元素を１×１０20atoms/cm3〜１×１０21atoms/cm3の濃度範囲で含んでおり、前記第２の領域に接した絶縁膜の膜厚は、前記第１の領域に接したゲート絶縁膜の膜厚よりも薄いことを特徴とする半導体装置である。
【００１５】
また、他の発明の構成は、画素部と駆動回路を同一基板上に有する半導体装置であって、前記駆動回路は、ｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴを有し、前記ｎチャネル型ＴＦＴは、半導体層にチャネル形成領域、ソース領域およびドレイン領域、ＬＤＤ領域、前記半導体層に接したゲート絶縁膜ならびに該ゲート絶縁膜上にゲート電極を有し、前記ゲート電極は、第１の導電層および第２の導電層を有し、前記第２の導電層は、前記ゲート絶縁膜を介して前記ＬＤＤ領域と重なるように形成されていることを特徴とする半導体装置である。
【００１６】
また、他の発明の構成は、画素部および駆動回路を同一基板上に有する半導体装置であって、前記画素部は画素ＴＦＴおよび保持容量を有し、前記画素ＴＦＴは、半導体層の第１の領域に設けられたチャネル形成領域、ソース領域およびドレイン領域、前記第１の領域に接したゲート絶縁膜、該ゲート絶縁膜上のゲート電極を有し、前記画素ＴＦＴは、ｎチャネル型ＴＦＴであって、前記保持容量は、前記半導体層の第２の領域、該第２の領域に接した絶縁膜および該絶縁膜上の容量配線を有し、前記第２の領域に接した絶縁膜の膜厚は、前記第１の領域に接したゲート絶縁膜の膜厚よりも薄く、前記駆動回路はｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴを有し、前記駆動回路のｎチャネル型ＴＦＴの半導体層は、チャネル形成領域、ソース領域およびドレイン領域、ＬＤＤ領域、前記半導体層に接したゲート絶縁膜、該ゲート絶縁膜上のゲート電極を有し、該ゲート電極は、第１の導電層および第２の導電層を有し、前記第２の導電層は、前記ゲート絶縁膜を介して前記ＬＤＤ領域と重なるように形成され、前記容量配線と同じ材料からなることを特徴とする半導体装置である。
【００１７】
また、他の発明の構成は、画素部と駆動回路を同一基板上に有する半導体装置であって、前記画素部はｎチャネル型ＴＦＴと保持容量を有し、前記保持容量は、半導体層と、該半導体層に接する保持容量の誘電体となる絶縁膜と、前記絶縁膜上に形成された容量配線からなり、前記半導体層は、一導電型を付与する不純物元素を１×１０20atoms／cm3から１×１０21atoms／cm3の濃度範囲で含んでおり、前記ｎチャネル型ＴＦＴが形成されない領域の前記絶縁膜の膜厚は、前記ｎチャネル型ＴＦＴが形成された領域より薄くなっており、前記駆動回路は、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴを有し、前記駆動回路のｐチャネル型ＴＦＴおよび前記駆動回路のｎチャネル型ＴＦＴは、半導体層と、前記半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜上にゲート電極を有し、前記ゲート電極は、テーパー部を有する形状であることを特徴とする半導体装置である。
【００１８】
また、他の発明の構成は、画素部と駆動回路を同一基板上に有する半導体装置であって、前記画素部はｎチャネル型ＴＦＴと保持容量を有し、前記画素部のｎチャネル型ＴＦＴはチャネル形成領域と、前記チャネル形成領域の外側にＬＤＤ領域と、前記ＬＤＤ領域の外側にソース領域もしくはドレイン領域と、を有する半導体層と、前記半導体層に接したゲート絶縁膜と、前記ゲート絶縁膜上にゲート電極とを有しており、前記ゲート絶縁膜から連続して形成された前記保持容量の誘電体となる絶縁膜は他の領域より膜厚が薄くなっており、前記駆動回路は、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴを有し、前記駆動回路のｎチャネル型ＴＦＴはチャネル形成領域と、前記チャネル形成領域の外側にＬＤＤ領域と、前記ＬＤＤ領域の外側にソース領域もしくはドレイン領域と、を有する半導体層と、前記半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜上にゲート電極を有しており、前記画素部のｎチャネル型ＴＦＴのゲート電極および前記駆動回路のｎチャネル型ＴＦＴのゲート電極は、テーパー部を有する形状であり、前記ＬＤＤ領域と一部が重なるように形成されていることを特徴とする半導体装置である。
【００１９】
また、上記の発明において、前記保持容量を形成する容量配線と前記第２の導電層とはアルミニウム（Ａｌ）または銅（Ｃｕ）から選ばれた元素、または前記元素を成分とする化合物、または前記元素を組み合わせた化合物材料からなることを特徴としている。
【００２０】
また、上記の発明において、前記第１の導電層はタングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）から選ばれた元素、または前記元素を成分とする化合物、または前記元素を組み合わせた化合物、または前記元素を成分とする窒化物、前記元素を成分とするシリサイドから選ばれた材料からなることを特徴としている。
【００２１】
【発明の実施の形態】
[実施例１]
本発明の実施例について、図１〜図５を用いて説明する。ここでは画素部の画素ＴＦＴと、画素部の周辺に設けられる駆動回路のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。
【００２２】
図１（Ａ）において、基板１０１には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板１０１のＴＦＴを形成する表面には、基板１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜１０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【００２３】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜１０２と非晶質シリコン膜１０３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる（図１（Ａ））。
【００２４】
そして、公知の結晶化技術を使用して非晶質シリコン膜１０３ａから結晶質シリコン膜１０３ｂを形成する。例えば、その方法としてレーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる。また、熱アニールとＲＴＡ法またはレーザーアニール法を組み合わせてもよい。前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、特にレーザーアニール法を適用することが好ましい。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。
【００２５】
本実施例では、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜１０３ｂを形成した。レーザーによる結晶化処理を行う場合には、結晶化の工程に先立って、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atomic％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した（図１（Ｂ））。
【００２６】
そして、結晶質シリコン膜１０３ｂを島状に分割して、島状半導体層１０４〜１０７を形成する。半導体層１０７は、後の画素ＴＦＴの活性層となる第１の領域と後の保持容量の下部電極となる第２の領域を有している。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層１０８を形成する（図１（Ｃ））。
【００２７】
そしてレジストマスク１０９を設け、ｎチャネル型ＴＦＴを形成する島状半導体層１０５〜１０７の全面にしきい値電圧を制御する目的で１×１０16〜５×１０17atoms／cm3（１cm3に含まれる原子の個数を表す単位としてatoms/cm3を使用する。）程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ）を添加した半導体層１１０〜１１２はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった（図１（Ｄ））。
【００２８】
次に、マスク層１０８をフッ酸などにより除去して、図１（Ｄ）で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、ＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。
【００２９】
そして、ゲート絶縁膜１１３をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い（図２（Ａ））。
【００３０】
次に、ゲート電極を形成するために導電層を成膜する。この導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。導電層１１４は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【００３１】
導電層１１４は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層１１４に３５０ｎｍの厚さのタングステンをスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層１１４の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層が微量に含有するアルカリ金属元素がゲート絶縁膜１１３に拡散するのを防ぐことができる（図２（Ｂ））。
【００３２】
次に、レジストマスク１１５〜１１８を形成し、導電層をドライエッチングしてゲート電極１１９〜１２２を形成する。
【００３３】
この導電層がエッチングされる工程では、ゲート電極が形成されていない領域（ゲート絶縁膜１１３と連続して形成された酸化窒化シリコン膜が露出している部分）も同時に２０〜５０nm程度エッチングされて、膜厚が薄くなる。なお、本発明はこの膜厚の薄くなった酸化窒化シリコン膜を保持容量の誘電体として用いるため、保持容量の面積を大きくしなくても保持容量のキャパシティを稼ぐことができる。
【００３４】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極１１９をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク１２４で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域１２３を形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成された不純物領域１２３に含まれるｐ型を付与する不純物元素の濃度を（ｐ+）と表す（図３（Ａ））。
【００３５】
本実施例では、レジストマスク１２４で半導体層１１２の全面を覆っているが、容量配線を形成する領域にはレジストマスクを形成せずにｐ型を付与する不純物元素を添加する工程を行ってもよい。
【００３６】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク１２５〜１２８を形成し、ｎ型を付与する不純物元素が添加して不純物領域１２９〜１３２を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域１２９〜１３２に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す。マスク１２６により、後の第１のｎチャネル型ＴＦＴの活性層となる半導体層には、チャネル形成領域とドレイン領域との間だけに不純物が添加されない領域を形成する。アクティブマトリクス型液晶表示装置において、高速動作を重視するのは、シフトレジスタ回路、分周波回路、信号分割回路、レベルシフタ回路、バッファ回路等のロジック回路である。チャネル形成領域の片側（ドレイン領域側）のみに不純物領域を形成することで、できるだけ抵抗成分を低減させつつホットキャリア対策を重視した構造にすることができる。
また、後の保持容量の下部電極となる半導体層（第２の領域）上には、マスクが形成されていないため、半導体層（第２の領域）に不純物元素が添加される。
これにより下部電極の導電率をあげることができる（図３（Ｂ））。
【００３７】
不純物領域１２９〜１３２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域１２９に添加されたリン（Ｐ）濃度は図３（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【００３８】
そして、画素ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極１２２をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3であり、図３（Ａ）および図３（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域１３３、１３４、が形成される。本明細書中では、この不純物領域１３３、１３４、に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す（図３（Ｃ））。
【００３９】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）またはその組み合わせで行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板１０１に石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができた。
【００４０】
この熱処理において、ゲート電極１１９〜１２２を形成する金属膜は、表面から５〜８０ｎｍの厚さで導電層１１９ｂ〜１２２ｂが形成される。例えば、導電層１１９〜１２２がタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）を形成することができる。また、導電層１１９ｂ〜１２２ｂは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極１１９〜１２２を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００４１】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図３（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングすることができた（図４（Ａ））。
【００４２】
図６（Ａ）および図７（Ａ）はここまでの工程におけるＴＦＴの上面図であり、Ａ−Ａ'断面およびＢ−Ｂ'断面は図３（Ｄ）のＡ−Ａ'およびＢ−Ｂ'に対応している。図６および図７の上面図はゲート絶縁膜を省略しているが、ここまでの工程で少なくとも島状半導体層１０４〜１０７上にゲート電極１１９〜１２２が図に示すように形成されている。
【００４３】
活性化および水素化の工程が終了したら、画素部に容量配線を形成するためにアルミニウムを主成分とする膜を成膜した。低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする材料を用いて形成するとよい。本実施例ではチタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）膜１３５を成膜して、この膜をパターニングして、ゲート配線１３７、１３８、保持容量の上部電極となる容量配線１３９を形成した（図４（Ｂ）、（Ｃ））。
【００４４】
図６（Ｂ）および図７（Ｂ）はこの状態の上面図を示し、Ａ−Ａ'断面およびＢ−Ｂ'断面は図４（Ｂ）のＡ−Ａ'およびＢ−Ｂ'に対応している。図６（Ｂ）および図７（Ｂ）において、領域１２０ｃにみられるように、ゲート配線１３７、１３８の一部は、ゲート電極１１９、１２０、１２２の一部と重なり電気的に接触している。
【００４５】
つぎに、保護絶縁膜１４０を形成する。保護絶縁膜１４０は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すればよい。いずれにしても、保護絶縁膜１４０は、無機絶縁物材料から形成する。保護絶縁膜１４０の膜厚は１００〜２００ｎｍとする。本実施例では、酸化シリコン膜を用い、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Orthosilicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力１０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）、電力密度０．５〜０．８Ｗ／ｃｍ2で放電させて形成する。
【００４６】
この後、平坦化させるために、平均厚１．０〜２．０μｍの有機絶縁物材料からなる層間絶縁膜１４１を形成する。有機絶縁物材料としては、有機樹脂材料のポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）などを使用することができる。基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、２液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートで８０℃で６０秒の予備加熱を行い、さらにクリーンオーブンで２５０℃で６０分焼成して形成することができる。
【００４７】
平坦化以外に、一般に誘電率が低い有機樹脂材料を用いて層間絶縁膜を形成するのは、寄生容量を低減することができるからである。しかし、吸湿性があるため保護膜としては適さないので、本実施例のように、保護絶縁膜１４０として形成した酸化シリコン膜などと組み合わせて用いる必要がある。
【００４８】
層間絶縁膜１４１を形成した後、所定のパターンのレジストマスクを形成し、島状半導体層に形成されたソース領域、ドレイン領域に達するコンタクトホールを形成する。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い、有機樹脂材料からなる層間絶縁膜１４１をまずエッチングし、さらに、島状半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜をエッチングすることにより、良好なコンタクトホールを形成することができる。
【００４９】
ソース、ドレイン配線を形成するために、本実施例では、チタン（Ｔｉ）膜を５０〜１５０ｎｍの厚さで形成し、その上に重ねてアルミニウム（Ａｌ）膜を３００〜４００ｎｍの厚さで形成する。また、Ｔｉ／ＴｉＮ／Ａｌでなる積層にしてもよい。
【００５０】
画素電極として、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）透明導電膜のなどをスパッタ法や真空蒸着法などを用いて、透明導電膜を形成する。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して熱安定性にも優れているので、ドレイン配線の端面で接触するＡｌとの腐蝕反応を防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。本実施例では透明導電膜として酸化インジウム酸化亜鉛合金を用いて、画素電極１５６を形成する。
【００５１】
フォトマスクによりレジストマスクパターンを形成し、エッチングによってソース配線１４２、１４４、１４５、１４７とドレイン配線１４３、１４６、１４８、１４９を形成する（図５（Ａ））。
【００５２】
図６（Ｃ）および図７（Ｃ）のはこの状態の上面図を示し、Ａ−Ａ'断面およびＢ−Ｂ'断面は図５（Ａ）のＡ−Ａ'およびＢ−Ｂ'に対応している。図６（Ｃ）と図７（Ｃ）では第１の層間絶縁膜を省略して示すが、島状半導体層１０４、１０５、１０７の図示されていないソースおよびドレイン領域にソース配線１４２、１４５、１４７とドレイン配線１４３、１４６、１４９が層間絶縁膜に形成されたコンタクトホールを介して接続している。
【００５３】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路２５０にはｐチャネル型ＴＦＴ２０１、第１のｎチャネル型ＴＦＴ２０２、第２のｎチャネル型ＴＦＴ２０３、画素部２５１には画素ＴＦＴ２０４、保持容量２０５が形成した。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００５４】
駆動回路のｐチャネル型ＴＦＴ２０１には、島状半導体層１０４にチャネル形成領域２０６、ソース領域２０７ａ、２０７ｂ、ドレイン領域２０８ａ，２０８ｂを有している。第１のｎチャネル型ＴＦＴ２０２には、島状半導体層１０５にチャネル形成領域２０９、ゲート電極１２９と重なるＬＤＤ領域２１０（以降、このようなＬＤＤ領域をＬovと記す。ovはoverの意味で付している。）、ソース領域２１２、ドレイン領域２１１を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ２０３には、島状半導体層１０６にチャネル形成領域２１３、ＬＤＤ領域２１４，２１５、ソース領域２１６、ドレイン領域２１７を有している。このＬＤＤ領域はＬov領域とゲート電極１２１と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す。offはoffsetの意味で付している。）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ２０４には、島状半導体層１０７にチャネル形成領域２１８、２１９、Ｌoff領域２２０〜２２３、ソースまたはドレイン領域２２４〜２２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。さらに、上部電極（容量配線）１３９と、誘電体（ゲート絶縁膜と同じ材料から成る絶縁膜）と、下部電極（画素ＴＦＴ２０４のドレイン領域２２６に接続し、ｎ型を付与する不純物元素が添加された半導体層）２２７とからなる保持容量２０５が形成されている。図５では画素ＴＦＴ２０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【００５５】
さらに、図５（Ｂ）に示すように、柱状のスペーサ１５０を形成する。柱状のスペーサ１５０は、本実施例ではＪＳＲ社製のＮＮ７００を用い、スピナーで塗布した後、露光と現像処理によって所定のパターン（好ましくは、図３６で示すように、柱状スペーサ１５０の形状は柱状で頂部が平坦な形状となるようにすると、対向側の基板を合わせたときに液晶表示パネルとしての機械的な強度を確保することができる。形状は円錐状、角錐状など特別の限定はないが、例えば円錐状としたときに具体的には、高さＨを１．２〜５μｍとし、平均半径Ｌ１を５〜７μｍ、平均半径Ｌ１と底部の半径Ｌ２との比を１対１．５とする。このとき側面のテーパー角は±１５°以下とする。）に形成する。さらに、クリーンオーブンなどで１５０〜２００℃で加熱して硬化させる。
【００５６】
スペーサの配置は任意に決定すれば良いが、好ましくは、図５（Ｂ）に示すように、画素部においてはドレイン配線１４９のコンタクト部と重ねてその部分を覆うように柱状スペーサ１５０を形成すると良い。コンタクト部は平坦性が損なわれこの部分では液晶がうまく配向しなくなるので、このようにしてコンタクト部にスペーサ用の樹脂を充填する形で柱状スペーサ１５０を形成することで、ディスクリネーションなどを防止することができる。
【００５７】
図５（Ｂ）に示すように、柱状スペーサ１５０の作製過程での側面を保護する保護膜１５１が形成される。
【００５８】
その後、アクティブマトリクス基板の表面に配向膜（図示せず）を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。画素部に設けた柱状スペーサ１５０の端部からラビング方向に対してラビングされない領域が２μｍ以下となるようにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のＴＦＴ上にもスペーサ１５０を形成しておくと、スペーサとしての本来の役割と、静電気からＴＦＴを保護する効果を得ることができる。
【００５９】
以上により、基板間隔を保持する柱状スペーサ１５０が基板１０１と一体化したアクティブマトリクス基板が完成する。
【００６０】
アクティブマトリクス基板と対になる対向基板には、基板上に遮光膜２３０、図示しないカラーフィルター、透明導電膜２３１および配向膜２３２が形成されている。遮光膜２３０はＴｉ、Ｃｒ、Ａｌなどを１５０〜３００nmの厚さで形成する。
【００６１】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とを貼り合わせる。この後、基板の隙間に液晶材料２３４を注入し、封止剤（図示せず）によって完全に封止して、液晶パネルが完成する（図１１）。
【００６２】
以上の様に本発明によると、保持容量を形成する絶縁膜が他の領域より薄くなっており、さらに半導体層に不純物が高い濃度で添加されているため、小さな面積で大きなキャパシティを有する保持容量を形成することができる。これまで保持容量を大きくするかわりに開口率が下がってしまうという問題があったが、本発明によると、開口率が高いまま大きなキャパシティを有する保持容量を形成することができる。また、不純物の活性化工程の時に、ＬＤＤ領域を遮る第２の導電層が形成されていないため、ＬＤＤ領域の活性化も十分行うことができる。
【００６３】
また、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。
【００６４】
[実施例２]
図１５は本発明のＴＦＴの構造を説明するための図であり、半導体層のチャネル形成領域と、ＬＤＤ領域と、半導体層上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極とを有するＴＦＴにおいて、ゲート電極とＬＤＤ領域の位置関係を説明している。
【００６５】
図１５（Ａ）において、第１のｎチャネル型ＴＦＴについて説明する。チャネル形成領域２０９、ＬＤＤ領域２１０ａ、２１０ｂ、ドレイン領域２１１を有する半導体層と、その上のゲート絶縁膜１１３とゲート電極１２０が設けられた構成を示している。ＬＤＤ領域は、チャネル形成領域とドレイン領域との間にのみ設けられた片側ＬＤＤ構造となっている。ＬＤＤ領域２１０ａはゲート絶縁膜１１３を介してゲート電極１２０と重なるように設けられたＬovとなっている。Ｌovはドレイン近傍で発生する高電界を緩和する作用があり、ホットキャリアによる劣化を防ぐことができるため、制御回路のシフトレジスタ回路、レベルシフタ回路、バッファ回路などのｎチャネル型ＴＦＴに用いるのに適している。
【００６６】
図１５（Ｂ）において、第２のｎチャネル型ＴＦＴについて説明する。チャネル形成領域２１３、ＬＤＤ領域２１４ａ、２１４ｂ、ドレイン領域（ソース領域）２１６を有する半導体層と、半導体層の上にゲート絶縁膜１１３とゲート電極１２１が設けられた構成を示している。ＬＤＤ領域２１４ａはゲート絶縁膜１１３を介してゲート電極１２１と重なるように設けられている。また、ＬＤＤ領域２１４ｂはゲート電極１２１と重ならないように設けられたＬoffとなっている。Ｌoffはオフ電流値を低減させる作用があり、ＬovとＬoffとを設けた構成にすることで、ホットキャリアによる劣化を防ぐと同時にオフ電流値を低減させることができるため、制御回路のサンプリング回路のｎチャネル型ＴＦＴに用いるのに適している。
【００６７】
図１５（Ｃ）において、画素ＴＦＴについて説明する。半導体層に、チャネル形成領域２１９、ＬＤＤ領域２２３、ドレイン領域２２６が設けられている。ＬＤＤ領域２２３は、ゲート電極１２２と重ならないように設けられたＬoffであり、オフ電流値を効果的に低減させることが可能であるため、画素ＴＦＴに用いるのに適している。
【００６８】
[実施例３]
次にこのアクティブマトリクス型液晶表示装置の構成を、図１２の斜視図および図１３の上面図を用いて説明する。尚、図１２と図１３は、図１〜図５と図１１の断面構造図と対応付けるため、共通の符号を用いている。また、図１３で示すＢ―Ｂ'に沿った断面構造は、図５に示す画素部の断面図に対応している。
【００６９】
図１２においてアクティブマトリクス基板は、ガラス基板１０１上に形成された、画素部３０６と、走査信号駆動回路３０４と、画像信号駆動回路３０５で構成される。画素部には画素ＴＦＴ２０４が設けられ、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路３０４と、画像信号駆動回路３０５はそれぞれゲート配線１３７とソース配線１４５で画素ＴＦＴ２０４に接続している。また、ＦＰＣ７３１が外部入力端子７３４に接続され、入力配線３０２、３０３でそれぞれの駆動回路に接続している。
【００７０】
図１３は画素部３０６のほぼ一画素分を示す上面図である。図示はしていないが、半導体層には、ソース領域、ドレイン領域、ｎ-領域でなるＬoff領域が形成されている。また、１５８はソース配線１４５とソース領域２２４とのコンタクト部、１５９はドレイン領域２２６とドレイン配線１４９のコンタクト部である。保持容量２０５は、画素ＴＦＴ２０４のドレイン領域２２６から延在する下部電極となる第２の領域の半導体層２２７とゲート絶縁膜を介して上部電極となる容量配線１３９が重なる領域で形成されている。
【００７１】
[実施例４]
図１０は液晶表示装置の入出力端子、画素部、駆動回路の配置の一例を示す図である。画素部３０６にはｍ本のゲート配線とｎ本のソース配線がマトリクス状に交差している。例えば、画素密度がＶＧＡの場合、４８０本のゲート配線と６４０本のソース配線が形成され、ＸＧＡの場合には７６８本のゲート配線と１０２４本のソース配線が形成される。画素部の画面サイズは、１３インチクラスの場合対角線の長さは３４０ｍｍとなり、１８インチクラスの場合には４６０ｍｍとなる。このような液晶表示装置を実現するには、ゲート配線を実施例１および実施例２で示したような低抵抗材料で形成する必要がある。
【００７２】
画素部３０６の周辺には走査信号駆動回路３０４と画像信号駆動回路３０５が設けられている。これらの駆動回路のゲート配線の長さも画素部の画面サイズの大型化と共に必然的に長くなるので、大画面を実現するためには実施例１および実施例２で示したような低抵抗材料で形成することが好ましい。
【００７３】
また、本発明は入力端子３０１から各駆動回路までを接続する入力配線３０２、３０３をゲート配線と同じ材料で形成することができ、配線抵抗の低抵抗化に寄与することができる。
【００７４】
図３７に入力端子部の形成工程を示す。図１０における入力端子部３０１部分のＦーＦ'断面の一部分を示している。実施例１の工程と関連付けるために共通の番号で対応させている。なお、図３７（Ａ−２）〜図３７（Ｅ−２）は、端子部の形成工程に対応したＴＦＴの形成工程断面図を示したものである。
【００７５】
はじめに下地膜の形成された基板上に、駆動回路部、画素部における層間絶縁膜１４１を形成する工程で、有機樹脂材料のポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）などを使用して、層間絶縁膜１４１xを形成する（図３７（Ｂ））。
【００７６】
次に、ソース、ドレイン配線を形成するための金属膜として例えばチタン（Ｔｉ）膜を５０〜１５０ｎｍの厚さで形成し、その上に重ねてアルミニウム（Ａｌ）膜を３００〜４００ｎｍの厚さで形成する。その上に酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）透明導電膜のなどをスパッタ法や真空蒸着法などを用いて、透明導電膜を形成する（図３７（Ｃ）、（Ｄ））。
【００７７】
その後、ソース、ドレイン配線と画素電極の所定の形状にエッチングした後、柱状のスペーサ１５０を形成する際に、金属膜と透明導電膜とが剥がれないようにするため、抑えるようにスペーサ１５０xを形成する。また、スペーサ１５０xを形成することで機械的強度を上げることもできる（図３７（Ｅ））。
【００７８】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とを貼り合わせた後、アクティブマトリクス基板を回路と映像信号を入力するための回路や、電力を供給するための電源等に接続するため、端子部において、接続配線とＦＰＣ１９１を異方性導電膜１９５によって電気的に接続する（図２０）。
【００７９】
図２０に示すように異方性導電膜１９５は接着剤１９５ａ内に金やクロムなどでメッキされた数十〜数百μｍ粒子１９５ｂにより構成され、この粒子１９５ｂが接続配線とＦＰＣの配線１９１ｂとに接触することにより、アクティブマトリクス基板１００とＦＰＣ１９１電気的に接続することができるが形成される。ＦＰＣ１９１は基板１０１との接着強度を高めるために、外端子部の外側にはみだしており、端部には樹脂層１９２が設けられ、機械的強度の高い接続部を得ることができる。
【００８０】
［実施例５］
図１４は実施例１または実施例２で示したアクティブマトリクス基板の回路構成の一例であり、直視型の表示装置の回路構成を示す図である。本実施例のアクティブマトリクス基板は、画像信号駆動回路１００１、走査信号駆動回路（Ａ）１００７、走査信号駆動回路（Ｂ）１０１１、プリチャージ回路１０１２、画素部１００６を有している。尚、本明細書中において記した駆動回路とは、画像信号駆動回路１００１、走査信号駆動回路（Ａ）１００７を含めた総称である。
【００８１】
画像信号駆動回路１００１は、シフトレジスタ回路１００２、レベルシフタ回路１００３、バッファ回路１００４、サンプリング回路１００５を備えている。また、走査信号駆動回路（Ａ）１００７は、シフトレジスタ回路１００８、レベルシフタ回路１００９、バッファ回路１０１０を備えている。走査信号駆動回路（Ｂ）１０１１も同様な構成である。
【００８２】
シフトレジスタ回路１００２、１００８は駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、この回路を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴは図５の２０２で示される構造が適している。また、レベルシフタ回路１００３、１００９やバッファ回路１００４、１０１０は駆動電圧が１４〜１６Ｖと高くなるが、シフトレジスタ回路と同様に、図５のｎチャネル型ＴＦＴ２０２を含むＣＭＯＳ回路が適している。これらの回路において、ゲートをマルチゲート構造で形成すると耐圧が高まり、回路の信頼性を向上させる上で有効である。
【００８３】
サンプリング回路１００５は駆動電圧が１４〜１６Ｖであるが、極性が交互に反転して駆動される上、オフ電流値を低減させる必要があるため、図５のｎチャネル型ＴＦＴ２０３を含むＣＭＯＳ回路が適している。図５では、ｎチャネル型ＴＦＴしか表示はされていないが、実際のサンプリング回路においてはｐチャネル型ＴＦＴも組み合わせて形成される。この時、ｐチャネル型ＴＦＴは同図２０１で示される構造で十分である。
【００８４】
また、画素ＴＦＴ２０４は駆動電圧が１４〜１６Ｖであり、低消費電力化の観点からサンプリング回路よりもさらにオフ電流値を低減することが要求され、画素ＴＦＴ２０４のようにゲート電極に対して重ならないように設けられたＬＤＤ（Ｌoff）領域を有した構造とするのが望ましい。
【００８５】
尚、本実施例の構成は、実施例１に示した工程に従ってＴＦＴを作製することによって容易に実現することができる。本実施例では、画素部と制御回路の構成のみを示しているが、実施例１の工程に従えば、その他にも信号分割回路、分周波回路、Ｄ／Ａコンバータ、γ補正回路、オペアンプ回路、さらにメモリ回路や演算処理回路などの信号処理回路、あるいは論理回路を同一基板上に形成することが可能である。このように、本発明は同一基板上に画素部とその制御回路とを含む半導体装置、例えば信号制御回路および画素部を具備した半導体装置を実現することができる。
【００８６】
[実施例６]
本発明の実施例について図１６〜図１８を用いて説明する。ここでは、画素部の画素ＴＦＴおよび保持容量と、画素部の周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について工程に従って詳細に説明する。
【００８７】
図１６（Ａ）において、基板１１０１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板や石英基板などを用いる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。そして、基板１１０１のＴＦＴを形成する表面に、基板１１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１１０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１１０２ａを１０〜２００nm（好ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜１１０２ｂを５０〜２００nm（好ましくは１００〜１５０nm）の厚さに積層形成する。ここでは下地膜１１０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させて形成しても良い。
【００８８】
酸化窒化シリコン膜は平行平板型のプラズマＣＶＤ法を用いて形成する。酸化窒化シリコン膜１１０２ａは、ＳｉＨ4を１０／６０cm3/s、ＮＨ3を１００／６０cm3/s、Ｎ2Ｏを２０／６０cm3/sとして反応室に導入し、基板温度３２５℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。一方、酸化窒化水素化シリコン膜１１０２ｂは、ＳｉＨ4を５／６０cm3/s、Ｎ2Ｏを１２０／６０cm3/s、Ｈ2を１２５／６０cm3/sとして反応室に導入し、基板温度４００℃、反応圧力２０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することができる。
【００８９】
このようにして作製した酸化窒化シリコン膜１１０２ａは、密度が９．２８×１０22/cm3であり、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）の２０℃におけるエッチング速度が約６３nm/minと遅く、緻密で硬い膜である。このような膜を下地膜に用いると、この上に形成する半導体層にガラス基板からのアルカリ金属元素が拡散するのを防ぐのに有効である。
【００９０】
次に、２５〜８０nm（好ましくは３０〜６０nm）の厚さで非晶質構造を有する半導体層１１０３ａを、プラズマＣＶＤ法やスパッタ法などの方法で形成する。非晶質構造を有する半導体膜には、非晶質半導体層や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。プラズマＣＶＤ法で非晶質シリコン膜を形成する場合には、下地膜１１０２と非晶質半導体層１１０３ａとは両者を連続形成することも可能である。
例えば、前述のように酸化窒化シリコン膜１１０２ａと酸化窒化水素化シリコン膜１１０２ｂをプラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉＨ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに切り替えれば、一旦大気雰囲気に晒すことなく連続形成できる。その結果、酸化窒化水素化シリコン膜１１０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【００９１】
そして、結晶化の工程を行い非晶質半導体層１１０３ａから結晶質半導体層１１０３ｂを作製する。その方法としてレーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる。前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、特にレーザーアニール法を適用することが好ましい。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層１１０３ｂを形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atomic％（原子の割合を示す単位として以下、atomic％を使用する。）以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。
【００９２】
また、プラズマＣＶＤ法で非晶質シリコン膜の形成工程において、反応ガスにＳｉＨ4とアルゴン（Ａｒ）を用い、成膜時の基板温度を４００〜４５０℃として形成すると、非晶質シリコン膜の含有水素濃度を５atomic%以下にすることもできる。このような場合において水素を放出させるための熱処理は不要となる。
【００９３】
結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発光型のエキシマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニール条件は実施者が適宣選択するものであるが、例えば、レーザーパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜５００mJ/cm2 (代表的には３００〜４００mJ/cm2)とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。このようにして図１６（Ｂ）に示すように結晶質半導体層１１０３ｂを得ることができる。
【００９４】
そして、結晶質半導体層１１０３ｂ上に第１のフォトマスクを用い、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、図１６（Ｃ）に示すように島状半導体層１１０４〜１１０８を形成する。半導体層１１０８は、後の画素ＴＦＴの活性層となる第１の領域と、後の保持容量の下部電極となる第２の領域とを有している。結晶質シリコン膜のドライエッチングにはＣＦ4とＯ2の混合ガスを用いる。
【００９５】
このような島状半導体層に対し、ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素を１×１０16〜５×１０17atoms/cm3程度の濃度で島状半導体層の全面に添加しても良い。半導体に対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。その方法として、イオン注入法やイオンドープ法（或いはイオンシャワードーピング法）を用いることができるが、大面積基板を処理するにはイオンドープ法が適している。イオンドープ法ではジボラン（Ｂ2Ｈ6）をソースガスとして用いホウ素（Ｂ）を添加する。このような不純物元素の注入は必ずしも必要でなく省略しても差し支えないが、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために好適に用いる手法である。
【００９６】
ゲート絶縁膜１１０９はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜１５０nmとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０nmの厚さで酸化窒化シリコン膜から形成する。また、ＳｉＨ4とＮ2ＯにＯ2を添加させて作製された酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているのでこの用途に対して好ましい材料となる。また、ＳｉＨ4とＮ2ＯとＨ2とから作製する酸化窒化シリコン膜はゲート絶縁膜との界面欠陥密度を低減できるので好ましい。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、ＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製された酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００９７】
そして、図１６（Ｄ）に示すように、第１の形状のゲート絶縁膜１１０９上にゲート電極を形成するための耐熱性導電層１１１１を２００〜４００nm（好ましくは２５０〜３５０nm）の厚さで形成する。耐熱性導電層は単層で形成しても良いし、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。本明細書でいう耐熱性導電層にはＴａ、Ｔｉ、Ｗから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜が含まれる。これらの耐熱性導電層はスパッタ法やＣＶＤ法で形成されるものであり、低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特に酸素濃度に関しては３０ｐｐｍ以下とすると良い。本実施例ではＷ膜を３００nmの厚さで形成する。Ｗ膜はＷをターゲットとしてスパッタ法で形成しても良いし、６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【００９８】
一方、耐熱性導電層１１１１にＴａ膜を用いる場合には、同様にスパッタ法で形成することが可能である。Ｔａ膜はスパッタガスにＡｒを用いる。また、スパッタ時のガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きであった。ＴａＮ膜はα相に近い結晶構造を持つので、Ｔａ膜の下地にＴａＮ膜を形成すればα相のＴａ膜が容易に得られる。また、図示しないが、耐熱性導電層１１１１の下に２〜２０nm程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、耐熱性導電層１１１１が微量に含有するアルカリ金属元素が第１の形状のゲート絶縁膜１１０９に拡散するのを防ぐことができる。いずれにしても、耐熱性導電層１１１１は抵抗率を１０〜５０μΩcmの範囲にすることが好ましい。
【００９９】
次に、第２のフォトマスクを用い、フォトリソグラフィーの技術を使用してレジストによるマスク１１１２〜１１１６を形成する。そして、第１のエッチング処理（ドライエッチング）を行う。本実施例ではＩＣＰエッチング装置を用い、エッチング用ガスにＣｌ2とＣＦ4を用い、１Paの圧力で３．２W/cm2のＲＦ（13.56MHz）電力を投入してプラズマを形成して行う。基板側（試料ステージ）にも２２４mW/cm2のＲＦ（13.56MHz）電力を投入し、これにより実質的に負の自己バイアス電圧が印加される。この条件でＷ膜のエッチング速度は約１００nm/minである。第１のエッチング処理はこのエッチング速度を基にＷ膜がちょうどエッチングされる時間を推定し、それよりもエッチング時間を２０％増加させた時間をエッチング時間とした。
【０１００】
図１７（Ｂ）で示すように、第１のエッチング処理により第１のテーパー形状を有する導電層１１１７〜１１２１が形成される。図１９（Ａ）と同様にテーパー部の角度は１５〜３０°に形成される。残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させるオーバーエッチングを施すものとする。Ｗ膜に対する酸化窒化シリコン膜（第１の形状のゲート絶縁膜１１０９）の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされ、ゲート電極の形成された部分より薄くなって、第１の導電層のテーパー形状に沿うようにテーパー形状が形成された第２の形状のゲート絶縁膜１１３３が形成される。
【０１０１】
そして、第１のドーピング処理を行い一導電型の不純物元素を島状半導体層に添加する。ここでは、ｎ型を付与する不純物元素添加の工程を行う。第１の形状の導電層を形成したマスク１１１２〜１１１６をそのまま残し、第１のテーパー形状を有する導電層１１１７〜１１２１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。ｎ型を付与する不純物元素をゲート電極の端部におけるテーパー部とゲート絶縁膜とを通して、その下に位置する半導体層に達するように添加するためにドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を８０〜１６０ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。このようなイオンドープ法により第１の不純物領域１１２３〜１１２７には１×１０20〜１×１０21atoms/cm3の濃度範囲でｎ型を付与する不純物元素が添加され、テーパー部の下方に形成される第２の不純物領域（Ａ）１１２８〜１１３２には同領域内で必ずしも均一ではないが１×１０17〜１×１０20atoms/cm3の濃度範囲でｎ型を付与する不純物元素が添加される。なお、１１２７ｂは後の保持容量の下部電極となる領域（半導体層１１０８の第２の領域）である。下部電極となる領域全面に不純物元素を添加するため、工程数を増やさずに保持容量の下部電極の導電率をあげることができる。
【０１０２】
この工程において、第２の不純物領域（Ａ）１１２８〜１１３２において、少なくとも第１の形状の導電層１１１７〜１１２１と重なった部分に含まれるｎ型を付与する不純物元素の濃度変化は、テーパー部の膜厚変化を反映する。即ち、第２の不純物領域（Ａ）１１２８〜１１３２へ添加されるリン（Ｐ）の濃度は、第１の形状の導電層に重なる領域において、該導電層の端部から内側に向かって徐々に濃度が低くなる。これはテーパー部の膜厚の差によって、半導体層に達するリン（Ｐ）の濃度が変化するためであり、その濃度変化は図１９（Ａ−２）で示した通りである。
【０１０３】
次に、図１７（Ｂ）に示すように第２のエッチング処理（ドライエッチング）を行う。エッチング処理も同様にＩＣＰエッチング装置により行い、エッチングガスにＣＦ4とＣｌ2の混合ガスを用い、ＲＦ電力３．２W/cm2 (13.56MHz)、バイアス電力４５mW/cm2 (13.56MHz)、圧力１．０Ｐａでエッチングを行う。この条件で形成される第２の形状を有する導電層１１３９〜１１４３が形成される。その端部にはテーパー部が形成され、該端部から内側にむかって徐々に厚さが増加するテーパー形状となる。第１のエッチング処理と比較して基板側に印加するバイアス電力を低くした分、等方性エッチングの割合が多くなり、テーパー部の角度は３０〜６０°となる。また、第２の形状のゲート絶縁膜１１３３の表面が４０nm程度エッチングされ、新たに第３の形状のゲート絶縁膜１１４４が形成される。なお、膜厚の薄くなったゲート絶縁膜１１４４には、保持容量の誘電体となる領域も含まれ、工程数を増やさずに容量の大きな保持容量を作製することができる。
【０１０４】
そして、第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドーズ量で行い、第２の形状を有する導電層１１３９〜１１４３と重なる領域の不純物濃度を１×１０16〜５×１０18atoms/cm3となるようにする。このようにして、第２の不純物領域（Ｂ）１１４５〜１１４９を形成する。図１９（Ｂ−１）に示すように、第２のエッチング処理はチャネル長方向の幅を短くすることに重点を置いたエッチングのためテーパー角θ２はθ１よりも大きくなる。また、図１９（Ｂ−２）に示すように、第２のドーピング処理では不純物の添加量が低いため第１の不純物領域において、その影響を無視することができる。
【０１０５】
そして、ｐチャネル型ＴＦＴを形成する島状半導体層１１０４、１１０６に一導電型とは逆の導電型の不純物領域１１５６、１１５７を形成する。この場合も第２の形状の導電層１１３９、１１４１をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層１１０５、１１０７、１１０８は、第３のフォトマスクを用いてレジストのマスク１１５０〜１１５２を形成し全面を被覆しておく。ここで形成される不純物領域１１５６、１１５７はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。不純物領域１１５６、１１５７のｐ型を付与する不純物元素の濃度は、２×１０20〜２×１０21atoms/cm3となるようにする。
【０１０６】
しかしながら、この不純物領域１１５６、１１５７は詳細にはｎ型を付与する不純物元素を含有する３つの領域に分けて見ることができる。第３の不純物領域１１５６ａ、１１５７ａは１×１０20〜１×１０21atoms/cm3の濃度でｎ型を付与する不純物元素を含み、第４の不純物領域（Ａ）１１５６ｂ、１１５７ｂは１×１０17〜１×１０20atoms／cm3の濃度でｎ型を付与する不純物元素を含み、第４の不純物領域（Ｂ）１１５６ｃ、１１５７ｃは１×１０16〜５×１０18atoms/cm3の濃度でｎ型を付与する不純物元素を含んでいる。しかし、これらの不純物領域１１５６ｂ、１１５６ｃ、１１５７ｂ、１１５７ｃのｐ型を付与する不純物元素の濃度を１×１０19atoms／cm3以上となるようにし、第３の不純物領域１１５６ａ、１１５７ａにおいては、ｐ型を付与する不純物元素の濃度を１．５から３倍となるようにすることにより、第３の不純物領域でｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。また、第４の不純物領域（Ｂ）１１５６ｃ、１１５７ｃは一部が第２のテーパー形状を有する導電層１１３９または１１４１と一部が重なって形成される。
【０１０７】
次に、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板１１０１に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい。
【０１０８】
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により島状半導体層にある１０16〜１０18/cm 3のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。いずれにしても、島状半導体層１１０４〜１１０８中の欠陥密度を１０16/cm3以下とすることが望ましく、そのために水素を０．０１〜０．１atomic％程度付与すれば良い。
【０１０９】
次に、保持容量を形成するためアルミニウム（Ａｌ）を主成分とする材料１１５５ａを成膜し、図１８（Ａ）に示すように保持容量の上部電極となる容量配線１１５５を形成する。その後、ゲート電極およびゲート絶縁膜上から第１の層間絶縁膜１１５８を形成する。第１の層間絶縁膜は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても第１の層間絶縁膜１１５８は無機絶縁物材料から形成する。第１の層間絶縁膜１１５８の膜厚は１００〜２００nmとする。ここで、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳとＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。また、酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Pa、基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm2で形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
【０１１０】
また、第２の層間絶縁膜１１５９を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減することができる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、第１の層間絶縁膜１１５８として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いると良い。
【０１１１】
その後、第４のフォトマスクを用い、所定のパターンのレジストマスクを形成し、それぞれの島状半導体層に形成されソース領域またはドレイン領域とする不純物領域に達するコンタクトホールを形成する。コンタクトホールはドライエッチング法で形成する。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜１１５９をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜１１５８をエッチングする。さらに、島状半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えて第３の形状のゲート絶縁膜１１４４をエッチングすることによりコンタクトホールを形成することができる。
【０１１２】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、第５のフォトマスクによりレジストマスクパターンを形成し、エッチングによってソース線１１６０〜１１６４とドレイン線１１６５〜１１６８を形成する。画素電極１１６９はドレイン線と一緒に形成される。画素電極１１７１は隣の画素に帰属する画素電極を表している。図示していないが、本実施例ではこの配線を、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する不純物領域とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成（図１８（Ｃ）において１１６０ａ〜１１６９ａで示す）し、さらにその上に透明導電膜を８０〜１２０nmの厚さで形成（図１８（Ｃ）において１１６０ｂ〜１１６９ｂで示す）した。透明導電膜には酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを好適に用いることができる。
【０１１３】
こうして６枚のフォトマスクにより、同一の基板上に、駆動回路１３００のＴＦＴと画素部１３０１の画素ＴＦＴとを有した基板を完成させることができる。駆動回路１３００には第１のｐチャネル型ＴＦＴ１２００、第１のｎチャネル型ＴＦＴ１２０１、第２のｐチャネル型ＴＦＴ１２０２、第２のｎチャネル型ＴＦＴ１２０３、画素部１３０１には画素ＴＦＴ１２０４、保持容量１２０５が形成されている。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【０１１４】
駆動回路１３００の第１のｐチャネル型ＴＦＴ１２００には、第２のテーパー形状を有する導電層がゲート電極１２２０としての機能を有し、島状半導体層１１０４にチャネル形成領域１２０６、ソース領域またはドレイン領域として機能する第３の不純物領域１２０７ａ、ゲート電極１２２０と重ならないＬＤＤ領域を形成する第４の不純物領域（Ａ）１２０７ｂ、一部がゲート電極１２２０と重なるＬＤＤ領域を形成する第４の不純物領域（Ｂ）１２０７ｃを有する構造となっている。
【０１１５】
第１のｎチャネル型ＴＦＴ１２０１には、第２のテーパー形状を有する導電層がゲート電極１２２１としての機能を有し、島状半導体層１１０５にチャネル形成領域１２０８、ソース領域またはドレイン領域として機能する第１の不純物領域１２０９ａ、ゲート電極１２２１と重ならないＬＤＤ領域を形成する第２の不純物領域（Ａ）１２０９ｂ、一部がゲート電極１２２１と重なるＬＤＤ領域を形成する第２の不純物領域（Ｂ）１２０９ｃを有する構造となっている。チャネル長２〜７μｍに対して、第２の不純物領域（Ｂ）１２０９ｃがゲート電極１２２１と重なる部分（Ｌov）の長さは０．１〜０．３μｍとする。このＬovの長さはゲート電極１２２１の厚さとテーパー部の角度から制御する。ｎチャネル型ＴＦＴにおいてこのようなＬＤＤ領域を形成することにより、ドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができる。
【０１１６】
駆動回路１３００の第２のｐチャネル型ＴＦＴ１２０２は同様に、第２のテーパー形状を有する導電層がゲート電極１２２２としての機能を有し、島状半導体層１１０６にチャネル形成領域１２１０、ソース領域またはドレイン領域として機能する第３の不純物領域１２１１ａ、ゲート電極１２２２と重ならないＬＤＤ領域を形成する第４の不純物領域（Ａ）１２１１ｂ、一部がゲート電極１２２２と重なるＬＤＤ領域を形成する第４の不純物領域（Ｂ）１２１１ｃを有する構造となっている。
【０１１７】
駆動回路１３００の第２のｎチャネル型ＴＦＴ１２０３には、第２のテーパー形状を有する導電層がゲート電極１２２３としての機能を有し、島状半導体層１１０７にチャネル形成領域１２１２、ソース領域またはドレイン領域として機能する第１の不純物領域１２１３ａ、ゲート電極１２２３と重ならないＬＤＤ領域を形成する第２の不純物領域（Ａ）１２１３ｂ、一部がゲート電極１２２３と重なるＬＤＤ領域を形成する第２の不純物領域（Ｂ）１２１３ｃを有する構造となっている。第２のｎチャネル型ＴＦＴ１２０１と同様に第２の不純物領域（Ｂ）１２１３ｃがゲート電極１２２３と重なる部分の長さは０．１〜０．３μｍとする。
【０１１８】
駆動回路はシフトレジスタ回路、バッファ回路などのロジック回路やアナログスイッチで形成されるサンプリング回路などで形成される。図１６（Ｂ）ではこれらを形成するＴＦＴを一対のソース・ドレイン間に一つのゲート電極を設けたシングルゲートの構造で示したが、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造としても差し支えない。
【０１１９】
画素ＴＦＴ１２０４には、第２のテーパー形状を有する導電層がゲート電極１２２４としての機能を有し、島状半導体層１１０８にチャネル形成領域１２１４ａ、１２１４ｂ、ソース領域またはドレイン領域として機能する第１の不純物領域１２１５ａ、１２１７、ゲート電極１２２４と重ならないＬＤＤ領域を形成する第２の不純物領域（Ａ）１２１５ｂ、一部がゲート電極１２２４と重なるＬＤＤ領域を形成する第２の不純物領域（Ｂ）１２１５ｃを有する構造となっている。第２の不純物領域（Ｂ）１２１３ｃがゲート電極１２２４と重なる部分の長さは０．１〜０．３μｍとする。また、第１の不純物領域１２１７から延在する領域１２１８と、第３の形状を有するゲート絶縁膜と同層で形成される絶縁層と、アルミニウムを主成分とする材料からなる容量配線１２２５から保持容量１２０５が形成されている。
【０１２０】
保持容量１２０５は、半導体層１２１８に不純物が添加されており、また、第３の形状を有する絶縁膜１１４４が他の領域より薄くなっていることで小さな面積で、大きなキャパシティを有する保持容量となっている。
【０１２１】
以上の様な構成は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能としている。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易としている。さらに、ゲート電極にゲート絶縁膜を介して重なるＬＤＤ領域を形成する際に、導電型を制御する目的で添加した不純物元素に濃度勾配を持たせてＬＤＤ領域を形成することで、特にドレイン領域近傍における電界緩和効果が高まることが期待できる。
【０１２２】
アクティブマトリクス型の液晶表示装置の場合、第１のｐチャネル型ＴＦＴ１２００と第１のｎチャネル型ＴＦＴ１２０１は高速動作を重視するシフトレジスタ回路、バッファ回路、レベルシフタ回路などを形成するのに用いる。図１８（Ｂ）ではこれらの回路をロジック回路部１３０２として表している。第１のｎチャネル型ＴＦＴ１２０１の第２の不純物領域（Ｂ）１２０９ｃはホットキャリア対策を重視した構造となっている。さらに、耐圧を高め動作を安定化させるために、図２１（Ａ）で示すようにこのロジック回路部１３０２のＴＦＴを第１のｐチャネル型ＴＦＴ１２８０と第１のｎチャネル型ＴＦＴ１２８１で形成しても良い。このＴＦＴは、一対のソース・ドレイン間に２つのゲート電極を設けたダブルゲート構造であり、このようなＴＦＴは本実施例の工程を用いて同様に作製できる。第１のｐチャネル型ＴＦＴ１２８０には、島状半導体層にチャネル形成領域１２３６ａ、１２３６ｂ、ソースまたはドレイン領域として機能する第３の不純物領域１２３８ａ、１２３９ａ、１２４０ａ、ＬＤＤ領域となる第４の不純物領域（Ａ）１２３８ｂ、１２３９ｂ、１２４０ｂ及びゲート電極１２３７と一部が重なりＬＤＤ領域となる第４の不純物領域（Ｂ）１２３８ｃ、１２３９ｃ、１２４０ｃを有した構造となっている。第１のｎチャネル型ＴＦＴ１２８１には、島状半導体層にチャネル形成領域１２４１ａ、１２４１ｂ、ソースまたはドレイン領域として機能する第１の不純物領域１２４３ａ、１２４４ａ、１２４５ａとＬＤＤ領域となる第２の不純物領域（Ａ）１２４３ｂ、１２４４ｂ、１２４５ｂ及びゲート電極１２４２と一部が重なりＬＤＤ領域となる第２の不純物領域（Ｂ）１２４３ｃ、１２４４ｃ、１２４５ｃを有している。チャネル長は３〜７μｍとして、ゲート電極と重なるＬＤＤ領域をＬovとしてそのチャネル長方向の長さは０．１〜０．３μｍとする。
【０１２３】
また、アナログスイッチで構成するサンプリング回路部１３０３には、同様な構成とした第２のｐチャネル型ＴＦＴ１２０２と第２のｎチャネル型ＴＦＴ１２０３を適用することができる。サンプリング回路はホットキャリア対策と低オフ電流動作が重視されるので、図２１（Ｂ）で示すようにこの回路のＴＦＴを第２のｐチャネル型ＴＦＴ１２８２と第２のｎチャネル型ＴＦＴ１２８３で形成しても良い。この第２のｐチャネル型ＴＦＴ１２８２は、一対のソース・ドレイン間に３つのゲート電極を設けたトリプルゲート構造であり、このようなＴＦＴは本実施例の工程を用いて同様に作製できる。第２のｐチャネル型ＴＦＴ１２８２には、島状半導体層にチャネル形成領域１２４６ａ、１２４６ｂ、１２４６ｃソースまたはドレイン領域として機能する第３の不純物領域１２４９ａ、１２５０ａ、１２５１ａ、１２５２ａ、ＬＤＤ領域となる第４の不純物領域（Ａ）１２４９ｂ、１２５０ｂ、１２５１ｂ、１２５２ｂ及びゲート電極１２４７と一部が重なりＬＤＤ領域となる第４の不純物領域（Ｂ）１２４９ｃ、１２５０ｃ、１２５１ｃ、１２５２ｃを有した構造となっている。第２のｎチャネル型ＴＦＴ１２８３には、島状半導体層にチャネル形成領域１２５３ａ、１２５３ｂ、ソースまたはドレイン領域として機能する第１の不純物領域１２５５ａ、１２５６ａ、１２５７ａとＬＤＤ領域となる第２の不純物領域（Ａ）１２５５ｂ、１２５６ｂ、１２５７ｂ及びゲート電極１２５４と一部が重なりＬＤＤ領域となる第２の不純物領域（Ｂ）１２５５ｃ、１２５６ｃ、１２５７ｃを有している。チャネル長は３〜７μｍとして、ゲート電極と重なるＬＤＤ領域をＬovとしてそのチャネル長方向の長さは０．１〜０．３μｍとする。
【０１２４】
このように、ＴＦＴのゲート電極の構成をシングルゲート構造とするか、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造とするかは、回路の特性に応じて実施者が適宣選択すれば良い。本実施例によると、実施例３で示したようなアクティブマトリクス液晶表示装置や、反射型の液晶表示装置を作製することができる。
【０１２５】
[実施例７]
実施例６で作製したアクティブマトリクス基板はそのまま反射型の表示装置に適用することができる。一方、透過型の液晶表示装置とする場合には画素部の各画素に設ける画素電極を透明電極で形成すれば良い。本実施例では透過型の液晶表示装置に対応するアクティブマトリクス基板の作製方法について図２２を用いて説明する。
【０１２６】
アクティブマトリクス基板は実施例６と同様に作製する。図２２（Ａ）では、ソース配線とドレイン配線は導電性の金属膜をスパッタ法や真空蒸着法で形成する。ドレイン線１２５６を例としてこの構成を図２２（Ｂ）で詳細に説明すると、Ｔｉ膜１２５６ａを５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成する。そのＴｉ膜１２５６ａ上に重ねてＡｌ膜１２５６ｂを３００〜４００nmの厚さで形成し、さらにＴｉ膜１２５６ｃまたは窒化チタン（ＴｉＮ）膜を１００〜２００nmの厚さで形成して３層構造とする。その後、透明導電膜を全面に形成し、フォトマスクを用いたパターニング処理およびエッチング処理により画素電極１２５７を形成する。画素電極１２５７は、有機樹脂材料から成る第２の層間絶縁膜上に形成され、コンタクトホールを介さずに画素ＴＦＴ１２０４のドレイン線１２５６と重なる部分を設け電気的な接続を形成している。
【０１２７】
図２２（Ｃ）では最初に第２の層間絶縁膜上に透明導電膜を形成し、パターニング処理およびエッチング処理をして画素電極１２５８を形成した後、ドレイン線１２５９を画素電極１２５８とコンタクトホールを介さずに接続部を形成した例である。ドレイン線１２５９は、図２２（Ｄ）で示すようにＴｉ膜１２５９ａを５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜１２５９ａ上に重ねてＡｌ膜１２５９ｂを３００〜４００nmの厚さで形成して設ける。この構成にすると、画素電極１２５８はドレイン配線１２５９を形成するＴｉ膜１２５９ａのみと接触することになる。その結果、透明導電膜材料とＡｌとが直接接し反応するのを確実に防止できる。
【０１２８】
透明導電膜の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを用いて形成して用いることができる。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して熱安定性にも優れているので、図２２（Ａ）、（Ｂ）の構成においてドレイン配線１２５６の端面で、Ａｌ膜１２５６ｂが画素電極１２５７と接触して腐蝕反応をすることを防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。
【０１２９】
実施例６では反射型の液晶表示装置を作製できるアクティブマトリクス基板を５枚のフォトマスクにより作製したが、さらに１枚のフォトマスクの追加（合計６枚）で、透過型の液晶表示装置に対応したアクティブマトリクス基板を完成させることができる。
【０１３０】
[実施例８]
本実施例では、実施例１、６、７で示したアクティブマトリクス基板のＴＦＴの活性層を形成する結晶質半導体層の他の作製方法について示す。結晶質半導体層は非晶質半導体層を熱アニール法やレーザーアニール法、またはＲＴＡ法などで結晶化させて形成するが、その他に特開平７−１３０６５２号公報で開示されている触媒元素を用いる結晶化法を適用することもできる。その場合の例を図２３を用いて説明する。
【０１３１】
図２３（Ａ）で示すように、実施例１と同様にして、ガラス基板３１０１上に下地膜３１０２ａ、３１０２ｂ、非晶質構造を有する半導体層３１０３を２５〜８０nmの厚さで形成する。非晶質半導体層は非晶質シリコン（ａ−Ｓｉ）膜、非晶質シリコンゲルマニウム（ａ−ＳｉＧｅ）膜、非晶質炭化シリコン（ａ−ＳｉＣ）膜，非晶質シリコン・スズ（ａ−ＳｉＳｎ）膜などが適用できる。これらの非晶質半導体層は水素を０．１〜４０atomic%程度含有するようにして形成すると良い。例えば、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で１０ｐｐｍの触媒元素を含む水溶液をスピナーで基板を回転させて塗布するスピンコート法で触媒元素を含有する層３１０４を形成する。触媒元素にはニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元素を含有する層３１０４は、スピンコート法の他に印刷法やスプレー法、バーコーター法、或いはスパッタ法や真空蒸着法によって上記触媒元素の層を１〜５nmの厚さに形成しても良い。
【０１３２】
そして、図２３（Ｂ）に示す結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atom％以下にする。非晶質シリコン膜の含有水素量が成膜後において最初からこの値である場合にはこの熱処理は必ずしも必要でない。そして、ファーネスアニール炉を用い、窒素雰囲気中で５５０〜６００℃で１〜８時間の熱アニールを行う。以上の工程により結晶質シリコン膜から成る結晶質半導体層３１０５を得ることができる（図２３（Ｃ））。しかし、この熱アニールによって作製された結晶質半導体層３１０５は、光学顕微鏡観察により巨視的に観察すると局所的に非晶質領域が残存していることが観察されることがあり、このような場合、同様にラマン分光法では４８０ｃｍ-1にブロードなピークを持つ非晶質成分が観測される。そのため、熱アニールの後に実施例１で説明したレーザーアニール法で結晶質半導体層３１０５を処理してその結晶性を高めることは有効な手段として適用できる。
【０１３３】
図２４は同様に触媒元素を用いる結晶化法の実施例であり、触媒元素を含有する層をスパッタ法により形成するものである。まず、ガラス基板３２０１上に下地膜３２０２ａ、３２０２ｂ、非晶質構造を有する半導体層３２０３を２５〜８０nmの厚さで形成する。そして、非晶質構造を有する半導体層３２０３の表面に０．５〜５nm程度の酸化膜（図示せず）を形成する。このような厚さの酸化膜は、プラズマＣＶＤ法やスパッタ法などで積極的に該当する被膜を形成しても良いが、１００〜３００℃に基板を加熱してプラズマ化した酸素雰囲気中に非晶質構造を有する半導体層３２０３の表面を晒しても良いし、過酸化水素水（Ｈ2Ｏ2）を含む溶液に非晶質構造を有する半導体層３２０３の表面を晒して形成しても良い。或いは、酸素を含む雰囲気中で紫外線光を照射してオゾンを発生させ、そのオゾン雰囲気中に非晶質構造を有する半導体層３２０３を晒すことによっても形成できる。
【０１３４】
このようにして表面に薄い酸化膜を有する非晶質構造を有する半導体層３２０３上に前記触媒元素を含有する層３２０４をスパッタ法で形成する。この層の厚さに限定はないが、１０〜１００nm程度の厚さに形成すれば良い。例えば、Ｎｉをターゲットとして、Ｎｉ膜を形成することは有効な方法である。スパッタ法では、電界で加速された前記触媒元素から成る高エネルギー粒子の一部が基板側にも飛来し、非晶質構造を有する半導体層３２０３の表面近傍、または該半導体層表面に形成した酸化膜中に打ち込まれる。その割合はプラズマ生成条件や基板のバイアス状態によって異なるものであるが、好適には非晶質構造を有する半導体層３２０３の表面近傍や該酸化膜中に打ち込まれる触媒元素の量を１×１０11〜１×１０14atoms/cm3程度となるようにすると良い。
【０１３５】
その後、触媒元素を含有する層３２０４を選択的に除去する。例えば、この層がＮｉ膜で形成されている場合には、硝酸などの溶液で除去することが可能であり、または、フッ酸を含む水溶液で処理すればＮｉ膜と非晶質構造を有する半導体層３２０３上に形成した酸化膜を同時に除去できる。いずれにしても、非晶質構造を有する半導体層３２０３の表面近傍における触媒元素の量を１×１０11〜１×１０14atoms/cm3程度となるようにしておく。そして、図２４（Ｂ）で示すように、図２３（Ｂ）と同様にして熱アニールによる結晶化の工程を行い、結晶質半導体層３２０５を得ることができる（図２４（Ｃ））。
【０１３６】
図２３または図２４で作製された結晶質半導体層３１０５、３２０５から島状半導体層を作製すれば、実施例１、６と同様にしてアクティブマトリクス基板を完成させることができる。しかし、結晶化の工程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体層中には微量（１×１０17〜１×１０19atoms/cm3程度）の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。
【０１３７】
この目的におけるリン（Ｐ）によるゲッタリング処理は、不純物元素を活性化させる工程と同一の工程で行うことができる。この様子を図２５で説明する。ゲッタリングに必要なリン（Ｐ）の濃度は高濃度ｎ型不純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる（図２５で示す矢印の方向）。その結果その不純物領域には１×１０17〜１×１０19atoms/cm3程度の触媒元素が偏析した。このようにして作製したＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１３８】
[実施例９]
本実施例では実施例６で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。まず、図８（Ａ）に示すように、図１８（Ｂ）の状態のアクティブマトリクス基板に柱状スペーサから成るスペーサを形成する。スペーサは数μｍの粒子を散布して設ける方法でも良いが、ここでは基板全面に樹脂膜を形成した後これをパターニングして形成する方法を採用した。このようなスペーサの材料に限定はないが、例えば、ＪＳＲ社製のＮＮ７００を用い、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどにより１５０〜２００℃で加熱して硬化させる。このようにして作製されるスペーサは露光と現像処理の条件によって形状を異ならせることができるが、好ましくは、スペーサの形状は柱状で頂部が平坦な形状となるようにすると、対向側の基板を合わせたときに液晶表示パネルとしての機械的な強度を確保することができる。形状は円錐状、角錐状など特別の限定はないが、例えば円錐状としたときに具体的には、高さを１．２〜５μｍとし、平均半径を５〜７μｍ、平均半径と底部の半径との比を１対１．５とする。このとき側面のテーパー角は±１５°以下とする。
【０１３９】
スペーサの配置は任意に決定すれば良いが、好ましくは、図８（Ａ）で示すように、画素部においては画素電極１１６９のコンタクト部１２３１と重ねてその部分を覆うように柱状スペーサ１４０６を形成すると良い。コンタクト部１２３１は平坦性が損なわれこの部分では液晶がうまく配向しなくなるので、このようにしてコンタクト部１２３１にスペーサ用の樹脂を充填する形で柱状スペーサ１４０６を形成することでディスクリネーションなどを防止することができる。また、駆動回路のＴＦＴ上にもスペーサ１４０５ａ〜１４０５ｅを形成しておく。このスペーサは駆動回路部の全面に渡って形成しても良いし、図８（Ａ）で示すようにソース線およびドレイン線を覆うようにして設けても良い。
【０１４０】
その後、配向膜１４０７を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂を用いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。画素部に設けた柱状スペーサ１４０６の端部からラビング方向に対してラビングされない領域が２μｍ以下となるようにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のＴＦＴ上に形成したスペーサ１４０５ａ〜１４０５ｅにより静電気からＴＦＴを保護する効果を得ることができる。また図では説明しないが、配向膜１４０７を先に形成してから、スペーサ１４０６、１４０５ａ〜１４０５ｅを形成した構成としても良い。
【０１４１】
対向側の対向基板１４０１には、遮光膜１４０２、透明導電膜１４０３および配向膜１４０４を形成する。遮光膜１４０２はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜３００nmの厚さで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤１４０８で貼り合わせる。シール剤１４０８にはフィラー（図示せず）が混入されていて、このフィラーとスペーサ１４０６、１４０５ａ〜１４０５ｅによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料１４０９を注入する。液晶材料には公知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他に、電場に対して透過率が連続的に変化する電気光学応答性を示す、無しきい値反強誘電性混合液晶を用いることもできる。この無しきい値反強誘電性混合液晶には、Ｖ字型の電気光学応答特性を示すものもある。このようにして図８（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【０１４２】
図９はこのようなアクティブマトリクス基板の上面図を示し、画素部および駆動回路とスペーサおよびシール剤の位置関係を示す上面図である。実施例１で述べたガラス基板１１０１上に画素部１６０４の周辺に駆動回路として走査信号駆動回路１６０５と画像信号駆動回路１６０６が設けられている。さらに、その他ＣＰＵやメモリなどの信号処理回路１６０７も付加されていても良い。そして、これらの駆動回路は接続配線１６０３によって外部入出力端子１６０２と接続されている。画素部１６０４では走査信号駆動回路１６０５から延在するゲート配線群１６０８と画像信号駆動回路１６０６から延在するソース配線群１６０９がマトリクス状に交差して画素を形成し、各画素にはそれぞれ画素ＴＦＴ１２０４と保持容量１２０５が設けられている。
【０１４３】
図８において画素部において設けた柱状スペーサ１４０６は、すべての画素に対して設けても良いが、図９で示すようにマトリクス状に配列した画素の数個から数十個おきに設けても良い。即ち、画素部を構成する画素の全数に対するスペーサの数の割合は２０〜１００％とすることが可能である。また、駆動回路に設けるスペーサ１４０５ａ〜１４０５ｅはその全面を覆うように設けても良いし各ＴＦＴのソースおよびドレイン配線の位置にあわせて設けても良い。図９では駆動回路に設けるスペーサの配置を１６１０〜１６１２で示す。そして、図９に示すシール剤１６１３は、基板１１０１上の画素部１６０４および走査信号駆動回路１６０５、画像信号駆動回路１６０６、その他の信号処理回路１６０７の外側であって、外部入出力端子１６０２よりも内側に形成する。
【０１４４】
このような構成の液晶表示装置は、実施例６、７で示したアクティブマトリクス基板を用いて形成することができる。実施例６で示すアクティブマトリクス基板を用いれば反射型の液晶表示装置が得られ、実施例７で示すアクティブマトリクス基板を用いると透過型の液晶表示装置を得ることができる。
【０１４５】
[実施例１０］
本実施例では、本発明のＴＦＴ回路によるアクティブマトリクス型液晶表示装置を組み込んだ半導体装置（電気装置）について説明する。
【０１４６】
このような半導体装置としては、ビデオカメラ、デジタルカメラ、デジタルビデオディスクプレイヤー、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２６、図２７及び図２８に示す。
【０１４７】
図２６（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の信号制御回路に適用することができる。
【０１４８】
図２６（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の信号制御回路に適用することができる。
【０１４９】
図２６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の信号制御回路に適用できる。
【０１５０】
図２６（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２やその他の信号制御回路に適用することができる。
【０１５１】
図２６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【０１５２】
図２６（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２やその他の信号制御回路に適用することができる。
【０１５３】
図２７（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０１５４】
図２７（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０１５５】
なお、図２７（Ｃ）は、図２７（Ａ）及び図２７（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図２７（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１５６】
また、図２７（Ｄ）は、図２７（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図２７（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１５７】
ただし、図２７に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０１５８】
図２８（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の信号制御回路に適用することができる。
【０１５９】
図２８（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の信号回路に適用することができる。
【０１６０】
図２８（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１６１】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の半導体装置に適用することが可能である。また、本実施例の半導体装置は実施例１〜９のどのような組み合わせからなる構成を用いても実現することができる。
【０１６２】
[実施例１１］
本実施例では、本発明を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。なお、ＥＬ表示装置は発光装置（Light emitting device）又は、発光ダイオード（Light emitting diode）とも呼ばれる。さらに、本明細書中でのＥＬ装置は、例えばトリプレット発光装置またはシングレット発光装置を含む。
【０１６３】
図２９（Ａ）は本発明を用いたＥＬ表示装置の上面図である。図２９（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０１６４】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリング材）７００１が設けられている。
【０１６５】
また、図２９（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。
【０１６６】
駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０１６７】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１６８】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０１６９】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１７０】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０１７１】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１７２】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０１７３】
さらに、ＥＬ素子部を囲むようにして、カバー材６０００と基板４０１０の内側にシーリング材が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
【０１７４】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１７５】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１７６】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１７７】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１７８】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０１７９】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０１８０】
［実施例１２］
本実施例では、本発明を用いて実施例１１とは異なる形態のＥＬ表示装置を作製した例について、図３０（Ａ）、（Ｂ）を用いて説明する。図２９（Ａ）、（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０１８１】
図３０（Ａ）は本実施例のＥＬ表示装置の上面図であり、図３０（Ａ）をＡ-Ａ'で切断した断面図を図３０（Ｂ）に示す。
【０１８２】
実施例１１に従って、ＥＬ素子の表面を覆ってパッシベーション膜６００３までを形成する。
【０１８３】
さらに、EL素子を覆うようにして充填材６００４を設ける。この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１８４】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１８５】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１８６】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１８７】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０１８８】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシーリング材（接着剤として機能する）６００２によって接着される。このとき、シーリング材６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材６００２の内部に乾燥剤を添加してあっても良い。
【０１８９】
また、配線４０１６はシーリング材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材６００２の下を通ってＦＰＣ４０１７に電気的に接続される。
【０１９０】
［実施例１３］
ここでＥＬ表示パネルにおける画素部のさらに詳細な断面構造を図３１に、上面構造を図３２（Ａ）に、回路図を図３２（Ｂ）に示す。図３１、図３２（Ａ）及び図３２（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０１９１】
図３１において、基板３５０１上に設けられたスイッチング用ＴＦＴ３５０２は本発明のｎチャネル型ＴＦＴを用いて形成される（実施例１〜９参照）。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、ｐチャネル型ＴＦＴを用いて形成しても構わない。
【０１９２】
また、電流制御用ＴＦＴ３５０３は本発明のｎチャネル型ＴＦＴ（実施例１〜９参照）を用いて形成される。このとき、スイッチング用ＴＦＴ３５０２のドレイン配線３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ３５０２のゲート電極３９a、３９bを電気的に接続するゲート配線である。
【０１９３】
電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける本発明の構造は極めて有効である。
【０１９４】
ただし、駆動電圧が１０Ｖ以下（典型的には５Ｖ以下）の場合には、上記のような問題は発生しないため、図３５（Ａ）に示すように電流制御用ＴＦＴ３５０３を半導体層に、チャネル形成領域を挟んで、ソース領域及びドレイン領域を有する構造のＴＦＴを用いてもよい。または、図３５（Ｂ）に示すように半導体層に、チャネル形成領域を挟むように形成されたＬＤＤ領域とＬＤＤ領域の外側に設けられたソース領域、ドレイン領域を有する構造のＴＦＴを採用してもよい。
【０１９５】
また、本実施例では電流制御用ＴＦＴ３５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１９６】
また、図３２（Ａ）に示すように、電流制御用ＴＦＴ３５０３のゲート電極３７となる配線は３５０４で示される領域で、電流制御用ＴＦＴ３５０３のドレイン配線４０と絶縁膜を介して重なる。このとき、３５０４で示される領域ではコンデンサが形成される。このコンデンサ３５０４は電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線４０は電流供給線（電源線）３５０６に接続され、常に一定の電圧が加えられている。
【０１９７】
スイッチング用ＴＦＴ３５０２及び電流制御用ＴＦＴ３５０３の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良が起きる場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１９８】
また、４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３５０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０１９９】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２００】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,"Polymers for Light Emitting Diodes",Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０２０１】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２０２】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２０３】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２０４】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造のＥＬ層としている。そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２０５】
陽極４７まで形成された時点でＥＬ素子３５０５が完成する。なお、ここでいうＥＬ素子３５０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されたコンデンサを指す。図３２（Ａ）に示すように画素電極４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２０６】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０２０７】
以上のように本発明のＥＬ表示パネルは図３１のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０２０８】
なお、本実施例の構成は、実施例１〜９の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電気装置の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０２０９】
[実施例１４］
本実施例では、実施例１３に示した画素部において、ＥＬ素子３５０５の構造を反転させた構造について説明する。説明には図３３を用いる。なお、図３１の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２１０】
図３３において、電流制御用ＴＦＴ３５０３はｐチャネル型ＴＦＴを用いて形成される。作製プロセスは実施例１〜９を参照すれば良い。
【０２１１】
本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２１２】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうしてＥＬ素子３７０１が形成される。
【０２１３】
本実施例の場合、発光層５２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０２１４】
なお、本実施例の構成は、実施例１〜９の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電気装置の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０２１５】
[実施例１５］
本実施例では、図３２（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図３４（Ａ）〜（Ｃ）に示す。なお、本実施例において、３８０１はスイッチング用ＴＦＴ３８０２のソース配線、３８０３はスイッチング用ＴＦＴ３８０２のゲート配線、３８０４は電流制御用ＴＦＴ、３８０５はコンデンサ、３８０６、３８０８は電流供給線、３８０７はＥＬ素子とする。
【０２１６】
図３４（Ａ）は、二つの画素間で電流供給線３８０６を共通とした場合の例である。即ち、二つの画素が電流供給線３８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２１７】
また、図３４（Ｂ）は、電流供給線３８０８をゲート配線３８０３と平行に設けた場合の例である。なお、図３４（Ｂ）では電流供給線３８０８とゲート配線３８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線３８０８とゲート配線３８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２１８】
また、図３４（Ｃ）は、図３４（Ｂ）の構造と同様に電流供給線３８０８をゲート配線３８０３と平行に設け、さらに、二つの画素を電流供給線３８０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３８０８をゲート配線３８０３のいずれか一方と重なるように設けることも有効である。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２１９】
なお、本実施例の構成は、実施例１〜９の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電気装置の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０２２０】
［実施例１６］
実施例１３に示した図３２（Ａ）、（Ｂ）では電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためにコンデンサ３５０４を設ける構造としているが、コンデンサ３５０４を省略することも可能である。実施例１３の場合、電流制御用ＴＦＴ３５０３として実施例１〜９に示すような本発明のｎチャネル型ＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ３５０４の代わりとして積極的に用いる点に特徴がある。
【０２２１】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０２２２】
また、実施例１５に示した図３４（Ａ）〜（Ｃ）の構造においても同様に、コンデンサ３８０５を省略することは可能である。
【０２２３】
なお、本実施例の構成は、実施例１〜９の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電気装置の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０２２４】
【発明の効果】
本発明を用いることで、同一の基板上に複数の機能回路が形成された半導体装置（ここでは具体的には電気光学装置）において、保持容量の下部電極となる半導体層に不純物元素を添加したため、下部電極の導電率を高くすることができ、さらに、エッチングの工程で薄くなったゲート絶縁膜を保持容量の誘電体として用いたため、工程数を増やすことなく小さな面積で大きなキャパシティを有する保持容量を形成することができる。また、保持容量が小さな面積ですむことから開口率をあげることもできる。
【０２２５】
また、その機能回路が要求する仕様に応じて適切な性能のＴＦＴを配置することが可能となり、その動作特性を大幅に向上させることができる。
【図面の簡単な説明】
【図１】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図２】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図３】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図４】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図５】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図６】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す上面図。
【図７】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す上面図。
【図８】 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図９】 液晶表示装置の入出力端子、配線、回路配置、スペーサ、シール剤の配置を説明する上面図。
【図１０】 液晶表示装置の入出力端子、配線回路配置を示す上面図。
【図１１】 液晶表示装置の構造を示す断面図。
【図１２】 液晶表示装置の構造を示す斜視図。
【図１３】 画素部を示す上面図。
【図１４】 液晶表示装置の回路ブロック図。
【図１５】 ゲート電極とＬＤＤ領域の位置関係を示す図。
【図１６】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１７】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１８】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１９】 ＬＤＤ領域の不純物元素の濃度分布を説明する図。
【図２０】 接続配線の端子部と異方性導電膜のコンタクト構造を示す断面図。
【図２１】 駆動回路のＴＦＴを示す断面図。
【図２２】 画素ＴＦＴの構成を示す断面図。
【図２３】 結晶質半導体層の作製工程を示す断面図。
【図２４】 結晶質半導体層の作製工程を示す断面図。
【図２５】 結晶質半導体層の作製工程を示す断面図。
【図２６】 半導体装置の一例を示す図。
【図２７】 半導体装置の一例を示す図。
【図２８】 半導体装置の一例を示す図。
【図２９】 ＥＬ表示装置の構造を示す図。
【図３０】 ＥＬ表示装置の構造を示す図。
【図３１】 ＥＬ表示装置の構造を示す図。
【図３２】 ＥＬ表示装置の構造を示す図。
【図３３】 ＥＬ表示装置の構造を示す図。
【図３４】 ＥＬ表示装置の構造を示す図。
【図３５】 ＥＬ表示装置の構造を示す図。
【図３６】 柱状スペーサの形状を示す図。
【図３７】 液晶表示装置の入力端子部の作製工程を示す図。
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。特に、本発明は、画素部とその周辺に設けられた駆動回路とを同一の基板上に有する液晶表示装置に代表される電気光学装置、および電気光学装置を搭載した電気装置に利用できる。なお、本明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電気装置をその範疇に含んでいる。
【０００２】
【従来の技術】
絶縁表面を有する基板上にＴＦＴを形成する技術がさかんに開発されている。非晶質半導体（代表的には非晶質シリコン）膜を活性層としたＴＦＴは、非晶質構造などに起因する電子物性的要因から、１０cm2/Vsec以上の電界効果移動度を得ることは不可能であった。そのために、アクティブマトリクス型の液晶表示装置においては、画素部において液晶を駆動するためのスイッチング素子（画素ＴＦＴ）として使用することはできても、画像表示を行うための駆動回路を形成することは不可能であった。従って、駆動回路はＴＡＢ（Tape Automated Bonding）方式やＣＯＧ（Chip on Glass）方式を使ってドライバＩＣなどを実装する技術が用いられている。
【０００３】
一方で、結晶構造を含む半導体（以下、結晶質半導体とする）膜（代表的には、結晶質シリコン膜あるいは多結晶シリコン膜）を活性層に利用したＴＦＴは高い電界効果移動度が得られることから、様々な機能回路を同一のガラス基板上に形成することが可能となり、画素ＴＦＴの他に駆動回路においてシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などを形成することができた。
【０００４】
従来、上記のようなＴＦＴの配線材料としては、抵抗率の低いアルミニウム膜が多用されている。
【０００５】
大画面のアクティブマトリクス型の液晶表示装置を実現するために、配線材料としてアルミニウム（Ａｌ）や銅（Ｃｕ）といった材料が使用されていた。これはアルミニウム（Ａｌ）や銅（Ｃｕ）ほど低抵抗な材料がなく、大画面の表示装置を作製することはできなかったためである。
【０００６】
【発明が解決しようとする課題】
しかし、これらの材料には耐食性や耐熱性が悪いといった欠点があるため、ＴＦＴのゲート電極をこのような材料で形成することは必ずしも好ましくなく、そのような材料をＴＦＴの製造工程に導入することは容易ではなく、アルミニウムを配線材料として用いてＴＦＴの作製を行った場合、熱処理によりヒロックやウィスカーなどが形成されたり、チャネル形成領域にアルミニウム原子が拡散してしまうことで、ＴＦＴの動作不良やＴＦＴ特性の低下を引き起こしていた。
【０００７】
このため、アルミニウム（Ａｌ）や銅（Ｃｕ）などに代わる材料として、例えばタンタル（Ｔａ）、チタン（Ｔｉ）を主成分とする材料を使用する試みがなされている。タンタルやチタンは、アルミニウムと比較すると抵抗率が高いという問題はあるが、耐熱性が高いためである。
【０００８】
また、ＴＦＴの特性から比較すると結晶質半導体層で活性層を形成した方が優れているが、画素ＴＦＴの他に各種回路に対応したＴＦＴを作製するためには、その製造工程が複雑なものとなり工程数が増加してしまう問題がある。工程数の増加は製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となることは明らかである。
【０００９】
しかし、画素部と駆動回路とでは、ＴＦＴの回路の動作条件は必ずしも同一ではなく、そのことからＴＦＴに要求される特性も少なからず異なっている。例えば、ｎチャネル型ＴＦＴで形成される画素ＴＦＴは、スイッチング素子として液晶に電圧を印加して駆動させている。液晶は交流で駆動しているので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることである。一方、駆動回路のバッファ回路などには高い駆動電圧が印加されるため、高電圧が印加されても壊れないように耐圧を高めておく必要がある。また電流駆動能力を高めるために、オン電流値（ＴＦＴがオン動作時に流れるドレイン電流）を十分確保する必要がある。
【００１０】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ＬＤＤ領域をゲート絶縁膜を介してゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造がある。このような構造とすることで、ドレイン近傍の高電界が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。
【００１１】
しかし、画素ＴＦＴと、シフトレジスタ回路やバッファ回路などの駆動回路のＴＦＴとでは、そのバイアス状態も必ずしも同じではない。例えば、画素ＴＦＴにおいてはゲートに大きな逆バイアス（ｎチャネル型ＴＦＴでは負の電圧）が印加されるが、駆動回路のＴＦＴは基本的に逆バイアス状態で動作することはない。また、ＧＯＬＤ構造はオン電流値の劣化を防ぐ効果は高いが、単純にゲート電極と重ねて配置させるだけではオフ電流値が大きくなってしまう。一方、通常のＬＤＤ構造はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果は低い。このような問題は、特に結晶質シリコンＴＦＴにおいて、その特性が高まり、またアクティブマトリクス型液晶表示装置に要求される性能が高まるほど顕在化してきている。従って、ＴＦＴの動作状態の違いを考慮して、かつ、上記ホットキャリア効果を防ぐには、ＬＤＤ領域の不純物濃度やその分布などを最適なものとする必要がある。
【００１２】
本発明はこのような問題点を解決するための技術であり、ＴＦＴを用いて作製するアクティブマトリクス型の表示装置に代表される半導体装置において、各回路の配線や電極の材料として抵抗率が低く、耐熱性も十分高い材料を用いて形成することと、各回路に配置されるＴＦＴの構造を、回路の機能に応じて適切なものとすることにより、半導体装置の動作特性および信頼性を向上させると共に、工程数を削減して製造コストの低減および歩留まりの向上を実現することを目的としている。
【００１３】
【課題を解決する手段】
上記問題点を解決するために、本発明は、画素ＴＦＴおよび保持容量を有する画素部を含む半導体装置であって、前記画素ＴＦＴは、半導体層の第１の領域に設けられたチャネル形成領域、ソース領域およびドレイン領域、前記第１の領域に接したゲート絶縁膜ならびに該ゲート絶縁膜上のゲート電極を有し、前記保持容量は、前記半導体層の第２の領域、該第２の領域に接した絶縁膜および該絶縁膜上の容量配線を有し、前記第２の領域はｎ型またはｐ型を付与する不純物元素を含み、前記第２の領域に接した絶縁膜の膜厚は、前記第１の領域に接したゲート絶縁膜の膜厚よりも薄いことを特徴とする半導体装置である。
【００１４】
他の発明の構成は、画素ＴＦＴおよび保持容量を有する画素部を含む半導体装置であって、前記画素ＴＦＴは、半導体層の第１の領域に設けられたチャネル形成領域、ソース領域およびドレイン領域、前記第１の領域に接したゲート絶縁膜ならびに該ゲート絶縁膜上のゲート電極を有し、前記画素ＴＦＴは、ｎチャネル型ＴＦＴであって、前記保持容量は、前記半導体層の第２の領域、該第２の領域に接した絶縁膜および該絶縁膜上の容量配線を有し、前記第２の領域は、一導電型を付与する不純物元素を１×１０20atoms/cm3〜１×１０21atoms/cm3の濃度範囲で含んでおり、前記第２の領域に接した絶縁膜の膜厚は、前記第１の領域に接したゲート絶縁膜の膜厚よりも薄いことを特徴とする半導体装置である。
【００１５】
また、他の発明の構成は、画素部と駆動回路を同一基板上に有する半導体装置であって、前記駆動回路は、ｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴを有し、前記ｎチャネル型ＴＦＴは、半導体層にチャネル形成領域、ソース領域およびドレイン領域、ＬＤＤ領域、前記半導体層に接したゲート絶縁膜ならびに該ゲート絶縁膜上にゲート電極を有し、前記ゲート電極は、第１の導電層および第２の導電層を有し、前記第２の導電層は、前記ゲート絶縁膜を介して前記ＬＤＤ領域と重なるように形成されていることを特徴とする半導体装置である。
【００１６】
また、他の発明の構成は、画素部および駆動回路を同一基板上に有する半導体装置であって、前記画素部は画素ＴＦＴおよび保持容量を有し、前記画素ＴＦＴは、半導体層の第１の領域に設けられたチャネル形成領域、ソース領域およびドレイン領域、前記第１の領域に接したゲート絶縁膜、該ゲート絶縁膜上のゲート電極を有し、前記画素ＴＦＴは、ｎチャネル型ＴＦＴであって、前記保持容量は、前記半導体層の第２の領域、該第２の領域に接した絶縁膜および該絶縁膜上の容量配線を有し、前記第２の領域に接した絶縁膜の膜厚は、前記第１の領域に接したゲート絶縁膜の膜厚よりも薄く、前記駆動回路はｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴを有し、前記駆動回路のｎチャネル型ＴＦＴの半導体層は、チャネル形成領域、ソース領域およびドレイン領域、ＬＤＤ領域、前記半導体層に接したゲート絶縁膜、該ゲート絶縁膜上のゲート電極を有し、該ゲート電極は、第１の導電層および第２の導電層を有し、前記第２の導電層は、前記ゲート絶縁膜を介して前記ＬＤＤ領域と重なるように形成され、前記容量配線と同じ材料からなることを特徴とする半導体装置である。
【００１７】
また、他の発明の構成は、画素部と駆動回路を同一基板上に有する半導体装置であって、前記画素部はｎチャネル型ＴＦＴと保持容量を有し、前記保持容量は、半導体層と、該半導体層に接する保持容量の誘電体となる絶縁膜と、前記絶縁膜上に形成された容量配線からなり、前記半導体層は、一導電型を付与する不純物元素を１×１０20atoms／cm3から１×１０21atoms／cm3の濃度範囲で含んでおり、前記ｎチャネル型ＴＦＴが形成されない領域の前記絶縁膜の膜厚は、前記ｎチャネル型ＴＦＴが形成された領域より薄くなっており、前記駆動回路は、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴを有し、前記駆動回路のｐチャネル型ＴＦＴおよび前記駆動回路のｎチャネル型ＴＦＴは、半導体層と、前記半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜上にゲート電極を有し、前記ゲート電極は、テーパー部を有する形状であることを特徴とする半導体装置である。
【００１８】
また、他の発明の構成は、画素部と駆動回路を同一基板上に有する半導体装置であって、前記画素部はｎチャネル型ＴＦＴと保持容量を有し、前記画素部のｎチャネル型ＴＦＴはチャネル形成領域と、前記チャネル形成領域の外側にＬＤＤ領域と、前記ＬＤＤ領域の外側にソース領域もしくはドレイン領域と、を有する半導体層と、前記半導体層に接したゲート絶縁膜と、前記ゲート絶縁膜上にゲート電極とを有しており、前記ゲート絶縁膜から連続して形成された前記保持容量の誘電体となる絶縁膜は他の領域より膜厚が薄くなっており、前記駆動回路は、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴを有し、前記駆動回路のｎチャネル型ＴＦＴはチャネル形成領域と、前記チャネル形成領域の外側にＬＤＤ領域と、前記ＬＤＤ領域の外側にソース領域もしくはドレイン領域と、を有する半導体層と、前記半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜上にゲート電極を有しており、前記画素部のｎチャネル型ＴＦＴのゲート電極および前記駆動回路のｎチャネル型ＴＦＴのゲート電極は、テーパー部を有する形状であり、前記ＬＤＤ領域と一部が重なるように形成されていることを特徴とする半導体装置である。
【００１９】
また、上記の発明において、前記保持容量を形成する容量配線と前記第２の導電層とはアルミニウム（Ａｌ）または銅（Ｃｕ）から選ばれた元素、または前記元素を成分とする化合物、または前記元素を組み合わせた化合物材料からなることを特徴としている。
【００２０】
また、上記の発明において、前記第１の導電層はタングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）から選ばれた元素、または前記元素を成分とする化合物、または前記元素を組み合わせた化合物、または前記元素を成分とする窒化物、前記元素を成分とするシリサイドから選ばれた材料からなることを特徴としている。
【００２１】
【発明の実施の形態】
[実施例１]
本発明の実施例について、図１〜図５を用いて説明する。ここでは画素部の画素ＴＦＴと、画素部の周辺に設けられる駆動回路のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。
【００２２】
図１（Ａ）において、基板１０１には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板１０１のＴＦＴを形成する表面には、基板１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜１０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【００２３】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜１０２と非晶質シリコン膜１０３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる（図１（Ａ））。
【００２４】
そして、公知の結晶化技術を使用して非晶質シリコン膜１０３ａから結晶質シリコン膜１０３ｂを形成する。例えば、その方法としてレーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる。また、熱アニールとＲＴＡ法またはレーザーアニール法を組み合わせてもよい。前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、特にレーザーアニール法を適用することが好ましい。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。
【００２５】
本実施例では、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜１０３ｂを形成した。レーザーによる結晶化処理を行う場合には、結晶化の工程に先立って、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atomic％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した（図１（Ｂ））。
【００２６】
そして、結晶質シリコン膜１０３ｂを島状に分割して、島状半導体層１０４〜１０７を形成する。半導体層１０７は、後の画素ＴＦＴの活性層となる第１の領域と後の保持容量の下部電極となる第２の領域を有している。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層１０８を形成する（図１（Ｃ））。
【００２７】
そしてレジストマスク１０９を設け、ｎチャネル型ＴＦＴを形成する島状半導体層１０５〜１０７の全面にしきい値電圧を制御する目的で１×１０16〜５×１０17atoms／cm3（１cm3に含まれる原子の個数を表す単位としてatoms/cm3を使用する。）程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ）を添加した半導体層１１０〜１１２はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった（図１（Ｄ））。
【００２８】
次に、マスク層１０８をフッ酸などにより除去して、図１（Ｄ）で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、ＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。
【００２９】
そして、ゲート絶縁膜１１３をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い（図２（Ａ））。
【００３０】
次に、ゲート電極を形成するために導電層を成膜する。この導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。導電層１１４は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【００３１】
導電層１１４は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層１１４に３５０ｎｍの厚さのタングステンをスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層１１４の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層が微量に含有するアルカリ金属元素がゲート絶縁膜１１３に拡散するのを防ぐことができる（図２（Ｂ））。
【００３２】
次に、レジストマスク１１５〜１１８を形成し、導電層をドライエッチングしてゲート電極１１９〜１２２を形成する。
【００３３】
この導電層がエッチングされる工程では、ゲート電極が形成されていない領域（ゲート絶縁膜１１３と連続して形成された酸化窒化シリコン膜が露出している部分）も同時に２０〜５０nm程度エッチングされて、膜厚が薄くなる。なお、本発明はこの膜厚の薄くなった酸化窒化シリコン膜を保持容量の誘電体として用いるため、保持容量の面積を大きくしなくても保持容量のキャパシティを稼ぐことができる。
【００３４】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極１１９をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク１２４で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域１２３を形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成された不純物領域１２３に含まれるｐ型を付与する不純物元素の濃度を（ｐ+）と表す（図３（Ａ））。
【００３５】
本実施例では、レジストマスク１２４で半導体層１１２の全面を覆っているが、容量配線を形成する領域にはレジストマスクを形成せずにｐ型を付与する不純物元素を添加する工程を行ってもよい。
【００３６】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク１２５〜１２８を形成し、ｎ型を付与する不純物元素が添加して不純物領域１２９〜１３２を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域１２９〜１３２に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す。マスク１２６により、後の第１のｎチャネル型ＴＦＴの活性層となる半導体層には、チャネル形成領域とドレイン領域との間だけに不純物が添加されない領域を形成する。アクティブマトリクス型液晶表示装置において、高速動作を重視するのは、シフトレジスタ回路、分周波回路、信号分割回路、レベルシフタ回路、バッファ回路等のロジック回路である。チャネル形成領域の片側（ドレイン領域側）のみに不純物領域を形成することで、できるだけ抵抗成分を低減させつつホットキャリア対策を重視した構造にすることができる。
また、後の保持容量の下部電極となる半導体層（第２の領域）上には、マスクが形成されていないため、半導体層（第２の領域）に不純物元素が添加される。
これにより下部電極の導電率をあげることができる（図３（Ｂ））。
【００３７】
不純物領域１２９〜１３２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域１２９に添加されたリン（Ｐ）濃度は図３（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【００３８】
そして、画素ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極１２２をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3であり、図３（Ａ）および図３（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域１３３、１３４、が形成される。本明細書中では、この不純物領域１３３、１３４、に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す（図３（Ｃ））。
【００３９】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）またはその組み合わせで行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板１０１に石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができた。
【００４０】
この熱処理において、ゲート電極１１９〜１２２を形成する金属膜は、表面から５〜８０ｎｍの厚さで導電層１１９ｂ〜１２２ｂが形成される。例えば、導電層１１９〜１２２がタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）を形成することができる。また、導電層１１９ｂ〜１２２ｂは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極１１９〜１２２を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００４１】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図３（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングすることができた（図４（Ａ））。
【００４２】
図６（Ａ）および図７（Ａ）はここまでの工程におけるＴＦＴの上面図であり、Ａ−Ａ'断面およびＢ−Ｂ'断面は図３（Ｄ）のＡ−Ａ'およびＢ−Ｂ'に対応している。図６および図７の上面図はゲート絶縁膜を省略しているが、ここまでの工程で少なくとも島状半導体層１０４〜１０７上にゲート電極１１９〜１２２が図に示すように形成されている。
【００４３】
活性化および水素化の工程が終了したら、画素部に容量配線を形成するためにアルミニウムを主成分とする膜を成膜した。低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする材料を用いて形成するとよい。本実施例ではチタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）膜１３５を成膜して、この膜をパターニングして、ゲート配線１３７、１３８、保持容量の上部電極となる容量配線１３９を形成した（図４（Ｂ）、（Ｃ））。
【００４４】
図６（Ｂ）および図７（Ｂ）はこの状態の上面図を示し、Ａ−Ａ'断面およびＢ−Ｂ'断面は図４（Ｂ）のＡ−Ａ'およびＢ−Ｂ'に対応している。図６（Ｂ）および図７（Ｂ）において、領域１２０ｃにみられるように、ゲート配線１３７、１３８の一部は、ゲート電極１１９、１２０、１２２の一部と重なり電気的に接触している。
【００４５】
つぎに、保護絶縁膜１４０を形成する。保護絶縁膜１４０は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すればよい。いずれにしても、保護絶縁膜１４０は、無機絶縁物材料から形成する。保護絶縁膜１４０の膜厚は１００〜２００ｎｍとする。本実施例では、酸化シリコン膜を用い、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Orthosilicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力１０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）、電力密度０．５〜０．８Ｗ／ｃｍ2で放電させて形成する。
【００４６】
この後、平坦化させるために、平均厚１．０〜２．０μｍの有機絶縁物材料からなる層間絶縁膜１４１を形成する。有機絶縁物材料としては、有機樹脂材料のポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）などを使用することができる。基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、２液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートで８０℃で６０秒の予備加熱を行い、さらにクリーンオーブンで２５０℃で６０分焼成して形成することができる。
【００４７】
平坦化以外に、一般に誘電率が低い有機樹脂材料を用いて層間絶縁膜を形成するのは、寄生容量を低減することができるからである。しかし、吸湿性があるため保護膜としては適さないので、本実施例のように、保護絶縁膜１４０として形成した酸化シリコン膜などと組み合わせて用いる必要がある。
【００４８】
層間絶縁膜１４１を形成した後、所定のパターンのレジストマスクを形成し、島状半導体層に形成されたソース領域、ドレイン領域に達するコンタクトホールを形成する。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い、有機樹脂材料からなる層間絶縁膜１４１をまずエッチングし、さらに、島状半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜をエッチングすることにより、良好なコンタクトホールを形成することができる。
【００４９】
ソース、ドレイン配線を形成するために、本実施例では、チタン（Ｔｉ）膜を５０〜１５０ｎｍの厚さで形成し、その上に重ねてアルミニウム（Ａｌ）膜を３００〜４００ｎｍの厚さで形成する。また、Ｔｉ／ＴｉＮ／Ａｌでなる積層にしてもよい。
【００５０】
画素電極として、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）透明導電膜のなどをスパッタ法や真空蒸着法などを用いて、透明導電膜を形成する。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して熱安定性にも優れているので、ドレイン配線の端面で接触するＡｌとの腐蝕反応を防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。本実施例では透明導電膜として酸化インジウム酸化亜鉛合金を用いて、画素電極１５６を形成する。
【００５１】
フォトマスクによりレジストマスクパターンを形成し、エッチングによってソース配線１４２、１４４、１４５、１４７とドレイン配線１４３、１４６、１４８、１４９を形成する（図５（Ａ））。
【００５２】
図６（Ｃ）および図７（Ｃ）のはこの状態の上面図を示し、Ａ−Ａ'断面およびＢ−Ｂ'断面は図５（Ａ）のＡ−Ａ'およびＢ−Ｂ'に対応している。図６（Ｃ）と図７（Ｃ）では第１の層間絶縁膜を省略して示すが、島状半導体層１０４、１０５、１０７の図示されていないソースおよびドレイン領域にソース配線１４２、１４５、１４７とドレイン配線１４３、１４６、１４９が層間絶縁膜に形成されたコンタクトホールを介して接続している。
【００５３】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路２５０にはｐチャネル型ＴＦＴ２０１、第１のｎチャネル型ＴＦＴ２０２、第２のｎチャネル型ＴＦＴ２０３、画素部２５１には画素ＴＦＴ２０４、保持容量２０５が形成した。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００５４】
駆動回路のｐチャネル型ＴＦＴ２０１には、島状半導体層１０４にチャネル形成領域２０６、ソース領域２０７ａ、２０７ｂ、ドレイン領域２０８ａ，２０８ｂを有している。第１のｎチャネル型ＴＦＴ２０２には、島状半導体層１０５にチャネル形成領域２０９、ゲート電極１２９と重なるＬＤＤ領域２１０（以降、このようなＬＤＤ領域をＬovと記す。ovはoverの意味で付している。）、ソース領域２１２、ドレイン領域２１１を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ２０３には、島状半導体層１０６にチャネル形成領域２１３、ＬＤＤ領域２１４，２１５、ソース領域２１６、ドレイン領域２１７を有している。このＬＤＤ領域はＬov領域とゲート電極１２１と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す。offはoffsetの意味で付している。）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ２０４には、島状半導体層１０７にチャネル形成領域２１８、２１９、Ｌoff領域２２０〜２２３、ソースまたはドレイン領域２２４〜２２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。さらに、上部電極（容量配線）１３９と、誘電体（ゲート絶縁膜と同じ材料から成る絶縁膜）と、下部電極（画素ＴＦＴ２０４のドレイン領域２２６に接続し、ｎ型を付与する不純物元素が添加された半導体層）２２７とからなる保持容量２０５が形成されている。図５では画素ＴＦＴ２０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【００５５】
さらに、図５（Ｂ）に示すように、柱状のスペーサ１５０を形成する。柱状のスペーサ１５０は、本実施例ではＪＳＲ社製のＮＮ７００を用い、スピナーで塗布した後、露光と現像処理によって所定のパターン（好ましくは、図３６で示すように、柱状スペーサ１５０の形状は柱状で頂部が平坦な形状となるようにすると、対向側の基板を合わせたときに液晶表示パネルとしての機械的な強度を確保することができる。形状は円錐状、角錐状など特別の限定はないが、例えば円錐状としたときに具体的には、高さＨを１．２〜５μｍとし、平均半径Ｌ１を５〜７μｍ、平均半径Ｌ１と底部の半径Ｌ２との比を１対１．５とする。このとき側面のテーパー角は±１５°以下とする。）に形成する。さらに、クリーンオーブンなどで１５０〜２００℃で加熱して硬化させる。
【００５６】
スペーサの配置は任意に決定すれば良いが、好ましくは、図５（Ｂ）に示すように、画素部においてはドレイン配線１４９のコンタクト部と重ねてその部分を覆うように柱状スペーサ１５０を形成すると良い。コンタクト部は平坦性が損なわれこの部分では液晶がうまく配向しなくなるので、このようにしてコンタクト部にスペーサ用の樹脂を充填する形で柱状スペーサ１５０を形成することで、ディスクリネーションなどを防止することができる。
【００５７】
図５（Ｂ）に示すように、柱状スペーサ１５０の作製過程での側面を保護する保護膜１５１が形成される。
【００５８】
その後、アクティブマトリクス基板の表面に配向膜（図示せず）を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。画素部に設けた柱状スペーサ１５０の端部からラビング方向に対してラビングされない領域が２μｍ以下となるようにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のＴＦＴ上にもスペーサ１５０を形成しておくと、スペーサとしての本来の役割と、静電気からＴＦＴを保護する効果を得ることができる。
【００５９】
以上により、基板間隔を保持する柱状スペーサ１５０が基板１０１と一体化したアクティブマトリクス基板が完成する。
【００６０】
アクティブマトリクス基板と対になる対向基板には、基板上に遮光膜２３０、図示しないカラーフィルター、透明導電膜２３１および配向膜２３２が形成されている。遮光膜２３０はＴｉ、Ｃｒ、Ａｌなどを１５０〜３００nmの厚さで形成する。
【００６１】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とを貼り合わせる。この後、基板の隙間に液晶材料２３４を注入し、封止剤（図示せず）によって完全に封止して、液晶パネルが完成する（図１１）。
【００６２】
以上の様に本発明によると、保持容量を形成する絶縁膜が他の領域より薄くなっており、さらに半導体層に不純物が高い濃度で添加されているため、小さな面積で大きなキャパシティを有する保持容量を形成することができる。これまで保持容量を大きくするかわりに開口率が下がってしまうという問題があったが、本発明によると、開口率が高いまま大きなキャパシティを有する保持容量を形成することができる。また、不純物の活性化工程の時に、ＬＤＤ領域を遮る第２の導電層が形成されていないため、ＬＤＤ領域の活性化も十分行うことができる。
【００６３】
また、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。
【００６４】
[実施例２]
図１５は本発明のＴＦＴの構造を説明するための図であり、半導体層のチャネル形成領域と、ＬＤＤ領域と、半導体層上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極とを有するＴＦＴにおいて、ゲート電極とＬＤＤ領域の位置関係を説明している。
【００６５】
図１５（Ａ）において、第１のｎチャネル型ＴＦＴについて説明する。チャネル形成領域２０９、ＬＤＤ領域２１０ａ、２１０ｂ、ドレイン領域２１１を有する半導体層と、その上のゲート絶縁膜１１３とゲート電極１２０が設けられた構成を示している。ＬＤＤ領域は、チャネル形成領域とドレイン領域との間にのみ設けられた片側ＬＤＤ構造となっている。ＬＤＤ領域２１０ａはゲート絶縁膜１１３を介してゲート電極１２０と重なるように設けられたＬovとなっている。Ｌovはドレイン近傍で発生する高電界を緩和する作用があり、ホットキャリアによる劣化を防ぐことができるため、制御回路のシフトレジスタ回路、レベルシフタ回路、バッファ回路などのｎチャネル型ＴＦＴに用いるのに適している。
【００６６】
図１５（Ｂ）において、第２のｎチャネル型ＴＦＴについて説明する。チャネル形成領域２１３、ＬＤＤ領域２１４ａ、２１４ｂ、ドレイン領域（ソース領域）２１６を有する半導体層と、半導体層の上にゲート絶縁膜１１３とゲート電極１２１が設けられた構成を示している。ＬＤＤ領域２１４ａはゲート絶縁膜１１３を介してゲート電極１２１と重なるように設けられている。また、ＬＤＤ領域２１４ｂはゲート電極１２１と重ならないように設けられたＬoffとなっている。Ｌoffはオフ電流値を低減させる作用があり、ＬovとＬoffとを設けた構成にすることで、ホットキャリアによる劣化を防ぐと同時にオフ電流値を低減させることができるため、制御回路のサンプリング回路のｎチャネル型ＴＦＴに用いるのに適している。
【００６７】
図１５（Ｃ）において、画素ＴＦＴについて説明する。半導体層に、チャネル形成領域２１９、ＬＤＤ領域２２３、ドレイン領域２２６が設けられている。ＬＤＤ領域２２３は、ゲート電極１２２と重ならないように設けられたＬoffであり、オフ電流値を効果的に低減させることが可能であるため、画素ＴＦＴに用いるのに適している。
【００６８】
[実施例３]
次にこのアクティブマトリクス型液晶表示装置の構成を、図１２の斜視図および図１３の上面図を用いて説明する。尚、図１２と図１３は、図１〜図５と図１１の断面構造図と対応付けるため、共通の符号を用いている。また、図１３で示すＢ―Ｂ'に沿った断面構造は、図５に示す画素部の断面図に対応している。
【００６９】
図１２においてアクティブマトリクス基板は、ガラス基板１０１上に形成された、画素部３０６と、走査信号駆動回路３０４と、画像信号駆動回路３０５で構成される。画素部には画素ＴＦＴ２０４が設けられ、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路３０４と、画像信号駆動回路３０５はそれぞれゲート配線１３７とソース配線１４５で画素ＴＦＴ２０４に接続している。また、ＦＰＣ７３１が外部入力端子７３４に接続され、入力配線３０２、３０３でそれぞれの駆動回路に接続している。
【００７０】
図１３は画素部３０６のほぼ一画素分を示す上面図である。図示はしていないが、半導体層には、ソース領域、ドレイン領域、ｎ-領域でなるＬoff領域が形成されている。また、１５８はソース配線１４５とソース領域２２４とのコンタクト部、１５９はドレイン領域２２６とドレイン配線１４９のコンタクト部である。保持容量２０５は、画素ＴＦＴ２０４のドレイン領域２２６から延在する下部電極となる第２の領域の半導体層２２７とゲート絶縁膜を介して上部電極となる容量配線１３９が重なる領域で形成されている。
【００７１】
[実施例４]
図１０は液晶表示装置の入出力端子、画素部、駆動回路の配置の一例を示す図である。画素部３０６にはｍ本のゲート配線とｎ本のソース配線がマトリクス状に交差している。例えば、画素密度がＶＧＡの場合、４８０本のゲート配線と６４０本のソース配線が形成され、ＸＧＡの場合には７６８本のゲート配線と１０２４本のソース配線が形成される。画素部の画面サイズは、１３インチクラスの場合対角線の長さは３４０ｍｍとなり、１８インチクラスの場合には４６０ｍｍとなる。このような液晶表示装置を実現するには、ゲート配線を実施例１および実施例２で示したような低抵抗材料で形成する必要がある。
【００７２】
画素部３０６の周辺には走査信号駆動回路３０４と画像信号駆動回路３０５が設けられている。これらの駆動回路のゲート配線の長さも画素部の画面サイズの大型化と共に必然的に長くなるので、大画面を実現するためには実施例１および実施例２で示したような低抵抗材料で形成することが好ましい。
【００７３】
また、本発明は入力端子３０１から各駆動回路までを接続する入力配線３０２、３０３をゲート配線と同じ材料で形成することができ、配線抵抗の低抵抗化に寄与することができる。
【００７４】
図３７に入力端子部の形成工程を示す。図１０における入力端子部３０１部分のＦーＦ'断面の一部分を示している。実施例１の工程と関連付けるために共通の番号で対応させている。なお、図３７（Ａ−２）〜図３７（Ｅ−２）は、端子部の形成工程に対応したＴＦＴの形成工程断面図を示したものである。
【００７５】
はじめに下地膜の形成された基板上に、駆動回路部、画素部における層間絶縁膜１４１を形成する工程で、有機樹脂材料のポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）などを使用して、層間絶縁膜１４１xを形成する（図３７（Ｂ））。
【００７６】
次に、ソース、ドレイン配線を形成するための金属膜として例えばチタン（Ｔｉ）膜を５０〜１５０ｎｍの厚さで形成し、その上に重ねてアルミニウム（Ａｌ）膜を３００〜４００ｎｍの厚さで形成する。その上に酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）透明導電膜のなどをスパッタ法や真空蒸着法などを用いて、透明導電膜を形成する（図３７（Ｃ）、（Ｄ））。
【００７７】
その後、ソース、ドレイン配線と画素電極の所定の形状にエッチングした後、柱状のスペーサ１５０を形成する際に、金属膜と透明導電膜とが剥がれないようにするため、抑えるようにスペーサ１５０xを形成する。また、スペーサ１５０xを形成することで機械的強度を上げることもできる（図３７（Ｅ））。
【００７８】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とを貼り合わせた後、アクティブマトリクス基板を回路と映像信号を入力するための回路や、電力を供給するための電源等に接続するため、端子部において、接続配線とＦＰＣ１９１を異方性導電膜１９５によって電気的に接続する（図２０）。
【００７９】
図２０に示すように異方性導電膜１９５は接着剤１９５ａ内に金やクロムなどでメッキされた数十〜数百μｍ粒子１９５ｂにより構成され、この粒子１９５ｂが接続配線とＦＰＣの配線１９１ｂとに接触することにより、アクティブマトリクス基板１００とＦＰＣ１９１電気的に接続することができるが形成される。ＦＰＣ１９１は基板１０１との接着強度を高めるために、外端子部の外側にはみだしており、端部には樹脂層１９２が設けられ、機械的強度の高い接続部を得ることができる。
【００８０】
［実施例５］
図１４は実施例１または実施例２で示したアクティブマトリクス基板の回路構成の一例であり、直視型の表示装置の回路構成を示す図である。本実施例のアクティブマトリクス基板は、画像信号駆動回路１００１、走査信号駆動回路（Ａ）１００７、走査信号駆動回路（Ｂ）１０１１、プリチャージ回路１０１２、画素部１００６を有している。尚、本明細書中において記した駆動回路とは、画像信号駆動回路１００１、走査信号駆動回路（Ａ）１００７を含めた総称である。
【００８１】
画像信号駆動回路１００１は、シフトレジスタ回路１００２、レベルシフタ回路１００３、バッファ回路１００４、サンプリング回路１００５を備えている。また、走査信号駆動回路（Ａ）１００７は、シフトレジスタ回路１００８、レベルシフタ回路１００９、バッファ回路１０１０を備えている。走査信号駆動回路（Ｂ）１０１１も同様な構成である。
【００８２】
シフトレジスタ回路１００２、１００８は駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、この回路を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴは図５の２０２で示される構造が適している。また、レベルシフタ回路１００３、１００９やバッファ回路１００４、１０１０は駆動電圧が１４〜１６Ｖと高くなるが、シフトレジスタ回路と同様に、図５のｎチャネル型ＴＦＴ２０２を含むＣＭＯＳ回路が適している。これらの回路において、ゲートをマルチゲート構造で形成すると耐圧が高まり、回路の信頼性を向上させる上で有効である。
【００８３】
サンプリング回路１００５は駆動電圧が１４〜１６Ｖであるが、極性が交互に反転して駆動される上、オフ電流値を低減させる必要があるため、図５のｎチャネル型ＴＦＴ２０３を含むＣＭＯＳ回路が適している。図５では、ｎチャネル型ＴＦＴしか表示はされていないが、実際のサンプリング回路においてはｐチャネル型ＴＦＴも組み合わせて形成される。この時、ｐチャネル型ＴＦＴは同図２０１で示される構造で十分である。
【００８４】
また、画素ＴＦＴ２０４は駆動電圧が１４〜１６Ｖであり、低消費電力化の観点からサンプリング回路よりもさらにオフ電流値を低減することが要求され、画素ＴＦＴ２０４のようにゲート電極に対して重ならないように設けられたＬＤＤ（Ｌoff）領域を有した構造とするのが望ましい。
【００８５】
尚、本実施例の構成は、実施例１に示した工程に従ってＴＦＴを作製することによって容易に実現することができる。本実施例では、画素部と制御回路の構成のみを示しているが、実施例１の工程に従えば、その他にも信号分割回路、分周波回路、Ｄ／Ａコンバータ、γ補正回路、オペアンプ回路、さらにメモリ回路や演算処理回路などの信号処理回路、あるいは論理回路を同一基板上に形成することが可能である。このように、本発明は同一基板上に画素部とその制御回路とを含む半導体装置、例えば信号制御回路および画素部を具備した半導体装置を実現することができる。
【００８６】
[実施例６]
本発明の実施例について図１６〜図１８を用いて説明する。ここでは、画素部の画素ＴＦＴおよび保持容量と、画素部の周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について工程に従って詳細に説明する。
【００８７】
図１６（Ａ）において、基板１１０１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板や石英基板などを用いる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。そして、基板１１０１のＴＦＴを形成する表面に、基板１１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１１０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１１０２ａを１０〜２００nm（好ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜１１０２ｂを５０〜２００nm（好ましくは１００〜１５０nm）の厚さに積層形成する。ここでは下地膜１１０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させて形成しても良い。
【００８８】
酸化窒化シリコン膜は平行平板型のプラズマＣＶＤ法を用いて形成する。酸化窒化シリコン膜１１０２ａは、ＳｉＨ4を１０／６０cm3/s、ＮＨ3を１００／６０cm3/s、Ｎ2Ｏを２０／６０cm3/sとして反応室に導入し、基板温度３２５℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。一方、酸化窒化水素化シリコン膜１１０２ｂは、ＳｉＨ4を５／６０cm3/s、Ｎ2Ｏを１２０／６０cm3/s、Ｈ2を１２５／６０cm3/sとして反応室に導入し、基板温度４００℃、反応圧力２０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することができる。
【００８９】
このようにして作製した酸化窒化シリコン膜１１０２ａは、密度が９．２８×１０22/cm3であり、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）の２０℃におけるエッチング速度が約６３nm/minと遅く、緻密で硬い膜である。このような膜を下地膜に用いると、この上に形成する半導体層にガラス基板からのアルカリ金属元素が拡散するのを防ぐのに有効である。
【００９０】
次に、２５〜８０nm（好ましくは３０〜６０nm）の厚さで非晶質構造を有する半導体層１１０３ａを、プラズマＣＶＤ法やスパッタ法などの方法で形成する。非晶質構造を有する半導体膜には、非晶質半導体層や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。プラズマＣＶＤ法で非晶質シリコン膜を形成する場合には、下地膜１１０２と非晶質半導体層１１０３ａとは両者を連続形成することも可能である。
例えば、前述のように酸化窒化シリコン膜１１０２ａと酸化窒化水素化シリコン膜１１０２ｂをプラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉＨ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに切り替えれば、一旦大気雰囲気に晒すことなく連続形成できる。その結果、酸化窒化水素化シリコン膜１１０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【００９１】
そして、結晶化の工程を行い非晶質半導体層１１０３ａから結晶質半導体層１１０３ｂを作製する。その方法としてレーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる。前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、特にレーザーアニール法を適用することが好ましい。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層１１０３ｂを形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atomic％（原子の割合を示す単位として以下、atomic％を使用する。）以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。
【００９２】
また、プラズマＣＶＤ法で非晶質シリコン膜の形成工程において、反応ガスにＳｉＨ4とアルゴン（Ａｒ）を用い、成膜時の基板温度を４００〜４５０℃として形成すると、非晶質シリコン膜の含有水素濃度を５atomic%以下にすることもできる。このような場合において水素を放出させるための熱処理は不要となる。
【００９３】
結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発光型のエキシマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニール条件は実施者が適宣選択するものであるが、例えば、レーザーパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜５００mJ/cm2 (代表的には３００〜４００mJ/cm2)とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。このようにして図１６（Ｂ）に示すように結晶質半導体層１１０３ｂを得ることができる。
【００９４】
そして、結晶質半導体層１１０３ｂ上に第１のフォトマスクを用い、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、図１６（Ｃ）に示すように島状半導体層１１０４〜１１０８を形成する。半導体層１１０８は、後の画素ＴＦＴの活性層となる第１の領域と、後の保持容量の下部電極となる第２の領域とを有している。結晶質シリコン膜のドライエッチングにはＣＦ4とＯ2の混合ガスを用いる。
【００９５】
このような島状半導体層に対し、ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素を１×１０16〜５×１０17atoms/cm3程度の濃度で島状半導体層の全面に添加しても良い。半導体に対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。その方法として、イオン注入法やイオンドープ法（或いはイオンシャワードーピング法）を用いることができるが、大面積基板を処理するにはイオンドープ法が適している。イオンドープ法ではジボラン（Ｂ2Ｈ6）をソースガスとして用いホウ素（Ｂ）を添加する。このような不純物元素の注入は必ずしも必要でなく省略しても差し支えないが、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために好適に用いる手法である。
【００９６】
ゲート絶縁膜１１０９はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜１５０nmとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０nmの厚さで酸化窒化シリコン膜から形成する。また、ＳｉＨ4とＮ2ＯにＯ2を添加させて作製された酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているのでこの用途に対して好ましい材料となる。また、ＳｉＨ4とＮ2ＯとＨ2とから作製する酸化窒化シリコン膜はゲート絶縁膜との界面欠陥密度を低減できるので好ましい。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、ＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製された酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００９７】
そして、図１６（Ｄ）に示すように、第１の形状のゲート絶縁膜１１０９上にゲート電極を形成するための耐熱性導電層１１１１を２００〜４００nm（好ましくは２５０〜３５０nm）の厚さで形成する。耐熱性導電層は単層で形成しても良いし、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。本明細書でいう耐熱性導電層にはＴａ、Ｔｉ、Ｗから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜が含まれる。これらの耐熱性導電層はスパッタ法やＣＶＤ法で形成されるものであり、低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特に酸素濃度に関しては３０ｐｐｍ以下とすると良い。本実施例ではＷ膜を３００nmの厚さで形成する。Ｗ膜はＷをターゲットとしてスパッタ法で形成しても良いし、６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【００９８】
一方、耐熱性導電層１１１１にＴａ膜を用いる場合には、同様にスパッタ法で形成することが可能である。Ｔａ膜はスパッタガスにＡｒを用いる。また、スパッタ時のガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きであった。ＴａＮ膜はα相に近い結晶構造を持つので、Ｔａ膜の下地にＴａＮ膜を形成すればα相のＴａ膜が容易に得られる。また、図示しないが、耐熱性導電層１１１１の下に２〜２０nm程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、耐熱性導電層１１１１が微量に含有するアルカリ金属元素が第１の形状のゲート絶縁膜１１０９に拡散するのを防ぐことができる。いずれにしても、耐熱性導電層１１１１は抵抗率を１０〜５０μΩcmの範囲にすることが好ましい。
【００９９】
次に、第２のフォトマスクを用い、フォトリソグラフィーの技術を使用してレジストによるマスク１１１２〜１１１６を形成する。そして、第１のエッチング処理（ドライエッチング）を行う。本実施例ではＩＣＰエッチング装置を用い、エッチング用ガスにＣｌ2とＣＦ4を用い、１Paの圧力で３．２W/cm2のＲＦ（13.56MHz）電力を投入してプラズマを形成して行う。基板側（試料ステージ）にも２２４mW/cm2のＲＦ（13.56MHz）電力を投入し、これにより実質的に負の自己バイアス電圧が印加される。この条件でＷ膜のエッチング速度は約１００nm/minである。第１のエッチング処理はこのエッチング速度を基にＷ膜がちょうどエッチングされる時間を推定し、それよりもエッチング時間を２０％増加させた時間をエッチング時間とした。
【０１００】
図１７（Ｂ）で示すように、第１のエッチング処理により第１のテーパー形状を有する導電層１１１７〜１１２１が形成される。図１９（Ａ）と同様にテーパー部の角度は１５〜３０°に形成される。残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させるオーバーエッチングを施すものとする。Ｗ膜に対する酸化窒化シリコン膜（第１の形状のゲート絶縁膜１１０９）の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされ、ゲート電極の形成された部分より薄くなって、第１の導電層のテーパー形状に沿うようにテーパー形状が形成された第２の形状のゲート絶縁膜１１３３が形成される。
【０１０１】
そして、第１のドーピング処理を行い一導電型の不純物元素を島状半導体層に添加する。ここでは、ｎ型を付与する不純物元素添加の工程を行う。第１の形状の導電層を形成したマスク１１１２〜１１１６をそのまま残し、第１のテーパー形状を有する導電層１１１７〜１１２１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。ｎ型を付与する不純物元素をゲート電極の端部におけるテーパー部とゲート絶縁膜とを通して、その下に位置する半導体層に達するように添加するためにドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を８０〜１６０ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。このようなイオンドープ法により第１の不純物領域１１２３〜１１２７には１×１０20〜１×１０21atoms/cm3の濃度範囲でｎ型を付与する不純物元素が添加され、テーパー部の下方に形成される第２の不純物領域（Ａ）１１２８〜１１３２には同領域内で必ずしも均一ではないが１×１０17〜１×１０20atoms/cm3の濃度範囲でｎ型を付与する不純物元素が添加される。なお、１１２７ｂは後の保持容量の下部電極となる領域（半導体層１１０８の第２の領域）である。下部電極となる領域全面に不純物元素を添加するため、工程数を増やさずに保持容量の下部電極の導電率をあげることができる。
【０１０２】
この工程において、第２の不純物領域（Ａ）１１２８〜１１３２において、少なくとも第１の形状の導電層１１１７〜１１２１と重なった部分に含まれるｎ型を付与する不純物元素の濃度変化は、テーパー部の膜厚変化を反映する。即ち、第２の不純物領域（Ａ）１１２８〜１１３２へ添加されるリン（Ｐ）の濃度は、第１の形状の導電層に重なる領域において、該導電層の端部から内側に向かって徐々に濃度が低くなる。これはテーパー部の膜厚の差によって、半導体層に達するリン（Ｐ）の濃度が変化するためであり、その濃度変化は図１９（Ａ−２）で示した通りである。
【０１０３】
次に、図１７（Ｂ）に示すように第２のエッチング処理（ドライエッチング）を行う。エッチング処理も同様にＩＣＰエッチング装置により行い、エッチングガスにＣＦ4とＣｌ2の混合ガスを用い、ＲＦ電力３．２W/cm2 (13.56MHz)、バイアス電力４５mW/cm2 (13.56MHz)、圧力１．０Ｐａでエッチングを行う。この条件で形成される第２の形状を有する導電層１１３９〜１１４３が形成される。その端部にはテーパー部が形成され、該端部から内側にむかって徐々に厚さが増加するテーパー形状となる。第１のエッチング処理と比較して基板側に印加するバイアス電力を低くした分、等方性エッチングの割合が多くなり、テーパー部の角度は３０〜６０°となる。また、第２の形状のゲート絶縁膜１１３３の表面が４０nm程度エッチングされ、新たに第３の形状のゲート絶縁膜１１４４が形成される。なお、膜厚の薄くなったゲート絶縁膜１１４４には、保持容量の誘電体となる領域も含まれ、工程数を増やさずに容量の大きな保持容量を作製することができる。
【０１０４】
そして、第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドーズ量で行い、第２の形状を有する導電層１１３９〜１１４３と重なる領域の不純物濃度を１×１０16〜５×１０18atoms/cm3となるようにする。このようにして、第２の不純物領域（Ｂ）１１４５〜１１４９を形成する。図１９（Ｂ−１）に示すように、第２のエッチング処理はチャネル長方向の幅を短くすることに重点を置いたエッチングのためテーパー角θ２はθ１よりも大きくなる。また、図１９（Ｂ−２）に示すように、第２のドーピング処理では不純物の添加量が低いため第１の不純物領域において、その影響を無視することができる。
【０１０５】
そして、ｐチャネル型ＴＦＴを形成する島状半導体層１１０４、１１０６に一導電型とは逆の導電型の不純物領域１１５６、１１５７を形成する。この場合も第２の形状の導電層１１３９、１１４１をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層１１０５、１１０７、１１０８は、第３のフォトマスクを用いてレジストのマスク１１５０〜１１５２を形成し全面を被覆しておく。ここで形成される不純物領域１１５６、１１５７はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。不純物領域１１５６、１１５７のｐ型を付与する不純物元素の濃度は、２×１０20〜２×１０21atoms/cm3となるようにする。
【０１０６】
しかしながら、この不純物領域１１５６、１１５７は詳細にはｎ型を付与する不純物元素を含有する３つの領域に分けて見ることができる。第３の不純物領域１１５６ａ、１１５７ａは１×１０20〜１×１０21atoms/cm3の濃度でｎ型を付与する不純物元素を含み、第４の不純物領域（Ａ）１１５６ｂ、１１５７ｂは１×１０17〜１×１０20atoms／cm3の濃度でｎ型を付与する不純物元素を含み、第４の不純物領域（Ｂ）１１５６ｃ、１１５７ｃは１×１０16〜５×１０18atoms/cm3の濃度でｎ型を付与する不純物元素を含んでいる。しかし、これらの不純物領域１１５６ｂ、１１５６ｃ、１１５７ｂ、１１５７ｃのｐ型を付与する不純物元素の濃度を１×１０19atoms／cm3以上となるようにし、第３の不純物領域１１５６ａ、１１５７ａにおいては、ｐ型を付与する不純物元素の濃度を１．５から３倍となるようにすることにより、第３の不純物領域でｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。また、第４の不純物領域（Ｂ）１１５６ｃ、１１５７ｃは一部が第２のテーパー形状を有する導電層１１３９または１１４１と一部が重なって形成される。
【０１０７】
次に、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板１１０１に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい。
【０１０８】
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により島状半導体層にある１０16〜１０18/cm 3のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。いずれにしても、島状半導体層１１０４〜１１０８中の欠陥密度を１０16/cm3以下とすることが望ましく、そのために水素を０．０１〜０．１atomic％程度付与すれば良い。
【０１０９】
次に、保持容量を形成するためアルミニウム（Ａｌ）を主成分とする材料１１５５ａを成膜し、図１８（Ａ）に示すように保持容量の上部電極となる容量配線１１５５を形成する。その後、ゲート電極およびゲート絶縁膜上から第１の層間絶縁膜１１５８を形成する。第１の層間絶縁膜は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても第１の層間絶縁膜１１５８は無機絶縁物材料から形成する。第１の層間絶縁膜１１５８の膜厚は１００〜２００nmとする。ここで、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳとＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。また、酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Pa、基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm2で形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
【０１１０】
また、第２の層間絶縁膜１１５９を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減することができる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、第１の層間絶縁膜１１５８として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いると良い。
【０１１１】
その後、第４のフォトマスクを用い、所定のパターンのレジストマスクを形成し、それぞれの島状半導体層に形成されソース領域またはドレイン領域とする不純物領域に達するコンタクトホールを形成する。コンタクトホールはドライエッチング法で形成する。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜１１５９をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜１１５８をエッチングする。さらに、島状半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えて第３の形状のゲート絶縁膜１１４４をエッチングすることによりコンタクトホールを形成することができる。
【０１１２】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、第５のフォトマスクによりレジストマスクパターンを形成し、エッチングによってソース線１１６０〜１１６４とドレイン線１１６５〜１１６８を形成する。画素電極１１６９はドレイン線と一緒に形成される。画素電極１１７１は隣の画素に帰属する画素電極を表している。図示していないが、本実施例ではこの配線を、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する不純物領域とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成（図１８（Ｃ）において１１６０ａ〜１１６９ａで示す）し、さらにその上に透明導電膜を８０〜１２０nmの厚さで形成（図１８（Ｃ）において１１６０ｂ〜１１６９ｂで示す）した。透明導電膜には酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを好適に用いることができる。
【０１１３】
こうして６枚のフォトマスクにより、同一の基板上に、駆動回路１３００のＴＦＴと画素部１３０１の画素ＴＦＴとを有した基板を完成させることができる。駆動回路１３００には第１のｐチャネル型ＴＦＴ１２００、第１のｎチャネル型ＴＦＴ１２０１、第２のｐチャネル型ＴＦＴ１２０２、第２のｎチャネル型ＴＦＴ１２０３、画素部１３０１には画素ＴＦＴ１２０４、保持容量１２０５が形成されている。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【０１１４】
駆動回路１３００の第１のｐチャネル型ＴＦＴ１２００には、第２のテーパー形状を有する導電層がゲート電極１２２０としての機能を有し、島状半導体層１１０４にチャネル形成領域１２０６、ソース領域またはドレイン領域として機能する第３の不純物領域１２０７ａ、ゲート電極１２２０と重ならないＬＤＤ領域を形成する第４の不純物領域（Ａ）１２０７ｂ、一部がゲート電極１２２０と重なるＬＤＤ領域を形成する第４の不純物領域（Ｂ）１２０７ｃを有する構造となっている。
【０１１５】
第１のｎチャネル型ＴＦＴ１２０１には、第２のテーパー形状を有する導電層がゲート電極１２２１としての機能を有し、島状半導体層１１０５にチャネル形成領域１２０８、ソース領域またはドレイン領域として機能する第１の不純物領域１２０９ａ、ゲート電極１２２１と重ならないＬＤＤ領域を形成する第２の不純物領域（Ａ）１２０９ｂ、一部がゲート電極１２２１と重なるＬＤＤ領域を形成する第２の不純物領域（Ｂ）１２０９ｃを有する構造となっている。チャネル長２〜７μｍに対して、第２の不純物領域（Ｂ）１２０９ｃがゲート電極１２２１と重なる部分（Ｌov）の長さは０．１〜０．３μｍとする。このＬovの長さはゲート電極１２２１の厚さとテーパー部の角度から制御する。ｎチャネル型ＴＦＴにおいてこのようなＬＤＤ領域を形成することにより、ドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができる。
【０１１６】
駆動回路１３００の第２のｐチャネル型ＴＦＴ１２０２は同様に、第２のテーパー形状を有する導電層がゲート電極１２２２としての機能を有し、島状半導体層１１０６にチャネル形成領域１２１０、ソース領域またはドレイン領域として機能する第３の不純物領域１２１１ａ、ゲート電極１２２２と重ならないＬＤＤ領域を形成する第４の不純物領域（Ａ）１２１１ｂ、一部がゲート電極１２２２と重なるＬＤＤ領域を形成する第４の不純物領域（Ｂ）１２１１ｃを有する構造となっている。
【０１１７】
駆動回路１３００の第２のｎチャネル型ＴＦＴ１２０３には、第２のテーパー形状を有する導電層がゲート電極１２２３としての機能を有し、島状半導体層１１０７にチャネル形成領域１２１２、ソース領域またはドレイン領域として機能する第１の不純物領域１２１３ａ、ゲート電極１２２３と重ならないＬＤＤ領域を形成する第２の不純物領域（Ａ）１２１３ｂ、一部がゲート電極１２２３と重なるＬＤＤ領域を形成する第２の不純物領域（Ｂ）１２１３ｃを有する構造となっている。第２のｎチャネル型ＴＦＴ１２０１と同様に第２の不純物領域（Ｂ）１２１３ｃがゲート電極１２２３と重なる部分の長さは０．１〜０．３μｍとする。
【０１１８】
駆動回路はシフトレジスタ回路、バッファ回路などのロジック回路やアナログスイッチで形成されるサンプリング回路などで形成される。図１６（Ｂ）ではこれらを形成するＴＦＴを一対のソース・ドレイン間に一つのゲート電極を設けたシングルゲートの構造で示したが、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造としても差し支えない。
【０１１９】
画素ＴＦＴ１２０４には、第２のテーパー形状を有する導電層がゲート電極１２２４としての機能を有し、島状半導体層１１０８にチャネル形成領域１２１４ａ、１２１４ｂ、ソース領域またはドレイン領域として機能する第１の不純物領域１２１５ａ、１２１７、ゲート電極１２２４と重ならないＬＤＤ領域を形成する第２の不純物領域（Ａ）１２１５ｂ、一部がゲート電極１２２４と重なるＬＤＤ領域を形成する第２の不純物領域（Ｂ）１２１５ｃを有する構造となっている。第２の不純物領域（Ｂ）１２１３ｃがゲート電極１２２４と重なる部分の長さは０．１〜０．３μｍとする。また、第１の不純物領域１２１７から延在する領域１２１８と、第３の形状を有するゲート絶縁膜と同層で形成される絶縁層と、アルミニウムを主成分とする材料からなる容量配線１２２５から保持容量１２０５が形成されている。
【０１２０】
保持容量１２０５は、半導体層１２１８に不純物が添加されており、また、第３の形状を有する絶縁膜１１４４が他の領域より薄くなっていることで小さな面積で、大きなキャパシティを有する保持容量となっている。
【０１２１】
以上の様な構成は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能としている。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易としている。さらに、ゲート電極にゲート絶縁膜を介して重なるＬＤＤ領域を形成する際に、導電型を制御する目的で添加した不純物元素に濃度勾配を持たせてＬＤＤ領域を形成することで、特にドレイン領域近傍における電界緩和効果が高まることが期待できる。
【０１２２】
アクティブマトリクス型の液晶表示装置の場合、第１のｐチャネル型ＴＦＴ１２００と第１のｎチャネル型ＴＦＴ１２０１は高速動作を重視するシフトレジスタ回路、バッファ回路、レベルシフタ回路などを形成するのに用いる。図１８（Ｂ）ではこれらの回路をロジック回路部１３０２として表している。第１のｎチャネル型ＴＦＴ１２０１の第２の不純物領域（Ｂ）１２０９ｃはホットキャリア対策を重視した構造となっている。さらに、耐圧を高め動作を安定化させるために、図２１（Ａ）で示すようにこのロジック回路部１３０２のＴＦＴを第１のｐチャネル型ＴＦＴ１２８０と第１のｎチャネル型ＴＦＴ１２８１で形成しても良い。このＴＦＴは、一対のソース・ドレイン間に２つのゲート電極を設けたダブルゲート構造であり、このようなＴＦＴは本実施例の工程を用いて同様に作製できる。第１のｐチャネル型ＴＦＴ１２８０には、島状半導体層にチャネル形成領域１２３６ａ、１２３６ｂ、ソースまたはドレイン領域として機能する第３の不純物領域１２３８ａ、１２３９ａ、１２４０ａ、ＬＤＤ領域となる第４の不純物領域（Ａ）１２３８ｂ、１２３９ｂ、１２４０ｂ及びゲート電極１２３７と一部が重なりＬＤＤ領域となる第４の不純物領域（Ｂ）１２３８ｃ、１２３９ｃ、１２４０ｃを有した構造となっている。第１のｎチャネル型ＴＦＴ１２８１には、島状半導体層にチャネル形成領域１２４１ａ、１２４１ｂ、ソースまたはドレイン領域として機能する第１の不純物領域１２４３ａ、１２４４ａ、１２４５ａとＬＤＤ領域となる第２の不純物領域（Ａ）１２４３ｂ、１２４４ｂ、１２４５ｂ及びゲート電極１２４２と一部が重なりＬＤＤ領域となる第２の不純物領域（Ｂ）１２４３ｃ、１２４４ｃ、１２４５ｃを有している。チャネル長は３〜７μｍとして、ゲート電極と重なるＬＤＤ領域をＬovとしてそのチャネル長方向の長さは０．１〜０．３μｍとする。
【０１２３】
また、アナログスイッチで構成するサンプリング回路部１３０３には、同様な構成とした第２のｐチャネル型ＴＦＴ１２０２と第２のｎチャネル型ＴＦＴ１２０３を適用することができる。サンプリング回路はホットキャリア対策と低オフ電流動作が重視されるので、図２１（Ｂ）で示すようにこの回路のＴＦＴを第２のｐチャネル型ＴＦＴ１２８２と第２のｎチャネル型ＴＦＴ１２８３で形成しても良い。この第２のｐチャネル型ＴＦＴ１２８２は、一対のソース・ドレイン間に３つのゲート電極を設けたトリプルゲート構造であり、このようなＴＦＴは本実施例の工程を用いて同様に作製できる。第２のｐチャネル型ＴＦＴ１２８２には、島状半導体層にチャネル形成領域１２４６ａ、１２４６ｂ、１２４６ｃソースまたはドレイン領域として機能する第３の不純物領域１２４９ａ、１２５０ａ、１２５１ａ、１２５２ａ、ＬＤＤ領域となる第４の不純物領域（Ａ）１２４９ｂ、１２５０ｂ、１２５１ｂ、１２５２ｂ及びゲート電極１２４７と一部が重なりＬＤＤ領域となる第４の不純物領域（Ｂ）１２４９ｃ、１２５０ｃ、１２５１ｃ、１２５２ｃを有した構造となっている。第２のｎチャネル型ＴＦＴ１２８３には、島状半導体層にチャネル形成領域１２５３ａ、１２５３ｂ、ソースまたはドレイン領域として機能する第１の不純物領域１２５５ａ、１２５６ａ、１２５７ａとＬＤＤ領域となる第２の不純物領域（Ａ）１２５５ｂ、１２５６ｂ、１２５７ｂ及びゲート電極１２５４と一部が重なりＬＤＤ領域となる第２の不純物領域（Ｂ）１２５５ｃ、１２５６ｃ、１２５７ｃを有している。チャネル長は３〜７μｍとして、ゲート電極と重なるＬＤＤ領域をＬovとしてそのチャネル長方向の長さは０．１〜０．３μｍとする。
【０１２４】
このように、ＴＦＴのゲート電極の構成をシングルゲート構造とするか、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造とするかは、回路の特性に応じて実施者が適宣選択すれば良い。本実施例によると、実施例３で示したようなアクティブマトリクス液晶表示装置や、反射型の液晶表示装置を作製することができる。
【０１２５】
[実施例７]
実施例６で作製したアクティブマトリクス基板はそのまま反射型の表示装置に適用することができる。一方、透過型の液晶表示装置とする場合には画素部の各画素に設ける画素電極を透明電極で形成すれば良い。本実施例では透過型の液晶表示装置に対応するアクティブマトリクス基板の作製方法について図２２を用いて説明する。
【０１２６】
アクティブマトリクス基板は実施例６と同様に作製する。図２２（Ａ）では、ソース配線とドレイン配線は導電性の金属膜をスパッタ法や真空蒸着法で形成する。ドレイン線１２５６を例としてこの構成を図２２（Ｂ）で詳細に説明すると、Ｔｉ膜１２５６ａを５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成する。そのＴｉ膜１２５６ａ上に重ねてＡｌ膜１２５６ｂを３００〜４００nmの厚さで形成し、さらにＴｉ膜１２５６ｃまたは窒化チタン（ＴｉＮ）膜を１００〜２００nmの厚さで形成して３層構造とする。その後、透明導電膜を全面に形成し、フォトマスクを用いたパターニング処理およびエッチング処理により画素電極１２５７を形成する。画素電極１２５７は、有機樹脂材料から成る第２の層間絶縁膜上に形成され、コンタクトホールを介さずに画素ＴＦＴ１２０４のドレイン線１２５６と重なる部分を設け電気的な接続を形成している。
【０１２７】
図２２（Ｃ）では最初に第２の層間絶縁膜上に透明導電膜を形成し、パターニング処理およびエッチング処理をして画素電極１２５８を形成した後、ドレイン線１２５９を画素電極１２５８とコンタクトホールを介さずに接続部を形成した例である。ドレイン線１２５９は、図２２（Ｄ）で示すようにＴｉ膜１２５９ａを５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜１２５９ａ上に重ねてＡｌ膜１２５９ｂを３００〜４００nmの厚さで形成して設ける。この構成にすると、画素電極１２５８はドレイン配線１２５９を形成するＴｉ膜１２５９ａのみと接触することになる。その結果、透明導電膜材料とＡｌとが直接接し反応するのを確実に防止できる。
【０１２８】
透明導電膜の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを用いて形成して用いることができる。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して熱安定性にも優れているので、図２２（Ａ）、（Ｂ）の構成においてドレイン配線１２５６の端面で、Ａｌ膜１２５６ｂが画素電極１２５７と接触して腐蝕反応をすることを防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。
【０１２９】
実施例６では反射型の液晶表示装置を作製できるアクティブマトリクス基板を５枚のフォトマスクにより作製したが、さらに１枚のフォトマスクの追加（合計６枚）で、透過型の液晶表示装置に対応したアクティブマトリクス基板を完成させることができる。
【０１３０】
[実施例８]
本実施例では、実施例１、６、７で示したアクティブマトリクス基板のＴＦＴの活性層を形成する結晶質半導体層の他の作製方法について示す。結晶質半導体層は非晶質半導体層を熱アニール法やレーザーアニール法、またはＲＴＡ法などで結晶化させて形成するが、その他に特開平７−１３０６５２号公報で開示されている触媒元素を用いる結晶化法を適用することもできる。その場合の例を図２３を用いて説明する。
【０１３１】
図２３（Ａ）で示すように、実施例１と同様にして、ガラス基板３１０１上に下地膜３１０２ａ、３１０２ｂ、非晶質構造を有する半導体層３１０３を２５〜８０nmの厚さで形成する。非晶質半導体層は非晶質シリコン（ａ−Ｓｉ）膜、非晶質シリコンゲルマニウム（ａ−ＳｉＧｅ）膜、非晶質炭化シリコン（ａ−ＳｉＣ）膜，非晶質シリコン・スズ（ａ−ＳｉＳｎ）膜などが適用できる。これらの非晶質半導体層は水素を０．１〜４０atomic%程度含有するようにして形成すると良い。例えば、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で１０ｐｐｍの触媒元素を含む水溶液をスピナーで基板を回転させて塗布するスピンコート法で触媒元素を含有する層３１０４を形成する。触媒元素にはニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元素を含有する層３１０４は、スピンコート法の他に印刷法やスプレー法、バーコーター法、或いはスパッタ法や真空蒸着法によって上記触媒元素の層を１〜５nmの厚さに形成しても良い。
【０１３２】
そして、図２３（Ｂ）に示す結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atom％以下にする。非晶質シリコン膜の含有水素量が成膜後において最初からこの値である場合にはこの熱処理は必ずしも必要でない。そして、ファーネスアニール炉を用い、窒素雰囲気中で５５０〜６００℃で１〜８時間の熱アニールを行う。以上の工程により結晶質シリコン膜から成る結晶質半導体層３１０５を得ることができる（図２３（Ｃ））。しかし、この熱アニールによって作製された結晶質半導体層３１０５は、光学顕微鏡観察により巨視的に観察すると局所的に非晶質領域が残存していることが観察されることがあり、このような場合、同様にラマン分光法では４８０ｃｍ-1にブロードなピークを持つ非晶質成分が観測される。そのため、熱アニールの後に実施例１で説明したレーザーアニール法で結晶質半導体層３１０５を処理してその結晶性を高めることは有効な手段として適用できる。
【０１３３】
図２４は同様に触媒元素を用いる結晶化法の実施例であり、触媒元素を含有する層をスパッタ法により形成するものである。まず、ガラス基板３２０１上に下地膜３２０２ａ、３２０２ｂ、非晶質構造を有する半導体層３２０３を２５〜８０nmの厚さで形成する。そして、非晶質構造を有する半導体層３２０３の表面に０．５〜５nm程度の酸化膜（図示せず）を形成する。このような厚さの酸化膜は、プラズマＣＶＤ法やスパッタ法などで積極的に該当する被膜を形成しても良いが、１００〜３００℃に基板を加熱してプラズマ化した酸素雰囲気中に非晶質構造を有する半導体層３２０３の表面を晒しても良いし、過酸化水素水（Ｈ2Ｏ2）を含む溶液に非晶質構造を有する半導体層３２０３の表面を晒して形成しても良い。或いは、酸素を含む雰囲気中で紫外線光を照射してオゾンを発生させ、そのオゾン雰囲気中に非晶質構造を有する半導体層３２０３を晒すことによっても形成できる。
【０１３４】
このようにして表面に薄い酸化膜を有する非晶質構造を有する半導体層３２０３上に前記触媒元素を含有する層３２０４をスパッタ法で形成する。この層の厚さに限定はないが、１０〜１００nm程度の厚さに形成すれば良い。例えば、Ｎｉをターゲットとして、Ｎｉ膜を形成することは有効な方法である。スパッタ法では、電界で加速された前記触媒元素から成る高エネルギー粒子の一部が基板側にも飛来し、非晶質構造を有する半導体層３２０３の表面近傍、または該半導体層表面に形成した酸化膜中に打ち込まれる。その割合はプラズマ生成条件や基板のバイアス状態によって異なるものであるが、好適には非晶質構造を有する半導体層３２０３の表面近傍や該酸化膜中に打ち込まれる触媒元素の量を１×１０11〜１×１０14atoms/cm3程度となるようにすると良い。
【０１３５】
その後、触媒元素を含有する層３２０４を選択的に除去する。例えば、この層がＮｉ膜で形成されている場合には、硝酸などの溶液で除去することが可能であり、または、フッ酸を含む水溶液で処理すればＮｉ膜と非晶質構造を有する半導体層３２０３上に形成した酸化膜を同時に除去できる。いずれにしても、非晶質構造を有する半導体層３２０３の表面近傍における触媒元素の量を１×１０11〜１×１０14atoms/cm3程度となるようにしておく。そして、図２４（Ｂ）で示すように、図２３（Ｂ）と同様にして熱アニールによる結晶化の工程を行い、結晶質半導体層３２０５を得ることができる（図２４（Ｃ））。
【０１３６】
図２３または図２４で作製された結晶質半導体層３１０５、３２０５から島状半導体層を作製すれば、実施例１、６と同様にしてアクティブマトリクス基板を完成させることができる。しかし、結晶化の工程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体層中には微量（１×１０17〜１×１０19atoms/cm3程度）の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。
【０１３７】
この目的におけるリン（Ｐ）によるゲッタリング処理は、不純物元素を活性化させる工程と同一の工程で行うことができる。この様子を図２５で説明する。ゲッタリングに必要なリン（Ｐ）の濃度は高濃度ｎ型不純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる（図２５で示す矢印の方向）。その結果その不純物領域には１×１０17〜１×１０19atoms/cm3程度の触媒元素が偏析した。このようにして作製したＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１３８】
[実施例９]
本実施例では実施例６で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。まず、図８（Ａ）に示すように、図１８（Ｂ）の状態のアクティブマトリクス基板に柱状スペーサから成るスペーサを形成する。スペーサは数μｍの粒子を散布して設ける方法でも良いが、ここでは基板全面に樹脂膜を形成した後これをパターニングして形成する方法を採用した。このようなスペーサの材料に限定はないが、例えば、ＪＳＲ社製のＮＮ７００を用い、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどにより１５０〜２００℃で加熱して硬化させる。このようにして作製されるスペーサは露光と現像処理の条件によって形状を異ならせることができるが、好ましくは、スペーサの形状は柱状で頂部が平坦な形状となるようにすると、対向側の基板を合わせたときに液晶表示パネルとしての機械的な強度を確保することができる。形状は円錐状、角錐状など特別の限定はないが、例えば円錐状としたときに具体的には、高さを１．２〜５μｍとし、平均半径を５〜７μｍ、平均半径と底部の半径との比を１対１．５とする。このとき側面のテーパー角は±１５°以下とする。
【０１３９】
スペーサの配置は任意に決定すれば良いが、好ましくは、図８（Ａ）で示すように、画素部においては画素電極１１６９のコンタクト部１２３１と重ねてその部分を覆うように柱状スペーサ１４０６を形成すると良い。コンタクト部１２３１は平坦性が損なわれこの部分では液晶がうまく配向しなくなるので、このようにしてコンタクト部１２３１にスペーサ用の樹脂を充填する形で柱状スペーサ１４０６を形成することでディスクリネーションなどを防止することができる。また、駆動回路のＴＦＴ上にもスペーサ１４０５ａ〜１４０５ｅを形成しておく。このスペーサは駆動回路部の全面に渡って形成しても良いし、図８（Ａ）で示すようにソース線およびドレイン線を覆うようにして設けても良い。
【０１４０】
その後、配向膜１４０７を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂を用いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。画素部に設けた柱状スペーサ１４０６の端部からラビング方向に対してラビングされない領域が２μｍ以下となるようにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のＴＦＴ上に形成したスペーサ１４０５ａ〜１４０５ｅにより静電気からＴＦＴを保護する効果を得ることができる。また図では説明しないが、配向膜１４０７を先に形成してから、スペーサ１４０６、１４０５ａ〜１４０５ｅを形成した構成としても良い。
【０１４１】
対向側の対向基板１４０１には、遮光膜１４０２、透明導電膜１４０３および配向膜１４０４を形成する。遮光膜１４０２はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜３００nmの厚さで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤１４０８で貼り合わせる。シール剤１４０８にはフィラー（図示せず）が混入されていて、このフィラーとスペーサ１４０６、１４０５ａ〜１４０５ｅによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料１４０９を注入する。液晶材料には公知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他に、電場に対して透過率が連続的に変化する電気光学応答性を示す、無しきい値反強誘電性混合液晶を用いることもできる。この無しきい値反強誘電性混合液晶には、Ｖ字型の電気光学応答特性を示すものもある。このようにして図８（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【０１４２】
図９はこのようなアクティブマトリクス基板の上面図を示し、画素部および駆動回路とスペーサおよびシール剤の位置関係を示す上面図である。実施例１で述べたガラス基板１１０１上に画素部１６０４の周辺に駆動回路として走査信号駆動回路１６０５と画像信号駆動回路１６０６が設けられている。さらに、その他ＣＰＵやメモリなどの信号処理回路１６０７も付加されていても良い。そして、これらの駆動回路は接続配線１６０３によって外部入出力端子１６０２と接続されている。画素部１６０４では走査信号駆動回路１６０５から延在するゲート配線群１６０８と画像信号駆動回路１６０６から延在するソース配線群１６０９がマトリクス状に交差して画素を形成し、各画素にはそれぞれ画素ＴＦＴ１２０４と保持容量１２０５が設けられている。
【０１４３】
図８において画素部において設けた柱状スペーサ１４０６は、すべての画素に対して設けても良いが、図９で示すようにマトリクス状に配列した画素の数個から数十個おきに設けても良い。即ち、画素部を構成する画素の全数に対するスペーサの数の割合は２０〜１００％とすることが可能である。また、駆動回路に設けるスペーサ１４０５ａ〜１４０５ｅはその全面を覆うように設けても良いし各ＴＦＴのソースおよびドレイン配線の位置にあわせて設けても良い。図９では駆動回路に設けるスペーサの配置を１６１０〜１６１２で示す。そして、図９に示すシール剤１６１３は、基板１１０１上の画素部１６０４および走査信号駆動回路１６０５、画像信号駆動回路１６０６、その他の信号処理回路１６０７の外側であって、外部入出力端子１６０２よりも内側に形成する。
【０１４４】
このような構成の液晶表示装置は、実施例６、７で示したアクティブマトリクス基板を用いて形成することができる。実施例６で示すアクティブマトリクス基板を用いれば反射型の液晶表示装置が得られ、実施例７で示すアクティブマトリクス基板を用いると透過型の液晶表示装置を得ることができる。
【０１４５】
[実施例１０］
本実施例では、本発明のＴＦＴ回路によるアクティブマトリクス型液晶表示装置を組み込んだ半導体装置（電気装置）について説明する。
【０１４６】
このような半導体装置としては、ビデオカメラ、デジタルカメラ、デジタルビデオディスクプレイヤー、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２６、図２７及び図２８に示す。
【０１４７】
図２６（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の信号制御回路に適用することができる。
【０１４８】
図２６（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の信号制御回路に適用することができる。
【０１４９】
図２６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の信号制御回路に適用できる。
【０１５０】
図２６（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２やその他の信号制御回路に適用することができる。
【０１５１】
図２６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【０１５２】
図２６（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２やその他の信号制御回路に適用することができる。
【０１５３】
図２７（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０１５４】
図２７（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０１５５】
なお、図２７（Ｃ）は、図２７（Ａ）及び図２７（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図２７（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１５６】
また、図２７（Ｄ）は、図２７（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図２７（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１５７】
ただし、図２７に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０１５８】
図２８（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の信号制御回路に適用することができる。
【０１５９】
図２８（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の信号回路に適用することができる。
【０１６０】
図２８（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１６１】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の半導体装置に適用することが可能である。また、本実施例の半導体装置は実施例１〜９のどのような組み合わせからなる構成を用いても実現することができる。
【０１６２】
[実施例１１］
本実施例では、本発明を用いてＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。なお、ＥＬ表示装置は発光装置（Light emitting device）又は、発光ダイオード（Light emitting diode）とも呼ばれる。さらに、本明細書中でのＥＬ装置は、例えばトリプレット発光装置またはシングレット発光装置を含む。
【０１６３】
図２９（Ａ）は本発明を用いたＥＬ表示装置の上面図である。図２９（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０１６４】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリング材）７００１が設けられている。
【０１６５】
また、図２９（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。
【０１６６】
駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０１６７】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１６８】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０１６９】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１７０】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０１７１】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１７２】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０１７３】
さらに、ＥＬ素子部を囲むようにして、カバー材６０００と基板４０１０の内側にシーリング材が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
【０１７４】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１７５】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１７６】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１７７】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１７８】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０１７９】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０１８０】
［実施例１２］
本実施例では、本発明を用いて実施例１１とは異なる形態のＥＬ表示装置を作製した例について、図３０（Ａ）、（Ｂ）を用いて説明する。図２９（Ａ）、（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０１８１】
図３０（Ａ）は本実施例のＥＬ表示装置の上面図であり、図３０（Ａ）をＡ-Ａ'で切断した断面図を図３０（Ｂ）に示す。
【０１８２】
実施例１１に従って、ＥＬ素子の表面を覆ってパッシベーション膜６００３までを形成する。
【０１８３】
さらに、EL素子を覆うようにして充填材６００４を設ける。この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１８４】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１８５】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１８６】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１８７】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０１８８】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシーリング材（接着剤として機能する）６００２によって接着される。このとき、シーリング材６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材６００２の内部に乾燥剤を添加してあっても良い。
【０１８９】
また、配線４０１６はシーリング材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材６００２の下を通ってＦＰＣ４０１７に電気的に接続される。
【０１９０】
［実施例１３］
ここでＥＬ表示パネルにおける画素部のさらに詳細な断面構造を図３１に、上面構造を図３２（Ａ）に、回路図を図３２（Ｂ）に示す。図３１、図３２（Ａ）及び図３２（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０１９１】
図３１において、基板３５０１上に設けられたスイッチング用ＴＦＴ３５０２は本発明のｎチャネル型ＴＦＴを用いて形成される（実施例１〜９参照）。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、ｐチャネル型ＴＦＴを用いて形成しても構わない。
【０１９２】
また、電流制御用ＴＦＴ３５０３は本発明のｎチャネル型ＴＦＴ（実施例１〜９参照）を用いて形成される。このとき、スイッチング用ＴＦＴ３５０２のドレイン配線３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ３５０２のゲート電極３９a、３９bを電気的に接続するゲート配線である。
【０１９３】
電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける本発明の構造は極めて有効である。
【０１９４】
ただし、駆動電圧が１０Ｖ以下（典型的には５Ｖ以下）の場合には、上記のような問題は発生しないため、図３５（Ａ）に示すように電流制御用ＴＦＴ３５０３を半導体層に、チャネル形成領域を挟んで、ソース領域及びドレイン領域を有する構造のＴＦＴを用いてもよい。または、図３５（Ｂ）に示すように半導体層に、チャネル形成領域を挟むように形成されたＬＤＤ領域とＬＤＤ領域の外側に設けられたソース領域、ドレイン領域を有する構造のＴＦＴを採用してもよい。
【０１９５】
また、本実施例では電流制御用ＴＦＴ３５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１９６】
また、図３２（Ａ）に示すように、電流制御用ＴＦＴ３５０３のゲート電極３７となる配線は３５０４で示される領域で、電流制御用ＴＦＴ３５０３のドレイン配線４０と絶縁膜を介して重なる。このとき、３５０４で示される領域ではコンデンサが形成される。このコンデンサ３５０４は電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線４０は電流供給線（電源線）３５０６に接続され、常に一定の電圧が加えられている。
【０１９７】
スイッチング用ＴＦＴ３５０２及び電流制御用ＴＦＴ３５０３の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良が起きる場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１９８】
また、４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３５０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０１９９】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２００】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,"Polymers for Light Emitting Diodes",Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０２０１】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２０２】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２０３】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２０４】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造のＥＬ層としている。そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２０５】
陽極４７まで形成された時点でＥＬ素子３５０５が完成する。なお、ここでいうＥＬ素子３５０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されたコンデンサを指す。図３２（Ａ）に示すように画素電極４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２０６】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０２０７】
以上のように本発明のＥＬ表示パネルは図３１のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０２０８】
なお、本実施例の構成は、実施例１〜９の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電気装置の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０２０９】
[実施例１４］
本実施例では、実施例１３に示した画素部において、ＥＬ素子３５０５の構造を反転させた構造について説明する。説明には図３３を用いる。なお、図３１の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２１０】
図３３において、電流制御用ＴＦＴ３５０３はｐチャネル型ＴＦＴを用いて形成される。作製プロセスは実施例１〜９を参照すれば良い。
【０２１１】
本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２１２】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうしてＥＬ素子３７０１が形成される。
【０２１３】
本実施例の場合、発光層５２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０２１４】
なお、本実施例の構成は、実施例１〜９の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電気装置の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０２１５】
[実施例１５］
本実施例では、図３２（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図３４（Ａ）〜（Ｃ）に示す。なお、本実施例において、３８０１はスイッチング用ＴＦＴ３８０２のソース配線、３８０３はスイッチング用ＴＦＴ３８０２のゲート配線、３８０４は電流制御用ＴＦＴ、３８０５はコンデンサ、３８０６、３８０８は電流供給線、３８０７はＥＬ素子とする。
【０２１６】
図３４（Ａ）は、二つの画素間で電流供給線３８０６を共通とした場合の例である。即ち、二つの画素が電流供給線３８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２１７】
また、図３４（Ｂ）は、電流供給線３８０８をゲート配線３８０３と平行に設けた場合の例である。なお、図３４（Ｂ）では電流供給線３８０８とゲート配線３８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線３８０８とゲート配線３８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２１８】
また、図３４（Ｃ）は、図３４（Ｂ）の構造と同様に電流供給線３８０８をゲート配線３８０３と平行に設け、さらに、二つの画素を電流供給線３８０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３８０８をゲート配線３８０３のいずれか一方と重なるように設けることも有効である。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２１９】
なお、本実施例の構成は、実施例１〜９の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電気装置の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０２２０】
［実施例１６］
実施例１３に示した図３２（Ａ）、（Ｂ）では電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためにコンデンサ３５０４を設ける構造としているが、コンデンサ３５０４を省略することも可能である。実施例１３の場合、電流制御用ＴＦＴ３５０３として実施例１〜９に示すような本発明のｎチャネル型ＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ３５０４の代わりとして積極的に用いる点に特徴がある。
【０２２１】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０２２２】
また、実施例１５に示した図３４（Ａ）〜（Ｃ）の構造においても同様に、コンデンサ３８０５を省略することは可能である。
【０２２３】
なお、本実施例の構成は、実施例１〜９の構成と自由に組み合わせて実施することが可能である。また、実施例１０の電気装置の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０２２４】
【発明の効果】
本発明を用いることで、同一の基板上に複数の機能回路が形成された半導体装置（ここでは具体的には電気光学装置）において、保持容量の下部電極となる半導体層に不純物元素を添加したため、下部電極の導電率を高くすることができ、さらに、エッチングの工程で薄くなったゲート絶縁膜を保持容量の誘電体として用いたため、工程数を増やすことなく小さな面積で大きなキャパシティを有する保持容量を形成することができる。また、保持容量が小さな面積ですむことから開口率をあげることもできる。
【０２２５】
また、その機能回路が要求する仕様に応じて適切な性能のＴＦＴを配置することが可能となり、その動作特性を大幅に向上させることができる。
【図面の簡単な説明】
【図１】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図２】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図３】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図４】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図５】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す断面図。
【図６】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す上面図。
【図７】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの作製工程を示す上面図。
【図８】 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図９】 液晶表示装置の入出力端子、配線、回路配置、スペーサ、シール剤の配置を説明する上面図。
【図１０】 液晶表示装置の入出力端子、配線回路配置を示す上面図。
【図１１】 液晶表示装置の構造を示す断面図。
【図１２】 液晶表示装置の構造を示す斜視図。
【図１３】 画素部を示す上面図。
【図１４】 液晶表示装置の回路ブロック図。
【図１５】 ゲート電極とＬＤＤ領域の位置関係を示す図。
【図１６】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１７】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１８】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１９】 ＬＤＤ領域の不純物元素の濃度分布を説明する図。
【図２０】 接続配線の端子部と異方性導電膜のコンタクト構造を示す断面図。
【図２１】 駆動回路のＴＦＴを示す断面図。
【図２２】 画素ＴＦＴの構成を示す断面図。
【図２３】 結晶質半導体層の作製工程を示す断面図。
【図２４】 結晶質半導体層の作製工程を示す断面図。
【図２５】 結晶質半導体層の作製工程を示す断面図。
【図２６】 半導体装置の一例を示す図。
【図２７】 半導体装置の一例を示す図。
【図２８】 半導体装置の一例を示す図。
【図２９】 ＥＬ表示装置の構造を示す図。
【図３０】 ＥＬ表示装置の構造を示す図。
【図３１】 ＥＬ表示装置の構造を示す図。
【図３２】 ＥＬ表示装置の構造を示す図。
【図３３】 ＥＬ表示装置の構造を示す図。
【図３４】 ＥＬ表示装置の構造を示す図。
【図３５】 ＥＬ表示装置の構造を示す図。
【図３６】 柱状スペーサの形状を示す図。
【図３７】 液晶表示装置の入力端子部の作製工程を示す図。
Claims (4)
- 画素ＴＦＴおよび保持容量を有する画素部を含む半導体装置であって、
前記画素ＴＦＴは、半導体層の第１の領域に設けられたチャネル形成領域、ソース領域およびドレイン領域、前記第１の領域に接したゲート絶縁膜ならびに該ゲート絶縁膜上のゲート電極を有し、
前記保持容量は、前記半導体層の第２の領域、該第２の領域に接した絶縁膜および該絶縁膜上の容量配線を有し、
前記第２の領域はｎ型またはｐ型を付与する不純物元素を含み、
前記第２の領域に接した前記絶縁膜の膜厚及び前記第１の領域の前記ソース領域及び前記ドレイン領域に接した前記ゲート絶縁膜の膜厚は、前記第１の領域の前記チャネル形成領域に接した前記ゲート絶縁膜の膜厚よりも薄く、
前記ゲート電極はテーパー部を有し、
前記ゲート絶縁膜は、前記ゲート電極の前記テーパー部の形状に沿うようなテーパー部を有し、
前記半導体層は、前記ゲート電極の前記テーパー部及び前記ゲート絶縁膜の前記テーパー部と重なる領域に、ＬＤＤ領域を有し、
前記ＬＤＤ領域の前記不純物元素の濃度は、前記ソース領域及び前記ドレイン領域より低く、かつ、前記チャネル形成領域に向かって徐々に低くなっていることを特徴とする半導体装置。 - 画素ＴＦＴおよび保持容量を有する画素部を含む半導体装置であって、
前記画素ＴＦＴは、半導体層の第１の領域に設けられたチャネル形成領域、ソース領域およびドレイン領域、前記第１の領域に接したゲート絶縁膜ならびに該ゲート絶縁膜上のゲート電極を有し、
前記画素ＴＦＴは、ｎチャネル型ＴＦＴであって、
前記保持容量は、前記半導体層の第２の領域、該第２の領域に接した絶縁膜および該絶縁膜上の容量配線を有し、
前記第２の領域は、一導電型を付与する不純物元素を１×１０２０ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲で含んでおり、
前記第２の領域に接した前記絶縁膜の膜厚及び前記第１の領域の前記ソース領域及び前記ドレイン領域に接した前記ゲート絶縁膜の膜厚は、前記第１の領域の前記チャネル形成領域に接した前記ゲート絶縁膜の膜厚よりも薄く、
前記ゲート絶縁膜は、前記ゲート電極の前記テーパー部の形状に沿うようなテーパー部を有し、
前記半導体層は、前記ゲート電極の前記テーパー部及び前記ゲート絶縁膜の前記テーパー部と重なる領域に、ＬＤＤ領域を有し、
前記ＬＤＤ領域の前記不純物元素の濃度は、前記ソース領域及び前記ドレイン領域より低く、かつ、前記チャネル形成領域に向かって徐々に低くなっていることを特徴とする半導体装置。 - 画素部および駆動回路を同一基板上に有する半導体装置であって、
前記画素部は画素ＴＦＴおよび保持容量を有し、
前記画素ＴＦＴは、半導体層の第１の領域に設けられたチャネル形成領域、ソース領域およびドレイン領域、前記第１の領域に接したゲート絶縁膜、該ゲート絶縁膜上のゲート電極を有し、
前記画素ＴＦＴは、ｎチャネル型ＴＦＴであって、
前記保持容量は、前記半導体層の第２の領域、該第２の領域に接した絶縁膜および該絶縁膜上の容量配線を有し、
前記駆動回路はｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴを有し、
前記駆動回路のｎチャネル型ＴＦＴの半導体層は、チャネル形成領域、ソース領域およびドレイン領域、ＬＤＤ領域、前記半導体層に接したゲート絶縁膜、該ゲート絶縁膜上のゲート電極を有し、該ゲート電極は、第１の導電層および第２の導電層を有し、
前記第２の導電層は、前記ゲート絶縁膜を介して前記ＬＤＤ領域と重なるように形成され、前記容量配線と同じ材料からなり、
前記第２の領域に接した前記絶縁膜の膜厚及び前記第１の領域の前記ソース領域及び前記ドレイン領域に接した前記ゲート絶縁膜の膜厚は、前記第１の領域の前記チャネル形成領域に接した前記ゲート絶縁膜の膜厚よりも薄く、
前記ゲート絶縁膜は、前記ゲート電極の前記テーパー部の形状に沿うようなテーパー部を有し、
前記半導体層は、前記ゲート電極の前記テーパー部及び前記ゲート絶縁膜の前記テーパー部と重なる領域に、ＬＤＤ領域を有し、
前記ＬＤＤ領域の前記不純物元素の濃度は、前記ソース領域及び前記ドレイン領域より低く、かつ、前記チャネル形成領域に向かって徐々に低くなっていることを特徴とする半導体装置。 - 画素ＴＦＴ及び保持容量を有する半導体装置の作製方法であって、
前記画素ＴＦＴの活性層と前記保持容量の下部電極とになる半導体層を形成し、
前記半導体層に接するように、前記画素ＴＦＴのゲート絶縁膜と前記保持容量の誘電体膜とになる絶縁膜を形成し、
前記絶縁膜上に前記画素ＴＦＴのゲート電極になる導電層を形成し、
前記導電層をエッチングしてテーパー部を有する前記ゲート電極を形成し、かつ、前記絶縁膜のうち前記ゲート電極が形成されていない領域をエッチングし膜厚を薄くして、前記ゲート電極の前記テーパー部の形状に沿うようなテーパー部を有する前記ゲート絶縁膜、及び、前記誘電体膜を形成し、
前記ゲート電極の前記テーパー部と前記ゲート絶縁膜と前記誘電体膜とを介して前記半導体層に不純物元素を添加して、前記ゲート電極と重なるチャネル形成領域と、前記ゲート電極の前記テーパー部及び前記ゲート絶縁膜の前記テーパー部に重なるＬＤＤ領域と、
前記ゲート電極と重ならないソース領域及びドレイン領域とを有する前記活性層、及び、
前記下部電極を形成し、
前記下部電極上に、前記誘電体膜を介して前記保持容量の上部電極を形成し、
前記不純物元素を添加する工程によって、前記ＬＤＤ領域の前記不純物元素の濃度は、
前記ソース領域及び前記ドレイン領域より低く、かつ、前記チャネル形成領域に向かって徐々に低くなることを特徴とする半導体装置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001017691A JP4939689B2 (ja) | 2000-01-26 | 2001-01-25 | 半導体装置およびその作製方法 |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000017425 | 2000-01-26 | ||
| JP2000017425 | 2000-01-26 | ||
| JP2000-27597 | 2000-02-04 | ||
| JP2000027597 | 2000-02-04 | ||
| JP2000-17425 | 2000-02-04 | ||
| JP2000027597 | 2000-02-04 | ||
| JP2001017691A JP4939689B2 (ja) | 2000-01-26 | 2001-01-25 | 半導体装置およびその作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001290171A JP2001290171A (ja) | 2001-10-19 |
| JP2001290171A5 JP2001290171A5 (ja) | 2008-03-13 |
| JP4939689B2 true JP4939689B2 (ja) | 2012-05-30 |
Family
ID=27342141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001017691A Expired - Fee Related JP4939689B2 (ja) | 2000-01-26 | 2001-01-25 | 半導体装置およびその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4939689B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11271067B2 (en) | 2019-01-25 | 2022-03-08 | Samsung Display Co., Ltd. | Conductive line for display device and display device including the same |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4402396B2 (ja) * | 2003-08-07 | 2010-01-20 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2005093874A (ja) * | 2003-09-19 | 2005-04-07 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP4413573B2 (ja) | 2003-10-16 | 2010-02-10 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
| JP2006098641A (ja) * | 2004-09-29 | 2006-04-13 | Seiko Epson Corp | 薄膜半導体装置、電気光学装置、および電子機器 |
| JP4301227B2 (ja) | 2005-09-15 | 2009-07-22 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法、電子機器並びにコンデンサー |
| KR100830381B1 (ko) * | 2005-09-15 | 2008-05-20 | 세이코 엡슨 가부시키가이샤 | 전기 광학 장치와 그 제조 방법, 전자 기기, 및 콘덴서 |
| JP4655943B2 (ja) | 2006-01-18 | 2011-03-23 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法、並びに導電層の接続構造 |
| JP2008122504A (ja) * | 2006-11-09 | 2008-05-29 | Mitsubishi Electric Corp | 表示装置とその製造方法 |
| KR100886429B1 (ko) | 2007-05-14 | 2009-03-02 | 삼성전자주식회사 | 반도체 소자 및 제조방법 |
-
2001
- 2001-01-25 JP JP2001017691A patent/JP4939689B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11271067B2 (en) | 2019-01-25 | 2022-03-08 | Samsung Display Co., Ltd. | Conductive line for display device and display device including the same |
| US11871628B2 (en) | 2019-01-25 | 2024-01-09 | Samsung Display Co., Ltd. | Method of manufacturing conductive line for display device including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001290171A (ja) | 2001-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080124 |
|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110322 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110419 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110526 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110920 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111109 |
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| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150302 Year of fee payment: 3 |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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