JP4413573B2 - 半導体装置及びその作製方法 - Google Patents

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Description

本発明は、半導体装置およびその作製方法に係わり、特にマスク枚数を低減することにより製造コストを低減できる半導体装置及びその作製方法に関する。
液晶表示装置を構成する基板にはトランジスタが配置される。トランジスタには、表示するために必要な画素トランジスタとそれを駆動する駆動回路トランジスタがある。画素トランジスタにはオフ電流を低減するために、LDD(lightly doped drain)構造のトランジスタが用いられる。駆動回路トランジスタには負荷電流が高く、高信頼性を得ると共に高いオン電流を得るために、ゲートオーバーラップLDD構造(GOLD構造)のトランジスタが用いられる。
また、大型パネルを作製しようとした場合、画素部のソース線、ゲート線に低抵抗配線を用いる必要がある。そのため、低抵抗配線をゲート電極として使用するか、別途低抵抗配線を作り込むプロセスとしていた。
特開2001−290171号公報(6〜10頁、図1〜5)
例えば、プロセス簡略化のためにNチャネル型トランジスタのみで透過型液晶パネルを作製しようとした場合、上述したようにGOLD構造、LDD構造のトランジスタを同時に作り込もうとすると、マスク枚数が少なくとも6枚必要であった。
また、ゲート電極材料として低抵抗のAlを用いた場合、Alの耐熱性が低いため、トランジスタの不純物領域を形成した後に高い温度で熱処理をかけられず、不純物領域を活性化しにくい。さらに、LDD領域上まで覆うようなGOLD構造のゲート電極を形成すると、そのゲート電極で覆われているLDD領域の部分をレーザで活性化することも困難である。しかし、活性化を行わないとトランジスタの信頼性が低下することがある。
また、ゲート電極に耐熱性材料を用いて不純物領域を十分に熱活性化した後、低抵抗配線を使ってGOLD構造を作製することも可能である。しかし、この場合でもマスク枚数が少なくとも6枚必要となり、マスク枚数を低減することが困難である。
今後、製造コストを削減するためには、さらにマスク枚数を低減することが求められる。
本発明は上記のような事情を考慮してなされたものであり、その目的は、マスク枚数を低減することにより製造コストを低減できる半導体装置及びその作製方法を提供することにある。
上記課題を解決するため、本発明に係る半導体装置の作製方法は、ソース領域、ドレイン領域及びLDD領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に層間絶縁膜を形成し、
前記層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第1の開孔部を形成すると共に前記LDD領域上に位置する第2の開孔部を形成し、
前記第2の開孔部内にゲート電極及びLDD領域を覆うように導電膜からなる第2ゲート電極を形成すると共に前記層間絶縁膜上に該導電膜からなる画素電極を形成し、
前記第1の開孔部内の前記ゲート絶縁膜を除去し、
前記第1の開孔部内及び前記層間絶縁膜上に、前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする。
上記半導体装置の作製方法によれば、ソース及びドレイン領域に接続するための配線を形成する第1の開孔部を形成する際、加工を2回に分けて行っている。1回目の加工で層間絶縁膜を加工し、2回目の加工でゲート絶縁膜を加工している。このように2回に分けることにより、1回目の加工時にGOLD構造を形成するための第2の開孔部を同時に加工することができる。そして、第2ゲート電極を形成した後に2回目の加工を行うため、2回目の加工時に加工用マスクを必要とせず、第2ゲート電極及び層間絶縁膜をマスクとしてゲート絶縁膜を加工することが可能となる。その結果、第1の開孔部を1回で加工する場合に比べてマスクの枚数を減らすことができる。
本発明に係る半導体装置の作製方法は、ソース領域、ドレイン領域及びLDD領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に層間絶縁膜を形成し、
前記層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第1の開孔部を形成すると共に前記LDD領域上に位置する第2の開孔部を形成し、
前記第2の開孔部内にゲート電極及びLDD領域を覆うように第1の導電膜からなる第2ゲート電極を形成すると共に前記層間絶縁膜上に該第1の導電膜からなる配線を形成し、
前記第1の開孔部内の前記ゲート絶縁膜を除去し、
前記第1の開孔部内及び前記層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第2の導電膜からなるソース電極及びドレイン電極を形成すると共に前記層間絶縁膜上に該第2の導電膜からなる画素電極を形成することを特徴とする。
本発明に係る半導体装置の作製方法は、ソース領域、ドレイン領域及びLDD領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
前記第1の層間絶縁膜及び前記第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第1の開孔部を形成すると共に前記LDD領域上に位置する第2の開孔部を形成し、
前記第2の開孔部内にゲート電極及びLDD領域を覆うように導電膜からなる第2ゲート電極を形成すると共に前記第2の層間絶縁膜上に該導電膜からなる画素電極を形成し、
前記第1の開孔部内の前記ゲート絶縁膜を除去し、
前記第1の開孔部内及び前記第2の層間絶縁膜上に、前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする。
上記半導体装置の作製方法によれば、ソース及びドレイン領域に接続するための配線を形成する第1の開孔部を形成する際、加工を2回に分けて行っている。1回目の加工で第1及び第2の層間絶縁膜を加工し、2回目の加工でゲート絶縁膜を加工している。このように2回に分けることにより、1回目の加工時にGOLD構造を形成するための第2の開孔部を同時に加工することができる。そして、第2ゲート電極を形成した後に2回目の加工を行うため、2回目の加工時に加工用マスクを必要とせず、第2ゲート電極及び第2の層間絶縁膜をマスクとしてゲート絶縁膜を加工することが可能となる。その結果、第1の開孔部を1回で加工する場合に比べてマスクの枚数を減らすことができる。
本発明に係る半導体装置の作製方法は、ソース領域、ドレイン領域及びLDD領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
前記第1の層間絶縁膜及び前記第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第1の開孔部を形成すると共に前記LDD領域上に位置する第2の開孔部を形成し、
前記第2の開孔部内にゲート電極及びLDD領域を覆うように第1の導電膜からなる第2ゲート電極を形成すると共に前記第2の層間絶縁膜上に該第1の導電膜からなる配線を形成し、
前記第1の開孔部内の前記ゲート絶縁膜を除去し、
前記第1の開孔部内及び前記第2の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第2の導電膜からなるソース電極及びドレイン電極を形成すると共に前記第2の層間絶縁膜上に該第2の導電膜からなる画素電極を形成することを特徴とする。
本発明に係る半導体装置の作製方法は、ソース領域、ドレイン領域及びLDD領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
前記第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第1の開孔部を形成すると共に前記LDD領域上に位置する第2の開孔部を形成し、
前記第2の開孔部内にゲート電極及びLDD領域を覆うように導電膜からなる第2ゲート電極を形成すると共に前記第2の層間絶縁膜上に該導電膜からなる画素電極を形成し、
前記第1の開孔部内の前記第1の層間絶縁膜及び前記ゲート絶縁膜を除去し、
前記第1の開孔部内及び前記第2の層間絶縁膜上に、前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする。
上記半導体装置の作製方法によれば、ソース及びドレイン領域に接続するための配線を形成する第1の開孔部を加工する際、加工を2回に分けて行っている。1回目の加工で第2の層間絶縁膜を加工し、2回目の加工で第1の層間絶縁膜及びゲート絶縁膜を加工している。このように2回に分けることにより、1回目の加工時にGOLD構造を形成するための第2の開孔部を同時に加工することができる。そして、第2ゲート電極を形成した後に2回目の加工を行うため、2回目の加工時に加工用マスクを必要とせず、第2ゲート電極及び第2の層間絶縁膜をマスクとして第1の層間絶縁膜及びゲート絶縁膜を加工することが可能となる。その結果、第1の開孔部を1回で加工する場合に比べてマスクの枚数を減らすことができる。
また、本発明に係る半導体装置の作製方法においては、前記第2の開孔部を形成する際、前記第2の層間絶縁膜に更に第3の開孔部を形成し、前記画素電極を形成する際、前記第3の開孔部内に前記導電膜からなる第1の容量電極を形成し、前記配線を形成する際、前記第3の開孔部内に第2の容量電極を形成することにより、前記第1及び第2の容量電極を備えた容量部を形成することも可能である。
本発明に係る半導体装置の作製方法は、ソース領域、ドレイン領域及びLDD領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
前記第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第1の開孔部を形成すると共に前記LDD領域上に位置する第2の開孔部を形成し、
前記第2の開孔部内にゲート電極及びLDD領域を覆うように第1の導電膜からなる第2ゲート電極を形成すると共に前記第2の層間絶縁膜上に該第1の導電膜からなる配線を形成し、
前記第1の開孔部内の前記第1の層間絶縁膜及び前記ゲート絶縁膜を除去し、
前記第1の開孔部内及び前記第2の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第2の導電膜からなるソース電極及びドレイン電極を形成すると共に前記第2の層間絶縁膜上に該第2の導電膜からなる画素電極を形成することを特徴とする。
本発明に係る半導体装置の作製方法は、ソース領域、ドレイン領域及びLDD領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
前記第2の層間絶縁膜及び前記第1の層間絶縁膜をエッチング加工することにより、該第1の層間絶縁膜及び該第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第1の開孔部を形成すると共に前記LDD領域上に位置する第2の開孔部を形成し、
前記第2の開孔部内及び前記第2の層間絶縁膜上に第1の導電膜を形成し、
前記第1の導電膜をエッチング加工することにより、前記開孔部内にゲート電極及びLDD領域を覆うように該第1の導電膜からなる第2ゲート電極を形成すると共に前記第2の層間絶縁膜上に該第1の導電膜からなる画素電極を形成し、
前記第1の開孔部内の前記ゲート絶縁膜をエッチング除去し、
前記第1の開孔部内及び前記第2の層間絶縁膜上に第2の導電膜を成膜し、
前記第2の導電膜をエッチング加工することにより、前記第1の開孔部内及び前記第2の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする。
本発明に係る半導体装置の作製方法は、ソース領域、ドレイン領域及びLDD領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
前記第2の層間絶縁膜及び前記第1の層間絶縁膜をエッチング加工することにより、該第1の層間絶縁膜及び該第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第1の開孔部を形成すると共に前記LDD領域上に位置する第2の開孔部を形成し、
前記第2の開孔部内及び前記第2の層間絶縁膜上に第1の導電膜を形成し、
前記第1の導電膜をエッチング加工することにより、前記第2の開孔部内にゲート電極及びLDD領域を覆うように該第1の導電膜からなる第2ゲート電極を形成すると共に前記第2の層間絶縁膜上に該第1の導電膜からなる配線を形成し、
前記第1の開孔部内の前記ゲート絶縁膜をエッチング除去し、
前記第1の開孔部内及び前記第2の層間絶縁膜上に第2の導電膜を成膜し、
前記第2の導電膜をエッチング加工することにより、前記第1の開孔部内及び前記第2の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された前記第2の導電膜からなるソース電極及びドレイン電極を形成すると共に前記第2の層間絶縁膜上に該第2の導電膜からなる画素電極を形成することを特徴とする。
本発明に係る半導体装置の作製方法は、ソース領域、ドレイン領域及びLDD領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
前記第2の層間絶縁膜をエッチング加工することにより、該第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第1の開孔部を形成すると共に前記LDD領域上に位置する第2の開孔部を形成し、
前記第2の開孔部内及び前記第2の層間絶縁膜上に第1の導電膜を形成し、
前記第1の導電膜をエッチング加工することにより、前記第2の開孔部内にゲート電極及びLDD領域を覆うように該第1の導電膜からなる第2ゲート電極を形成すると共に前記第2の層間絶縁膜上に該第1の導電膜からなる画素電極を形成し、
前記第1の開孔部内の前記第1の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去し、
前記第1の開孔部内及び前記第2の層間絶縁膜上に第2の導電膜を成膜し、
前記第2の導電膜をエッチング加工することにより、前記第1の開孔部内及び前記第2の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする。
本発明に係る半導体装置の作製方法は、ソース領域、ドレイン領域及びLDD領域を有する半導体層、ゲート絶縁膜及びゲート電極を形成し、
前記ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
前記第2の層間絶縁膜をエッチング加工することにより、該第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第1の開孔部を形成すると共に前記LDD領域上に位置する第2の開孔部を形成し、
前記第2の開孔部内及び前記第2の層間絶縁膜上に第1の導電膜を形成し、
前記第1の導電膜をエッチング加工することにより、前記第2の開孔部内にゲート電極及びLDD領域を覆うように該第1の導電膜からなる第2ゲート電極を形成すると共に前記第2の層間絶縁膜上に該第1の導電膜からなる配線を形成し、
前記第1の開孔部内の前記第1の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去し、
前記第1の開孔部内及び前記第2の層間絶縁膜上に第2の導電膜を成膜し、
前記第2の導電膜をエッチング加工することにより、前記第1の開孔部内及び前記第2の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された該第2の導電膜からなるソース電極及びドレイン電極を形成すると共に前記第2の層間絶縁膜上に該第2の導電膜からなる画素電極を形成することを特徴とする。
本発明に係る半導体装置の作製方法は、基板上に第1の半導体層及び第2の半導体層を形成し、
前記第1の半導体層、前記第2の半導体層及び前記基板の上にゲート絶縁膜を形成し、
前記第1の半導体層及び前記第2の半導体層それぞれのソース領域及びドレイン領域に不純物を導入し、
前記第1の半導体層及び前記第2の半導体層それぞれの上に前記ゲート絶縁膜を介してゲート電極を形成し、
前記第1の半導体層及び前記第2の半導体層それぞれのLDD領域に不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
前記第2の層間絶縁膜及び前記第1の層間絶縁膜をエッチング加工することにより、該第1の層間絶縁膜及び該第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第1の開孔部を形成すると共に前記第1の半導体層のLDD領域上に位置する第2の開孔部を形成し、
前記第2の開孔部内及び前記第2の層間絶縁膜上に第1の導電膜を形成し、
前記第1の導電膜をエッチング加工することにより、前記第2の開孔部内にゲート電極及びLDD領域を覆うように該第1の導電膜からなる第2ゲート電極を形成すると共に前記第2の層間絶縁膜上に該第1の導電膜からなる画素電極を形成し、
前記第1の開孔部内の前記ゲート絶縁膜をエッチング除去し、
前記第1の開孔部内及び前記第2の層間絶縁膜上に第2の導電膜を成膜し、
前記第2の導電膜をエッチング加工することにより、前記第1の開孔部内及び前記第2の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする。
また、本発明に係る半導体装置の作製方法においては、前記配線を形成する際、該配線が前記第2ゲート電極上にも形成されることも可能である。特に、第2ゲート電極として透明性導電膜を用いた場合に、第2ゲート電極上に形成した配線がTFTへの光の照射を防止するための遮光膜として機能する効果が得られる。
また、本発明に係る半導体装置の作製方法においては、前記第1の開孔部内の前記ゲート絶縁膜をエッチング除去する際、前記第2ゲート電極を形成するときにエッチングマスクとして用いたレジスト、前記第2ゲート電極、前記画素電極及び前記第2の層間絶縁膜のうちの少なくとも一つをエッチングマスクとして使用することも可能である。
本発明に係る半導体装置の作製方法は、基板上に第1の半導体層及び第2の半導体層を形成し、
前記第1の半導体層、前記第2の半導体層及び前記基板の上にゲート絶縁膜を形成し、
前記第1の半導体層及び前記第2の半導体層それぞれのソース領域及びドレイン領域に不純物を導入し、
前記第1の半導体層及び前記第2の半導体層それぞれの上に前記ゲート絶縁膜を介してゲート電極を形成し、
前記第1の半導体層及び前記第2の半導体層それぞれのLDD領域に不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
前記第2の層間絶縁膜及び前記第1の層間絶縁膜をエッチング加工することにより、該第1の層間絶縁膜及び該第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第1の開孔部を形成すると共に前記第1の半導体層のLDD領域上に位置する第2の開孔部を形成し、
前記第2の開孔部内及び前記第2の層間絶縁膜上に第1の導電膜を形成し、
前記第1の導電膜をエッチング加工することにより、前記第2の開孔部内にゲート電極及びLDD領域を覆うように該第1の導電膜からなる第2ゲート電極を形成すると共に前記第2の層間絶縁膜上に該第1の導電膜からなる配線を形成し、
前記第1の開孔部内の前記ゲート絶縁膜をエッチング除去し、
前記第1の開孔部内及び前記第2の層間絶縁膜上に第2の導電膜を成膜し、
前記第2の導電膜をエッチング加工することにより、前記第1の開孔部内及び前記第2の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続された且つ前記配線に接続されたソース電極及びドレイン電極を形成すると共に前記第2の層間絶縁膜上に該第2の導電膜からなる画素電極を形成することを特徴とする。
また、本発明に係る半導体装置の作製方法においては、前記第1の開孔部内の前記ゲート絶縁膜をエッチング除去する際、前記第2ゲート電極を形成するときにエッチングマスクとして用いたレジスト、前記第2ゲート電極、前記配線及び前記第2の層間絶縁膜のうちの少なくとも一つをエッチングマスクとして使用することも可能である。
本発明に係る半導体装置の作製方法は、基板上に第1の半導体層及び第2の半導体層を形成し、
前記第1の半導体層、前記第2の半導体層及び前記基板の上にゲート絶縁膜を形成し、
前記第1の半導体層及び前記第2の半導体層それぞれのソース領域及びドレイン領域に不純物を導入し、
前記第1の半導体層及び前記第2の半導体層それぞれの上に前記ゲート絶縁膜を介してゲート電極を形成し、
前記第1の半導体層及び前記第2の半導体層それぞれのLDD領域に不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
前記第2の層間絶縁膜をエッチング加工することにより、該第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第1の開孔部を形成すると共に前記第1の半導体層のLDD領域上に位置する第2の開孔部を形成し、
前記第2の開孔部内及び前記第2の層間絶縁膜上に第1の導電膜を形成し、
前記第1の導電膜をエッチング加工することにより、前記第2の開孔部内にゲート電極及びLDD領域を覆うように該第1の導電膜からなる第2ゲート電極を形成すると共に前記第2の層間絶縁膜上に該第1の導電膜からなる画素電極を形成し、
前記第1の開孔部内の前記第1の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去し、
前記第1の開孔部内及び前記第2の層間絶縁膜上に第2の導電膜を成膜し、
前記第2の導電膜をエッチング加工することにより、前記第1の開孔部内及び前記第2の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続された配線を形成することを特徴とする。
また、本発明に係る半導体装置の作製方法においては、前記第1の開孔部内の前記第1の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去する際、前記第2ゲート電極を形成するときにエッチングマスクとして用いたレジスト、前記第2ゲート電極、前記画素電極及び前記第2の層間絶縁膜のうちの少なくとも一つをエッチングマスクとして使用することも可能である。
また、本発明に係る半導体装置の作製方法においては、前記第1の層間絶縁膜に耐熱性材料膜を用い、前記第1の層間絶縁膜を形成した後に、熱活性化処理を施すことも可能である。
本発明に係る半導体装置の作製方法は、基板上に第1の半導体層及び第2の半導体層を形成し、
前記第1の半導体層、前記第2の半導体層及び前記基板の上にゲート絶縁膜を形成し、
前記第1の半導体層及び前記第2の半導体層それぞれのソース領域及びドレイン領域に不純物を導入し、
前記第1の半導体層及び前記第2の半導体層それぞれの上に前記ゲート絶縁膜を介してゲート電極を形成し、
前記第1の半導体層及び前記第2の半導体層それぞれのLDD領域に不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
前記第2の層間絶縁膜をエッチング加工することにより、該第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置する第1の開孔部を形成すると共に前記第1の半導体層のLDD領域上に位置する第2の開孔部を形成し、
前記第2の開孔部内及び前記第2の層間絶縁膜上に第1の導電膜を形成し、
前記第1の導電膜をエッチング加工することにより、前記第2の開孔部内にゲート電極及びLDD領域を覆うように該第1の導電膜からなる第2ゲート電極を形成すると共に前記第2の層間絶縁膜上に該第1の導電膜からなる配線を形成し、
前記第1の開孔部内の前記第1の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去し、
前記第1の開孔部内及び前記第2の層間絶縁膜上に第2の導電膜を成膜し、
前記第2の導電膜をエッチング加工することにより、前記第1の開孔部内及び前記第2の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された該第2の導電膜からなるソース電極及びドレイン電極を形成すると共に前記第2の層間絶縁膜上に該第2の導電膜からなる画素電極を形成することを特徴とする。
また、本発明に係る半導体装置の作製方法においては、前記第1の開孔部内の前記第1の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去する際、前記第2ゲート電極を形成するときにエッチングマスクとして用いたレジスト、前記第2ゲート電極、前記配線及び前記第2の層間絶縁膜のうちの少なくとも一つをエッチングマスクとして使用することも可能である。
また、本発明に係る半導体装置の作製方法においては、前記ソース領域及び前記ドレイン領域に不純物を導入し、前記LDD領域に不純物を導入した後に、前記ソース領域、前記ドレイン領域及び前記LDD領域をレーザ照射又は熱処理により活性化することも可能である。
また、本発明に係る半導体装置の作製方法においては、前記ゲート電極がAlまたはAl合金からなる膜もしくはAlまたはAl合金からなる膜を含む積層構造膜により形成されていることが好ましい。
また、本発明に係る半導体装置の作製方法においては、前記第1の層間絶縁膜が窒化珪素膜であり、前記第2の層間絶縁膜が有機樹脂であることが好ましい。
本発明に係る半導体装置は、ソース領域、ドレイン領域及びLDD領域を有する半導体層と、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記層間絶縁膜に形成され、前記LDD領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記LDD領域を覆うように配置された導電膜からなる第2ゲート電極と、
前記層間絶縁膜上に形成された該導電膜からなる画素電極と、
前記コンタクトホール内及び前記層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続された配線と、
を具備することを特徴とする。
本発明に係る半導体装置は、ソース領域、ドレイン領域及びLDD領域を有する半導体層と、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記層間絶縁膜に形成され、前記LDD領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記LDD領域を覆うように配置された第1の導電膜からなる第2ゲート電極と、
前記層間絶縁膜上に形成された該第1の導電膜からなる配線と、
前記コンタクトホール内及び前記層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第2の導電膜からなるソース電極及びドレイン電極と、
前記層間絶縁膜上に形成された該第2の導電膜からなる画素電極と、
を具備することを特徴とする。
本発明に係る半導体装置は、ソース領域、ドレイン領域及びLDD領域を有する半導体層と、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第1の層間絶縁膜と、
前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、
前記第1の層間絶縁膜、前記第2の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第1の層間絶縁膜及び前記第2の層間絶縁膜に形成され、前記LDD領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記LDD領域を覆うように配置された導電膜からなる第2ゲート電極と、
前記第2の層間絶縁膜上に形成された該導電膜からなる画素電極と、
前記コンタクトホール内及び前記第2の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続された配線と、
を具備することを特徴とする。
本発明に係る半導体装置は、ソース領域、ドレイン領域及びLDD領域を有する半導体層と、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第1の層間絶縁膜と、
前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、
前記第1の層間絶縁膜、前記第2の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第1の層間絶縁膜及び前記第2の層間絶縁膜に形成され、前記LDD領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記LDD領域を覆うように配置された第1の導電膜からなる第2ゲート電極と、
前記第2の層間絶縁膜上に形成された該第1の導電膜からなる配線と、
前記コンタクトホール内及び前記第2の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第2の導電膜からなるソース電極及びドレイン電極と、
前記第2の層間絶縁膜上に形成された前記第2の導電膜からなる画素電極と、
を具備することを特徴とする。
本発明に係る半導体装置は、ソース領域、ドレイン領域及びLDD領域を有する半導体層と、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第1の層間絶縁膜と、
前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、
前記第1の層間絶縁膜、前記第2の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第2の層間絶縁膜に形成され、前記LDD領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記LDD領域を覆うように配置された導電膜からなる第2ゲート電極と、
前記第2の層間絶縁膜上に形成された該導電膜からなる画素電極と、
前記コンタクトホール内及び前記第2の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続された配線と、
を具備することを特徴とする。
本発明に係る半導体装置は、ソース領域、ドレイン領域及びLDD領域を有する半導体層と、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第1の層間絶縁膜と、
前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、
前記第1の層間絶縁膜、前記第2の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第2の層間絶縁膜に形成され、前記LDD領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記LDD領域を覆うように配置された第1の導電膜からなる第2ゲート電極と、
前記第2の層間絶縁膜上に形成された該第1の導電膜からなる配線と、
前記コンタクトホール内及び前記第2の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第2の導電膜からなるソース電極及びドレイン電極と、
前記第2の層間絶縁膜上に形成された該第2の導電膜からなる画素電極と、
を具備することを特徴とする。
本発明に係る半導体装置は、第1の半導体層及び第2の半導体層と、
前記第1の半導体層及び前記第2の半導体層それぞれに形成されたソース領域及びドレイン領域と、
前記第1の半導体層及び前記第2の半導体層それぞれの上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第1の層間絶縁膜と、
前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、
前記第1の層間絶縁膜、前記第2の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第1の層間絶縁膜及び前記第2の層間絶縁膜に形成され、前記第1の半導体層のLDD領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記LDD領域を覆うように配置された導電膜からなる第2ゲート電極と、
前記第2の層間絶縁膜上に形成された該導電膜からなる画素電極と、
前記コンタクトホール内及び前記第2の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続された配線と、
を具備することを特徴とする。
また、本発明に係る半導体装置においては、前記配線が前記第2ゲート電極上にも形成されることも可能である。
本発明に係る半導体装置は、第1の半導体層及び第2の半導体層と、
前記第1の半導体層及び前記第2の半導体層それぞれに形成されたソース領域及びドレイン領域と、
前記第1の半導体層及び前記第2の半導体層それぞれの上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第1の層間絶縁膜と、
前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、
前記第1の層間絶縁膜、前記第2の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第1の層間絶縁膜及び前記第2の層間絶縁膜に形成され、前記第1の半導体層のLDD領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記LDD領域を覆うように配置された第1の導電膜からなる第2ゲート電極と、
前記第2の層間絶縁膜上に形成された該第1の導電膜からなる配線と、
前記コンタクトホール内及び前記第2の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第2の導電膜からなるソース電極及びドレイン電極と、
前記第2の層間絶縁膜上に形成された該第2の導電膜からなる画素電極と、
を具備することを特徴とする。
本発明に係る半導体装置は、第1の半導体層及び第2の半導体層と、
前記第1の半導体層及び前記第2の半導体層それぞれに形成されたソース領域及びドレイン領域と、
前記第1の半導体層及び前記第2の半導体層それぞれの上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第1の層間絶縁膜と、
前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、
前記第1の層間絶縁膜、前記第2の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第2の層間絶縁膜に形成され、前記第1の半導体層のLDD領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記LDD領域を覆うように配置された導電膜からなる第2ゲート電極と、
前記第2の層間絶縁膜上に形成された該導電膜からなる画素電極と、
前記コンタクトホール内及び前記第2の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続された配線と、
を具備することを特徴とする。
また、本発明に係る半導体装置においては、前記第1の層間絶縁膜に耐熱性材料膜を用いることも可能である。
本発明に係る半導体装置は、第1の半導体層及び第2の半導体層と、
前記第1の半導体層及び前記第2の半導体層それぞれに形成されたソース領域及びドレイン領域と、
前記第1の半導体層及び前記第2の半導体層それぞれの上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜の上に形成された第1の層間絶縁膜と、
前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、
前記第1の層間絶縁膜、前記第2の層間絶縁膜及び前記ゲート絶縁膜に形成され、前記ソース領域及び前記ドレイン領域それぞれの上に位置するコンタクトホールと、
前記第2の層間絶縁膜に形成され、前記第1の半導体層のLDD領域上に位置する開孔部と、
前記開孔部内に形成され、前記ゲート電極及び前記LDD領域を覆うように配置された第1の導電膜からなる第2ゲート電極と、
前記第2の層間絶縁膜上に形成された該第1の導電膜からなる配線と、
前記コンタクトホール内及び前記第2の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに接続され且つ前記配線に接続された第2の導電膜からなるソース電極及びドレイン電極と、
前記第2の層間絶縁膜上に形成された該第2の導電膜からなる画素電極と、
を具備することを特徴とする。
以上説明したように本発明によれば、マスク枚数を低減することにより製造コストを低減できる半導体装置及びその作製方法を提供することができる。
発明を実施するための形態
以下、図面を参照して本発明の実施の形態について説明する。
(実施の形態1)
図1(A)〜(E)は、本発明の実施の形態1による半導体装置の作製方法を示す断面図である。
まず、図1(A)に示すように、ガラス基板1を用意し、このガラス基板1の上に酸化窒化シリコン膜等からなる下地絶縁膜2を形成する。なお、下地絶縁膜2は、ガラス基板1中に含まれるアルカリ金属が半導体層中に拡散しないようにバリア膜(可動イオン防止膜)として形成するものであり、例えば膜厚50〜100nmのSiN膜およびその上に応力緩和層としての膜厚50〜100nmのSiO膜をCVD法またはスパッタ法で形成したものを使用する。また、前記SiN膜に代えて酸素を含有した窒化珪素膜(SiNO膜)を用いても良いし、前記SiO膜に代えて窒素を含有した酸化珪素膜(SiON膜)またはTEOS膜を用いても良い。また、ガラス基板に代えて石英基板を使用しても良い。
次に、下地絶縁膜2の上に40〜100nmの非晶質珪素膜をプラズマCVD法、減圧CVD法もしくはスパッタ法を用いて成膜する。
次いで、非晶質珪素膜の上に、金属元素を含む溶液、例えば重量換算で1〜100ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーでスピンコート法により塗布して触媒元素含有層(図示せず)を形成する。なお、ここでは、ニッケルを含む溶液を用いているが、他の金属元素を含む溶液を用いることも可能である。他の金属元素としては、鉄、コバルト、ルテニウム、パラジウム、オスミウム、イリジウム、白金、銅、金などの群より選ばれた1種または複数種を用いることも可能である。
この後、例えば550℃の温度、1時間の加熱時間で基板1を加熱処理することにより、非晶質珪素膜が含有する水素を放出させる。次に、基板1を500〜650℃の温度で1〜24時間の加熱時間(例えば550℃で4時間の加熱時間)で加熱することにより、下地絶縁膜2上に結晶性珪素膜を形成する。この際の加熱方法はレーザ照射によるものであっても良い。
次に、結晶性珪素膜の結晶性をよりよくするために、結晶性珪素膜にレーザ光を照射する。
この後、結晶性珪素膜上にレジスト膜(図示せず)を塗布し、このレジスト膜を露光、現像することにより、結晶性珪素膜上には第1のレジストパターンが形成される。次いで、第1のレジストパターンをマスクとして結晶性珪素膜をエッチング加工することにより、下地絶縁膜2上には該結晶性珪素膜からなる島状の半導体層(活性層)3,4が形成される。
次いで、半導体層3,4および下地絶縁膜2の上にプラズマCVD法またはスパッタ法によりSiON膜からなるゲート絶縁膜5を形成する。次いで、半導体層3,4のソース領域及びドレイン領域10〜15に高濃度不純物をドーピングする。次いで、ゲート絶縁膜5の上に第1の導電膜を成膜する。第1の導電膜はAlまたはAl合金からなる膜で形成されていても良いし、AlまたはAl合金からなる膜を含む積層構造膜であっても良い。尚、第1の導電膜を形成する前に、トランジスタのしきい値電圧を調整するためのチャネルドープを行ってもよい。
この後、第1の導電膜上にフォトレジスト膜を塗布し、このフォトレジスト膜(図示せず)を露光、現像することにより、第1の導電膜上には第2のレジストパターンが形成される。次に、第2のレジストパターンをマスクとして第1の導電膜を選択的にエッチングする。これにより、半導体層3上にはゲート絶縁膜5を介して第1の導電膜からなるゲート電極6が形成され、半導体層4上にはゲート絶縁膜5を介して第1の導電膜からなるゲート電極7〜9が形成され、図示せぬ領域にゲート配線が形成される。尚、ゲート電極及びゲート配線にAlまたはAl合金もしくはAlまたはAl合金からなる膜を含む積層構造膜を用いることにより、本実施の形態による半導体装置を大型パネルに適用することが可能となる。次いで、第2のレジストパターンを除去する。
次いで、LDD領域16〜23を形成するための低濃度不純物を半導体層3,4にドーピングする。尚、LDD領域は少なくともドレイン領域側に形成されていれば良い。
次いで、ソース及びドレイン領域10〜15、LDD領域16〜23にレーザを照射して活性化を行う。尚、本実施の形態では、ゲート電極6〜9に耐熱性の低いAlまたはAl合金もしくはAlまたはAl合金からなる膜を含む積層構造膜を用いているため、レーザアニール法により半導体層に導入した不純物の活性化を行っているが、耐熱性の高い材料をゲート電極に用いれば、レーザアニール法以外の方法、例えば、炉アニール法、ランプアニール法などの熱処理法を用いて不純物の活性化を行うことが可能である。そして、この熱処理により、チャネル領域に含まれるNiが高濃度不純物領域(ソースおよびドレイン領域)に取り込まれてゲッタリングを行うことができる。
次いで、ゲート電極6〜9及びゲート絶縁膜5を含む全面上に窒化珪素膜(SiN膜)からなる第1の層間絶縁膜24を成膜する。次いで、第1の層間絶縁膜24の上に有機樹脂(例えばアクリル)などの自己平坦性のある第2の層間絶縁膜25を形成する。
この後、図1(B)に示すように、第2の層間絶縁膜25の上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、第2の層間絶縁膜25上には第3のレジストパターンが形成される。次いで、第3のレジストパターンをマスクとして第1及び第2の層間絶縁膜24,25をエッチング加工する。これにより、第1及び第2の層間絶縁膜24,25には、ソース及びドレイン領域10〜12,14の上方に位置するコンタクトホール25a,25c〜25eが形成され、ゲート電極6及びLDD領域16,17の上方に位置する開孔部25bが形成される。開孔部25bはGOLD構造を形成するための開孔である。コンタクトホール25a,25c〜25e及び開孔部25bによりゲート絶縁膜5が露出する。
次に、図1(C)に示すように、第3のレジストパターンを除去した後、コンタクトホール内、開孔部内及び第2の層間絶縁膜25の上にITOなどの透明性導電膜を形成する。次いで、この透明性導電膜上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、透明性導電膜上には第4のレジストパターンが形成される。次いで、第4のレジストパターンをマスクとして透明性導電膜をエッチング加工することにより、第2の層間絶縁膜25の上には透明性導電膜からなる画素電極26aが形成され、開孔部25b内にはゲート電極6及びLDD領域16,17を覆うように透明性導電膜からなる第2ゲート電極26bが形成される。第2ゲート電極26bはゲート電極6と接触している。ゲート電極6及び第2ゲート電極26bによってGOLD構造が形成される。
この後、図1(D)に示すように、第2ゲート電極26b及び第2の層間絶縁膜25をマスクとしてゲート絶縁膜5をエッチング加工する。この際、第4のレジストパターンを除去せずに、第4のレジストパターンもマスクとしてゲート絶縁膜5をエッチング加工しても良いし、第4のレジストパターンを除去した後に、第4のレジストパターンはマスクとせずにゲート絶縁膜5をエッチング加工しても良い。このエッチング加工により、コンタクトホール25a,25c〜25eの底部のゲート絶縁膜5がエッチング除去され、コンタクトホール25a,25c〜25eによりソース及びドレイン領域10〜12,14が露出する。このエッチングの際、画素電極26bをエッチングマスクにしているため、画素電極下の光透過部の層間絶縁膜はエッチングダメージを受けず、光透過部の層間絶縁膜の表面が荒れることがない。これにより、画素の光透過性が低下することを抑制できる。
次に、図1(E)に示すように、コンタクトホール内及び第2ゲート電極26bを含む全面上にAlまたはAl合金からなる膜もしくはAlまたはAl合金からなる膜を含む積層構造膜からなる第2の導電膜を形成する。次いで、第2の導電膜上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、第2の導電膜上には第5のレジストパターンが形成される。次いで、第5のレジストパターンをマスクとして第2の導電膜をエッチング加工することにより、コンタクトホール内及び第2層間絶縁膜25上には配線27〜30が形成され、第2ゲート電極26b上には配線層31が形成される。配線27〜30の各々は、コンタクトホールの底部でソース及びドレイン領域10〜12,14に電気的に接続され、配線30は画素電極26aに電気的に接続される。
このようにして駆動回路部32にはGOLD構造の薄膜トランジスタが形成され、画素部33にはダブルゲート構造でLDD構造の薄膜トランジスタが形成される。
上記実施の形態1によれば、ソース及びドレイン領域10〜12,14に接続するための配線を形成するコンタクトホール25a,25c〜25eをエッチング加工する際、エッチング加工を2回に分けて行っている。1回目のエッチング加工で第1及び第2の層間絶縁膜24,25をエッチングし、2回目のエッチング加工でゲート絶縁膜5をエッチングしている。このように2回に分けることにより、1回目のエッチング加工時にGOLD構造を形成するための開孔部25bを同時にエッチング加工することができる。そして、第2ゲート電極26bを形成した後に2回目のエッチング加工を行うため、2回目のエッチング加工時にエッチングマスク(レジストパターン)を必要とせず、第2ゲート電極26b及び第2の層間絶縁膜25をマスクとしてゲート絶縁膜5をエッチング加工することが可能となる。その結果、コンタクトホール25a,25c〜25eを1回でエッチング加工する場合に比べてマスクの枚数を減らすことができる。
尚、上記実施の形態1では、画素部33に形成するLDD構造の薄膜トランジスタをダブルゲート構造としているが、ダブルゲート構造に限定されるものではなく、シングルゲート構造であっても良い。
また、上記実施の形態1では、画素電極及び第2ゲート電極を透明性導電膜により形成しているが、透明性導電膜を用いるのが好ましいのは透過型液晶の場合であり、反射型液晶の場合には反射率の高い導電膜(例えば、Alなど)を用いることが好ましい。
また、上記実施の形態1では、ゲート電極6及びLDD領域16,17の上方に位置する開孔部25bを形成しているが、開孔部25bは少なくともLDD領域の上方に位置していれば良く、必ずしもゲート電極6の上方に位置する必要はない。
また、上記実施の形態1では、第1の層間絶縁膜24に窒化珪素膜を適用し、第2の層間絶縁膜25に有機樹脂を適用しているが、図1(B)に示す工程でゲート絶縁膜5とのエッチング選択比をとることができ、ゲート絶縁膜5がエッチングストッパーとして作用するのであれば、第1及び第2の層間絶縁膜の材質を適宜変更することも可能である。
また、上記実施の形態1では、GOLD構造の第2ゲート電極26bの端部を第2の層間絶縁膜25の表面まで延在しているが、第2ゲート電極26bがLDD領域上に配置されていれば、第2ゲート電極26bの端部を第2の層間絶縁膜25の表面まで延在しなくても良い。
また、上記実施の形態1では、第2ゲート電極26b上に配線層31を残しているが、この配線層31は必ずしも残す必要はない。ただし、第2ゲート電極26b上に配線層31を残すことで、特に第2ゲート電極26bとして透明性導電膜を用いた場合に、TFTへの光の照射を防止するための遮光膜として機能するとの効果もある。
また、上記実施の形態1では、駆動回路部32にGOLD構造の薄膜トランジスタを形成しているが、駆動回路部32にGOLD構造の薄膜トランジスタ及びLDD構造の薄膜トランジスタの両方を形成することも可能である。
また、上記実施の形態1では、一導電型(例えばNチャネル型)の薄膜トランジスタのみをガラス基板1上に形成する半導体装置の作製方法について説明しているが、Pチャネル型の薄膜トランジスタを加えてCMOSをガラス基板上に形成することも可能であり、この場合はPチャネル型薄膜トランジスタの不純物領域を形成するためのマスクが1枚増えることになる。
(実施の形態2)
図2(A)〜(E)は、本発明の実施の形態2による半導体装置の作製方法を示す断面図であり、図1と同一部分には同一符号を付し、同一部分の説明は省略する。
図2(A)に示すゲート電極6〜9及びゲート絶縁膜5を含む全面上に窒化珪素膜(SiN膜)からなる第1の層間絶縁膜24を成膜する工程までは実施の形態1と同様であるので、説明を省略する。
次に、第1の層間絶縁膜24の上に有機樹脂からなる第2の層間絶縁膜34を形成する。
この後、図2(B)に示すように、第2の層間絶縁膜34の上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、第2の層間絶縁膜34上には第3のレジストパターンが形成される。次いで、第3のレジストパターンをマスクとして第2の層間絶縁膜34をエッチング加工する。これにより、第2の層間絶縁膜34には、ソース及びドレイン領域10〜12,14の上方に位置するコンタクトホール25a,25c〜25eが形成され、ゲート電極6及びLDD領域16,17の上方に位置する開孔部25bが形成され、ゲート電極9の上方に位置する開孔部25fが形成される。開孔部25bはGOLD構造を形成するための開孔である。コンタクトホール25a,25c〜25e及び開孔部25b,25fにより第1の層間絶縁膜24が露出する。
開孔部25fは画素容量をスタック化して増大させるための開孔である。つまり、この開孔部25f内に追加の容量部を形成することが可能であり、例えば、ゲート電極9、第1の層間絶縁膜24、後述する画素電極26c及び配線層31bを用いて追加の容量部を形成することにより画素容量を増大させることが可能となる。
尚、本実施の形態で第2の層間絶縁膜34に感光性材料である有機樹脂を用いても良い。感光性材料を用いれば、第2の層間絶縁膜34の上にレジストパターンを形成する必要がなくなり、第2の層間絶縁膜34を直接露光、現像することによりコンタクトホール25a,25c〜25e及び開孔部25b,25fを形成することが可能となる。その上、第1の層間絶縁膜24が全くエッチングされることがない。
次に、図2(C)に示すように、前記第3のレジストパターンを除去した後、コンタクトホール内、開孔部内及び第2の層間絶縁膜34の全面上にITOなどの透明性導電膜を形成する。次いで、この透明性導電膜上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、透明性導電膜上には第4のレジストパターンが形成される。次いで、第4のレジストパターンをマスクとして透明性導電膜をエッチング加工することにより、第2の層間絶縁膜34の上には透明性導電膜からなる画素電極26cが形成され、開孔部25b内の第1の層間絶縁膜24上にはゲート電極6及びLDD領域16,17を覆うように透明性導電膜からなる第2ゲート電極26bが形成される。ゲート電極6及び第2ゲート電極26bによってGOLD構造が形成される。
この後、図2(D)に示すように、第2ゲート電極26b及び第2の層間絶縁膜34をマスクとして第1の層間絶縁膜24及びゲート絶縁膜5をエッチング加工する。この際、第4のレジストパターンを除去せずに、第4のレジストパターンもマスクとして第1の層間絶縁膜24及びゲート絶縁膜5をエッチング加工しても良いし、第4のレジストパターンを除去した後に、第4のレジストパターンはマスクとせずに第1の層間絶縁膜24及びゲート絶縁膜5をエッチング加工しても良い。このエッチング加工により、コンタクトホール25a,25c〜25eの底部の第1の層間絶縁膜24及びゲート絶縁膜5がエッチング除去され、コンタクトホール25a,25c〜25eによりソース及びドレイン領域10〜12,14が露出する。このエッチングの際、画素電極26cをエッチングマスクにしているため、画素電極下の光透過部の層間絶縁膜はエッチングダメージを受けず、光透過部の層間絶縁膜の表面が荒れることがない。これにより、画素の光透過性が低下することを抑制できる。
次に、図2(E)に示すように、コンタクトホール内及び第2ゲート電極26bを含む全面上にAlまたはAl合金からなる膜もしくはAlまたはAl合金からなる膜を含む積層構造膜からなる第2の導電膜を形成する。次いで、第2の導電膜上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、第2の導電膜上には第5のレジストパターンが形成される。次いで、第5のレジストパターンをマスクとして第2の導電膜をエッチング加工することにより、コンタクトホール内及び第2層間絶縁膜25上には配線27〜30が形成され、第2ゲート電極26b上には配線層31aが形成され、画素電極26c上には配線層31bが形成される。配線27〜30の各々は、コンタクトホールの底部でソース及びドレイン領域10〜12,14に電気的に接続され、配線30は画素電極26aに電気的に接続される。配線層31aは、第2ゲート電極26b及び第1の層間絶縁膜24に形成されたコンタクトホールによってゲート電極6に電気的に接続される。即ち、第2ゲート電極26bは配線層31aによってゲート電極6に電気的に接続される。
このようにして駆動回路部32にはGOLD構造の薄膜トランジスタが形成され、画素部33にはダブルゲート構造でLDD構造の薄膜トランジスタが形成される。
上記実施の形態2によれば、ソース及びドレイン領域10〜12,14に接続するための配線を形成するコンタクトホール25a,25c〜25eをエッチング加工する際、エッチング加工を2回に分けて行っている。1回目のエッチング加工で第2の層間絶縁膜34をエッチングし、2回目のエッチング加工で第1の層間絶縁膜24及びゲート絶縁膜5をエッチングしている。このように2回に分けることにより、1回目のエッチング加工時にGOLD構造を形成するための開孔部25bを同時にエッチング加工することができる。そして、第2ゲート電極26bを形成した後に2回目のエッチング加工を行うため、2回目のエッチング加工時にエッチングマスク(レジストパターン)を必要とせず、第2ゲート電極26b及び第2の層間絶縁膜25をマスクとして第1の層間絶縁膜24及びゲート絶縁膜5をエッチング加工することが可能となる。その結果、コンタクトホール25a,25c〜25eを1回でエッチング加工する場合に比べてマスクの枚数を減らすことができる。
尚、上記実施の形態2では、第1の層間絶縁膜24に窒化珪素膜を適用し、第2の層間絶縁膜25に有機樹脂を適用しているが、図2(B)に示す工程で第1の層間絶縁膜24とのエッチング選択比をとることができ、第1の層間絶縁膜24がエッチングストッパーとして作用するのであれば、第1及び第2の層間絶縁膜の材質を適宜変更することも可能である。例えば、第1の層間絶縁膜24に耐熱性の高い材料膜(例えば酸化珪素膜等)を適用し、第2の層間絶縁膜25に窒化珪素膜と有機樹脂膜の積層膜を適用することも可能であり、この場合、ゲート電極6〜9を第1の層間絶縁膜で覆って保護した状態で熱活性化処理を施すことで、ゲート電極の酸化を防ぐことができる。
また、上記実施の形態2では、画素電極26c上に配線層31bを残しているが、この配線層31bは必ずしも残す必要はない。
(実施の形態3)
図3〜図5は、本発明の実施の形態3による半導体装置の作製方法を示す断面図である。
図3(A)に示すゲート絶縁膜5を形成する工程までは実施の形態1と同様であるので、説明を省略する。
次いで、ゲート絶縁膜5の上にタングステン膜からなる第1の導電膜をスパッタ法により成膜する。次いで、第1の導電膜上にAl−Si合金膜からなる第2の導電膜をスパッタ法により成膜する。なお、第1の導電膜を形成する前に、トランジスタのしきい値電圧を調整するためのチャネルドープを行ってもよい。
この後、第2の導電膜上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、第2の導電膜上には第2のレジストパターンが形成される。次に、第2のレジストパターンを後退させながら第1及び第2の導電膜をテーパー形状にエッチングする。この後、第2のレジストパターンをマスクとして第2の導電膜のみを選択的にエッチングする。これにより、第1の導電膜6a,7a,8aを露出させるように第2の導電膜6b,7b,8bが加工される。次いで、第2のレジストパターンを除去する。
次いで、第1及び第2の導電膜6a,6b,7a,7b,8a,8bをマスクとしてソースおよびドレイン領域を形成するための高濃度の不純物、例えばリンを半導体層3,4にドーピングする。このようにして薄膜トランジスタを形成する領域の半導体層3,4のソースおよびドレイン領域10〜14には不純物が導入される。なお、上記のソースおよびドレイン領域を形成するための不純物のドーピング時に、第1の導電膜の露出部分の下の半導体層にも同時にドーピングを行ってLDD領域を形成しても良いが、別工程でLDD領域へのドーピングを行った方が制御性が良いため、本実施の形態では第1の導電膜の露出部分の下の半導体層には殆どドーピングが行われない条件とした。
この後、図3(B)に示すように、第2の導電膜6b,7b,8bをマスクとして第1の導電膜6a,7a,8aをエッチングすることにより、第1の導電膜の露出した部分が除去され、第1および第2の導電膜からなるゲート電極6〜8が形成される。次に、ゲート電極6〜8をマスクとしてLDD領域を形成するための低濃度の不純物、例えばリンを半導体層3,4にドーピングする。これにより、薄膜トランジスタの各々のチャネル領域は各々のゲート電極6〜8とほぼ同じ寸法となり、LDD領域16〜21もゲート電極に対して自己整合的に形成される。尚、LDD領域は少なくともドレイン領域側に形成されていれば良い。
次いで、ソース及びドレイン領域10〜14、LDD領域16〜21にレーザを照射して活性化を行う。尚、本実施の形態では、ゲート電極を構成する第2の導電膜6b,7b,8bに耐熱性の低いAlまたはAl合金を用いているため、レーザアニール法により半導体層に導入した不純物の活性化を行っているが、耐熱性の高い材料をゲート電極に用いれば、レーザアニール法以外の方法、例えば、炉アニール法、ランプアニール法などの熱処理法を用いて不純物の活性化を行うことが可能である。そして、この熱処理により、チャネル領域に含まれるNiが高濃度不純物領域(ソースおよびドレイン領域)に取り込まれてゲッタリングを行うことができる。
次に、図3(C)に示すように、ゲート電極6〜8及びゲート絶縁膜5を含む全面上に水素を含有した第1の層間絶縁膜24として例えば窒化珪素膜(SiN膜)をプラズマCVD法により成膜した後、410℃以上の水素化の熱処理を行う。これにより、半導体層の結晶欠陥部を水素終端することができる。
この後、図4(A)に示すように、第1の層間絶縁膜24の上に有機樹脂(例えばアクリル)などの自己平坦性のある第2の層間絶縁膜25を形成する。
次に、図4(B)に示すように、第2の層間絶縁膜25の上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、第2の層間絶縁膜25上には第3のレジストパターンが形成される。次いで、第3のレジストパターンをマスクとして第1及び第2の層間絶縁膜24,25をエッチング加工する。これにより、第1及び第2の層間絶縁膜24,25には、ソース及びドレイン領域10〜12,14の上方に位置するコンタクトホール25a,25c〜25eが形成され、ゲート電極6及びLDD領域16,17の上方に位置する開孔部25bが形成される。開孔部25bはGOLD構造を形成するための開孔である。コンタクトホール25a,25c〜25e及び開孔部25bによりゲート絶縁膜5が露出する。
次に、図4(C)に示すように、第3のレジストパターンを除去した後、コンタクトホール内、開孔部内及び第2の層間絶縁膜25の上にAlまたはAl合金からなる膜もしくはAlまたはAl合金からなる膜を含む積層構造膜からなる第3の導電膜を成膜する。次いで、第3の導電膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、第3の導電膜上には第4のレジストパターン35が形成される。次いで、第4のレジストパターン35をマスクとして第3の導電膜をエッチング加工することにより、開孔部25b内にはゲート電極6及びLDD領域16,17を覆うように第3の導電膜からなる第2ゲート電極36aが形成され、第2の層間絶縁膜25上には配線36b〜36dが形成される。第2ゲート電極36aはゲート電極6と接触している。ゲート電極6及び第2ゲート電極36aによってGOLD構造が形成される。
この後、図5(A)に示すように、第4のレジストパターン35及び第2の層間絶縁膜25をマスクとしてゲート絶縁膜5をエッチング加工する。これにより、コンタクトホール25a,25c〜25eの底部のゲート絶縁膜5がエッチング除去され、コンタクトホール25a,25c〜25eによりソース及びドレイン領域10〜12,14が露出する。
次に、図5(B)に示すように、第4のレジストパターン35を除去する。尚、前記エッチング除去工程の変形例として、第4のレジストパターンを除去した後に、第4のレジストパターンはマスクとせずにゲート絶縁膜5をエッチング除去しても良い。
この後、図5(C)に示すように、コンタクトホール内及び第2ゲート電極36aを含む全面上にITOなどの透明性導電膜を形成する。次いで、透明性導電膜上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、透明性導電膜上には第5のレジストパターンが形成される。次いで、第5のレジストパターンをマスクとして透明性導電膜をエッチング加工することにより、コンタクトホール内及び第2の層間絶縁膜25上には透明性導電膜からなるソース電極及びドレイン電極27a〜30aが形成され、第2の層間絶縁膜25上には該透明性導電膜からなる画素電極が形成される。ソース電極及びドレイン電極27a〜30aの各々は、コンタクトホールの底部でソース及びドレイン領域10〜12,14に電気的に接続され、ソース電極及びドレイン電極27a〜29aそれぞれは配線36d,36b,36cに電気的に接続される。
このようにして駆動回路部32にはGOLD構造の薄膜トランジスタが形成され、画素部33にはダブルゲート構造でLDD構造の薄膜トランジスタが形成される。
上記実施の形態3によれば、ソース及びドレイン領域10〜12,14に接続するためのソース電極及びドレイン電極を形成するコンタクトホール25a,25c〜25eをエッチング加工する際、エッチング加工を2回に分けて行っている。1回目のエッチング加工で第1及び第2の層間絶縁膜24,25をエッチングし、2回目のエッチング加工でゲート絶縁膜5をエッチングしている。このように2回に分けることにより、1回目のエッチング加工時にGOLD構造を形成するための開孔部25bを同時にエッチング加工することができる。そして、第2ゲート電極36aを形成した後に2回目のエッチング加工を行うため、2回目のエッチング加工時にエッチングマスク(レジストパターン)を必要とせず、第2ゲート電極36a及び第2の層間絶縁膜25をマスクとしてゲート絶縁膜5をエッチング加工することが可能となる。その結果、コンタクトホール25a,25c〜25eを1回でエッチング加工する場合に比べてマスクの枚数を減らすことができる。
尚、上記実施の形態3では、画素部33に形成するLDD構造の薄膜トランジスタをダブルゲート構造としているが、ダブルゲート構造に限定されるものではなく、シングルゲート構造であっても良い。
また、上記実施の形態3では、画素電極、ソース電極及びドレイン電極を透明性導電膜により形成しているが、透明性導電膜を用いるのが好ましいのは透過型液晶の場合であり、反射型液晶の場合には反射率の高い導電膜(例えば、Alなど)を用いることが好ましい。
また、上記実施の形態3では、ゲート電極6及びLDD領域16,17の上方に位置する開孔部25bを形成しているが、開孔部25bは少なくともLDD領域の上方に位置していれば良く、必ずしもゲート電極6の上方に位置する必要はない。
また、上記実施の形態3では、第1の層間絶縁膜24に窒化珪素膜を適用し、第2の層間絶縁膜25に有機樹脂を適用しているが、図4(B)に示す工程でゲート絶縁膜5とのエッチング選択比をとることができ、ゲート絶縁膜5がエッチングストッパーとして作用するのであれば、第1及び第2の層間絶縁膜の材質を適宜変更することも可能である。
また、上記実施の形態3では、GOLD構造の第2ゲート電極36aの端部を第2の層間絶縁膜25の表面まで延在しているが、第2ゲート電極36aがLDD領域上に配置されていれば、第2ゲート電極36aの端部を第2の層間絶縁膜25の表面まで延在しなくても良い。
また、上記実施の形態3では、駆動回路部32にGOLD構造の薄膜トランジスタを形成しているが、駆動回路部32にGOLD構造の薄膜トランジスタ及びLDD構造の薄膜トランジスタの両方を形成することも可能である。
また、上記実施の形態3では、一導電型(例えばNチャネル型)の薄膜トランジスタのみをガラス基板1上に形成する半導体装置の作製方法について説明しているが、Pチャネル型の薄膜トランジスタを加えてCMOSをガラス基板上に形成することも可能であり、この場合はPチャネル型薄膜トランジスタの不純物領域を形成するためのマスクが1枚増えることになる。
(実施の形態4)
図6(A)〜(C)は、本発明の実施の形態4による半導体装置の作製方法を示す断面図であり、図5と同一部分には同一符号を付し、同一部分の説明は省略する。
実施の形態3における図3(A)〜(C)及び図4(A)に示す工程は本実施の形態においても同様であるので、説明を省略する。
図6(A)に示すように、第2の層間絶縁膜25の上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、第2の層間絶縁膜25上には第3のレジストパターンが形成される。次いで、第3のレジストパターンをマスクとして第2の層間絶縁膜25をエッチング加工する。これにより、第2の層間絶縁膜25には、ソース及びドレイン領域10〜12,14の上方に位置するコンタクトホール25a,25c〜25eが形成され、ゲート電極6及びLDD領域16,17の上方に位置する開孔部25bが形成される。開孔部25bはGOLD構造を形成するための開孔である。コンタクトホール25a,25c〜25e及び開孔部25bにより第の層間絶縁膜24が露出する。
次に、第3のレジストパターンを除去した後、コンタクトホール内、開孔部内及び第2の層間絶縁膜25の上にAlまたはAl合金からなる膜もしくはAlまたはAl合金からなる膜を含む積層構造膜からなる第3の導電膜を成膜する。次いで、第3の導電膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、第3の導電膜上には第4のレジストパターン35が形成される。次いで、第4のレジストパターン35をマスクとして第3の導電膜をエッチング加工することにより、開孔部25b内にはゲート電極6及びLDD領域16,17を覆うように第3の導電膜からなる第2ゲート電極36aが形成され、第2の層間絶縁膜25上には配線36b〜36dが形成される。第2ゲート電極36aはゲート電極6上に第1の層間絶縁膜24を介して配置される。ゲート電極6及び第2ゲート電極36aによってGOLD構造が形成される。
この後、第4のレジストパターン35及び第2の層間絶縁膜25をマスクとして第1の層間絶縁膜24及びゲート絶縁膜5をエッチング加工する。これにより、コンタクトホール25a,25c〜25eの底部の第1の層間絶縁膜24及びゲート絶縁膜5がエッチング除去され、コンタクトホール25a,25c〜25eによりソース及びドレイン領域10〜12,14が露出する。これと共に、ゲート電極6上の第1の層間絶縁膜24がエッチング除去され、ゲート電極6の上面の一部が露出される。
次に、図6(B)に示すように、第4のレジストパターン35を除去する。尚、前記エッチング加工工程の変形例として、第4のレジストパターンを除去した後に、第4のレジストパターンはマスクとせずに第1の層間絶縁膜24及びゲート絶縁膜5をエッチング除去しても良い。
この後、図6(C)に示すように、コンタクトホール内及び第2ゲート電極36aを含む全面上にITOなどの透明性導電膜を形成する。次いで、透明性導電膜上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、透明性導電膜上には第5のレジストパターンが形成される。次いで、第5のレジストパターンをマスクとして透明性導電膜をエッチング加工することにより、コンタクトホール内及び第2の層間絶縁膜25上には透明性導電膜からなるソース電極及びドレイン電極27a〜30aが形成され、第2ゲート電極36a上には電極層30bが形成され、第2の層間絶縁膜25上には該透明性導電膜からなる画素電極が形成される。ソース電極及びドレイン電極27a〜30aの各々は、コンタクトホールの底部でソース及びドレイン領域10〜12,14に電気的に接続され、ソース電極及びドレイン電極27a〜29aそれぞれは配線36d,36b,36cに電気的に接続される。電極層30bは、第2ゲート電極36a及び第1の層間絶縁膜24に形成されたコンタクトホールによってゲート電極6に電気的に接続される。即ち、第2ゲート電極6は電極層30bによってゲート電極6に電気的に接続される。
このようにして駆動回路部32にはGOLD構造の薄膜トランジスタが形成され、画素部33にはダブルゲート構造でLDD構造の薄膜トランジスタが形成される。
上記実施の形態4によれば、ソース及びドレイン領域10〜12,14に接続するためのソース電極及びドレイン電極を形成するコンタクトホール25a,25c〜25eをエッチング加工する際、エッチング加工を2回に分けて行っている。1回目のエッチング加工で第2の層間絶縁膜25をエッチングし、2回目のエッチング加工で第1の層間絶縁膜24及びゲート絶縁膜5をエッチングしている。このように2回に分けることにより、1回目のエッチング加工時にGOLD構造を形成するための開孔部25bを同時にエッチング加工することができる。そして、第2ゲート電極36aを形成した後に2回目のエッチング加工を行うため、2回目のエッチング加工時にエッチングマスク(レジストパターン)を必要とせず、第2ゲート電極36a及び第2の層間絶縁膜25をマスクとして第1の層間絶縁膜24及びゲート絶縁膜5をエッチング加工することが可能となる。その結果、コンタクトホール25a,25c〜25eを1回でエッチング加工する場合に比べてマスクの枚数を減らすことができる。
尚、上記実施の形態4では、第1の層間絶縁膜24に窒化珪素膜を適用し、第2の層間絶縁膜25に有機樹脂を適用しているが、第1の層間絶縁膜24とのエッチング選択比をとることができ、第1の層間絶縁膜24がエッチングストッパーとして作用するのであれば、第1及び第2の層間絶縁膜の材質を適宜変更することも可能である。
また、本発明は上記実施の形態に限定されず、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、TFTの構造は上記実施の形態に限定されるものではなく、図7に示すような逆スタガ型のTFTに本発明を適用することも可能である。
図7に示す逆スタガ型のTFTはガラス基板1を有しており、このガラス基板1の上にはゲート電極6が形成されている。ゲート電極6を含む全面上にゲート絶縁膜5が形成されており、このゲート絶縁膜5上には島状の半導体層3が形成されている。この半導体層3にはソース領域10、ドレイン領域11、LDD領域16,17が形成されている。半導体層3上にはゲート電極6の上方に位置するSiO膜37が形成されている。SiO膜37を含む全面上には第1の層間絶縁膜24が形成されており、第1の層間絶縁膜24の上には第2の層間絶縁膜34が形成されている。第2の層間絶縁膜34にはゲート電極6の上方に位置する開孔部が形成されており、第1及び第2の層間絶縁膜24,34にはドレイン領域11上に位置するコンタクトホールが形成されている。第2の層間絶縁膜34上にはITOなどの導電膜からなる画素電極26aが形成されており、前記開孔部内及び第2の層間絶縁膜34上にはITOなどの導電膜からなる第2ゲート電極26bが形成されている。コンタクトホール内及び第2の層間絶縁膜34上には配線30が形成されており、この配線30はドレイン領域11及び画素電極26aに電気的に接続されている。
(A)〜(E)は、本発明の実施の形態1による半導体装置の作製方法を示す断面図である。 (A)〜(E)は、本発明の実施の形態2による半導体装置の作製方法を示す断面図である。 (A)〜(C)は、本発明の実施の形態3による半導体装置の作製方法を示す断面図である。 (A)〜(C)は、本発明の実施の形態3による半導体装置の作製方法を示すものであり、(A)は、図3(C)の次の工程を示す断面図である。 (A)〜(C)は、本発明の実施の形態3による半導体装置の作製方法を示すものであり、(A)は、図4(C)の次の工程を示す断面図である。 (A)〜(C)は、本発明の実施の形態4による半導体装置の作製方法を示す断面図である。 本発明の変形例による逆スタガ型TFTを示す断面図である。
符号の説明
1…ガラス基板
2…下地絶縁膜
3,4…半導体層(活性層)
5…ゲート絶縁膜
6〜9…ゲート電極
6a,7a,8a…第1の導電膜
6b,7b,8b…第2の導電膜
10〜15…ソースおよびドレイン領域
16〜23…LDD領域(低濃度不純物領域)
24…第1の層間絶縁膜
25…第2の層間絶縁膜
25a,25c〜25e…コンタクトホール
25b…開孔部
26a,26c…画素電極
26b…第2ゲート電極
27〜30…配線
27a〜30a…ソース電極及びドレイン電極
30b…電極層
31,31a,31b…配線層
32…駆動回路部
33…画素部
34…第2の層間絶縁膜
35…第4のレジストパターン
36a…第2ゲート電極
36b〜36d…配線
37…SiO

Claims (33)

  1. ソース領域、ドレイン領域及びLDD領域を有する半導体層、ゲート絶縁膜及び第1ゲート電極を形成し、
    前記第1ゲート電極及び前記ゲート絶縁膜の上に層間絶縁膜を形成し、
    前記層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記ゲート絶縁膜を露出する第1の開孔部と、前記LDD領域上に位置し且つ前記ゲート絶縁膜を露出する第2の開孔部を形成し、
    前記第1の開孔部内、前記第2の開孔部内及び前記層間絶縁膜上に第1の導電膜を形成し、
    前記第1の導電膜をエッチング加工することにより、前記第2の開孔部内に前記第1ゲート電極の側面と接する第2ゲート電極を形成し、
    前記第2ゲート電極及び前記層間絶縁膜をマスクとして、前記第1の開孔部内の底部の前記ゲート絶縁膜を除去して、前記ソース領域及び前記ドレイン領域を露出し、
    前記第1の開孔部及び前記層間絶縁膜上に第2の導電膜を形成し、
    前記第2の導電膜をエッチング加工することにより、前記第1の開孔部内及び前記層間絶縁膜上に、前記ソース領域及び前記ドレイン領域それぞれに電気的に接続されたソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
  2. ソース領域、ドレイン領域及びLDD領域を有する半導体層、ゲート絶縁膜及び第1ゲート電極を形成し、
    前記第1ゲート電極及び前記ゲート絶縁膜の上に層間絶縁膜を形成し、
    前記層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記ゲート絶縁膜を露出する第1の開孔部と、前記LDD領域上に位置し且つ前記ゲート絶縁膜を露出する第2の開孔部を形成し、
    前記第1の開孔部内、前記第2の開孔部内及び前記層間絶縁膜上に第1の導電膜を形成し、
    前記第1の導電膜をエッチング加工することにより、前記第2の開孔部内に前記第1ゲート電極の側面と接する第2ゲート電極を形成すると共に前記層間絶縁膜上に配線を形成し、
    前記第2ゲート電極及び前記層間絶縁膜をマスクとして、前記第1の開孔部内の底部の前記ゲート絶縁膜を除去して、前記ソース領域及び前記ドレイン領域を露出し、
    前記第1の開孔部及び前記層間絶縁膜上に第2の導電膜を形成し、
    前記第2の導電膜をエッチング加工することにより、前記第1の開孔部内に前記ソース領域及び前記ドレイン領域それぞれに電気的に接続され且つ前記配線に電気的に接続されたソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
  3. ソース領域、ドレイン領域及びLDD領域を有する半導体層、ゲート絶縁膜及び第1ゲート電極を形成し、
    前記第1ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
    前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
    前記第1の層間絶縁膜及び前記第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記ゲート絶縁膜を露出する第1の開孔部と、前記LDD領域上に位置し且つ前記ゲート絶縁膜を露出する第2の開孔部を形成し、
    前記第2の開孔部内に前記第1ゲート電極の側面と接する第2ゲート電極を形成し、
    前記第2ゲート電極及び前記第2の層間絶縁膜をマスクとして、前記第1の開孔部内の底部の前記ゲート絶縁膜を除去して、前記ソース領域及び前記ドレイン領域を露出し、
    前記第1の開孔部内及び前記第2の層間絶縁膜上に、前記ソース領域及び前記ドレイン領域それぞれに電気的に接続されたソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
  4. ソース領域、ドレイン領域及びLDD領域を有する半導体層、ゲート絶縁膜及び第1ゲート電極を形成し、
    前記第1ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
    前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
    前記第1の層間絶縁膜及び前記第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記ゲート絶縁膜を露出する第1の開孔部と、前記LDD領域上に位置し且つ前記ゲート絶縁膜を露出する第2の開孔部を形成し、
    前記第2の開孔部内に、前記第1ゲート電極の側面と接し、第1の導電膜からなる第2ゲート電極を形成すると共に前記第2の層間絶縁膜上に該第1の導電膜からなる配線を形成し、
    前記第2ゲート電極及び前記第2の層間絶縁膜をマスクとして、前記第1の開孔部内の底部の前記ゲート絶縁膜を除去して、前記ソース領域及び前記ドレイン領域を露出し、
    前記第1の開孔部内及び前記第2の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに電気的に接続され且つ前記配線に電気的に接続された第2の導電膜からなるソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
  5. ソース領域、ドレイン領域及びLDD領域を有する半導体層、ゲート絶縁膜及び第1ゲート電極を形成し、
    前記第1ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
    前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
    前記第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記第1の層間絶縁膜を露出する第1の開孔部と、前記LDD領域上に位置し且つ前記第1の層間絶縁膜を露出する第2の開孔部を形成し、
    前記第2の開孔部内に第2ゲート電極を形成し、
    前記第2ゲート電極及び前記第2の層間絶縁膜をマスクとして、前記第1の開孔部内の底部の前記第1の層間絶縁膜及び前記ゲート絶縁膜を除去して、前記ソース領域及び前記ドレイン領域を露出し、
    前記第1の開孔部内及び前記第2の層間絶縁膜上に、前記ソース領域及び前記ドレイン領域それぞれに電気的に接続されたソース電極及びドレイン電極を形成し、
    前記第1ゲート電極と前記第2ゲート電極は電気的に接続していることを特徴とする半導体装置の作製方法。
  6. ソース領域、ドレイン領域及びLDD領域を有する半導体層、ゲート絶縁膜及び第1ゲート電極を形成し、
    前記第1ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
    前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
    前記第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記第1の層間絶縁膜を露出する第1の開孔部と、前記LDD領域上に位置し且つ前記第1の層間絶縁膜を露出する第2の開孔部を形成し、
    前記第2の開孔部内に第1の導電膜からなる第2ゲート電極を形成すると共に前記第2の層間絶縁膜上に前記第1の導電膜からなる配線を形成し、
    前記第2ゲート電極及び前記第2の層間絶縁膜をマスクとして、前記第1の開孔部内の底部の前記第1の層間絶縁膜及び前記ゲート絶縁膜を除去して、前記ソース領域及び前記ドレイン領域を露出し、
    前記第1の開孔部内及び前記第2の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに電気的に接続され且つ前記配線に電気的に接続された第2の導電膜からなるソース電極及びドレイン電極を形成し、
    前記第1ゲート電極と前記第2ゲート電極は電気的に接続していることを特徴とする半導体装置の作製方法。
  7. ソース領域、ドレイン領域及びLDD領域を有する半導体層、ゲート絶縁膜及び第1ゲート電極を形成し、
    前記第1ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
    前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
    前記第2の層間絶縁膜及び前記第1の層間絶縁膜をエッチング加工することにより、前記第1の層間絶縁膜及び前記第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記ゲート絶縁膜を露出する第1の開孔部と、前記LDD領域上に位置し且つ前記ゲート絶縁膜を露出する第2の開孔部を形成し、
    前記第2の開孔部内及び前記第2の層間絶縁膜上に第1の導電膜を形成し、
    前記第1の導電膜をエッチング加工することにより、前記第2の開孔部内に前記第1ゲート電極の側面と接する第2ゲート電極を形成し、
    前記第2ゲート電極及び前記第2の層間絶縁膜をマスクとして、前記第1の開孔部内の底部の前記ゲート絶縁膜をエッチング除去して、前記ソース領域及び前記ドレイン領域を露出し、
    前記第1の開孔部内及び前記第2の層間絶縁膜上に第2の導電膜を形成し、
    前記第2の導電膜をエッチング加工することにより、前記第1の開孔部内及び前記第2の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに電気的に接続されたソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
  8. ソース領域、ドレイン領域及びLDD領域を有する半導体層、ゲート絶縁膜及び第1ゲート電極を形成し、
    前記第1ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
    前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
    前記第2の層間絶縁膜及び前記第1の層間絶縁膜をエッチング加工することにより、前記第1の層間絶縁膜及び前記第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記ゲート絶縁膜を露出する第1の開孔部と、前記LDD領域上に位置し且つ前記ゲート絶縁膜を露出する第2の開孔部を形成し、
    前記第2の開孔部内及び前記第2の層間絶縁膜上に第1の導電膜を形成し、
    前記第1の導電膜をエッチング加工することにより、前記第2の開孔部内に前記第1ゲート電極の側面と接する第2ゲート電極を形成すると共に前記第2の層間絶縁膜上に配線を形成し、
    前記第2ゲート電極及び前記第2の層間絶縁膜をマスクとして、前記第1の開孔部内の底部の前記ゲート絶縁膜をエッチング除去して、前記ソース領域及び前記ドレイン領域を露出し、
    前記第1の開孔部内及び前記第2の層間絶縁膜上に第2の導電膜を形成し、
    前記第2の導電膜をエッチング加工することにより、前記第1の開孔部内及び前記第2の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに電気的に接続され且つ前記配線に電気的に接続されたソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
  9. ソース領域、ドレイン領域及びLDD領域を有する半導体層、ゲート絶縁膜及び第1ゲート電極を形成し、
    前記第1ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
    前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
    前記第2の層間絶縁膜をエッチング加工することにより、前記第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記第1の層間絶縁膜を露出する第1の開孔部と、前記LDD領域上に位置し且つ前記第1の層間絶縁膜を露出する第2の開孔部を形成し、
    前記第2の開孔部内及び前記第2の層間絶縁膜上に第1の導電膜を形成し、
    前記第1の導電膜をエッチング加工することにより、前記第2の開孔部内に第2ゲート電極を形成し、
    前記第2ゲート電極及び前記第2の層間絶縁膜をマスクとして、前記第1の開孔部内の底部の前記第1の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去して、前記ソース領域及び前記ドレイン領域を露出し、
    前記第1の開孔部内及び前記第2の層間絶縁膜上に第2の導電膜を形成し、
    前記第2の導電膜をエッチング加工することにより、前記第1の開孔部内及び前記第2の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに電気的に接続されたソース電極及びドレイン電極を形成し、
    前記第1ゲート電極と前記第2ゲート電極は電気的に接続していることを特徴とする半導体装置の作製方法。
  10. ソース領域、ドレイン領域及びLDD領域を有する半導体層、ゲート絶縁膜及び第1ゲート電極を形成し、
    前記第1ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
    前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
    前記第2の層間絶縁膜をエッチング加工することにより、前記第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記第1の層間絶縁膜を露出する第1の開孔部と、前記LDD領域上に位置し且つ前記第1の層間絶縁膜を露出する第2の開孔部を形成し、
    前記第2の開孔部内及び前記第2の層間絶縁膜上に第1の導電膜を形成し、
    前記第1の導電膜をエッチング加工することにより、前記第2の開孔部内に第2ゲート電極を形成すると共に前記第2の層間絶縁膜上に配線を形成し、
    前記第2ゲート電極及び前記第2の層間絶縁膜をマスクとして、前記第1の開孔部内の底部の前記第1の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去して、前記ソース領域及び前記ドレイン領域を露出し、
    前記第1の開孔部内及び前記第2の層間絶縁膜上に第2の導電膜を形成し、
    前記第2の導電膜をエッチング加工することにより、前記第1の開孔部内及び前記第2の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに電気的に接続され且つ前記配線に電気的に接続されたソース電極及びドレイン電極を形成し、
    前記第1ゲート電極と前記第2ゲート電極は電気的に接続していることを特徴とする半導体装置の作製方法。
  11. ソース領域、ドレイン領域、LDD領域をそれぞれ有する第1の半導体層及び第2の半導体層、ゲート絶縁膜、並びに、前記ゲート絶縁膜を介して前記第1の半導体層及び前記第2の半導体層それぞれの上に位置する第1ゲート電極を形成し、
    前記第1ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
    前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
    前記第2の層間絶縁膜及び前記第1の層間絶縁膜をエッチング加工することにより、前記第1の層間絶縁膜及び前記第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記ゲート絶縁膜を露出する第1の開孔部と、前記第1の半導体層の前記LDD領域上に位置し且つ前記ゲート絶縁膜を露出する第2の開孔部を形成し、
    前記第2の開孔部内及び前記第2の層間絶縁膜上に第1の導電膜を形成し、
    前記第1の導電膜をエッチング加工することにより、前記第2の開孔部内に前記第1の半導体層の前記第1ゲート電極の側面と接する第2ゲート電極を形成すると共に前記第2の層間絶縁膜上に画素電極を形成し、
    前記第2ゲート電極及び前記第2の層間絶縁膜をマスクとして、前記第1の開孔部内の底部の前記ゲート絶縁膜をエッチング除去して、前記ソース領域及び前記ドレイン領域を露出し、
    前記第1の開孔部内及び前記第2の層間絶縁膜上に第2の導電膜を形成し、
    前記第2の導電膜をエッチング加工することにより、前記第1の開孔部内に前記ソース領域及び前記ドレイン領域それぞれに電気的に接続されたソース電極及びドレイン電極を形成し、
    前記第2の半導体層に電気的に接続する前記ソース電極または前記ドレイン電極は、前記画素電極に電気的に接続することを特徴とする半導体装置の作製方法。
  12. 請求項1、3、7又は11において、前記ソース電極及び前記ドレイン電極を形成すると同時に、前記第2ゲート電極上にも配線層を形成することを特徴とする半導体装置の作製方法。
  13. ソース領域、ドレイン領域、LDD領域をそれぞれ有する第1の半導体層及び第2の半導体層、ゲート絶縁膜、並びに、前記ゲート絶縁膜を介して前記第1の半導体層及び前記第2の半導体層それぞれの上に位置する第1ゲート電極を形成し、
    前記第1ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
    前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
    前記第2の層間絶縁膜及び前記第1の層間絶縁膜をエッチング加工することにより、前記第1の層間絶縁膜及び前記第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記ゲート絶縁膜を露出する第1の開孔部と、前記第1の半導体層の前記LDD領域上に位置し且つ前記ゲート絶縁膜を露出する第2の開孔部を形成し、
    前記第2の開孔部内及び前記第2の層間絶縁膜上に第1の導電膜を形成し、
    前記第1の導電膜をエッチング加工することにより、前記第2の開孔部内に前記第1の半導体層の前記第1ゲート電極の側面と接する第2ゲート電極を形成すると共に前記第2の層間絶縁膜上に配線を形成し、
    前記第2ゲート電極及び前記第2の層間絶縁膜をマスクとして、前記第1の開孔部内の底部の前記ゲート絶縁膜をエッチング除去して、前記ソース領域及び前記ドレイン領域を露出し、
    前記第1の開孔部内及び前記第2の層間絶縁膜上に第2の導電膜を形成し、
    前記第2の導電膜をエッチング加工することにより、前記第1の開孔部内及び前記第2の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに電気的に接続され且つ前記配線に電気的に接続されたソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
  14. ソース領域、ドレイン領域、LDD領域をそれぞれ有する第1の半導体層及び第2の半導体層、ゲート絶縁膜、並びに、前記ゲート絶縁膜を介して前記第1の半導体層及び前記第2の半導体層それぞれの上に位置する第1ゲート電極を形成し、
    前記第1ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
    前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
    前記第2の層間絶縁膜をエッチング加工することにより、前記第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記第1の層間絶縁膜を露出する第1の開孔部と、前記第1の半導体層の前記LDD領域上に位置し且つ前記第1の層間絶縁膜を露出する第2の開孔部を形成し、
    前記第2の開孔部内及び前記第2の層間絶縁膜上に第1の導電膜を形成し、
    前記第1の導電膜をエッチング加工することにより、前記第2の開孔部内に第2ゲート電極を形成すると共に前記第2の層間絶縁膜上に画素電極を形成し、
    前記第2ゲート電極及び前記第2の層間絶縁膜をマスクとして、前記第1の開孔部内の底部の前記第1の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去して、前記ソース領域及び前記ドレイン領域を露出し、
    前記第1の開孔部内及び前記第2の層間絶縁膜上に第2の導電膜を形成し、
    前記第2の導電膜をエッチング加工することにより、前記第1の開孔部内及び前記第2の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに電気的に接続されたソース電極及びドレイン電極を形成し、
    前記第2の半導体層に電気的に接続する前記ソース電極または前記ドレイン電極は、前記画素電極に電気的に接続し、
    前記第1ゲート電極と前記第2ゲート電極は電気的に接続していることを特徴とする半導体装置の作製方法。
  15. ソース領域、ドレイン領域、LDD領域をそれぞれ有する第1の半導体層及び第2の半導体層、ゲート絶縁膜、並びに、前記ゲート絶縁膜を介して前記第1の半導体層及び前記第2の半導体層それぞれの上に位置する第1ゲート電極を形成し、
    前記第1ゲート電極及び前記ゲート絶縁膜の上に第1の層間絶縁膜を形成し、
    前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、
    前記第2の層間絶縁膜をエッチング加工することにより、前記第2の層間絶縁膜に、前記ソース領域及び前記ドレイン領域それぞれの上に位置し且つ前記第1の層間絶縁膜を露出する第1の開孔部と、前記第1の半導体層の前記LDD領域上に位置し且つ前記第1の層間絶縁膜を露出する第2の開孔部を形成し、
    前記第2の開孔部内及び前記第2の層間絶縁膜上に第1の導電膜を形成し、
    前記第1の導電膜をエッチング加工することにより、前記第2の開孔部内に第2ゲート電極を形成すると共に前記第2の層間絶縁膜上に配線を形成し、
    前記第2ゲート電極及び前記第2の層間絶縁膜をマスクとして、前記第1の開孔部内の底部の前記第1の層間絶縁膜及び前記ゲート絶縁膜をエッチング除去して、前記ソース領域及び前記ドレイン領域を露出し、
    前記第1の開孔部内及び前記第2の層間絶縁膜上に第2の導電膜を形成し、
    前記第2の導電膜をエッチング加工することにより、前記第1の開孔部内及び前記第2の層間絶縁膜上に前記ソース領域及び前記ドレイン領域それぞれに電気的に接続され且つ前記配線に電気的に接続されたソース電極及びドレイン電極を形成し、
    前記第1ゲート電極と前記第2ゲート電極は電気的に接続していることを特徴とする半導体装置の作製方法。
  16. 請求項13又は請求項15において、前記第2の半導体層を用いて形成される薄膜トランジスタは画素部に設けられることを特徴とする半導体装置の作製方法。
  17. 請求項3乃至請求項16のいずれか一項において、前記第1の層間絶縁膜が窒化珪素膜であり、前記第2の層間絶縁膜が有機樹脂であることを特徴とする半導体装置の作製方法。
  18. 請求項1乃至請求項10のいずれか一項において、前記第2の開孔部は前記第1ゲート電極上にも位置することを特徴とする半導体装置の作製方法。
  19. 請求項11、13乃至16のいずれか一項において、前記第2の開孔部は、前記第1の半導体層上に位置する前記第1ゲート電極上にも位置することを特徴とする半導体装置の作製方法。
  20. 請求項1乃至請求項19のいずれか一項において、前記ソース領域及び前記ドレイン領域、前記LDD領域を形成した後に、前記ソース領域、前記ドレイン領域及び前記LDD領域をレーザ照射又は熱処理により活性化することを特徴とする半導体装置の作製方法。
  21. 請求項1乃至請求項20のいずれか一項において、前記第1ゲート電極がAlまたはAl合金からなる膜もしくはAlまたはAl合金からなる膜を含む積層構造膜により形成されていることを特徴とする半導体装置の作製方法。
  22. チャネル形成領域、ソース領域、ドレイン領域及びLDD領域を有する半導体層と、
    前記チャネル形成領域上にゲート絶縁膜を介して形成された第1ゲート電極と、
    前記LDD領域上に前記ゲート絶縁膜を介して形成され、前記第1ゲート電極の側面に接する第2ゲート電極と、
    前記ゲート絶縁膜上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに電気的に接続されたソース電極及びドレイン電極と、
    を具備し、
    前記第1及び前記第2ゲート電極は、前記層間絶縁膜に形成された開孔部に形成されていることを特徴とする半導体装置。
  23. チャネル形成領域、ソース領域、ドレイン領域及びLDD領域を有する半導体層と、
    前記チャネル形成領域上にゲート絶縁膜を介して形成された第1ゲート電極と、
    前記LDD領域上に前記ゲート絶縁膜を介して形成され、前記第1ゲート電極の側面に接する第1の導電膜からなる第2ゲート電極と、
    前記ゲート絶縁膜上に形成された層間絶縁膜と、
    前記層間絶縁膜上に形成された前記第1の導電膜からなる配線と、
    前記層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに電気的に接続され且つ前記配線に電気的に接続された第2の導電膜からなるソース電極及びドレイン電極と、
    を具備し、
    前記第1及び前記第2ゲート電極は、前記層間絶縁膜に形成された開孔部に形成されていることを特徴とする半導体装置。
  24. チャネル形成領域、ソース領域、ドレイン領域及びLDD領域を有する半導体層と、
    前記チャネル形成領域上にゲート絶縁膜を介して形成された第1ゲート電極と、
    前記LDD領域上に前記ゲート絶縁膜を介して形成され、前記第1ゲート電極の側面に接する第2ゲート電極と、
    前記ゲート絶縁膜上に形成された第1の層間絶縁膜と、
    前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、
    前記第2の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに電気的に接続されたソース電極及びドレイン電極と、
    を具備し、
    前記第1及び前記第2ゲート電極は、前記第1及び前記第2の層間絶縁膜に形成された開孔部に形成されていることを特徴とする半導体装置。
  25. チャネル形成領域、ソース領域、ドレイン領域及びLDD領域を有する半導体層と、
    前記チャネル形成領域上にゲート絶縁膜を介して形成された第1ゲート電極と、
    前記LDD領域上に前記ゲート絶縁膜を介して形成され、前記第1ゲート電極の側面に接する第1の導電膜からなる第2ゲート電極と、
    前記ゲート絶縁膜上に形成された第1の層間絶縁膜と、
    前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、
    前記第2の層間絶縁膜上に形成された前記第1の導電膜からなる配線と、
    前記第2の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに電気的に接続され且つ前記配線に電気的に接続された第2の導電膜からなるソース電極及びドレイン電極と、
    を具備し、
    前記第1及び前記第2ゲート電極は、前記第1及び前記第2の層間絶縁膜に形成された開孔部に形成されていることを特徴とする半導体装置。
  26. チャネル形成領域、ソース領域、ドレイン領域及びLDD領域を有する半導体層と、
    前記チャネル形成領域上にゲート絶縁膜を介して形成された第1ゲート電極と、
    前記ゲート絶縁膜及び前記第1ゲート電極上に形成された第1の層間絶縁膜と、
    前記LDD領域上に前記ゲート絶縁膜及び前記第1の層間絶縁膜を介して形成された第2ゲート電極と、
    前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、
    前記第2の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに電気的に接続されたソース電極及びドレイン電極と、
    前記第1ゲート電極と前記第2ゲート電極を電気的に接続する配線層と、
    を具備し、
    前記第2ゲート電極は、前記第2の層間絶縁膜に形成された開孔部に形成されていることを特徴とする半導体装置。
  27. チャネル形成領域、ソース領域、ドレイン領域及びLDD領域を有する半導体層と、
    前記チャネル形成領域上にゲート絶縁膜を介して形成された第1ゲート電極と、
    前記ゲート絶縁膜及び前記第1ゲート電極上に形成された第1の層間絶縁膜と、
    前記LDD領域上に前記ゲート絶縁膜及び前記第1の層間絶縁膜を介して形成された第1の導電膜からなる第2ゲート電極と、
    前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、
    前記第2の層間絶縁膜上に形成された前記第1の導電膜からなる配線と、
    前記第2の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに電気的に接続され且つ前記配線に電気的に接続された第2の導電膜からなるソース電極及びドレイン電極と、
    前記第1ゲート電極と前記第2ゲート電極を電気的に接続し、前記第2の導電膜からなる電極層と、
    を具備し、
    前記第2ゲート電極は、前記第2の層間絶縁膜に形成された開孔部に形成されていることを特徴とする半導体装置。
  28. 第1の半導体層及び第2の半導体層と、
    前記第1の半導体層及び前記第2の半導体層それぞれに形成されたチャネル形成領域、LDD領域、ソース領域及びドレイン領域と、
    前記第1の半導体層の前記チャネル形成領域及び前記第2の半導体層の前記チャネル形成領域それぞれの上にゲート絶縁膜を介して形成された第1ゲート電極と、
    前記第1の半導体層の前記LDD領域上に位置し、前記第1の半導体層の前記第1ゲート電極の側面に接する導電膜からなる第2ゲート電極と、
    前記ゲート絶縁膜上に形成された第1の層間絶縁膜と、
    前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、
    前記第2の層間絶縁膜上に形成された前記導電膜からなる画素電極と、
    前記第2の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに電気的に接続されたソース電極及びドレイン電極と、
    を具備し、
    前記第2の半導体層に電気的に接続する前記ソース電極または前記ドレイン電極は、前記画素電極に電気的に接続し、
    前記第1及び前記第2ゲート電極は、前記第1及び前記第2の層間絶縁膜に形成された開孔部に形成されていることを特徴とする半導体装置。
  29. 請求項22、24又は28において、前記第2ゲート電極上に配線層が形成されることを特徴とする半導体装置。
  30. 第1の半導体層及び第2の半導体層と、
    前記第1の半導体層及び前記第2の半導体層それぞれに形成されたチャネル形成領域、LDD領域、ソース領域及びドレイン領域と、
    前記第1の半導体層の前記チャネル形成領域及び前記第2の半導体層の前記チャネル形成領域それぞれの上にゲート絶縁膜を介して形成された第1ゲート電極と、
    前記第1の半導体層の前記LDD領域上に前記ゲート絶縁膜を介して形成され、前記第1ゲート電極の側面に接する第1の導電膜からなる第2ゲート電極と、
    前記ゲート絶縁膜上に形成された第1の層間絶縁膜と、
    前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、
    前記第2の層間絶縁膜上に形成された前記第1の導電膜からなる配線と、
    前記第2の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに電気的に接続され且つ前記配線に電気的に接続された第2の導電膜からなるソース電極及びドレイン電極と、
    具備し、
    前記第1及び前記第2ゲート電極は、前記第1及び前記第2の層間絶縁膜に形成された開孔部に形成されていることを特徴とする半導体装置。
  31. 第1の半導体層及び第2の半導体層と、
    前記第1の半導体層及び前記第2の半導体層それぞれに形成されたチャネル形成領域、LDD領域、ソース領域及びドレイン領域と、
    前記第1の半導体層のチャネル形成領域及び前記第2の半導体層のチャネル形成領域それぞれの上にゲート絶縁膜を介して形成された第1ゲート電極と、
    前記ゲート絶縁膜及び前記第1ゲート電極上に形成された第1の層間絶縁膜と、
    前記第1の半導体層の前記LDD領域上に前記ゲート絶縁膜及び前記第1の層間絶縁膜を介して形成された導電膜からなる第2ゲート電極と、
    前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、
    前記第2の層間絶縁膜上に形成された前記導電膜からなる画素電極と、
    前記第2の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに電気的に接続された配線と、
    前記第1ゲート電極と前記第2ゲート電極を電気的に接続する配線層と、
    を具備し、
    前記第2の半導体層に電気的に接続するソース電極またはドレイン電極は、前記画素電極に電気的に接続し、
    前記第2ゲート電極は、前記第2の層間絶縁膜に形成された開孔部に形成されていることを特徴とする半導体装置。
  32. 第1の半導体層及び第2の半導体層と、
    前記第1の半導体層及び前記第2の半導体層それぞれに形成されたチャネル形成領域、LDD領域、ソース領域及びドレイン領域と、
    前記第1の半導体層のチャネル形成領域及び前記第2の半導体層のチャネル形成領域それぞれの上にゲート絶縁膜を介して形成された第1ゲート電極と、
    前記ゲート絶縁膜及び前記第1ゲート電極上に形成された第1の層間絶縁膜と、
    前記第1の半導体層の前記LDD領域上に前記ゲート絶縁膜及び前記第1の層間絶縁膜を介して形成された第1の導電膜からなる第2ゲート電極と、
    前記第1の層間絶縁膜上に形成された第2の層間絶縁膜と、
    前記第2の層間絶縁膜上に形成された前記第1の導電膜からなる配線と、
    前記第2の層間絶縁膜上に形成され、前記ソース領域及び前記ドレイン領域それぞれに電気的に接続され且つ前記配線に電気的に接続された第2の導電膜からなるソース電極及びドレイン電極と、
    記第1ゲート電極と前記第2ゲート電極を電気的に接続する前記第2の導電膜からなる電極層と、
    を具備し、
    前記第2ゲート電極は、前記第2の層間絶縁膜に形成された開孔部に形成されていることを特徴とする半導体装置。
  33. 請求項30又は請求項32において、前記第2の半導体層を用いて形成される薄膜トランジスタは画素部に設けられることを特徴とする半導体装置。
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