KR20210069835A - 디스플레이 장치 - Google Patents

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KR20210069835A
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thin film
gate
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정훈
신철상
허진
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엘지디스플레이 주식회사
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Abstract

본 발명의 실시예들은, 디스플레이 장치에 관한 것으로서, 디스플레이 패널에서 박막 트랜지스터 상에 위치하는 평탄화층을 제거하여 개구부를 형성하고, 평탄화층의 개구부에 탑 게이트 전극을 배치함으로써, 디스플레이 패널에 배치되는 박막 트랜지스터의 크기를 감소시키며 박막 트랜지스터의 구동 성능을 개선할 수 있다. 또한, 평탄화층의 상위 층에 위치하는 전극층을 이용하여 탑 게이트 전극을 구현함으로써, 별도의 공정을 추가하지 않고 더블 게이트 전극을 포함하는 박막 트랜지스터를 용이하게 구현할 수 있다.

Description

디스플레이 장치{DISPLAY DEVICE}
본 발명의 실시예들은, 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기발광 디스플레이 장치 등과 같은 다양한 유형의 디스플레이 장치가 활용된다.
디스플레이 장치는, 다수의 서브픽셀과 각종 신호 라인이 배치된 디스플레이 패널과, 서브픽셀을 구동하기 위한 신호나 전압 등을 공급하는 각종 구동 회로를 포함할 수 있다. 그리고, 구동 회로는, 경우에 따라, 디스플레이 패널 상에 배치될 수 있다.
디스플레이 패널에 배치된 서브픽셀이나 구동 회로 등은 구동을 위해 박막 트랜지스터와 같은 각종 회로 소자를 포함할 수 있다. 그리고, 디스플레이 패널에 배치되는 박막 트랜지스터는 요구되는 성능에 따라 크기가 커질 수 있다.
디스플레이 패널에 배치되는 박막 트랜지스터의 크기가 증가할 경우, 디스플레이 패널의 베젤 영역이 증가할 수 있으며, 디스플레이 패널의 액티브 영역에서 개구율이 감소할 수 있다. 따라서, 박막 트랜지스터가 디스플레이 패널에 배치되는 면적을 감소시키면서, 박막 트랜지스터를 고성능으로 구현할 수 있는 방안이 요구된다.
본 발명의 실시예들은, 디스플레이 패널에 배치된 박막 트랜지스터의 크기를 감소시키거나 박막 트랜지스터의 크기 증가 없이, 박막 트랜지스터의 구동 성능을 향상시킬 수 있는 방안을 제공한다.
본 발명의 실시예들은, 박막 트랜지스터의 성능 개선을 위한 별도의 공정을 추가하지 않고, 디스플레이 패널에 배치된 박막 트랜지스터의 구동 성능을 개선할 수 있는 방안을 제공한다.
일 측면에서, 본 발명의 실시예들은, 다수의 서브픽셀이 배치된 액티브 영역 및 액티브 영역의 외측에 위치하는 논-액티브 영역을 포함하는 기판과, 기판 상에 배치된 다수의 박막 트랜지스터와, 기판 상에서 액티브 영역 및 논-액티브 영역 중 적어도 일부 영역에 배치된 평탄화층을 포함하고, 다수의 박막 트랜지스터 중 적어도 하나는, 기판 상에 위치하는 제1 게이트 전극과, 제1 게이트 전극 상에 위치하는 반도체층과, 반도체층 상에 위치하는 제2 게이트 전극을 포함하는 디스플레이 장치를 제공한다.
여기서, 평탄화층은, 제2 게이트 전극이 배치되는 층과 반도체층이 배치되는 층 사이의 층에 위치하고, 제2 게이트 전극과 반도체층의 채널 영역이 중첩하는 영역을 제외한 영역 중 적어도 일부 영역에 배치될 수 있다. 그리고, 제2 게이트 전극의 일부분은 평탄화층 상에 위치할 수 있다.
제2 게이트 전극은 반도체층이 배치된 영역을 제외한 영역에서 평탄화층에 포함된 컨택홀을 통해 상기 제1 게이트 전극과 전기적으로 연결될 수 있다.
또는, 제2 게이트 전극은 제1 게이트 전극과 절연된 상태에서, 제1 게이트 전극으로 공급되는 신호와 동일한 신호를 공급받을 수도 있다.
다른 측면에서, 본 발명의 실시예들은, 다수의 제1 게이트 라인과, 제1 게이트 라인 상에 위치하고 제1 게이트 라인의 일부분과 중첩하는 다수의 반도체층과, 반도체층 상에 위치하고 반도체층이 배치된 영역의 적어도 일부 영역을 제외한 영역에 배치된 평탄화층과, 반도체층과 평탄화층 상에 위치하고 제1 게이트 라인과 반도체층이 중첩하는 영역의 적어도 일부분과 중첩하는 다수의 제2 게이트 라인을 포함하는 디스플레이 장치를 제공한다.
다른 측면에서, 본 발명의 실시예들은, 기판과, 기판 상에 배치된 다수의 박막 트랜지스터와, 박막 트랜지스터 상에 배치되고 박막 트랜지스터와 중첩하는 영역에 위치하는 적어도 하나의 개구부를 포함하는 평탄화층과, 평탄화층에 포함된 개구부에 배치되고 평탄화층 상의 일부 영역에 배치된 다수의 보조 전극 패턴을 포함하는 디스플레이 장치를 제공한다.
본 발명의 실시예들에 의하면, 바텀 게이트 전극을 포함하는 박막 트랜지스터의 채널 영역 상에 위치하는 평탄화층을 제거하고 탑 게이트 전극을 배치함으로써, 박막 트랜지스터가 배치되는 면적을 감소시키면서 고성능의 박막 트랜지스터를 구현할 수 있다.
또한, 평탄화층 상에 위치하는 전극층 중 어느 하나의 전극층을 이용하여 박막 트랜지스터의 탑 게이트 전극을 구현함으로써, 별도의 공정을 추가하지 않고 박막 트랜지스터의 구동 성능을 개선할 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 박막 트랜지스터가 디스플레이 패널에 배치된 구조의 예시를 나타낸 도면이다.
도 3과 도 4는 본 발명의 실시예들에 따른 박막 트랜지스터의 바텀 게이트 전극과 탑 게이트 전극이 연결된 구조의 예시를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 박막 트랜지스터가 디스플레이 패널에 배치된 구조의 다른 예시를 나타낸 도면이다.
도 6 내지 도 8은 본 발명의 실시예들에 따른 박막 트랜지스터가 디스플레이 패널의 논-액티브 영역에 구현된 경우의 예시를 나타낸 도면이다.
도 9는 본 발명의 실시예들에 따른 박막 트랜지스터가 디스플레이 패널의 액티브 영역에 구현된 경우의 예시를 나타낸 도면이다.
도 10은 도 9에 도시된 I-I' 부분과 J-J' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 박막 트랜지스터가 디스플레이 패널의 액티브 영역에 구현된 경우의 다른 예시를 나타낸 도면이다.
도 12는 도 11에 도시된 K-K' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 13은 본 발명의 실시예들에 따른 박막 트랜지스터가 디스플레이 패널의 액티브 영역에 구현된 경우의 또 다른 예시를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들의 시간 관계 또는 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성을 나타낸 도면이다.
도 1을 참조하면, 디스플레이 장치(100)는, 액티브 영역(AA)과 논-액티브 영역(NA)을 포함하는 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 배치될 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다.
각 게이트 드라이버 집적 회로(GDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 디스플레이 패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 게이트 드라이버 집적 회로(GDIC)는, 디스플레이 패널(110)과 연결된 필름 상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 시프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼 등을 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, 디스플레이 패널(110)에 직접 배치될 수 있으며, 경우에 따라, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적 회로(SDIC)는, 칩 온 필름(COF) 방식으로 구현될 수 있으며, 이 경우, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 연결된 필름 상에 실장되고, 필름 상의 배선들을 통해 디스플레이 패널(110)과 전기적으로 연결될 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 인쇄 회로 기판, 가요성 인쇄 회로 등 상에 실장되고, 인쇄 회로 기판, 가요성 인쇄 회로 등을 통해 게이트 구동 회로(120) 및 데이터 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
이러한 디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
각각의 서브픽셀(SP)은, 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해 정의되는 영역일 수 있으며, 디스플레이 장치(100)의 유형에 따라 액정이 배치되거나 발광 소자가 배치될 수 있다.
일 예로, 디스플레이 장치(100)가 액정 디스플레이 장치인 경우, 디스플레이 패널(110)로 광을 조사하는 백라이트 유닛과 같은 광원 장치를 포함하고, 디스플레이 패널(110)의 서브픽셀(SP)에는 액정이 배치된다. 그리고, 각각의 서브픽셀(SP)로 데이터 전압이 인가됨에 따라 형성되는 전계에 의해 액정의 배열을 조정함으로써, 영상 데이터에 따른 밝기를 나타내며 이미지를 표시할 수 있다.
다른 예로, 디스플레이 장치(100)가 유기발광 디스플레이 장치인 경우, 다수의 서브픽셀(SP)에 유기발광다이오드(OLED)와 여러 회로 소자가 배치될 수 있다. 그리고, 서브픽셀(SP)에 배치된 유기발광다이오드(OLED)로 공급되는 전류를 제어함으로써, 영상 데이터에 대응하는 밝기를 각각의 서브픽셀(SP)이 나타낼 수 있다.
또는, 서브픽셀(SP)에 배치된 발광 소자는 발광다이오드(LED)이거나, 마이크로 발광다이오드(μLED)일 수도 있다.
이러한 서브픽셀(SP)이나 전술한 구동 회로는 서브픽셀(SP) 등의 구동을 위한 다수의 박막 트랜지스터를 포함할 수 있다. 그리고, 박막 트랜지스터의 구동 성능을 높이기 위해 박막 트랜지스터의 크기를 증가시킬 경우, 서브픽셀(SP)의 개구율이 감소하거나, 논-액티브 영역(NA)의 면적이 증가할 수 있다.
본 발명의 실시예들은, 추가적인 공정 없이 박막 트랜지스터의 크기를 감소시키면서, 박막 트랜지스터의 구동 성능을 개선할 수 있는 방안을 제공한다.
도 2는 본 발명의 실시예들에 따른 박막 트랜지스터가 디스플레이 패널(110)에 배치된 구조의 예시를 나타낸 도면이다.
도 2를 참조하면, 박막 트랜지스터는 디스플레이 패널(110)의 액티브 영역(AA)에 배치된 박막 트랜지스터일 수도 있고, 논-액티브 영역(NA)에 배치된 박막 트랜지스터일 수도 있다.
본 발명의 실시예들에 따른 박막 트랜지스터는, 일 예로, 바텀 게이트 전극인 제1 게이트 전극(GE1)과 탑 게이트 전극인 제2 게이트 전극(GE2)을 포함할 수 있다.
여기서, 제2 게이트 전극(GE2)은, 박막 트랜지스터의 반도체층(ACT) 등을 배치한 후 배치되는 평탄화층(PAC) 상에 위치하는 전극층을 이용하여 구현될 수 있다.
구체적으로, 기판(SUB) 상에 제1 게이트 전극(GE1)이 배치되고, 제1 게이트 전극(GE1) 상에 제1 게이트 절연층(GI1)이 배치될 수 있다. 제1 게이트 절연층(GI1)은, 경우에 따라, 둘 이상의 층을 포함할 수도 있으며, 일 예로, SiNx, SiO2 등이 적층된 구조일 수 있다.
제1 게이트 절연층(GI1) 상에 반도체층(ACT)이 배치될 수 있다. 그리고, 반도체층(ACT) 상에 소스 전극(SE)과 드레인 전극(DE)이 배치될 수 있다.
소스 전극(SE)과 드레인 전극(DE) 상에 제2 게이트 절연층(GI2)이 배치될 수 있다. 제2 게이트 절연층(GI2)은, 경우에 따라, 둘 이상의 층을 포함할 수 있으며, 제1 게이트 절연층(GI1)과 유사하게 SiNx, SiO2 등이 적층된 구조일 수 있다.
제2 게이트 절연층(GI2) 상에 평탄화층(PAC)이 배치될 수 있다.
평탄화층(PAC)은, 박막 트랜지스터와 대응하는 영역에 위치하는 적어도 하나의 개구부(OA)를 포함할 수 있다.
일 예로, 평탄화층(PAC)에 포함된 개구부(OA)는, 박막 트랜지스터의 반도체층(ACT)과 중첩하는 영역이나 반도체층(ACT)과 중첩하는 영역을 포함하는 영역에 위치할 수 있다. 또는, 평탄화층(PAC)의 개구부(OA)는, 박막 트랜지스터의 반도체층(ACT)의 채널 영역과 중첩하는 영역에 위치할 수 있다.
여기서, 반도체층(ACT)의 채널 영역은, 일 예로, 반도체층(ACT)과 제1 게이트 전극(GE1)이 중첩하는 영역을 의미할 수 있다.
평탄화층(PAC)의 개구부(OA)가 박막 트랜지스터와 대응하는 영역에 위치함에 따라, 박막 트랜지스터와 대응하는 영역에서 평탄화층(PAC)이 제거된 구조일 수 있다. 따라서, 평탄화층(PAC) 아래에 배치된 제2 게이트 절연층(GI2)의 일부분이 평탄화층(PAC)의 개구부(OA)에 의해 노출될 수 있다.
그리고, 제2 게이트 전극(GE2)이 평탄화층(PAC)의 개구부(OA)에서 제2 게이트 절연층(GI2) 상에 배치될 수 있다.
제2 게이트 전극(GE2)은, 평탄화층(PAC)의 상위 층에 배치되는 전극층을 이용하여 배치될 수 있다.
일 예로, 제2 게이트 전극(GE2)은, 평탄화층(PAC)의 상위 층에 배치되는 픽셀 전극(PXL)이나 공통 전극(COM)과 동일한 물질을 이용하여 배치될 수 있다. 즉, 제2 게이트 전극(GE2)은, 픽셀 전극(PXL)이나 공통 전극(COM)과 동일한 층에 배치될 수 있다.
따라서, 별도의 공정이나 전극층을 추가하지 않고, 반도체층(ACT) 상에 제2 게이트 전극(GE2)을 배치할 수 있다.
제2 게이트 전극(GE2)은, 반도체층(ACT)과 중첩할 수 있다. 또는, 제2 게이트 전극(GE2)은, 제1 게이트 전극(GE1)과 반도체층(ACT)이 중첩하는 영역과 중첩할 수 있다.
그리고, 제2 게이트 전극(GE2)의 일부분은, 평탄화층(PAC) 상의 일부 영역에 배치될 수 있다.
제2 게이트 전극(GE2)이 평탄화층(PAC)의 개구부(OA)에서 제2 게이트 절연층(GI2) 상에 배치되며 반도체층(ACT)과 중첩됨에 따라, 반도체층(ACT) 아래에 배치되는 제1 게이트 전극(GE1)과 함께 더블 게이트 전극을 구성할 수 있다.
즉, 반도체층(ACT) 상에 위치하는 평탄화층(PAC)이 제거됨에 따라, 평탄화층(PAC) 상에 위치하는 전극층을 이용하여 구현된 제2 게이트 전극(GE2)이 형성하는 전계에 의해 반도체층(ACT)에 채널이 형성될 수 있다. 따라서, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)에 의해 채널이 형성될 수 있으므로, 박막 트랜지스터의 이동도가 증가할 수 있다. 그리고, 이동도 증가에 따라, 반도체층(ACT)을 통해 흐르는 전류를 증가시켜줄 수 있다.
따라서, 박막 트랜지스터의 크기를 감소시키면서 박막 트랜지스터의 전류 특성을 높여줌으로써, 박막 트랜지스터의 구동 성능을 개선할 수 있다.
또한, 제2 게이트 전극(GE2)이 반도체층(ACT)을 포함한 주변 영역과 중첩하도록 배치됨에 따라, 외부로부터 유입되는 정전기 차폐 등과 같은 소자 보호 기능을 제공할 수도 있다.
이는 평탄화층(PAC)의 개구부(OA)와 주변 영역에 평탄화층(PAC)의 상위 층에 배치되는 전극층을 이용하여 소자 보호 등을 위한 보조 전극 패턴이 배치되고, 보조 전극 패턴의 일부분이 박막 트랜지스터의 탑 게이트 전극의 기능을 수행하는 것으로 볼 수도 있다.
이와 같이, 본 발명의 실시예들은, 평탄화층(PAC)에 개구부(OA)를 형성하고 평탄화층(PAC)의 상위 층에 배치되는 전극층을 이용하여 제2 게이트 전극(GE2)을 구현함으로써, 추가적인 공정 없이 디스플레이 패널(110)에 배치된 박막 트랜지스터의 구동 성능을 개선할 수 있다.
여기서, 제2 게이트 전극(GE2)은, 제1 게이트 전극(GE1)과 절연된 상태로 배치될 수 있다. 그리고, 제1 게이트 전극(GE1)으로 공급되는 신호와 동일한 신호가 제2 게이트 전극(GE2)으로 공급될 수 있다.
또는, 제2 게이트 전극(GE2)은, 대응하는 제1 게이트 전극(GE1)과 전기적으로 연결될 수도 있다.
도 3과 도 4는 본 발명의 실시예들에 따른 박막 트랜지스터의 바텀 게이트 전극인 제1 게이트 전극(GE1)과 탑 게이트 전극이 제2 게이트 전극(GE2)이 연결된 구조의 예시를 나타낸 도면이다.
도 3은 제2 게이트 전극(GE2)이 평탄화층(PAC)의 상위 층에 위치하는 공통 전극(COM)을 이용하여 구현된 예시를 나타내고, 도 4는 제2 게이트 전극(GE2)이 평탄화층(PAC)의 상위 층에 위치하는 픽셀 전극(PXL)을 이용하여 구현된 예시를 나타낸다.
그리고, 도 3과 도 4는 픽셀 전극(PXL)이 공통 전극(COM)보다 상위 층에 배치된 경우를 예시로 나타내나, 경우에 따라, 공통 전극(COM)이 픽셀 전극(PXL)보다 상위 층에 배치될 수도 있고, 픽셀 전극(PXL)과 공통 전극(COM)이 동일한 층에 배치될 수도 있다.
도 3을 참조하면, 반도체층(ACT) 아래에 제1 게이트 전극(GE1)이 배치되고, 반도체층(ACT) 또는 반도체층(ACT)의 채널 영역과 중첩하는 영역을 포함하는 영역에 평탄화층(PAC)의 개구부(OA)가 위치할 수 있다.
그리고, 평탄화층(PAC) 상에 배치되는 공통 전극(COM)과 동일한 층에 제2 게이트 전극(GE2)이 배치될 수 있다.
즉, 공통 전극(COM)을 배치하는 공정에서, 공통 전극(COM)과 동일한 물질로 이루어지고, 공통 전극(COM)과 분리된 보조 전극 패턴이 평탄화층(PAC)의 개구부(OA)에 배치됨으로써, 제2 게이트 전극(GE2)이 구현될 수 있다.
제2 게이트 전극(GE2) 상에는 공통 전극(COM)과 픽셀 전극(PXL)의 절연을 위해 배치되는 보호층(PAS)이 배치될 수 있다.
제2 게이트 전극(GE2)은, 반도체층(ACT)이 배치된 영역과 주변 영역에 중첩하도록 배치되며, 반도체층(ACT)이 배치된 영역을 제외한 영역에 위치하는 컨택홀(CH_g)을 통해 평탄화층(PAC) 아래에 위치하는 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다.
즉, 평탄화층(PAC)은, 박막 트랜지스터의 반도체층(ACT)이 배치되는 영역과, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)이 연결되는 영역에서 제거된 구조를 가질 수 있다.
여기서, 평탄화층(PAC)은 배치되는 과정에서 컨택홀(CH_g)의 위치에 배치되지 않을 수 있다. 또는, 평탄화층(PAC)이 컨택홀(CH_g)의 위치에 배치된 상태에서 평탄화층(PAC)과 평탄화층(PAC) 아래에 위치하는 게이트 절연층 등에 컨택홀(CH_g)을 형성하는 과정에서 제거될 수도 있다.
이와 같이, 컨택홀(CH_g)을 통해 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)이 용이하게 전기적으로 연결되며 더블 게이트 전극을 구성할 수 있다.
또한, 제2 게이트 전극(GE2)은, 평탄화층(PAC) 상에 위치하는 전극층 중 최상위 층에 위치하는 픽셀 전극(PXL)을 이용하여 구현될 수도 있다.
도 4를 참조하면, 제1 게이트 전극(GE1)이 기판(SUB) 상에 배치되고, 반도체층(ACT)이 제1 게이트 전극(GE1) 상에 배치될 수 있다. 반도체층(ACT) 상에는 반도체층(ACT)과 대응하는 위치에 개구부(OA)를 포함하는 평탄화층(PAC)이 배치될 수 있다.
공통 전극(COM)과 픽셀 전극(PXL) 간의 절연을 위한 보호층(PAS)이 평탄화층(PAC)의 개구부(OA)와 평탄화층(PAC) 상에 배치될 수 있다.
그리고, 보호층(PAS) 상에 픽셀 전극(PXL)과 동일한 물질로 이루어진 제2 게이트 전극(GE2)이 배치될 수 있다.
제2 게이트 전극(GE2)은, 평탄화층(PAC)의 개구부(OA)에 위치하는 보호층(PAS) 상에 배치될 수 있다. 또한, 제2 게이트 전극(GE2)은, 평탄화층(PAC) 상에 위치하는 보호층(PAS) 상에 배치될 수 있다. 그리고, 제2 게이트 전극(GE2)은, 컨택홀(CH_g)을 통해 평탄화층(PAC) 아래에 위치하는 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다.
제2 게이트 전극(GE2)을 평탄화층(PAC)의 상위 층에 위치하는 전극층 중 최상위 층에 위치하는 전극층을 이용하여 배치함으로써, 최상위 층 아래에 위치하는 전극층과 절연층 등의 배치가 완료된 이후에 컨택홀(CH_g)이 형성될 수 있다.
따라서, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2) 간의 연결을 위한 컨택홀(CH_g)을 용이하게 형성할 수 있다.
이와 같이, 반도체층(ACT) 상에 위치하는 평탄화층(PAC)의 일부분을 제거하고, 평탄화층(PAC) 상에 위치하는 전극층을 이용하여 제2 게이트 전극(GE2)을 배치함으로써, 박막 트랜지스터의 크기를 감소시키며 구동 성능을 개선할 수 있다.
그리고, 디스플레이 패널(110)에 배치된 박막 트랜지스터의 크기를 감소시킴으로써, 박막 트랜지스터가 배치되는 논-액티브 영역(NA)을 감소시키거나, 액티브 영역(AA)에서 개구율을 증가시켜줄 수 있다.
또한, 본 발명의 실시예들은, 박막 트랜지스터의 반도체층(ACT)을 구성하는 물질의 함량비가 상이한 이중층으로 배치함으로써, 박막 트랜지스터의 크기를 더욱 감소시키며 구동 성능을 개선할 수 있다.
도 5는 본 발명의 실시예들에 따른 박막 트랜지스터가 디스플레이 패널(110)에 배치된 구조의 다른 예시를 나타낸 도면이다.
도 5를 참조하면, 기판(SUB) 상에 제1 게이트 전극(GE1)이 배치되고, 제1 게이트 전극(GE1) 상에 반도체층(ACT)이 위치할 수 있다.
반도체층(ACT) 상에 위치하는 평탄화층(PAC)은 반도체층(ACT)과 대응하는 영역에서 제거된 구조일 수 있다. 그리고, 평탄화층(PAC)이 제거된 영역과 주변 영역에 평탄화층(PAC)의 상위 층에 위치하는 전극층을 이용하여 구현된 제2 게이트 전극(GE2)이 배치될 수 있다.
여기서, 반도체층(ACT)은, 일 예로, 산화물 반도체일 수 있다.
그리고, 반도체층(ACT)은, 제1 게이트 절연층(GI1) 상에 위치하는 제1 산화물 반도체층(ACT1)과, 제1 산화물 반도체층(ACT1) 상에 위치하는 제2 산화물 반도체층(ACT2)을 포함할 수 있다.
제1 산화물 반도체층(ACT1)을 구성하는 물질의 함량비와 제2 산화물 반도체층(ACT2)을 구성하는 물질의 함량비는 상이할 수 있다.
일 예로, 제1 산화물 반도체층(ACT1)과 제2 산화물 반도체(ACT2)는, 인듐, 갈륨, 아연을 포함할 수 있다.
제1 산화물 반도체층(ACT1)에 포함된 인듐, 갈륨, 아연의 함량비는 1:1:1일 수 있다. 그리고, 제2 산화물 반도체층(ACT2)에 포함된 갈륨의 함량은 제2 산화물 반도체층(ACT2)에 포함된 인듐의 함량 및 아연의 함량보다 높을 수 있다.
즉, 제1 산화물 반도체층(ACT1)은, 인듐, 갈륨, 아연이 동일한 비율로 포함되어 형성되며, 제2 산화물 반도체층(ACT2)은, 갈륨이 상대적으로 많이 포함되며 형성될 수 있다.
여기서, 인듐, 갈륨, 아연의 함량비가 균일하지 않은 제2 산화물 반도체층(ACT2)은 비저항이 높을 수 있다. 제1 산화물 반도체층(ACT1) 상에 비저항이 높은 제2 산화물 반도체층(ACT2)이 배치될 경우, 채널 길이를 짧게 형성하더라도 박막 트랜지스터의 문턱 전압의 변동량이 작을 수 있다.
따라서, 디스플레이 패널(110)에 배치되는 박막 트랜지스터의 크기를 감소시키면서, 박막 트랜지스터의 구동 특성의 균일도를 유지할 수 있다.
평탄화층(PAC)의 개구부(OA)에 배치되는 제2 게이트 전극(GE2)에 의해 박막 트랜지스터의 전류 특성을 향상시키면서, 박막 트랜지스터의 크기를 감소시키더라도 구동 특성의 균일도를 유지함으로써, 디스플레이 패널(110)에 배치된 박막 트랜지스터의 크기를 최소화하며 박막 트랜지스터의 구동 성능을 개선할 수 있다.
그리고, 디스플레이 패널(110)에 배치된 박막 트랜지스터의 성능을 개선하며 배치되는 면적을 감소시킴으로써, 디스플레이 패널(110)의 논-액티브 영역(NA)에 구동 회로가 배치되는 면적을 감소시키거나, 액티브 영역(AA)에 배치된 서브픽셀(SP)의 개구율을 높여줄 수 있다.
도 6 내지 도 8은 본 발명의 실시예들에 따른 박막 트랜지스터가 디스플레이 패널(110)의 논-액티브 영역(NA)에 구현된 경우의 예시를 나타낸 도면이다.
도 6을 참조하면, 디스플레이 장치(100)에 포함된 게이트 구동 회로(120)는, 디스플레이 패널(110)의 논-액티브 영역(NA)에 GIP 형태로 배치될 수 있다. 그리고, 게이트 구동 회로(120)는, 일 예로, 게이트 라인(GL)으로 게이트 하이 전압(VGH)의 공급을 제어하는 풀-업 트랜지스터(Tup)와, 게이트 라인(GL)으로 게이트 로우 전압(VGL)의 공급을 제어하는 풀-다운 트랜지스터(Tdown)를 포함할 수 있다.
풀-업 트랜지스터(Tup)는, Q 노드의 전압 레벨에 의해 제어되고, 풀-다운 트랜지스터(Tdown)는, Qb 노드의 전압 레벨에 의해 제어될 수 있다.
또한, 게이트 구동 회로(120)는, Q 노드의 전압 레벨과 Qb 노드의 전압 레벨을 제어하기 위한 다수의 박막 트랜지스터를 포함할 수 있다.
이러한 게이트 구동 회로(120)에 포함된 박막 트랜지스터는, 전술한 본 발명의 실시예들에 따른 박막 트랜지스터와 같이, 반도체층(ACT) 아래에 위치하는 제1 게이트 전극(GE1)과, 반도체층(ACT) 상에 위치하며 평탄화층(PAC)의 개구부(OA)에 배치되는 제2 게이트 전극(GE2)을 포함할 수 있다.
그리고, 제2 게이트 전극(GE2)은 제1 게이트 전극(GE1)과 전기적으로 연결되며 더블 게이트 전극을 구성할 수 있다.
따라서, 게이트 구동 회로(120)에 포함된 박막 트랜지스터의 크기를 감소시킴으로써, 게이트 구동 회로(120)의 배치를 위해 요구되는 면적을 감소시켜 논-액티브 영역(NA)을 감소시킬 수 있다.
또한, 제2 게이트 전극(GE2)의 일부분은 개구부(OA)의 주변 영역에 배치될 수 있다.
따라서, 외부 정전기 등에 취약한 디스플레이 패널(110)의 외곽 영역에 배치된 박막 트랜지스터를 제2 게이트 전극(GE2)에 의해 보호해줄 수 있다.
이와 같이, 본 발명의 실시예들은, 디스플레이 패널(110)에 배치된 박막 트랜지스터의 크기를 감소시킴으로써, 디스플레이 패널(110)의 논-액티브 영역(NA)에 구동 회로가 배치되는 경우에도 논-액티브 영역(NA)의 증가를 최소화할 수 있다.
또는, 박막 트랜지스터의 크기를 감소시킬 수 있으므로, 논-액티브 영역(NA)에 멀티플렉싱 회로 또는 디멀티플렉싱 회로를 배치함으로써, 디스플레이 패널(110)에 배치되는 배선의 수를 감소시킬 수도 있다.
도 7과 도 8을 참조하면, 다수의 박막 트랜지스터를 포함하는 디멀티플렉싱 회로가 디스플레이 패널(110)의 논-액티브 영역(NA)에 배치될 수 있다.
디멀티플렉싱 회로에 포함된 박막 트랜지스터는, 데이터 라인(DL)과 링크 라인(LL) 사이에 전기적으로 연결될 수 있다. 그리고, 링크 라인(LL)은, 데이터 구동 회로(130)와 전기적으로 연결된 신호 배선일 수 있다.
여기서, 디멀티플렝싱 회로에 포함된 다수의 박막 트랜지스터 각각은 하나의 데이터 라인(DL)과 전기적으로 연결될 수 있다. 그리고, 둘 이상의 박막 트랜지스터가 동일한 링크 라인(LL)에 전기적으로 연결될 수 있다.
일 예로, 도 7에 도시된 예시와 같이, 3개의 박막 트랜지스터가 하나의 링크 라인(LL)에 전기적으로 연결될 수 있다. 그리고, 각각의 박막 트랜지스터는 멀티플렉싱 신호에 의해 제어될 수 있다.
따라서, 하나의 링크 라인(LL), 즉, 데이터 구동 회로(130)에 포함된 하나의 채널에 의해 3개의 데이터 라인(DL)을 구동할 수 있다.
일 예로, 도 7과 도 8을 참조하면, 제1 멀티플렉싱 신호(Mux1)에 의해 제어되는 박막 트랜지스터가 턴-온 되는 기간에 적색 서브픽셀(SP)의 구동을 위한 데이터 전압 D1(R)이 공급될 수 있다.
그리고, 제2 멀티플렉싱 신호(Mux2)에 의해 제어되는 박막 트랜지스터가 턴-온 되는 기간에 녹색 서브픽셀(SP)의 구동을 위한 데이터 전압 D2(G)가 공급되고, 제3 멀티플렉싱 신호(Mux3)에 의해 제어되는 박막 트랜지스터가 턴-온 되는 기간에 청색 서브픽셀(SP)의 구동을 위한 데이터 전압 D3(B)가 공급될 수 있다.
디멀티플렉싱 회로에 포함된 박막 트랜지스터가 더블 게이트 전극을 포함함으로써, 박막 트랜지스터의 전류 공급 성능이 향상되므로 디멀티플렉싱 회로를 통해 각각의 데이터 라인(DL)으로 데이터 전압이 공급되는 기간을 짧게 하더라도 각각의 서브픽셀(SP)로 데이터 전압이 충분히 공급될 수 있다.
따라서, 데이터 전압이 서브픽셀(SP) 공급되는 성능을 유지하면서, 데이터 구동 회로(130)에 포함된 채널의 수와 데이터 구동 회로(130)와 전기적으로 연결되며 논-액티브 영역(NA)에 배치된 링크 라인(LL)의 수를 감소시켜줄 수 있다.
또한, 본 발명의 실시예들에 따른 박막 트랜지스터는 디스플레이 패널(110)의 액티브 영역(AA)에 배치되는 서브픽셀(SP)에 포함될 수도 있다.
도 9는 본 발명의 실시예들에 따른 박막 트랜지스터가 디스플레이 패널(110)의 액티브 영역(AA)에 구현된 경우의 예시를 나타낸 도면이다. 그리고, 도 10은 도 9에 도시된 I-I' 부분과 J-J' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 9와 도 10을 참조하면, 액티브 영역(AA)에 배치된 서브픽셀(SP)은 일 방향으로 배치된 게이트 라인(GL)과, 게이트 라인(GL)과 교차하는 방향으로 배치된 데이터 라인(DL)을 포함할 수 있다. 그리고, 둘 이상의 서브픽셀(SP)에 배치되는 공통 전극(COM)과 각각의 서브픽셀(SP)에 분리되어 배치되는 픽셀 전극(PXL)을 포함할 수 있다.
도 9와 도 10에 도시된 예시는 픽셀 전극(PXL)이 공통 전극(COM)보다 상위 층에 배치된 구조의 예시를 나타낸다.
여기서, 서브픽셀(SP)은, 데이터 라인(DL)과 픽셀 전극(PXL) 사이에 전기적으로 연결된 박막 트랜지스터를 포함할 수 있다.
일 예로, 게이트 라인(GL)의 일부분이 박막 트랜지스터의 제1 게이트 전극(GE1)을 구성하고, 데이터 라인(DL)의 일부분이 박막 트랜지스터의 소스 전극(SE) 또는 드레인 전극(DE)을 구성할 수 있다. 그리고, 데이터 라인(DL)과 동일한 층에 배치되는 드레인 전극(DE) 또는 소스 전극(SE)은, 픽셀 전극(PXL)과 컨택홀(CH_p)을 통해 전기적으로 연결될 수 있다.
또한, 박막 트랜지스터는, 픽셀 전극(PXL)과 동일한 층에 배치되며 픽셀 전극(PXL)과 동일한 물질로 이루어진 제2 게이트 전극(GE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은, 일 예로, 박막 트랜지스터의 반도체층(ACT) 또는 채널 영역과 중첩하는 영역을 포함하는 영역에 배치될 수 있으며, 픽셀 전극(PXL)이 배치된 영역을 제외한 영역에 배치될 수 있다. 그리고, 제1 게이트 전극(GE1)을 포함하는 게이트 라인(GL) 상에 일정한 패턴 형태로 배치될 수 있다.
여기서, 박막 트랜지스터의 반도체층(ACT)이 배치되는 층과 픽셀 전극(PXL)이 배치되는 층 사이의 층에 평탄화층(PAC)이 위치할 수 있다. 그리고, 평탄화층(PAC)은 반도체층(ACT)과 대응하는 영역에 위치하는 개구부(OA)를 포함할 수 있다.
따라서, 제2 게이트 전극(GE2)은, 평탄화층(PAC)의 개구부(OA)에 배치될 수 있다. 또한, 개구부(OA)의 주변 영역에 배치될 수 있다.
그리고, 제2 게이트 전극(GE2)은, 평탄화층(PAC)에 형성된 컨택홀(CH_g)을 통해 평탄화층(PAC) 아래에 위치하는 게이트 라인(GL)과 연결될 수 있다.
서브픽셀(SP)에서 픽셀 전극(PXL)이 배치되지 않는 영역에 픽셀 전극(PXL)과 동일한 물질을 이용하여 제2 게이트 전극(GE2)을 배치할 수 있다. 그리고, 제2 게이트 전극(GE2)의 아래에 평탄화층(PAC)이 배치되지 않도록 함으로써, 더블 게이트 전극을 포함하는 박막 트랜지스터를 용이하게 구현할 수 있다.
따라서, 서브픽셀(SP)에 배치되는 박막 트랜지스터의 구동 성능을 향상시키면서 박막 트랜지스터의 크기를 감소시킴으로써, 박막 트랜지스터가 배치되는 면적 감소에 따라 서브픽셀(SP)의 개구율을 개선할 수 있다.
또한, 픽셀 전극(PXL)이나 공통 전극(COM)과 같이, 평탄화층(PAC)의 상위 층에 위치하는 전극층을 이용하여 제2 게이트 전극(GE2)을 형성함으로써, 별도의 공정 추가 없이 구동 성능이 향상된 박막 트랜지스터를 용이하게 구현할 수 있다.
또한, 경우에 따라, 제2 게이트 전극(GE2)을 제1 게이트 전극(GE1)을 포함하는 게이트 라인(GL)과 대응되는 형태로 구현할 수도 있다.
도 11은 본 발명의 실시예들에 따른 박막 트랜지스터가 디스플레이 패널(110)의 액티브 영역(AA)에 구현된 경우의 다른 예시를 나타낸 도면이다. 도 12는 도 11에 도시된 K-K' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 11과 도 12를 참조하면, 서브픽셀(SP)에 데이터 라인(DL)이 일 방향으로 배치될 수 있다. 그리고, 데이터 라인(DL)과 교차하는 방향으로 제1 게이트 라인(GL1)이 배치될 수 있다.
제1 게이트 라인(GL1)은, 기판(SUB) 상에 배치되고 반도체층(ACT) 아래에 위치할 수 있다.
그리고, 제1 게이트 전극(GL1)의 일부분이 반도체층(ACT)과 중첩하여 제1 게이트 전극(GE1)을 구성할 수 있다.
평탄화층(PAC)이 반도체층(ACT) 상에 위치할 수 있다. 그리고, 평탄화층(PAC)은, 반도체층(ACT)과 대응하는 영역에 위치하는 개구부(OA)를 포함할 수 있다.
평탄화층(PAC)은, 반도체층(ACT)과 대응하는 영역 이외의 영역에 배치될 수 있으며, 평탄화층(PAC) 상에 공통 전극(COM), 보호층(PAS), 픽셀 전극(PXL) 등이 순차적으로 배치될 수 있다.
여기서, 평탄화층(PAC) 상에서 픽셀 전극(PXL)이 배치된 영역을 제외한 영역에 제2 게이트 라인(GL2)이 배치될 수 있다.
제2 게이트 라인(GL2)은, 픽셀 전극(PXL)과 동일한 층에 배치되며, 픽셀 전극(PXL)과 동일한 물질로 이루어질 수 있다.
그리고, 제2 게이트 라인(GL2)은, 반도체층(ACT) 아래에 위치하는 제1 게이트 라인(GL1)과 대응되도록 배치될 수 있다.
제2 게이트 라인(GL2)이 제1 게이트 라인(GL1)과 대응되도록 배치되므로, 반도체층(ACT)이 위치하는 영역에서 평탄화층(PAC)의 개구부(OA)에 제2 게이트 라인(GL2)이 배치될 수 있다. 그리고, 제2 게이트 라인(GL2)이 반도체층(ACT)과 중첩하는 부분이 제2 게이트 전극(GE2)을 구성할 수 있다.
이러한 제2 게이트 라인(GL2)은, 액티브 영역(AA)에서 제1 게이트 라인(GL1)과 연결되지 않은 구조일 수 있다. 그리고, 제1 게이트 라인(GL1)으로 공급되는 신호와 동일한 신호가 제2 게이트 라인(GL2)으로 공급될 수 있다. 여기서, 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)은 별도의 신호 배선을 통해 신호를 공급받을 수 있다.
따라서, 박막 트랜지스터의 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2) 간의 전기적인 연결을 위한 홀을 서브픽셀(SP)에 형성하지 않고, 더블 게이트 전극을 포함하는 박막 트랜지스터를 구현할 수 있다.
또는, 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)이 액티브 영역(AA)에서 분리되고, 논-액티브 영역(NA)에서 평탄화층(PAC)에 형성된 홀을 통해 전기적으로 연결된 구조일 수도 있다.
이러한 경우에도, 서브픽셀(SP)마다 홀을 형성하지 않아도 되므로, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)의 전기적인 연결을 위한 홀의 수를 감소시키며, 더블 게이트 전극을 포함하는 박막 트랜지스터를 용이하게 구현할 수 있다.
또한, 본 발명의 실시예들에 따른 박막 트랜지스터는 디스플레이 장치(100)의 유형과 관계없이 적용될 수 있다. 즉, 디스플레이 패널(110)에서 기판(SUB) 상에 박막 트랜지스터가 배치되고, 박막 트랜지스터 상에 평탄화층(PAC) 등과 같은 절연층이 배치되며, 그 절연층 상에 전극층이 존재하는 구조를 갖는 모든 디스플레이 장치(100)에 적용될 수 있다.
도 13은 본 발명의 실시예들에 따른 박막 트랜지스터가 디스플레이 패널(110)의 액티브 영역(AA)에 구현된 경우의 또 다른 예시를 나타낸 도면으로서, 디스플레이 장치(100)가 유기발광 디스플레이 장치인 경우를 예시로 나타낸다.
그리고, 유기발광 디스플레이 장치의 디스플레이 패널(110)에 배치된 서브픽셀(SP)이 발광 영역(EA)과 비발광 영역(NEA)을 포함하는 구조에서, 발광 영역(EA)과 비발광 영역(NEA)의 일부분인 L-L'의 단면 구조를 나타낸다.
도 13을 참조하면, 기판(SUB) 상에 제1 게이트 전극(GE1)이 배치되고, 제1 게이트 전극(GE1) 상에 제1 게이트 절연층(GI1)이 배치될 수 있다. 그리고, 제1 게이트 절연층(GI1) 상에 반도체층(ACT), 소스 전극(SE) 및 드레인 전극(DE) 등이 배치되고, 제2 게이트 절연층(GI2)이 배치될 수 있다.
평탄화층(PAC)이 제2 절연층(GI2) 상에 배치될 수 있다. 그리고, 평탄화층(PAC)은, 반도체층(ACT)과 대응하는 영역에 위치하는 개구부(OA)를 포함할 수 있다. 또한, 평탄화층(PAC)은, 평탄화층(PAC) 상에 위치하는 픽셀 전극(PXL)과 박막 트랜지스터의 전기적인 연결을 위한 컨택홀(CH_p)을 포함할 수 있다.
제2 게이트 전극(GE2)이 평탄화층(PAC)의 개구부(OA)에 배치될 수 있다. 또한, 제2 게이트 전극(GE2)의 일부분은 평탄화층(PAC) 상의 일부 영역에 배치될 수 있다.
이러한 제2 게이트 전극(GE2)은, 픽셀 전극(PXL)과 동일한 물질로 이루어질 수 있으며, 픽셀 전극(PXL)과 동일한 층에 위치할 수 있다.
즉, 평탄화층(PAC)이 반도체층(ACT)과 대응하는 영역에서 제거된 구조에서 픽셀 전극(PXL)과 동일한 물질을 평탄화층(PAC)의 개구부(OA)에 배치함으로써, 더블 게이트 전극을 포함하는 박막 트랜지스터를 구현할 수 있다.
따라서, 공정이나 별도의 전극층을 추가하지 않고 액티브 영역(AA)에 배치되는 박막 트랜지스터가 더블 게이트 전극을 포함하는 구조를 용이하게 구현할 수 있다.
이러한 박막 트랜지스터는 서브픽셀(SP)에 배치된 구동 트랜지스터를 예시로 나타내나, 경우에 따라, 구동 트랜지스터 이외의 스위칭 트랜지스터일 수도 있다.
제2 게이트 전극(GE2)은, 평탄화층(PAC)에 포함된 컨택홀(CH_g)을 통해 제1 게이트 전극(GE1)과 연결될 수 있다.
평탄화층(PAC)의 개구부(OA), 컨택홀(CH_p, CH_g) 상에 뱅크(BANK)가 배치될 수 있다. 그리고, 뱅크(BANK)가 배치되지 않은 영역에 발광층(EL)이 배치될 수 있다.
발광층(EL) 상에 공통 전극(COM)이 배치될 수 있다. 공통 전극(COM)은, 일 예로, 투명한 도전성 물질로 이루어질 수 있으며, 서브픽셀(SP)을 포함하는 액티브 영역(AA)에 전체적으로 배치될 수 있다.
공통 전극(COM) 상에 제1 보호층(PAS1), 제2 보호층(PCL) 및 제3 보호층(PAS2)을 포함하는 봉지부(ENCAP)가 배치될 수 있다. 일 예로, 제1 보호층(PAS1)과 제3 보호층(PAS2)은 무기 봉지층이고, 제2 보호층(PCL)은 유기 봉지층일 수 있다.
즉, 디스플레이 장치(100)가 유기발광 디스플레이 장치인 경우, 공통 전극(COM)이 액티브 영역(AA)에 전체적으로 배치될 수 있으므로, 픽셀 전극(PXL)이 배치되는 층에 제2 게이트 전극(GE2)이 배치되며 더블 게이트 전극을 포함하는 박막 트랜지스터가 구현될 수 있다.
이와 같이, 본 발명의 실시예들은, 디스플레이 패널(110)에서 박막 트랜지스터와 대응하는 영역 상에 위치하는 평탄화층(PAC)을 제거하고 제2 게이트 전극(GE2)을 배치함으로써, 디스플레이 패널(110)에 배치되는 박막 트랜지스터의 크기를 감소시키면서 박막 트랜지스터의 구동 성능을 개선할 수 있다.
또한, 제2 게이트 전극(GE2)을 평탄화층(PAC)의 상위 층에 배치되는 전극층을 이용하여 구현함으로써, 별도의 공정을 추가하지 않고 더블 게이트 전극을 포함하는 박막 트랜지스터를 용이하게 구현할 수 있다.
또한, 제2 게이트 전극(GE2)의 일부분이 평탄화층(PAC) 상의 일부 영역에 배치되도록 함으로써, 외부로부터 유입되는 정전기 등으로부터 박막 트랜지스터를 보호하는 기능을 제공할 수도 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러

Claims (22)

  1. 다수의 서브픽셀이 배치된 액티브 영역과, 상기 액티브 영역의 외측에 위치하는 논-액티브 영역을 포함하는 기판;
    상기 기판 상에 배치된 다수의 박막 트랜지스터; 및
    상기 기판 상에서 상기 액티브 영역 및 상기 논-액티브 영역 중 적어도 일부 영역에 배치된 평탄화층을 포함하고,
    상기 다수의 박막 트랜지스터 중 적어도 하나는,
    상기 기판 상에 위치하는 제1 게이트 전극;
    상기 제1 게이트 전극 상에 위치하는 반도체층; 및
    상기 반도체층 상에 위치하는 제2 게이트 전극을 포함하고,
    상기 평탄화층은,
    상기 제2 게이트 전극이 배치되는 층과 상기 반도체층이 배치되는 층 사이의 층에 위치하고, 상기 제2 게이트 전극과 상기 반도체층의 채널 영역이 중첩하는 영역을 제외한 영역 중 적어도 일부 영역에 배치된 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제2 게이트 전극은 상기 반도체층이 배치된 영역을 제외한 영역에서 상기 평탄화층에 포함된 컨택홀을 통해 상기 제1 게이트 전극과 전기적으로 연결된 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제2 게이트 전극은 상기 제1 게이트 전극과 절연되고, 상기 제1 게이트 전극으로 공급되는 신호와 동일한 신호를 공급받는 디스플레이 장치.
  4. 제1항에 있어서,
    상기 제2 게이트 전극의 일부분은 상기 평탄화층 상에 위치하는 디스플레이 장치.
  5. 제1항에 있어서,
    상기 제2 게이트 전극은 상기 서브픽셀에 배치된 픽셀 전극 및 공통 전극 중 적어도 하나의 전극과 동일한 층에 위치하는 디스플레이 장치.
  6. 제5항에 있어서,
    상기 제2 게이트 전극은 상기 픽셀 전극 및 상기 공통 전극 중 상위 층에 배치된 전극과 동일한 층에 위치하는 디스플레이 장치.
  7. 제5항에 있어서,
    상기 제2 게이트 전극은 상기 픽셀 전극과 동일한 층에 위치하고, 상기 공통 전극은 상기 픽셀 전극 상에 위치하며 상기 서브픽셀에 전체적으로 배치된 디스플레이 장치.
  8. 제1항에 있어서,
    상기 제1 게이트 전극과 상기 반도체층 사이에 위치하는 제1 게이트 절연층; 및
    상기 반도체층과 상기 제2 게이트 전극 사이에 위치하고, 상기 평탄화층 아래에 위치하는 제2 게이트 절연층을 더 포함하는 디스플레이 장치.
  9. 제8항에 있어서,
    상기 평탄화층은 상기 제2 게이트 절연층의 일부분을 노출시키는 디스플레이 장치.
  10. 제1항에 있어서,
    상기 반도체층은 산화물 반도체층인 디스플레이 장치.
  11. 제10항에 있어서,
    상기 반도체층은,
    제1 산화물 반도체층과, 상기 제1 산화물 반도체층 상에 배치된 제2 산화물 반도체층을 포함하고,
    상기 제1 산화물 반도체층에 포함된 물질의 구성 비율은 상기 제2 산화물 반도체층에 포함된 물질의 구성 비율과 상이한 디스플레이 장치.
  12. 제11항에 있어서,
    상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층 중 어느 하나는 인듐, 갈륨 및 아연의 함량비가 1:1:1이고, 다른 하나는 갈륨의 함량이 인듐의 함량 및 아연의 함량보다 높은 디스플레이 장치.
  13. 제1항에 있어서,
    상기 제2 게이트 전극을 포함하는 상기 박막 트랜지스터는 상기 논-액티브 영역에 배치되고, 상기 액티브 영역에 배치된 게이트 라인과 전기적으로 연결된 디스플레이 장치.
  14. 제1항에 있어서,
    상기 제2 게이트 전극을 포함하는 상기 박막 트랜지스터는 상기 논-액티브 영역에 배치되고, 상기 논-액티브 영역에 배치된 링크 라인과 상기 액티브 영역에 배치된 데이터 라인 사이에 전기적으로 연결되고,
    제1 데이터 라인과 전기적으로 연결된 제1 박막 트랜지스터와 제2 데이터 라인과 전기적으로 연결된 제2 박막 트랜지스터는 동일한 링크 라인에 전기적으로 연결된 디스플레이 장치.
  15. 제1항에 있어서,
    상기 제2 게이트 전극을 포함하는 상기 박막 트랜지스터는 상기 액티브 영역에 배치되고, 상기 서브픽셀에 배치된 픽셀 전극과 전기적으로 연결된 디스플레이 장치.
  16. 다수의 제1 게이트 라인;
    상기 제1 게이트 라인 상에 위치하고, 상기 제1 게이트 라인의 일부분과 중첩하는 다수의 반도체층;
    상기 반도체층 상에 위치하고, 상기 반도체층이 배치된 영역의 적어도 일부 영역을 제외한 영역에 배치된 평탄화층; 및
    상기 반도체층과 상기 평탄화층 상에 위치하고, 상기 제1 게이트 라인과 상기 반도체층이 중첩하는 영역의 적어도 일부분과 중첩하는 다수의 제2 게이트 라인
    을 포함하는 디스플레이 장치.
  17. 제16항에 있어서,
    상기 평탄화층은 상기 제2 게이트 라인과 상기 반도체층이 중첩하는 영역을 제외한 영역에 배치된 디스플레이 장치.
  18. 제16항에 있어서,
    상기 제2 게이트 라인은 상기 제1 게이트 라인과 액티브 영역에서 분리된 디스플레이 장치.
  19. 제18항에 있어서,
    상기 다수의 제2 게이트 라인 각각은 상기 다수의 제1 게이트 라인 각각과 대응하고, 대응하는 제1 게이트 라인과 논-액티브 영역에서 전기적으로 연결된 디스플레이 장치.
  20. 기판;
    상기 기판 상에 배치된 다수의 박막 트랜지스터;
    상기 박막 트랜지스터 상에 배치되고, 상기 박막 트랜지스터와 중첩하는 영역에 위치하는 적어도 하나의 개구부를 포함하는 평탄화층; 및
    상기 평탄화층에 포함된 상기 개구부에 배치되고, 상기 평탄화층 상의 일부 영역에 배치된 다수의 보조 전극 패턴
    을 포함하는 디스플레이 장치.
  21. 제20항에 있어서,
    상기 보조 전극 패턴은 상기 박막 트랜지스터의 게이트 전극과 전기적으로 연결된 디스플레이 장치.
  22. 제20항에 있어서,
    상기 박막 트랜지스터와 상기 평탄화층 사이에 위치하는 적어도 하나의 절연층을 더 포함하고,
    상기 적어도 하나의 절연층의 일부분은 상기 평탄화층의 상기 개구부에 의해 노출되는 디스플레이 장치.
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