KR20210076590A - 디스플레이 장치 - Google Patents
디스플레이 장치 Download PDFInfo
- Publication number
- KR20210076590A KR20210076590A KR1020190167959A KR20190167959A KR20210076590A KR 20210076590 A KR20210076590 A KR 20210076590A KR 1020190167959 A KR1020190167959 A KR 1020190167959A KR 20190167959 A KR20190167959 A KR 20190167959A KR 20210076590 A KR20210076590 A KR 20210076590A
- Authority
- KR
- South Korea
- Prior art keywords
- disposed
- driving voltage
- pixel
- voltage line
- area
- Prior art date
Links
- 239000000758 substrate Substances 0.000 claims abstract description 71
- 238000000034 method Methods 0.000 claims description 26
- 230000005611 electricity Effects 0.000 abstract description 8
- 230000003068 static effect Effects 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 94
- 102100034403 Putative segment polarity protein dishevelled homolog DVL1P1 Human genes 0.000 description 45
- 101000867413 Homo sapiens Segment polarity protein dishevelled homolog DVL-1 Proteins 0.000 description 44
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 33
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 33
- 229910004444 SUB1 Inorganic materials 0.000 description 33
- 238000010586 diagram Methods 0.000 description 18
- 101000867466 Homo sapiens Segment polarity protein dishevelled homolog DVL-2 Proteins 0.000 description 15
- 102100032753 Segment polarity protein dishevelled homolog DVL-2 Human genes 0.000 description 15
- 229910004438 SUB2 Inorganic materials 0.000 description 12
- 101100311330 Schizosaccharomyces pombe (strain 972 / ATCC 24843) uap56 gene Proteins 0.000 description 12
- 101150018444 sub2 gene Proteins 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 11
- 239000004642 Polyimide Substances 0.000 description 7
- 229920001721 polyimide Polymers 0.000 description 7
- 239000010408 film Substances 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 2
- 239000004205 dimethyl polysiloxane Substances 0.000 description 2
- 235000013870 dimethyl polysiloxane Nutrition 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 208000036252 interstitial lung disease 1 Diseases 0.000 description 2
- 208000036971 interstitial lung disease 2 Diseases 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- CXQXSVUQTKDNFP-UHFFFAOYSA-N octamethyltrisiloxane Chemical compound C[Si](C)(C)O[Si](C)(C)O[Si](C)(C)C CXQXSVUQTKDNFP-UHFFFAOYSA-N 0.000 description 2
- 238000004987 plasma desorption mass spectroscopy Methods 0.000 description 2
- 229920000435 poly(dimethylsiloxane) Polymers 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
- H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
- H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
- G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
- G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
- G09F9/301—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements flexible foldable or roll-able electronic displays, e.g. thin LCD, OLED
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
- G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
- G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
- G09F9/33—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements being semiconductor devices, e.g. diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
- H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Electroluminescent Light Sources (AREA)
Abstract
본 발명의 실시예들은, 디스플레이 장치에 관한 것으로서, 연신 기판 상에 전극 플레이트를 리지드한 픽셀 영역과 대응되도록 배치하고 전극 플레이트 상에 회로 소자와 발광 소자 등을 배치함으로써, 외부 정전기로부터 소자를 보호하며 연신 가능한 디스플레이 장치를 용이하게 구현할 수 있다. 또한, 전극 플레이트를 신호 라인으로 이용함으로써, 픽셀 영역 상으로 지나가는 신호 라인의 수와 면적을 감소시키고, 전극 플레이트를 이용하여 구현된 신호 라인의 전압 강하를 방지하며 고속 구동이 가능한 디스플레이 장치를 제공할 수 있다.
Description
본 발명의 실시예들은, 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기발광 디스플레이 장치 등과 같은 다양한 유형의 디스플레이 장치가 활용된다.
디스플레이 장치는, 사용자에게 제공하고자 하는 기능에 따라 다양한 형태로 구현될 수 있다. 일 예로, 디스플레이 장치는, 폴더블 디스플레이 장치나 롤러블 디스플레이 장치 등과 같이 고정되지 않은 형태로 구현될 수 있다.
또한, 디스플레이 장치는, 디스플레이 장치가 놓여지는 상태나 디스플레이 장치에 가해지는 외력에 의해 형태나 크기가 가변될 수 있는 스트레처블 형태로 구현될 수도 있다. 그리고, 스트레처블 디스플레이 장치는 연신 가능함에 따라, 다양한 형태의 디스플레이 장치의 구현을 더욱 용이하게 할 수 있다.
그러나, 스트레처블 디스플레이 장치는, 연신 상태에서 디스플레이 패널의 구조가 변경될 수 있으므로, 디스플레이 패널이 연신된 상태와 연신되지 않은 상태에서 디스플레이 구동 성능을 일정하게 유지하는데 많은 어려움이 존재한다.
본 발명의 실시예들은, 디스플레이 장치가 연신된 상태와 연신되지 않은 상태에서 일정한 디스플레이 구동 성능을 유지할 수 있는 방안을 제공한다.
본 발명의 실시예들은, 스트레처블 디스플레이 장치의 픽셀 영역에서 물리적인 불량이 발생하는 것을 방지하고, 픽셀 영역에 배치된 회로 소자의 손상을 방지할 수 있는 방안을 제공한다.
본 발명의 실시예들은, 픽셀 영역의 사이즈를 감소시키거나 픽셀 영역의 개구율을 높이면서, 고속 구동이 가능한 스트레처블 디스플레이 장치를 제공한다.
일 측면에서, 본 발명의 실시예들은, 제1 연신 기판과, 제1 연신 기판 상에서 픽셀 영역에 배치된 제1 부분과 픽셀 영역 이외의 영역 중 일부 영역에 배치되고 제1 부분에 연결된 제2 부분을 포함하는 다수의 제1 구동 전압 라인과, 제1 구동 전압 라인의 제1 부분 상에 배치된 다수의 절연층과, 절연층 상에 위치하는 다수의 발광 소자와, 발광 소자 상에 위치하고 제1 연신 기판과 대응하도록 배치된 제2 연신 기판을 포함하는 디스플레이 장치를 제공한다.
다른 측면에서, 본 발명의 실시예들은, 발광 소자가 배치되고 서로 이격되어 위치하는 다수의 픽셀 영역과, 다수의 픽셀 영역 각각과 대응하도록 배치된 제1 부분과 픽셀 영역 이외의 영역에 위치하며 제1 부분에 연결된 제2 부분을 포함하는 다수의 제1 구동 전압 라인과, 픽셀 영역 및 픽셀 영역 이외의 영역 중 일부 영역에 배치되고 픽셀 영역에서 제1 구동 전압 라인과 다른 층에 위치하는 다수의 제2 구동 전압 라인을 포함하는 디스플레이 장치를 제공한다.
다른 측면에서, 본 발명의 실시예들은, 서로 이격되어 위치하는 다수의 픽셀 영역을 포함하는 제1 연신 기판과, 제1 연신 기판 상에서 다수의 픽셀 영역 각각과 대응하도록 배치된 다수의 전극 플레이트와, 전극 플레이트 상에 배치된 다수의 절연층과, 절연층 상에 배치된 다수의 발광 소자와, 발광 소자 상에 위치하고 제1 연신 기판과 대응하도록 배치된 제2 연신 기판을 포함하는 디스플레이 장치를 제공한다.
본 발명의 실시예들에 의하면, 액티브 영역에 배치되는 픽셀 영역을 리지드한 형태로 구현하고, 픽셀 영역 사이에 위치하는 신호 라인을 연신 가능한 구조로 배치함으로써, 스트레처블 디스플레이 장치가 연신된 상태에서 디스플레이 구동 성능을 유지할 수 있다.
본 발명의 실시예들에 의하면, 픽셀 영역에서 하부 연신 기판 상에 전극 플레이트를 배치하고, 전극 플레이트 상에 회로 소자와 발광 소자 등을 배치함으로써, 픽셀 영역에서 들뜸 현상과 같은 물리적인 불량을 방지하고 전극 플레이트에 의해 외부 정전기를 차단할 수 있다.
또한, 픽셀 영역에서 하부 연신 기판 상에 배치된 전극 플레이트를 구동 전압 라인으로 이용함으로써, 픽셀 영역 상으로 지나가는 배선의 수를 감소시키며 전압 강하 현상을 감소시켜 고속 구동이 가능한 스트레처블 디스플레이 장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치가 스트레처블 형태로 구현된 구조의 예시를 나타낸 도면이다.
도 3과 도 4는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 픽셀 영역의 배치 구조의 예시를 나타낸 도면이다.
도 5와 도 6은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 픽셀 영역의 배치 구조의 다른 예시를 나타낸 도면이다.
도 7a와 도 7b는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 픽셀 영역의 구체적인 구조의 예시를 나타낸 도면이다.
도 8a와 도 8b는 도 7a와 도 7b에 도시된 I-I' 부분과 J-J' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 9a 내지 도 9c는 본 발명의 실시예들에 따른 디스플레이 장치의 구현 과정의 예시를 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 디스플레이 장치가 연신되지 않은 상태와 연신된 상태의 구조의 예시를 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 픽셀 영역의 경계 부분의 단면 구조의 예시를 나타낸 도면이다.
도 12는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 픽셀 영역의 배치 구조의 또 다른 예시를 나타낸 도면이다.
도 13은 도 12에 도시된 K-K' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치가 스트레처블 형태로 구현된 구조의 예시를 나타낸 도면이다.
도 3과 도 4는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 픽셀 영역의 배치 구조의 예시를 나타낸 도면이다.
도 5와 도 6은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 픽셀 영역의 배치 구조의 다른 예시를 나타낸 도면이다.
도 7a와 도 7b는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 픽셀 영역의 구체적인 구조의 예시를 나타낸 도면이다.
도 8a와 도 8b는 도 7a와 도 7b에 도시된 I-I' 부분과 J-J' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 9a 내지 도 9c는 본 발명의 실시예들에 따른 디스플레이 장치의 구현 과정의 예시를 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 디스플레이 장치가 연신되지 않은 상태와 연신된 상태의 구조의 예시를 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 픽셀 영역의 경계 부분의 단면 구조의 예시를 나타낸 도면이다.
도 12는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 픽셀 영역의 배치 구조의 또 다른 예시를 나타낸 도면이다.
도 13은 도 12에 도시된 K-K' 부분의 단면 구조의 예시를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들의 시간 관계 또는 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성을 나타낸 도면이다.
도 1을 참조하면, 디스플레이 장치(100)는, 액티브 영역(AA)과 논-액티브 영역(NA)을 포함하는 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 배치될 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다.
각 게이트 드라이버 집적 회로(GDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 디스플레이 패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 게이트 드라이버 집적 회로(GDIC)는, 디스플레이 패널(110)과 연결된 필름 상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압(Vdata)으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압(Vdata)을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 시프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼 등을 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결되거나, 디스플레이 패널(110)에 직접 배치될 수 있으며, 경우에 따라, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적 회로(SDIC)는, 칩 온 필름(COF) 방식으로 구현될 수 있으며, 이 경우, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 연결된 필름 상에 실장되고, 필름 상의 배선들을 통해 디스플레이 패널(110)과 전기적으로 연결될 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 인쇄 회로 기판, 가요성 인쇄 회로 등 상에 실장되고, 인쇄 회로 기판, 가요성 인쇄 회로 등을 통해 게이트 구동 회로(120) 및 데이터 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
이러한 디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
각각의 서브픽셀(SP)은, 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해 정의되는 영역일 수 있으며, 디스플레이 장치(100)의 유형에 따라 액정이 배치되거나 발광 소자(ED)가 배치될 수 있다.
일 예로, 디스플레이 장치(100)가 액정 디스플레이 장치인 경우, 디스플레이 패널(110)로 광을 조사하는 백라이트 유닛과 같은 광원 장치를 포함하고, 디스플레이 패널(110)의 서브픽셀(SP)에는 액정이 배치된다. 그리고, 각각의 서브픽셀(SP)로 데이터 전압(Vdata)이 인가됨에 따라 형성되는 전계에 의해 액정의 배열을 조정함으로써, 영상 데이터에 따른 밝기를 나타내며 이미지를 표시할 수 있다.
다른 예로, 디스플레이 장치(100)가 유기발광 디스플레이 장치인 경우, 다수의 서브픽셀(SP)에 유기발광다이오드(OLED)와 여러 회로 소자가 배치될 수 있다. 그리고, 서브픽셀(SP)에 배치된 유기발광다이오드(OLED)로 공급되는 전류를 제어함으로써, 영상 데이터에 대응하는 밝기를 각각의 서브픽셀(SP)이 나타낼 수 있다.
또는, 경우에 따라, 서브픽셀(SP)에 배치되는 발광 소자(ED)는, 발광다이오드(LED)이거나, 마이크로 발광다이오드(μLED)일 수도 있다.
또한, 서브픽셀(SP)에 발광 소자(ED) 이외에 박막 트랜지스터 등과 같은 회로 소자가 배치될 수 있다.
일 예로, 도 1에 도시된 예시와 같이, 각각의 서브픽셀(SP)은, 발광 소자(ED) 이외에 2개의 박막 트랜지스터와 1개의 캐패시터를 포함할 수 있다.
스위칭 트랜지스터(SWT)는, 데이터 라인(DL)과 제1 노드(N1) 사이에 전기적으로 연결될 수 있다. 스위칭 트랜지스터(SWT)는, 게이트 라인(GL)으로 공급되는 스캔 신호에 의해 제어될 수 있으며, 구동 트랜지스터(DRT)의 게이트 노드인 제1 노드(N1)로 데이터 전압(Vdata)의 공급을 제어할 수 있다.
구동 트랜지스터(DRT)는, 제1 구동 전압(Vdd)을 공급하는 제1 구동 전압 라인(DVL1)과 발광 소자(ED) 사이에 전기적으로 연결될 수 있다. 여기서, 제1 구동 전압(Vdd)은, 고전위 구동 전압일 수 있다.
구동 트랜지스터(DRT)는, 제1 노드(N1)로 공급되는 데이터 전압(Vdata)에 의해 제어될 수 있으며, 발광 소자(ED)로 공급되는 전류를 제어할 수 있다.
스위칭 트랜지스터(SWT)와 구동 트랜지스터(DRT)가 모두 P 타입으로 구현된 경우를 예시로 나타내고 있으나, 경우에 따라, N 타입으로 구현될 수도 있다.
스토리지 캐패시터(Cstg)는, 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있으며, 한 프레임 동안 데이터 전압(Vdata)을 유지시켜줄 수 있다.
발광 소자(ED)는, 구동 트랜지스터(DRT)와 제2 구동 전압(Vss)을 공급하는 제2 구동 전압 라인(DVL2) 사이에 전기적으로 연결될 수 있다. 여기서, 제2 구동 전압(Vss)은, 저전위 구동 전압일 수 있다.
발광 소자(ED)는, 구동 트랜지스터(DRT)를 통해 공급되는 전류에 따라 빛을 발산할 수 있다.
즉, 발광 소자(ED)는, 제1 노드(N1)로 공급된 데이터 전압(Vdata)에 따라 구동 트랜지스터(DRT)를 통해 공급되는 전류에 대응하는 밝기를 나타내며, 영상 데이터에 따른 휘도를 나타낼 수 있다.
또한, 서브픽셀(SP)은, 유형에 따라, 박막 트랜지스터나 캐패시터를 더 포함할 수도 있다.
한편, 전술한 디스플레이 장치(100)는, 경우에 따라, 스트레처블 형태로 구현될 수 있다. 따라서, 디스플레이 장치(100)에 가해지는 외력에 의해 연신된 상태에서 이미지를 표시할 수도 있다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치(100)가 스트레처블 형태로 구현된 구조의 예시를 나타낸 도면이다.
도 2를 참조하면, 디스플레이 장치(100)는, 제1 연신 기판(SUB1)과 제2 연신 기판(SUB2)을 포함할 수 있다. 제1 연신 기판(SUB1)과 제2 연신 기판(SUB2)은, 일 예로, 실리콘과 경화제를 혼합한 PDMS로 이루어질 수 있으나, 이에 한정되지는 아니한다.
제1 연신 기판(SUB1) 상에 발광 소자(ED) 등이 배치된 다수의 픽셀 영역(PA)이 서로 이격되어 배치될 수 있다.
픽셀 영역(PA)은 고정된 형태를 갖는 영역으로서, 리지드(Rigid) 영역으로 볼 수 있다. 따라서, 픽셀 영역(PA)은, 디스플레이 장치(100)가 연신된 상태가 되더라도 일정한 형태를 유지할 수 있다.
제1 연신 기판(SUB1) 상에서 픽셀 영역(PA) 이외의 영역에 다수의 신호 라인(SL)이 배치될 수 있다. 여기서, 픽셀 영역(PA) 이외의 영역은 연신 가능한 영역으로서, 스트레처블(Stretchable) 영역으로 볼 수 있다. 그리고, 신호 라인(SL)은, 게이트 라인(GL), 데이터 라인(DL), 제1 구동 전압 라인(DVL1), 제2 구동 전압 라인(DVL2) 등을 의미할 수 있다.
신호 라인(SL)은, 픽셀 영역(PA)과 픽셀 영역(PA) 사이에 배치되며 픽셀 영역(PA)에 배치된 소자 등과 전기적으로 연결될 수 있다.
그리고, 신호 라인(SL)은, 일 예로, 픽셀 영역(PA)과 픽셀 영역(PA) 사이의 영역에서 구부러진 형태로 배치될 수 있다. 따라서, 픽셀 영역(PA) 사이에 배치된 신호 라인(SL)의 길이는 인접한 픽셀 영역(PA) 사이의 직선 거리보다 클 수 있다.
디스플레이 장치(100)가 연신된 상태가 되면 픽셀 영역(PA)과 픽셀 영역(PA) 사이의 거리가 증가할 수 있다. 즉, 디스플레이 장치(100)에 외력이 가해지면 픽셀 영역(PA)은 고정된 형태를 유지하고, 픽셀 영역(PA) 사이의 영역의 형태만 변화될 수 있다. 이는 픽셀 영역(PA)의 면적 변화율보다 픽셀 영역(PA) 사이의 영역의 면적 변화율이 더 큰 것으로 볼 수도 있다.
픽셀 영역(PA) 사이에 위치하는 신호 라인(SL)이 구부러진 형태로 배치됨에 따라, 디스플레이 장치(100)가 연신된 상태에서 신호 라인(SL)이 펴진 형태가 되며 신호 공급의 기능을 수행할 수 있다.
따라서, 디스플레이 장치(100)가 연신되지 않은 기본 상태와 연신된 상태에서 일정한 성능을 유지하며 디스플레이 구동이 가능할 수 있다.
이와 같이, 제1 연신 기판(SUB1) 상에 리지드한 픽셀 영역(PA)과 연신 가능한 신호 라인(SL)을 배치함으로써, 연신 가능한 디스플레이 장치(100)를 구현할 수 있다.
여기서, 제1 연신 기판(SUB1)이 스트레처블 특성을 제공하기 위해 PDMS 등으로 이루어짐에 따라, 제1 연신 기판(SUB1) 상에 픽셀 영역(PA)과 신호 라인(SL)을 직접 형성하는 것이 어려울 수 있다.
따라서, 본 발명의 실시예들은, 제1 연신 기판(SUB1) 상에 특정 층을 배치하고 픽셀 영역(PA)과 신호 라인(SL)을 형성함으로써, 연신 가능한 디스플레이 장치(100)를 용이하게 구현할 수 있는 방안을 제공한다.
도 3과 도 4는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 픽셀 영역(PA)의 배치 구조의 예시를 나타낸 도면이다.
도 3과 도 4를 참조하면, 제1 연신 기판(SUB1) 상에 리지드한 다수의 픽셀 영역(PA)이 서로 이격되어 배치될 수 있다. 그리고, 픽셀 영역(PA) 사이에 다수의 신호 라인(SL)이 배치될 수 있다. 신호 라인(SL)은, 일 예로, 구부러진 형태로 배치될 수 있으며, 디스플레이 장치(100)가 연신되면 펴진 형태가 되며 신호 공급의 기능을 수행할 수 있다.
여기서, 폴리이미드층(PI)이 픽셀 영역(PA)과 신호 라인(SL) 아래에 위치할 수 있다. 즉, 제1 연신 기판(SUB1)과 픽셀 영역(PA) 등의 사이에 폴리이미드층(PI)이 위치할 수 있다.
제1 연신 기판(SUB1)보다 강성을 갖는 폴리이미드층(PI) 상에 픽셀 영역(PA)과 신호 라인(SL) 등을 배치함으로써, 디스플레이 장치(100)에 포함되는 구성을 용이하게 배치할 수 있다.
그리고, 픽셀 영역(PA)과 신호 라인(SL)의 배치가 완료된 후에, 픽셀 영역(PA)과 신호 라인(SL)이 배치된 영역을 제외한 영역에서 폴리이미드층(PI)을 제거함으로써, 디스플레이 장치(100)가 연신 가능한 상태가 될 수 있다.
즉, 도 4에 도시된 예시와 같이, 폴리이미드층(PI)은 픽셀 영역(PA) 아래와 신호 라인(SL) 아래에만 위치할 수 있다.
픽셀 영역(PA)은 리지드한 영역이므로, 픽셀 영역(PA) 아래에 배치되는 폴리이미드층(PI)은 픽셀 영역(PA)을 지지하는 기능을 제공할 수 있다.
그리고, 신호 라인(SL)이 배치되는 영역에서 폴리이미드층(PI)은 신호 라인(SL) 아래에만 배치되며, 신호 라인(SL)의 형태를 따라 배치되므로, 디스플레이 장치(100)가 연신되면 신호 라인(SL)이 펴진 상태가 될 수 있다.
따라서, 제1 연신 기판(SUB1) 상에 픽셀 영역(PA)과 신호 라인(SL) 등의 배치를 용이하게 하면서, 디스플레이 장치(100)가 연신 가능한 형태로 구현될 수 있다.
또한, 본 발명의 실시예들은, 픽셀 영역(PA) 아래에 전도성 물질로 이루어진 전극 플레이트를 배치함으로써, 픽셀 영역(PA) 등의 배치를 용이하게 하면서 픽셀 영역(PA)에 배치되는 회로 소자를 외부 정전기로부터 보호할 수도 있다.
또한, 경우에 따라, 픽셀 영역(PA) 아래에 배치되는 전극 플레이트를 신호 라인(SL) 중 하나로 이용할 수도 있다.
따라서, 픽셀 영역(PA) 상으로 지나가는 신호 라인(SL)의 수를 감소시키면서, 신호 라인(SL)을 통해 공급되는 신호의 전압 강하 현상을 방지할 수 있다.
도 5와 도 6은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 픽셀 영역(PA)의 배치 구조의 다른 예시를 나타낸 도면이다.
도 5를 참조하면, 제1 연신 기판(SUB1) 상에 다수의 픽셀 영역(PA)이 이격되어 배치될 수 있다. 그리고, 픽셀 영역(PA) 사이에 다수의 신호 라인(SL)이 배치될 수 있다.
여기서, 제1 연신 기판(SUB1) 상에서 다수의 픽셀 영역(PA) 각각과 대응하는 영역에 전극 플레이트가 배치될 수 있다. 따라서, 픽셀 영역(PA)에 포함된 소자 등이 전극 플레이트 상에 배치됨에 따라, 픽셀 영역(PA)을 용이하게 구현할 수 있다. 그리고, 픽셀 영역(PA) 아래에 전극 플레이트가 배치됨에 따라, 외부로부터 유입되는 정전기로부터 픽셀 영역(PA)에 배치된 소자를 보호할 수도 있다.
또한, 픽셀 영역(PA)에 대응하도록 배치된 전극 플레이트가 신호 라인(SL) 중 하나와 연결되거나, 일체로 형성되어, 픽셀 영역(PA)으로 신호를 공급하는 기능을 제공할 수도 있다.
일 예로, 도 5에 도시된 예시와 같이, 픽셀 영역(PA)과 대응하도록 배치된 전극 플레이트인 제1 부분(P1)과, 픽셀 영역(PA) 사이에 위치하는 제2 부분(P2)이 제1 신호 라인(SL1)을 구성할 수 있다. 그리고, 제1 신호 라인(SL1) 이외의 제2 신호 라인(SL2)은, 제1 신호 라인(SL1)의 제1 부분(P1) 및 제2 부분(P2)과 절연된 상태로 배치될 수 있다. 여기서, 제1 신호 라인(SL1)의 제1 부분(P1)은 픽셀 영역(PA)에서 제1 연신 기판(SUB1) 상에 위치하며 픽셀 영역(PA) 하부에 위치할 수 있다. 그리고, 제2 신호 라인(SL2)은 픽셀 영역(PA)에서 제1 신호 라인(SL1)의 제1 부분(P1), 즉, 전극 플레이트 상에 위치하는 적어도 하나의 절연층 상을 지나가며 배치될 수 있다. 즉, 픽셀 영역(PA)에서 제1 신호 라인(SL1)과 제2 신호 라인(SL2)은 다른 층에 배치되며, 제1 신호 라인(SL1)은 픽셀 영역(PA)의 하부에 위치하고 제2 신호 라인(SL2)은 픽셀 영역(PA)의 상부에 위치할 수 있다.
이와 같이, 제1 신호 라인(SL1)의 제1 부분(P1)이 픽셀 영역(PA)과 대응하도록 배치됨에 따라, 픽셀 영역(PA)의 배치가 용이하게 하면서 픽셀 영역(PA) 내 배치되는 회로 소자를 외부 정전기로부터 보호할 수 있다.
그리고, 픽셀 영역(PA) 아래에 배치되는 제1 부분(P1)이 신호 공급의 기능을 제공함에 따라, 픽셀 영역(PA) 상에 배치되는 신호 라인(SL)의 수가 감소될 수 있다.
또한, 제1 신호 라인(SL1)의 제1 부분(P1)이 픽셀 영역(PA)에서 넓은 면적으로 배치됨에 따라, 제1 신호 라인(SL1)의 저항을 감소시켜 제1 신호 라인(SL1)을 통해 공급되는 신호의 전압 강하를 방지할 수 있다.
제1 신호 라인(SL1)은, 픽셀 영역(PA)으로 공통된 신호나 전압을 공급하는 신호 라인(SL)일 수 있으며, 일 예로, 제1 구동 전압 라인(DVL1)이나 제2 구동 전압 라인(DVL2)일 수 있다.
도 6에 도시된 예시를 참조하면, 제1 연신 기판(SUB1) 상에, 픽셀 영역(PA) 아래에 위치하는 제1 부분(P1)과 픽셀 영역(PA) 사이에 위치하는 제2 부분(P2)을 포함하는 제1 구동 전압 라인(DVL1)이 배치될 수 있다.
그리고, 제1 구동 전압 라인(DVL1)의 제1 부분(P1) 상에 절연층과 소자 등이 배치되며, 픽셀 영역(PA)을 구성할 수 있다.
픽셀 영역(PA)에 포함된 소자 등의 배치가 완료된 후에, 픽셀 영역(PA)과 픽셀 영역(PA) 사이를 연결하는 여러 신호 라인(SL)이 배치될 수 있다. 제1 구동 전압 라인(DVL1)의 제1 부분(P1) 상에 위치하는 적어도 하나의 절연층 상에 여러 신호 라인(SL)이 배치될 수 있다.
일 예로, 게이트 라인(GL)과 제2 구동 전압 라인(DVL2)이 제1 구동 전압 라인(DVL1)과 동일한 방향으로 배치될 수 있다. 그리고, 데이터 라인(DL)이 제1 구동 전압 라인(DVL1)과 교차하는 방향으로 배치될 수 있다.
즉, 제1 연신 기판(SUB1) 상에서 제1 구동 전압 라인(DVL1)의 제1 부분(P1)과 대응하도록 픽셀 영역(PA)이 형성될 수 있으며, 제1 부분(P1)은 픽셀 영역(PA) 사이에 배치되는 제2 부분(P2)에 의해 연결되며 제1 구동 전압 라인(DVL1)으로 이용될 수 있다.
따라서, 제1 구동 전압 라인(DVL1)은 픽셀 영역(PA)에서 다른 신호 라인(SL)과 다른 층에 배치되므로, 픽셀 영역(PA)에서 신호 라인(SL)이 배치되는 면적을 감소시킬 수 있다.
또한, 제1 구동 전압 라인(DVL1)의 제1 부분(P1)이 픽셀 영역(PA)과 대응하는 면적을 가질 수 있으므로, 제1 구동 전압 라인(DVL1)으로 공급되는 제1 구동 전압(Vdd)의 전압 강하를 방지할 수 있으며, 이로 인해 디스플레이 장치(100)의 고속 구동을 가능하게 할 수 있다.
제1 구동 전압 라인(DVL1)은, 픽셀 영역(PA)에 배치된 절연층에 형성된 홀 등을 통해 픽셀 영역(PA)에 배치된 소자와 전기적으로 연결될 수 있다.
도 7a와 도 7b는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 픽셀 영역(PA)의 구체적인 구조의 예시를 나타낸 도면이다. 그리고, 도 8a와 도 8b는 도 7a와 도 7b에 도시된 I-I' 부분과 J-J' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 7a와 도 7b는 각각의 서브픽셀(SP)이 도 1에 도시된 예시와 같이, 2개의 박막 트랜지스터와 1개의 캐패시터를 포함하는 경우를 예시로 나타낸다. 그리고, 도 7a는 픽셀 영역(PA)에 배치된 절연층 중 최상위층 아래에 배치된 전극층의 구조를 나타내고, 도 7b는 최상위층 상에 배치된 전극층을 중심으로 나타낸다.
도 7a 내지 도 8b를 참조하면, 제1 연신 기판(SUB1) 상에서 픽셀 영역(PA)에 제1 구동 전압 라인(DVL1)의 제1 부분(P1)이 배치될 수 있다.
제1 부분(P1) 상에 버퍼층(BUF)이 배치될 수 있으며, 버퍼층(BUF) 상에 액티브층(ACT)이 배치될 수 있다. 도 8a와 도 8b에 도시된 액티브층(ACT)은, 각각의 서브픽셀(SP)에 포함된 구동 트랜지스터(DRT)의 액티브층(ACT)을 나타낸다.
액티브층(ACT) 상에 게이트 절연층(GI)이 배치되고, 게이트 절연층(GI) 상에 하부 캐패시터 전극(LCE)이 배치될 수 있다. 여기서, 하부 캐패시터 전극(LCE)은, 구동 트랜지스터(DRT)의 게이트 전극일 수 있다.
하부 캐패시터 전극(LCE) 상에 제1 층간 절연층(ILD1)이 배치되고, 제1 층간 절연층(ILD1) 상에 상부 캐패시터 전극(UCE)이 배치될 수 있다. 그리고, 상부 캐패시터 전극(UCE) 상에 제2 층간 절연층(ILD2)이 배치되고, 제2 층간 절연층(ILD2) 상에 데이터 라인(DL)이 배치될 수 있다.
또한, 데이터 라인(DL)과 동일한 물질로 이루어지는 전극 패턴(EPTN)이 배치될 수 있다.
전극 패턴(EPTN)은, 제1 컨택홀(CH1)을 통해 제1 구동 전압 라인(DVL1)과 연결될 수 있다. 또한, 전극 패턴(EPTN)은, 제2 컨택홀(CH2)을 통해 액티브층(ACT)과 연결될 수 있다. 그리고, 전극 패턴(EPTN)은, 제3 컨택홀(CH3)을 통해 상부 캐패시터 전극(UCE)과 연결될 수 있다.
즉, 전극 패턴(EPTN)은, 도 1에 도시된 서브픽셀(SP)의 예시에서, 제2 노드(N2)에 해당하는 전극일 수 있다.
픽셀 영역(PA)에서 최상위층에 위치하는 절연층과 최하위층에 위치하는 절연층 사이에 위치하는 전극 패턴(EPTN)에 의해 제1 구동 전압 라인(DVL1)이 구동 트랜지스터(DRT)와 전기적으로 연결될 수 있다.
따라서, 픽셀 영역(PA) 상에 제1 구동 전압 라인(DVL1)이 배치되지 않아도 되므로, 픽셀 영역(PA) 상에 배치되는 신호 라인(SL)의 수와 면적이 감소될 수 있다.
전극 패턴(EPTN)과 데이터 라인(DL) 상에 평탄화층(PAC)이 배치될 수 있다.
평탄화층(PAC) 상에 제1 전극(E1)과 제2 전극(E2)이 배치될 수 있다. 제1 전극(E1)은, 절연층에 형성된 제4 컨택홀(CH4)과 제5 컨택홀(CH5)을 통해 액티브층(ACT)과 전기적으로 연결될 수 있다. 그리고, 도시되지 않았으나, 제2 전극(E2)은, 제2 구동 전압 라인(DVL2)과 전기적으로 연결될 수 있으며, 제2 전극(E2)이 제2 구동 전압 라인(DVL2)과 일체로 형성된 것으로 볼 수도 있다.
제1 전극(E1)과 제2 전극(E2) 상에 발광 소자(ED)가 배치될 수 있으며, 발광 소자(ED)는, 일 예로, 마이크로 발광다이오드(μLED)일 수 있다.
마이크로 발광다이오드(μLED)는, 일 예로, 제1 전극부(811), 제1 반도체층(821), 발광부(830), 제2 반도체층(822) 및 제2 전극부(812)를 포함할 수 있다. 제1 전극부(811)와 제2 전극부(812) 각각은 도전성 접합체(840)에 의해 제1 전극(E1)과 제2 전극(E2)에 전기적으로 연결될 수 있다.
그리고, 제2 연신 기판(SUB2)이 마이크로 발광다이오드(μLED) 상에 배치됨으로써, 연신 가능한 디스플레이 장치(100)가 구현될 수 있다.
이와 같이, 픽셀 영역(PA)에서 제1 연신 기판(SUB1) 상에 전극층을 배치하고, 전극층 상에 회로 소자와 발광 소자(ED) 등을 배치함으로써, 리지드한 픽셀 영역(PA)을 용이하게 구현할 수 있다.
또한, 전극층에 의해 외부로부터 유입되는 정전기를 차폐하여 픽셀 영역(PA)에 포함된 소자를 보호할 수 있다. 즉, 픽셀 영역(PA) 하부에 위치하는 제1 구동 전압 라인(DVL1)의 제1 부분(P1)과 픽셀 영역(PA) 상부에 위치하는 제1 전극(E1), 제2 전극(E2) 등에 의해 외부 정전기가 차단될 수 있다.
또한, 제1 연신 기판(SUB1) 상에 배치되는 전극층을 구동 전압 라인(DVL)으로 이용함으로써, 전압 강하를 방지하고 고속 구동이 가능한 디스플레이 장치(100)를 구현할 수 있다.
여기서, 공정의 편의를 위해, 발광 소자(ED) 상에 배치되는 제2 연신 기판(SUB2)이 제1 연신 기판(SUB1)보다 먼저 부착될 수 있다.
도 9a 내지 도 9c는 본 발명의 실시예들에 따른 디스플레이 장치(100)의 구현 과정의 예시를 나타낸 도면이다.
도 9a를 참조하면, 기판(900) 상에 희생층(910)이 배치되고, 희생층(910) 상에 제1 구동 전압 라인(DVL1)을 구성하는 전극층이 배치될 수 있다. 그리고, 제1 구동 전압 라인(DVL1)의 제1 부분(P1) 상에 절연층과 각종 전극층이 배치되며, 픽셀 영역(PA)이 구성될 수 있다.
제1 구동 전압 라인(DVL1)은, 일 예로, 제1 부분(P1) 상에 배치되는 각종 절연층 등을 형성하는 과정에서 패터닝될 수 있다. 또는, 경우에 따라, 제1 구동 전압 라인(DVL1)의 제1 부분(P1)과 제2 부분(P2)을 패터닝한 후, 제1 부분(P1) 상에 절연층과 각종 전극층이 배치될 수도 있다.
평탄화층(PAC) 상에 제1 전극(E1)과 제2 전극(E2)이 배치될 수 있다. 그리고, 제1 전극(E1)과 제2 전극(E2)을 배치하는 공정에서 픽셀 영역(PA) 사이에 위치하는 각종 신호 라인(SL)이 배치될 수 있다.
즉, 픽셀 영역(PA) 사이에 배치되는 신호 라인(SL) 중 제1 구동 전압 라인(DVL1)을 제외한 제2 구동 전압 라인(DVL2), 게이트 라인(GL), 데이터 라인(DL) 등이 제1 전극(E1) 및 제2 전극(E2)과 동일한 물질(예: Cu)을 이용하여 배치될 수 있다.
제1 전극(E1)과 제2 전극(E2) 상에 마이크로 발광다이오드(μLED)를 부착함으로써, 발광 소자(ED)가 배치될 수 있다.
도 9b를 참조하면, 픽셀 영역(PA)에 발광 소자(ED)의 배치가 완료되면, 발광 소자(ED) 상에 제2 연신 기판(SUB2)이 배치될 수 있다. 즉, 상부에 위치하는 제2 연신 기판(SUB2)이 하부에 위치하는 제1 연신 기판(SUB1)보다 먼저 부착될 수 있다.
그리고, 제2 연신 기판(SUB2)이 부착된 상태에서, LLO(Laser Lift Off)를 진행하여 제1 구동 전압 라인(DVL1)의 아래에 부착된 기판(900)과 희생층(910)을 제거할 수 있다.
여기서, 제2 연신 기판(SUB2)이 픽셀 영역(PA) 상에 부착되어 픽셀 영역(PA)을 고정하고 있으므로, 다수의 픽셀 영역(PA)이 이격된 구조가 그대로 유지될 수 있다.
도 9c를 참조하면, 기판(900)과 희생층(910)이 제거된 후에, 제1 연신 기판(SUB1)이 제1 구동 전압 라인(DVL1) 아래에 부착될 수 있다.
이와 같이, 픽셀 영역(PA)과 각종 신호 라인(SL)의 배치가 완료되고 제2 연신 기판(SUB2)이 부착된 상태에서 제1 연신 기판(SUB1)을 부착함으로써, 제1 연신 기판(SUB1) 상에 제1 구동 전압 라인(DVL1)을 구성하는 전극층이 배치된 구조를 갖는 연신 가능한 디스플레이 장치(100)를 구현할 수 있다.
도 10은 본 발명의 실시예들에 따른 디스플레이 장치(100)가 연신되지 않은 상태와 연신된 상태의 구조의 예시를 나타낸 도면이다.
도 10을 참조하면, 디스플레이 장치(100)는, 기본 상태에서 픽셀 영역(PA) 간의 간격이 일정할 수 있다.
제1 구동 전압 라인(DVL1)은, 제1 연신 기판(SUB1) 및 제2 연신 기판(SUB2)과 직접 접촉할 수 있다. 그리고, 기본 상태에서 제1 구동 전압 라인(DVL1)의 제2 부분(P2)은 구부러진 형태일 수 있다.
제1 연신 기판(SUB1)과 제2 연신 기판(SUB2)은 픽셀 영역(PA) 사이의 영역 중 일부 영역에서 서로 접촉될 수 있다.
즉, 리지드한 픽셀 영역(PA)이 서로 이격되어 배치되고 구부러진 형태를 갖는 신호 라인(SL)에 의해 픽셀 영역(PA)이 서로 연결된 상태에서, 제1 연신 기판(SUB1)과 제2 연신 기판(SUB2)에 의해 픽셀 영역(PA) 등이 감싸진 구조일 수 있다.
연신 상태에서, 리지드한 픽셀 영역(PA)은 형태가 그대로 유지될 수 있다.
그리고, 픽셀 영역(PA) 사이에 배치되는 제1 구동 전압 라인(DVL1) 등과 같은 신호 라인(SL)은 구부러진 형태에서 펴진 형태로 변경되며 디스플레이 구동 상태를 유지할 수 있다.
한편, 제1 구동 전압 라인(DVL1)은, 제1 연신 기판(SUB1) 상에 직접 배치되나, 제1 구동 전압 라인(DVL1) 이외의 신호 라인(SL)은 픽셀 영역(PA) 상으로 지나갈 수 있으므로, 픽셀 영역(PA)의 경계 부분에서 크랙이 발생할 수 있다.
본 발명의 실시예들은, 픽셀 영역(PA)의 경계 부분을 계단식 구조나 완만히 경사진 구조로 형성함으로써, 신호 라인(SL)의 크랙을 방지할 수 있는 방안을 제공한다.
또한, 픽셀 영역(PA)과 대응되도록 배치된 전극 플레이트가 제1 구동 전압 라인(DVL1)으로 이용되므로, 픽셀 영역(PA)의 경계 부분에서 픽셀 영역(PA) 상으로 지나가는 신호 라인(SL)과 제1 구동 전압 라인(DVL1) 간의 쇼트를 방지할 수 있는 구조를 제공한다.
도 11은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 픽셀 영역(PA)의 경계 부분의 단면 구조의 예시를 나타낸 도면이다.
도 11을 참조하면, 일 예로, 제1 연신 기판(SUB1)에 배치된 신호 라인(SL) 중 제2 구동 전압 라인(DVL2)이 배치된 부분의 단면 구조를 예시로 나타낸다.
각각의 픽셀 영역(PA)에 제1 구동 전압 라인(DVL1)의 제1 부분(P1)이 배치될 수 있다. 그리고, 제1 부분(P1) 상에 절연층과 각종 전극층이 배치될 수 있다.
여기서, 픽셀 영역(PA)에 배치된 여러 절연층 중 적어도 일부는 픽셀 영역(PA)의 경계 부분에서 단차 구조를 포함할 수 있다. 즉, 하부에 위치하는 절연층의 면적이 상부에 위치하는 절연층의 면적보다 클 수 있다. 또한, 픽셀 영역(PA)의 중앙에 배치된 절연층의 전체 두께는 픽셀 영역(PA)의 외곽에 배치된 절연층의 전체 두께보다 클 수 있다.
픽셀 영역(PA)의 경계 부분에서 절연층의 단차 구조를 형성함으로써, 제2 구동 전압 라인(DVL2)과 같이 픽셀 영역(PA)에 배치된 절연층의 외측면을 따라 배치되는 신호 라인(SL)의 크랙이 발생하는 것을 저감시켜줄 수 있다.
또는, 픽셀 영역(PA)의 경계 부분에서 절연층의 외측면이 완만히 경사진 구조를 가질 수 있다.
따라서, 제2 구동 전압 라인(DVL2)과 같은 신호 라인(SL)이 픽셀 영역(PA)에 배치된 절연층의 경사진 외측면을 따라 배치되며 크랙 발생 가능성을 낮춰줄 수 있다.
또한, 픽셀 영역(PA)에 배치된 절연층 중 적어도 일부는 픽셀 영역(PA)에 배치되는 제1 구동 전압 라인(DVL1)의 외측면의 적어도 일부분을 감싸는 구조로 배치될 수 있다.
일 예로, 픽셀 영역(PA)에 배치된 절연층 중 최상위층에 위치하는 평탄화층(PAC)이 평탄화층(PAC) 아래에 위치하는 여러 절연층의 외측면을 감싸면서, 제1 구동 전압 라인(DVL1)의 제1 부분(P1)의 외측면을 감싸는 구조로 배치될 수 있다.
이와 같이, 평탄화층(PAC)이 제1 구동 전압 라인(DVL1)의 제1 부분(P1)의 외측면을 감싸며 배치됨에 따라, 평탄화층(PAC)에 의해 제1 구동 전압 라인(DVL1)의 제1 부분(P1)과 제2 구동 전압 라인(DVL2)이 절연될 수 있다.
따라서, 픽셀 영역(PA)에서 제1 연신 기판(SUB1) 상에 배치된 전극 플레이트를 신호 라인(SL)으로 이용하는 구조에서, 전극 플레이트에 의해 구성된 신호 라인(SL)과 다른 신호 라인(SL) 간의 쇼트를 방지할 수 있다.
그리고, 본 발명의 실시예들은, 전술한 바와 같이, 디스플레이 장치(100)에 포함된 발광 소자(ED)가 마이크로 발광다이오드(μLED) 이외인 경우에도 적용될 수 있으며, 일 예로, 발광 소자(ED)가 유기발광다이오드(OLED)인 경우에도 적용될 수 있다.
도 12는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 픽셀 영역(PA)의 배치 구조의 또 다른 예시를 나타낸 도면이다. 그리고, 도 13은 도 12에 도시된 K-K' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 12와 도 13을 참조하면, 제1 연신 기판(SUB1) 상에 픽셀 영역(PA)과 대응되도록 배치된 제1 부분(P1)과 픽셀 영역(PA) 사이에 배치된 제2 부분(P2)을 포함하는 제1 구동 전압 라인(DVL1)이 배치될 수 있다.
픽셀 영역(PA)에서 제1 구동 전압 라인(DVL1)의 제1 부분(P1) 상에 여러 절연층과 각종 전극층이 배치되며 박막 트랜지스터와 캐패시터 등과 같은 회로 소자를 구성할 수 있다. 그리고, 회로 소자 상에 평탄화층(PAC)이 배치될 수 있다.
평탄화층(PAC) 상에 제1 전극(E1)이 배치될 수 있다. 또한, 평탄화층(PAC) 상의 일부 영역에 뱅크(BANK)가 배치될 수 있다.
제1 전극(E1)은, 일 예로, 구동 트랜지스터(DRT)와 전기적으로 연결된 전극일 수 있으며, 유기발광다이오드(OLED)의 애노드 전극일 수 있다. 그리고, 제1 전극(E1) 상에 발광층(EL)이 배치될 수 있다.
발광층(EL)과 뱅크(BANK) 상에 제2 전극(E2)이 배치될 수 있으며, 제2 전극(E2)은 픽셀 영역(PA)에 배치된 발광층(EL)과 중첩하는 영역을 포함하는 영역에 배치될 수 있다.
즉, 제2 전극(E2)이 픽셀 영역(PA)의 적어도 일부 영역과 중첩하는 형태로 배치될 수 있다.
그리고, 제2 전극(E2)은, 일 예로, 픽셀 영역(PA)의 외곽 영역에서 제2 구동 전압 라인(DVL2)과 전기적으로 연결될 수 있다. 따라서, 제2 구동 전압 라인(DVL2)이 픽셀 영역(PA) 상으로 지나가지 않고, 픽셀 영역(PA) 사이와 픽셀 영역(PA)의 외곽 영역에만 배치될 수 있다.
제1 구동 전압 라인(DVL1)은 픽셀 영역(PA) 아래에 배치되고, 제2 구동 전압 라인(DVL2)은 픽셀 영역(PA)의 외곽 영역에만 배치되므로, 픽셀 영역(PA)에 배치되는 신호 라인(SL)의 수와 면적을 더욱 감소시킬 수 있다. 따라서, 픽셀 영역(PA)에서 발광 영역의 비율을 최대화할 수 있다. 즉, 제2 구동 전압 라인(DVL2)은 픽셀 영역(PA)의 외측면을 따라 배치되며, 픽셀 영역(PA) 상에 위치하는 제2 전극(E2)과 전기적으로 연결될 수 있다. 또한, 다른 신호 라인(SL)인 게이트 라인(GL)이나 데이터 라인(DL)은, 픽셀 영역(PA)에서 제1 구동 전압 라인(DVL1)의 제1 부분(P1) 상에 배치된 적어도 하나의 절연층 상으로 지나가며 배치될 수 있다.
봉지층(ENCAP)이 제2 전극(E2) 상에서 제2 전극(E2)의 외측면을 감싸는 형태로 배치될 수 있다. 따라서, 봉지층(ENCAP)이 각각의 픽셀 영역(PA) 상에서 발광 소자(ED) 등을 밀봉하는 형태로 배치될 수 있다.
이와 같이, 본 발명의 실시예들은, 픽셀 영역(PA)에 배치되는 발광 소자(ED)가 유기발광다이오드(OLED)인 경우에도 적용될 수 있다.
전술한 본 발명의 실시예들에 의하면, 제1 연신 기판(SUB1) 상에 전극 플레이트를 배치하고, 전극 플레이트 상에 픽셀 영역(PA)을 구성함으로써, 리지드한 형태의 픽셀 영역(PA)을 용이하게 구현할 수 있다.
또한, 회로 소자가 배치되는 픽셀 영역(PA) 아래에 전극 플레이트가 배치되도록 함으로써, 전극 플레이트에 의해 외부 정전기를 차단하여 회로 소자를 보호할 수 있다.
또한, 전극 플레이트를 픽셀 영역(PA)으로 신호를 공급하는 신호 라인(SL) 중 하나로 이용함으로써, 픽셀 영역(PA) 상에 배치되는 신호 라인(SL)의 수와 면적을 감소시킬 수 있다.
그리고, 픽셀 영역(PA)에 대응하는 면적을 갖는 전극 플레이트를 이용하여 신호 라인(SL)을 구성함으로써, 신호 라인(SL)의 저항을 감소시켜 전압 강하를 방지하고 고속 구동이 가능하며 연신 가능한 디스플레이 장치(100)를 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치
110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러 811: 제1 전극부
812: 제2 전극부 821: 제1 반도체층
822: 제2 반도체층 830: 발광부
840: 도전성 접합체 900: 기판
910: 희생층
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러 811: 제1 전극부
812: 제2 전극부 821: 제1 반도체층
822: 제2 반도체층 830: 발광부
840: 도전성 접합체 900: 기판
910: 희생층
Claims (20)
- 제1 연신 기판;
상기 제1 연신 기판 상에서 픽셀 영역에 배치된 제1 부분과, 상기 픽셀 영역 이외의 영역 중 일부 영역에 배치되고 상기 제1 부분에 연결된 제2 부분을 포함하는 다수의 제1 구동 전압 라인;
상기 제1 구동 전압 라인의 상기 제1 부분 상에 배치된 다수의 절연층;
상기 절연층 상에 위치하는 다수의 발광 소자; 및
상기 발광 소자 상에 위치하고, 상기 제1 연신 기판과 대응하도록 배치된 제2 연신 기판
을 포함하는 디스플레이 장치.
- 제1항에 있어서,
상기 제1 구동 전압 라인의 상기 제1 부분은 상기 다수의 절연층 중 최상위층에 위치하는 절연층과 최하위층에 위치하는 절연층 사이에 위치하는 전극 패턴과 상기 절연층에 포함된 홀을 통해 연결된 디스플레이 장치.
- 제1항에 있어서,
상기 제1 구동 전압 라인의 상기 제2 부분은 상기 픽셀 영역 사이의 영역에 위치하고, 상기 제2 부분의 길이는 상기 픽셀 영역 사이의 직선 거리보다 큰 디스플레이 장치.
- 제1항에 있어서,
상기 다수의 절연층 중 적어도 하나의 절연층은 상기 제1 구동 전압 라인의 상기 제1 부분의 외측의 적어도 일부분을 감싸는 디스플레이 장치.
- 제1항에 있어서,
상기 픽셀 영역의 중앙 영역에서 상기 다수의 절연층의 전체 두께는 상기 픽셀 영역의 외곽 영역에서 상기 다수의 절연층의 전체 두께보다 큰 디스플레이 장치.
- 제1항에 있어서,
상기 픽셀 영역에서 상기 제1 구동 전압 라인과 다른 층에 배치되고, 상기 픽셀 영역 이외의 영역에서 상기 제1 구동 전압 라인과 동일한 층에 배치된 다수의 제2 구동 전압 라인을 더 포함하는 디스플레이 장치.
- 제6항에 있어서,
상기 제2 구동 전압 라인은 상기 픽셀 영역에서 상기 다수의 절연층 중 최상위층에 위치하는 절연층 상에 배치된 디스플레이 장치.
- 제6항에 있어서,
상기 제2 구동 전압 라인은 상기 다수의 절연층 중 적어도 하나의 절연층의 외측면을 따라 배치된 디스플레이 장치.
- 제6항에 있어서,
상기 제1 구동 전압 라인과 상기 제2 구동 전압 라인은 상기 픽셀 영역 이외의 영역에서 상기 제1 연신 기판과 직접 접촉하는 디스플레이 장치.
- 제1항에 있어서,
상기 픽셀 영역에서 상기 제1 구동 전압 라인의 상기 제1 부분과 중첩하는 영역에 배치되고, 상기 픽셀 영역 이외의 영역에서 상기 제1 구동 전압 라인의 상기 제2 부분과 중첩한 영역을 제외한 영역에 배치된 다수의 신호 라인을 더 포함하는 디스플레이 장치.
- 제1항에 있어서,
상기 제2 연신 기판의 일부분은 상기 픽셀 영역 이외의 영역에서 상기 제1 연신 기판과 접촉하는 디스플레이 장치.
- 제1항에 있어서,
상기 픽셀 영역의 면적 변화율은 상기 픽셀 영역 이외의 영역의 면적 변화율보다 작은 디스플레이 장치.
- 발광 소자가 배치되고 서로 이격되어 위치하는 다수의 픽셀 영역;
상기 다수의 픽셀 영역 각각과 대응하도록 배치된 제1 부분과, 상기 픽셀 영역 이외의 영역에 위치하며 상기 제1 부분에 연결된 제2 부분을 포함하는 다수의 제1 구동 전압 라인; 및
상기 픽셀 영역 및 상기 픽셀 영역 이외의 영역 중 일부 영역에 배치되고, 상기 픽셀 영역에서 상기 제1 구동 전압 라인과 다른 층에 위치하는 다수의 제2 구동 전압 라인
을 포함하는 디스플레이 장치.
- 제13항에 있어서,
상기 제2 구동 전압 라인은 상기 픽셀 영역 이외의 영역에서 상기 제1 구동 전압 라인과 동일한 층에 위치하는 디스플레이 장치.
- 제13항에 있어서,
상기 제1 구동 전압 라인과 상기 제2 구동 전압 라인 사이에 배치되고, 상기 제1 구동 전압 라인의 상기 제1 부분과 중첩하는 영역을 포함하는 영역에 배치된 다수의 절연층을 더 포함하는 디스플레이 장치.
- 제15항에 있어서,
상기 다수의 절연층 중 적어도 하나의 절연층은 상기 제1 구동 전압 라인의 상기 제1 부분의 외측의 적어도 일부분을 감싸는 디스플레이 장치.
- 제15항에 있어서,
상기 제2 구동 전압 라인은 상기 다수의 절연층 중 적어도 하나의 절연층의 외측면을 따라 배치된 디스플레이 장치.
- 서로 이격되어 위치하는 다수의 픽셀 영역을 포함하는 제1 연신 기판;
상기 제1 연신 기판 상에서 상기 다수의 픽셀 영역 각각과 대응하도록 배치된 다수의 전극 플레이트;
상기 전극 플레이트 상에 배치된 다수의 절연층;
상기 절연층 상에 배치된 다수의 발광 소자; 및
상기 발광 소자 상에 위치하고, 상기 제1 연신 기판과 대응하도록 배치된 제2 연신 기판
을 포함하는 디스플레이 장치.
- 제18항에 있어서,
상기 픽셀 영역 사이에 배치되고, 상기 전극 플레이트와 연결된 다수의 제1 신호 라인; 및
상기 픽셀 영역 사이에서 상기 제1 신호 라인이 배치된 영역을 제외한 영역 중 일부 영역에 배치되고 상기 전극 플레이트와 절연된 다수의 제2 신호 라인을 더 포함하는 디스플레이 장치.
- 제19항에 있어서,
상기 제2 신호 라인의 일부분은 상기 픽셀 영역에서 상기 절연층 상에 위치하는 디스플레이 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190167959A KR20210076590A (ko) | 2019-12-16 | 2019-12-16 | 디스플레이 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190167959A KR20210076590A (ko) | 2019-12-16 | 2019-12-16 | 디스플레이 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210076590A true KR20210076590A (ko) | 2021-06-24 |
Family
ID=76607164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190167959A KR20210076590A (ko) | 2019-12-16 | 2019-12-16 | 디스플레이 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20210076590A (ko) |
-
2019
- 2019-12-16 KR KR1020190167959A patent/KR20210076590A/ko unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7422869B2 (ja) | アレイ基板、表示パネル、スプライシング表示パネル、及び表示駆動方法 | |
| KR102578845B1 (ko) | 표시장치 | |
| KR102645930B1 (ko) | 표시장치 | |
| JP6370357B2 (ja) | 表示装置 | |
| KR20180072922A (ko) | 유기발광표시패널, 유기발광표시장치 | |
| KR20210069835A (ko) | 디스플레이 장치 | |
| TW202011629A (zh) | 微發光二極體顯示面板 | |
| KR20190099149A (ko) | 반도체 발광 소자를 이용한 디스플레이 장치 | |
| KR102360171B1 (ko) | 구동 드라이버 | |
| KR20220078932A (ko) | 디스플레이 장치 | |
| KR20210076590A (ko) | 디스플레이 장치 | |
| CN115993898A (zh) | 触摸显示装置 | |
| KR20230037786A (ko) | 디스플레이 장치 | |
| KR102442725B1 (ko) | 발광 소자, 마이크로 디스플레이 장치 | |
| KR20200134908A (ko) | 디스플레이 패널 | |
| JP7439193B2 (ja) | タッチ表示装置 | |
| US20240045540A1 (en) | Touch display device | |
| KR102723330B1 (ko) | 디스플레이 장치 | |
| KR102201224B1 (ko) | 디스플레이 패널 | |
| CN219876761U (zh) | 显示装置 | |
| US20230124340A1 (en) | Touch Display Device | |
| KR20220094324A (ko) | 디스플레이 장치 | |
| KR20240133097A (ko) | 표시 장치 | |
| KR20230163257A (ko) | 터치 디스플레이 장치 | |
| KR20230095331A (ko) | 표시 장치 |