KR20230037786A - 디스플레이 장치 - Google Patents

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KR20230037786A
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light emitting
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emitting element
driving transistor
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유언상
곽봉춘
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엘지디스플레이 주식회사
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Abstract

본 개시의 실시예들은, 디스플레이 장치에 관한 것으로서, 서브픽셀에 배치된 구동 트랜지스터와 전기적으로 연결된 전자 퓨즈를 이용하여 불량인 서브픽셀을 검출하고 리페어를 수행함으로써, 서브픽셀의 회로적인 구동에 의한 불량 검출과 리페어가 가능한 디스플레이 장치를 제공할 수 있다. 따라서, 디스플레이 장치의 유형에 따라 물리적인 방식에 의한 리페어가 가능하지 않은 경우에도, 서브픽셀의 불량을 검출하고 리페어를 수행하여 서브픽셀의 불량으로 인한 화질 저하를 방지할 수 있다.

Description

디스플레이 장치{DISPLAY DEVICE}
본 개시의 실시예들은, 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기 발광 디스플레이 장치와 같은 다양한 유형의 디스플레이 장치가 활용된다.
디스플레이 장치는, 다수의 서브픽셀이 배치된 디스플레이 패널과, 다수의 서브픽셀을 구동하기 위한 각종 구동 회로를 포함할 수 있다.
디스플레이 패널에 배치된 다수의 서브픽셀 중 일부는 공정 과정 또는 구동 과정에서 불량이 될 수 있다.
디스플레이 패널에 배치된 서브픽셀 중 불량인 서브픽셀이 존재할 경우, 디스플레이 패널이 표시하는 이미지 품질이 저하될 수 있다. 따라서, 불량인 서브픽셀의 발생으로 인한 이미지 품질 저하를 방지할 수 있는 방안이 요구된다.
본 개시의 실시예들은, 디스플레이 패널에 배치된 서브픽셀의 불량을 용이하게 검출하고 리페어하여 서브픽셀의 불량으로 인한 화질 저하를 방지할 수 있는 디스플레이 장치를 제공할 수 있다.
본 개시의 실시예들은, 디스플레이 패널의 액티브 영역에 배치된 다수의 서브픽셀들, 다수의 서브픽셀들 각각에 배치되고 제1 전극과 제2 전극을 포함하는 발광 소자, 발광 소자로 공급되는 구동 전류를 제어하는 구동 트랜지스터, 및 구동 트랜지스터와 발광 소자의 제1 전극 사이에 전기적으로 연결된 전자 퓨즈를 포함하는 디스플레이 장치를 제공할 수 있다.
본 개시의 실시예들은, 디스플레이 패널의 액티브 영역에 배치된 다수의 서브픽셀들, 다수의 서브픽셀들 각각에 배치된 발광 소자, 발광 소자로 공급되는 구동 전류를 제어하는 구동 트랜지스터, 구동 트랜지스터의 게이트 노드와 전기적으로 연결된 제1 커패시터 전극과 구동 트랜지스터의 소스 노드와 전기적으로 연결된 제2 커패시터 전극을 포함하는 커패시터, 및 구동 트랜지스터의 게이트 노드와 전기적으로 연결된 전자 퓨즈를 포함하는 디스플레이 장치를 제공할 수 있다.
본 개시의 실시예들은, 제1 발광 소자, 제1 발광 소자를 구동하는 제1 구동 트랜지스터 및 제1 구동 트랜지스터와 연결된 제1 전자 퓨즈를 포함하는 제1 서브픽셀, 및 제2 발광 소자, 제2 발광 소자를 구동하는 제2 구동 트랜지스터 및 제2 구동 트랜지스터와 연결되고 단선된 제2 전자 퓨즈를 포함하는 제2 서브픽셀을 포함하고, 제2 발광 소자의 애노드 전극은 제1 발광 소자의 애노드 전극과 절연된 디스플레이 장치를 제공할 수 있다.
본 개시의 실시예들에 의하면, 서브픽셀에 배치된 구동 트랜지스터와 연결된 전자 퓨즈를 이용하여 불량인 서브픽셀의 리페어를 용이하게 수행함으로써, 공정 과정 또는 구동 과정에서 발생하는 서브픽셀의 불량으로 인한 화질 저하를 방지할 수 있다.
도 1은 본 개시의 실시예들에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 2는 본 개시의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 구조의 예시를 나타낸 도면이다.
도 3은 본 개시의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 구조의 다른 예시를 나타낸 도면이다.
도 4 내지 도 6은 도 3에 도시된 서브픽셀의 리페어를 수행하는 방식의 예시를 나타낸 도면이다.
도 7은 도 3에 도시된 서브픽셀을 포함하는 디스플레이 패널의 단면 구조의 예시를 나타낸 도면이다.
도 8은 본 개시의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 구조의 다른 예시를 나타낸 도면이다.
도 9 내지 도 11은 도 8에 도시된 서브픽셀의 리페어를 수행하는 방식의 예시를 나타낸 도면이다.
도 12는 도 8에 도시된 서브픽셀을 포함하는 디스플레이 패널의 단면 구조의 예시를 나타낸 도면이다.
이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 1은 본 개시의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성을 나타낸 도면이다.
도 1을 참조하면, 디스플레이 장치(100)는, 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)은, 다수의 서브픽셀(SP)이 배치되는 액티브 영역(AA)과, 액티브 영역(AA)의 외측에 위치하는 논-액티브 영역(NA)을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 위치할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다.
각 게이트 드라이버 집적 회로(GDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결될 수 있다. 또는, 각 게이트 드라이버 집적 회로(GDIC)는, GIP(Gate In Panel) 타입으로 구현되어 디스플레이 패널(110)에 직접 배치될 수도 있다. 또는, 각 게이트 드라이버 집적 회로(GDIC)는, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또는, 각 게이트 드라이버 집적 회로(GDIC)는, 디스플레이 패널(110)과 연결된 필름 상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 시프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼 등을 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결될 수 있다. 또는, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 직접 배치될 수 있다. 또는, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또는, 각 소스 드라이버 집적 회로(SDIC)는, 칩 온 필름(COF) 방식으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 연결된 필름 상에 실장되고, 필름 상의 배선들을 통해 디스플레이 패널(110)과 전기적으로 연결될 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어할 수 있다.
컨트롤러(140)는, 인쇄 회로 기판, 또는 가요성 인쇄 회로 등 상에 실장되고, 인쇄 회로 기판, 또는 가요성 인쇄 회로 등을 통해 게이트 구동 회로(120) 및 데이터 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 각 프레임에서 설정된 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.
게이트 스타트 펄스(GSP)는, 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은, 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
소스 스타트 펄스(SSP)는, 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은, 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는, 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
각각의 서브픽셀(SP)은, 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해 정의되는 영역일 수 있으며, 광을 발산하는 소자를 포함하여 적어도 하나 이상의 회로 소자가 배치될 수 있다.
일 예로, 디스플레이 장치(100)가 유기발광 디스플레이 장치인 경우, 다수의 서브픽셀(SP)에 유기 발광 다이오드(OLED)와 여러 회로 소자가 배치될 수 있다. 여러 회로 소자에 의해 유기 발광 다이오드(OLED)로 공급되는 전류를 제어함으로써, 영상 데이터에 대응하는 밝기를 각각의 서브픽셀(SP)이 나타낼 수 있다.
또는, 경우에 따라, 서브픽셀(SP)에 발광 다이오드(LED)나, 마이크로 발광 다이오드(μLED)가 배치될 수도 있다.
도 2는 본 개시의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 구조의 예시를 나타낸 도면이다.
도 2를 참조하면, 서브픽셀(SP)에 발광 소자(ED)와 발광 소자(ED)를 구동하기 위한 구동 트랜지스터(DRT)가 배치될 수 있다. 또한, 서브픽셀(SP)에 발광 소자(ED)와 구동 트랜지스터(DRT) 이외에 적어도 하나 이상의 회로 소자가 더 배치될 수 있다.
일 예로, 도 2에 도시된 예시와 같이, 서브픽셀(SP)에 제1 스위칭 트랜지스터(SWT1), 제2 스위칭 트랜지스터(SWT2) 및 스토리지 커패시터(Cstg)가 더 배치될 수 있다.
도 2에 도시된 예시는, 서브픽셀(SP)에 발광 소자(ED) 이외에 3개의 박막 트랜지스터와 1개의 커패시터가 배치되는 3T1C 구조를 예시로 나타내나, 본 개시의 실시예들은 이에 한정되지는 아니한다. 또한, 도 2에 도시된 예시는, 박막 트랜지스터가 모두 N 타입인 경우를 예시로 나타내나, 경우에 따라, 서브픽셀(SP)에 배치된 박막 트랜지스터는 P 타입일 수도 있다.
제1 스위칭 트랜지스터(SWT1)는, 데이터 라인(DL)과 제1 노드(N1) 사이에 전기적으로 연결될 수 있다. 데이터 라인(DL)을 통해 데이터 전압이 서브픽셀(SP)로 공급될 수 있다. 제1 노드(N1)는, 구동 트랜지스터(DRT)의 게이트 노드일 수 있다.
제1 스위칭 트랜지스터(SWT1)는, 게이트 라인(GL)으로 공급되는 스캔 신호에 의해 제어될 수 있다. 제1 스위칭 트랜지스터(SWT1)는, 데이터 라인(DL)을 통해 공급되는 데이터 전압이 구동 트랜지스터(DRT)의 게이트 노드에 인가되는 것을 제어할 수 있다.
구동 트랜지스터(DRT)는, 제1 구동 전압(DV1)이 인가되는 라인과 발광 소자(ED) 사이에 전기적으로 연결될 수 있다. 제1 구동 전압(DV1)이 구동 트랜지스터(DRT)의 제3 노드(N3)로 공급될 수 있다. 제1 구동 전압(DV1)은 고 전위 구동 전압일 수 있다. 제3 노드(N3)는, 구동 트랜지스터(DRT)의 드레인 노드 또는 소스 노드일 수 있다.
구동 트랜지스터(DRT)는, 제1 노드(N1)에 인가되는 전압에 의해 제어될 수 있다. 그리고, 구동 트랜지스터(DRT)는, 발광 소자(ED)로 공급되는 구동 전류를 제어할 수 있다.
제2 스위칭 트랜지스터(SWT2)는, 센싱 라인(SL)과 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. 센싱 라인(SL)을 통해 기준 전압이 제2 노드(N2)로 공급될 수 있다. 제2 노드(N2)는, 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드일 수 있다.
제2 스위칭 트랜지스터(SWT2)는, 게이트 라인(GL)으로 공급되는 스캔 신호에 의해 제어될 수 있다. 제2 스위칭 트랜지스터(SWT2)를 제어하는 게이트 라인(GL)은 제1 스위칭 트랜지스터(SWT1)를 제어하는 게이트 라인(GL)과 동일할 수도 있고, 다를 수도 있다.
제2 스위칭 트랜지스터(SWT2)는, 제2 노드(N2)에 기준 전압이 인가되는 것을 제어할 수 있다. 또한, 제2 스위칭 트랜지스터(SWT2)는, 경우에 따라, 센싱 라인(SL)을 통해 제2 노드(N2)의 전압을 센싱하는 것을 제어할 수 있다.
스토리지 커패시터(Cstg)는, 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. 스토리지 커패시터(Cstg)는, 제1 노드(N1)에 인가된 데이터 전압을 한 프레임 동안 유지시켜줄 수 있다.
발광 소자(ED)는, 제2 노드(N2)와 제2 구동 전압(DV2)이 공급되는 라인 사이에 전기적으로 연결될 수 있다. 제2 구동 전압(DV2)은, 저 전위 구동 전압일 수 있다.
발광 소자(ED)는, 제1 전극(E1), 제2 전극(E2) 및 제1 전극(E1)과 제2 전극(E2) 사이에 배치된 발광 층(EL)을 포함할 수 있다.
발광 소자(ED)는, 구동 트랜지스터(DRT)를 통해 공급되는 구동 전류에 따른 밝기를 나타낼 수 있다.
이와 같이, 서브픽셀(SP)에 배치된 발광 소자(ED)는, 서브픽셀(SP)에 포함된 다수의 회로 소자에 의해 제어되며 영상 데이터에 따른 밝기를 나타낼 수 있다.
서브픽셀(SP)에 배치된 발광 소자(ED)를 포함한 다수의 회로 소자 중 일부의 이상이 발생할 경우, 해당 서브픽셀(SP)은 불량인 상태가 될 수 있다. 이러한 경우, 해당 서브픽셀(SP)에 배치된 발광 소자(ED)가 정확히 제어되지 않고, 영상 데이터에 대응하는 밝기를 나타내지 못할 수 있다.
본 개시의 실시예들에 따른 디스플레이 장치(100)는, 서브픽셀(SP)의 불량이 발생할 경우 서브픽셀(SP)의 불량을 용이하게 검출하고 리페어하여, 불량인 서브픽셀(SP)로 인해 디스플레이 패널(110)이 표시하는 이미지 품질의 저하가 발생하는 것을 방지할 수 있는 방안을 제공할 수 있다.
도 3은 본 개시의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 구조의 다른 예시를 나타낸 도면이다. 도 4 내지 도 6은 도 3에 도시된 서브픽셀(SP)의 리페어를 수행하는 방식의 예시를 나타낸 도면이다.
도 3을 참조하면, 서브픽셀(SP)은 도 2에 도시된 예시와 같이, 구동 트랜지스터(DRT)와 발광 소자(ED)를 포함할 수 있다. 서브픽셀(SP)은, 제1 스위칭 트랜지스터(SWT1), 제2 스위칭 트랜지스터(SWT2) 및 스토리지 커패시터(Cstg)를 더 포함할 수 있다.
서브픽셀(SP)은, 구동 트랜지스터(DRT)와 전기적으로 연결된 전자 퓨즈(EF)를 더 포함할 수 있다.
전자 퓨즈(EF)는, 일 예로, 도 3에 도시된 Case A와 같이, 구동 트랜지스터(DRT)와 발광 소자(ED) 사이에 전기적으로 연결될 수 있다.
전자 퓨즈(EF)는, 구동 트랜지스터(DRT)의 소스 노드에 전기적으로 연결될 수 있다. 전자 퓨즈(EF)는, 발광 소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수 있다. 전자 퓨즈(EF)는, 구동 트랜지스터(DRT)와 제2 노드(N2)의 경로 상에 위치할 수 있다.
전자 퓨즈(EF)는, 구동 트랜지스터(DRT)와 발광 소자(ED) 사이에서 구동 트랜지스터(DRT)를 통해 공급되는 전류가 흐르는 경로를 제공하는 회로 소자일 수 있다. 전자 퓨즈(EF)는, 일정 수준 이상의 높은 전류가 흐르면 단선될 수 있는 회로 소자일 수 있다.
전자 퓨즈(EF)는, 특정한 형태의 회로 소자로 한정되지 아니하며, 구동 트랜지스터(DRT)와 발광 소자(ED) 사이에서 전류 공급 경로를 제공하며, 고 전류 인가에 의해 단선될 수 있는 회로 소자 중 어느 하나가 될 수 있다.
서브픽셀(SP)이 정상 상태인 경우, 도 2를 통해 설명한 바와 같이, 스위칭 트랜지스터(SWT1, SWT2)에 의해 구동 트랜지스터(DRT)가 제어될 수 있다. 구동 트랜지스터(DRT)에 의한 구동 전류가 전자 퓨즈(EF)를 거쳐 발광 소자(ED)로 제공될 수 있다. 발광 소자(ED)가 영상 데이터에 대응하는 밝기를 나타내며, 이미지가 표시될 수 있다.
서브픽셀(SP)이 불량 상태인 경우, 발광 소자(ED)가 영상 데이터에 대응하는 밝기를 정확히 나타내지 못할 수 있다.
이러한 경우, 서브픽셀(SP)의 불량 상태를 확인하고, 서브픽셀(SP) 내 배치된 전자 퓨즈(EF)를 이용한 리페어가 수행될 수 있다.
도 4를 참조하면, 제1 기간(P1)에 서브픽셀(SP)의 불량 여부가 검출될 수 있다. 제1 기간(P1)은, “센싱 기간”으로 볼 수 있다.
서브픽셀(SP)의 불량 여부는 다양한 방식에 의해 검출될 수 있다.
일 예로, 서브픽셀(SP)에 발광 소자(ED)의 배치가 완료된 상태이면, <EX 1>과 같이, 육안 또는 카메라에 의한 검사가 가능할 수 있다. <EX 1>에 따른 검사 방식은, 디스플레이 장치(100)의 공정 과정이나 디스플레이 장치(100)의 구동 과정 중에 수행될 수 있다.
<EX 1>과 같은 방식의 검사에 의해 디스플레이 패널(110)에 배치된 서브픽셀(SP) 중 암점 또는 휘점으로 나타나는 서브픽셀(SP)을 검출할 수 있다.
다른 예로, <EX 2>와 같이, 서브픽셀(SP)로 특정 데이터 전압을 공급하고 전류를 센싱하는 방식에 의해 서브픽셀(SP)의 불량 여부를 검출할 수 있다.
<EX 2>와 같은 검사는, 디스플레이 패널(110)에 박막 트랜지스터와 같은 회로 소자의 배치가 완료되면, 발광 소자(ED)의 배치 여부와 관계없이 수행될 수 있다. 디스플레이 장치(100)의 공정 과정 중 발광 소자(ED)가 배치되기 전 또는 후에 <EX 2>와 같이 검사가 수행될 수 있다.
또한, 디스플레이 장치(100)의 구동 과정에서 <EX 2>와 같이 검사가 수행될 수 있다. 이러한 경우, 디스플레이 장치(100)의 전원이 오프 된 상태에서 <EX 2>와 같은 검사가 수행될 수도 있다.
<EX 2>와 같이 전류 센싱에 의해 서브픽셀(SP)의 불량을 검출할 경우, 데이터 라인(DL)을 통해 센싱 데이터 전압(Vdata_sen)이 데이터 라인(DL)으로 공급될 수 있다. 센싱 데이터 전압(Vdata_sen)이 구동 트랜지스터(DRT)의 게이트 노드인 제1 노드(N1)에 인가될 수 있다.
센싱 데이터 전압(Vdata_sen)은, 서브픽셀(SP)의 불량 여부를 검출하기 위해 설정된 특정 레벨의 전압일 수 있다. 센싱 데이터 전압(Vdata_sen)은, 디스플레이 구동 시 데이터 라인(DL)을 통해 공급되는 데이터 전압의 범위에 포함되는 전압일 수 있다.
제1 기간(P1)에 구동 트랜지스터(DRT)의 소스 노드인 제2 노드(N2)로 센싱 데이터 전압(Vdata_sen)보다 낮은 전압이 공급될 수 있다. 제2 노드(N2)로 공급되는 전압은 0V일 수 있다. 제2 노드(N2)에 공급되는 전압은 기준 전압일 수 있다.
제1 기간(P1)에 발광 소자(ED)의 제2 전극(E2)은 플로팅될 수 있다. 제1 기간(P1)에 발광 소자(ED)의 제2 전극(E2)으로 제2 구동 전압(DV2)이 공급되지 않을 수 있다.
제1 기간(P1)에 구동 트랜지스터(DRT)의 제1 노드(N1)에 센싱 데이터 전압(Vdata_sen)이 인가되고 제2 노드(N2)에 센싱 데이터 전압(Vdata_sen)보다 낮은 전압이 인가되므로, 구동 트랜지스터(DRT)를 통해 센싱 전류(Current_sen)가 흐를 수 있다.
센싱 전류(Current_sen)는, 센싱 라인(SL)을 통해 검출될 수 있다.
센싱 전류(Current_sen)는, 센싱 라인(SL)을 통해 데이터 구동 회로(130) 내 배치된 아날로그 디지털 컨버터나, 데이터 구동 회로(130)와 별도로 배치된 회로에 의해 검출될 수 있다.
디스플레이 장치(100)는, 제1 기간(P1)에 센싱 라인(SL)을 통해 검출되는 센싱 전류(Current_sen)에 따라 서브픽셀(SP)의 불량 여부를 확인할 수 있다.
서브픽셀(SP)의 불량 여부 확인은 컨트롤러(140)에 의해 수행될 수 있으나, 이에 한정되지는 아니한다.
디스플레이 장치(100)는, 센싱 전류(Current_sen)가 기설정된 범위에 포함되면, 해당 서브픽셀(SP)이 불량인 것으로 판단할 수 있다. 기설정된 범위는 센싱 전류(Current_sen)가 정상인 범위를 벗어난 범위를 의미할 수 있다. 일 예로, 기설정된 범위는 하한 값보다 작거나, 상한 값보다 큰 범위를 의미할 수 있다.
디스플레이 장치(100)는, 센싱 전류(Current_sen)가 기설정된 범위에 포함되면, 해당 서브픽셀(SP)은 암점 또는 휘점 불량인 것으로 판단할 수 있다.
디스플레이 장치(100)는, 불량인 서브픽셀(SP)이 검출되면, 해당 서브픽셀(SP)을 리페어하기 위한 동작을 수행할 수 있다.
도 5를 참조하면, 제2 기간(P2)에 불량인 서브픽셀(SP)의 리페어를 위한 동작이 수행될 수 있다. 제2 기간(P2)은, “리페어 기간”으로 볼 수 있다.
제2 기간(P2)에 리페어 데이터 전압(Vdata_rep)이 데이터 라인(DL)으로 공급될 수 있다. 리페어 데이터 전압(Vdata_rep)이 구동 트랜지스터(DRT)의 제1 노드(N1)로 인가될 수 있다.
리페어 데이터 전압(Vdata_rep)은, 센싱 데이터 전압(Vdata_sen)보다 높은 전압일 수 있다. 리페어 데이터 전압(Vdata_rep)은, 디스플레이 구동 중 서브픽셀(SP)로 공급되는 데이터 전압의 범위를 벗어나는 전압일 수 있다. 일 예로, 리페어 데이터 전압(Vdata_rep)은, 디스플레이 구동 중 공급되는 데이터 전압의 상한 값보다 큰 레벨을 갖는 전압일 수 있다.
제2 기간(P2)에 구동 트랜지스터(DRT)의 제2 노드(N2)로 리페어 데이터 전압(Vdata_rep)보다 낮은 전압이 공급될 수 있다. 제2 노드(N2)로 공급되는 전압은 0V일 수 있으며, 기준 전압일 수 있다.
제2 기간(P2)에 발광 소자(ED)의 제2 전극(E2)은 플로팅될 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2)에 전압이 인가되므로, 제2 기간(P2)에 리페어 전류(Current_rep)가 구동 트랜지스터(DRT)를 통해 흐를 수 있다.
리페어 전류(Current_rep)는, 구동 트랜지스터(DRT)와 전자 퓨즈(EF)를 거쳐 센싱 라인(SL)을 통해 흐를 수 있다.
구동 트랜지스터(DRT)의 게이트 노드인 제1 노드(N1)에 고 전압인 리페어 데이터 전압(Vdata_rep)가 인가되므로, 해당 서브픽셀(SP)에 흐르는 리페어 전류(Current_rep)는 고 전류일 수 있다.
리페어 전류(Current_rep)는, 서브픽셀(SP)에 배치된 전자 퓨즈(EF)를 단선시킬 수 있는 정도의 전류일 수 있다. 리페어 데이터 전압(Vdata_rep)은, 전자 퓨즈(EF)의 단선이 가능하게 하는 리페어 전류(Current_rep)가 흐를 수 있도록 하는 전압 레벨로 설정될 수 있다.
고 전류인 리페어 전류(Current_rep)가 전자 퓨즈(EF)를 통해 흐르므로, 제2 기간(P2)에 전자 퓨즈(EF)가 단선될 수 있다.
전자 퓨즈(EF)의 단선에 의해 제2 기간(P2)에, 501이 지시하는 부분과 같이, 구동 트랜지스터(DRT)와 발광 소자(ED) 사이가 단선된 구간이 발생될 수 있다. 해당 서브픽셀(SP)은, 암점화될 수 있다.
이와 같이, 리페어 기간에 암점화를 통해 불량인 서브픽셀(SP)의 리페어가 수행될 수 있다.
또는, 경우에 따라, 리페어 기간에 불량인 서브픽셀(SP)의 암점화를 위한 동작이 수행되지 않을 수도 있다.
일 예로, 제1 기간(P1)에 검출된 센싱 전류(Current_sen)가 기설정된 값보다 작을 수 있다. 기설정된 값은 서브픽셀(SP)의 불량 여부 판단의 기준이 되는 기설정된 범위의 하한 값보다 작은 값일 수 있다. 이러한 경우, 제2 기간(P2)에 해당 서브픽셀(SP)로 리페어 데이터 전압(Vdata_rep)이 공급되지 않을 수 있다.
제1 기간(P1)에 검출된 센싱 전류(Current_rep)가 기설정된 값보다 작으면 해당 서브픽셀(SP)은 이미 암점화된 것으로 볼 수 있다. 따라서, 제2 기간(P2)에 해당 서브픽셀(SP)의 리페어를 위한 동작이 수행되지 않을 수 있다.
전술한 과정에 의해 서브픽셀(SP)의 리페어가 완료되면, 디스플레이 구동 중 리페어된 서브픽셀(SP)의 보상을 위한 구동이 수행될 수 있다.
도 6을 참조하면, 제3 기간(P3)에 리페어 서브픽셀(SP_rep)과 그 주변에 위치하는 서브픽셀(SP1, SP2, SP3)이 구동되는 방식의 예시를 나타낸다. 제3 기간(P3)은, “디스플레이 구동 기간”으로 볼 수 있다.
제3 기간(P3)에 리페어 서브픽셀(SP_rep)은 암점화된 상태이므로 구동되지 않을 수 있다.
제3 기간(P3)에 리페어 서브픽셀(SP_rep)의 주변에 위치하는 적어도 하나의 서브픽셀(SP)의 구동 트랜지스터(DRT)를 통해 흐르는 구동 전류를 증가시켜 줄 수 있다.
일 예로, 리페어 서브픽셀(SP_rep)에 인접한 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)로 데이터 라인(DL)을 통해 보상 데이터 전압(Vdata_comp)이 공급될 수 있다. 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)로 센싱 라인(SL)을 통해 기준 전압(Vref)이 공급될 수 있다.
제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)은, 리페어 서브픽셀(SP_rep)이 나타내는 색상과 동일한 색상을 나타내는 서브픽셀(SP)일 수 있다. 보상 데이터 전압(Vdata_comp)은, 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)의 영상 데이터에 대응하는 전압보다 큰 전압일 수 있다.
제3 기간(P3)에 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)로 보상 데이터 전압(Vdata_comp)이 공급되므로, 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)에 배치된 구동 트랜지스터(DRT)를 통해 흐르는 보상 구동 전류(Current_drv_comp)는 영상 데이터에 대응하는 구동 전류보다 높은 전류일 수 있다.
일 예로, 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)의 영상 데이터에 따른 휘도에 대응하는 전류의 1.5배에 해당하는 전류일 수 있으나, 이에 한정되지는 아니한다.
리페어 서브픽셀(SP_rep)의 주변에 위치하는 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)로 보상 구동 전류(Current_drv_comp)가 공급되므로, 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)이 나타내는 휘도가 증가될 수 있다.
제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)이 나타내는 휘도에 의해 암점화된 리페어 서브픽셀(SP_rep)에 대한 보상이 이루어질 수 있다.
리페어 서브픽셀(SP_rep)의 주변에 위치하는 서브픽셀(SP) 중 보상 구동 전류(Current_drv_comp)가 공급되지 않는 서브픽셀(SP)이 존재할 수 있다.
일 예로, 제3 기간(P3)에 제3 서브픽셀(SP3)로 데이터 라인(DL)을 통해 일반 데이터 전압(Vdata_nor)이 공급될 수 있다. 제3 서브픽셀(SP3)로 센싱 라인(SL)을 통해 기준 전압(Vref)이 공급될 수 있다.
제3 서브픽셀(SP3)은, 리페어 서브픽셀(SP_rep)이 나타내는 색상과 다른 색상을 나타내는 서브픽셀(SP)일 수 있다.
일반 데이터 전압(Vdata_nor)이 공급되므로, 제3 서브픽셀(SP3)에 배치된 구동 트랜지스터(DRT)를 통해 일반 구동 전류(Current_drv_nor)가 흐를 수 있다. 제3 서브픽셀(SP3)은 영상 데이터에 대응하는 휘도를 나타낼 수 있다.
이와 같이, 리페어 서브픽셀(SP_rep)의 주변에 위치하는 서브픽셀(SP) 중 서브픽셀(SP)이 나타내는 색상에 따라 서브픽셀(SP) 내 구동 트랜지스터(DRT)를 통해 보상 구동 전류(Current_drv_comp) 또는 일반 구동 전류(Current_drv_nor)가 흐르게 하여, 리페어 서브픽셀(SP_rep)에 의한 휘도 저하가 보상될 수 있다.
보상 구동 전류(Current_drv_comp)가 공급되는 제1 서브픽셀(SP1) 및 제2 서브픽셀(SP2)에 배치된 발광 소자(ED) 및 구동 트랜지스터(DRT)는 리페어 서브픽셀(SP_rep)에 배치된 발광 소자(ED)와 절연된 상태일 수 있다.
일 예로, 리페어 서브픽셀(SP_rep)에 배치된 발광 소자(ED)의 애노드 전극인 제1 전극(E1)은, 제1 서브픽셀(SP1)에 배치된 발광 소자(ED)의 애노드 전극 및 제2 서브픽셀(SP2)에 배치된 발광 소자(ED)의 애노드 전극과 절연된 상태일 수 있다. 리페어 서브픽셀(SP_rep)은 암점화되고, 인접 서브픽셀(SP)과 전기적인 연결이 요구되지 않으므로, 오직 서브픽셀(SP)의 구동에 의한 리페어가 이루어질 수 있다.
따라서, 본 개시의 실시예들에 따른 디스플레이 패널(110)은, 단선된 전자 퓨즈(EF)가 배치된 서브픽셀(SP)과 단선되지 않은 전자 퓨즈(EF)가 배치된 서브픽셀(SP)이 인접하게 위치하며, 두 서브픽셀(SP) 내 발광 소자(ED)가 서로 전기적으로 연결되지 않은 구조를 포함할 수 있다.
리페어 서브픽셀(SP_rep)에 배치된 회로 소자가 인접 서브픽셀(SP)에 배치된 회로 소자와 전기적으로 연결되지 않고 보상이 이루어질 수 있다. 리페어 서브픽셀(SP_rep)이 리페어되는 과정에서 물리적인 리페어 과정이 요구되지 않을 수 있다.
서브픽셀(SP)을 회로적으로 구동하는 방식에 의해 서브픽셀(SP)의 리페어와 보상이 수행되므로, 서브픽셀(SP)의 불량에 대한 센싱과 리페어가 보다 용이하게 수행될 수 있다.
도 7은 도 3에 도시된 서브픽셀(SP)을 포함하는 디스플레이 패널(110)의 단면 구조의 예시를 나타낸 도면이다. 도 7은 설명의 편의를 위해 서브픽셀(SP)에 배치된 회로 소자 중 일부만 도시한다.
도 7을 참조하면, 적색 서브픽셀(SP_R), 녹색 서브픽셀(SP_G) 및 청색 서브픽셀(SP_B)의 단면 구조의 예시를 나타낸다. 제1 영역(A1)은, 박막 트랜지스터와 커패시터 등을 포함하는 회로부가 배치된 부분을 나타낸다. 제2 영역(A2)은, 발광 소자(ED)를 구성하는 제1 전극(E1)이 배치된 부분을 나타낸다.
기판(SUB) 상에 구동 트랜지스터(DRT)가 배치될 수 있다. 기판(SUB)은, 일 예로, 불투명한 기판일 수 있다. 또는, 기판(SUB)은, 투명도가 낮은 기판일 수 있다. 기판(SUB)은, 실리콘으로 이루어진 기판일 수 있다. 본 개시의 실시예들은, 회로적인 구동에 의해 서브픽셀(SP)의 리페어를 수행하므로, 물리적인 방식에 의한 리페어가 가능하지 않은 기판(SUB)을 포함하는 디스플레이 장치(100)에도 적용될 수 있다.
구동 트랜지스터(DRT)는, 게이트 전극(GE), 소스 노드(S) 및 드레인 노드(D)를 포함할 수 있다. 게이트 절연 층(GI)이 게이트 전극(GE)과 기판(SUB) 사이에 배치될 수 있다.
서브픽셀(SP)의 회로부를 구성하기 위해, 제1 영역(A1)에서 구동 트랜지스터(DRT) 상에 다수의 금속 층(M)이 배치될 수 있다. 서로 다른 금속 층(M) 사이에 층간 절연 층(ILD)이 배치될 수 있다. 비아(Via)가 층간 절연 층(ILD)에 형성될 수 있다. 서로 다른 금속 층(M)은 비아(Via)를 통해 연결될 수 있다. 도 7은 4개의 금속 층(M1, M2, M3, M4), 7개의 층간 절연 층(ILD1, ILD2, ILD3, ILD4, ILD5, ILD6, ILD7), 및 5개의 비아(Via1, Via2, Via3, Via4, Via5)가 배치된 예시를 나타내나, 본 개시의 실시예들은 이에 한정되지는 아니한다.
제2 영역(A2)에 발광 소자(ED)를 구성하는 제1 전극(E1)이 배치될 수 있다. 제1 전극(E1)은, 구동 트랜지스터(DRT)의 소스 노드(S)와 다수의 금속 층(M)에 의해 전기적으로 연결될 수 있다. 제1 전극(E1)은, 서브픽셀(SP)이 나타내는 광의 파장에 따른 공진을 위해 마이크로 캐비티 구조를 가질 수 있다.
일 예로, 각각의 서브픽셀(SP_R, SP_G, SP_B)에 배치된 제1 전극(E1_R, E1_G, E1_B)은, 제7 층간 절연 층(ILD7) 상에 위치하는 제1 부분(E1a_R, E1a_G, E1a_B)을 포함할 수 있다. 제1 전극(E1_R, E1_G, E1_B)의 제1 부분(E1a_R, E1a_G, E1a_B)은 투명도가 높은 물질로 이루어질 수 있다.
제1 전극(E1_R, E1_G, E1_B)은 제2 부분(E1b_R, E1b_G, E1b_B)을 더 포함할 수 있다. 제1 전극(E1_R, E1_G, E1_B)의 제2 부분(E1b_R, E1b_G, E1b_B)은 반사도가 높은 물질로 이루어질 수 있다. 제2 부분(E1b_R, E1b_G, E1b_B)은 각 서브픽셀(SP_R, SP_G, SP_B)마다 다른 층에 위치할 수 있다.
일 예로, 가장 긴 파장을 갖는 적색 광을 발산하는 적색 서브픽셀(SP_R)에 배치된 제1 전극(E1_R)의 제2 부분(E1b_R)은 제6 층간 절연 층(ILD6) 아래에 위치할 수 있다. 녹색 서브픽셀(SP_G)에 배치된 제1 전극(E1_G)의 제2 부분(E1b_G)은 제6 층간 절연층(ILD6)과 제7 층간 절연 층(ILD7) 사이에 위치할 수 있다. 가장 짧은 파장을 갖는 청색 광을 발산하는 청색 서브픽셀(SP_B)에 배치된 제1 전극(E1_B)의 제2 부분(E1b_B)은 제7 층간 절연 층(ILD7) 상에 위치할 수 있다.
제1 전극(E1_R, E1_G, E1_B)의 제1 부분(E1a_R, E1a_G, E1a_B)은 제2 부분(E1b_R, E1b_G, E1b_B)과 실질적으로 동일한 면적을 갖도록 배치될 수 있으며, 각각의 발광 소자(ED)에서 발산된 광의 공진 효율을 높여 발광 소자(ED)의 발광 효율이 개선될 수 있다.
각각의 서브픽셀(SP_R, SP_G, SP_B)은, 리페어를 위한 전자 퓨즈(EF)를 포함할 수 있다.
전자 퓨즈(EF)는, 구동 트랜지스터(DRT)의 소스 노드(S)와 발광 소자(ED)의 제1 전극(E1)과 전기적으로 연결되는 경로에 위치할 수 있다. 일 예로, 전자 퓨즈(EF)는, 기판(SUB)과 제4 금속 층(M4) 사이에 위치하는 다수의 비아(Via1, Via2, Via3, Via4) 중 적어도 하나에 위치할 수 있다. 또는, 경우에 따라, 금속 층(M)의 일부를 이용하여 전자 퓨즈(EF)가 배치될 수도 있다.
금속 층(M) 간의 연결을 위한 비아(Via)를 구성할 때 전자 퓨즈(EF)를 배치하여, 회로적인 구동에 의한 리페어가 용이하게 수행될 수 있는 서브픽셀(SP)의 구조가 제공될 수 있다.
따라서, 실리콘 기판 상에 회로 소자가 배치되어 발광 소자(ED)의 배치 후 물리적인 리페어가 가능하지 않은 상태에서도, 서브픽셀(SP)의 회로적인 구동에 의해 리페어가 가능할 수 있다.
또한, 경우에 따라, 전자 퓨즈(EF)는, 구동 트랜지스터(DRT)의 소스 노드(S)와 발광 소자(ED)의 제1 전극(E1) 사이의 경로 이외의 경로에 위치할 수도 있다.
본 개시의 실시예들은, 서브픽셀(SP) 내 구동 트랜지스터(DRT)와 전기적으로 연결된 전자 퓨즈(EF)에 의해 리페어가 용이한 서브픽셀(SP)의 구조를 제공하면서, 서브픽셀(SP)에 배치되는 전자 퓨즈(EF)의 위치는 다양할 수 있다.
도 8은 본 개시의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 구조의 다른 예시를 나타낸 도면이다. 도 9 내지 도 11은 도 8에 도시된 서브픽셀(SP)의 리페어를 수행하는 방식의 예시를 나타낸 도면이다.
도 8을 참조하면, Case B에 따른 서브픽셀(SP)은, Case A와 동일하게 제1 스위칭 트랜지스터(SWT1), 제2 스위칭 트랜지스터(SWT2), 구동 트랜지스터(DRT), 발광 소자(ED) 및 스토리지 커패시터(Cstg)를 포함할 수 있다.
Case B에 따른 서브픽셀(SP)은, 구동 트랜지스터(DRT)와 제1 스위칭 트랜지스터(SWT1) 사이에 연결된 전자 퓨즈(EF)를 포함할 수 있다.
전자 퓨즈(EF)는, 구동 트랜지스터(DRT)의 게이트 노드에 전기적으로 연결될 수 있다. 전자 퓨즈(EF)는, 제1 스위칭 트랜지스터(SWT1)의 드레인 노드에 전기적으로 연결될 수 있다.
전자 퓨즈(EF)가 구동 트랜지스터(DRT)의 게이트 노드에 전기적으로 연결된 경우에도, 전술한 Case A와 유사한 방식으로 서브픽셀(SP)의 불량 검출과 리페어가 수행될 수 있다.
도 9를 참조하면, 센싱 기간인 제1 기간(P1)에 서브픽셀(SP)의 불량을 검출하기 위한 센싱이 수행될 수 있다. <EX 1>과 같이, 육안 또는 카메라에 의한 검사가 가능할 수 있다. 또한, <EX 2>와 같이, 서브픽셀(SP)로 센싱 데이터 전압(Vdata_sen)을 공급하고 센싱 전류(Current_sen)를 검출하는 방식에 의한 검사도 가능할 수 있다.
센싱 데이터 전압(Vdata_sen)은, Case A와 유사하게, 전자 퓨즈(EF)를 단선시키기 않고, 센싱 전류(Current_sen)의 검출을 위해 적절한 레벨의 전압일 수 있다.
도 10을 참조하면, 리페어 기간인 제2 기간(P2)에 서브픽셀(SP)의 리페어를 위한 동작이 수행될 수 있다.
제2 기간(P2)에 불량인 서브픽셀(SP)로 데이터 라인(DL)을 통해 리페어 데이터 전압(Vdata_rep)이 공급될 수 있다. 제2 기간(P2)에 발광 소자(ED)의 제2 전극(E2)은 플로팅될 수 있다.
리페어 데이터 전압(Vdata_rep)은, 서브픽셀(SP)에 배치된 스토리지 커패시터(Cstg)를 단락시킬 수 있는 높은 레벨의 전압일 수 있다.
리페어 데이터 전압(Vdata_rep)은, 센싱 데이터 전압(Vdata_sen)보다 큰 전압일 수 있다. 리페어 데이터 전압(Vdata_rep)은, 디스플레이 구동 중 공급되는 데이터 전압의 상한 값보다 큰 전압일 수 있다.
리페어 데이터 전압(Vdata_rep)이 서브픽셀(SP)로 일정한 기간 동안 공급되면, 서브픽셀(SP)에 배치된 스토리지 커패시터(Cstg)가 단락될 수 있다.
리페어 데이터 전압(Vdata_rep)이 인가된 상태에서 스토리지 커패시터(Cstg)가 단락되면, 스토리지 커패시터(Cstg)를 통해 전류가 흐르는 경로가 형성될 수 있다.
리페어 데이터 전압(Vdata_rep)은, 높은 레벨의 전압이므로, 단락된 스토리지 커패시터(Cstg)를 통해 고 전류가 흐를 수 있다.
따라서, 1002가 지시하는 부분과 같이, 고 전류가 흐르는 경로 상에 위치한 전자 퓨즈(EF)가 단선될 수 있다.
고 전압 인가에 의해 스토리지 커패시터(Cstg)가 단락된 후, 고 전류가 흐름에 의해 제1 스위칭 트랜지스터(SWT1)와 제1 노드(N1) 사이에 연결된 전자 퓨즈(EF)가 단선될 수 있다.
전자 퓨즈(EF)의 단선에 의해 불량인 서브픽셀(SP)이 암점화되며 불량인 서브픽셀(SP)의 리페어가 이루어질 수 있다.
스토리지 커패시터(Cstg)는, 고 전압 인가 시 용이하게 단락되기 위한 구조를 가질 수 있다.
일 예로, 도 8에 도시된 바와 같이, 스토리지 커패시터(Cstg)는, 제1 노드(N1)에 전기적으로 연결되는 제1 커패시터 전극(CE1)과 제2 노드(N2)에 전기적으로 연결되는 제2 커패시터 전극(CE2)을 포함할 수 있다.
제1 커패시터 전극(CE1) 및 제2 커패시터 전극(CE2) 중 적어도 하나는 다른 하나를 향해 돌출된 적어도 하나의 돌출부(800)를 포함할 수 있다.
도 8에 도시된 예시는, 제1 커패시터 전극(CE1)이 제2 커패시터 전극(CE2)을 향해 돌출된 돌출부(800)를 포함하는 예시를 나타내나, 이에 한정되지는 아니한다.
제1 커패시터 전극(CE1)이 돌출부(800)를 포함하므로, 스토리지 커패시터(Cstg)로 고 전압이 인가되면 스토리지 커패시터(Cstg)의 단락이 용이하게 이루어질 수 있다.
일 예로, 도 10에 도시된 1001이 지시하는 부분과 같이, 고 전압 인가로 인해 제1 커패시터 전극(CE1)의 돌출부(800)가 제2 커패시터 전극(CE2)과 연결될 수 있다.
제1 커패시터 전극(CE1)과 제2 커패시터 전극(CE2)이 단락됨에 따라, 고 전류가 전자 퓨즈(EF)와 스토리지 커패시터(Cstg)를 통해 흐르게 된다. 그리고, 전자 퓨즈(EF)가 단선되며 서브픽셀(SP)의 암점화에 의한 리페어가 용이하게 수행될 수 있다.
도 11을 참조하면, 디스플레이 구동 기간인 제3 기간(P3)에 리페어 서브픽셀(SP_rep)의 보상을 위한 구동은 Case A의 경우와 유사하게 수행될 수 있다.
리페어 서브픽셀(SP_rep)과 동일한 색상을 나타내는 서브픽셀(SP1, SP2)로 영상 데이터에 대응하는 전압보다 큰 보상 데이터 전압(Vdata_comp)이 공급될 수 있다.
리페어 서브픽셀(SP_rep)과 상이한 색상을 나타내는 서브픽셀(SP3)로 영상 데이터에 대응하는 일반 데이터 전압(Vdata_nor)이 공급될 수 있다.
리페어 서브픽셀(SP_rep)의 발광 소자(ED)는, 주변 서브픽셀(SP) 내 회로 소자와 전기적으로 연결되지 않은 상태를 유지할 수 있다.
이와 같이, 구동 트랜지스터(DRT)의 게이트 노드에 전자 퓨즈(EF)가 전기적으로 연결된 경우에도, 서브픽셀(SP)의 회로적인 구동에 의한 불량 검출과 리페어가 가능할 수 있다.
도 12는 도 8에 도시된 서브픽셀(SP)의 회로 구조를 갖는 디스플레이 패널(110)의 단면 구조의 예시를 나타낸 도면이다. 도 12는 설명의 편의를 위해 서브픽셀(SP)에 배치된 회로 소자의 일부만 도시한다.
도 12를 참조하면, 기판(SUB) 상에 제1 스위칭 트랜지스터(SWT1)와 구동 트랜지스터(DRT)가 배치될 수 있다. 제1 스위칭 트랜지스터(SWT1)와 구동 트랜지스터(DRT) 상에 다수의 금속 층(M)이 배치될 수 있다. 서로 다른 금속 층(M) 사이에 층간 절연 층(ILD)이 배치될 수 있다. 비아(Via)가 층간 절연 층(ILD)에 형성될 수 있다. 서로 다른 금속 층(M)은 비아(Via)를 통해 연결될 수 있다. 도 12는 4개의 금속 층(M1, M2, M3, M4), 7개의 층간 절연 층(ILD1, ILD2, ILD3, ILD4, ILD5, ILD6, ILD7), 및 5개의 비아(Via1, Via2, Via3, Via4, Via5)가 배치된 예시를 나타내나, 본 개시의 실시예들은 이에 한정되지는 아니한다.
제1 스위칭 트랜지스터(SWT1)는, 다수의 금속 층(M)과 다수의 비아(Via)를 통해 구동 트랜지스터(DRT)의 게이트 전극(GE) 및 스토리지 커패시터(Cstg)의 제1 커패시터 전극(CE1)과 전기적으로 연결될 수 있다.
전자 퓨즈(EF)는, 제1 스위칭 트랜지스터(SWT1)의 드레인 노드(D)와 제1 커패시터 전극(CE1)이 연결되는 경로 상에 위치할 수 있다.
도 12에 도시된 예시는, 스토리지 커패시터(Cstg)에 포함된 제2 커패시터 전극(CE2)이 돌출부(800)를 포함하는 예시를 나타낸다.
불량 서브픽셀(SP)의 리페어를 위해 고 전압이 인가되면, 스토리지 커패시터(Cstg)의 제1 커패시터 전극(CE1)과 제2 커패시터 전극(CE2)이 단락될 수 있다. 스토리지 커패시터(Cstg)의 단락에 의해 제1 스위칭 트랜지스터(SWT1)와 스토리지 커패시터(Cstg)를 통해 고 전류가 흐르게 되며, 고 전류가 흐르는 경로 상에 위치하는 전자 퓨즈(EF)가 단선될 수 있다.
따라서, 전자 퓨즈(EF)가 제1 스위칭 트랜지스터(SWT1)과 구동 트랜지스터(DRT) 사이에 전기적으로 연결된 경우에도, 회로적인 구동에 의해 서브픽셀(SP)의 불량 검출 및 리페어가 용이하게 수행될 수 있다.
이상에서 설명한 본 개시의 실시예들을 간략하게 설명하면 아래와 같다.
본 개시의 실시예들에 따른 디스플레이 장치(100)는, 디스플레이 패널(110)의 액티브 영역(AA)에 배치된 다수의 서브픽셀들(SP), 다수의 서브픽셀들(SP) 각각에 배치되고 제1 전극(E1)과 제2 전극(E2)을 포함하는 발광 소자(ED), 발광 소자(ED)로 공급되는 구동 전류를 제어하는 구동 트랜지스터(DRT) 및 구동 트랜지스터(DRT)와 발광 소자(ED)의 제1 전극(E1) 사이에 전기적으로 연결된 전자 퓨즈(EF)를 포함할 수 있다.
다수의 서브픽셀들(SP) 중 적어도 하나의 서브픽셀(SP)에 배치된 전자 퓨즈(EF)는 단선될 수 있다.
단선된 전자 퓨즈(EF)가 배치된 서브픽셀(SP)의 주변에 위치하는 적어도 하나의 서브픽셀(SP)로 영상 데이터에 대응하는 전압보다 큰 보상 데이터 전압(Vdata_comp)이 공급될 수 있다.
보상 데이터 전압(Vdata_comp)이 공급되는 서브픽셀(SP)이 나타내는 색상은 단선된 전자 퓨즈(EF)가 배치된 서브픽셀(SP)이 나타내는 색상과 동일할 수 있다.
보상 데이터 전압(Vdata_comp)이 공급되는 서브픽셀(SP)에 배치된 발광 소자(ED)의 제1 전극(E1)은 단선된 전자 퓨즈(EF)가 배치된 서브픽셀(SP)에 배치된 발광 소자(ED)의 제1 전극(E1)과 절연될 수 있다.
단선된 전자 퓨즈(EF)가 배치된 서브픽셀(SP)의 주변에 위치하는 적어도 하나의 서브픽셀(SP)로 영상 데이터에 대응하는 일반 데이터 전압(Vdata_nor)이 공급될 수 있다.
제1 기간(P1)에 다수의 서브픽셀들(SP) 중 적어도 하나의 서브픽셀(SP)에 배치된 구동 트랜지스터(DRT)의 게이트 노드로 센싱 데이터 전압(Vdata_sen)이 공급되고, 구동 트랜지스터(DRT)와 발광 소자(ED)의 제1 전극(E1) 사이의 노드에 흐르는 센싱 전류(Current_sen)가 검출될 수 있다.
제1 기간(P1)에 발광 소자(ED)의 제2 전극(E2)은 플로팅될 수 있다.
센싱 전류(Current_sen)가 기설정된 범위에 포함되면, 제1 기간(P1) 이후의 제2 기간(P2)에 센싱 전류(Current_sen)가 검출된 서브픽셀(SP)에 배치된 구동 트랜지스터(DRT)의 게이트 노드로 센싱 데이터 전압(Vdata_sen)보다 큰 리페어 데이터 전압(Vdata_rep)이 공급될 수 있다.
제2 기간(P2)에 발광 소자(ED)의 제2 전극(E2)은 플로팅될 수 있다.
센싱 전류(Current_sen)가 기설정된 값보다 작으면, 제2 기간(P2)에 센싱 전류(Current_sen)가 검출된 서브픽셀(SP)로 리페어 데이터 전압(Vdata_rep)이 공급되지 않을 수 있다.
제2 기간(P2) 이후에 리페어 데이터 전압(Vdata_rep)이 공급된 서브픽셀(SP)에 배치된 전자 퓨즈(EF)는 단선될 수 있다.
구동 트랜지스터(DRT)와 발광 소자(ED)는 불투명 기판 상에 배치될 수 있다.
본 개시의 실시예들에 따른 디스플레이 장치(100)는, 디스플레이 패널(110)의 액티브 영역(AA)에 배치된 다수의 서브픽셀들(SP), 다수의 서브픽셀들(SP) 각각에 배치된 발광 소자(ED), 발광 소자(ED)로 공급되는 구동 전류를 제어하는 구동 트랜지스터(DRT), 구동 트랜지스터(DRT)의 게이트 노드와 전기적으로 연결된 제1 커패시터 전극(CE1)과 구동 트랜지스터(DRT)의 소스 노드와 전기적으로 연결된 제2 커패시터 전극(CE2)을 포함하는 커패시터, 및 구동 트랜지스터(DRT)의 게이트 노드와 전기적으로 연결된 전자 퓨즈(EF)를 포함할 수 있다.
커패시터의 제1 커패시터 전극(CE1)과 제2 커패시터 전극(CE2) 중 적어도 하나는 다른 하나를 향해 돌출된 적어도 하나의 돌출부(800)를 포함할 수 있다.
다수의 서브픽셀들(SP) 중 일부 서브픽셀(SP)에 배치된 커패시터의 제1 커패시터 전극(CE1)과 제2 커패시터 전극(CE2)은 단락될 수 있다.
커패시터의 제1 커패시터 전극(CE1)과 제2 커패시터 전극(CE2)이 단락되어 배치된 일부 서브픽셀(SP)에 배치된 전자 퓨즈(EF)는 단선될 수 있다.
단선된 전자 퓨즈(EF)가 배치된 서브픽셀(SP)의 주변에 위치하는 적어도 하나의 서브픽셀(SP)로 영상 데이터에 대응하는 전압보다 큰 보상 데이터 전압(Vdata_comp)이 공급될 수 있다.
다수의 서브픽셀들(SP) 중 적어도 하나의 서브픽셀(SP)에 배치된 구동 트랜지스터(DRT)의 게이트 노드로 제1 기간(P1)에 센싱 데이터 전압(Vdata_sen)이 공급되고, 제1 기간(P1) 이후의 제2 기간(P2)에 센싱 데이터 전압(Vdata_sen)보다 큰 리페어 데이터 전압(Vdata_rep)이 공급될 수 있다.
본 개시의 실시예들에 따른 디스플레이 장치(100)는, 제1 발광 소자, 제1 발광 소자를 구동하는 제1 구동 트랜지스터 및 제1 구동 트랜지스터와 연결된 제1 전자 퓨즈를 포함하는 제1 서브픽셀, 및 제2 발광 소자, 제2 발광 소자를 구동하는 제2 구동 트랜지스터 및 제2 구동 트랜지스터와 연결되고 단선된 제2 전자 퓨즈를 포함하는 제2 서브픽셀을 포함하고, 제2 발광 소자의 애노드 전극은 제1 발광 소자의 애노드 전극과 절연될 수 있다.
전술한 본 개시의 실시예들에 의하면, 서브픽셀(SP)에 배치된 구동 트랜지스터(DRT)와 전기적으로 연결된 전자 퓨즈(EF)를 이용하여, 서브픽셀(SP)의 불량 검출과 리페어가 용이하게 수행될 수 있다.
서브픽셀(SP)에 배치된 전자 퓨즈(EF)를 이용하므로, 서브픽셀(SP)의 회로적인 구동에 의한 불량 검출과 리페어가 가능할 수 있다.
따라서, 디스플레이 패널(110)의 유형에 따라 물리적인 리페어가 가능하지 않은 경우에도, 용이하게 서브픽셀(SP)의 불량을 검출하고 리페어를 수행하여 서브픽셀(SP)의 불량으로 인한 디스플레이 품질의 저하를 방지할 수 있는 디스플레이 장치(100)를 제공할 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러 800: 돌출부

Claims (20)

  1. 디스플레이 패널의 액티브 영역에 배치된 다수의 서브픽셀들;
    상기 다수의 서브픽셀들 각각에 배치되고, 제1 전극과 제2 전극을 포함하는 발광 소자;
    상기 발광 소자로 공급되는 구동 전류를 제어하는 구동 트랜지스터; 및
    상기 구동 트랜지스터와 상기 발광 소자의 상기 제1 전극 사이에 전기적으로 연결된 전자 퓨즈
    를 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 다수의 서브픽셀들 중 적어도 하나의 서브픽셀에 배치된 상기 전자 퓨즈는 단선된 디스플레이 장치.
  3. 제2항에 있어서,
    상기 단선된 전자 퓨즈가 배치된 서브픽셀의 주변에 위치하는 적어도 하나의 서브픽셀로 영상 데이터에 대응하는 전압보다 큰 보상 데이터 전압이 공급되는 디스플레이 장치.
  4. 제3항에 있어서,
    상기 보상 데이터 전압이 공급되는 서브픽셀이 나타내는 색상은 상기 단선된 전자 퓨즈가 배치된 서브픽셀이 나타내는 색상과 동일한 디스플레이 장치.
  5. 제3항에 있어서,
    상기 보상 데이터 전압이 공급되는 서브픽셀에 배치된 상기 발광 소자의 상기 제1 전극은 상기 단선된 전자 퓨즈가 배치된 서브픽셀에 배치된 상기 발광 소자의 상기 제1 전극과 절연된 디스플레이 장치.
  6. 제2항에 있어서,
    상기 단선된 전자 퓨즈가 배치된 서브픽셀의 주변에 위치하는 적어도 하나의 서브픽셀로 영상 데이터에 대응하는 일반 데이터 전압이 공급되는 디스플레이 장치.
  7. 제1항에 있어서,
    제1 기간에 상기 다수의 서브픽셀들 중 적어도 하나의 서브픽셀에 배치된 상기 구동 트랜지스터의 게이트 노드로 센싱 데이터 전압이 공급되고, 상기 구동 트랜지스터와 상기 발광 소자의 상기 제1 전극 사이의 노드에 흐르는 센싱 전류가 검출되는 디스플레이 장치.
  8. 제7항에 있어서,
    상기 제1 기간에 상기 발광 소자의 상기 제2 전극은 플로팅된 디스플레이 장치.
  9. 제7항에 있어서,
    상기 센싱 전류가 기설정된 범위에 포함되면, 상기 제1 기간 이후의 제2 기간에 상기 센싱 전류가 검출된 서브픽셀에 배치된 상기 구동 트랜지스터의 상기 게이트 노드로 상기 센싱 데이터 전압보다 큰 리페어 데이터 전압이 공급되는 디스플레이 장치.
  10. 제9항에 있어서,
    상기 제2 기간에 상기 발광 소자의 상기 제2 전극은 플로팅된 디스플레이 장치.
  11. 제9항에 있어서,
    상기 센싱 전류가 기설정된 값보다 작으면, 상기 제2 기간에 상기 센싱 전류가 검출된 서브픽셀로 상기 리페어 데이터 전압이 공급되지 않는 디스플레이 장치.
  12. 제9항에 있어서,
    상기 제2 기간 이후에 상기 리페어 데이터 전압이 공급된 상기 서브픽셀에 배치된 상기 전자 퓨즈는 단선된 디스플레이 장치.
  13. 제1항에 있어서,
    상기 구동 트랜지스터와 상기 발광 소자는 불투명 기판 상에 배치된 디스플레이 장치.
  14. 디스플레이 패널의 액티브 영역에 배치된 다수의 서브픽셀들;
    상기 다수의 서브픽셀들 각각에 배치된 발광 소자;
    상기 발광 소자로 공급되는 구동 전류를 제어하는 구동 트랜지스터;
    상기 구동 트랜지스터의 게이트 노드와 전기적으로 연결된 제1 커패시터 전극과 상기 구동 트랜지스터의 소스 노드와 전기적으로 연결된 제2 커패시터 전극을 포함하는 커패시터; 및
    상기 구동 트랜지스터의 상기 게이트 노드와 전기적으로 연결된 전자 퓨즈
    를 포함하는 디스플레이 장치.
  15. 제14항에 있어서,
    상기 커패시터의 상기 제1 커패시터 전극과 상기 제2 커패시터 전극 중 적어도 하나는 다른 하나를 향해 돌출된 적어도 하나의 돌출부를 포함하는 디스플레이 장치.
  16. 제14항에 있어서,
    상기 다수의 서브픽셀들 중 일부 서브픽셀에 배치된 상기 커패시터의 상기 제1 커패시터 전극과 상기 제2 커패시터 전극은 단락된 디스플레이 장치.
  17. 제16항에 있어서,
    상기 커패시터의 상기 제1 커패시터 전극과 상기 제2 커패시터 전극이 단락되어 배치된 상기 일부 서브픽셀에 배치된 상기 전자 퓨즈는 단선된 디스플레이 장치.
  18. 제17항에 있어서,
    상기 단선된 전자 퓨즈가 배치된 서브픽셀의 주변에 위치하는 적어도 하나의 서브픽셀로 영상 데이터에 대응하는 전압보다 큰 보상 데이터 전압이 공급되는 디스플레이 장치.
  19. 제14항에 있어서,
    상기 다수의 서브픽셀들 중 적어도 하나의 서브픽셀에 배치된 상기 구동 트랜지스터의 상기 게이트 노드로 제1 기간에 센싱 데이터 전압이 공급되고, 상기 제1 기간 이후의 제2 기간에 상기 센싱 데이터 전압보다 큰 리페어 데이터 전압이 공급되는 디스플레이 장치.
  20. 제1 발광 소자, 상기 제1 발광 소자를 구동하는 제1 구동 트랜지스터 및 상기 제1 구동 트랜지스터와 연결된 제1 전자 퓨즈를 포함하는 제1 서브픽셀; 및
    제2 발광 소자, 상기 제2 발광 소자를 구동하는 제2 구동 트랜지스터 및 상기 제2 구동 트랜지스터와 연결되고 단선된 제2 전자 퓨즈를 포함하는 제2 서브픽셀을 포함하고,
    상기 제2 발광 소자의 애노드 전극은 상기 제1 발광 소자의 애노드 전극과 절연된 디스플레이 장치.
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