KR20220095451A - 디스플레이 장치 - Google Patents

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KR20220095451A
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윤상진
조경현
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엘지디스플레이 주식회사
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Abstract

본 발명의 실시예들은, 디스플레이 장치에 관한 것으로서, 서브픽셀에서 전압 라인과 회로 소자를 전기적으로 연결하는 전압 라인 연결 패턴이 액티브 층을 이용하여 배치된 제1 전압 라인 연결 패턴과 금속 층을 이용하여 배치되며 제1 전압 라인 연결 패턴 상의 일부 영역에 배치되지 않는 제2 전압 라인 연결 패턴을 포함함으로써, 리페어를 위한 레이저에 의한 커팅 시 주변에 위치하는 전극의 손상을 방지할 수 있다. 또한, 커팅이 용이하며 낮은 저항을 갖는 전압 라인 연결 패턴이 배치됨으로써, 다른 신호 라인의 단선 불량과 같은 다양한 유형의 리페어에 대응할 수 있는 구조를 제공할 수 있다.

Description

디스플레이 장치{DISPLAY DEVICE}
본 발명의 실시예들은, 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 다양한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기 발광 디스플레이 장치와 같은 다양한 유형의 디스플레이 장치가 활용된다.
디스플레이 장치는, 다수의 서브픽셀과 다수의 신호 라인을 포함하는 디스플레이 패널을 포함할 수 있다. 디스플레이 장치는, 다수의 서브픽셀과 다수의 신호 라인을 구동하는 여러 구동 회로를 포함할 수 있다.
디스플레이 패널에 배치된 서브픽셀에 위치하는 회로 소자나 신호 라인의 불량이 발생할 경우, 리페어 공정이 수행될 수 있다. 리페어 공정은, 일 예로, 레이저를 이용한 커팅이나 웰딩을 진행하는 방식으로 수행될 수 있다.
따라서, 리페어 공정 시, 리페어 대상과 인접하게 위치하는 배선이나 소자의 손상이 발생할 수 있는 문제점이 존재한다.
본 발명의 실시예들은, 디스플레이 패널에 배치된 서브픽셀의 불량을 리페어하는 공정에서 리페어 대상의 주변에 위치하는 배선, 전극 또는 소자의 손상을 방지할 수 있는 방안을 제공한다.
본 발명의 실시예들은, 디스플레이 패널에 배치된 회로 소자나 신호 라인의 성능을 저하시키지 않고, 다양한 유형의 불량을 리페어할 수 있는 서브픽셀 구조를 갖는 디스플레이 장치를 제공한다.
일 측면에서, 본 발명의 실시예들은, 디스플레이 패널에 배치된 다수의 서브픽셀들, 다수의 서브픽셀들로 기준 전압을 공급하는 다수의 기준 전압 라인들, 및 다수의 기준 전압 라인들 각각과 전기적으로 연결되고 다수의 서브픽셀들 중 둘 이상의 서브픽셀들 각각에 배치된 박막 트랜지스터와 전기적으로 연결된 다수의 기준 전압 라인 연결 패턴들을 포함하는 디스플레이 장치를 제공할 수 있다.
다수의 기준 전압 라인 연결 패턴들 각각은, 박막 트랜지스터와 연결된 제1 기준 전압 라인 연결 패턴, 및 제1 기준 전압 라인 연결 패턴이 배치된 층과 다른 층에 배치되고 제1 기준 전압 라인 연결 패턴과 전기적으로 연결된 제2 기준 전압 라인 연결 패턴을 포함할 수 있다.
제2 기준 전압 라인 연결 패턴은 제1 기준 전압 라인 연결 패턴과 중첩된 영역의 일부 영역을 제외한 영역에 배치될 수 있다.
제2 기준 전압 라인 연결 패턴은 박막 트랜지스터와 연결되지 않을 수 있다.
제2 기준 전압 라인 연결 패턴은 기준 전압 라인과 중첩된 영역에 위치하는 컨택홀을 통해 제1 기준 전압 라인 연결 패턴과 전기적으로 연결될 수 있다.
제2 기준 전압 라인 연결 패턴은, 일부분이 기준 전압 라인과 중첩하고 제1 기준 전압 라인 연결 패턴과 전기적으로 연결된 제1 부분, 및 제1 부분과 분리되고 제1 기준 전압 라인 연결 패턴과 전기적으로 연결된 제2 부분을 포함할 수 있다.
다수의 기준 전압 라인 연결 패턴들 중 적어도 하나에 포함된 제1 기준 전압 라인 연결 패턴은 단선된 형태일 수 있다.
제1 기준 전압 라인 연결 패턴이 단선된 지점과 중첩된 영역에 제2 기준 전압 라인 연결 패턴이 배치되지 않을 수 있다.
또는, 제1 기준 전압 라인 연결 패턴이 단선된 지점과 중첩된 영역에 제2 기준 전압 라인 연결 패턴이 위치하고, 제2 기준 전압 라인 연결 패턴은 제1 기준 전압 라인 연결 패턴이 단선된 지점과 박막 트랜지스터 사이의 영역 이외의 영역에서 제1 기준 전압 라인 연결 패턴과 전기적으로 연결될 수 있다.
다른 측면에서, 본 발명의 실시예들은, 디스플레이 패널에 배치된 다수의 서브픽셀들, 다수의 서브픽셀들로 기준 전압을 공급하는 다수의 기준 전압 라인들, 및 다수의 기준 전압 라인들 각각과 전기적으로 연결된 다수의 기준 전압 라인 연결 패턴들을 포함하고, 다수의 기준 전압 라인 연결 패턴들 각각은, 제1 기준 전압 라인 연결 패턴, 및 제1 기준 전압 라인 연결 패턴이 배치된 층과 상이한 층에 배치되고 제1 기준 전압 라인 연결 패턴과 전기적으로 연결된 제2 기준 전압 라인 연결 패턴을 포함하며, 다수의 기준 전압 라인 연결 패턴들 중 적어도 하나에 포함된 제1 기준 전압 라인 연결 패턴은 제2 기준 전압 라인 연결 패턴과 중첩된 영역 이외의 영역에서 단선된 디스플레이 장치를 제공할 수 있다.
다른 측면에서, 본 발명의 실시예들은, 기판, 기판 상에 위치하고 제1 저항을 갖는 물질로 이루어진 제1 전압 라인 연결 패턴, 및 제1 전압 라인 연결 패턴 상에 위치하고 제1 저항보다 작은 제2 저항을 갖는 물질로 이루어지며 제1 전압 라인 연결 패턴과 중첩된 영역의 일부 영역을 제외한 영역에 배치되고 제1 전압 라인 연결 패턴과 전기적으로 연결된 제2 전압 라인 연결 패턴을 포함하는 디스플레이 장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 디스플레이 패널에 배치되는 신호 라인 중 리페어 공정 시 커팅 대상이 되는 신호 라인의 일부분을 액티브 층을 이용하여 배치함으로써, 낮은 파워로 커팅이 가능하도록 하여 리페어 공정 과정에서 커팅 대상의 주변에 위치하는 배선이나 전극의 손상을 방지할 수 있다.
본 발명의 실시예들에 의하면, 리페어 대상이 되는 신호 라인에서 커팅되는 부분 이외의 부분을 금속 층을 이용한 이중 배선으로 배치함으로써, 신호 라인의 저항 증가를 방지하고 다른 신호 라인의 리페어 공정 시 해당 신호 라인을 연결 라인으로 이용할 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 구성을 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 구조의 예시를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀과 신호 라인의 연결 구조의 예시를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀에 리페어 공정이 수행된 구조의 예시를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 구체적인 평면 구조의 예시를 나타낸 도면이다.
도 6 내지 도 8은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀에 배치된 기준 전압 라인 연결 패턴의 구조의 예시를 나타낸 도면이다.
도 9는 도 8에 도시된 기준 전압 라인 연결 패턴을 이용하여 게이트 라인의 단선 불량을 리페어한 구조의 예시를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들의 시간 관계 또는 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 구성을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 디스플레이 장치(100)는, 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)은, 다수의 서브픽셀(SP)이 배치되는 액티브 영역(AA)과, 액티브 영역(AA)의 외측에 위치하는 논-액티브 영역(NA)을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치될 수 있다. 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 위치할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있다. 게이트 구동 회로(120)는, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다.
각 게이트 드라이버 집적 회로(GDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결될 수 있다. 또는, 각 게이트 드라이버 집적 회로(GDIC)는, GIP(Gate In Panel) 타입으로 구현되어 디스플레이 패널(110)에 직접 배치될 수도 있다. 또는, 각 게이트 드라이버 집적 회로(GDIC)는, 경우에 따라, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또는, 각 게이트 드라이버 집적 회로(GDIC)는, 디스플레이 패널(110)과 연결된 필름 상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 데이터 신호를 수신하고, 데이터 신호를 아날로그 형태의 데이터 전압(Vdata)으로 변환할 수 있다. 데이터 구동 회로(130)는, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압(Vdata)을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 데이터 신호에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 시프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼 등을 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결될 수 있다. 또는, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 직접 배치될 수 있다. 또는, 각 소스 드라이버 집적 회로(SDIC)는, 경우에 따라, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또는, 각 소스 드라이버 집적 회로(SDIC)는, 칩 온 필름(COF) 방식으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 연결된 필름 상에 실장되고, 필름 상의 배선들을 통해 디스플레이 패널(110)과 전기적으로 연결될 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어할 수 있다.
컨트롤러(140)는, 인쇄 회로 기판 또는 가요성 인쇄 회로 상에 실장될 수 있다. 컨트롤러(140)는, 인쇄 회로 기판 또는 가요성 인쇄 회로를 통해 게이트 구동 회로(120) 및 데이터 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 제어할 수 있다. 컨트롤러(140)는, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 신호 형식에 맞게 변환하고 변환된 데이터 신호를 데이터 구동 회로(130)로 출력할 수 있다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock) 및 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력할 수 있다.
게이트 스타트 펄스(GSP)는, 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은, 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock) 및 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력할 수 있다.
소스 스타트 펄스(SSP)는, 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은, 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는, 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로(미도시)를 더 포함할 수 있다.
각각의 서브픽셀(SP)은, 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해 정의되는 영역일 수 있으며, 광을 발산하는 소자를 포함하여 적어도 하나 이상의 회로 소자가 배치될 수 있다.
일 예로, 디스플레이 장치(100)가 유기 발광 디스플레이 장치인 경우, 다수의 서브픽셀(SP)에 유기 발광 다이오드(OLED)와 여러 회로 소자가 배치될 수 있다. 디스플레이 장치(100)는, 여러 회로 소자를 구동하여 서브픽셀(SP)에 배치된 유기 발광 다이오드(OLED)로 공급되는 전류를 제어함으로써, 각각의 서브픽셀(SP)이 영상 데이터에 대응하는 밝기를 나타내도록 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 구조의 예시를 나타낸 도면이다.
도 2는 디스플레이 장치(100)가 유기 발광 디스플레이 장치인 경우 서브픽셀(SP)의 회로 구조의 예시를 나타내나, 본 발명의 실시예들은, 다른 유형의 디스플레이 장치에도 적용될 수 있다.
도 2를 참조하면, 서브픽셀(SP)에 발광 소자(ED)와 발광 소자(ED)를 구동하기 위한 구동 트랜지스터(DRT)가 배치될 수 있다. 또한, 서브픽셀(SP)에 발광 소자(ED)와 구동 트랜지스터(DRT) 이외에 적어도 하나 이상의 회로 소자가 더 배치될 수 있다.
일 예로, 도 2에 도시된 예시와 같이, 서브픽셀(SP)에 스위칭 트랜지스터(SWT), 센싱 트랜지스터(SENT) 및 스토리지 커패시터(Cstg)가 더 배치될 수 있다.
따라서, 도 2에 도시된 예시는, 서브픽셀(SP)에 발광 소자(ED) 이외에 3개의 박막 트랜지스터와 1개의 커패시터가 배치되는 3T1C 구조를 예시로 나타내나, 본 발명의 실시예들은 이에 한정되지는 아니한다. 또한, 도 2에 도시된 예시는, 박막 트랜지스터가 모두 N 타입인 경우를 예시로 나타내나, 경우에 따라, 서브픽셀(SP)에 배치된 박막 트랜지스터는 P 타입일 수도 있다.
스위칭 트랜지스터(SWT)는, 데이터 라인(DL)과 제1 노드(N1) 사이에 전기적으로 연결될 수 있다.
데이터 라인(DL)을 통해 데이터 전압(Vdata)이 서브픽셀(SP)로 공급될 수 있다. 제1 노드(N1)는, 구동 트랜지스터(DRT)의 게이트 노드일 수 있다.
스위칭 트랜지스터(SWT)는, 게이트 라인(GL)으로 공급되는 스캔 신호에 의해 제어될 수 있다. 스위칭 트랜지스터(SWT)는, 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)이 구동 트랜지스터(DRT)의 게이트 노드에 인가되는 것을 제어할 수 있다.
구동 트랜지스터(DRT)는, 구동 전압 라인(DVL)과 발광 소자(ED) 사이에 전기적으로 연결될 수 있다.
구동 전압 라인(DVL)을 통해 제1 구동 전압(EVDD)이 제3 노드(N3)로 공급될 수 있다. 제1 구동 전압(EVDD)은, 일 예로, 고전위 구동 전압일 수 있다. 제3 노드(N3)는, 구동 트랜지스터(DRT)의 드레인 노드 또는 소스 노드일 수 있다.
구동 트랜지스터(DRT)는, 제1 노드(N1)에 인가되는 전압에 의해 제어될 수 있다. 그리고, 구동 트랜지스터(DRT)는, 발광 소자(ED)로 공급되는 구동 전류를 제어할 수 있다.
센싱 트랜지스터(SENT)는, 기준 전압 라인(RVL)과 제2 노드(N2) 사이에 전기적으로 연결될 수 있다.
기준 전압 라인(RVL)을 통해 기준 전압(Vref)이 제2 노드(N2)로 공급될 수 있다. 제2 노드(N2)는, 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드일 수 있다.
센싱 트랜지스터(SENT)는, 게이트 라인(GL)으로 공급되는 스캔 신호에 의해 제어될 수 있다. 센싱 트랜지스터(SENT)를 제어하는 게이트 라인(GL)은 스위칭 트랜지스터(SWT)를 제어하는 게이트 라인(GL)과 동일할 수도 있고, 다를 수도 있다.
센싱 트랜지스터(SENT)는, 제2 노드(N2)에 기준 전압(Vref)이 인가되는 것을 제어할 수 있다. 또한, 센싱 트랜지스터(SENT)는, 경우에 따라, 기준 전압 라인(RVL)을 통해 제2 노드(N2)의 전압을 센싱하는 것을 제어할 수 있다.
스토리지 커패시터(Cstg)는, 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. 스토리지 커패시터(Cstg)는, 제1 노드(N1)에 인가된 데이터 전압(Vdata)을 한 프레임 동안 유지시켜줄 수 있다.
발광 소자(ED)는, 제2 노드(N2)와 제2 구동 전압(EVSS)이 공급되는 라인 사이에 전기적으로 연결될 수 있다. 제2 구동 전압(EVSS)는, 일 예로, 저전위 구동 전압일 수 있다.
게이트 라인(GL)으로 턴-온 레벨의 스캔 신호가 인가되면, 스위칭 트랜지스터(SWT)와 센싱 트랜지스터(SENT)가 턴-온 될 수 있다. 제1 노드(N1)에 데이터 전압(Vdata)이 인가되고, 제2 노드(N2)에 기준 전압(Vref)이 인가될 수 있다.
제1 노드(N1)의 전압과 제2 노드(N2)의 전압 차이에 따라 구동 트랜지스터(DRT)에 의해 공급되는 구동 전류가 결정될 수 있다.
발광 소자(ED)는, 구동 트랜지스터(DRT)를 통해 공급되는 구동 전류에 따른 밝기를 나타낼 수 있다.
서브픽셀(SP)로 신호 또는 전압을 공급하는 각종 라인은 둘 이상의 서브픽셀(SP)과 전기적으로 연결될 수 있다. 서브픽셀(SP)과 전기적으로 연결되는 것은 서브픽셀(SP)에 배치된 회로 소자 또는 신호 라인 패턴과 전기적으로 연결되는 것을 의미할 수 있다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)과 신호 라인의 연결 구조의 예시를 나타낸 도면이다.
도 3을 참조하면, 각각의 서브픽셀(SP)은, 발광 소자(ED)로부터 발산된 광이 외부로 출사되는 발광 영역(EA)과, 발광 소자(ED)를 구동하는 회로 소자가 배치되는 회로 영역(CA)을 포함할 수 있다.
서브픽셀(SP)에 포함된 회로 영역(CA)에는, 일 예로, 전술한 스위칭 트랜지스터(SWT), 센싱 트랜지스터(SENT) 및 구동 트랜지스터(DRT)와 같은 박막 트랜지스터가 배치될 수 있다. 또한, 스토리지 커패시터(Cstg)가 회로 영역(CA)에 배치될 수 있다.
서브픽셀(SP)로 신호 또는 전압을 공급하는 신호 라인은 둘 이상의 서브픽셀(SP)과 전기적으로 연결될 수 있다.
일 예로, 게이트 라인(GL)은, 수평 방향을 따라 배치된 둘 이상의 서브픽셀(SP)과 전기적으로 연결될 수 있다. 데이터 라인(DL)은, 수직 방향을 따라 배치된 둘 이상의 서브픽셀(SP)과 전기적으로 연결될 수 있다.
데이터 라인(DL) 이외에 제1 구동 전압(EVDD)을 공급하는 구동 전압 라인(DVL)과, 기준 전압(Vref)을 공급하는 기준 전압 라인(RVL)이 배치될 수 있다.
일 예로, 구동 전압 라인(DVL)은, 4개의 서브픽셀(SP)의 양 측에 배치될 수 있다. 구동 전압 라인(DVL)은, 구동 전압 라인 연결 패턴(DVL_CP)을 통해 4개의 서브픽셀(SP)과 전기적으로 연결될 수 있다. 구동 전압 라인(DVL)은, 구동 전압 라인 연결 패턴(DVL_CP)을 통해 2개의 구동 전압 라인(DVL) 사이에 위치하는 4개의 서브픽셀(SP)로 제1 구동 전압(EVDD)을 공급할 수 있다.
기준 전압 라인(RVL)은, 4개의 서브픽셀(SP)의 중앙에 위치할 수 있다. 기준 전압 라인(RVL)은, 기준 전압 라인 연결 패턴(RVL_CP)을 통해 4개의 서브픽셀(SP)과 전기적으로 연결될 수 있다. 기준 전압 라인(RVL)은, 기준 전압 라인 연결 패턴(RVL_CP)을 통해 기준 전압 라인(RVL)의 양 측에 위치하는 4개의 서브픽셀(SP)로 기준 전압(Vref)을 공급할 수 있다.
또는, 경우에 따라, 구동 전압 라인(DVL)은 구동 전압 라인(DVL)의 양 측에 위치하는 둘 이상의 서브픽셀(SP)로 제1 구동 전압(EVDD)을 공급할 수 있다. 또한, 경우에 따라, 기준 전압 라인(RVL)은 2개의 기준 전압 라인(RVL) 사이에 위치하는 둘 이상의 서브픽셀(SP)로 기준 전압(Vref)을 공급할 수 있다.
도 3은 기준 전압 라인(RVL)과 연결된 기준 전압 라인 연결 패턴(RVL_CP)이 발광 영역(EA)과 회로 영역(CA) 사이에 위치하는 예시를 도시하고 있으나, 기준 전압 라인 연결 패턴(RVL_CP)은 구동 전압 라인 연결 패턴(DVL_CP)과 같이 서브픽셀(SP)의 하측에 위치할 수도 있다.
또한, 구동 전압 라인 연결 패턴(DVL_CP)이 발광 영역(EA)과 회로 영역(CA) 사이에 위치할 수도 있다.
이와 같이, 서브픽셀(SP)과 전기적으로 연결된 신호 라인의 배치 구조는 다양할 수 있다. 그리고, 서브픽셀(SP)에 배치된 발광 소자(ED)나 회로 소자의 불량이 발생할 경우, 신호 라인을 커팅하거나 웰딩하는 리페어 공정이 수행될 수 있다.
도 4는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)에 리페어 공정이 수행된 구조의 예시를 나타낸 도면이다.
도 4를 참조하면, 서브픽셀(SP)에 배치된 발광 소자(ED), 회로 소자 또는 신호 라인의 불량으로 인해 서브픽셀(SP)을 암점화시키는 리페어 공정의 예시를 나타낸다.
리페어 공정 시, 일 예로, 레이저를 이용한 커팅이 수행될 수 있다.
서브픽셀(SP)의 암점화를 위하여, 서브픽셀(SP)로 전압을 공급하는 신호 라인과 서브픽셀(SP)의 회로 영역(CA)에 배치된 박막 트랜지스터 간의 연결이 커팅될 수 있다.
일 예로, 기준 전압 라인 연결 패턴(RVL_CP)이 커팅되어 기준 전압 라인(RVL)과 서브픽셀(SP)에 배치된 회로 영역(CA) 사이의 전기적인 연결이 커팅될 수 있다.
또한, 구동 전압 라인 연결 패턴(DVL_CP)이 커팅되어 구동 전압 라인(DVL)과 서브픽셀(SP)에 배치된 회로 영역(CA) 사이의 전기적인 연결이 커팅될 수 있다.
구동 전압 라인 연결 패턴(DVL_CP)의 커팅 시, 구동 전압 라인(DVL)을 통해 공급되는 제1 구동 전압(EVDD)이 구동 전압 라인 연결 패턴(DVL_CP)으로 인입되는 부분만 커팅될 수 있다. 또는, 보다 확실한 암점화를 위하여, 도 4에 도시된 예시와 같이, 데이터 라인(DL)과 인접한 영역에서 구동 전압 라인 연결 패턴(DVL_CP)이 커팅될 수 있다.
또한, 데이터 라인(DL)과 서브픽셀(SP)에 배치된 회로 영역(CA) 사이를 연결하는 부분이 커팅될 수 있다.
암점화된 서브픽셀(SP)은, 디스플레이 구동 시 디스플레이 구동을 위해 공급되는 전압을 공급받지 않을 수 있다.
또는, 암점화된 서브픽셀(SP)에 배치된 발광 소자(ED)의 애노드 전극을 인접한 서브픽셀(SP)에 배치된 구동 트랜지스터(DRT)와 전기적으로 연결함으로써, 리페어된 서브픽셀(SP)이 인접한 서브픽셀(SP)의 구동 상태에 따라 구동되도록 할 수 있다.
이러한 경우, 리페어된 서브픽셀(SP)과 전기적으로 연결되며 리페어된 서브픽셀(SP)과 같이 구동되는 인접한 서브픽셀(SP)로 휘도 보상을 위해 영상 데이터에 대응하는 데이터 전압(Vdata)보다 높은 데이터 전압(Vdata)이 공급될 수 있다.
이와 같이, 디스플레이 패널(110)에 배치된 다수의 서브픽셀(SP) 중 일부 서브픽셀(SP)의 불량이 발생한 경우에도, 리페어 공정에 의해 디스플레이 패널(110)을 구동 가능한 상태로 만들 수 있다.
또한, 본 발명의 실시예들은, 리페어 공정 시 리페어 영역의 주변에 위치하는 회로 소자, 신호 라인 또는 전극 등이 손상되는 것을 방지할 수 있는 방안을 제공한다.
도 5는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 구체적인 평면 구조의 예시를 나타낸 도면이다.
도 5를 참조하면, 서브픽셀(SP)은, 발광 영역(EA)과 회로 영역(CA)을 포함할 수 있다. 회로 영역(CA)에, 스위칭 트랜지스터(SWT), 센싱 트랜지스터(SENT), 구동 트랜지스터(DRT) 및 스토리지 커패시터(Cstg)가 배치될 수 있다.
서브픽셀(SP)에 배치된 신호 라인과 회로 소자는 다수의 층을 이용하여 배치될 수 있다.
일 예로, 기판과 가장 인접하게 위치하는 제1 금속 층(M1)을 이용하여 구동 전압 라인(DVL), 데이터 라인(DL) 및 기준 전압 라인(RVL)이 배치될 수 있다.
또한, 제1 금속 층(M1)을 이용하여 서브픽셀(SP)에 배치되는 스토리지 커패시터(Cstg)의 전극이 배치될 수 있다.
액티브 층(ACT)은, 제1 금속 층(M1) 상에 위치할 수 있다.
제1 금속 층(M1)과 액티브 층(ACT) 사이에 적어도 하나의 절연 층이 위치할 수 있다.
액티브 층(ACT)은, 서브픽셀(SP)에 배치된 박막 트랜지스터의 채널 영역을 구성할 수 있다. 액티브 층(ACT)은, 박막 트랜지스터의 소스 전극과 드레인 전극을 구성할 수 있다.
액티브 층(ACT)은, 전압 라인과 박막 트랜지스터를 서로 전기적으로 연결하는 배선을 구성할 수 있다. 일 예로, 액티브 층(ACT)을 이용하여 기준 전압 라인 연결 패턴(RVL_CP)과 구동 전압 라인 연결 패턴(DVL_CP)이 배치될 수 있다.
또한, 액티브 층(ACT)은, 구동 전압 라인(DVL), 데이터 라인(DL) 및 기준 전압 라인(RVL)과 게이트 라인(GL)이 교차하는 영역에 배치되며 단차 보상 패턴(COMP)을 구성할 수도 있다.
액티브 층(ACT)은, 일 예로, 반도체 물질로 이루어질 수 있다. 이러한 경우, 액티브 층(ACT)을 이용한 배선은 도체화 공정에 의해 배치될 수 있다.
또는, 액티브 층(ACT)은, 반도체 층 및 반도체 층 상에 배치된 도전 층을 포함할 수 있다. 이러한 경우, 박막 트랜지스터의 채널 영역에는 반도체 층만 배치될 수 있다. 일 예로, 하프 톤 노광 공정에 의해, 박막 트랜지스터의 채널 영역에 도전 층이 배치되지 않을 수 있다.
액티브 층(ACT)에 포함된 반도체 층을 구성하는 물질은, 일 예로, 산화물 반도체일 수 있다. 반도체 층은, 몰리브덴(Mo), 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등과 같은 금속의 산화물일 수 있다. 또는, 반도체 층은, 몰리브덴(Mo), 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등과 같은 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 또한, 반도체 층은, 산화물 반도체 이외의 반도체 물질일 수도 있으나, 본 발명의 실시예들은 이에 한정되지는 아니한다.
액티브 층(ACT)에 포함된 도전 층은, 일 예로, 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 등과 같은 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명의 실시예들은 이에 한정되지는 아니한다.
액티브 층(ACT) 상에 제2 금속 층(M2)이 위치할 수 있다.
액티브 층(ACT)과 제2 금속 층(M2) 사이에 적어도 하나의 절연 층이 위치할 수 있다.
제2 금속 층(M2)을 이용하여 게이트 라인(GL)이 배치될 수 있다. 제2 금속 층(M2)을 이용하여 서브픽셀(SP)에 배치된 박막 트랜지스터의 게이트 전극이 배치될 수 있다. 제2 금속 층(M2)을 이용하여 서브픽셀(SP)에 배치된 스토리지 커패시터(Cstg)의 전극이 배치될 수 있다. 또한, 제2 금속 층(M2)을 이용하여 구동 전압 라인(DVL)과 전기적으로 연결되는 패턴이 배치될 수도 있다.
제3 금속 층(M3)이 제2 금속 층(M2) 상에 위치할 수 있다.
제3 금속 층(M3)을 이용하여 픽셀 전극(PXL)이 배치될 수 있다. 픽셀 전극(PXL)은, 발광 소자(ED)의 애노드 전극일 수 있다.
서브픽셀(SP)에 다양한 컨택홀이 배치될 수 있다. 일 예로, 제1 금속 층(M1)과 제2 금속 층(M2) 사이에 위치하는 적어도 하나의 절연 층을 관통하며 배치되는 다수의 컨택홀(CHa)이 서브픽셀(SP)에 배치될 수 있다. 제2 금속 층(M2)과 액티브 층(ACT) 사이에 위치하는 적어도 하나의 절연 층을 관통하며 배치되는 다수의 컨택홀(CHb)이 서브픽셀(SP)에 배치될 수 있다. 제3 금속 층(M3)과 제2 금속 층(M2) 사이에 위치하는 적어도 하나의 절연 층을 관통하며 배치되는 다수의 컨택홀(CHc)이 서브픽셀(SP)에 배치될 수 있다.
이와 같이, 다수의 층을 이용하여 서브픽셀(SP)에 배치되는 회로 소자와 신호 라인을 배치할 수 있다.
그리고, 리페어 공정 시, 레이저에 의해 커팅되는 부분은 액티브 층(ACT)을 이용하여 배치함으로써, 낮은 파워의 레이저에 의해 커팅 공정이 수행될 수 있다.
일 예로, 전술한 바와 같이, 구동 전압 라인 연결 패턴(DVL_CP)이 액티브 층(ACT)을 이용하여 배치될 수 있다. 그리고, 데이터 라인(DL)과 스위칭 트랜지스터(SWT)를 연결하는 부분도 액티브 층(ACT)을 이용하여 배치될 수 있다.
또한, 기준 전압 라인 연결 패턴(RVL_CP)이 액티브 층(ACT)을 이용하여 배치될 수 있다.
따라서, 낮은 파워의 레이저에 의한 커팅 공정으로 신호 라인이 커팅될 수 있어, 리페어 공정 시 커팅 대상의 주변에 위치하거나 커팅 대상의 상부나 하부에 위치하는 전극이나 소자의 손상이 발생하는 것을 방지할 수 있다.
또한, 본 발명의 실시예들은, 액티브 층(ACT)을 이용하여 배치된 신호 라인의 일부분을 이중 배선으로 배치함으로써, 액티브 층(ACT)을 이용하여 배치된 신호 라인의 저항이 증가하는 것을 방지할 수 있다. 그리고, 레이저에 의해 커팅이 수행되는 부분은 액티브 층(ACT)을 이용한 단층으로 배치함으로써, 리페어 공정의 용이함을 유지할 수 있다.
일 예로, 도 5에 도시된 501이 지시하는 부분과 같이, 기준 전압 라인(RVL)과 전기적으로 연결된 기준 전압 라인 연결 패턴(RVL_CP)의 일부분이 이중 배선으로 배치될 수 있다.
기준 전압 라인 연결 패턴(RVL_CP)은, 제1 기준 전압 라인 연결 패턴(RVL_CP1)과 제2 기준 전압 라인 연결 패턴(RVL_CP2)을 포함할 수 있다.
제1 기준 전압 라인 연결 패턴(RVL_CP1)은, 일 예로, 액티브 층(ACT)을 이용하여 배치될 수 있다.
제1 기준 전압 라인 연결 패턴(RVL_CP1)은, 서브픽셀(SP)에 배치된 센싱 트랜지스터(SENT)와 직접 연결될 수 있다. 제1 기준 전압 라인 연결 패턴(RVL_CP1)은, 기준 전압 라인(RVL)과 전기적으로 연결될 수 있다. 또한, 제1 기준 전압 라인 연결 패턴(RVL_CP1)은, 제2 기준 전압 라인 연결 패턴(RVL_CP2)과 전기적으로 연결될 수 있다.
제2 기준 전압 라인 연결 패턴(RVL_CP2)은, 일 예로, 제2 금속 층(M2)을 이용하여 배치될 수 있다.
제2 기준 전압 라인 연결 패턴(RVL_CP2)은, 제1 기준 전압 라인 연결 패턴(RVL_CP1)이 배치된 층과 상이한 층에 배치될 수 있다.
제2 기준 전압 라인 연결 패턴(RVL_CP2)은, 적어도 하나의 컨택홀을 통해 제1 기준 전압 라인 연결 패턴(RVL_CP1)과 전기적으로 연결될 수 있다. 또한, 경우에 따라, 제2 기준 전압 라인 연결 패턴(RVL_CP2)은, 제1 기준 전압 라인 연결 패턴(RVL_CP1)의 상면과 접촉하며 배치될 수도 있다.
제2 기준 전압 라인 연결 패턴(RVL_CP2)은, 제1 기준 전압 라인 연결 패턴(RVL_CP1)과 중첩된 영역의 일부 영역을 제외한 영역에 배치될 수 있다.
일 예로, 제2 기준 전압 라인 연결 패턴(RVL_CP2)은, 리페어 공정 시 제1 기준 전압 라인 연결 패턴(RVL_CP1)이 커팅되는 영역과 중첩된 영역 이외의 영역에 배치될 수 있다.
따라서, 제2 기준 전압 라인 연결 패턴(RVL_CP2)은, 제1 기준 전압 라인 연결 패턴(RVL_CP1)의 일부와 중첩될 수 있다. 일 예로, 도 5에 도시된 예시와 같이, 제2 기준 전압 라인 연결 패턴(RVL_CP2)은, 제1 기준 전압 라인 연결 패턴(RVL_CP1) 중 수평 방향을 따라 배치된 부분과 중첩되도록 배치될 수 있다.
리페어 공정 시, 레이저에 의해 커팅되는 기준 전압 라인 연결 패턴(RVL_CP)은, 제1 기준 전압 라인 연결 패턴(RVL_CP1)만 포함하므로, 낮은 파워의 레이저를 이용하여 커팅이 수행될 수 있다. 레이저에 의한 커팅 공정 시, 다른 전극이 손상되는 것을 방지할 수 있다.
또한, 제2 기준 전압 라인 연결 패턴(RVL_CP2)을 구성하는 물질의 저항은 제1 기준 전압 라인 연결 패턴(RVL_CP1)을 구성하는 물질의 저항보다 작을 수 있다.
따라서, 리페어 공정의 용이함을 위해 액티브 층(ACT)을 이용하여 기준 전압 라인 연결 패턴(RVL_CP)을 배치할 경우, 전압을 공급하는 배선의 저항이 증가하는 것을 방지할 수 있다. 그리고, 기준 전압 라인 연결 패턴(RVL)이 저항이 낮은 제2 기준 전압 라인 연결 패턴(RVL_CP2)을 포함하므로, 서브픽셀(SP)에 배치된 신호 라인의 단선 불량을 리페어할 경우, 연결 라인으로 이용될 수도 있다.
전술한 본 발명의 실시예들은, 기준 전압 라인 연결 패턴(RVL)이 이중 배선으로 배치된 예시를 설명하나, 커팅 지점을 제외한 부분이 이중 배선인 구조는 다른 유형의 배선에도 적용될 수 있다.
일 예로, 서브픽셀(SP)의 암점화를 수행하는 경우, 레이저에 의해 커팅되는 부분을 포함하는 구동 전압 라인 연결 패턴(DVL_CP)이 액티브 층(ACT)과 제2 금속 층(M2)에 의한 이중 배선으로 배치될 수 있다. 액티브 층(ACT)으로 이루어진 구동 전압 라인 연결 패턴(DVL_CP) 상의 영역 중 커팅 영역과 중첩된 영역을 제외한 영역에 제2 금속 층(M2)으로 구동 전압 라인 연결 패턴(DVL_CP)이 배치될 수 있다.
따라서, 구동 전압 라인 연결 패턴(DVL_CP)의 저항을 감소시키며, 레이저에 의한 커팅을 용이하게 수행할 수 있다.
이와 같이, 본 발명의 실시예들은, 레이저에 의한 커팅이 용이한 액티브 층(ACT)과 저항이 낮은 제2 금속 층(M2)을 이용하여 기준 전압 라인 연결 패턴(RVL_CP)을 배치하므로, 기준 전압 라인 연결 패턴(RVL_CP)의 저항을 낮추면서 기준 전압 라인 연결 패턴(RVL_CP)의 커팅 시 주변에 위치하는 전극이 손상되는 것을 방지할 수 있다.
또한, 제1 기준 전압 라인 연결 패턴(RVL_CP1)과 제2 기준 전압 라인 연결 패턴(RVL_CP2)이 서로 전기적으로 연결되는 컨택홀의 위치 조절을 통해 보다 다양한 기준 전압 라인 연결 패턴(RVL_CP)의 구조를 제공할 수 있다.
일 예로, 도 5에 도시된 예시와 같이, 제1 기준 전압 라인 연결 패턴(RVL_CP1)과 제2 기준 전압 라인 연결 패턴(RVL_CP2)은 제1 컨택홀(CH1)을 통해 전기적으로 연결될 수 있다.
제1 컨택홀(CH1)은, 액티브 층(ACT)과 제2 금속 층(M2) 사이에 위치하는 적어도 하나의 절연 층을 관통하며 배치된 컨택홀(CHb)일 수 있다.
제1 컨택홀(CH1)은, 기준 전압 라인(RVL)과 중첩된 영역에 위치할 수 있다.
제2 기준 전압 라인 연결 패턴(RVL_CP2)은, 제2 컨택홀(CH2)을 통해 기준 전압 라인(RVL)과 전기적으로 연결될 수 있다.
제2 컨택홀(CH2)은, 제1 금속 층(M1)과 제2 금속 층(M2) 사이에 위치하는 적어도 하나의 절연 층을 관통하며 배치된 컨택홀(CHa)일 수 있다.
제2 컨택홀(CH2)은, 기준 전압 라인(RVL)과 중첩된 영역에 위치할 수 있다.
제1 컨택홀(CH1)과 제2 컨택홀(CH2)이 기준 전압 라인(RVL)과 중첩된 영역에 위치하므로, 이중 층으로 구성된 기준 전압 라인 연결 패턴(RVL_CP)으로 인해 서브픽셀(SP)에 배치되는 컨택홀의 영역이 증가하는 것을 방지할 수 있다.
또한, 제1 기준 전압 라인 연결 패턴(RVL_CP1)과 제2 기준 전압 라인 연결 패턴(RVL_CP2)이 기준 전압 라인(RVL)과 중첩된 영역에서 전기적으로 연결되므로, 제2 기준 전압 라인 연결 패턴(RVL_CP2)의 형태가 보다 다양하게 배치될 수 있다.
도 6 내지 도 8은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)에 배치된 기준 전압 라인 연결 패턴(RVL_CP)의 구조의 예시를 나타낸 도면이다.
도 6을 참조하면, 기준 전압 라인 연결 패턴(RVL_CP)이 배치된 영역의 일부를 나타낸다.
기준 전압 라인 연결 패턴(RVL_CP)은, 제1 기준 전압 라인 연결 패턴(RVL_CP1) 및 제1 기준 전압 라인 연결 패턴(RVL_CP1) 상의 일부 영역에 배치되는 제2 기준 전압 라인 연결 패턴(RVL_CP2)을 포함할 수 있다.
제1 기준 전압 라인 연결 패턴(RVL_CP1)은, 액티브 층(ACT)을 이용하여 배치될 수 있다.
제1 기준 전압 라인 연결 패턴(RVL_CP1)은, 기판(SUB) 상에 위치하는 버퍼 층(BUF) 상에 배치될 수 있다.
제2 기준 전압 라인 연결 패턴(RVL_CP2)은, 제2 금속 층(M2)을 이용하여 배치될 수 있다.
제2 기준 전압 라인 연결 패턴(RVL_CP2)은, 제1 기준 전압 라인 연결 패턴(RVL_CP1) 상에 위치할 수 있다. 제2 기준 전압 라인 연결 패턴(RVL_CP2)과 제1 기준 전압 라인 연결 패턴(RVL_CP1) 사이에 게이트 절연 층(GI)이 위치할 수 있다.
제2 기준 전압 라인 연결 패턴(RVL_CP2) 상에 보호 층(PAS), 오버코트 층(OC), 뱅크 층(BANK), 발광 층(EL) 및 공통 전극(COM) 등이 배치될 수 있다.
리페어 공정 시, 일 예로, 기판(SUB)의 배면을 향해 조사되는 레이저에 의해 기준 전압 라인 연결 패턴(RVL_CP)이 커팅될 수 있다.
기준 전압 라인 연결 패턴(RVL_CP)이 커팅되는 A 영역에는 제1 기준 전압 라인 연결 패턴(RVL_CP1)만 배치될 수 있다. 그리고, A 영역 이외의 B 영역과 같은 영역에는, 제1 기준 전압 라인 연결 패턴(RVL_CP1)과 제2 기준 전압 라인 연결 패턴(RVL_CP2)이 배치될 수 있다.
A 영역에 제1 기준 전압 라인 연결 패턴(RVL_CP1)만 배치되므로, 낮은 파워의 레이저에 의해 커팅이 수행될 수 있다. 따라서, 기준 전압 연결 패턴(RVL_CP) 상에 배치되는 공통 전극(COM) 등이 레이저에 의해 손상되는 것을 방지할 수 있다.
제1 기준 전압 라인 연결 패턴(RVL_CP1)은 A 영역과 B 영역에 배치되고 제2 기준 전압 라인 연결 패턴(RVL_CP2)은 B 영역에만 배치되는 구조에 의해, 레이저에 의한 커팅이 용이하게 수행될 수 있다. 또한, 액티브 층(ACT)을 이용하여 기준 전압 라인 연결 패턴(RVL_CP)을 배치함에 따라 신호 라인의 저항이 증가하는 것을 방지할 수 있다.
제2 기준 전압 라인 연결 패턴(RVL_CP2)은, A 영역 이외의 영역에 배치되며, 적어도 하나의 컨택홀을 통해 제1 기준 전압 라인 연결 패턴(RVL_CP1)과 전기적으로 연결될 수 있다.
또는, 제1 기준 전압 라인 연결 패턴(RVL_CP1)과 제2 기준 전압 라인 연결 패턴(RVL_CP2)의 연결을 위한 컨택홀이 기준 전압 라인(RVL) 상에 위치할 수 있다. 이러한 경우, 제2 기준 전압 라인 연결 패턴(RVL_CP2)이 배치되는 구조는 다양할 수 있다.
도 7을 참조하면, 기준 전압 라인 연결 패턴(RVL_CP)은, 제1 기준 전압 라인 연결 패턴(RVL_CP1)과 제2 기준 전압 라인 연결 패턴(RVL_CP2)을 포함할 수 있다.
제2 기준 전압 라인 연결 패턴(RVL_CP2)은, 제1 기준 전압 라인 연결 패턴(RVL_CP1) 상의 일부 영역에 배치될 수 있다.
일 예로, 제1 기준 전압 라인 연결 패턴(RVL_CP1)은, A 영역과 B 영역에 배치될 수 있다. A 영역은 리페어 공정 시 레이저가 조사되는 영역이고, B 영역은 A 영역 이외의 영역을 의미할 수 있다.
제2 기준 전압 라인 연결 패턴(RVL_CP2)은, B 영역에 배치될 수 있다.
또한, 제2 기준 전압 라인 연결 패턴(RVL_CP2)은, A 영역의 일부 영역에 배치될 수 있다.
제2 기준 전압 라인 연결 패턴(RVL_CP2)이 기준 전압 라인(RVL) 상에 위치하는 컨택홀을 통해 제1 기준 전압 라인 연결 패턴(RVL_CP1)과 전기적으로 연결되므로, A 영역에 배치된 제1 기준 전압 라인 연결 패턴(RVL_CP1)의 커팅 시 기준 전압 라인(RVL)과 기준 전압 라인 연결 패턴(RVL_CP) 간의 연결이 커팅될 수 있다.
제2 기준 전압 라인 연결 패턴(RVL_CP2)은, 제1 기준 전압 라인 연결 패턴(RVL_CP1)의 커팅에 의한 단선 지점과 센싱 트랜지스터(SENT) 사이의 영역 이외의 영역에서 제1 기준 전압 라인 연결 패턴(RVL_CP1)과 전기적으로 연결될 수 있다.
따라서, 제2 기준 전압 라인 연결 패턴(RVL_CP2)은, A 영역의 일부 영역에 배치될 수 있다. 또한, 제2 기준 전압 라인 연결 패턴(RVL_CP2)은, 제1 기준 전압 라인 연결 패턴(RVL_CP1)을 레이저에 의해 커팅하는 경우, 제2 기준 전압 라인 연결 패턴(RVL_CP2) 상에 위치하는 전극 등이 손상되는 것을 보호하는 기능을 제공할 수 있다.
또한, 기준 전압 라인 연결 패턴(RVL_CP)은, 저항이 낮은 제2 기준 전압 라인 연결 패턴(RVL_CP2)을 포함하므로, 서브픽셀(SP)에 배치된 신호 라인의 단선 불량을 리페어하기 위한 연결 라인으로 이용될 수 있다.
도 8을 참조하면, 기준 전압 라인 연결 패턴(RVL_CP)은, 제1 기준 전압 라인 연결 패턴(RVL_CP1)과 제2 기준 전압 라인 연결 패턴(RVL_CP2)을 포함할 수 있다.
제1 기준 전압 라인 연결 패턴(RVL_CP1)은, 액티브 층(ACT)을 이용하여 A 영역과 B 영역에 배치될 수 있다. 제1 기준 전압 라인 연결 패턴(RVL_CP1)은, 서브픽셀(SP)에 배치된 센싱 트랜지스터(SENT)와 연결될 수 있다.
제2 기준 전압 라인 연결 패턴(RVL_CP2)은, 액티브 층(ACT) 상에 위치하는 제2 금속 층(M2)을 이용하여 배치될 수 있다.
제2 기준 전압 라인 연결 패턴(RVL_CP2)은, A 영역에 배치되지 않을 수 있다. 또는, 전술한 예시와 같이, 제2 기준 전압 라인 연결 패턴(RVL_CP2)은, A 영역의 일부 영역에 배치될 수도 있다.
제2 기준 전압 라인 연결 패턴(RVL_CP2)은, B 영역의 일부 영역에 배치될 수 있다.
제2 기준 전압 라인 연결 패턴(RVL_CP2)은, B 영역 상에서 단선된 부분을 포함할 수 있다.
따라서, 제2 기준 전압 라인 연결 패턴(RVL_CP2)은, 2개의 부분으로 분리된 구조일 수 있다. 일 예로, 제2 기준 전압 라인 연결 패턴(RVL_CP2)은, 제1 부분(RVL_CP2a)과 제2 부분(RVL_CP2b)을 포함할 수 있다.
제2 기준 전압 라인 연결 패턴(RVL_CP2)의 제1 부분(RVL_CP2a)은, 제1 컨택홀(CH1)을 통해 제1 기준 전압 라인 연결 패턴(RVL_CP1)과 전기적으로 연결될 수 있다. 제2 기준 전압 라인 연결 패턴(RVL_CP2)의 제1 부분(RVL_CP2a)은, 제2 컨택홀(CH2)을 통해 기준 전압 라인(RVL)과 전기적으로 연결될 수 있다.
제2 기준 전압 라인 연결 패턴(RVL_CP2)의 제1 부분(RVL_CP2a)은, 제2 부분(RVL_CP2b)과 분리될 수 있다. 제2 기준 전압 라인 연결 패턴(RVL_CP2)은, 중첩하는 영역에 위치하는 제1 기준 전압 라인 연결 패턴(RVL_CP1)과 적어도 하나의 컨택홀을 통해 전기적으로 연결될 수 있다. 또는, 경우에 따라, 제2 기준 전압 라인 연결 패턴(RVL_CP2)의 제2 부분(RVL_CP2b)은, 제1 기준 전압 라인 연결 패턴(RVL_CP1)과 연결되지 않을 수도 있다.
기준 전압 라인 연결 패턴(RVL_CP)을 커팅하는 리페어 공정 시에는, A 영역에 배치된 제1 기준 전압 라인 연결 패턴(RVL_CP1)이 커팅될 수 있다.
그리고, 기준 전압 라인 연결 패턴(RVL_CP)을 이용하여 단선된 다른 신호 라인의 리페어를 수행하는 경우에는, B 영역에 배치된 제1 기준 전압 라인 연결 패턴(RVL_CP1)이 커팅될 수 있다.
B 영역에 배치된 제1 기준 전압 라인 연결 패턴(RVL_CP1)이 커팅되므로, 제1 기준 전압 라인 연결 패턴(RVL_CP1)의 일부분과 제2 기준 전압 라인 연결 패턴(RVL_CP2)의 제2 부분(RVL_CP2b)은 기준 전압 라인(RVL)과 전기적으로 분리될 수 있다.
따라서, 분리된 제1 기준 전압 라인 연결 패턴(RVL_CP1)의 일부분과 제2 기준 전압 라인 연결 패턴(RVL_CP2)의 제2 부분(RVL_CP2b)이 다른 신호 라인의 단선 불량을 리페어하기 위해 이용될 수 있다.
도 9는 도 8에 도시된 기준 전압 라인 연결 패턴(RVL_CP)을 이용하여 게이트 라인(GL)의 단선 불량을 리페어한 구조의 예시를 나타낸 도면이다.
도 9를 참조하면, 일 예로, 서브픽셀(SP)로 스캔 신호를 공급하는 게이트 라인(GL)의 단선 불량이 발생할 수 있다.
이러한 경우, 기준 전압 라인 연결 패턴(RVL_CP)을 이용하여 게이트 라인(GL)의 단선 불량을 리페어할 수 있다.
리페어를 위해, 제2 기준 전압 라인 연결 패턴(RVL_CP2)의 제1 부분(RVL_CP2a)과 제2 부분(RVL_CP2b) 사이에 위치하는 제1 기준 전압 라인 연결 패턴(RVL_CP1)이 커팅될 수 있다.
분리된 제1 기준 전압 라인 연결 패턴(RVL_CP1)과 제2 기준 전압 라인 연결 패턴(RVL_CP2)의 제2 부분(RVL_CP2b)은 컨택홀을 통해 전기적으로 연결된 상태일 수 있다. 또는, 레이저에 의한 웰딩에 의해, 분리된 제1 기준 전압 라인 연결 패턴(RVL_CP1)과 제2 기준 전압 라인 연결 패턴(RVL_CP2)의 제2 부분(RVL_CP2b)이 전기적으로 연결될 수 있다.
게이트 라인(GL)과 연결된 센싱 트랜지스터(SENT)의 게이트 전극과 제1 기준 전압 라인 연결 패턴(RVL_CP1)이 레이저에 의해 웰딩될 수 있다.
따라서, 게이트 라인(GL)을 통해 공급되는 스캔 신호는, 기준 전압 라인 연결 패턴(RVL_CP)과 분리되고, 센싱 트랜지스터(SENT)의 게이트 전극과 웰딩된 기준 전압 라인 연결 패턴(RVL_CP)의 일부분을 통해 전달될 수 있다.
그리고, 분리된 기준 전압 라인 연결 패턴(RVL_CP)이 저항이 낮은 제2 기준 전압 라인 연결 패턴(RVL_CP2)의 제2 부분(RVL_CP2b)을 포함하므로, 게이트 라인(GL)의 리페어를 위한 연결 라인으로 이용될 수 있다.
전술한 본 발명의 실시예들에 의하면, 리페어 공정 시 레이저에 의해 커팅되는 신호 라인의 부분을 액티브 층(ACT)을 이용하여 구성함으로써, 낮은 파워의 레이저에 의한 커팅이 가능하도록 하며 커팅 시 주변에 위치하는 전극이 손상되는 것을 방지할 수 있다.
또한, 레이저에 의한 커팅 지점 이외의 부분은 적어도 하나의 금속 층을 포함하는 다중 층으로 구성함으로써, 액티브 층(ACT)을 이용하여 구성된 신호 라인의 저항이 증가하는 것을 방지할 수 있다.
또한, 서브픽셀(SP)에 레이저에 의한 커팅이 용이하며 낮은 저항을 갖는 신호 라인을 배치함으로써, 이러한 신호 라인에 이용하여 다른 신호 라인의 단선 불량의 리페어와 같은 다양한 유형의 리페어에 대응할 수 있는 구조를 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러

Claims (20)

  1. 디스플레이 패널에 배치된 다수의 서브픽셀들;
    상기 다수의 서브픽셀들로 기준 전압을 공급하는 다수의 기준 전압 라인들; 및
    상기 다수의 기준 전압 라인들 각각과 전기적으로 연결되고, 상기 다수의 서브픽셀들 중 둘 이상의 서브픽셀들 각각에 배치된 박막 트랜지스터와 전기적으로 연결된 다수의 기준 전압 라인 연결 패턴들을 포함하고,
    상기 다수의 기준 전압 라인 연결 패턴들 각각은,
    상기 박막 트랜지스터와 연결된 제1 기준 전압 라인 연결 패턴; 및
    상기 제1 기준 전압 라인 연결 패턴이 배치된 층과 다른 층에 배치되고, 상기 제1 기준 전압 라인 연결 패턴과 전기적으로 연결된 제2 기준 전압 라인 연결 패턴을 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제2 기준 전압 라인 연결 패턴은 상기 제1 기준 전압 라인 연결 패턴과 중첩된 영역의 일부 영역을 제외한 영역에 배치된 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제2 기준 전압 라인 연결 패턴은 상기 박막 트랜지스터와 연결되지 않은 디스플레이 장치.
  4. 제1항에 있어서,
    상기 제2 기준 전압 라인 연결 패턴은 상기 기준 전압 라인과 중첩된 영역에 위치하는 컨택홀을 통해 상기 제1 기준 전압 라인 연결 패턴과 전기적으로 연결된 디스플레이 장치.
  5. 제1항에 있어서,
    상기 다수의 기준 전압 라인 연결 패턴들 중 적어도 하나에 포함된 상기 제1 기준 전압 라인 연결 패턴은 단선된 디스플레이 장치.
  6. 제5항에 있어서,
    상기 제1 기준 전압 라인 연결 패턴이 단선된 지점과 중첩된 영역에 상기 제2 기준 전압 라인 연결 패턴이 배치되지 않은 디스플레이 장치.
  7. 제5항에 있어서,
    상기 제1 기준 전압 라인 연결 패턴이 단선된 지점과 중첩된 영역에 상기 제2 기준 전압 라인 연결 패턴이 위치하고,
    상기 제2 기준 전압 라인 연결 패턴은 상기 제1 기준 전압 라인 연결 패턴이 단선된 지점과 상기 박막 트랜지스터 사이의 영역 이외의 영역에서 상기 제1 기준 전압 라인 연결 패턴과 전기적으로 연결된 디스플레이 장치.
  8. 제1항에 있어서,
    상기 제2 기준 전압 라인 연결 패턴은,
    일부분이 상기 기준 전압 라인과 중첩하고 상기 제1 기준 전압 라인 연결 패턴과 전기적으로 연결된 제1 부분; 및
    상기 제1 부분과 분리되고 상기 제1 기준 전압 라인 연결 패턴과 전기적으로 연결된 제2 부분을 포함하는 디스플레이 장치.
  9. 제8항에 있어서,
    상기 다수의 기준 전압 라인 연결 패턴들 중 적어도 하나에 포함된 상기 제1 기준 전압 라인 연결 패턴은 상기 제2 기준 전압 라인 연결 패턴에 포함된 상기 제1 부분과 상기 제2 부분 사이에서 단선된 디스플레이 장치.
  10. 제9항에 있어서,
    상기 제2 기준 전압 라인 연결 패턴에 포함된 상기 제2 부분은 상기 박막 트랜지스터와 전기적으로 연결된 게이트 라인과 전기적으로 연결된 디스플레이 장치.
  11. 제1항에 있어서,
    상기 제1 기준 전압 라인 연결 패턴은 반도체 층과 상기 반도체 층 상에 배치된 도전 층을 포함하는 디스플레이 장치.
  12. 제1항에 있어서,
    상기 제1 기준 전압 라인 연결 패턴에 포함된 물질의 저항은 상기 제2 기준 전압 라인 연결 패턴에 포함된 물질의 저항보다 큰 디스플레이 장치.
  13. 제1항에 있어서,
    상기 제1 기준 전압 라인 연결 패턴은 상기 제2 기준 전압 라인 연결 패턴과 기판 사이에 위치하는 디스플레이 장치.
  14. 제1항에 있어서,
    상기 제1 기준 전압 라인 연결 패턴이 배치된 층과 상기 제2 기준 전압 라인 연결 패턴이 배치된 층 사이에 적어도 하나의 절연 층이 배치된 디스플레이 장치.
  15. 제1항에 있어서,
    상기 제1 기준 전압 라인 연결 패턴은 상기 박막 트랜지스터에 포함된 액티브 패턴이 배치된 층과 동일한 층에 배치된 디스플레이 장치.
  16. 제1항에 있어서,
    상기 제2 기준 전압 라인 연결 패턴은 상기 박막 트랜지스터에 포함된 게이트 전극이 배치된 층과 동일한 층에 배치된 디스플레이 장치.
  17. 디스플레이 패널에 배치된 다수의 서브픽셀들;
    상기 다수의 서브픽셀들로 기준 전압을 공급하는 다수의 기준 전압 라인들; 및
    상기 다수의 기준 전압 라인들 각각과 전기적으로 연결된 다수의 기준 전압 라인 연결 패턴들을 포함하고,
    상기 다수의 기준 전압 라인 연결 패턴들 각각은,
    제1 기준 전압 라인 연결 패턴; 및
    상기 제1 기준 전압 라인 연결 패턴이 배치된 층과 상이한 층에 배치되고, 상기 제1 기준 전압 라인 연결 패턴과 전기적으로 연결된 제2 기준 전압 라인 연결 패턴을 포함하며,
    상기 다수의 기준 전압 라인 연결 패턴들 중 적어도 하나에 포함된 상기 제1 기준 전압 라인 연결 패턴은 상기 제2 기준 전압 라인 연결 패턴과 중첩된 영역 이외의 영역에서 단선된 디스플레이 장치.
  18. 제17항에 있어서,
    상기 제1 기준 전압 라인 연결 패턴이 배치된 층과 상기 제2 기준 전압 라인 연결 패턴이 배치된 층 사이에 적어도 하나의 절연 층이 배치된 디스플레이 장치.
  19. 제17항에 있어서,
    상기 제1 기준 전압 라인 연결 패턴의 상면의 일부분은 상기 제2 기준 전압 라인 연결 패턴의 배면과 직접 접촉하는 디스플레이 장치.
  20. 기판;
    상기 기판 상에 위치하고, 제1 저항을 갖는 물질로 이루어진 제1 전압 라인 연결 패턴; 및
    상기 제1 전압 라인 연결 패턴 상에 위치하고, 상기 제1 저항보다 작은 제2 저항을 갖는 물질로 이루어지며, 상기 제1 전압 라인 연결 패턴과 중첩된 영역의 일부 영역을 제외한 영역에 배치되고, 상기 제1 전압 라인 연결 패턴과 전기적으로 연결된 제2 전압 라인 연결 패턴
    을 포함하는 디스플레이 장치.
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