KR20230101011A

KR20230101011A - 표시 장치

Info

Publication number: KR20230101011A
Application number: KR1020210190754A
Authority: KR
Inventors: 신승환; 정영민; 조재형
Original assignee: 엘지디스플레이 주식회사
Priority date: 2021-12-29
Filing date: 2021-12-29
Publication date: 2023-07-06
Also published as: US20230209928A1; CN116419626A; DE102022128674A1

Abstract

본 발명의 일 실시예에 따른 표시 장치는 발광 영역 및 비발광 영역을 포함하고 복수의 서브 픽셀이 정의된 기판, 비발광 영역에 배치되는 적어도 하나의 게이트 배선, 비발광 영역에 배치되고 적어도 하나의 게이트 배선과 교차하는 적어도 하나의 기준 배선 및 비발광 영역에 배치되고 적어도 하나의 게이트 배선과 교차하는 적어도 하나의 데이터 배선을 포함하고, 적어도 하나의 게이트 배선은 적어도 하나의 데이터 배선 및 적어도 하나의 기준 배선과 교차하는 영역에서 분기된 제1 브릿지 라인 및 제2 브릿지 라인을 포함하고, 제1 브릿지 라인과 제2 브릿지 라인은 서로 다른층에 배치되고 복수의 제1 컨택홀을 통해 연결된다. 이에 따라, 홀 리페어를 통해 개구율을 확보하면서도 리페어 공정을 안정적으로 수행할 수 있는 효과가 있다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 고해상도 모델에서 고개구율을 구현할 수 있는 표시 장치에 관한 것이다.

현재 본격적인 정보화 시대로 접어들면서 전기적 정보신호를 시각적으로 표시하는 표시장치 분야가 급속도로 발전하고 있으며, 여러 가지 표시장치에 대해 박형화, 경량화 및 저소비 전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.

대표적인 표시 장치로는 액정 표시 장치(Liquid Crystal Display device; LCD), 전계 방출 표시 장치(Field Emission Display device; FED), 전기 습윤 표시 장치(Electro-Wetting Display device; EWD) 및 유기 발광 표시 장치(Organic Light Emitting Display Device; OLED) 등을 들 수 있다.

이중에서, 유기 발광 표시 장치는 자체 발광형 표시장치로서, 액정 표시 장치와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조가 가능하다. 또한, 유기 발광 표시 장치는 저전압 구동에 의해 소비전력 측면에서 유리할 뿐만 아니라, 색상구현, 응답속도, 시야각(viewing angle), 명암 대비비(Contrast Ratio; CR)도 우수하여, 다양한 분야에서 활용이 기대되고 있다.

유기 발광 표시 장치는 애노드(anode)와 캐소드(cathode)로 지칭된 2개의 전극 사이에 유기물을 사용한 발광층을 배치하여 구성된다. 그리고, 애노드에서의 정공(hole)을 발광층으로 주입시키고, 캐소드에서의 전자(electron)를 발광층으로 주입시키면, 주입된 전자와 정공이 서로 재결합(recombination)하면서 발광층에서 여기자(exciton)를 형성하며 발광한다.

본 발명이 해결하고자 하는 과제는 컬러 필터가 배치되는 영역을 감소시켜 개구율이 향상된 표시 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 과제는 컨택홀 이동 설계를 통해 개구율을 극대화하고 발광 소자의 수명을 증가시킬 수 있는 표시 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 또 다른 과제는 홀 리페어를 통해 개구율을 확보하면서도 리페어 공정을 안정적으로 수행할 수 있는 표시 장치를 제공하는 것이다.

본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는, 발광 영역 및 비발광 영역을 포함하고 복수의 서브 픽셀이 정의된 기판, 비발광 영역에 배치되는 적어도 하나의 게이트 배선, 비발광 영역에 배치되고 적어도 하나의 게이트 배선과 교차하는 적어도 하나의 기준 배선 및 비발광 영역에 배치되고 적어도 하나의 게이트 배선과 교차하는 적어도 하나의 데이터 배선을 포함하고, 적어도 하나의 게이트 배선은 적어도 하나의 데이터 배선 및 적어도 하나의 기준 배선과 교차하는 영역에서 분기된 제1 브릿지 라인 및 제2 브릿지 라인을 포함하고, 제1 브릿지 라인과 제2 브릿지 라인은 서로 다른층에 배치되고 복수의 제1 컨택홀을 통해 연결된다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명은 게이트 리던던시 구조의 브릿지를 각기 다른 층에 형성하고, 브릿지를 연결해주는 컨택홀을 리페어함으로써, 더 높은 개구율을 확보할 수 있다.

본 발명은 리페어 패턴 상부에 배치되는 컬러 필터의 영역을 감소시키면서도 동시에 리페어 공정을 수행하는 동안 발생할 수 있는 단락(Short) 불량을 방지할 수 있다.

본 발명은 일부 컨택홀의 위치를 뱅크와 중첩되도록 이동시키고 컨택홀을 리페어함으로써, 구동 회로의 면적을 감소시키고 개구율을 극대화할 수 있다.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 서브 픽셀의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 확대 평면도이다.
도 4는 도 3의 A 영역에 대한 확대도이다.
도 5는 도 4의 V-V'에 대한 단면도이다.
도 6은 도 3의 B 영역에 대한 확대도이다.
도 7은 도 6의 Ⅶ-Ⅶ'에 대한 단면도이다.
도 8은 도 3의 C 영역에 대한 확대도이다.
도 9는 도 8의 Ⅸ-Ⅸ'에 대한 단면도이다.

본 발명의 이점 및 특징, 그리고, 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

소자 또는 층이 다른 소자 또는 층 “위 (on)”로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.

또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

본 발명의 표시 장치에서 사용되는 트랜지스터는 n 채널 트랜지스터(NMOS)와 p 채널 트랜지스터(PMOS) 중 하나 이상의 트랜지스터로 구현될 수 있다. 트랜지스터는 산화물 반도체를 액티브층으로 갖는 산화물 반도체 트랜지스터 또는 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 액티브층으로 갖는 LTPS 트랜지스터로 구현될 수 있다. 트랜지스터는 적어도 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다. 트랜지스터는 표시 패널 상에서 TFT(Thin　Film Transistor)로 구현될 수 있다. 트랜지스터에서 캐리어의 흐름은 소스 전극으로부터 드레인 전극으로 흐른다. N 채널 트랜지스터(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스 전극으로부터 드레인 전극으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. N 채널 트랜지스터(NMOS)에서 전류의 방향은 드레인 전극으로부터 소스 전극으로 흐르고, 소스 전극이 출력 단자일 수 있다. P 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스 전극으로부터 드레인 전극으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. P 채널 트랜지스터(PMOS)에서 정공이 소스 전극으로부터 드레인 전극 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐르고, 드레인 전극이 출력 단자일 수 있다. 따라서, 소스와 드레인은 인가 전압에 따라 변경될 수 있기 때문에 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 본 명세서에서는 트랜지스터가 n 채널 트랜지스터(NMOS)인 것을 가정하여 설명하지만 이에 제한되는 것은 아니고, p 채널 트랜지스터가 사용될 수 있으며, 이에 따라 회로 구성이 변경될 수도 있다.

스위치 소자들로 이용되는 트랜지스터의 게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙한다. 게이트 온 전압은 트랜지스터의 문턱 전압(Vth) 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압(Vth) 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프된다. NMOS의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. PMOS의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.

이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 보여주는 블록도이다. 도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 게이트 구동부(GD), 데이터 구동부(DD) 및 타이밍 컨트롤러(TC)를 포함한다.

표시 패널(110)은 영상을 표시하기 위한 패널이다. 표시 패널(110)은 기판 상에 배치된 다양한 회로, 배선 및 발광 소자를 포함할 수 있다. 표시 패널(110)은 상호 교차하는 복수의 데이터 배선(DL) 및 복수의 게이트 배선(GL)에 의해 구분되며, 복수의 데이터 배선(DL) 및 복수의 게이트 배선(GL)에 연결된 복수의 픽셀(PX)을 포함할 수 있다. 표시 패널(110)은 복수의 픽셀(PX)에 의해 정의되는 표시 영역과 각종 신호 배선들이나 패드 등이 형성되는 비표시 영역을 포함할 수 있다. 표시 패널(110)은 액정 표시 장치, 유기 발광 표시 장치, 전기 영동 표시 장치 등과 같은 다양한 표시 장치에서 사용되는 표시 패널(110)로 구현될 수 있다. 이하에서는 표시 패널(110)이 유기 발광 표시 장치에서 사용되는 패널인 것으로 설명하나 이에 제한되는 것은 아니다.

타이밍 컨트롤러(TC)는 호스트 시스템에 연결된 LVDS 또는 TMDS 인터페이스 등의 수신 회로를 통해 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 도트 클럭 등의 타이밍 신호를 입력받는다. 타이밍 컨트롤러(TC)는 입력된 타이밍 신호를 기준으로 데이터 구동부(DD)와 게이트 구동부(GD)를 제어하기 위한 타이밍 제어 신호들을 발생시킨다.

데이터 구동부(DD)는 복수의 서브 픽셀(SP)에 데이터 전압을 공급한다. 데이터 구동부(DD)는 복수의 소스 드라이브 IC(Integrated Circuit)를 포함할 수 있다. 복수의 소스 드라이브 IC는 타이밍 컨트롤러(TC)로부터 디지털 비디오 데이터들과 소스 타이밍 제어 신호를 공급받을 수 있다. 복수의 소스 드라이브 IC는 소스 타이밍 제어 신호에 응답하여 디지털 비디오 데이터들을 감마 전압으로 변환하여 데이터 전압을 생성하고, 데이터 전압을 표시 패널(110)의 데이터 배선(DL)을 통해 공급할 수 있다. 복수의 소스 드라이브 IC는 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정에 의해 표시 패널(110)의 데이터 배선(DL)에 접속될 수 있다. 또한, 소스 드라이브 IC들은 표시 패널(110) 상에 형성되거나, 별도의 PCB 기판에 형성되어 표시 패널(110)과 연결되는 형태일 수도 있다.

게이트 구동부(GD)는 복수의 서브 픽셀(SP)에 게이트 신호를 공급한다. 게이트 구동부(GD)는 레벨 시프터 및 시프트 레지스터를 포함할 수 있다. 레벨 시프터는 타이밍 컨트롤러(TC)로부터 TTL(Transistor-Transistor-Logic) 레벨로 입력되는 클럭 신호의 레벨을 시프팅한 후 시프트 레지스터에 공급할 수 있다. 시프트 레지스터는 GIP 방식에 의해 표시 패널(110)의 비표시 영역에 형성될 수 있으나, 이에 제한되는 것은 아니다. 시프트 레지스터는 클럭 신호 및 구동 신호에 대응하여 게이트 신호를 시프트하여 출력하는 복수의 스테이지로 구성될 수 있다. 시프트 레지스터에 포함된 복수의 스테이지는 복수의 출력단을 통해 게이트 신호를 순차적으로 출력할 수 있다.

표시 패널(110)은 복수의 서브 픽셀(SP)을 포함할 수 있다. 복수의 서브 픽셀(SP)은 서로 다른 색을 발광하기 위한 서브 픽셀(SP)일 수 있다. 예를 들어, 복수의 서브 픽셀(SP)은 각각 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀 및 백색 서브 픽셀일 수 있으나, 이에 제한되는 것은 아니다. 이러한 복수의 서브 픽셀(SP)은 픽셀(PX)을 구성할 수 있다. 즉, 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀 및 백색 서브 픽셀은 하나의 픽셀(PX)을 구성할 수 있고, 표시 패널(110)은 복수의 픽셀(PX)을 포함할 수 있다.

이하에서는 하나의 서브 픽셀(SP)을 구동하기 위한 구동 회로에 대한 보다 상세한 설명을 위해 도 2를 함께 참조한다.

도 2는 본 발명의 일 실시예에 따른 표시 장치의 서브 픽셀의 회로도이다. 도 2에서는 표시 장치(100)의 복수의 서브 픽셀(SP) 중 하나의 서브 픽셀(SP)에 대한 회로도를 도시하였다.

도 2를 참조하면, 서브 픽셀(SP)은 스위칭 트랜지스터(SWT), 센싱 트랜지스터(SET), 구동 트랜지스터(DT), 스토리지 커패시터(SC) 및 발광 소자(160)를 포함할 수 있다.

발광 소자(160)는 애노드, 유기층 및 캐소드를 포함할 수 있다. 유기층은 정공 주입층, 정공 수송층, 유기 발광층, 전자 수송층 및 전자 주입층 등과 같은 다양한 유기층을 포함할 수 있다. 발광 소자(160)의 애노드는 구동 트랜지스터(DT)의 출력 단자와 연결될 수 있고, 캐소드에는 저전위 전압(VSS)이 인가될 수 있다. 도 2에서는 발광 소자(160)가 유기 발광 소자인 것으로 설명하였으나, 이에 제한되지 않고, 발광 소자(160)로 무기 발광 다이오드, 즉, LED 또한 사용될 수 있다.

도 2를 참조하면, 스위칭 트랜지스터(SWT)는 구동 트랜지스터(DT)의 게이트 전극에 해당하는 제1 노드(N1)로 데이터 전압(DATA)을 전달하기 위한 트랜지스터이다. 스위칭 트랜지스터(SWT)는 데이터 배선(DL)과 연결된 드레인 전극, 게이트 배선(GL)과 연결된 게이트 전극 및 구동 트랜지스터(DT)의 게이트 전극과 연결된 소스 전극을 포함할 수 있다. 스위칭 트랜지스터(SWT)는 게이트 배선(GL)으로부터 인가된 스캔 신호(SCAN)에 의해 턴-온되어 데이터 배선(DL)으로부터 공급된 데이터 전압(DATA)을 구동 트랜지스터(DT)의 게이트 전극에 해당하는 제1 노드(N1)로 전달할 수 있다.

도 2를 참조하면, 구동 트랜지스터(DT)는 발광 소자(160)에 구동 전류를 공급하여 발광 소자(160)를 구동하기 위한 트랜지스터이다. 구동 트랜지스터(DT)는 제1 노드(N1)에 해당하는 게이트 전극, 제2 노드(N2)에 해당하고 출력 단자에 해당하는 소스 전극 및 제3 노드(N3)에 해당하고 입력 단자에 해당하는 드레인 전극을 포함할 수 있다. 구동 트랜지스터(DT)의 게이트 전극은 스위칭 트랜지스터(SWT)와 연결되고, 드레인 전극은 고전위 전압 배선(VDDL)을 통해 고전위 전압(VDD)을 인가받고, 소스 전극은 발광 소자(160)의 애노드와 연결될 수 있다.

도 2를 참조하면, 스토리지 커패시터(SC)는 데이터 전압(DATA)에 대응되는 전압을 하나의 프레임 동안 유지하기 위한 커패시터이다. 스토리지 커패시터(SC)의 일 전극은 제1 노드(N1)에 연결되고, 다른 일 전극은 제2 노드(N2)에 연결될 수 있다.

한편, 표시 장치(100)의 경우, 각 서브 픽셀(SP)의 구동 시간이 길어짐에 따라, 구동 트랜지스터(DT) 등의 회로 소자에 대한 열화(Degradation)가 진행될 수 있다. 이에 따라, 구동 트랜지스터(DT) 등의 회로 소자가 갖는 고유한 특성치가 변할 수 있다. 여기서, 회로 소자의 고유 특성치는, 구동 트랜지스터(DT)의 문턱 전압(Vth), 구동 트랜지스터(DT)의 이동도(α) 등을 포함할 수 있다. 이러한 회로 소자의 특성치 변화는 해당 서브 픽셀(SP)의 휘도 변화를 야기할 수 있다. 따라서, 회로 소자의 특성치 변화는 서브 픽셀(SP)의 휘도 변화와 동일한 개념으로 사용될 수 있다.

또한, 각 서브 픽셀(SP)의 회로 소자 간의 특성치 변화의 정도는 각 회로 소자의 열화 정도의 차이에 따라 서로 다를 수 있다. 이러한 회로 소자 간의 특성치 변화 정도의 차이는 서브 픽셀(SP) 간의 휘도 편차를 야기할 수 있다. 따라서, 회로 소자 간의 특성치 편차는 서브 픽셀(SP) 간의 휘도 편차와 동일한 개념으로 사용될 수 있다. 회로 소자의 특성치 변화, 즉, 서브 픽셀(SP)의 휘도 변화와 회로 소자 간 특성치 편차, 즉, 서브 픽셀(SP) 간 휘도 편차는, 서브 픽셀(SP)의 휘도 표현력에 대한 정확도를 떨어뜨리거나 화면 이상 현상을 발생시키는 등의 문제를 발생시킬 수 있다.

이에, 본 발명의 일 실시예에 따른 표시 장치(100)의 서브 픽셀(SP)에서는 서브 픽셀(SP)에 대한 특성치를 센싱하는 센싱 기능과 센싱 결과를 이용하여 서브 픽셀(SP) 특성치를 보상해주는 보상 기능을 제공할 수 있다.

이에, 도 2에 도시된 바와 같이, 서브 픽셀(SP)은 스위칭 트랜지스터(SWT), 구동 트랜지스터(DT), 스토리지 커패시터(SC) 및 발광 소자(160) 이외에 구동 트랜지스터(DT)의 소스 전극의 전압 상태를 효과적으로 제어하기 위한 센싱 트랜지스터(SET)를 더 포함할 수 있다.

도 2를 참조하면, 센싱 트랜지스터(SET)는 구동 트랜지스터(DT)의 소스 전극과 기준 전압(Vref)을 공급하는 기준 배선(RL) 사이에 연결되고, 게이트 전극은 게이트 배선(GL)과 연결된다. 이에, 센싱 트랜지스터(SET)는 게이트 배선(GL)을 통해 인가되는 센싱 신호(SENSE)에 의해 턴-온되어 기준 배선(RL)을 통해 공급되는 기준 전압(Vref)을 구동 트랜지스터(DT)의 소스 전극에 인가할 수 있다. 또한, 센싱 트랜지스터(SET)는 구동 트랜지스터(DT)의 소스 전극에 대한 전압 센싱 경로 중 하나로 활용될 수 있다.

도 2를 참조하면, 서브 픽셀(SP)의 스위칭 트랜지스터(SWT) 및 센싱 트랜지스터(SET)는 하나의 게이트 배선(GL)을 공유할 수 있다. 즉, 스위칭 트랜지스터(SWT) 및 센싱 트랜지스터(SET)는 동일한 게이트 배선(GL)에 인가되어 동일한 게이트 신호를 인가받을 수 있다. 다만, 설명의 편의를 위해 스위칭 트랜지스터(SWT)의 게이트 전극에 인가되는 전압을 스캔 신호(SCAN)로 지칭하고, 센싱 트랜지스터(SET)의 게이트 전극에 인가되는 전압을 센싱 신호(SENSE)로 지칭하나, 하나의 서브 픽셀(SP)에 인가되는 스캔 신호(SCAN)와 센싱 신호(SENSE)는 동일한 게이트 배선(GL)에서 전달되는 동일한 신호이다. 이에, 도 3에서는 스캔 신호(SCAN)와 센싱 신호(SENSE)를 게이트 신호(GATE1, GATE2, GATE3, GATE4)로 정의하여 설명한다.

다만, 이에 한정되지 않고, 스위칭 트랜지스터(SWT)만이 게이트 배선(GL)에 연결되고, 센싱 트랜지스터(SET)는 별도의 센싱 배선에 연결될 수 있다. 이에, 게이트 배선(GL)을 통해서 스위칭 트랜지스터(SWT)에 스캔 신호(SCAN)가 인가될 수 있고, 센싱 배선을 통해서 센싱 트랜지스터(SET)에 센싱 신호(SENSE)가 인가될 수 있다.

이에, 센싱 트랜지스터(SET)를 통해서, 기준 전압(Vref)이 구동 트랜지스터(DT)의 소스 전극으로 인가된다. 그리고, 구동 트랜지스터(DT)의 문턱 전압(Vth) 또는 구동 트랜지스터(DT)의 이동도(α)를 센싱하기 위한 전압을 기준 배선(RL)을 통해 검출한다. 그리고, 검출된 구동 트랜지스터(DT)의 문턱 전압(Vth) 또는 구동 트랜지스터(DT)의 이동도(α)의 변화량에 따라 데이터 구동부(DD)는 데이터 전압(DATA)을 보상할 수 있다.

도 3은 본 발명의 일 실시예에 따른 표시 장치의 확대 평면도이다. 도 4는 도 3의 A 영역에 대한 확대도이고, 도 5는 도 4의 V-V'에 대한 단면도이다. 도 6은 도 3의 B 영역에 대한 확대도이고, 도 7은 도 6의 Ⅶ-Ⅶ'에 대한 단면도이다. 도 8은 도 3의 C 영역에 대한 확대도이고, 도 9는 도 8의 Ⅸ-Ⅸ'에 대한 단면도이다. 도 4에서는 도시의 편의를 위해 표시 장치의 다양한 구성요소 중 게이트 배선(GL) 및 데이터 배선(DL)만 도시하였고, 도 5에서는 기판(110)부터 뱅크(BNK)까지의 구성요소만 도시하였다.

도 3 내지 도 9를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110), 게이트 배선(GL), 데이터 배선(DL), 고전위 전원 배선(VDDL), 기준 배선(RL), 발광 소자(160), 제1 트랜지스터(120), 제2 트랜지스터(130), 제3 트랜지스터(140), 스토리지 커패시터(150), 컬러 필터(170), 버퍼층(111), 게이트 절연층(112), 패시베이션층(113) 및 평탄화층(114)을 포함한다. 도 4에서는 도시의 편의를 위해 데이터 배선(DL) 및 게이트 배선(GL)까지의 구성만이 도시되었다.

먼저, 도 3을 참조하면, 복수의 서브 픽셀(SP)은 적색 서브 픽셀(SPR), 백색 서브 픽셀(SPW), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)을 포함하며, 각각의 서브 픽셀(SP)은 발광 영역(EA) 및 비발광 영역(NEA)을 포함한다.

발광 영역(EA)은 독립적으로 한가지 색상의 광을 발광할 수 있는 영역으로, 발광 소자(160)가 배치될 수 있다. 적색 서브 픽셀(SPR)의 발광 영역(EA)은 적색 광을 발광하는 적색 발광 영역이고, 백색 서브 픽셀(SPW)의 발광 영역(EA)은 백색 광을 발광하는 백색 발광 영역이며, 청색 서브 픽셀(SPB)의 발광 영역(EA)은 청색 광을 발광하는 청색 발광 영역이고, 녹색 서브 픽셀(SPG)의 발광 영역(EA)은 녹색 광을 발광하는 녹색 발광 영역일 수 있다.

비발광 영역(NEA)은 복수의 발광 소자(160)를 구동하기 위한 구동 회로가 배치되는 영역으로, 제1 트랜지스터(120), 제2 트랜지스터(130), 제3 트랜지스터(140) 및 스토리지 커패시터(150)가 배치될 수 있다. 한편, 적색 서브 픽셀(SPR), 백색 서브 픽셀(SPW), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG) 각각의 비발광 영역(NEA)은 유사한 구조를 가질 수 있다.

도 3을 함께 참조하면, 기판(110) 상에서 복수의 서브 픽셀(SP) 사이에 열 방향(Y축 방향)으로 연장된 복수의 고전위 전원 배선(VDDL), 복수의 데이터 배선(DL) 및 기준 배선(RL)이 배치된다. 복수의 고전위 전원 배선(VDDL), 복수의 데이터 배선(DL) 및 기준 배선(RL)은 기판(110) 상에서 동일 층에 배치되어, 동일한 물질로 이루어질 수 있다. 예를 들어, 복수의 고전위 전원 배선(VDDL), 복수의 데이터 배선(DL) 및 기준 배선(RL)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금과 같은 도전성 물질로 구성될 수 있으나, 이에 제한되지 않는다.

복수의 고전위 전원 배선(VDDL)은 복수의 서브 픽셀(SP) 각각으로 전원 신호를 전달하는 배선으로, 제1 고전위 전원 배선(VDDL1) 및 제2 고전위 전원 배선(VDDL2)을 포함한다. 행 방향(X축 방향)으로 인접한 두 개의 서브 픽셀(SP)은 복수의 고전위 전원 배선(VDDL) 중 하나의 고전위 전원 배선(VDDL)을 공유할 수 있다. 예를 들어, 제1 고전위 전원 배선(VDDL1)은 적색 서브 픽셀(SPR)의 좌측에 배치되어, 적색 서브 픽셀(SPR) 및 백색 서브 픽셀(SPW)의 제1 트랜지스터(120)로 전원 신호를 전달할 수 있다. 제2 고전위 전원 배선(VDDL2)은 녹색 서브 픽셀(SPG)의 우측에 배치되어, 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제1 트랜지스터(120)로 전원 신호를 전달할 수 있다.

복수의 데이터 배선(DL)은 복수의 서브 픽셀(SP) 각각으로 데이터 신호를 전달하는 배선으로, 제1 데이터 배선(DL1), 제2 데이터 배선(DL2), 제3 데이터 배선(DL3) 및 제4 데이터 배선(DL4)을 포함한다. 제1 데이터 배선(DL1)은 적색 서브 픽셀(SPR)과 백색 서브 픽셀(SPW) 사이, 즉, 적색 서브 픽셀(SPR)의 우측에 배치되어 적색 서브 픽셀(SPR)의 제2 트랜지스터(130)로 데이터 신호를 전달할 수 있다. 제2 데이터 배선(DL2)은 제1 데이터 배선(DL1)과 백색 서브 픽셀(SPW) 사이, 즉, 백색 서브 픽셀(SPW)의 좌측에 배치되어 백색 서브 픽셀(SPW)의 제2 트랜지스터(130)로 데이터 신호를 전달할 수 있다. 제3 데이터 배선(DL3)은 청색 서브 픽셀(SPB)과 녹색 서브 픽셀(SPG) 사이, 즉, 청색 서브 픽셀(SPB)의 우측에 배치되어 청색 서브 픽셀(SPB)의 제2 트랜지스터(130)로 데이터 신호를 전달할 수 있다. 제4 데이터 배선(DL4)은 제3 데이터 배선(DL3)과 녹색 서브 픽셀(SPG) 사이, 즉, 녹색 서브 픽셀(SPG)의 좌측에 배치되어 녹색 서브 픽셀(SPG)의 제2 트랜지스터(130)로 데이터 신호를 전달할 수 있다.

기준 배선(RL)은 복수의 서브 픽셀(SP) 각각으로 기준 신호를 전달하는 배선으로, 백색 서브 픽셀(SPW)과 청색 서브 픽셀(SPB) 사이에 배치될 수 있다. 하나의 픽셀을 이루는 복수의 서브 픽셀(SP)은 하나의 기준 배선(RL)을 공유할 수 있다. 기준 배선(RL)은 적색 서브 픽셀(SPR), 백색 서브 픽셀(SPW), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제3 트랜지스터(140)로 기준 신호를 전달할 수 있다.

복수의 고전위 전원 배선(VDDL), 복수의 데이터 배선(DL) 및 기준 배선(RL) 상에 버퍼층(111)이 배치될 수 있다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 버퍼층(111)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 다만, 버퍼층(111)은 기판(110)의 종류나 박막 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.

적색 서브 픽셀(SPR), 백색 서브 픽셀(SPW), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG) 각각의 비발광 영역(NEA)에 제1 트랜지스터(120)가 배치된다. 제1 트랜지스터(120)는 제1 게이트 전극(121), 제1 소스 전극(122), 제1 드레인 전극(123) 및 제1 액티브층(124)을 포함한다. 발광 소자(160)의 제1 전극(161)과 고전위 전원 배선(VDDL)에 전기적으로 연결된 제1 트랜지스터(120)는 구동 트랜지스터(DT)일 수 있다.

먼저, 버퍼층(111) 상에 제1 드레인 전극(123)이 배치될 수 있다. 제1 드레인 전극(123)은 복수의 고전위 전원 배선(VDDL)과 전기적으로 연결된다. 구체적으로, 적색 서브 픽셀(SPR) 및 백색 서브 픽셀(SPW)의 제1 드레인 전극(123)은 버퍼층(111)에 형성된 컨택홀을 통해 제1 고전위 전원 배선(VDDL1)과 전기적으로 연결되고, 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제1 드레인 전극(123)은 버퍼층(111)에 형성된 컨택홀을 통해 제2 고전위 전원 배선(VDDL2)과 전기적으로 연결될 수 있다.

버퍼층(111) 상에 제1 액티브층(124)이 배치될 수 있다. 제1 액티브층(124)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 제1 액티브층(124)이 산화물 반도체로 형성된 경우, 제1 액티브층(124)은 채널 영역, 소스 영역 및 드레인 영역으로 이루어지고, 소스 영역 및 드레인 영역은 제1 액티브층(124)이 포함하는 물질이 도체화된 영역일 수 있으나, 이에 제한되지 않는다.

한편, 적색 서브 픽셀(SPR)의 제1 드레인 전극(123) 및 백색 서브 픽셀(SPW)의 제1 드레인 전극(123)은 일체로 이루어질 수 있다. 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG) 각각의 제1 드레인 전극(123)은 일체로 이루어질 수 있다. 구체적으로, 적색 서브 픽셀(SPR)에서 제1 드레인 전극(123)과 백색 서브 픽셀(SPW)에서 제1 드레인 전극(123)은 일체로 이루어져 하나의 제1 고전위 전원 배선(VDDL1)을 공유할 수 있다. 예를 들어, 제1 고전위 전원 배선(VDDL1)으로부터의 전원 신호는 적색 서브 픽셀(SPR)의 제1 드레인 전극(123)을 통해 백색 서브 픽셀(SPW)의 제1 드레인 전극(123)으로 전달될 수 있다. 제2 고전위 전원 배선(VDDL2)으로부터의 전원 신호는 녹색 서브 픽셀(SPG)의 제1 드레인 전극(123)을 통해 청색 서브 픽셀(SPB)의 제1 드레인 전극(123)으로 전달될 수 있다. 다만, 이에 제한되지 않고, 적색 서브 픽셀(SPR)에서 제1 드레인 전극(123)과 백색 서브 픽셀(SPW)에서 제1 드레인 전극(123)은 별도로 형성될 수 있고, 청색 서브 픽셀(SPB)에서 제1 드레인 전극(123)과 녹색 서브 픽셀(SPG)에서 제1 드레인 전극(123)도 별도로 형성될 수 있다.

적색 서브 픽셀(SPR), 백색 서브 픽셀(SPW) 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG) 각각의 제1 액티브층(124)과 제1 드레인 전극(123)은 도 3과 같이 컨택홀을 통해 연결될 수 있다. 다만, 이에 제한되지 않고, 각각의 제1 액티브층(124) 및 제1 드레인 전극(123)은 일체로 이루어질 수도 있다. 예를 들어, 적색 서브 픽셀(SPR)에서 제1 게이트 전극(121)에 전압이 인가된 경우, 제1 액티브층(124)과 컨택홀을 통해 연결된 제1 드레인 전극(123)은 제1 고전위 전원 배선(VDDL1)으로부터의 전원 신호를 제1 액티브층(124) 및 제1 소스 전극(122)으로 전달할 수 있다. 다만, 제1 드레인 전극(123)은 제1 고전위 전원 배선(VDDL1)과 일체로 이루어진 것으로 정의될 수도 있으며, 이에 제한되지 않는다.

제1 액티브층(124) 상에 게이트 절연층(112)이 배치될 수 있다. 게이트 절연층(112)은 제1 게이트 전극(121)과 제1 액티브층(124)을 절연시키기 위한 층일 수 있다. 게이트 절연층(112)은 제1 게이트 전극(121) 및 제1 게이트 전극(121)과 동일한 물질로 동일한 공정에 의하여 형성되는 도전층들과 대응되는 영역에만 배치될 수 있다. 예를 들어, 게이트 절연층(112)은 기판(110)의 전면에 배치된 후, 게이트 절연층(112) 상에 배치되는 제1 게이트 전극(121) 및 도전층들의 패터닝 시 함께 제거될 수 있다. 게이트 절연층(112)은 절연 물질, 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.

적색 서브 픽셀(SPR), 백색 서브 픽셀(SPW), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG) 각각에서 제1 액티브층(124)에 중첩하도록 게이트 절연층(112) 상에 제1 게이트 전극(121)이 배치될 수 있다. 제1 게이트 전극(121)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.

적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG) 각각에서 게이트 절연층(112) 상에 제1 게이트 전극(121)과 이격된 제1 소스 전극(122)이 배치된다. 제1 소스 전극(122)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제1 액티브층(124)과 전기적으로 연결될 수 있다. 제1 소스 전극(122)은 제1 게이트 전극(121)과 동일 층에 배치되어, 동일한 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 제1 소스 전극(122)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.

복수의 서브 픽셀(SP) 각각의 비발광 영역(NEA)에 제2 트랜지스터(130)가 배치된다. 제2 트랜지스터(130)는 제2 게이트 전극(131), 제2 소스 전극(132), 제2 드레인 전극(133) 및 제2 액티브층(134)을 포함한다. 게이트 배선(GL)과 데이터 배선(DL), 제1 트랜지스터(120)의 제1 게이트 전극(121)에 전기적으로 연결된 제2 트랜지스터(130)는 스위칭 트랜지스터(SWT)일 수 있다.

먼저, 복수의 서브 픽셀(SP) 각각에서 기판(110)과 버퍼층(111) 사이에 제2 드레인 전극(133)이 배치될 수 있다. 제2 드레인 전극(133)은 복수의 데이터 배선(DL) 중 하나의 데이터 배선(DL)과 전기적으로 연결된다. 제2 드레인 전극(133)은 복수의 데이터 배선(DL)과 컨택홀을 통해 연결된 연결 전극(CE)으로 이루어져, 제1 드레인 전극(123)과 동일층에 배치되고 동일한 물질로 형성될 수 있다. 예를 들어, 제2 드레인 전극(133)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.

복수의 서브 픽셀(SP) 각각에서 제2 소스 전극(132)이 배치된다. 제2 소스 전극(132)은 제1 트랜지스터(120)의 게이트 전극(121)과 동일한 노드일 수 있다. 제2 소스 전극(132)은 후술할 보조 금속층으로 정의될 수도 있고, 게이트 전극(121)과 동일 층으로 정의될 수도 있고, 복수의 고전위 전원 배선(VDDL)과 동일 층으로 정의될 수도 있다.

복수의 서브 픽셀(SP) 각각에서 버퍼층(111) 상에 제2 액티브층(134)이 배치될 수 있다. 제2 액티브층(134)은 제2 소스 전극(132) 및 제2 드레인 전극(133)과 전기적으로 연결될 수 있다. 제2 액티브층(134)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 한편, 제2 액티브층(134) 상의 일부 영역에 도체화를 위해 보조 금속층을 더 배치될 수 있다. 이때, 보조 금속층은 몰리티타늄(MoTi) 등과 같은 불투명 금속층으로 구성될 수 있다.

복수의 서브 픽셀(SP) 각각에서 제2 액티브층(134)에 중첩하도록 게이트 절연층(112) 상에 제2 게이트 전극(131)이 배치될 수 있다. 제2 게이트 전극(131)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.

제2 게이트 전극(131)은 게이트 배선(GL)일 수 있다. 즉, 게이트 배선(GL)의 일부가 제2 게이트 전극(131)으로 기능할 수 있다. 게이트 배선(GL)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.

게이트 배선(GL)은 복수의 서브 픽셀(SP) 각각으로 게이트 신호를 전달하는 배선으로, 복수의 서브 픽셀(SP)을 가로지르며 행 방향으로 연장된다. 예를 들어, 게이트 배선(GL)은 복수의 서브 픽셀(SP) 각각의 비발광 영역(NEA)과 발광 영역(EA) 사이에서 행 방향으로 연장 배치되어, 열 방향으로 연장된 복수의 고전위 전원 배선(VDDL), 복수의 데이터 배선(DL) 및 기준 배선(RL)과 교차할 수 있다. 게이트 배선(GL)에 형성되는 게이트 리던던시 구조에 대해서는 도 4 및 도 5와 관련하여 아래에서 자세히 후술한다.

복수의 서브 픽셀(SP) 각각의 비발광 영역(NEA)에 제3 트랜지스터(140)가 배치된다. 제3 트랜지스터(140)는 제3 게이트 전극(141), 제3 소스 전극(142), 제3 드레인 전극(143) 및 제3 액티브층(144)을 포함한다. 기준 배선(RL)과 게이트 배선(GL), 스토리지 커패시터(150)의 제2 커패시터 전극(152)에 전기적으로 연결된 제3 트랜지스터(140)는 센싱 트랜지스터(SET)일 수 있다.

먼저, 복수의 서브 픽셀(SP) 각각에서 기판(110)과 버퍼층(111) 사이에 제3 소스 전극(142)이 배치될 수 있다. 제3 소스 전극(142)은 복수의 고전위 전원 배선(VDDL), 복수의 데이터 배선(DL) 및 기준 배선(RL)과 동일 층에 배치되어, 동일한 물질로 이루어질 수 있다. 제3 소스 전극(142)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.

또한, 제3 소스 전극(142)은 스토리지 커패시터(150)를 이루는 제2 커패시터 전극(152)과도 전기적으로 연결될 수 있으며, 이에 대하여 후술하기로 한다.

한편, 제3 소스 전극(142)은 제1 트랜지스터(120)의 제1 액티브층(124)으로 입사되는 광을 차단하는 차광층으로 기능할 수 있다. 예를 들어, 제1 액티브층(124)에 광이 조사되면 누설 전류가 발생하여 제1 트랜지스터(120)의 신뢰성이 저하될 수 있다. 이때, 투명하지 않은 도전성 물질로 이루어진 제3 소스 전극(142)은 제1 액티브층(124) 및 제1 게이트 전극(121) 하부에 배치되어 기판(110) 하부에서 제1 액티브층(124)으로 입사하는 광을 차단할 수 있으므로, 제1 트랜지스터(120)의 신뢰성을 향상시킬 수 있다.

복수의 서브 픽셀(SP) 각각에서 버퍼층(111) 상에 제3 액티브층(144)이 배치될 수 있다. 제3 액티브층(144)은 버퍼층(111)에 형성된 컨택홀을 통해 제3 소스 전극(142)과 전기적으로 연결되고, 게이트 절연층(112)에 형성된 컨택홀을 통해 제3 드레인 전극(143)과 전기적으로 연결될 수 있다. 이때, 제3 액티브층(144)은 기준 배선(RL)과 연결되는 제3 드레인 전극(143)과 컨택홀을 통해 연결되어, 기준 배선(RL)으로부터 행 방향으로 연장될 수 있으므로 기준 브랜치 배선(RBL)이라 지칭될 수 있다. 제3 액티브층(144)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.

복수의 서브 픽셀(SP) 각각에서 게이트 절연층(112) 상에 제3 액티브층(144)과 중첩하도록 제3 게이트 전극(141)이 배치된다. 제3 게이트 전극(141)은 게이트 배선(GL)일 수 있다. 즉, 게이트 배선(GL)의 일부가 제3 게이트 전극(141)으로 기능할 수 있다. 제3 게이트 전극(141)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.

복수의 서브 픽셀(SP) 각각에서 게이트 절연층(112) 상에 제3 드레인 전극(143)이 배치된다. 제3 드레인 전극(143)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제3 액티브층(144)과 전기적으로 연결될 수 있다. 제3 드레인 전극(143)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.

제3 드레인 전극(143)은 기준 배선(RL)과 전기적으로 연결된다. 제3 드레인 전극(143)은 기준 배선(RL)과 일체로 이루어져, 기준 배선(RL)과 동일한 물질로 형성될 수 있다. 또는, 제3 드레인 전극(143)은 기준 배선(RL)과 컨택홀을 통해 연결된 게이트 금속층으로 이루어져, 제1 드레인 전극(123)과 동일층에 배치되고 동일한 물질로 형성될 수도 있다. 이에, 제3 드레인 전극(143)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.

적색 서브 픽셀(SPR), 백색 서브 픽셀(SPW), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG) 각각의 비발광 영역(NEA)에 스토리지 커패시터(150)가 배치된다. 스토리지 커패시터(150)는 한 프레임 동안 발광 소자(160)가 계속해서 동일한 상태를 유지하도록 제1 트랜지스터(120)의 제1 게이트 전극(121)과 제1 소스 전극(122) 사이의 전압을 저장할 수 있다. 스토리지 커패시터(150)는 제1 커패시터 전극(151) 및 제2 커패시터 전극(152)을 포함한다.

적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG) 각각에서 기판(110)과 버퍼층(111) 사이에 제1 커패시터 전극(151)이 배치된다. 제1 커패시터 전극(151)은 기판(110) 상에 배치된 도전성 구성요소 중 기판(110)에 가장 가깝게 배치될 수 있다. 따라서, 제1 커패시터 전극(151)과 제2 전극(163) 사이의 거리가 증가되어 제1 커패시터 전극(151)과 제2 전극(163) 사이에 발생할 수 있는 기생 커패시턴스가 최소화될 수 있다.

제1 커패시터 전극(151)은 제2 소스 전극(132)과 일체로 이루어져 제2 소스 전극(132)과 전기적으로 연결될 수 있다. 그리고 제1 커패시터 전극(151)은 버퍼층(111)에 형성된 컨택홀을 통해 제1 게이트 전극(121)과 전기적으로 연결될 수 있다. 즉, 제2 트랜지스터(130)의 제2 소스 전극(132)과 제1 트랜지스터(120)의 제1 게이트 전극(121a)은 제1 커패시터 전극(151)을 통해 전기적으로 연결될 수 있다. 제2 소스 전극(132)과 일체로 이루어진 제1 커패시터 전극(151)은 제2 소스 전극(132)과 동일한 물질로 이루어질 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금과 같은 도전성 물질로 구성될 수 있으나, 이에 제한되지 않는다.

이때, 제1 커패시터 전극(151)은 제1 게이트 전극(121) 및 제1 소스 전극(122)보다 아래에 배치된다. 제1 커패시터 전극(151)은 제1 소스 전극(122)과 중첩하여 배치된다.

적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG) 각각에서 게이트 절연층(112) 상에 제2 커패시터 전극(152)이 배치된다. 제2 커패시터 전극(152)은 제1 커패시터 전극(151)과 중첩하도록 제1 커패시터 전극(151) 상에 배치될 수 있다. 이때, 제2 커패시터 전극(152)과 제1 커패시터 전극(151) 사이에는 2개의 절연층, 즉, 버퍼층(111) 및 게이트 절연층(112)이 배치될 수 있다.

제2 커패시터 전극(152)은 적색 서브 픽셀(SPR), 백색 서브 픽셀(SPW), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 비발광 영역(NEA)에서의 빛샘을 방지할 수 있다. 구체적으로, 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 발광 영역(EA)에는 해당 픽셀과 대응되는 컬러 필터(170)가 배치되어 발광 소자(160)에서 발광된 백색 광이 적색, 청색 또는 녹색으로 변환될 수 있다. 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 비발광 영역(NEA)에서 의도하지 않은 광이 발광될 경우, 발광 영역(EA)에서 발광된 광과 비발광 영역(NEA)의 광이 혼합되어 각각의 서브 픽셀(SP)의 색좌표가 틀어질 수 있다. 이때, 제2 커패시터 전극(152)은 투명하지 않은 도전성 물질로 이루어져 발광 소자(160)의 하부에 배치될 수 있다. 따라서, 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 회로부에서 의도하지 않은 광이 발광되더라도, 제2 커패시터 전극(152)에 의하여 회로부에서 발광된 광이 기판(110)을 통과하는 것이 차단될 수 있다. 따라서, 회로부에서의 빛샘을 방지하고, 각각의 서브 픽셀(SP)에서의 색 순도를 향상시킬 수 있다.

제2 커패시터 전극(152)은 제1 소스 전극(122)과 일체로 이루어져 제1 소스 전극(122)과 전기적으로 연결될 수 있다. 제1 소스 전극(122) 중 제1 커패시터 전극(151)과 중첩하는 일부분은 제2 커패시터 전극(152)으로 정의될 수 있다. 제1 소스 전극(122)과 일체로 이루어진 제2 커패시터 전극(152)은 제1 소스 전극(122)과 동일한 물질로 이루어질 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금과 같은 도전성 물질로 구성될 수 있으나, 이에 제한되지 않는다.

정리하면, 스토리지 커패시터(150)의 제1 커패시터 전극(151)은 제2 소스 전극(132)과 일체로 이루어져, 제1 트랜지스터(120)의 제1 게이트 전극(121) 및 제2 트랜지스터(130)의 제2 소스 전극(132)과 전기적으로 연결될 수 있다. 그리고 제2 커패시터 전극(152)은 제1 소스 전극(122)과 일체로 이루어져, 제1 트랜지스터(120)의 제1 소스 전극(122) 및 제3 트랜지스터(140)의 제3 소스 전극(142)과 전기적으로 연결될 수 있다.

다음으로, 제1 트랜지스터(120), 제2 트랜지스터(130), 제3 트랜지스터(140), 스토리지 커패시터(150), 복수의 고전위 전원 배선(VDDL), 복수의 데이터 배선(DL), 기준 배선(RL) 및 게이트 배선(GL) 상에 패시베이션층(113)이 배치될 수 있다. 패시베이션층(113)은 패시베이션층(113) 하부의 구성을 보호하기 위한 절연층이다. 예를 들어, 패시베이션층(113)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 패시베이션층(113)은 실시예에 따라 생략될 수도 있다.

패시베이션층(113) 상에 복수의 컬러 필터(170)가 배치된다. 구체적으로, 평탄화층(114)과 패시베이션층(113) 사이에 복수의 컬러 필터(170)가 배치될 수 있다. 복수의 컬러 필터(170)는 제1 컬러 필터(171), 제2 컬러 필터(172) 및 제3 컬러 필터(173)를 포함한다. 예를 들어, 제1 컬러 필터(171)는 적색 컬러 필터이고, 제2 컬러 필터(172)는 청색 컬러 필터이며, 제3 컬러 필터(173)는 녹색 컬러 필터일 수 있다.

제1 컬러 필터(171)는 복수의 서브 픽셀(SP) 중 하나의 서브 픽셀(SP)의 발광 영역(EA)에서 기판(110)과 평탄화층(114) 사이에 배치될 수 있다. 제1 컬러 필터(171)는 복수의 서브 픽셀(SP) 중 하나의 서브 픽셀(SP)의 비발광 영역(NEA)에서 제1 트랜지스터(120)와 평탄화층(114) 사이에 배치될 수 있다. 예를 들어, 제1 컬러 필터(171)는 적색 컬러 필터일 수 있다. 제1 컬러 필터(171)는 적색 서브 픽셀(SPR)의 발광 영역(EA)에서 기판(110)과 평탄화층(114) 사이에 배치되고, 적색 서브 픽셀(SPR)의 비발광 영역(NEA)에서 평탄화층(114)과 제2 트랜지스터(130) 및 제3 트랜지스터(140) 사이에 배치될 수 있다. 구체적으로 제1 컬러 필터(171)는 발광 영역(EA)을 넘어서 게이트 배선(GL)이 배치되는 비발광 영역(NEA)의 일부 영역까지 확장될 수 있다.

제2 컬러 필터(172)는 복수의 서브 픽셀(SP) 중 다른 하나의 서브 픽셀(SP)의 발광 영역(EA)에서 기판(110)과 평탄화층(114) 사이에 배치될 수 있다. 제2 컬러 필터(172)는 복수의 서브 픽셀(SP) 중 다른 하나의 서브 픽셀(SP)의 비발광 영역(NEA)에서 제1 트랜지스터(120)와 평탄화층(114) 사이에 배치되며, 하나의 서브 픽셀(SP)의 비발광 영역(NEA)에서 제1 컬러 필터(171)와 평탄화층(114) 사이에 배치된다. 예를 들어, 제2 컬러 필터(172)는 청색 컬러 필터이며, 제2 컬러 필터(172)는 청색 서브 픽셀(SPB)의 발광 영역(EA)에서 기판(110)과 평탄화층(114) 사이에 배치되고, 청색 서브 픽셀(SPB)의 비발광 영역(NEA)에서 평탄화층(114)과 제2 트랜지스터(130) 및 제3 트랜지스터(140) 사이에 배치되며, 적색 서브 픽셀(SPR)의 비발광 영역(NEA)에서 제1 컬러 필터(171)와 평탄화층(114) 사이에 배치될 수 있다. 구체적으로 제2 컬러 필터(172)는 발광 영역(EA)을 넘어서 게이트 배선(GL)이 배치되는 비발광 영역(NEA)의 일부 영역까지 확장될 수 있다.

특히, 제2 컬러 필터(172)는 청색 서브 픽셀(SPB) 비발광 영역(NEA) 외에도 적색 서브 픽셀(SPR), 백색 서브 픽셀(SPW) 및 녹색 서브 픽셀(SPG) 각각의 비발광 영역(NEA)에서 기판(110)과 평탄화층(114) 사이에 배치될 수 있다.

구체적으로, 제2 컬러 필터(172)는 게이트 리페어를 위한 게이트 리던던시 구조를 포함하는 게이트 배선(GL) 상부에도 배치될 수 있다. 즉, 제2 컬러 필터(172)는 게이트 배선(GL)과 중첩하여 배치될 수 있다. 이는 게이트 리페어를 위한 레이저 공정 과정에서 제2 전극(163)에 발생할 수 있는 데미지를 제2 컬러 필터(172)가 막아줄 수 있기 때문이다. 제2 컬러 필터(172) 및 제1 컬러 필터(171)는 리페어 공정에서 사용되는 파장대의 레이저를 흡수할 수 있어, 레이저가 발광 소자(160)까지 도달하지 못해 발광 소자(160)에 발생할 수 있는 단락 불량을 방지할 수 있다. 이에 반해, 제3 컬러 필터(173)는 리페어 공정의 특정 파장대 레이저를 그대로 투과시켜버려 발광 소자(160)에 결함을 일으킬 수 있다. 또한, 제1 컬러 필터(171)는 리페어를 위한 레이저 공정 진행 시 흄(Hume)이 발생할 가능성이 높아 제2 컬러 필터(172)가 리페어 데미지를 방지하기 위해 게이트 배선(GL) 리페어 영역의 상부에 배치될 수 있다.

또한, 복수의 서브 픽셀(SP) 각각의 비발광 영역(NEA)에 배치되는 제1 컬러 필터(171)와 제2 컬러 필터(172)는 일부가 서로 중첩할 수 있다. 복수의 서브 픽셀(SP) 각각의 비발광 영역(NEA)에서 기판(110)과 평탄화층(114) 사이에 제1 컬러 필터(171)가 배치되고, 제1 컬러 필터(171)와 평탄화층(114) 사이에 제2 컬러 필터(172)가 배치될 수 있다. 그러므로, 복수의 서브 픽셀(SP) 각각의 비발광 영역(NEA)에서 제1 컬러 필터(171)와 제2 컬러 필터(172)는 서로 중첩하여 배치될 수 있다. 구체적으로, 도 3 내지 도 5를 참조하면, 게이트 배선(GL)의 제1 브릿지 라인(GBL1) 영역은 리페어 공정간 데미지를 방지하기 위해 제1 컬러 필터(171)와 제2 컬러 필터(172)가 서로 중첩할 수 있다.

제3 컬러 필터(173)는 복수의 서브 픽셀(SP) 중 또 다른 하나의 서브 픽셀(SP)의 발광 영역(EA)에 배치된다. 예를 들어, 제3 컬러 필터(173)는 녹색 컬러 필터이며, 제3 컬러 필터는 녹색 서브 픽셀(SPG)의 발광 영역(EA)에서 기판(110)과 평탄화층(114) 사이에 배치되고, 녹색 서브 픽셀(SPG)의 비발광 영역(NEA)에서 평탄화층(114)과 제2 트랜지스터(130) 및 제3 트랜지스터(140) 사이에 배치될 수 있다. 구체적으로 제3 컬러 필터(173)는 발광 영역(EA)을 넘어서 게이트 배선(GL)이 배치되는 비발광 영역(NEA)의 일부 영역까지 확장될 수 있다. 복수의 서브 픽셀(SP) 각각의 비발광 영역(NEA)에는 제3 컬러 필터(173)가 일부 영역에서 제2 컬러 필터(172)와 중첩하여 배치될 수 있다. 구체적으로, 도 3을 참조하면, 게이트 배선(GL)의 제1 브릿지 라인(GBL1)의 영역은 리페어 공정간 데미지를 방지하기 위해 제2 컬러 필터(172)와 제3 컬러 필터(173)가 서로 중첩할 수 있다.

한편, 컬러 필터(170)는 백색 서브 픽셀(SPW)의 발광 영역(EA)에는 배치되지 않고, 비발광 영역(NEA)에만 배치될 수 있다. 구체적으로, 발광 소자(160)는 백색 광을 발광하므로, 백색 서브 픽셀(SPW)에서는 발광 소자(160)로부터 발광된 광을 변환하기 위한 컬러 필터를 필요로 하지 않는다. 이에, 백색 서브 픽셀(SPW)의 발광 영역(EA)에는 별도의 컬러 필터가 배치되지 않을 수 있다.

패시베이션층(113) 및 컬러 필터(171, 172) 상에 평탄화층(114)이 배치될 수 있다. 평탄화층(114)은 제1 트랜지스터(120), 제2 트랜지스터(130), 제3 트랜지스터(140), 스토리지 커패시터(150), 복수의 고전위 전원 배선(VDDL), 복수의 데이터 배선(DL), 기준 배선(RL) 및 게이트 배선(GL)이 배치된 기판(110)의 상부를 평탄화하는 절연층이다. 평탄화층(114)은 유기 물질로 이루어질 수 있고, 예를 들어, 폴리이미드(Polyimide) 또는 포토아크릴(Photo Acryl)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.

복수의 서브 픽셀(SP) 각각에 발광 소자(160)가 배치된다. 복수의 서브 픽셀(SP) 각각에서 평탄화층(114) 상에 발광 소자(160)가 배치된다. 발광 소자(160)는 제1 전극(161), 발광층(162) 및 제2 전극(163)을 포함한다.

발광 영역(EA)에서 평탄화층(114) 상에 제1 전극(161)이 배치된다. 제1 전극(161)은 발광층(162)에 정공을 공급하므로, 일함수가 높은 도전성 물질로 이루어지며, 애노드로 지칭될 수도 있다. 제1 전극(161)은 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질로 형성될 수 있으나, 이에 제한되지 않는다.

한편, 본 발명의 일 실시예에 따른 표시 장치(100)가 탑 에미션(Top Emission) 방식인 경우, 발광층(162)으로부터 발광된 광이 제1 전극(161)에 반사되어 상부 방향, 즉 제2 전극(163) 측을 향하도록, 제1 전극(161)의 하부에 반사 효율이 우수한 금속 물질, 예를 들어, 알루미늄(Al) 또는 은(Ag)과 같은 물질로 이루어진 반사층이 추가될 수 있다. 반대로, 표시 장치(100)가 바텀 에미션(bottom emission) 방식인 경우, 제1 전극(161)은 투명 도전성 물질로만 이루어질 수 있다. 이하에서는 본 발명의 일 실시예에 따른 표시 장치(100)가 바텀 에미션 방식인 것으로 가정하여 설명하기로 한다.

발광 영역(EA) 및 비발광 영역(NEA)에서 제1 전극(161) 상에 발광층(162)이 배치된다. 발광층(162)은 복수의 서브 픽셀(SP)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 픽셀(SP)의 각각의 발광층(162)은 서로 연결되어 일체로 이루어질 수 있다. 발광층(162)은 하나의 발광층(162)으로 구성될 수도 있고, 서로 다른 색의 광을 발광하는 복수의 발광층(162)이 적층된 구조일 수 있다. 발광층(162)은 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 등의 유기층을 더 포함할 수 있다.

발광 영역(EA) 및 비발광 영역(NEA)에서 발광층(162) 상에 제2 전극(163)이 배치된다. 제2 전극(163)은 발광층(162)에 전자를 공급하므로, 일함수가 낮은 도전성 물질로 이루어지며, 캐소드로 지칭될 수도 있다. 제2 전극(163)은 복수의 서브 픽셀(SP)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 픽셀(SP) 각각의 제2 전극(163)은 서로 연결되어 일체로 이루어질 수 있다. 제2 전극(163)은 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질 또는 이테르븀(Yb) 합금으로 형성될 수 있고, 금속 도핑층이 더 포함될 수도 있으며, 이에 제한되지 않는다. 한편, 도 3 내지 도 5에 도시되지는 않았으나, 발광 소자(160)의 제2 전극(163)은 저전위 전원 배선과 전기적으로 연결되어, 저전위 전원 신호를 공급받을 수 있다.

발광 소자(160)는 제1 전극(161)으로부터 비발광 영역(NEA)을 향해 연장된 연장부를 포함한다. 연장부는 발광 영역(EA)의 제1 전극(161)으로부터 비발광 영역(NEA)의 제1 소스 전극(122)을 향해 연장되어, 평탄화층(114) 및 패시베이션층(113)에 형성된 컨택홀을 통해 제1 소스 전극(122)과 전기적으로 연결될 수 있다. 따라서, 발광 소자(160)의 제1 전극(161)은 연장부를 통해 제1 트랜지스터(120)의 제1 소스 전극(122)이자 스토리지 커패시터(150)의 제2 커패시터 전극(152)과 전기적으로 연결될 수 있다.

다음으로, 게이트 배선(GL) 관련하여 도 4 및 도 5를 참조하면, 게이트 배선(GL)은 복수의 서브 픽셀(SP) 각각으로 게이트 신호를 전달하는 배선으로, 복수의 서브 픽셀(SP)을 가로지르며 행 방향으로 연장된다. 게이트 배선(GL)은 타이밍 컨트롤러의 제어에 따라 스캔 신호가 순차적으로 공급되므로, 게이트 배선(GL)은 스캔 라인으로 지칭될 수도 있다. 도 3에서와 같이, 본 발명에서는 하나의 게이트 배선(GL)에 제2 트랜지스터(130)와 제3 트랜지스터(140)가 동작하는 1스캔 라인 구조를 중심으로 설명하지만, 게이트 배선(GL)이 2개인 2 스캔 라인의 경우에도 동일하게 적용될 수 있다.

특히, 게이트 배선(GL)은 복수의 데이터 배선(DL)들과 같은 수직의 신호 배선과 교차하는 영역에서 게이트 리던던시 구조를 사용할 수 있다. 게이트 리던던시 구조는 게이트 배선(GL)과 복수의 신호 배선들이 교차하는 영역에서만 게이트 배선(GL)을 두개의 라인으로 분기시켜 형성하는 구조이다. 게이트 리던던시 구조는 게이트 배선(GL)을 따라 연장되다 Y축 방향을 기준으로 아래로 분기되는 제1 브릿지 라인(GBL1) 및 위로 분기되는 제2 브릿지 라인(GBL2)을 포함할 수 있다.

게이트 배선(GL)의 제1 브릿지 라인(GBL1)은 제1 층으로 이루어질 수 있다. 여기서, 제1 층은 비발광 영역의 적어도 하나의 트랜지스터의 게이트 전극을 구성하는 금속층일 수 있다. 즉, 제1 브릿지 라인(GBL1)은 기존 게이트 배선(GL)과 동일한 물질로 이루어질 수 있다. 게이트 배선(GL) 및 제1 브릿지 라인(GBL1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.

한편, 게이트 배선(GL)의 제2 브릿지 라인(GBL2)은 제1 브릿지 라인(GBL1)과 서로 다른 층에 배치될 수 있다. 제2 브릿지 라인(GBL2)은 복수의 제1 컨택홀(CH1)을 통해 제1 브릿지 라인(GBL1)과 연결될 수 있다. 제2 브릿지 라인(GBL2)은 제1 층보다 하부에 배치되는 제2 층으로 구성될 수 있다. 여기서, 제2 층은 비발광 영역의 트랜지스터의 반도체층과 보조 금속층 중 적어도 하나를 포함할 수 있다. 또한 제2 층으로 구성되는 제2 브릿지 라인(GBL2)은 비발광 영역의 트랜지스터의 반도체층과 보조 금속층이 적층된 다중층 구조일 수 있다. 즉, 게이트 배선(GL)의 제2 브릿지 라인(GBL2)은 제2 액티브층(134)과 동일층에 배치되고, 동일 물질로 이루어질 수 있다. 제2 브릿지(GLB2)의 반도체층은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 제2 브릿지(GLB2)의 보조 금속층은 몰리티타늄(MoTi) 등과 같은 불투명 금속층으로 구성될 수 있다. 다만, 이에 제한되지 않고, 게이트 배선(GL)의 제2 브릿지 라인(GBL2)이 게이트 배선(GL)과 동일 층에 형성되고, 제2 브릿지 라인(GBL1)이 제2 액티브층(134)과 동일 층으로 형성될 수도 있다.

한편, 도 4 및 도 5를 참조하여 적색 서브 픽셀(SPR)과 백색 서브 픽셀(SPW) 사이 영역에 대해 설명하였으나, 도 4 및 도 5에 도시된 적색 서브 픽셀(SPR)과 백색 서브 픽셀(SPW) 사이에 대한 구조는 백색 서브 픽셀(SPW)과 청색 서브 픽셀(SPB) 사이 영역, 청색 서브 픽셀(SPB)과 녹색 서브 픽셀(SPG) 사이 영역, 녹색 서브 픽셀(SPG)과 적색 서브 픽셀(SPR) 사이 영역에도 동일하게 적용될 수 있다.

본 발명의 일 실시예에 따른 표시 장치(100)는 앞서 설명한 바와 같이 게이트 배선(GL)의 게이트 리던던시 구조에서, 제1 브릿지 라인(GBL1)은 게이트 배선(GL)과 동일한 물질로 형성하고, 제2 브릿지 라인(GBL2)은 제2 액티브층(134)과 동일하게 반도체층과 보조 금속층으로 형성될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시 장치(100)는 개구율이 향상되면서도 레이저 공정시 발생할 수 있는 데미지를 방지할 수 있다.

종래에는 게이트 배선은 복수의 데이터 배선들과 교차하는 영역에서, 리페어 공정시 레이저에 의한 배선이나 전극의 손상을 방지함과 더불어, 리페어 공정의 용이성을 부가하기 위해 게이트 리던던시 구조를 사용해왔다. 게이트 리던던시 구조는 게이트 배선과 복수의 데이터 배선들이 교차하는 영역에서만 게이트 배선을 두개의 라인으로 분기시켜 형성한다. 이때, 이종 라인 간의 교차 영역에서 이종 금속층 간에 쇼트 발생시, 게이트 배선의 분기 라인 중 하나를 제거하는 방식으로 쇼트 문제를 해결할 수 있었다. 구체적으로, 게이트 배선의 상부 브릿지 라인과 데이터 배선간에 쇼트 발생시, 상부 브릿지 라인의 데이터 배선 양측 영역을 레이저로 제거하면 쇼트로 인한 문제는 해소될 수 있었다.

다만, 게이트 리페어를 위해 레이저 공정을 진행할시, 레이저가 게이트 금속층을 뚫고 발광 소자(160)가 적층된 부분까지 도달할 수 있다. 레이저가 발광 소자(160)까지 도달하면 발광 소자(160)의 제1 전극(161)과 제2 전극(163) 사이 쇼트 불량이 발생할 수 있어 발광 소자(160)에 결함을 일으킬 수 있다. 이를 방지하기 위해, 종래에는 게이트 리페어가 이루어질 수 있는 게이트 배선의 상부에 리페어 보호층이 배치되어 왔다. 여기서, 리페어 보호층은 청색 파장대를 흡수하는 안료로 구성되는 청색 컬러 필터일 수 있다. 이는, 청색 컬러 필터와 적색 컬러 필터는 리페어 공정의 특정 파장대 레이저를 흡수할 수 있으나, 녹색 컬러 필터는 해당 파장대의 레이저를 그대로 투과시킬 수 있기 때문이다. 또한, 적색 컬러 필터는 리페어를 위한 레이저 공정 진행 시 흄이 발생할 가능성이 높아 청색 컬러 필터를 리페어 보호층으로서 게이트 배선 상부에 배치해왔다.

그러나, 고해상도 모델로 발전해갈수록, 게이트 배선 및 픽셀 구동에 필요한 배선들이 개구부, 즉 발광 영역에 인접하게 배치되었다. 이에 따라, 기존의 게이트 배선 상부 등에 리페어 보호층을 배치하기 어려운 문제점이 발생하게 되었다. 발광 영역에 리페어 보호층이 배치되면 투과율이 떨어져, 발광 영역 내에서 휘도 편차가 발생할 수 있고, 발광 소자(160)의 수명도 떨어질 수 있기 때문이다.

이에, 본 발명의 일 실시예에 따른 표시 장치(100)는 제2 브릿지 라인(GBL2)을 제2 액티브층(134)과 동일 층 및 동일 물질로 형성하고, 제1 브릿지 라인(GBL1)과 복수의 제1 컨택홀(CH1)을 형성하여 게이트 배선(GL)과 연결된다. 이에 따라, 본 발명의 표시 장치(100)에서는 제1 브릿지 라인(GBL1)과 제2 브릿지 라인(GBL2)을 연결시켜주는 복수의 제1 컨택홀(CH1)에 레이저를 처리하여 리페어 공정을 진행할 수 있다. 이는, 홀 리페어라고 지칭될 수 있다.

구체적으로, 제1 브릿지 라인(GBL1)에 쇼트 불량이 발생한 경우에는 게이트 배선(GL)을 제거할 수 있는 특정 파장대의 레이저를 제1 브릿지 라인(GBL1)에 조사하여 리페어 공정을 진행할 수 있다. 반면에, 제2 브릿지 라인(GBL2)에 쇼트 불량이 발생한 경우, 제2 브릿지 라인(GBL2)을 구성하는 제2 층이 제1 브릿지 라인(GBL1)을 구성하는 제1 층보다 하부에 배치되므로, 제2 층까지만 제거될 수 있는 특정 파장대의 레이저를 복수의 제1 컨택홀(CH1)에 조사하여 리페어 공정을 진행할 수 있다.

즉, 제2 브릿지 라인(GBL2)을 제2 층으로 형성함에 따라, 복수의 제1 컨택홀(CH1)을 통해 리페어 공정 진행이 가능하게 되어, 제2 브릿지 라인(GBL2)의 상부에는 리페어 보호층을 배치할 필요가 없다. 이에 따라, 제1 브릿지 라인(GBL1)의 상부에만 리페어 보호층을 배치할 수 있다. 결국, 리페어 보호층이 배치되는 영역이 발광 영역(EA)에서 멀어지게 되므로 개구율이 향상될 수 있다.

또한, 종래에는 게이트 리페어 공정을 진행하기 위해 게이트 브릿지 영역에 레이저를 조사하므로, 인접한 다른 배선들이나 개구부에 영향을 끼치지 않을 수 있는 마진 확보에 어려움이 있었다. 이에 반해, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 제1 컨택홀(CH1)에 레이저를 조사하면서 게이트 리페어 공정을 진행하기 때문에, 리페어를 진행할 수 있는 영역에 대한 마진도 기존의 리페어 방식보다 증가할 수 있다. 즉, 홀 리페어 공정을 통해 표시 장치(100)의 개구율을 확보하면서도 리페어 공정을 안정적으로 수행할 수 있다.

또한, 제2 층은 비발광 영역의 트랜지스터의 반도체층과 보조 금속층 중 적어도 하나를 포함할 수 있다. 즉, 제2 층의 반도체층은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있다. 이러한 반도체 물질을 게이트 배선(GL)의 제2 브릿지 라인(GBL2)에 배치한다면, 반도체 물질이 금속 물질보다 월등히 높은 투과율을 가지기 때문에, 배선 설계 자체에 있어서도 마진을 훨씬 더 확보할 수 있다.

다음으로, 도 6 및 도 7을 참조하면, 도 6은 도 3의 B 영역에 대한 확대도로, 도시의 편의를 위해 기준 배선(RL), 기준 브랜치 배선(RBL), 및 뱅크(BNK)만 도시하였다. 그리고. 도 7은 도 6의 Ⅶ-Ⅶ'에 대한 단면도로, 기판(110)부터 발광 소자(160)까지의 구성요소만 도시하였다.

앞서 설명하였듯이, 기준 배선(RL) 및 게이트 배선(GL)과 전기적으로 연결되는 제3 트랜지스터(140)는 제3 게이트 전극(141), 제3 소스 전극(142), 제3 드레인 전극(143) 및 제3 액티브층(144)을 포함한다.

기준 배선(RL)은 복수의 서브 픽셀(SP) 각각으로 기준 신호를 전달하는 배선으로, 백색 서브 픽셀(SPW)과 청색 서브 픽셀(SPB) 사이에 배치될 수 있다. 이때, 기준 배선(RL)은 복수의 서브 픽셀(SP) 각각으로 기준 신호를 전달하기 위해, 기준 배선(RL)으로부터 행 방향으로 연장될 수 있는 기준 브랜치 배선(RBL)과 연결될 수 있다. 여기서 기준 브랜치 배선(RBL)은 제3 액티브층(144)과 동일한 물질로 형성될 수 있다. 기준 브랜치 배선(RBL)은 제2 층, 즉 적어도 하나의 트랜지스터의 반도체층과 보조 금속층 중 적어도 하나를 포함할 수 있다. 반도체층은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 보조 금속층은 몰리티타늄(MoTi) 등과 같은 불투명 금속 물질로 이루어질 수 있다. 기준 브랜치 배선(RBL)은 발광 영역(EA) 내에서는 제2 층 중 반도체층을 도체화시켜 구성될 수 있고, 비발광 영역(NEA) 내에서는 제2 층 중 반도체층 및 보조 금속층을 모두 포함하여 구성될 수 있다.

기준 배선(RL)은 기판(110) 상에서 복수의 고전위 전원 배선(VDDL) 및 복수의 데이터 배선(DL)과 동일 층에 배치될 수 있고, 기준 브랜치 배선(RBL)은 제1 액티브층(124), 제2 액티브층(134) 및 제3 액티브층(144)과 동일 층에 배치될 수 있다. 이러한 기준 배선(RL)과 기준 브랜치 배선(RBL)을 연결시키기 위해 보조 기준 배선(RLb)이 이용될 수 있다. 보조 기준 배선(RLb)는 제1 게이트 전극(121), 제1 소스 전극(122) 및 제1 드레인 전극(123)과 동일 층에 배치되고, 동일 물질로 이루어질 수 있다. 보조 기준 배선(RLb)은 기준 배선(RL) 상에 배치된 컨택홀을 통해 기준 배선(RL)과 연결될 수 있고, 보조 기준 배선(RLb)은 기준 브랜치 배선(RBL) 즉, 제3 액티브층(144)과 복수의 제2 컨택홀(CH2)을 통해 연결될 수 있다.

다만, 보조 기준 배선(RLb)은 기준 배선(RL)으로부터 행 방향으로 연장되는 구조가 아닌, 기준 브랜치 배선(RBL)과 연결되는 복수의 제2 컨택홀(CH2)이 기준 배선(RL) 바로 옆에 배치되도록 함으로써 브릿지 구조 없이 방석 구조로 설계할 수 있다. 즉, 기준 브랜치 배선(RBL)이 기준 배선(RL)과 인접하게 배치되어, 복수의 제2 컨택홀(CH2)을 형성하기 위해 보조 기준 배선(RLb)이 행 방향으로 연장될 필요가 없으므로, 브릿지 구조 없이 보조 기준 배선(RLb)이 복수의 제2 컨택홀(CH2)을 포함할 수 있다. 이에 따라, 기준 브랜치 배선(RBL)과 보조 기준 배선(RLb)을 연결하는 복수의 제2 컨택홀(CH2) 및 보조 기준 배선(RLb) 모두 뱅크(BNK)와 중첩될 수 있다.

기존에는 보조 기준 배선은 평면상 기준 배선으로부터 행 방향으로 연장되는 구조로 설계되었다. 즉, 기준 브랜치 배선이 간격을 두고 기준 배선과 이격되게 설계되었기 때문에, 보조 기준 배선은 기준 배선으로부터 브릿지를 포함하는 구조로 연장되어, 기준 브랜치 배선과 중첩하는 곳에서 컨택홀을 뚫어 연결하였다. 이는 기준 배선 리페어 공정을 위해, 보조 기준 배선의 브릿지 영역에 레이저를 처리하기 위함이였다.

그러나, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 브릿지 영역이 아닌 복수의 제2 컨택홀(CH2)을 통해 리페어할 수 있으므로, 보조 기준 배선(RLb)의 브릿지 구조를 삭제하고, 보조 기준 배선(RLb)의 방석 구조 설계를 통해 복수의 제2 컨택홀(CH2)이 뱅크(BNK)와 중첩될 수 있다. 즉, 보조 기준 배선(RLb) 및 복수의 제2 컨택홀(CH2)이 뱅크(BNK) 외부 영역으로 돌출됨 없이 가려질 수 있다. 이에, 본 발명의 표시 장치(100)에서는 복수의 제2 컨택홀(CH2) 및 보조 기준 배선(RLb)이 뱅크(BNK)에 중첩되어 비발광 영역(NEA)내에만 배치되도록 설계되어, 개구율이 향상될 수 있다.

또한, 기존에는 브릿지 영역에 레이저를 처리하여 리페어 공정을 진행하기 위해서는 데미지를 방지하기 위해 상부에 리페어 보호층을 배치해야 했다.

그러나, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 브릿지 영역에 레이저를 조사하지 않고, 복수의 제2 컨택홀(CH2)을 통해 기준 배선(RL) 리페어 공정을 진행하므로 리페어 보호층을 배치하지 않을 수 있다. 즉, 본 발명의 일 실시예에 따른 표시 장치(100)와 같이 복수의 제2 컨택홀(CH2)에 레이저를 조사하는 홀 리페어의 경우, 기준 배선(RL) 리페어 공정을 진행하기 위해 기준 브랜치 배선(RBL) 즉, 제3 액티브층(144)까지만 제거될 수 있는 특정 파장대의 레이저를 복수의 제2 컨택홀(CH2)에 조사하여 리페어 공정을 진행할 수 있다. 즉, 홀 리페어 공정을 통해 보조 기준 배선(RLb) 및 복수의 제2 컨택홀(CH2) 상부에 리페어 보호층을 배치할 필요가 없다. 이에 따라, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 리페어 보호층이 배치되는 영역이 발광 영역(EA)에서 멀어지게 되므로 개구율이 더욱 향상될 수 있다.

다음으로, 도 8 및 도 9를 참조하면, 도 8은 도 3의 C 영역에 대한 확대도로, 도시의 편의를 위해 데이터 배선(DL), 데이터 브랜치 배선(DBL), 연결 전극(CE) 및 뱅크(BNK)만 도시하였다. 그리고, 도 9는 도 8의 Ⅸ-Ⅸ'에 대한 단면도로, 기판(110)부터 발광 소자(160)까지의 구성요소만 도시하였다.

앞서 설명하였듯이, 데이터 배선(DL) 및 게이트 배선(GL)과 전기적으로 연결되는 제2 트랜지스터(130)는 제2 게이트 전극(131), 제2 소스 전극(132), 제2 드레인 전극(133) 및 제2 액티브층(134)을 포함한다.

데이터 배선(DL)은 복수의 서브 픽셀(SP) 각각으로 데이터 신호를 전달하는 배선으로, 적색 서브 픽셀(SPR)과 백색 서브 픽셀(SPW) 사이에 제1 데이터 배선(DL1) 및 제2 데이터 배선(DL2)이 배치될 수 있고, 청색 서브 픽셀(SPB)과 녹색 서브 픽셀(SPG) 사이에 제3 데이터 배선(DL3) 및 제4 데이터 배선(DL4)이 배치될 수 있다. 이때, 데이터 배선(DL)은 복수의 서브 픽셀(SP) 각각으로 데이터 신호를 전달하기 위해, 데이터 배선(DL)으로부터 행 방향으로 연장될 수 있는 데이터 브랜치 배선(DBL)과 연결될 수 있다. 여기서 데이터 브랜치 배선(DBL)은 제2 액티브층(134)과 동일 물질로 이루어질 수 있다. 데이터 브랜치 배선(DBL)은 제2 층, 즉 적어도 하나의 트랜지스터의 반도체층과 보조 금속층 중 적어도 하나를 포함할 수 있다. 반도체층은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 보조 금속층은 몰리티타늄(MoTi) 등과 같은 불투명 금속층 물질로 이루어질 수 있다. 데이터 브랜치 배선은 발광 영역 내에서는 제2 층 중 반도체층을 도체화시켜 구성될 수 있고, 비발광 영역 내에서는 제2 층 중 반도체층 및 보조 금속층을 모두 포함하여 구성될 수 있다.

데이터 배선(DL)은 기판(110) 상에서 복수의 고전위 전원 배선(VDDL) 및 기준 배선(RL)과 동일 층에 배치될 수 있고, 데이터 브랜치 배선(DBL)은 제1 액티브층(124), 제2 액티브층(134) 및 제3 액티브층(144)과 동일 층에 배치될 수 있다. 이러한 데이터 배선(DL)과 데이터 브랜치 배선(DBL)을 연결시키기 위해 연결 전극(CE)이 이용될 수 있다. 연결 전극(CE)은 제1 게이트 전극(121), 제1 소스 전극(122) 및 제1 드레인 전극(123)과 동일 층에 배치되고, 동일 물질로 이루어질 수 있다. 즉, 연결 전극(CE)은 제1 층과 동일층으로 구성될 수 있다. 연결 전극(CE)은 데이터 브랜치 배선(DBL)과 복수의 제3 컨택홀(CH3)을 통해 연결될 수 있고, 연결 전극(CE)은 데이터 배선(DL)과 복수의 제4 컨택홀(CH4)을 통해 연결될 수 있다.

다만, 연결 전극(CE)은 데이터 배선(DL)으로부터 행 방향으로 연장되어 배치되는 구조가 아닌, 데이터 배선(DL)과 복수의 제4 컨택홀(CH4)을 통해 연결되고, 복수의 제4 컨택홀(CH4) 바로 옆에 배치되는 복수의 제3 컨택홀(CH3)을 통해 데이터 브랜치 배선(DBL)과 연결됨으로써, 브릿지 구조 없이 방석 구조로 설계할 수 있다. 즉, 데이터 브랜치 배선(DBL)이 데이터 배선(DL)과 인접하게 배치되어, 복수의 제3 컨택홀(CH3)을 형성하기 위해 연결 전극(CE)이 행 방향으로 연장될 필요가 없으므로, 브릿지 구조 없이 연결 전극(CE)이 복수의 제3 컨택홀(CH3)을 포함할 수 있다. 이에 따라, 데이터 브랜치 배선(DBL)과 연결 전극(CE)을 연결하는 복수의 제3 컨택홀(CH3), 데이터 배선(DL)과 연결 전극(CE)을 연결하는 복수의 제4 컨택홀(CH4) 및 연결 전극(CE) 모두 뱅크(BNK)와 중첩될 수 있다.

기존에 연결 전극은 평면상 데이터 배선으로부터 행 방향으로 연장된 위치에 배치되는 구조로 설계되었다. 즉, 데이터 브랜치 배선이 간격을 두고 데이터 배선과 이격되게 설계되었기 때문에, 연결 전극은 데이터 배선으로부터 브릿지를 포함하는 구조로 연장된 위치 중 데이터 브랜치 배선과 중첩되는 곳에서 컨택홀을 통해 연결되었다. 이는 데이터 배선 리페어 공정을 위해, 데이터 배선이 행 방향으로 연장된 브릿지 영역에 레이저를 처리하기 위함이였다.

그러나, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 브릿지 영역이 아닌 복수의 제3 컨택홀(CH3)을 통해 데이터 배선을 리페어할 수 있으므로, 데이터 배선(DL)의 행 방향으로 연장된 브릿지 영역을 삭제하고, 연결 전극(CE)의 방석 구조 설계를 통해 복수의 제3 컨택홀(CH3) 및 복수의 제4 컨택홀(CH4)이 뱅크(BNK)와 중첩될 수 있다. 즉, 연결 전극(CE), 복수의 제3 컨택홀(CH3) 및 복수의 제4 컨택홀(CH4)이 뱅크(BNK) 외부 영역으로 돌출됨 없이 가려질 수 있다. 이에, 본 발명의 표시 장치(100)에서는 복수의 제3 컨택홀(CH3), 복수의 제4 컨택홀(CH4) 및 연결 전극(CE)이 뱅크(BNK)에 중첩되어 비발광 영역(NEA)내에만 배치되도록 설계되었으므로, 개구율이 향상될 수 있다.

본 발명의 일 실시예에 따른 표시 장치(100)에서는 브릿지 영역에 레이저를 조사하지 않고, 복수의 제3 컨택홀(CH3)을 통해 데이터 배선(DL) 리페어 공정을 진행하므로 리페어 보호층을 배치하지 않을 수 있다. 즉, 본 발명의 일 실시예에 따른 표시 장치(100)와 같이 복수의 제3 컨택홀(CH3)에 레이저를 조사하는 홀 리페어의 경우, 데이터 배선(DL) 리페어 공정을 진행하기 위해 데이터 브랜치 배선(DBL) 즉, 제2 액티브층(134)까지만 제거될 수 있는 특정 파장대의 레이저를 복수의 제3 컨택홀(CH3)에 조사하여 리페어 공정을 진행할 수 있다. 즉. 홀 리페어 공정을 통해 연결 전극(CE), 복수의 제3 컨택홀(CH3) 및 복수의 제4 컨택홀(CH4) 상부에 리페어 보호층을 배치할 필요가 없다. 이에 따라, 리페어 보호층이 배치되는 영역이 발광 영역(EA)에서 멀어지게 되므로 개구율이 더욱 향상될 수 있다.

본 발명의 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.

본 발명의 일 실시예에 따른 표시 장치는 발광 영역 및 비발광 영역을 포함하고, 복수의 서브 픽셀이 정의된 기판, 비발광 영역에 배치되는 적어도 하나의 게이트 배선, 비발광 영역에 배치되고 적어도 하나의 게이트 배선과 교차하는 적어도 하나의 기준 배선 및 비발광 영역에 배치되고 적어도 하나의 게이트 배선과 교차하는 적어도 하나의 데이터 배선을 포함하고, 적어도 하나의 게이트 배선은 적어도 하나의 데이터 배선 및 적어도 하나의 기준 배선과 교차하는 영역에서 분기된 제1 브릿지 라인 및 제2 브릿지 라인을 포함하고, 제1 브릿지 라인과 제2 브릿지 라인은 서로 다른층에 배치되고 복수의 제1 컨택홀을 통해 연결될 수 있다.

본 발명의 다른 특징에 따르면, 제1 브릿지 라인은 제1 층으로 이루어지고, 제2 브릿지 라인은 제1 층보다 하부에 배치되는 제2 층으로 이루어질 수 있다.

본 발명의 또 다른 특징에 따르면, 비발광 영역에는 적어도 하나의 트랜지스터가 배치되고, 제1 층은 적어도 하나의 트랜지스터의 게이트 전극을 구성하는 금속층이고, 제2 층은 적어도 하나의 트랜지스터의 반도체층과 보조 금속층 중 적어도 하나를 포함할 수 있다.

본 발명의 또 다른 특징에 따르면, 보조 금속층은 불투명 금속층으로 구성될 수 있다.

본 발명의 또 다른 특징에 따르면, 제1 브릿지 라인의 상부에만 리페어 보호층이 배치될 수 있다.

본 발명의 또 다른 특징에 따르면, 리페어 보호층은 청색 파장대를 흡수하는 안료로 구성될 수 있다.

본 발명의 또 다른 특징에 따르면, 적어도 하나의 기준 배선에 연결되어 복수의 서브 픽셀에 기준 전압을 인가하는 적어도 하나의 기준 브랜치 배선을 더 포함할 수 있다.

본 발명의 또 다른 특징에 따르면, 적어도 하나의 기준 브랜치 배선은 제2 층과 동일층으로 구성될 수 있다.

본 발명의 또 다른 특징에 따르면, 적어도 하나의 기준 브랜치 배선과 적어도 하나의 기준 배선은 복수의 제2 컨택홀을 통해 연결되고, 복수의 제2 컨택홀은 뱅크와 중첩될 수 있다.

본 발명의 또 다른 특징에 따르면, 발광 영역 내에 배치되는 적어도 하나의 기준 브랜치 배선은 제2 층 중 반도체층을 도체화시켜 구성되고 비발광 영역 내에 배치되는 적어도 하나의 기준 브랜치 배선은 제2 층 중 반도체층 및 보조 금속층을 모두 포함하여 구성될 수 있다.

본 발명의 또 다른 특징에 따르면, 적어도 하나의 데이터 배선에 연결되어 복수의 서브 픽셀에 데이터 전압을 인가하는 적어도 하나의 데이터 브랜치 배선을 더 포함할 수 있다.

본 발명의 또 다른 특징에 따르면, 적어도 하나의 데이터 배선과 적어도 하나의 데이터 브랜치 배선을 연결하는 적어도 하나의 연결 전극을 더 포함할 수 있다.

본 발명의 또 다른 특징에 따르면, 적어도 하나의 데이터 브랜치 배선은 제2 층과 동일층으로 구성되고, 적어도 하나의 연결 전극은 제1 층과 동일층으로 구성될 수 있다.

본 발명의 또 다른 특징에 따르면, 적어도 하나의 데이터 브랜치 배선과 적어도 하나의 연결 전극은 복수의 제3 컨택홀을 통해 연결되고, 복수의 제3 컨택홀은 뱅크와 중첩될 수 있다.

본 발명의 또 다른 특징에 따르면, 적어도 하나의 데이터 배선과 적어도 하나의 연결 전극은 복수의 제4 컨택홀을 통해 연결되고, 복수의 제4 컨택홀은 뱅크와 중첩될 수 있다.

본 발명의 또 다른 특징에 따르면, 발광 영역 내에 배치되는 적어도 하나의 데이터 브랜치 배선은 제2 층 중 반도체층을 도체화시켜 구성되고, 비발광 영역 내에 배치되는 적어도 하나의 데이터 브랜치 배선은 제2 층 중 반도체층 및 보조 금속층을 모두 포함하여 구성될 수 있다.

본 발명의 일 실시예에 따른 표시 장치의 리페어 방법은, 적어도 하나의 게이트 배선, 적어도 하나의 게이트 배선과 교차하는 적어도 하나의 기준 배선 및 적어도 하나의 게이트 배선과 교차하는 적어도 하나의 데이터 배선과 배치되는 기판을 포함하고, 적어도 하나의 게이트 배선은 서로 다른 층에 배치되고 복수의 제1 컨택홀을 통해 연결되는 복수의 브릿지 배선을 포함하는 표시 장치의 리페어 방법에 있어서, 복수의 브릿지 배선 중 어느 하나 또는 복수의 제1 컨택홀에 레이저를 조사하여 적어도 하나의 게이트 배선을 리페어하는 제1 리페어 단계를 포함할 수 있다.

본 발명의 다른 특징에 따르면, 복수의 브릿지 배선은 적어도 하나의 데이터 배선 및 적어도 하나의 기준 배선과 교차하는 영역에서 분기된 제1 브릿지 라인 및 제2 브릿지 라인으로 구성되고, 제1 브릿지 라인은 제1 층으로 형성하고, 제2 브릿지 라인은 제1 층보다 하부에 배치되는 제2 층으로 형성할 수 있다.

본 발명의 또 다른 특징에 따르면, 제1 층은 트랜지스터의 게이트 전극을 구성하는 금속층으로 형성하고, 제2 층은 상기 트랜지스터의 반도체층과 보조금속층으로 형성할 수 있다.

본 발명의 또 다른 특징에 따르면, 표시 장치는 제1 브릿지 배선의 상부에만 리페어 보호층을 더 포함하고, 제1 리페어 단계에서, 레이저를 리페어 보호층과 제1 브릿지 배선이 중첩되는 영역에 조사할 수 있다.

본 발명의 또 다른 특징에 따르면, 표시 장치는 적어도 하나의 기준 배선에 연결되고 복수의 서브 픽셀에 기준 전압을 인가하는 적어도 하나의 기준 브랜치 배선, 적어도 하나의 기준 브랜치 배선과 적어도 하나의 기준 배선을 연결하는 복수의 제2 컨택홀 및 복수의 제2 컨택홀과 중첩되는 뱅크를 더 포함하고, 복수의 제2 컨택홀에 레이저를 조사하여 리페어하는 제2 리페어 단계를 더 포함할 수 있다.

본 발명의 또 다른 특징에 따르면, 표시 장치는 적어도 하나의 데이터 배선에 연결되어 복수의 서브 픽셀에 데이터 전압을 인가하는 적어도 하나의 데이터 브랜치 배선, 적어도 하나의 데이터 배선과 적어도 하나의 데이터 브랜치 배선을 연결하는 연결 전극, 데이터 브랜치 배선과 연결 전극을 연결하는 복수의 제3 컨택홀 및 복수의 제3 컨택홀과 중첩되는 뱅크를 더 포함하고, 복수의 제3 컨택홀에 레이저를 조사하여 리페어하는 제3 리페어 단계를 더 포함할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시 장치
TC: 타이밍 컨트롤러
DD: 데이터 구동부
GD: 게이트 구동부
DL: 데이터 배선
GL: 게이트 배선
PX: 복수의 픽셀
SP: 복수의 서브 픽셀
DATA: 데이터 전압
VDD: 고전위 전압
Vref: 기준 전압
VDDL: 고전위 전압 배선
VSS: 저전위 전압
SWT: 스위칭 트랜지스터
DT: 구동 트랜지스터
SET: 센싱 트랜지스터
SC: 스토리지 커패시터
N1: 제1 노드
N2: 제2 노드
N3: 제3 노드
160: 발광 소자
VDDL1: 제1 고전위 전원 배선
VDDL2: 제2 고전위 전원 배선
RL: 기준 배선
DL1: 제1 데이터 배선
DL2: 제2 데이터 배선
DL3: 제3 데이터 배선
DL4: 제4 데이터 배선
SPR: 적색 서브 픽셀
SPW: 백색 서브 픽셀
SPB: 청색 서브 픽셀
SPG: 녹색 서브 픽셀
EA: 발광 영역
NEA: 비발광 영역
GBL1: 제1 브릿지 라인
GBL2: 제2 브릿지 라인
CH1: 복수의 제1 컨택홀
RLb: 보조 기준 배선
RBL: 기준 브랜치 배선
CH2: 복수의 제2 컨택홀
CE: 연결 전극
DRL: 보조 데이터 배선
CH3: 복수의 제3 컨택홀
CH4: 복수의 제4 컨택홀
BNK: 뱅크
110: 기판
111: 버퍼층
112: 게이트 절연층
113: 패시베이션층
114: 평탄화층
120: 제1 트랜지스터
121: 제1 게이트 전극
122: 제1 소스 전극
123: 제1 드레인 전극
130: 제2 트랜지스터
131: 제2 게이트 전극
132: 제2 소스 전극
133: 제2 드레인 전극
140: 제3 트랜지스터
141: 제3 게이트 전극
142: 제3 소스 전극
143: 제3 드레인 전극
150: 스토리지 커패시터
151: 제1 커패시터 전극
152: 제2 커패시터 전극
160: 발광 소자
161: 제1 전극
162: 발광층
163: 제2 전극
170: 컬러 필터
171: 제1 컬러 필터
172: 제2 컬러 필터
173: 제3 컬러 필터

Claims

발광 영역 및 비발광 영역을 포함하고, 복수의 서브 픽셀이 정의된 기판;
상기 비발광 영역에 배치되는 적어도 하나의 게이트 배선;
상기 비발광 영역에 배치되고, 상기 적어도 하나의 게이트 배선과 교차하는 적어도 하나의 기준 배선; 및
상기 비발광 영역에 배치되고, 상기 적어도 하나의 게이트 배선과 교차하는 적어도 하나의 데이터 배선을 포함하고,
상기 적어도 하나의 게이트 배선은,
상기 적어도 하나의 데이터 배선 및 상기 적어도 하나의 기준 배선과 교차하는 영역에서 분기된 제1 브릿지 라인 및 제2 브릿지 라인을 포함하고,
상기 제1 브릿지 라인과 상기 제2 브릿지 라인은 서로 다른층에 배치되고 복수의 제1 컨택홀을 통해 연결되는, 표시 장치.
제1 항에 있어서,
상기 제1 브릿지 라인은 제1 층으로 이루어지고,
상기 제2 브릿지 라인은 상기 제1 층보다 하부에 배치되는 제2 층으로 구성되는, 표시 장치.
제2 항에 있어서,
상기 비발광 영역에는 적어도 하나의 트랜지스터가 배치되고,
상기 제1 층은 상기 적어도 하나의 트랜지스터의 게이트 전극을 구성하는 금속층이고,
상기 제2 층은 상기 적어도 하나의 트랜지스터의 반도체층과 보조 금속층 중 적어도 하나를 포함하는, 표시 장치.
제3 항에 있어서,
상기 보조 금속층은 불투명 금속층으로 구성되는, 표시 장치.
제2 항에 있어서,
상기 적어도 하나의 기준 배선에 연결되어 상기 복수의 서브 픽셀에 기준 전압을 인가하는 적어도 하나의 기준 브랜치 배선을 더 포함하는, 표시 장치.
제5 항에 있어서,
상기 적어도 하나의 기준 브랜치 배선은 상기 제2 층과 동일층으로 구성되는, 표시 장치.
제6 항에 있어서,
상기 적어도 하나의 기준 브랜치 배선과 상기 적어도 하나의 기준 배선은 복수의 제2 컨택홀을 통해 연결되고,
상기 복수의 제2 컨택홀은 뱅크와 중첩되는, 표시 장치.
제6 항에 있어서,
상기 발광 영역내에 배치되는 상기 적어도 하나의 기준 브랜치 배선은 상기 제2 층 중 반도체층을 도체화시켜 구성되고,
상기 비발광 영역내에 배치되는 상기 적어도 하나의 기준 브랜치 배선은 상기 제2 층 중 반도체층 및 보조 금속층을 모두 포함하여 구성되는, 표시 장치.
제2 항에 있어서,
상기 적어도 하나의 데이터 배선에 연결되어 상기 복수의 서브 픽셀에 데이터 전압을 인가하는 적어도 하나의 데이터 브랜치 배선을 더 포함하는, 표시 장치.
제9 항에 있어서,
상기 적어도 하나의 데이터 배선과 상기 적어도 하나의 데이터 브랜치 배선을 연결하는 적어도 하나의 연결 전극을 더 포함하는, 표시 장치.
제10 항에 있어서,
상기 적어도 하나의 데이터 브랜치 배선은 상기 제2 층과 동일층으로 구성되고,
상기 적어도 하나의 연결 전극은 상기 제1 층과 동일층으로 구성되는, 표시 장치.
제11 항에 있어서,
상기 적어도 하나의 데이터 브랜치 배선과 상기 적어도 하나의 연결 전극은 복수의 제3 컨택홀을 통해 연결되고,
상기 복수의 제3 컨택홀은 뱅크와 중첩되는, 표시 장치.
제12 항에 있어서,
상기 적어도 하나의 데이터 배선과 상기 적어도 하나의 연결 전극은 복수의 제4 컨택홀을 통해 연결되고,
상기 복수의 제4 컨택홀은 상기 뱅크와 중첩되는, 표시 장치.
제11 항에 있어서,
상기 발광 영역내에 배치되는 상기 적어도 하나의 데이터 브랜치 배선은 상기 제2 층 중 상기 반도체층을 도체화시켜 구성되고,
상기 비발광 영역내에 배치되는 상기 적어도 하나의 데이터 브랜치 배선은 상기 제2 층 중 상기 반도체층 및 상기 보조 금속층을 모두 포함하여 구성되는, 표시 장치.
적어도 하나의 게이트 배선, 상기 적어도 하나의 게이트 배선과 교차하는 적어도 하나의 기준 배선 및 상기 적어도 하나의 게이트 배선과 교차하는 적어도 하나의 데이터 배선이 배치되는 기판을 포함하고,
상기 적어도 하나의 게이트 배선은, 서로 다른층에 배치되고 복수의 제1 컨택홀을 통해 연결되는 복수의 브릿지 배선을 포함하는 표시 장치의 리페어 방법에 있어서,
상기 복수의 브릿지 배선 중 어느 하나 또는 상기 복수의 제1 컨택홀에 레이저를 조사하여 상기 적어도 하나의 게이트 배선을 리페어하는 제1 리페어 단계를 포함하는 표시 장치의 리페어 방법.
제15 항에 있어서,
상기 복수의 브릿지 배선은 상기 적어도 하나의 데이터 배선 및 상기 적어도 하나의 기준 배선과 교차하는 영역에서 분기된 제1 브릿지 라인 및 제2 브릿지 라인으로 구성되고,
상기 제1 브릿지 라인은 제1 층으로 형성하고,
상기 제2 브릿지 라인은 상기 제1 층보다 하부에 배치되는 제2 층으로 형성하는, 표시 장치의 리페어 방법.
제16 항에 있어서,
상기 제1 층은 트랜지스터의 게이트 전극을 구성하는 금속층으로 형성하고,
상기 제2 층은 상기 트랜지스터의 반도체층과 보조 금속층으로 형성하는, 표시 장치의 리페어 방법
제16 항에 있어서,
상기 표시 장치는 상기 제1 브릿지 라인의 상부에만 리페어 보호층을 더 포함하고,
상기 제1 리페어 단계에서, 상기 레이저를 상기 리페어 보호층과 상기 제1 브릿지 배선이 중첩되는 영역에 조사하는, 표시 장치의 리페어 방법.
제15 항에 있어서,
상기 표시 장치는,
상기 적어도 하나의 기준 배선에 연결되어 복수의 서브 픽셀에 기준 전압을 인가하는 적어도 하나의 기준 브랜치 배선;
상기 적어도 하나의 기준 브랜치 배선과 상기 적어도 하나의 기준 배선을 연결하는 복수의 제2 컨택홀; 및
상기 복수의 제2 컨택홀과 중첩되는 뱅크를 더 포함하고,
상기 복수의 제2 컨택홀에 레이저를 조사하여 리페어하는 제2 리페어 단계를 더 포함하는, 표시 장치의 리페어 방법.
제15 항에 있어서,
상기 표시 장치는,
상기 적어도 하나의 데이터 배선에 연결되어 복수의 서브 픽셀에 데이터 전압을 인가하는 적어도 하나의 데이터 브랜치 배선;
상기 적어도 하나의 데이터 배선과 상기 적어도 하나의 데이터 브랜치 배선을 연결하는 연결 전극;
상기 데이터 브랜치 배선과 상기 연결 전극을 연결하는 복수의 제3 컨택홀; 및
상기 복수의 제3 컨택홀과 중첩되는 뱅크를 더 포함하고,
상기 복수의 제3 컨택홀에 레이저를 조사하여 리페어하는 제3 리페어 단계를 더 포함하는, 표시 장치의 리페어 방법.