KR20220009734A - 발광표시장치 - Google Patents

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반명호
남주현
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Abstract

본 발명은 발광영역과 회로영역을 가지며 수평방향으로 배치된 서브 픽셀들을 포함하는 제1서브 픽셀 그룹; 상기 제1서브 픽셀 그룹의 하단에 위치하고, 상기 발광영역과 상기 회로영역을 가지며 상기 수평방향으로 배치된 서브 픽셀들을 포함하는 제2서브 픽셀 그룹; 및 상기 제1 및 제2서브 픽셀 그룹에 포함된 상기 서브 픽셀들에 고전위의 전원을 전달하기 위해 제1방향으로 배치된 제1전원라인을 포함하고, 상기 제1서브 픽셀 그룹과 상기 제2서브 픽셀 그룹은 상하 대칭 관계를 갖는 발광표시장치를 제공한다.

Description

발광표시장치{Light Emitting Display Device}
본 발명은 발광표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 발광표시장치(Light Emitting Display: LED), 양자점표시장치(Quantum Dot Display; QDD), 액정표시장치(Liquid Crystal Display: LCD) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치들은 서브 픽셀들을 포함하는 표시패널, 표시패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다.
위와 같은 표시장치들은 표시패널에 형성된 서브 픽셀들에 구동 신호 예컨대, 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.
한편, 앞서 설명한 표시장치들 중 발광표시장치는 빠른 응답속도, 고휘도 및 시야각이 넓은 전기적 그리고 광학적 특성과 더불어 유연한 형태로 구현할 수 있는 기구적 특성 등과 같이 많은 장점이 있다. 그러나 발광표시장치는 표시패널의 구성 및 제조방법 측면에서 개선점이 남아 있는바 이와 관련된 지속적인 연구가 필요하다.
본 발명은 기생 용량의 편차 발생을 방지 또는 최소화하여 서브 픽셀들 간의 휘도 편차(표시패널의 휘도 편차)를 개선 또는 최소화함과 더불어 리페어 공정에 용이한 서브 픽셀 구조를 갖는 표시장치를 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명은 발광영역과 회로영역을 가지며 수평방향으로 배치된 서브 픽셀들을 포함하는 제1서브 픽셀 그룹; 상기 제1서브 픽셀 그룹의 하단에 위치하고, 상기 발광영역과 상기 회로영역을 가지며 상기 수평방향으로 배치된 서브 픽셀들을 포함하는 제2서브 픽셀 그룹; 및 상기 제1 및 제2서브 픽셀 그룹에 포함된 상기 서브 픽셀들에 고전위의 전원을 전달하기 위해 제1방향으로 배치된 제1전원라인을 포함하고, 상기 제1서브 픽셀 그룹과 상기 제2서브 픽셀 그룹은 상하 대칭 관계를 갖는 발광표시장치를 제공한다.
상기 제1서브 픽셀 그룹의 회로영역과 상기 제2서브 픽셀 그룹의 회로영역은 상하 대칭 관계를 가질 수 있다.
상기 제1서브 픽셀 그룹의 발광영역과 상기 제2서브 픽셀 그룹의 발광영역은 상하 대칭 관계를 가질 수 있다.
상기 제1서브 픽셀 그룹에 포함된 서브 픽셀의 회로영역에 일단이 중첩하고 상기 제2서브 픽셀 그룹에 포함된 서브 픽셀의 회로영역에 타단이 중첩하는 리페어전극을 더 포함할 수 있다.
상기 리페어전극의 일단은 상기 제1서브 픽셀 그룹에 포함된 서브 픽셀의 회로영역에 연결되고, 상기 리페어전극의 타단은 상기 제2서브 픽셀 그룹에 포함된 서브 픽셀의 회로영역에 미연결될 수 있다.
상기 리페어전극의 일단은 상기 회로영역에 포함된 커패시터의 제2전극, 구동 트랜지스터의 제2전극, 센싱 트랜지스터의 제2전극 및 유기 발광다이오드의 애노드전극이 모두 접속된 노드에 전기적으로 연결될 수 있다.
상기 리페어전극은 상기 커패시터의 제2전극, 상기 구동 트랜지스터의 제2전극, 상기 센싱 트랜지스터의 제2전극을 덮는 절연층 상에 위치할 수 있다.
상기 제1서브 픽셀 그룹 및 상기 제2서브 픽셀 그룹은 좌우 대칭 관계를 갖는 서브 픽셀들과 좌우 비대칭 관계를 갖는 서브 픽셀들을 각각 포함하고, 상기 좌우 대칭 관계를 갖는 서브 픽셀들은 상기 제1전원라인과 상기 상기 제1서브 픽셀 그룹 및 상기 제2서브 픽셀 그룹에 포함된 서브 픽셀들에 연결되고 상기 제1방향으로 배치된 제1레퍼런스라인 사이에 위치할 수 있다.
상기 제1전원라인에 연결되고 상기 제1서브 픽셀 그룹과 상기 제2서브 픽셀 그룹 사이를 지나도록 상기 제1방향과 교차하는 제2방향으로 배치된 제1전원연결라인을 더 포함하고, 상기 리페어전극은 상기 제1전원연결라인과 일부 중첩할 수 있다.
상기 제1 및 제2서브 픽셀 그룹에 포함된 상기 서브 픽셀들에 저전위의 전원을 전달하기 위해 상기 제1전원라인과 이격하여 상기 제1방향으로 배치된 제2전원라인을 더 포함하고, 상기 제1전원라인과 상기 제2전원라인 사이에는 적어도 M(M은 6 이상의 자연수)개의 서브 픽셀이 위치할 수 있다.
상기 제1서브 픽셀 그룹에 스캔신호를 전달하는 제1서브 픽셀 그룹의 스캔라인과, 상기 제2서브 픽셀 그룹에 스캔신호를 전달하는 제2서브 픽셀 그룹의 스캔라인을 더 포함하고, 상기 제1서브 픽셀 그룹의 스캔라인과, 상기 제2서브 픽셀 그룹의 스캔라인은 상기 제1전원연결라인을 기준으로 상하 대칭 관계를 가질 수 있다.
상기 발광영역은 상기 제2방향보다 상기 제1방향이 긴 형상을 갖고, 상기 회로영역은 상기 제1방향보다 상기 제2방향이 긴 형상을 가지며, 상기 회로영역은 적어도 2개의 발광영역과 중첩하는 영역을 가질 수 있다.
상기 리페어전극은 상기 제1서브 픽셀 그룹에 포함된 서브 픽셀의 회로영역 및 상기 제2서브 픽셀 그룹에 포함된 서브 픽셀의 회로영역 내에서 상기 유기 발광다이오드와 상기 구동 트랜지스터 간의 전기적인 접촉을 위해 각각 마련된 전극콘택홀과 인접하도록 배치될 수 있다.
상기 리페어전극은 상기 제1서브 픽셀 그룹 및 상기 제2서브 픽셀 그룹에 포함된 서브 픽셀들 중에서 동일한 색을 발광하며 상하로 인접하는 두 개의 서브 픽셀을 전기적으로 연결하는 역할을 할 수 있다.
본 발명은 표시패널 제작 시 기생 용량의 편차 발생을 방지 또는 최소화하여 서브 픽셀들 간의 휘도 편차(표시패널의 휘도 편차)를 개선 또는 최소화할 수 있는 효과가 있다. 본 발명은 서브 픽셀의 트랜지스터에 포함된 전극과 스캔라인의 중첩영역을 균일하게 일렬 배치할 수 있는 구조를 제공하여 기생 용량의 편차 발생을 방지 또는 최소화할 수 있는 효과가 있다. 또한, 본 발명은 전류 전달 경로가 짧은 리페어전극을 기반으로 결함을 복구하여 수율을 향상할 수 있고, 복구 시 유발될 수 있는 IR 드랍 문제를 해소할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 유기전계발광표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이고, 도 3 및 도 4는 본 발명의 실시예에 따른 보상회로를 포함하는 서브 픽셀을 나타낸 등가 회로도들이다.
도 5는 도 4의 등가 회로를 기반으로 마련된 서브 픽셀들의 평면 배치 예시도이고, 도 6은 도 5에 도시된 서브 픽셀들의 발광색을 특정한 평면 배치 예시도이다.
도 7은 본 발명의 실시예를 설명하기 위한 서브 픽셀들의 등가 회로도이고, 도 8은 도 7에서 설명된 구조에 따른 이점을 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따라 표시패널 상에 배치되는 서브 픽셀 그룹의 최소 단위를 간략히 나타낸 평면도면이고, 도 10은 도 9에 도시된 서브 픽셀 그룹을 보다 상세히 나타낸 평면도이다.
도 11은 도 10의 PT1 영역의 확대도이고, 도 12는 도 11에 도시된 (1)-(1)'의 단면도이고, 도 13은 도 11에 도시된 (2)-(2)'의 단면도이고, 도 14는 도 11에 도시된 (3)-(3)'의 단면도이다.
도 15는 도 10의 PT2 영역의 확대도이고, 도 16은 도 10에서 하부전극 상에 위치하는 구조물을 제거한 도면이고, 도 17은 도 16에서 리페어전극들을 제외하고 제3절연층 상에 위치하는 구조물을 제거한 도면이고, 도 18은 도 17에 도시된 PT3 영역의 확대도이고, 도 19 내지 도 22는 도 18에 도시된 (4)-(4)'의 단면도를 기반으로 리페어전극의 단면 구조와 이를 이용한 리페어 방법을 설명하기 위한 도면들이다.
본 발명에 따른 표시장치는 텔레비전, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 자동차 전기장치, 스마트폰 등으로 구현될 수 있으며, 이에 한정되는 것은 아니다. 본 발명에 따른 표시장치는 발광표시장치(Light Emitting Display Apparatus: LED), 양자점표시장치(Quantum Dot Display Apparatus; QDD), 액정표시장치(Liquid Crystal Display Apparatus: LCD) 등으로 구현될 수 있다. 이하에서는 설명의 편의를 위해 빛을 직접 발광하는 방식으로 영상을 표현하는 발광표시장치를 일례로 한다. 발광표시장치는 무기 발광다이오드를 기반으로 구현되거나 유기 발광다이오드를 기반으로 구현될 수 있다. 이하에서는 설명의 편의를 위해 유기 발광다이오드를 기반으로 구현된 것을 일례로 설명한다.
아울러, 이하에서 설명되는 서브 픽셀은 n 타입 박막 트랜지스터를 포함하는 것을 일례로 설명하지만 이는 p 타입 박막 트랜지스터 또는 n 타입과 p 타입이 함께 존재하는 형태로 구현될 수도 있다. 박막 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 박막 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 박막 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, 박막 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다.
n 타입 박막 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 박막 트랜지스터에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 이와 달리, p 타입 박막 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 박막 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 그러나 박막 트랜지스터의 소스와 드레인은 인가된 전압에 따라 변경될 수 있다. 이를 반영하여, 이하의 설명에서는 소스와 드레인 중 어느 하나를 제1전극, 소스와 드레인 중 나머지 하나를 제2전극으로 설명한다.
아울러, 이하에서 설명하는 유기전계발광표시장치는 박막 트랜지스터가 위치하는 기판의 반대 방향으로 빛을 발광하는 상부 발광형(Top Emission Type)으로 구현되는 것을 일례로 한다. 그러나 본원의 유기전계발광표시장치는 박막 트랜지스터가 위치하는 기판 방향으로 빛을 발광하는 하부 발광형(Bottom Emission Type)으로 구현되거나 빛을 상부와 하부 양쪽으로 발광하는 양면 발광형(Double-sided Emission Type)으로 구현될 수도 있다.
도 1은 본 발명의 실시예에 따른 유기전계발광표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이고, 도 3 및 도 4는 본 발명의 실시예에 따른 보상회로를 포함하는 서브 픽셀을 나타낸 등가 회로도들이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 유기전계발광표시장치에는 영상 공급부(110), 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140), 표시패널(150) 및 전원 공급부(180) 등이 포함된다.
영상 공급부(110)(또는 호스트시스템)는 외부로부터 공급된 영상 데이터신호 또는 내부 메모리에 저장된 영상 데이터신호와 더불어 각종 구동신호를 출력한다. 영상 공급부(110)는 데이터신호와 각종 구동신호를 타이밍 제어부(120)에 공급할 수 있다.
타이밍 제어부(120)는 스캔 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 각종 동기신호(수직 동기신호인 Vsync, 수평 동기신호인 Hsync) 등을 출력한다.
타이밍 제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 영상 공급부(110)로부터 공급된 데이터신호(DATA)를 데이터 구동부(140)에 공급한다. 타이밍 제어부(120)는 IC(Integrated Circuit) 형태로 형성되어 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
스캔 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC) 등에 응답하여 스캔신호(또는 스캔전압)를 출력한다. 스캔 구동부(130)는 스캔라인들(GL1~GLm)을 통해 표시패널(150)에 포함된 서브 픽셀들에 스캔신호를 공급한다. 스캔 구동부(130)는 IC 형태로 형성되거나 게이트인패널(Gate In Panel) 방식으로 표시패널(150) 상에 직접 형성될 수 있으나 이에 한정되지 않는다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC) 등에 응답하여 데이터신호(DATA)를 샘플링 및 래치하고 감마 기준전압을 기반으로 디지털 형태의 데이터신호를 아날로그 형태의 데이터전압으로 변환하여 출력한다.
데이터 구동부(140)는 데이터라인들(DL1~DLn)을 통해 표시패널(150)에 포함된 서브 픽셀들에 데이터전압을 공급한다. 데이터 구동부(140)는 IC 형태로 형성되어 표시패널(150) 상에 실장되거나 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
전원 공급부(180)는 외부로부터 공급되는 외부 입력전압을 기반으로 고전위의 제1패널전원(EVDD)과 저전위의 제2패널전원(EVSS)을 생성 및 출력한다. 전원 공급부(180)는 제1패널전원 및 제2패널전원(EVDD, EVSS)뿐만아니라 스캔 구동부(130)의 구동에 필요한 전압(예: 스캔하이전압, 스캔로우전압)이나 데이터 구동부(140)의 구동에 필요한 전압(드레인전압, 하프드레인전압) 등을 생성 및 출력할 수 있다.
표시패널(150)은 스캔 구동부(130)와 데이터 구동부(140)를 포함하는 구동부로부터 출력된 스캔신호와 데이터전압을 포함하는 구동신호 그리고 전원 공급부(180)로부터 출력된 제1패널전원 및 제2패널전원(EVDD, EVSS)에 대응하여 영상을 표시한다. 표시패널(150)의 서브 픽셀들은 직접 빛을 발광한다.
표시패널(150)은 유리, 실리콘, 폴리이미드 등 강성 또는 연성을 갖는 기판을 기반으로 제작될 수 있다. 그리고 빛을 발광하는 서브 픽셀들은 적색, 녹색 및 청색을 포함하는 픽셀 또는 적색, 녹색, 청색 및 백색을 포함하는 픽셀로 이루어질 수 있으나 이에 한정되지 않는다.
예컨대, 하나의 서브 픽셀(SP)에는 스위칭 트랜지스터(SW)와 구동 트랜지스터, 스토리지 커패시터, 유기 발광다이오드 등을 포함하는 픽셀회로(PC)가 포함된다. 유기전계발광표시장치에서 사용되는 서브 픽셀(SP)은 빛을 직접 발광하는바 회로의 구성이 복잡하다. 또한, 빛을 발광하는 유기 발광다이오드는 물론이고 유기 발광다이오드에 구동전류를 공급하는 구동 트랜지스터 등의 열화를 보상하는 보상회로 등이 다양하다. 따라서, 서브 픽셀(SP)에 포함된 픽셀회로(PC)를 블록형태로 도시하였음을 참조한다.
한편, 위의 설명에서는 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 등을 각각 개별적인 구성인 것처럼 설명하였다. 그러나 발광표시장치의 구현 방식에 따라 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 중 하나 이상은 하나의 IC 내에 통합될 수 있다.
도 3 및 도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 보상회로를 포함하는 서브 픽셀은 스위칭 트랜지스터(SW), 센싱 트랜지스터(ST), 구동 트랜지스터(DT), 커패시터(CST), 및 유기 발광다이오드(OLED)를 포함할 수 있다.
구동 트랜지스터(DT)는 커패시터(CST)의 제1전극에 게이트전극이 연결되고 제1전원라인(EVDD)에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 커패시터(CST)는 구동 트랜지스터(DT)의 게이트전극에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DT)의 제2전극에 애노드전극이 연결되고 제2전원라인(EVSS)에 캐소드전극이 연결된다.
스위칭 트랜지스터(SW)는 제1A스캔라인(GL1a) 또는 제1스캔라인(GL1)에 게이트전극이 연결되고 제1데이터라인(DL1)에 제1전극이 연결되고 구동 트랜지스터(DT)의 게이트전극에 제2전극이 연결된다. 센싱 트랜지스터(ST)는 제1B스캔라인(GL1b) 또는 제1스캔라인(GL1)에 게이트전극이 연결되고 제1레퍼런스라인(VREF1)에 제1전극이 연결되고 센싱노드인 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다.
센싱 트랜지스터(ST)는 구동 트랜지스터(DT)와 유기 발광다이오드(OLED)의 열화나 문턱전압 등을 보상하기 위해 추가된 보상회로이다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DT)와 유기 발광다이오드(OLED) 사이에 정의된 센싱노드를 통해 센싱값을 취득한다. 센싱 트랜지스터(ST)로부터 취득된 센싱값은 제1레퍼런스라인(VREF1)을 통해 서브 픽셀의 외부에 마련된 외부 보상 회로로 전달된다.
도 3 및 도 4에 도시된 바와 같이, 스위칭 트랜지스터(SW)의 게이트전극과 센싱 트랜지스터(ST)의 게이트전극은 서브 픽셀의 구동 방식 등에 따라 분리된 구조를 취하거나 공통으로 연결된 구조를 취할 수 있다. 따라서, 본 발명은 도 3 및 도 4의 구조를 모두 포함할 수 있으나 이하에서는 설명의 편의를 위해, 스위칭 트랜지스터(SW)의 게이트전극과 센싱 트랜지스터(ST)의 게이트전극이 하나의 제1스캔라인(GL1)에 공통으로 연결된 구조를 일례로 설명한다.
도 5는 도 4의 등가 회로를 기반으로 마련된 서브 픽셀들의 평면 배치 예시도이고, 도 6은 도 5에 도시된 서브 픽셀들의 발광색을 특정한 평면 배치 예시도이다.
도 5에 도시된 바와 같이, 본 발명에 따르면, 제1 내지 제6서브 픽셀(SP1 ~ SP6)의 일측 외곽인 제1서브 픽셀(SP1)의 좌측에는 제1방향(수직)을 따라 제1전원라인(EVDD)이 배치되고, 타측 외곽인 제6서브 픽셀(SP6)의 우측에는 제1방향을 따라 제2전원라인(EVSS)이 배치될 수 있다. 즉, 제1전원라인(EVDD)과 제2전원라인(EVSS) 사이에는 적어도 M(M은 6 이상의 자연수)개의 서브 픽셀이 위치할 수 있다.
그리고 제1 내지 제6서브 픽셀(SP1 ~ SP6)의 발광영역(EMA)과 중첩하는 영역에는 제2방향(수평)을 따라 상호 이격된 제N-1스캔라인(GL[n-1])과 제N스캔라인(GL[n])이 배치될 수 있다. 제1전원라인(EVDD)과 제2전원라인(EVSS) 사이에는 제12데이터라인(DL_12), 제31데이터라인(DL_31), 제1레퍼런스라인(VREF1) 및 제23데이터라인(DL_23)이 배치될 수 있다.
제1 및 제2서브 픽셀(SP1, SP2)은 제12데이터라인(DL_12)과 제31데이터라인(DL_31) 사이에 배치되고, 제3 및 제4서브 픽셀(SP3, SP4)은 제31데이터라인(DL_31)과 제1레퍼런스라인(VREF1) 사이에 배치되고, 제5 및 제6서브 픽셀(SP5, SP6)은 제1레퍼런스라인(VREF1)과 제23데이터라인(DL_23) 사이에 배치될 수 있다.
제12데이터라인(DL_12), 제31데이터라인(DL_31), 및 제23데이터라인(DL_23)의 경우 하나의 데이터라인을 통해 각기 다른 시간 동안 각기 다른 데이터전압을 전달할 수 있다. 예컨대, 제12데이터라인(DL_12)의 경우 제1시간에는 제1데이터전압을 전달하고 제2시간에는 제2데이터전압을 전달할 수 있다. 이와 같은 구동이 가능한 이유는 제N-1스캔라인(GL[n-1])과 제N스캔라인(GL[n])을 통해 전달되는 스캔신호의 주사시간이 다르기 때문이다.
제1 내지 제6서브 픽셀(SP1 ~ SP6)은 각기 빛을 발광하는 유기 발광다이오드를 갖는 발광영역(EMA)(또는 개구영역), 유기 발광다이오드를 구동하는 회로(트랜지스터 등)를 갖는 회로영역(DRA1 ~ DRA6) 및 발광영역(EMA)과 회로영역(DRA1 ~ DRA6) 간의 접속(전기적 연결)을 위한 전극콘택홀(CH)을 포함할 수 있다.
빛을 발광하는 유기 발광다이오드가 형성되는 발광영역(EMA)은 제2방향보다 제1방향이 긴 형상(예: 타원 형상)을 갖고, 유기 발광다이오드를 구동하는 회로(트랜지스터 등)가 형성되는 회로영역(DRA1 ~ DRA6)은 제1방향보다 제2방향이 긴 형상(예: 쿼드 형상)을 가질 수 있다. 발광영역(EMA)은 모두 동일한 크기를 가질 수 있으나 발광재료의 특성이나 수명을 고려하여 적어도 하나가 다른 크기를 가질 수도 있다.
회로영역(DRA1 ~ DRA6)은 제1방향보다 제2방향이 긴 형상(쿼드 형상)을 가지므로 적어도 2개의 발광영역과 중첩하는 영역을 가질 수 있다. 발광영역(EMA)을 제외한 다른 모든 영역은 빛을 발광하지 않는 비발광영역으로 정의될 수 있다. 그리고 비발광영역에는 회로영역(DRA1 ~ DRA6), 신호라인영역(DL_12, DL_31, VREF1, DL_23), 전원라인영역(EVDD, EVSS) 등이 포함될 수 있다.
제1회로영역(DRA1)에 포함된 전극콘택홀(CH)은 제1서브 픽셀(SP1)에 포함된 유기 발광다이오드의 전극에 접속되고, 제2회로영역(DRA2)에 포함된 전극콘택홀(CH)은 제2서브 픽셀(SP2)에 포함된 유기 발광다이오드의 전극에 접속되고, 제3회로영역(DRA3)에 포함된 전극콘택홀(CH)은 제3서브 픽셀(SP3)에 포함된 유기 발광다이오드의 전극에 접속되고, 제4회로영역(DRA4)에 포함된 전극콘택홀(CH)은 제4서브 픽셀(SP4)에 포함된 유기 발광다이오드의 전극에 접속되고, 제5회로영역(DRA4)에 포함된 전극콘택홀(CH)은 제5서브 픽셀(SP5)에 포함된 유기 발광다이오드의 전극에 접속되고, 제6회로영역(DRA6)에 포함된 전극콘택홀(CH)은 제6서브 픽셀(SP6)에 포함된 유기 발광다이오드의 전극에 접속될 수 있다.
제1 내지 제6회로영역(DRA1 ~ DRA6)은 제1 내지 제6서브 픽셀(SP1 ~ SP6)의 발광영역(EMA)과 일부 중첩할 수 있다. 제1 내지 제6회로영역(DRA1 ~ DRA6)은 제1방향보다 제2방향이 긴 형상을 가짐에 따라, 제N-1스캔라인(GL[n-1])의 상단에 위치하는 회로영역(DRA1, DRA4, DRA6)과 제N스캔라인(GL[n])의 하단에 위치하는 회로영역(DRA2, DRA3, DRA5)으로 구분될 수 있다. 전극콘택홀(CH)은 회로영역(DRA1 ~ DRA6) 내에 위치하지만, 제1 내지 제6서브 픽셀(SP1 ~ SP6)에 포함된 발광영역(EMA)에 대응하여 위치가 달라질 수 있다.
도 6에 도시된 바와 같이, 제1 내지 제6서브 픽셀(SP1 ~ SP6)은 각각 제1적색 서브 픽셀(SPR1), 제1녹색 서브 픽셀(SPG1), 제1청색 서브 픽셀(SPB1), 제2적색 서브 픽셀(SPR2), 제2녹색 서브 픽셀(SPG2), 제2청색 서브 픽셀(SPRB2)로 특정될 수 있다. 그리고 제1전원라인(EVDD)과 제2전원라인(EVSS) 사이의 신호라인들은 RG데이터라인(DL_RG), BR데이터라인(DL_BR), 제1레퍼런스라인(VREF1) 및 GB데이터라인(DL_GB)으로 특정될 수 있다.
제1적색 서브 픽셀(SPR1), 제1녹색 서브 픽셀(SPG1), 제1청색 서브 픽셀(SPB1), 제2적색 서브 픽셀(SPR2), 제2녹색 서브 픽셀(SPG2), 제2청색 서브 픽셀(SPRB2)의 발광영역(EMA)은 제1방향으로 긴 형상을 가질 수 있다. 그리고 이들 중 적어도 두 개인 제1적색 서브 픽셀(SPR1) 및 제2적색 서브 픽셀(SPR2)에 포함된 발광영역(EMA)은 다른 두 개인 제1녹색 서브 픽셀(SPG1), 제1청색 서브 픽셀(SPB1)에 포함된 발광영역(EMA)보다 높은 위치에 배치될 수 있다.
점선 안의 서브 픽셀들에서 볼 수 있듯이, 제1적색 서브 픽셀(SPR1) 및 제1녹색 서브 픽셀(SPG1)은 인접하는 제1청색 서브 픽셀(SPB1) 및 제2적색 서브 픽셀(SPR2)과 좌우 대칭하는 배치 구조를 가질 수 있다. 이때, 기준이 되는 지점은 BR데이터라인(DL_BR)이다. 그리고 점선 밖의 서브 픽셀들에서 볼 수 있듯이, 제2녹색 서브 픽셀(SPG2) 및 제2청색 서브 픽셀(SPRB2)은 자신과 인접하는 제1청색 서브 픽셀(SPB1) 및 제2적색 서브 픽셀(SPR2)과 좌우 비대칭 관계를 가질 수 있다. 그러나 녹색 서브 픽셀(SPG2) 및 제2청색 서브 픽셀(SPRB2)은 자신과 이격하는 제1적색 서브 픽셀(SPR1) 및 제1녹색 서브 픽셀(SPG1)과 좌우 대칭하는 배치 구조를 가질 수 있다. 이때, 기준되는 지점은 BR데이터라인(DL_BR), 제1청색 서브 픽셀(SPB1), 제2적색 서브 픽셀(SPR2) 및 제1레퍼런스라인(VREF1)이다.
도 5 및 도 6과 같은 형태로 서브 픽셀들, 신호라인들 및 전원라인들을 배치하면, 서브 픽셀들의 발광영역을 가로지르도록 스캔라인들을 배치할 수 밖에 없을 때 스캔라인들 간의 기생 용량 발생 조건을 유사하게 만들어 줄 수 있다. 그 이유는 모든 영역에 걸쳐 스캔라인들의 배선폭을 유사하게 형성할 수 있고 스캔라인들이 다른 신호라인들 및 전원라인들과 인접하거나 중첩하는 영역 또한 유사하게 형성할 수 있기 때문이다. 또한, 도 5 및 도 6과 같은 형태로 서브 픽셀들, 신호라인들 및 전원라인들을 배치하면, 표시패널의 제조 공정 상에서 발생할 수 있는 결함을 복구하기 위한 리페어 공정을 용이하게 실시할 수 있는 픽셀 리던던시(Pixel Redundancy)가 가능하다.
도 7은 본 발명의 실시예를 설명하기 위한 서브 픽셀들의 등가 회로도이고, 도 8은 도 7에서 설명된 구조에 따른 이점을 설명하기 위한 도면이다.
도 7 및 도 8에 도시된 바와 같이, 제1녹색 서브 픽셀(SPG1)과 제11녹색 서브 픽셀(SPG11)은 RG데이터라인(DL_RG)과 제1레퍼런스라인(VREF1)에 연결된다. 그러나 제1녹색 서브 픽셀(SPG1)은 제N스캔라인(GL[n])을 통해 공급된 제N스캔신호에 대응하여 동작할 수 있고, 제11녹색 서브 픽셀(SPG11)은 제N+1스캔라인(GL[n+1])을 통해 공급된 제N+1스캔신호에 대응하여 동작할 수 있다.
제N스캔라인(GL[n])통해 공급되는 제N스캔신호는 제N+1스캔라인(GL[n+1])을 통해 공급되는 제N+1스캔신호보다 앞선다. 즉, 제1녹색 서브 픽셀(SPG1)이 동작한 다음 제11녹색 서브 픽셀(SPG11)이 동작할 수 있다. 그러므로, 평면 상에서 보았을 때, 제1녹색 서브 픽셀(SPG1)은 상단 서브 픽셀로 정의되고, 제11녹색 서브 픽셀(SPG11)은 하단 서브 픽셀로 정의될 수 있다.
상단과 하단에 인접 배치된 제1녹색 서브 픽셀(SPG1)과 제11녹색 서브 픽셀(SPG11) 사이에는 리페어전극(RE)이 위치할 수 있다. 리페어전극(RE)은 제1녹색 서브 픽셀(SPG1)의 제N노드(Nn)와 제11녹색 서브 픽셀(SPG11)의 제N+1노드(Nn+1)를 전기적으로 연결할 수 있다.
제1녹색 서브 픽셀(SPG1)의 제N노드(Nn)는 커패시터(CST)의 제2전극, 구동 트랜지스터(DT)의 제2전극, 센싱 트랜지스터(ST)의 제2전극 및 유기 발광다이오드(OLED)의 애노드전극이 모두 접속된 노드이다. 이는 제11녹색 서브 픽셀(SPG11)의 제N+1노드(Nn+1) 또한 마찬가지이다.
제1녹색 서브 픽셀(SPG1)과 제11녹색 서브 픽셀(SPG11)은 상하 인접하며 동일한 녹색을 발광하기 때문에 표시패널(150)의 제조 공정 상에서 두 서브 픽셀 중 하나에 결함(DPP)이 발생할 경우, 리페어전극(RE)을 활용한 복구(리페어 공정)가 가능하다. 또한, 리페어전극(RE)의 길이를 짧게 형성할 수 있기 때문에 공정 상의 불이점 또한 해소할 수 있다.
도 9는 본 발명의 실시예에 따라 표시패널 상에 배치되는 서브 픽셀 그룹의 최소 단위를 간략히 나타낸 평면도면이고, 도 10은 도 9에 도시된 서브 픽셀 그룹을 보다 상세히 나타낸 평면도이다.
도 9에 도시된 바와 같이, 본 발명의 실시예에 따른 표시패널은 제1서브 픽셀 그룹(SPGG1)과 제2서브 픽셀 그룹(SPGG2)이 반복 배치된 구조를 가질 수 있다. 제1서브 픽셀 그룹(SPGG1)과 제2서브 픽셀 그룹(SPGG2)은 제N스캔라인(GL[n])과 제N+1스캔라인(GL[n+1]) 사이에 제2방향을 따라 존재하는 가상의 분리선(CA)을 기준으로 상하 대칭할 수 있다. 가상의 분리선(CA)은 이하 전원라인(EVDD)에 연결된 전원연결라인으로 정의될 수 있는데 이는 이하에서 설명된다.
여기서, 제1서브 픽셀 그룹(SPGG1)은 도 6에서 설명한 바와 같은 배치 구조를 가질 수 있다. 그리고 제1서브 픽셀 그룹(SPGG1)과 제2서브 픽셀 그룹(SPGG2)에 각각 포함된 서브 픽셀들의 회로 구성과 이들의 접속 관계는 도 8에서 설명한 등가 회로와 같을 수 있다.
한편, 도 9에서, 제1서브 픽셀 그룹(SPGG1)에 포함된 서브 픽셀들에 연결된 스캔라인들(GL[n-1], GL[n])은 제1서브 픽셀 그룹의 스캔라인으로 정의될 수 있고, 제2서브 픽셀 그룹(SPGG2)에 포함된 서브 픽셀들에 연결된 스캔라인들(GL[n+1], GL[n+2])은 제2서브 픽셀 그룹의 스캔라인으로 정의될 수 있다.
도 9에서 간략히 도시한 제1서브 픽셀 그룹(SPGG1)과 제2서브 픽셀 그룹(SPGG2)을 보다 상세히 나타내면 도 10과 같은 구조를 가질 수 있다. 도 8, 도 9 및 도 10을 함께 참고하면, 상하 인접하는 제1서브 픽셀 그룹(SPGG1)과 제2서브 픽셀 그룹(SPGG2) 사이에는 서브 픽셀들의 리페어 공정을 위한 리페어전극(CH2_RE)이 배치될 수 있다.
회로영역(DRA1 ~ DRAB12)에 포함된 유기 발광다이오드의 하부전극은 구동 트랜지스터와의 전기적 연결을 위한 전극콘택홀(CH1)을 포함하는 구조이므로, 전극콘택홀(CH1)과 하부전극(LE)을 합쳐서 "CH1_LE"로 나타내었음을 참고한다. 기타, 제1전원라인(EVDD)에 연결된 제1전원연결라인(EVDDC) 등에 대해서는 이하의 확대도 및 단면도 등을 참고하여 설명한다.
도 11은 도 10의 PT1 영역의 확대도이고, 도 12는 도 11에 도시된 (1)-(1)'의 단면도이고, 도 13은 도 11에 도시된 (2)-(2)'의 단면도이고, 도 14는 도 11에 도시된 (3)-(3)'의 단면도이다.
도 11을 참고하면, 제1적색 서브 픽셀(SPR1)과 제1녹색 서브 픽셀(SPG1)의 일부가 도시된다. 제1적색 서브 픽셀(SPR1)과 제1녹색 서브 픽셀(SPG1)을 참고하여 총 3군데에서 볼 수 있는 서브 픽셀의 층간 구조를 설명하면 다음의 도 12 내지 도 14와 같다.
먼저, 도 11 및 도 12를 함께 참고하여 센싱 트랜지스터(ST)가 위치하는 영역의 단면을 설명하면 다음과 같다. 기판(GLS) 상에는 제1광차단층(LSa)이 위치한다. 제1광차단층(LSa)은 단일층으로 형성되거나 도시된 바와 같이 다중층으로 형성될 수 있다. 제1광차단층(LSa)은 외부광의 입사를 차단할 수 있는 저 반사성 재료 또는 광차단성이 우수한 재료의 금속이 선택될 수 있다.
기판(GLS) 상에는 제1광차단층(LSa)을 덮는 버퍼층(BUF)이 형성된다. 버퍼층(BUF)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다.
버퍼층(BUF) 상에는 제1액티브층(ACTa)이 형성된다. 제1액티브층(ACTa)은 유기 반도체 재료, 산화물 반도체 재료 또는 실리콘 반도체 재료 등으로 이루어질 수 있다.
제1액티브층(ACTa)의 채널영역에 대응하여 아일랜드 형태의 제1절연층(GI)이 형성된다. 제1절연층(GI)은 게이트절연층으로서 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다.
제1절연층(GI) 상에는 제1스캔라인(GL1)이 되면서 또한 센싱 트랜지스터(ST)의 게이트전극이 되는 게이트금속층(GAM)이 형성된다. 게이트금속층(GAM)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 이하, 게이트금속층(GAM)은 도 12와 같이 2개의 층으로 형성된 것을 일례로 한다.
기판(GLS) 상에는 버퍼층(BUF), 제1액티브층(ACTa) 및 게이트금속층(GAM)을 덮는 제2절연층(ILD)이 형성된다. 제2절연층(ILD)은 층간절연층으로서 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다. 제2절연층(ILD)은 제1액티브층(ACTa)의 소오스영역과 드레인영역을 노출한다.
제2절연층(ILD) 상에는 센싱 트랜지스터(ST)의 소오스 드레인전극이 되는 데이터금속층(SDMa, SDMb)이 형성된다. 데이터금속층(SDMa, SDMb)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 제1데이터금속층(SDMa)과 제2데이터금속층(SDMb)는 센싱 트랜지스터(ST)의 소오스전극과 드레인전극이 된다.
기판(GLS) 상에는 데이터금속층(SDMa, SDMb) 및 제2절연층(ILD)을 덮는 제3절연층(PLL)이 형성된다. 제3절연층(PLL)은 평탄화층으로서 네거티브 오버코트층, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate), 포토아크릴(Photoacrylate) 등의 유기물로 이루어질 수 있다.
다음, 도 11 및 도 13을 함께 참고하여 구동 트랜지스터(DT), 커패시터(CST) 및 전극콘택홀(CH1)이 위치하는 영역의 단면을 설명하면 다음과 같다. 기판(GLS) 상에는 제2광차단층(LSb)과 제3광차단층(LSc)이 형성된다. 제2광차단층(LSb)과 제3광차단층(LSc)은 제1광차단층(LSa)과 동일한 층 및 동일한 재료로 형성된다. 제2광차단층(LSb)과 제3광차단층(LSc)은 일정 간격 공간을 두고 이격하도록 패터닝된다. 제2광차단층(LSb)에서 커패시터(CST)에 대응하는 영역에 위치하는 부분은 커패시터(CST)의 하부 전극층이 된다.
기판(GLS) 상에는 제2광차단층(LSb)과 제3광차단층(LSc)을 덮는 버퍼층(BUF)이 형성된다. 버퍼층(BUF) 상에는 제2액티브층(ACTb)과 제3액티브층(ACTc)이 형성된다. 제2액티브층(ACTb)과 제3액티브층(ACTc)은 제1액티브층(ACTa)과 동일한 층 및 동일한 재료로 형성된다. 제2액티브층(ACTb)은 구동 트랜지스터(DT)의 액티브층이되고, 제3액티브층(ACTc)은 커패시터(CST)의 중간 전극층이 된다.
제2액티브층(ACTb) 상에는 채널영역에 대응하여 아일랜드 형태의 제1절연층(GI)이 형성되고, 제1절연층(GI) 상에는 게이트금속층(GAM)이 형성된다. 구동 트랜지스터(DT)의 게이트전극이나 센싱 트랜지스터의 게이트전극 등은 모두 동일한 게이트금속층(GAM)으로 이루어진다.
기판(GLS) 상에는 버퍼층(BUF), 제2액티브층(ACTb), 제3액티브층(ACTc) 및 게이트금속층(GAM)을 덮는 제2절연층(ILD)이 형성된다. 제2절연층(ILD)은 제2액티브층(ACTb)의 소오스영역과 드레인영역을 노출한다.
제2절연층(ILD) 상에는 구동 트랜지스터(DT)의 소오스 드레인전극이 되면서, 커패시터(CST)의 상부 전극층이 되는 데이터금속층(SDMc ~ SDMe)이 형성된다. 구동 트랜지스터(DT)의 소오스 드레인전극이나 센싱 트랜지스터의 소오스 드레인전극 등은 모두 동일한 데이터금속층(SDMc ~ SDMe)로 이루어진다.
제3데이터금속층(SDMc)은 구동 트랜지스터(DT)의 제2액티브층(ACTb)의 소오스영역에 접촉되어 소오스전극이 되고 제4데이터금속층(SDMd)은 제2액티브층(ACTb)의 드레인영역에 접촉되어 드레인전극이 되고, 제5데이터금속층(SDMe)은 커패시터(CST)의 상부 전극층이 된다. 그리고 제4데이터금속층(SDMd)에서 제3광차단층(LSc) 상에 위치하는 영역은 하부전극층(LE)과의 접촉부가 된다. 한편, 단면에서 보았을 때, 제4데이터금속층(SDMd)과 제5데이터금속층(SDMe)은 분리된 것으로 보이지만 이들은 모두 연결된 상태이다.
기판(GLS) 상에는 제2절연층(ILD)과 데이터금속층(SDMc ~ SDMe)을 덮는 제3절연층(PLL)이 형성된다. 제3절연층(PLL)은 제1콘택홀(PH1)을 통해 구동 트랜지스터(DT)의 드레인전극이 되는 제4데이터금속층(SDMd)을 노출한다.
제3절연층(PLL) 상에는 유기 발광다이오드의 하부전극이 되는 하부전극층(LE)이 형성된다. 하부전극층(LE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명 산화물로 이루어진 단일층이나 은(Ag), 알루미늄(Al) 등과 같이 반사성이 높은 재료를 더 포함하는 다중층으로 이루어질 수 있다. 하부전극층(LE)은 제3절연층(PLL)의 전극콘택홀(CH1)을 통해 구동 트랜지스터(DT)의 드레인전극인 제4데이터금속층(SDMd)에 접촉한다. 하부전극층(LE)은 전극콘택홀(CH1)이 위치하는 영역부터 구동 트랜지스터(DT)의 소오스전극인 제3데이터금속층(SDMc)과 중첩하는 영역까지 연장될 수 있다.
다음, 도 11 및 도 14를 함께 참고하여 유기 발광다이오드(OLED)가 위치하는 영역의 단면을 설명하면 다음과 같다. 기판(GLS) 상에는 제3절연층(PLL), 하부전극층(LE), 발광층(EML) 및 상부전극층(UE) 순으로 적층된 유기 발광다이오드(OLED)가 형성될 수 있다.
발광영역(EMA) 내에 위치하는 유기 발광다이오드(OLED)의 구조는 도 14와 같이 도시 및 설명하였으나 이는 발광 방식이나 색을 구현하는 방식에 따라 다를 수 있다. 예를 들면, 제3절연층(PLL)과 하부전극층(LE) 사이에 컬러필터층이 더 위치할 수 있다. 그러므로 위에서 설명한 단면 구조는 서브 픽셀에 포함된 소자의 제조방법에 대한 참고 정도로 이해되어야 한다.
도 15는 도 10의 PT2 영역의 확대도이고, 도 16은 도 10에서 하부전극 상에 위치하는 구조물을 제거한 도면이고, 도 17은 도 16에서 리페어전극들을 제외하고 제3절연층 상에 위치하는 구조물을 제거한 도면이고, 도 18은 도 17에 도시된 PT3 영역의 확대도이고, 도 19 내지 도 22는 도 18에 도시된 (4)-(4)'의 단면도를 기반으로 리페어전극의 단면 구조와 이를 이용한 리페어 방법을 설명하기 위한 도면들이다.
도 15에 도시된 바와 같이, 제1회로영역(DRAG1)과 제11회로영역(DRAG11) 사이에는 상하 인접하는 두 서브 픽셀들의 리페어 공정을 위한 리페어전극(CH2, RE)이 배치될 수 있다. 리페어전극(CH2, RE)의 경우, 두 서브 픽셀 중 선택된 하나의 회로영역에 기 접속된 상태를 취하도록 더미콘택홀(CH2)을 포함하는 구조이다. 이에 따라, 전술한 설명에서는 더미콘택홀(CH)과 리페어전극(RE)을 합쳐서 "CH2_RE"로 나타내었음을 참고한다.
리페어전극(CH2, RE)은 제1녹색 서브 픽셀의 하부전극층(SPG1_LE)과 제11녹색 서브 픽셀의 하부전극층(SPG11_LE)을 전기적으로 연결하여 둘 중 하나의 결함을 다른 하나로 복구하기 위해 사용될 수 있다. 이하, 서브 픽셀들을 구성하는 구조물의 일부를 제거한 도면을 기반으로 리페어전극(CH2, RE)의 위치와 단면 구조 그리고 그 주변에 위치하는 회로들에 대해 설명한다.
도 16, 도 17 및 도 18을 함께 참고하면, 제1적색 서브 픽셀(SPR1)의 회로영역(DRAR1), 제11적색 서브 픽셀(SPR11)의 회로영역(DRAR11), 제1녹색 서브 픽셀(SPG1)의 회로영역(DRAG1), 제11녹색 서브 픽셀(SPG11)의 회로영역(DRAG11), 제1청색 서브 픽셀(SPB1)의 회로영역(DRAB1), 제11청색 서브 픽셀(SPB11)의 회로영역(DRAB11) 등에 포함된 소자들의 배치 구조를 볼 수 있다.
그리고 제2적색 서브 픽셀(SPR2)의 회로영역(DRAR2), 제12적색 서브 픽셀(SPR12)의 회로영역(DRAR12), 제2녹색 서브 픽셀(SPG2)의 회로영역(DRAG2), 제12녹색 서브 픽셀(SPG12)의 회로영역(DRAG12), 제2청색 서브 픽셀(SPB2)의 회로영역(DRAB2), 제12청색 서브 픽셀(SPB12)의 회로영역(DRAB12) 등에 포함된 소자들의 배치 구조를 볼 수 있다.
앞서 설명하였듯이, 도 16 등은 표시패널 상에 배치되는 서브 픽셀 그룹의 최소 단위이다. 그리고 도시된 서브 픽셀들에서 제1적색 서브 픽셀(SPR1) 및 제1녹색 서브 픽셀(SPG1)은 제1청색 서브 픽셀(SPB1) 및 제2적색 서브 픽셀(SPR2)과 좌우 대칭 관계를 가질 수 있다. 그리고 이러한 관계는 그 하단에 있는 제11적색 서브 픽셀(SPR11) 및 제11녹색 서브 픽셀(SPG11)과 제11청색 서브 픽셀(SPB11) 및 제12적색 서브 픽셀(SPR12) 사이에도 적용될 수 있다.
그리고 제1적색 서브 픽셀(SPR1), 제1녹색 서브 픽셀(SPG1), 제1청색 서브 픽셀(SPB1) 및 제2적색 서브 픽셀(SPR2)은 이들의 하단에 위치하는 제11적색 서브 픽셀(SPR11), 제11녹색 서브 픽셀(SPG11), 제11청색 서브 픽셀(SPB11) 및 제12적색 서브 픽셀(SPR12)과 상하 대칭 관계를 가질 수 있다. 이때, 이들 간의 상하 대칭 관계를 정의하는 기준은 이들 사이에 위치하는 제1전원연결라인(EVDDC)일 수 있다.
상단과 하단에 위치하는 서브 픽셀들 간의 상하 대칭 관계는 제2전원라인(EVSS)과 인접하는 제2녹색 서브 픽셀(SPG2) 및 제2청색 서브 픽셀(SPB2)과 제12녹색 서브 픽셀(SPG12) 및 제12청색 서브 픽셀(SPB12) 사이에도 적용될 수 있다.
앞서 설명한 서브 픽셀들 간의 좌우 대칭 관계 그리고 상하 대칭 관계는 회로영역들(DRA 1&2 ~ DRA 11&12)은 물론이고 이들에 연결된 전극이나 신호라인들(GL[n-1] ~ GL[n+2])도 포함한다. 그 결과, 도 17을 참고하면, 스위칭 트랜지스터(SW), 센싱 트랜지스터(ST), 구동 트랜지스터(DT), 커패시터(CST) 및 전극콘택홀(CH1)을 포함하는 하부전극(LE)의 위치는 물론이고 스캔라인들(GL[n-1] ~ GL[n+2])과 제1레퍼런스라인(VREF1)에 연결되어 제2방향으로 뻗은 가지 부분까지 좌우 대칭하거나 상하 대칭한다. 그러나 데이터라인들(DL_RG ~ EL_GB)의 경우 좌우 대칭 관계를 제외한 상하 대칭 관계만 가질 수 있다.
위와 같이 서브 픽셀들이 좌우 및 상하 대칭 관계를 가지게 되면, 서브 픽셀들의 발광영역을 스트라이프 형태로 구현하면서도 서브 픽셀들의 회로영역을 쿼드(quad)와 유사한 형태로 구현할 수 있다. 이 때문에 커패시터(CST)의 용량을 충분히 확보할 수 있는 공간을 마련할 수 있고 또한 전극이나 라인들이 거의 유사한 형상이나 선폭을 가질 수 있어 기생 용량의 편차 발생을 방지 또는 최소화할 수 있다.
아울러, 상하 인접하며 동일한 색을 발광하는 서브 픽셀들 사이에는 리페어 공정을 위한 리페어전극(CH2_RE)이 배치될 수 있다. 리페어전극(CH2_RE)은 커패시터(CST)가 위치하는 영역에 인접하여 배치되고 일부 영역이 제1전원연결라인(EVDDC)과 중첩할 수 있다. 즉, 리페어전극(CH2_RE)은 일측 회로영역의 노드와 타측 회로영역의 노드를 연결하기 위해 제1전원연결라인(EVDDC)보다 상부에 위치하는 전극층으로 구성될 수 있다.
도 18 및 도 19에 도시된 바와 같이, 리페어전극(RE)은 예컨대, 제3절연층(PLL) 상에 위치하고, 제3절연층(PLL) 상의 하부전극층과 동일한 재료로 구현될 수 있다. 또한, 리페어전극(RE)은 제11녹색 서브 픽셀의 회로영역(DRAG11)에 포함된 커패시터(CST)의 제2전극인 제5데이터금속층(SDMe)에 연결된 상태에서 제1녹색 서브 픽셀의 회로영역(DRAG1)에 포함된 커패시터(CST)의 제2전극인 제5데이터금속층(SDMe)과 중첩하도록 형성될 수 있다.
리페어전극(RE)은 제1녹색 서브 픽셀의 회로영역(DRAG1)과 제11녹색 서브 픽셀의 회로영역(DRAG11) 사이에 배치되므로 이들 사이의 제1전원연결라인(EVDDC)과 일부 중첩하는 영역을 가질 수 있다.
도 18 등을 참고하면 알 수 있듯이, 리페어전극(RE)은 상하로 인접하는 두 개의 서브 픽셀의 회로영역(DRAG1, DRAG11)에 각각 포함된 전극콘택홀(CH1_SPG1, CH1_SPG11)과 인접하여 위치할 수 있다. 그리고 리페어전극(RE)은 상하로 인접하는 두 개의 서브 픽셀의 회로영역(DRAG1, DRAG11)에 일단과 타단이 중첩하도록 형성되지만 이들 사이에 제1전원연결라인(EVDDC)만 존재할만큼 짧은 거리를 점핑하는 점핑전극 형태로 형성될 수 있다.
그러므로 리페어전극(RE)은 다른 전극이나 라인과 중첩하는 면적이 매우 좁기 때문에 기생 용량이 거의 발생하지 않을뿐더러 전류 전달을 위한 경로가 짧기 때문에 결함 복구 시 유발될 수 있는 IR 드랍 문제 또한 해소할 수 있다. 그 결과, 결함 복구 후에도 서브 픽셀들 간의 휘도 편차(표시패널의 휘도 편차)를 개선 또는 최소화할 수 있다.
도 20과 같이, 리페어전극(RE)은 제11녹색 서브 픽셀의 회로영역(DRAG11)에 형성된 더미콘택홀(DRAG11_CH2)을 통해 제11녹색 서브 픽셀의 회로영역(DRAG11)에 포함된 커패시터(CST)의 제2전극인 제5데이터금속층(SDMe)에만 전기적으로 연결된 상태이다. 즉, 리페어전극(RE)은 한 부분은 하부의 금속층에 연결되지만 다른 한 부분은 하부의 금속층에 미연결된 상태이다.
그러나 상호 인접하는 두 서브 픽셀들 중 하나에 결함이 발생한 경우, 결함을 복구하기 위해 더미콘택홀을 갖지 않는 제1녹색 서브 픽셀의 회로영역(DRAG1)에서 커패시터(CST)의 제2전극인 제5데이터금속층(SDMe)이 위치하는 영역에 레이저를 조사할 수 있다.
그러면, 도 21과 같이, 레이저가 조사된 부위의 제3절연층(PLL)과 리페어전극(RE)이 용융되어 내려 앉으면서 리페어전극(RE)과 제1녹색 서브 픽셀의 회로영역(DRAG1)에서 커패시터(CST)의 제2전극인 제5데이터금속층(SDMe) 간의 전기적인 접촉이 이루어질 수 있다. 그리고 이때 조사된 레이저에 의해 제1녹색 서브 픽셀의 회로영역(DRAG1)에도 더미콘택홀(DRAG1_CH2)이 형성될 수 있다.
한편, 도 22와 같이, 리페어전극(RE)은 제1녹색 서브 픽셀의 회로영역(DRAG1)과 제11녹색 서브 픽셀의 회로영역(DRAG11)에 위치하는 두 개의 더미콘택홀(DRAG1_CH2, DRAG11_CH2)을 포함할 수 있다. 즉, 리페어전극(RE)은 하나의 더미콘택홀이 아닌 두 개의 더미콘택홀을 포함할 수 있다.
이와 같이, 리페어전극(RE)이 두 개의 더미콘택홀(DRAG1_CH2, DRAG11_CH2)을 포함할 경우, 커패시터(CST)의 제2전극인 제5데이터금속층(SDMe)과 리페어전극(RE) 간의 비접촉 상태가 유지되도록 더미층(CN)이 포함될 수 있다.
더미층(CN)은 커패시터(CST)의 제2전극인 제5데이터금속층(SDMe)과 리페어전극(RE) 사이에 위치하며 특정한 에너지에 의해 용융되는 용융성 재료로 선택될 수 있다. 또한, 더미층(CN)은 특정한 에너지에 의해 용융되는 표면층을 갖는 전도성 재료로 선택될 수 있다. 이때, 용융되는 표면층은 리페어전극(RE)과 마주보는 면이 될 수 있다.
이상 본 발명은 본 발명은 표시패널 제작 시 기생 용량의 편차 발생을 방지 또는 최소화하여 서브 픽셀들 간의 휘도 편차(표시패널의 휘도 편차)를 개선 또는 최소화할 수 있는 효과가 있다. 본 발명은 서브 픽셀의 트랜지스터에 포함된 전극과 스캔라인의 중첩영역을 균일하게 일렬 배치할 수 있는 구조를 제공하여 기생 용량의 편차 발생을 방지 또는 최소화할 수 있는 효과가 있다. 또한, 본 발명은 전류 전달 경로가 짧은 리페어전극을 기반으로 결함을 복구하여 수율을 향상할 수 있고, 복구 시 유발될 수 있는 IR 드랍 문제를 해소할 수 있는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
150: 표시패널 EMA: 발광영역
DRA, DRA1 ~ DRA6: 회로영역(들) GL1, GL[n-1], GL[n]: 스캔라인(들)
SW: 스위칭 트랜지스터 ST: 센싱 트랜지스터
DT: 구동 트랜지스터 CST: 커패시터
OLED: 유기 발광다이오드 RE: 리페어전극
CH1: 제1콘택홀 CH2: 제2콘택홀
SP1 ~ SP6: 제1 ~ 제6서브 픽셀

Claims (14)

  1. 발광영역과 회로영역을 가지며 수평방향으로 배치된 서브 픽셀들을 포함하는 제1서브 픽셀 그룹;
    상기 제1서브 픽셀 그룹의 하단에 위치하고, 상기 발광영역과 상기 회로영역을 가지며 상기 수평방향으로 배치된 서브 픽셀들을 포함하는 제2서브 픽셀 그룹; 및
    상기 제1 및 제2서브 픽셀 그룹에 포함된 상기 서브 픽셀들에 고전위의 전원을 전달하기 위해 제1방향으로 배치된 제1전원라인을 포함하고,
    상기 제1서브 픽셀 그룹과 상기 제2서브 픽셀 그룹은 상하 대칭 관계를 갖는 발광표시장치.
  2. 제1항에 있어서,
    상기 제1서브 픽셀 그룹의 회로영역과 상기 제2서브 픽셀 그룹의 회로영역은 상하 대칭 관계를 갖는 발광표시장치.
  3. 제1항에 있어서,
    상기 제1서브 픽셀 그룹의 발광영역과 상기 제2서브 픽셀 그룹의 발광영역은 상하 대칭 관계를 갖는 발광표시장치.
  4. 제1항에 있어서,
    상기 제1서브 픽셀 그룹에 포함된 서브 픽셀의 회로영역에 일단이 중첩하고 상기 제2서브 픽셀 그룹에 포함된 서브 픽셀의 회로영역에 타단이 중첩하는 리페어전극을 더 포함하는 발광표시장치.
  5. 제4항에 있어서,
    상기 리페어전극의 일단은 상기 제1서브 픽셀 그룹에 포함된 서브 픽셀의 회로영역에 연결되고,
    상기 리페어전극의 타단은 상기 제2서브 픽셀 그룹에 포함된 서브 픽셀의 회로영역에 미연결된 발광표시장치.
  6. 제5항에 있어서,
    상기 리페어전극의 일단은
    상기 회로영역에 포함된 커패시터의 제2전극, 구동 트랜지스터의 제2전극, 센싱 트랜지스터의 제2전극 및 유기 발광다이오드의 애노드전극이 모두 접속된 노드에 전기적으로 연결된 발광표시장치.
  7. 제6항에 있어서,
    상기 리페어전극은
    상기 커패시터의 제2전극, 상기 구동 트랜지스터의 제2전극, 상기 센싱 트랜지스터의 제2전극을 덮는 절연층 상에 위치하는 발광표시장치.
  8. 제1항에 있어서,
    상기 제1서브 픽셀 그룹 및 상기 제2서브 픽셀 그룹은
    좌우 대칭 관계를 갖는 서브 픽셀들과 좌우 비대칭 관계를 갖는 서브 픽셀들을 각각 포함하고,
    상기 좌우 대칭 관계를 갖는 서브 픽셀들은
    상기 제1전원라인과 상기 상기 제1서브 픽셀 그룹 및 상기 제2서브 픽셀 그룹에 포함된 서브 픽셀들에 연결되고 상기 제1방향으로 배치된 제1레퍼런스라인 사이에 위치하는 발광표시장치.
  9. 제1항에 있어서,
    상기 제1전원라인에 연결되고 상기 제1서브 픽셀 그룹과 상기 제2서브 픽셀 그룹 사이를 지나도록 상기 제1방향과 교차하는 제2방향으로 배치된 제1전원연결라인을 더 포함하고,
    상기 리페어전극은 상기 제1전원연결라인과 일부 중첩하는 발광표시장치.
  10. 제1항에 있어서,
    상기 제1 및 제2서브 픽셀 그룹에 포함된 상기 서브 픽셀들에 저전위의 전원을 전달하기 위해 상기 제1전원라인과 이격하여 상기 제1방향으로 배치된 제2전원라인을 더 포함하고,
    상기 제1전원라인과 상기 제2전원라인 사이에는 적어도 M(M은 6 이상의 자연수)개의 서브 픽셀이 위치하는 발광표시장치.
  11. 제9항에 있어서,
    상기 제1서브 픽셀 그룹에 스캔신호를 전달하는 제1서브 픽셀 그룹의 스캔라인과, 상기 제2서브 픽셀 그룹에 스캔신호를 전달하는 제2서브 픽셀 그룹의 스캔라인을 더 포함하고,
    상기 제1서브 픽셀 그룹의 스캔라인과, 상기 제2서브 픽셀 그룹의 스캔라인은 상기 제1전원연결라인을 기준으로 상하 대칭 관계를 갖는 발광표시장치.
  12. 제1항에 있어서,
    상기 발광영역은 상기 제2방향보다 상기 제1방향이 긴 형상을 갖고,
    상기 회로영역은 상기 제1방향보다 상기 제2방향이 긴 형상을 가지며,
    상기 회로영역은 적어도 2개의 발광영역과 중첩하는 영역을 갖는 발광표시장치.
  13. 제6항에 있어서,
    상기 리페어전극은
    상기 제1서브 픽셀 그룹에 포함된 서브 픽셀의 회로영역 및 상기 제2서브 픽셀 그룹에 포함된 서브 픽셀의 회로영역 내에서 상기 유기 발광다이오드와 상기 구동 트랜지스터 간의 전기적인 접촉을 위해 각각 마련된 전극콘택홀과 인접하도록 배치된 발광표시장치.
  14. 제1항에 있어서,
    상기 리페어전극은
    상기 제1서브 픽셀 그룹 및 상기 제2서브 픽셀 그룹에 포함된 서브 픽셀들 중에서 동일한 색을 발광하며 상하로 인접하는 두 개의 서브 픽셀을 전기적으로 연결하는 역할을 하는 발광표시장치.
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