KR102604313B1 - 발광표시장치 - Google Patents
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Abstract
본 발명은 기판, 제1방향 라인; 및 제2방향 라인을 포함하는 발광표시장치를 제공한다. 기판은 발광영역과 회로영역을 갖는 다수의 서브 픽셀을 포함한다. 제1방향 라인은 기판 상에 위치하고 두 개의 서브 픽셀 사이를 지나도록 제1방향으로 배치된다. 제2방향 라인은 기판 상에 위치하고 제1방향과 교차하는 제2방향으로 배치된다. 제2방향 라인은 제1스캔라인과 제2스캔라인을 포함하고, 제1스캔라인과 제2스캔라인은 상호 이격하여 위치한다. 회로영역은 제1스캔라인보다 위에 위치하는 상단 회로영역과 제2스캔라인보다 아래에 위치하는 하단 회로영역을 포함한다.
Description
본 발명은 발광표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 발광표시장치(Light Emitting Display: LED), 양자점표시장치(Quantum Dot Display; QDD), 액정표시장치(Liquid Crystal Display: LCD) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치들은 서브 픽셀들을 포함하는 표시패널, 표시패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다.
위와 같은 표시장치들은 표시패널에 형성된 서브 픽셀들에 구동 신호 예컨대, 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.
한편, 앞서 설명한 표시장치들 중 발광표시장치는 빠른 응답속도, 고휘도 및 시야각이 넓은 전기적 그리고 광학적 특성과 더불어 유연한 형태로 구현할 수 있는 기구적 특성 등과 같이 많은 장점이 있다. 그러나 발광표시장치는 표시패널의 구성 및 제조방법 측면에서 개선점이 남아 있는바 이와 관련된 지속적인 연구가 필요하다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 기생 용량의 편차 발생을 방지 또는 최소화하여 서브 픽셀들 간의 휘도 편차(표시패널의 휘도 편차)를 개선 또는 최소화함과 더불어 리페어 공정에 용이한 서브 픽셀 구조를 갖는 표시장치를 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명은 기판, 제1방향 라인; 및 제2방향 라인을 포함하는 발광표시장치를 제공한다. 기판은 발광영역과 회로영역을 갖는 다수의 서브 픽셀을 포함한다. 제1방향 라인은 기판 상에 위치하고 두 개의 서브 픽셀 사이를 지나도록 제1방향으로 배치된다. 제2방향 라인은 기판 상에 위치하고 제1방향과 교차하는 제2방향으로 배치된다. 제2방향 라인은 제1스캔라인과 제2스캔라인을 포함하고, 제1스캔라인과 제2스캔라인은 상호 이격하여 위치한다. 회로영역은 제1스캔라인보다 위에 위치하는 상단 회로영역과 제2스캔라인보다 아래에 위치하는 하단 회로영역을 포함한다.
다수의 서브 픽셀은 제1방향 라인을 기준으로 좌측에 배치된 좌측 서브 픽셀 그룹과 우측에 배치된 우측 서브 픽셀 그룹을 포함하고, 좌측 서브 픽셀 그룹과 우측 서브 픽셀 그룹에 포함된 소자들은 제1방향 라인을 기준으로 좌우 대칭 하는 형상을 가질 수 있다.
좌측 서브 픽셀 그룹은 제1 및 제2서브 픽셀을 포함하고, 우측 서브 픽셀 그룹은 제3 및 제4서브 픽셀을 포함하고, 제1 및 제4서브 픽셀의 발광영역은 제2 및 제3서브 픽셀의 발광영역보다 상단에 위치할 수 있다.
제1서브 픽셀에 포함된 소자들과 제2서브 픽셀에 포함된 소자들은 제2방향 라인을 기준으로 상하 대각선 대칭 하는 형상을 가질 수 있다.
제1서브 픽셀은 하단 회로영역에 배치된 제1콘택홀을 포함하고, 제2서브 픽셀은 상단 회로영역에 배치된 제2콘택홀을 포함하고, 제3서브 픽셀은 상단 회로영역에 배치된 제3콘택홀을 포함하고, 제4서브 픽셀은 하단 회로영역에 배치된 제4콘택홀을 포함할 수 있다.
제1서브 픽셀은 상단 회로영역에 배치된 제1콘택홀을 포함하고, 제2서브 픽셀은 하단 회로영역에 배치된 제2콘택홀을 포함하고, 제3서브 픽셀은 하단 회로영역에 배치된 제3콘택홀을 포함하고, 제4서브 픽셀은 상단 회로영역에 배치된 제4콘택홀을 포함할 수 있다.
발광영역은 제2방향보다 제1방향이 긴 형상을 갖고, 회로영역은 제1방향보다 제2방향이 긴 형상을 가질 수 있다.
발광영역은 모두 동일한 크기의 타원 형상을 갖고, 회로영역은 적어도 2개의 발광영역과 중첩하는 영역을 갖는 쿼드 형상을 가질 수 있다.
다른 측면에서 본 발명은 기판, 제1방향 라인; 및 제2방향 라인을 포함하는 발광표시장치를 제공한다. 기판은 발광영역에 포함되고 빛을 발광하는 발광다이오드와, 회로영역에 포함되고 데이터전압을 전달하기 위한 스위칭 트랜지스터, 데이터전압을 저장하기 위한 커패시터, 데이터전압에 대응하는 구동전류를 발광다이오드에 제공하기 위한 구동 트랜지스터, 및 구동 트랜지스터와 발광다이오드 사이의 노드를 센싱하기 위한 센싱 트랜지스터를 각각 포함하는 다수의 서브 픽셀을 포함한다. 제1방향 라인은 기판 상에 위치하고 두 개의 서브 픽셀 사이를 지나도록 제1방향으로 배치된다. 제2방향 라인은 기판 상에 위치하고 제1방향과 교차하는 제2방향으로 배치된다. 제2방향 라인은 제1스캔라인과 제2스캔라인을 포함하고, 제1스캔라인과 제2스캔라인은 상호 이격하여 위치한다. 회로영역은 제1스캔라인보다 위에 위치하는 상단 회로영역과 제2스캔라인보다 아래에 위치하는 하단 회로영역을 포함한다.
다수의 서브 픽셀은 제1방향 라인을 기준으로 좌측에 배치된 좌측 서브 픽셀 그룹과 우측에 배치된 우측 서브 픽셀 그룹을 포함하고, 좌측 서브 픽셀 그룹과 우측 서브 픽셀 그룹에 포함된 소자들은 제1방향 라인을 기준으로 좌우 대칭 하는 형상을 가질 수 있다.
좌측 서브 픽셀 그룹은 제1 및 제2서브 픽셀을 포함하고, 우측 서브 픽셀 그룹은 제3 및 제4서브 픽셀을 포함하고, 제1 및 제4서브 픽셀의 발광영역은 제2 및 제3서브 픽셀의 발광영역보다 상단에 위치할 수 있다.
제1서브 픽셀에 포함된 소자들과 제2서브 픽셀에 포함된 소자들은 제2방향 라인을 기준으로 상하 대각선 대칭 하는 형상을 가질 수 있다.
제1서브 픽셀은 하단 회로영역에 배치된 제1콘택홀을 포함하고, 제2서브 픽셀은 상단 회로영역에 배치된 제2콘택홀을 포함하고, 제3서브 픽셀은 상단 회로영역에 배치된 제3콘택홀을 포함하고, 제4서브 픽셀은 하단 회로영역에 배치된 제4콘택홀을 포함할 수 있다.
본 발명은 서브 픽셀에 포함된 커패시터의 용량을 충분히 확보할 수 있는 공간을 가지면서 트랜지스터에 포함된 전극과 스캔라인의 중첩영역을 균일하게 일렬 배치할 수 있는 구조를 제공하여 기생 용량의 편차 발생을 방지 또는 최소화할 수 있는 표시장치를 제공하는 효과가 있다. 또한, 본 발명은 기생 용량의 편차 발생을 방지 또는 최소화하여 서브 픽셀들 간의 휘도 편차(표시패널의 휘도 편차)를 개선 또는 최소화할 수 있는 효과가 있다. 또한, 본 발명은 리페어 공정에 용이한 서브 픽셀 구조를 제공할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 유기전계발광표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이고, 도 3은 본 발명의 실시예에 따른 보상회로를 포함하는 서브 픽셀을 나타낸 등가 회로도이다.
도 4는 본 발명의 제1실시예에 따라 서브 픽셀들의 배치 구조를 간략히 나타낸 도면이고, 도 5는 본 발명의 제2실시예에 따라 서브 픽셀들의 배치 구조를 간략히 나타낸 도면이고, 도 6은 본 발명의 제3실시예에 따라 서브 픽셀들의 배치 구조를 간략히 나타낸 도면이다.
도 7은 본 발명의 제4실시예에 따라 도 5의 서브 픽셀들의 배치 구조를 보다 상세히 나타낸 도면이고, 도 8은 도 7에 도시된 서브 픽셀들의 발광영역을 특정한 예시도이고, 도 9는 도 8에 도시된 서브 픽셀들의 대칭 관계를 설명하기 위한 도면이다.
도 10 내지 도 12는 6개의 서브 픽셀들에서 나타나는 배치 구조를 설명하기 위한 도면들이다.
도 13은 본 발명의 제5실시예에 따라 도 8에 도시된 서브 픽셀들의 일부를 나타낸 도면이고, 도 14는 도 13의 제1절단 영역을 나타낸 단면도이고, 도 15는 도 13의 제2절단 영역을 나타낸 단면도이고, 도 16은 도 13의 제3절단 영역을 나타낸 단면도이다.
도 17 내지 도 19는 본 발명에 따른 서브 픽셀 배치 구조의 이점을 설명하기 위한 시뮬레이션 결과들이고, 도 20 및 도 21은 비교예와 본 발명 간의 전류 편차 관계를 설명하기 위한 시뮬레이션 결과이다.
도 22는 본 발명의 제6실시예에 따라 서브 픽셀들의 제2절단 영역을 나타낸 단면도이다.
도 4는 본 발명의 제1실시예에 따라 서브 픽셀들의 배치 구조를 간략히 나타낸 도면이고, 도 5는 본 발명의 제2실시예에 따라 서브 픽셀들의 배치 구조를 간략히 나타낸 도면이고, 도 6은 본 발명의 제3실시예에 따라 서브 픽셀들의 배치 구조를 간략히 나타낸 도면이다.
도 7은 본 발명의 제4실시예에 따라 도 5의 서브 픽셀들의 배치 구조를 보다 상세히 나타낸 도면이고, 도 8은 도 7에 도시된 서브 픽셀들의 발광영역을 특정한 예시도이고, 도 9는 도 8에 도시된 서브 픽셀들의 대칭 관계를 설명하기 위한 도면이다.
도 10 내지 도 12는 6개의 서브 픽셀들에서 나타나는 배치 구조를 설명하기 위한 도면들이다.
도 13은 본 발명의 제5실시예에 따라 도 8에 도시된 서브 픽셀들의 일부를 나타낸 도면이고, 도 14는 도 13의 제1절단 영역을 나타낸 단면도이고, 도 15는 도 13의 제2절단 영역을 나타낸 단면도이고, 도 16은 도 13의 제3절단 영역을 나타낸 단면도이다.
도 17 내지 도 19는 본 발명에 따른 서브 픽셀 배치 구조의 이점을 설명하기 위한 시뮬레이션 결과들이고, 도 20 및 도 21은 비교예와 본 발명 간의 전류 편차 관계를 설명하기 위한 시뮬레이션 결과이다.
도 22는 본 발명의 제6실시예에 따라 서브 픽셀들의 제2절단 영역을 나타낸 단면도이다.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 표시장치는 텔레비전, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 자동차 전기장치, 스마트폰 등으로 구현될 수 있으며, 이에 한정되는 것은 아니다. 본 발명에 따른 표시장치는 발광표시장치(Light Emitting Display Apparatus: LED), 양자점표시장치(Quantum Dot Display Apparatus; QDD), 액정표시장치(Liquid Crystal Display Apparatus: LCD) 등으로 구현될 수 있다. 이하에서는 설명의 편의를 위해 빛을 직접 발광하는 방식으로 영상을 표현하는 발광표시장치를 일례로 한다. 발광표시장치는 무기 발광다이오드를 기반으로 구현되거나 유기 발광다이오드를 기반으로 구현될 수 있다. 이하에서는 설명의 편의를 위해 유기 발광다이오드를 기반으로 구현된 것을 일례로 설명한다.
아울러, 이하에서 설명되는 서브 픽셀은 n 타입 박막 트랜지스터를 포함하는 것을 일례로 설명하지만 이는 p 타입 박막 트랜지스터 또는 n 타입과 p 타입이 함께 존재하는 형태로 구현될 수도 있다. 박막 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 박막 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 박막 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, 박막 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다.
n 타입 박막 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 박막 트랜지스터에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 이와 달리, p 타입 박막 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 박막 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 그러나 박막 트랜지스터의 소스와 드레인은 인가된 전압에 따라 변경될 수 있다. 이를 반영하여, 이하의 설명에서는 소스와 드레인 중 어느 하나를 제1전극, 소스와 드레인 중 나머지 하나를 제2전극으로 설명한다.
아울러, 이하에서 설명하는 유기전계발광표시장치는 박막 트랜지스터가 위치하는 기판의 반대 방향으로 빛을 발광하는 상부 발광형(Top Emission Type)으로 구현되는 것을 일례로 한다. 그러나 본원의 유기전계발광표시장치는 박막 트랜지스터가 위치하는 기판 방향으로 빛을 발광하는 하부 발광형(Bottom Emission Type)으로 구현되거나 빛을 상부와 하부 양쪽으로 발광하는 양면 발광형(Double-sided Emission Type)으로 구현될 수도 있다.
도 1은 본 발명의 실시예에 따른 유기전계발광표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이고, 도 3은 본 발명의 실시예에 따른 보상회로를 포함하는 서브 픽셀을 나타낸 등가 회로도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 유기전계발광표시장치에는 영상 공급부(110), 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140), 표시패널(150) 및 전원 공급부(180) 등이 포함된다.
영상 공급부(110)(또는 호스트시스템)는 외부로부터 공급된 영상 데이터신호 또는 내부 메모리에 저장된 영상 데이터신호와 더불어 각종 구동신호를 출력한다. 영상 공급부(110)는 데이터신호와 각종 구동신호를 타이밍 제어부(120)에 공급할 수 있다.
타이밍 제어부(120)는 스캔 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 각종 동기신호(수직 동기신호인 Vsync, 수평 동기신호인 Hsync) 등을 출력한다.
타이밍 제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 영상 공급부(110)로부터 공급된 데이터신호(DATA)를 데이터 구동부(140)에 공급한다. 타이밍 제어부(120)는 IC(Integrated Circuit) 형태로 형성되어 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
스캔 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC) 등에 응답하여 스캔신호(또는 스캔전압)를 출력한다. 스캔 구동부(130)는 스캔라인들(GL1~GLm)을 통해 표시패널(150)에 포함된 서브 픽셀들에 스캔신호를 공급한다. 스캔 구동부(130)는 IC 형태로 형성되거나 게이트인패널(Gate In Panel) 방식으로 표시패널(150) 상에 직접 형성될 수 있으나 이에 한정되지 않는다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC) 등에 응답하여 데이터신호(DATA)를 샘플링 및 래치하고 감마 기준전압을 기반으로 디지털 형태의 데이터신호를 아날로그 형태의 데이터전압으로 변환하여 출력한다.
데이터 구동부(140)는 데이터라인들(DL1~DLn)을 통해 표시패널(150)에 포함된 서브 픽셀들에 데이터전압을 공급한다. 데이터 구동부(140)는 IC 형태로 형성되어 표시패널(150) 상에 실장되거나 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
전원 공급부(180)는 외부로부터 공급되는 외부 입력전압을 기반으로 고전위의 제1패널전원(EVDD)과 저전위의 제2패널전원(EVSS)을 생성 및 출력한다. 전원 공급부(180)는 제1패널전원 및 제2패널전원(EVDD, EVSS)뿐만아니라 스캔 구동부(130)의 구동에 필요한 전압(예: 스캔하이전압, 스캔로우전압)이나 데이터 구동부(140)의 구동에 필요한 전압(드레인전압, 하프드레인전압) 등을 생성 및 출력할 수 있다.
표시패널(150)은 스캔 구동부(130)와 데이터 구동부(140)를 포함하는 구동부로부터 출력된 스캔신호와 데이터전압을 포함하는 구동신호 그리고 전원 공급부(180)로부터 출력된 제1패널전원 및 제2패널전원(EVDD, EVSS)에 대응하여 영상을 표시한다. 표시패널(150)의 서브 픽셀들은 직접 빛을 발광한다.
표시패널(150)은 유리, 실리콘, 폴리이미드 등 강성 또는 연성을 갖는 기판을 기반으로 제작될 수 있다. 그리고 빛을 발광하는 서브 픽셀들은 적색, 녹색 및 청색을 포함하는 픽셀 또는 적색, 녹색, 청색 및 백색을 포함하는 픽셀로 이루어질 수 있으나 이에 한정되지 않는다.
예컨대, 하나의 서브 픽셀(SP)에는 스위칭 트랜지스터(SW)와 구동 트랜지스터, 스토리지 커패시터, 유기 발광다이오드 등을 포함하는 픽셀회로(PC)가 포함된다. 유기전계발광표시장치에서 사용되는 서브 픽셀(SP)은 빛을 직접 발광하는바 회로의 구성이 복잡하다. 또한, 빛을 발광하는 유기 발광다이오드는 물론이고 유기 발광다이오드에 구동전류를 공급하는 구동 트랜지스터 등의 열화를 보상하는 보상회로 등이 다양하다. 따라서, 서브 픽셀(SP)에 포함된 픽셀회로(PC)를 블록형태로 도시하였음을 참조한다.
한편, 위의 설명에서는 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 등을 각각 개별적인 구성인 것처럼 설명하였다. 그러나 발광표시장치의 구현 방식에 따라 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 중 하나 이상은 하나의 IC 내에 통합될 수 있다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 보상회로를 포함하는 서브 픽셀은 스위칭 트랜지스터(SW), 센싱 트랜지스터(ST), 구동 트랜지스터(DT), 커패시터(CST), 및 유기 발광다이오드(OLED)를 포함한다.
스위칭 트랜지스터(SW)는 제1A스캔라인(GL1a)에 게이트전극이 연결되고 제1데이터라인(DL1)에 제1전극이 연결되고 구동 트랜지스터(DT)의 게이트전극에 제2전극이 연결된다. 구동 트랜지스터(DT)는 커패시터(CST)에 게이트전극이 연결되고 제1전원라인(EVDD)에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다.
커패시터(CST)는 구동 트랜지스터(DT)의 게이트전극에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DT)의 제2전극에 애노드전극이 연결되고 제2전원라인(EVSS)에 캐소드전극이 연결된다. 센싱 트랜지스터(ST)는 제1B스캔라인(GL1b)에 게이트전극이 연결되고 제1센싱라인(VREF1)에 제1전극이 연결되고 센싱노드인 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다.
센싱 트랜지스터(ST)는 구동 트랜지스터(DT)와 유기 발광다이오드(OLED)의 열화나 문턱전압 등을 보상하기 위해 추가된 보상회로이다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DT)와 유기 발광다이오드(OLED) 사이에 정의된 센싱노드를 통해 센싱값을 취득한다. 센싱 트랜지스터(ST)로부터 취득된 센싱값은 제1센싱라인(VREF1)을 통해 서브 픽셀의 외부에 마련된 외부 보상 회로로 전달된다.
스위칭 트랜지스터(SW)의 게이트전극에 연결된 제1A스캔라인(GL1a)과 센싱 트랜지스터(ST)의 게이트전극에 연결된 제1B스캔라인(GL1b)은 도시된 바와 같이 분리된 구조를 취하거나 공통으로 연결된 구조를 취할 수 있다. 그러나 이하에서는 제1A스캔라인(GL1a)과 제1B스캔라인(GL1b)이 공통으로 연결된 구조를 일례로 설명한다.
도 4는 본 발명의 제1실시예에 따라 서브 픽셀들의 배치 구조를 간략히 나타낸 도면이고, 도 5는 본 발명의 제2실시예에 따라 서브 픽셀들의 배치 구조를 간략히 나타낸 도면이고, 도 6은 본 발명의 제3실시예에 따라 서브 픽셀들의 배치 구조를 간략히 나타낸 도면이다.
도 4 내지 도 6에 도시된 바와 같이, 본 발명에 따르면, 두 개의 데이터라인(DL1, DL2)을 사이에 두고 일측에 2개의 제1 및 제2서브 픽셀(SP1, SP2)(좌측 서브 픽셀 그룹)이 배치되고 타측에 2개의 제3 및 제4서브 픽셀(SP3, SP4)(우측 서브 픽셀 그룹)이 배치되는 배치 구조를 가질 수 있다. 두 개의 데이터라인(DL1, DL2)은 시분할 방식으로 제1 내지 제3데이터신호를 전달할 수 있다. 예를 들면, 제1데이터라인(DL1)는 제1 및 제2데이터신호를 그리고 제2데이터라인(DL2)은 제2 및 제3데이터신호를 전달할 수 있다.
제1 내지 제4서브 픽셀(SP1 ~ SP4)의 일측 외곽인 제1서브 픽셀(SP1)의 좌측에는 제1방향(세로)을 따라 제1전원라인(EVDD)이 배치되고, 타측 외곽인 제4서브 픽셀(SP4)의 우측에는 제1방향(세로)을 따라 제1센싱라인(VREF1)이 배치된 구조를 가질 수 있다.
제1 내지 제4서브 픽셀(SP1 ~ SP4)을 가로지르는 제2방향(가로)의 제1영역(서브 픽셀들의 상단에 가까운 영역)에는 제1스캔라인(GL1)이 배치되고, 제1 내지 제4서브 픽셀(SP1 ~ SP4)을 가로지르는 제2방향(가로)의 제2영역(제1영역의 하부로 이격된 영역)에는 제2스캔라인(GL2)이 배치될 수 있다.
제1 내지 제4서브 픽셀(SP1 ~ SP4)은 각각 빛을 발광하는 유기 발광다이오드가 형성되는 발광영역(EMA)(또는 개구영역), 유기 발광다이오드를 구동하는 회로(트랜지스터 등)가 형성되는 회로영역(DRA) 및 발광영역(EMA)과 회로영역(DRA) 간의 접속(전기적 연결)을 위한 콘택홀(PH1~PH4)을 포함할 수 있다. 콘택홀(PH1~PH4)은 회로영역(DRA) 내에 위치한다.
빛을 발광하는 유기 발광다이오드가 형성되는 발광영역(EMA)은 제2방향보다 제1방향이 긴 형상(예: 타원 형상)을 갖고, 유기 발광다이오드를 구동하는 회로(트랜지스터 등)가 형성되는 회로영역(DRA)은 제1방향보다 제2방향이 긴 형상(예: 쿼드 형상)을 가질 수 있다. 발광영역(EMA)은 모두 동일한 크기를 가질 수 있으나 발광재료의 특성이나 수명을 고려하여 적어도 하나가 다른 크기를 가질 수도 있다.
회로영역(DRA)은 제1방향보다 제2방향이 긴 형상(쿼드 형상)을 가지므로 적어도 2개의 발광영역과 중첩하는 영역을 가질 수 있다. 발광영역(EMA)을 제외한 다른 모든 영역은 빛을 발광하지 않는 비발광영역으로 정의될 수 있다. 그리고 비발광영역에는 회로영역(DRA), 신호라인영역(DL1, DL2), 전원라인영역(EVDD) 등이 포함될 수 있다.
발광영역(EMA)이 제1방향으로 긴 형상을 가짐에 따라, 제1스캔라인(GL1)과 제2스캔라인(GL2)은 제1 내지 제4서브 픽셀(SP1 ~ SP4)의 발광영역(EMA)을 가로지르도록 배치된다. 그리고 제1스캔라인(GL1)과 제2스캔라인(GL2)은 제1 내지 제4서브 픽셀(SP1 ~ SP4)의 발광영역(EMA) 내에서 이격하게 된다.
한편, 제1 내지 제4서브 픽셀(SP1 ~ SP4)의 발광영역(EMA)은 제1방향으로 긴 형상을 가질 수 있으나, 이들 중 적어도 두 개의 서브 픽셀(SP1, SP4)에 포함된 발광영역(EMA)은 다른 두 개의 서브 픽셀(SP2, SP3)에 포함된 발광영역(EMA)과 다른 위치에 배치될 수 있다. 그리고 제1 및 제2서브 픽셀(SP1, SP2)과 제3 및 제4서브 픽셀(SP3, SP4)에 포함된 소자들은 두 개의 데이터라인(DL1, DL2)을 사이에 두고 좌우 대칭 하는 배치 구조를 가질 수 있다.
이에 따른 일례를 설명하면, 제1 및 제4서브 픽셀(SP1, SP4)의 발광영역(EMA)은 제2 및 제3서브 픽셀(SP2, SP3)의 발광영역(EMA)보다 더 높은 위치에 배치될 수 있다. 이 경우, 제1콘택홀(PH1)은 제1서브 픽셀(SP1)의 하단에 위치하는 회로영역(DRA) 내에 위치할 수 있고, 제2콘택홀(PH2)은 제2서브 픽셀(SP2)의 상단에 위치하는 회로영역(DRA) 내에 위치할 수 있고, 제3콘택홀(PH3)은 제3서브 픽셀(SP3)의 상단에 위치하는 회로영역(DRA) 내에 위치할 수 있고, 제4콘택홀(PH4)은 제4서브 픽셀(SP4)의 하단에 위치하는 회로영역(DRA) 내에 위치할 수 있다.
제2실시예인 도 5를 참고하면, 제1콘택홀(PH1)은 제2서브 픽셀(SP2)의 발광영역(EMA)에 포함된 유기 발광다이오드와 접속될 수 있고, 제2콘택홀(PH2)은 제1서브 픽셀(SP1)의 발광영역(EMA)에 포함된 유기 발광다이오드와 접속될 수 있고, 제3콘택홀(PH3)은 제4서브 픽셀(SP4)의 발광영역(EMA)에 포함된 유기 발광다이오드와 접속될 수 있고, 제4콘택홀(PH4)은 제3서브 픽셀(SP3)의 발광영역(EMA)에 포함된 유기 발광다이오드와 접속될 수 있다.
제2실시예에 따르면, 제1 및 제2서브 픽셀(SP1, SP2)의 하단에 배치된 회로영역(DRA)은 제2서브 픽셀(SP2)에 포함되고, 제1 및 제2서브 픽셀(SP1, SP2)의 상단에 배치된 회로영역(DRA)은 제1서브 픽셀(SP1)에 포함된다. 그리고 제3 및 제4서브 픽셀(SP3, SP4)의 상단에 배치된 회로영역(DRA)은 제4서브 픽셀(SP4)에 포함되고, 제3 및 제4서브 픽셀(SP3, SP4)의 하단에 배치된 회로영역(DRA)은 제3서브 픽셀(SP3)에 포함된다.
제3실시예인 도 6을 참고하면, 제1콘택홀(PH1)은 제1서브 픽셀(SP1)의 발광영역(EMA)에 포함된 유기 발광다이오드와 접속될 수 있고, 제2콘택홀(PH2)은 제2서브 픽셀(SP2)의 발광영역(EMA)에 포함된 유기 발광다이오드와 접속될 수 있고, 제3콘택홀(PH3)은 제3서브 픽셀(SP3)의 발광영역(EMA)에 포함된 유기 발광다이오드와 접속될 수 있고, 제4콘택홀(PH4)은 제4서브 픽셀(SP4)의 발광영역(EMA)에 포함된 유기 발광다이오드와 접속될 수 있다.
제3실시예에 따르면, 제1 및 제2서브 픽셀(SP1, SP2)의 하단에 배치된 회로영역(DRA)은 제1서브 픽셀(SP1)에 포함되고, 제1 및 제2서브 픽셀(SP1, SP2)의 상단에 배치된 회로영역(DRA)은 제2서브 픽셀(SP2)에 포함된다. 그리고 제3 및 제4서브 픽셀(SP3, SP4)의 상단에 배치된 회로영역(DRA)은 제3서브 픽셀(SP3)에 포함되고, 제3 및 제4서브 픽셀(SP3, SP4)의 하단에 배치된 회로영역(DRA)은 제4서브 픽셀(SP4)에 포함된다.
그러나 제2 및 제3실시예에 따른 설명은 하나의 예시일 뿐 위와 반대로, 제2 및 제3서브 픽셀(SP2, SP3)의 발광영역(EMA)이 제1 및 제4서브 픽셀(SP1, SP4)의 발광영역(EMA)보다 더 높은 위치에 배치될 수도 있다. 그리고 이들의 변경된 배치 구조에 맞게 콘택홀(PH1~PH4)의 위치와 접속 관계 모두 변경될 수 있다.
아울러, 제1 내지 제3실시예를 통해 알 수 있듯이, 회로영역(DRA)은 제1스캔라인(GL1)보다 위에 위치하는 상단 회로영역 및 제2스캔라인(GL2)보다 아래에 위치하는 하단 회로영역과 같이 스캔라인들(GL1, GL2)을 기준으로 정의될 수 있다.
이하, 본 발명의 제1 내지 제3실시예에서 설명한 바와 같은 서브 픽셀의 라인 배치 구조(특히, 스캔라인과 접속되는 회로 등의 배치 포함)에 따른 이점을 더욱 자세히 설명한다. 그리고 이 설명을 위해, 서브 픽셀들에 포함된 회로의 배치 관계 등을 더 자세히 도시 및 설명하지만 본원발명은 이에 한정되지 않는다.
도 7은 본 발명의 제4실시예에 따라 도 5의 서브 픽셀들의 배치 구조를 보다 상세히 나타낸 도면이고, 도 8은 도 7에 도시된 서브 픽셀들의 발광영역을 특정한 예시도이고, 도 9는 도 8에 도시된 서브 픽셀들의 대칭 관계를 설명하기 위한 도면이다.
도 7에 도시된 바와 같이, 제1전원라인(EVDD)은 제2방향(가로)을 따라 배치된 제1-1전원 연결라인(EVDDC1)과 제1-2전원 연결라인(EVDDC2)을 포함할 수 있다. 제1-1전원 연결라인(EVDDC1)은 제1스캔라인(GL1)보다 상단에 위치하며, 제1 및 제4서브 픽셀(SP1, SP4)과 같이 제1위치에 발광영역(EMA)이 배치된 서브 픽셀들을 제1전원라인(EVDD)에 접속하는 역할을 한다.
제1-2전원 연결라인(EVDDC2)은 제2스캔라인(GL2)보다 하단에 위치하며, 제2 및 제3서브 픽셀(SP2, SP3)과 같이 제2위치(제1위치보다 낮은 영역)에 발광영역(EMA)이 배치된 서브 픽셀들을 제1전원라인(EVDD)에 접속하는 역할을 한다. 그러나 이는 현재 도시된 도 7에서 보았을 때의 접속 구조일 뿐, 제1-1전원 연결라인(EVDDC1)과 제1-2전원 연결라인(EVDDC2)은 자신과 인접하는 서브 픽셀들을 제1전원라인(EVDD)에 접속하는 역할을 하는 것으로 해석해야 한다.
두 개의 데이터라인(DL1, DL2)은 제2방향(가로)을 따라 배치된 제1데이터 연결라인(DLC1)과 제2데이터 연결라인(DLC2)을 각각 포함할 수 있다. 제1데이터 연결라인(DLC1)과 제2데이터 연결라인(DLC2)은 제1스캔라인(GL1)과 제2스캔라인(GL2) 사이에 위치할 수 있다.
제1데이터 연결라인(DLC1)은 일측 데이터라인을 공유하는 제1 및 제2서브 픽셀(SP1, SP2)을 제1데이터라인(DL1)에 접속하는 역할을 한다. 이를 위해, 제1데이터 연결라인(DLC1)은 제1데이터라인(DL1)에 연결된 후 좌측으로 분기되어 연장될 수 있다.
제2데이터 연결라인(DLC2)은 타측 데이터라인을 공유하는 제3 및 제4서브 픽셀(SP3, SP4)을 제2데이터라인(DL2)에 접속하는 역할을 한다. 이를 위해, 제2데이터 연결라인(DLC2)은 제2데이터라인(DL2)에 연결된 후 우측으로 분기되어 연장될 수 있다.
제1센싱라인(VREF1)은 제2방향(가로)을 따라 배치된 제1센싱 연결라인(VREFC)을 포함할 수 있다. 제1센싱 연결라인(VREFC)은 제1스캔라인(GL1)과 제2스캔라인(GL2) 사이에 위치할 수 있다. 더 구체적으로 설명하면, 제1센싱 연결라인(VREFC)은 제1데이터 및 제2데이터 연결라인(DLC1, DLC2)과 제1스캔라인(GL1) 사이에 위치할 수 있다. 제1센싱 연결라인(VREFC)은 제1 내지 제4서브 픽셀(SP1 ~ SP4)에 접속될 수 있다.
제1스캔라인(GL1)과 제2스캔라인(GL2)은 제1 내지 제4서브 픽셀(SP1 ~ SP4)의 발광영역(EMA) 내에 제2방향(가로)을 따라 배치되며 상호 이격하는 공간을 갖도록 일측과 타측으로 배치된다. 제1스캔라인(GL1)과 제2스캔라인(GL2)의 경우, 배선폭이 다른 영역을 갖는다. 제1스캔라인(GL1)과 제2스캔라인(GL2)에서 제1방향(세로)을 따라 배치된 라인들(EVDD, DL1, DL2, VREF1)과 중첩하는 영역의 배선폭은 라인들(EVDD, DL1, DL2, VREF1)과 비중첩하는 영역의 배선폭보다 좁다. 이와 같이, 배선폭을 다른 라인들(EVDD, DL1, DL2, VREF1)과 중첩하는 영역에 대해 좁게 하면 기생 용량의 발생을 최소화할 수 있다. 그리고 제1스캔라인(GL1)과 제2스캔라인(GL2)은 제1 내지 제4서브 픽셀(SP1 ~ SP4)의 발광영역(EMA) 내에서 직선형을 취하되 양자의 기생 용량 발생 조건을 최대한 유사하게 만들어 주기 위해 상하 대칭하는 형상을 갖도록 할 수 있다.
제1 내지 제4서브 픽셀(SP1 ~ SP4)의 회로영역(DRA)에는 스위칭 트랜지스터(SW), 센싱 트랜지스터(ST), 구동 트랜지스터(DT) 및 커패시터(CST)가 각각 포함된다. 각 서브 픽셀별로 회로영역(DRA)에 포함된 소자들의 배치 관계 등을 설명하면 다음과 같다.
제1서브 픽셀(SP1)은 상단에 위치하는 제2콘택홀(PH2)을 통해 발광영역(EMA)과 회로영역(DRA)이 접속되는 구조를 갖는다. 이들 간에 접속이 이루어지는 부분은 발광영역(EMA)에 포함된 유기 발광다이오드의 하부전극과 회로영역(DRA)에 포함된 구동 트랜지스터(DT)의 제2전극일 수 있다. 유기 발광다이오드의 하부전극과 구동 트랜지스터(DT)의 제2전극의 접속부에는 커패시터(CST)의 제2전극과 센싱 트랜지스터(ST)의 제2전극 또한 접속될 수 있다.
상기와 같은 형태로 접속이 이루어지므로, 제1데이터라인(DL1)과 인접하는 좌측 영역부터 제2콘택홀(PH2), 커패시터(CST), 구동 트랜지스터(DT)의 순으로 제1서브 픽셀(SP1)에 포함된 제1소자 그룹이 배치될 수 있다. 그리고 제1데이터라인(DL1)과 인접하는 좌측 영역부터 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)의 순으로 제1서브 픽셀(SP1)에 포함된 제2소자 그룹이 배치될 수 있다. 이때, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 제1소자 그룹의 하부에 위치하는 제1스캔라인(GL1)과 중첩하도록 배치된다. 그러므로 평면상에서 제1서브 픽셀(SP1)에 포함된 소자들을 보면, 제1소자 그룹 및 제2소자 그룹과 같이 구분된다.
제2서브 픽셀(SP2)은 하단에 위치하는 제1콘택홀(PH1)을 통해 발광영역(EMA)과 회로영역(DRA)이 접속되는 구조를 갖는다. 이들 간에 접속이 이루어지는 부분은 발광영역(EMA)에 포함된 유기 발광다이오드의 하부전극과 회로영역(DRA)에 포함된 구동 트랜지스터(DT)의 제2전극일 수 있다. 유기 발광다이오드의 하부전극과 구동 트랜지스터(DT)의 제2전극의 접속부에는 커패시터(CST)의 제2전극과 센싱 트랜지스터(ST)의 제2전극 또한 접속될 수 있다.
상기와 같이 제2서브 픽셀(SP2) 또한 제1서브 픽셀(SP1)과 같은 형태로 접속이 이루어지지만, 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2)에 포함된 소자들은 제1 및 제2스캔라인(GL1, GL2)을 기준으로 상하 대각선 대칭(상단과 하단 간의 좌우 대칭)을 이루도록 배치된다.
이에 따라, 제1데이터라인(DL1)과 인접하는 좌측 영역부터 구동 트랜지스터(DT), 커패시터(CST), 제2콘택홀(PH2)의 순으로 제1서브 픽셀(SP1)에 포함된 제1소자 그룹이 배치될 수 있다. 그리고 제1데이터라인(DL1)과 인접하는 좌측 영역부터 센싱 트랜지스터(ST)와 스위칭 트랜지스터(SW)의 순으로 제1서브 픽셀(SP1)에 포함된 제2소자 그룹이 배치될 수 있다. 이때, 센싱 트랜지스터(ST)와 스위칭 트랜지스터(SW)는 제1소자 그룹의 상부에 위치하는 제2스캔라인(GL2)과 중첩하도록 배치된다. 그러므로 평면상에서 제2서브 픽셀(SP2)에 포함된 소자들을 보면, 제1소자 그룹 및 제2소자 그룹과 같이 구분된다.
제3서브 픽셀(SP3)은 하단에 위치하는 제4콘택홀(PH4)을 통해 발광영역(EMA)과 회로영역(DRA)이 접속되는 구조를 갖는다. 이들 간에 접속이 이루어지는 부분은 발광영역(EMA)에 포함된 유기 발광다이오드의 하부전극과 회로영역(DRA)에 포함된 구동 트랜지스터(DT)의 제2전극일 수 있다. 유기 발광다이오드의 하부전극과 구동 트랜지스터(DT)의 제2전극의 접속부에는 커패시터(CST)의 제2전극과 센싱 트랜지스터(ST)의 제2전극 또한 접속될 수 있다.
상기와 같은 형태로 접속이 이루어지므로, 제2데이터라인(DL2)과 인접하는 우측 영역부터 구동 트랜지스터(DT), 커패시터(CST), 제4콘택홀(PH4)의 순으로 제3서브 픽셀(SP3)에 포함된 제1소자 그룹이 배치될 수 있다. 그리고 제2데이터라인(DL2)과 인접하는 우측 영역부터 센싱 트랜지스터(ST)와 스위칭 트랜지스터(SW)의 순으로 제3서브 픽셀(SP3)에 포함된 제2소자 그룹이 배치될 수 있다. 이때, 센싱 트랜지스터(ST)와 스위칭 트랜지스터(SW)는 제1소자 그룹의 상부에 위치하는 제2스캔라인(GL2)과 중첩하도록 배치된다. 그러므로 평면상에서 제3서브 픽셀(SP3)에 포함된 소자들을 보면, 제1소자 그룹 및 제2소자 그룹과 같이 구분된다.
제4서브 픽셀(SP4)은 상단에 위치하는 제3콘택홀(PH3)을 통해 발광영역(EMA)과 회로영역(DRA)이 접속되는 구조를 갖는다. 이들 간에 접속이 이루어지는 부분은 발광영역(EMA)에 포함된 유기 발광다이오드의 하부전극과 회로영역(DRA)에 포함된 구동 트랜지스터(DT)의 제2전극일 수 있다. 유기 발광다이오드의 하부전극과 구동 트랜지스터(DT)의 제2전극의 접속부에는 커패시터(CST)의 제2전극과 센싱 트랜지스터(ST)의 제2전극 또한 접속될 수 있다.
상기와 같이 제4서브 픽셀(SP4) 또한 제3서브 픽셀(SP3)과 같은 형태로 접속이 이루어지지만, 제3서브 픽셀(SP3)과 제4서브 픽셀(SP4)에 포함된 소자들은 제1 및 제2스캔라인(GL1, GL2)을 기준으로 상하 대각선 대칭(상단과 하단 간의 좌우 대칭)을 이루도록 배치된다.
이에 따라, 제2데이터라인(DL2)과 인접하는 우측 영역부터 제3콘택홀(PH3), 커패시터(CST), 구동 트랜지스터(DT)의 순으로 제4서브 픽셀(SP4)에 포함된 제1소자 그룹이 배치될 수 있다. 그리고 제2데이터라인(DL2)과 인접하는 제2좌측 영역부터 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)의 순으로 제1서브 픽셀(SP1)에 포함된 제2소자 그룹이 배치될 수 있다. 이때, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 제1소자 그룹의 하부에 위치하는 제2스캔라인(GL2)과 중첩하도록 배치된다. 그러므로 평면상에서 제4서브 픽셀(SP4)에 포함된 소자들을 보면, 제1소자 그룹 및 제2소자 그룹과 같이 구분된다.
도 7 및 도 8을 함께 참고하면, 제1 내지 제4서브 픽셀(SP1 ~ SP4)은 적색, 녹색, 청색, 적색 서브 픽셀(SPR, SPG, SPB, SPR)로 정의될 수 있다. 그 결과, 적색 서브 픽셀(SPR)의 발광영역(EMA)은 적색(Red)의 빛을 발광하고, 녹색 서브 픽셀(SPG)의 발광영역(EMA)은 녹색(Green)의 빛을 발광하고, 청색 서브 픽셀(SPB)의 발광영역(EMA)은 청색(Blue)의 빛을 발광할 수 있다. 그러나 이는 하나의 예시일 뿐이므로, 본 발명은 이에 한정되지 않는다.
도 9를 참고하면, 적색, 녹색, 청색, 적색 서브 픽셀(SPR, SPG, SPB, SPR)을 포함하는 총 4개의 서브 픽셀은 두 개의 데이터라인(DL_RG, DL_BR)을 의미하는 중앙선(CA)을 기준으로 좌측영역(LA)와 우측영역(RA)에 2개의 서브 픽셀씩 분할 배치될 수 있다. 그리고 앞선 설명을 통해 알 수 있듯이, 총 4개의 서브 픽셀(SPR, SPG, SPB, SPR)은 중앙선(CA)을 기준으로 데칼코마니(decalcomanie) 형태로 배치될 수 있다.
본 발명과 같은 형태로 서브 픽셀들을 배치하면, 발광영역(EMA)을 스트라이프(stripe) 형태로 설계하면서도 회로영역(DRA)을 쿼드(quad)와 유사한 형태로 설계할 수 있다. 회로영역(DRA)을 쿼드(quad) 형태로 구현하면 서브 픽셀당 하나의 스캔라인을 갖기 때문에 커패시터(CST)의 용량을 충분히 확보할 수 있는 공간을 가질 수 있다. 그리고 스위칭 트랜지스터와 센싱 트랜지스터에 포함된 전극과 스캔라인의 중첩영역을 제2방향을 따라 균일하게 일렬 배치할 수 있기 때문에 이들에서 발생할 수 있는 기생 용량의 편차 발생을 방지 또는 최소화할 수 있다. 그리고 기생 용량의 편차 발생을 방지 또는 최소화할 수 있기 때문에 서브 픽셀들 간의 휘도 편차(표시패널의 휘도 편차)를 개선 또는 최소화할 수 있다.
이 밖에, 동일 컬러 간의 중첩 마진이 달라질 수 있는 기생 용량 편차(동일 color간 overlap cap 편차) 등의 발생을 저지 또는 방지할 수 있기 때문에 서브 픽셀들 간의 휘도 편차(표시패널의 휘도 편차)를 개선 또는 최소화할 수 있다. 그리고 발광영역(EMA)을 스트라이프(stripe) 형태로 설계할 수 있어 클리어 타입 폰트(clear type font)가 요구되는 제품군(예: IT 제품)은 물론이고 다양한 제품군에 적용할 수 있는 표시장치를 구현할 수 있다.
한편, 앞서 설명한 라인들은 모두 하부의 구조물을 노출하는 비어홀(절연층에 형성된 홀)을 통해 라인과 라인을 연결하거나 라인과 전극을 연결하게 되고, 이러한 기술은 이 분야에서 통상적으로 실시되는 것이므로 상세히 설명하지 않았음을 참고한다. 그리고 회로영역(DRA)에 포함된 스위칭 트랜지스터(SW), 센싱 트랜지스터(ST), 구동 트랜지스터(DT) 및 커패시터(CST)의 접속 관계는 이미 설명된 바 있으므로 도 3을 참고한다.
도 10 내지 도 12는 6개의 서브 픽셀들에서 나타나는 배치 구조를 설명하기 위한 도면들이다.
도 10을 참고하면, 6개의 서브 픽셀들에서 나타나는 배치 구조를 볼 수 있다. 앞서 4개의 서브 픽셀들에서와는 달리 6개의 서브 픽셀들의 배치 구조를 보면, 제1서브 픽셀과 인접하는 좌측 끝단에는 제1전원라인(EVDD)이 배치되고 제6서브 픽셀과 인접하는 우측 끝단에는 제2전원라인(EVSS)이 배치될 수 있다. 그리고 제1센싱라인(VREF1)의 우측에는 제3데이터라인(DL3)이 배치될 수 있다.
도 11을 참고하면, 도 10에서 서브 픽셀들에 포함된 발광영역을 제외한 도면을 볼 수 있다. 이를 통해 알 수 있듯이, 제1 및 제2데이터라인(DL1, DL2)을 기준으로 제1 및 제2서브 픽셀(SP1, SP2)과 제3 및 제4서브 픽셀(SP3, SP4)이 좌우 대칭하는 데칼코마니(decalcomanie) 형태를 가질 수 있다. 그리고 제1센싱라인(VREF1) 및 제3데이터라인(DL3)을 기준으로 제3 및 제4서브 픽셀(SP3, SP4)과 제5 및 제6서브 픽셀(SP5, SP6)이 좌우 대칭하는 데칼코마니(decalcomanie) 형태를 가질 수 있다.
도 12를 참고하면, 총 6개의 서브 픽셀(SP1 ~ SP6)에서 제3 및 제4서브 픽셀(SP3, SP4)은 제1 및 제2서브 픽셀(SP1, SP2)과 제5 및 제6서브 픽셀(SP5, SP6) 사이에 위치한다. 제1 및 제2서브 픽셀(SP1, SP2)과 제3 및 제4서브 픽셀(SP3, SP4) 간에 대칭을 이루는 제1대칭점과 제3 및 제4서브 픽셀(SP3, SP4)과 제5 및 제6서브 픽셀(SP5, SP6) 간에 대칭을 이루는 제2대칭점에 대해 제3 및 제4서브 픽셀(SP3, SP4)의 중앙영역을 기준으로 상단단과 하단을 나눌 수 있는 중앙구분점을 정의할 수 있다.
중앙구분점, 제1대칭점 및 제2대칭점을 연결하면 총 6개의 서브 픽셀(SP1 ~ SP6)을 절반(좌측과 우측)으로 나눌 수 있는 중앙선(C)으로 정의할 수 있다. 이 경우, 총 6개의 서브 픽셀(SP1 ~ SP6)을 절반으로 나눴을 때, 나타나는 좌측 서브 픽셀들과 우측 서브 픽셀들 간에는 상하 반전 대칭(좌측을 180˚회전시켜 우측과 대칭)이 이루어질 수 있다.
한편, 본원 발명에 따르면, 하나의 픽셀은 총 3개의 서브 픽셀로 이루어지게 되나, 2개의 데이터라인을 좌우 인접하는 4개의 서브 픽셀들이 공유하는 구조를 취하게 됨에 따라 총 4개의 서브 픽셀이 하나의 픽셀로 오인될 수 있다. 하지만, 도 10 내지 도 12에 도시된 녹색(Green), 적색(Red), 청색(Blue), 적색(Red), 청색(Blue) 및 녹색(Green) 서브 픽셀의 연속 배치된 구조를 통해 알 수 있듯이, 하나의 픽셀은 총 3개의 서브 픽셀로 이루어진다.
도 13은 본 발명의 제5실시예에 따라 도 8에 도시된 서브 픽셀들의 일부를 나타낸 도면이고, 도 14는 도 13의 제1절단 영역을 나타낸 단면도이고, 도 15는 도 13의 제2절단 영역을 나타낸 단면도이고, 도 16은 도 13의 제3절단 영역을 나타낸 단면도이다.
도 13에 도시된 적색 서브 픽셀(SPR)과 녹색 서브 픽셀(SPG)의 일부를 참고하여 총 3군데에서 볼 수 있는 층간 구조를 설명하면 다음의 도 14 내지 도 16과 같다.
먼저, 도 13 및 도 14를 함께 참고하여 센싱 트랜지스터(ST)가 위치하는 영역의 단면을 설명하면 다음과 같다. 기판(GLS) 상에는 제1광차단층(LSa)이 위치한다. 제1광차단층(LSa)은 단일층으로 형성되거나 도시된 바와 같이 다중층으로 형성될 수 있다. 제1광차단층(LSa)은 외부광의 입사를 차단할 수 있는 저 반사성 재료 또는 광차단성이 우수한 재료의 금속이 선택될 수 있다.
기판(GLS) 상에는 제1광차단층(LSa)을 덮는 버퍼층(BUF)이 형성된다. 버퍼층(BUF)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다.
버퍼층(BUF) 상에는 제1액티브층(ACTa)이 형성된다. 제1액티브층(ACTa)은 유기 반도체 재료, 산화물 반도체 재료 또는 실리콘 반도체 재료 등으로 이루어질 수 있다.
제1액티브층(ACTa)의 채널영역에 대응하여 아일랜드 형태의 제1절연층(GI)이 형성된다. 제1절연층(GI)은 게이트절연층으로서 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다.
제1절연층(GI) 상에는 제1스캔라인(GL1)이 되면서 또한 센싱 트랜지스터(ST)의 게이트전극이 되는 게이트금속층(GAM)이 형성된다. 게이트금속층(GAM)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.
기판(GLS) 상에는 버퍼층(BUF), 제1액티브층(ACTa) 및 게이트금속층(GAM)을 덮는 제2절연층(ILD)이 형성된다. 제2절연층(ILD)은 층간절연층으로서 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다. 제2절연층(ILD)은 제1액티브층(ACTa)의 소오스영역과 드레인영역을 노출한다.
제2절연층(ILD) 상에는 센싱 트랜지스터(ST)의 소오스 드레인전극이 되는 데이터금속층(SDMa, SDMb)이 형성된다. 데이터금속층(SDMa, SDMb)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 제1데이터금속층(SDMa)과 제2데이터금속층(SDMb)는 센싱 트랜지스터(ST)의 소오스전극과 드레인전극이 된다.
기판(GLS) 상에는 데이터금속층(SDMa, SDMb) 및 제2절연층(ILD)을 덮는 제3절연층(PLL)이 형성된다. 제3절연층(PLL)은 평탄화층으로서 네거티브 오버코트층, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate), 포토아크릴(Photoacrylate) 등의 유기물로 이루어질 수 있다.
다음, 도 13 및 도 15를 함께 참고하여 구동 트랜지스터(DT), 커패시터(CST) 및 콘택홀(PH)가 위치하는 영역의 단면을 설명하면 다음과 같다. 기판(GLS) 상에는 제2광차단층(LSb)과 제3광차단층(LSc)이 형성된다. 제2광차단층(LSb)과 제3광차단층(LSc)은 제1광차단층(LSa)과 동일한 층 및 동일한 재료로 형성된다. 제2광차단층(LSb)과 제3광차단층(LSc)은 일정 간격 공간을 두고 이격하도록 패터닝된다. 제2광차단층(LSb)에서 커패시터(CST)에 대응하는 영역에 위치하는 부분은 커패시터(CST)의 하부 전극층이 된다.
기판(GLS) 상에는 제2광차단층(LSb)과 제3광차단층(LSc)을 덮는 버퍼층(BUF)이 형성된다. 버퍼층(BUF) 상에는 제2액티브층(ACTb)과 제3액티브층(ACTc)이 형성된다. 제2액티브층(ACTb)과 제3액티브층(ACTc)은 제1액티브층(ACTa)과 동일한 층 및 동일한 재료로 형성된다. 제2액티브층(ACTb)은 구동 트랜지스터(DT)의 액티브층이되고, 제3액티브층(ACTc)은 커패시터(CST)의 중간 전극층이 된다.
제2액티브층(ACTb) 상에는 채널영역에 대응하여 아일랜드 형태의 제1절연층(GI)이 형성되고, 제1절연층(GI) 상에는 게이트금속층(GAM)이 형성된다. 구동 트랜지스터(DT)의 게이트전극이나 센싱 트랜지스터의 게이트전극 등은 모두 동일한 게이트금속층(GAM)으로 이루어진다.
기판(GLS) 상에는 버퍼층(BUF), 제2액티브층(ACTb), 제3액티브층(ACTc) 및 게이트금속층(GAM)을 덮는 제2절연층(ILD)이 형성된다. 제2절연층(ILD)은 제2액티브층(ACTb)의 소오스영역과 드레인영역을 노출한다.
제2절연층(ILD) 상에는 구동 트랜지스터(DT)의 소오스 드레인전극이 되면서, 커패시터(CST)의 상부 전극층이 되는 데이터금속층(SDMc ~ SDMe)이 형성된다. 구동 트랜지스터(DT)의 소오스 드레인전극이나 센싱 트랜지스터의 소오스 드레인전극 등은 모두 동일한 데이터금속층(SDMc ~ SDMe)로 이루어진다.
제3데이터금속층(SDMc)은 구동 트랜지스터(DT)의 제2액티브층(ACTb)의 소오스영역에 접촉되어 소오스전극이 되고 제4데이터금속층(SDMd)은 제2액티브층(ACTb)의 드레인영역에 접촉되어 드레인전극이 되고, 제5데이터금속층(SDMe)은 커패시터(CST)의 상부 전극층이 된다. 그리고 제4데이터금속층(SDMd)에서 제3광차단층(LSc) 상에 위치하는 영역은 하부전극층(LOE)과의 접촉부가 된다. 한편, 단면에서 보았을 때, 제4데이터금속층(SDMd)과 제5데이터금속층(SDMe)은 분리된 것으로 보이는 이들은 모두 연결된 상태이다.
기판(GLS) 상에는 제2절연층(ILD)과 데이터금속층(SDMc ~ SDMe)을 덮는 제3절연층(PLL)이 형성된다. 제3절연층(PLL)은 제1콘택홀(PH1)을 통해 구동 트랜지스터(DT)의 드레인전극이 되는 제4데이터금속층(SDMd)을 노출한다.
제3절연층(PLL) 상에는 유기 발광다이오드의 하부전극이 되는 하부전극층(LOE)이 형성된다. 하부전극층(LOE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명 산화물로 이루어진 단일층이나 은(Ag), 알루미늄(Al) 등과 같이 반사성이 높은 재료를 더 포함하는 다중층으로 이루어질 수 있다. 하부전극층(LOE)은 제3절연층(PLL)의 제1콘택홀(PH1)을 통해 구동 트랜지스터(DT)의 드레인전극인 제4데이터금속층(SDMd)에 접촉한다. 하부전극층(LOE)은 제1콘택홀(PH1)이 위치하는 영역부터 구동 트랜지스터(DT)의 소오스전극인 제3데이터금속층(SDMc)과 중첩하는 영역까지 연장될 수 있다.
다음, 도 13 및 도 16을 함께 참고하여 유기 발광다이오드(OLED)가 위치하는 영역의 단면을 설명하면 다음과 같다. 기판(GLS) 상에는 제3절연층(PLL), 하부전극층(LOE), 발광층(EML) 및 상부전극층(UPE) 순으로 적층된 유기 발광다이오드(OLED)가 형성될 수 있다.
발광영역(EMA) 내에 위치하는 유기 발광다이오드(OLED)의 구조는 도 16과 같이 도시 및 설명하였으나 이는 발광 방식이나 색을 구현하는 방식에 따라 다를 수 있다. 예를 들면, 제3절연층(PLL)과 하부전극층(LOE) 사이에 컬러필터층이 더 위치할 수 있다. 그러므로 위에서 설명한 단면 구조는 서브 픽셀에 포함된 소자의 제조방법에 대한 참고 정도로 이해되어야 한다.
도 17 내지 도 19는 본 발명에 따른 서브 픽셀 배치 구조의 이점을 설명하기 위한 시뮬레이션 결과들이고, 도 20 및 도 21은 비교예와 본 발명 간의 전류 편차 관계를 설명하기 위한 시뮬레이션 결과이다.
본원 발명에 따른 서브 픽셀 배치 구조는 앞서 제1 내지 제5실시예를 통해 설명한 바와 같이, 커패시터의 용량을 충분히 확보할 수 있는 공간을 가질 수 있다. 또한, 본원 발명에 따른 서브 픽셀 배치 구조는 스위칭 트랜지스터와 센싱 트랜지스터에 포함된 전극과 스캔라인의 중첩영역을 제2방향을 따라 균일하게 일렬 배치할 수 있기 때문에 이들에서 발생할 수 있는 기생 용량의 편차 발생을 방지 또는 최소화할 수 있다.
그 결과, 도 17 내지 도 19에 나타난 바와 같이, 적색, 녹색 및 청색 서브 픽셀들(RED, GREEN, BLUE)이 "1st Red와 2nd Red", "1st Green와 2nd Green", "1st Blue와 2nd Blue"와 같이 다른 영역에 형성되더라도(배치된 위치가 다르더라도)동일한 색을 발생하는 서브 픽셀들 간의 전류 편차가 거의 발생하지 않음을 알 수 있다. ("1st Red와 2nd Red" 등과 같이 다른 위치에 존재하는 서브 픽셀들로부터 추출된 전류 값이 거의 비슷하기 때문)
그러므로 본원 발명에 따른 서브 픽셀 배치 구조는 기생 용량의 편차 발생을 방지 또는 최소화할 수 있기 때문에 서브 픽셀들 간의 휘도 편차(표시패널의 휘도 편차)를 개선 또는 최소화할 수 있다.
또한, 본원 발명에 따른 서브 픽셀 배치 구조는 앞서 제1 내지 제5실시예를 통해 설명한 바와 같이, 서브 픽셀의 발광영역을 스트라이프 형태로 설계하면서도 서브 픽셀의 회로영역을 쿼드(quad)와 유사한 형태로 설계할 수 있다.
그 결과, 도 20 및 도 21에 나타난 바와 같이, 본원 발명의 서브 픽셀 구조(도 21)는 비교예의 구조(도 20)보다 전류 편차 발생 확율을 더욱 낮출 수 있음을 알 수 있다. (비교예의 구조는 추출된 감마 곡선에서 보이는 차이가 눈에 띄게 존재하지만, 본원 발명의 구조는 추출된 감마 곡선에서 보이는 차이가 거의 존재하지 않기 때문)
이와 같은 효과를 발현하는 이유는 앞서 설명하였듯이, 서브 픽셀의 발광영역을 스트라이프 형태로 설계하면서도 서브 픽셀의 회로영역을 쿼드(quad)와 유사한 형태를 갖기 때문에 커패시터의 용량을 충분히 확보할 수 있는 공간을 갖고 또한 기생 용량의 편차 발생을 방지 또는 최소화할 수 있기 때문이다.
도 22는 본 발명의 제6실시예에 따라 서브 픽셀들의 제2절단 영역을 나타낸 단면도이다.
도 22의 구조는 도 15와 유사하나 하부전극층(LOE)의 길이가 다르므로, 이 부분만 설명하면 다음과 같다(나머지 구성과 관련된 설명은 도 15를 참고한다).
하부전극층(LOE)은 제3절연층(PLL)의 제1콘택홀(PH1)을 통해 구동 트랜지스터(DT)의 드레인전극인 제4데이터금속층(SDMd)에 접촉한다. 하부전극층(LOE)은 제1콘택홀(PH1)이 위치하는 영역부터 커패시터(CST)의 상부 전극층인 제5데이터금속층(SDMe)과 중첩하는 영역까지 연장될 수 있다.
도 15 및 도 22를 비교하면, 양자는 제3절연층(PLL) 상에 위치하는 하부전극층(LOE)의 길이에 차이가 있는데 이들 실시예가 의미하는 바를 설명하면 다음과 같다. 먼저, 도 15 및 도 22와 같은 구조적 차이는 유기 발광다이오드의 하부전극층과 콘택홀 간의 연결 구조를 고려하여 양자 중 하나를 선택할 수 있다는 것으로 해석할 수 있다. 다음, 도 15 및 도 22와 같은 구조적 차이는 제조 공정 상에서 발생할 수 있는 결함을 복구하기 위한 리페어 공정(레이저 조사 공간 확보 및 리페어 공간 확보)을 고려하여 양자 중 하나를 선택할 수 있다는 것으로 해석할 수 있다. 즉, 본 발명은 리페어 공정에 용이한 서브 픽셀 구조를 제공할 수 있다.
이상, 본원 발명은 제1실시예 내지 제6실시예로 구분하여 서브 픽셀들의 배치 구조를 설명하였다. 하지만, 이는 도 15 및 도 22를 참고하여 설명한 바와 같이, 설계적 이점과 공정적 이점 중 적어도 하나를 고려하여 실시예들 중 하나 이상을 결합하거나 이들 실시예에서 필요한 구조나 방법만 선택하여 새로운 서브 픽셀들의 배치 구조를 구현해낼 수 있음은 물론이다.
이상 본 발명은 서브 픽셀에 포함된 커패시터의 용량을 충분히 확보할 수 있는 공간을 가지면서 트랜지스터에 포함된 전극과 스캔라인의 중첩영역을 균일하게 일렬 배치할 수 있는 구조를 제공하여 기생 용량의 편차 발생을 방지 또는 최소화할 수 있는 표시장치를 제공하는 효과가 있다. 또한, 본 발명은 기생 용량의 편차 발생을 방지 또는 최소화하여 서브 픽셀들 간의 휘도 편차(표시패널의 휘도 편차)를 개선 또는 최소화할 수 있는 효과가 있다. 또한, 본 발명은 리페어 공정에 용이한 서브 픽셀 구조를 제공할 수 있는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
150: 표시패널 EMA: 발광영역
DRA: 회로영역 GL1, GL2: 스캔라인들
SW: 스위칭 트랜지스터 ST: 센싱 트랜지스터
DT: 구동 트랜지스터 CST: 커패시터
OLED: 유기 발광다이오드 PH1 ~ PH4: 제1 ~ 제4콘택홀
SP1 ~ SP4: 제1 ~ 제4서브 픽셀
DRA: 회로영역 GL1, GL2: 스캔라인들
SW: 스위칭 트랜지스터 ST: 센싱 트랜지스터
DT: 구동 트랜지스터 CST: 커패시터
OLED: 유기 발광다이오드 PH1 ~ PH4: 제1 ~ 제4콘택홀
SP1 ~ SP4: 제1 ~ 제4서브 픽셀
Claims (14)
- 발광영역과 회로영역을 갖는 다수의 서브 픽셀을 포함하는 기판;
상기 기판 상에 위치하고 두 개의 서브 픽셀 사이를 지나도록 제1방향으로 배치된 제1방향 라인; 및
상기 기판 상에 위치하고 상기 제1방향과 교차하는 제2방향으로 배치된 제2방향 라인을 포함하고,
상기 제1방향 라인은 상기 다수의 서브 픽셀에 전원을 공급하는 전원라인을 포함하고,
상기 제2방향 라인은 상기 다수의 서브 픽셀에 포함된 스위칭 트랜지스터에 연결된 제1스캔라인과 상기 다수의 서브 픽셀에 포함된 센싱 트랜지스터에 연결된 제2스캔라인을 포함하고,
상기 제1스캔라인과 상기 제2스캔라인은 상호 이격하여 위치하고,
상기 회로영역은 상기 제1스캔라인보다 위에 위치하는 상단 회로영역과 상기 제2스캔라인보다 아래에 위치하는 하단 회로영역을 포함하고,
상기 제1 및 제2스캔라인은 상기 스위칭 트랜지스터 및 상기 센싱 트랜지스터의 전극과 균일한 중첩영역을 갖도록 배치된 발광표시장치. - 제1항에 있어서,
상기 다수의 서브 픽셀은
상기 제1방향 라인을 기준으로 좌측에 배치된 좌측 서브 픽셀 그룹과 우측에 배치된 우측 서브 픽셀 그룹을 포함하고,
상기 좌측 서브 픽셀 그룹과 상기 우측 서브 픽셀 그룹에 포함된 소자들은 상기 제1방향 라인을 기준으로 좌우 대칭 하는 형상을 갖는 발광표시장치. - 제2항에 있어서,
상기 좌측 서브 픽셀 그룹은 제1 및 제2서브 픽셀을 포함하고, 상기 우측 서브 픽셀 그룹은 제3 및 제4서브 픽셀을 포함하고,
상기 제1 및 상기 제4서브 픽셀의 발광영역은 상기 제2 및 상기 제3서브 픽셀의 발광영역보다 상단에 위치하는 발광표시장치. - 제3항에 있어서,
상기 제1서브 픽셀에 포함된 소자들과 상기 제2서브 픽셀에 포함된 소자들은
상기 제2방향 라인을 기준으로 상하 대각선 대칭 하는 형상을 갖는 발광표시장치. - 제4항에 있어서,
상기 제1서브 픽셀은 상기 하단 회로영역에 배치된 제1콘택홀을 포함하고,
상기 제2서브 픽셀은 상기 상단 회로영역에 배치된 제2콘택홀을 포함하고,
상기 제3서브 픽셀은 상기 상단 회로영역에 배치된 제3콘택홀을 포함하고,
상기 제4서브 픽셀은 상기 하단 회로영역에 배치된 제4콘택홀을 포함하는 발광표시장치. - 제4항에 있어서,
상기 제1서브 픽셀은 상기 상단 회로영역에 배치된 제1콘택홀을 포함하고,
상기 제2서브 픽셀은 상기 하단 회로영역에 배치된 제2콘택홀을 포함하고,
상기 제3서브 픽셀은 상기 하단 회로영역에 배치된 제3콘택홀을 포함하고,
상기 제4서브 픽셀은 상기 상단 회로영역에 배치된 제4콘택홀을 포함하는 발광표시장치. - 제1항에 있어서,
상기 발광영역은 상기 제2방향보다 상기 제1방향이 긴 형상을 갖고,
상기 회로영역은 상기 제1방향보다 상기 제2방향이 긴 형상을 갖는 발광표시장치. - 제7항에 있어서,
상기 발광영역은 모두 동일한 크기의 타원 형상을 갖고,
상기 회로영역은 적어도 2개의 발광영역과 중첩하는 영역을 갖는 쿼드 형상을 갖는 발광표시장치. - 발광영역에 포함되고 빛을 발광하는 발광다이오드와, 회로영역에 포함되고 데이터전압을 전달하기 위한 스위칭 트랜지스터, 상기 데이터전압을 저장하기 위한 커패시터, 상기 데이터전압에 대응하는 구동전류를 상기 발광다이오드에 제공하기 위한 구동 트랜지스터, 및 상기 구동 트랜지스터와 상기 발광다이오드 사이의 노드를 센싱하기 위한 센싱 트랜지스터를 각각 포함하는 다수의 서브 픽셀을 포함하는 기판;
상기 기판 상에 위치하고 두 개의 서브 픽셀 사이를 지나도록 제1방향으로 배치된 제1방향 라인; 및
상기 기판 상에 위치하고 상기 제1방향과 교차하는 제2방향으로 배치된 제2방향 라인을 포함하고,
상기 제1방향 라인은 상기 다수의 서브 픽셀에 전원을 공급하는 전원라인을 포함하고,
상기 제2방향 라인은 상기 스위칭 트랜지스터에 연결된 제1스캔라인과 상기 센싱 트랜지스터에 연결된 제2스캔라인을 포함하고,
상기 제1스캔라인과 상기 제2스캔라인은 상호 이격하여 위치하고,
상기 회로영역은 상기 제1스캔라인보다 위에 위치하는 상단 회로영역과 상기 제2스캔라인보다 아래에 위치하는 하단 회로영역을 포함하고,
상기 제1 및 제2스캔라인은 상기 스위칭 트랜지스터 및 상기 센싱 트랜지스터의 전극과 균일한 중첩영역을 갖도록 배치된 발광표시장치. - 제9항에 있어서,
상기 다수의 서브 픽셀은
상기 제1방향 라인을 기준으로 좌측에 배치된 좌측 서브 픽셀 그룹과 우측에 배치된 우측 서브 픽셀 그룹을 포함하고,
상기 좌측 서브 픽셀 그룹과 상기 우측 서브 픽셀 그룹에 포함된 소자들은 상기 제1방향 라인을 기준으로 좌우 대칭 하는 형상을 갖는 발광표시장치. - 제10항에 있어서,
상기 좌측 서브 픽셀 그룹은 제1 및 제2서브 픽셀을 포함하고, 상기 우측 서브 픽셀 그룹은 제3 및 제4서브 픽셀을 포함하고,
상기 제1 및 상기 제4서브 픽셀의 발광영역은 상기 제2 및 상기 제3서브 픽셀의 발광영역보다 상단에 위치하는 발광표시장치. - 제11항에 있어서,
상기 제1서브 픽셀에 포함된 소자들과 상기 제2서브 픽셀에 포함된 소자들은
상기 제2방향 라인을 기준으로 상하 대각선 대칭 하는 형상을 갖는 발광표시장치. - 제12항에 있어서,
상기 제1서브 픽셀은 상기 하단 회로영역에 배치된 제1콘택홀을 포함하고,
상기 제2서브 픽셀은 상기 상단 회로영역에 배치된 제2콘택홀을 포함하고,
상기 제3서브 픽셀은 상기 상단 회로영역에 배치된 제3콘택홀을 포함하고,
상기 제4서브 픽셀은 상기 하단 회로영역에 배치된 제4콘택홀을 포함하는 발광표시장치. - 제3항 또는 제11항에 있어서,
상기 제1서브 픽셀과 상기 제4서브 픽셀은 상기 하단 회로영역보다 상기 상단 회로영역과 중첩하는 면적이 더 넓고, 상기 제2서브 픽셀과 상기 제3서브 픽셀은 상기 상단 회로영역보다 상기 하단 회로영역과 중첩하는 면적이 더 넓은 발광표시장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190119019A KR102604313B1 (ko) | 2019-09-26 | 2019-09-26 | 발광표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190119019A KR102604313B1 (ko) | 2019-09-26 | 2019-09-26 | 발광표시장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210036685A KR20210036685A (ko) | 2021-04-05 |
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ID=75461935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190119019A KR102604313B1 (ko) | 2019-09-26 | 2019-09-26 | 발광표시장치 |
Country Status (1)
| Country | Link |
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| KR (1) | KR102604313B1 (ko) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5849981B2 (ja) * | 2013-03-25 | 2016-02-03 | ソニー株式会社 | 表示装置および電子機器 |
| KR102485786B1 (ko) * | 2015-12-31 | 2023-01-06 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 |
-
2019
- 2019-09-26 KR KR1020190119019A patent/KR102604313B1/ko active IP Right Grant
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|---|---|
| KR20210036685A (ko) | 2021-04-05 |
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