KR20230023509A - 발광표시장치 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 표시영역과 비표시영역을 포함하는 표시패널, 상기 표시영역 내에 제1방향으로 배치된 제1레퍼런스라인, 상기 표시영역 내에 상기 제1방향과 교차하는 제2방향으로 배치되고 상기 제1레퍼런스라인과 전기적으로 연결된 제2레퍼런스라인, 및 상기 표시영역 내에 상기 제1방향으로 배치되고 적어도 두 개의 제1레퍼런스라인 사이에 배치된 제2전원라인을 포함하는 발광표시장치를 제공한다.

Description

발광표시장치 및 이의 제조방법{Light Emitting Display Device and Manufacturing Method Thereof}
본 발명은 발광표시장치 및 이의 제조방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 발광표시장치(Light Emitting Display Device; LED), 양자점표시장치(Quantum Dot Display Device; QDD), 액정표시장치(Liquid Crystal Display Device; LCD) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치들은 서브 픽셀들을 포함하는 표시패널, 표시패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다.
위와 같은 표시장치들은 표시패널에 형성된 서브 픽셀들에 구동 신호 예컨대, 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있다.
본 발명은 표시영역 내에 내재화된 그물형 레퍼런스라인과 이 사이에 배치된 제2전원라인을 기반으로 표시패널의 대형화 및 협베젤 구현 시 패턴 밀집도 저감 및 라인 간격 증가 문제를 해소함과 더불어 제2전원전압 증가(EVSS Rising) 문제를 최소화하여 위치별 휘도 및 색좌표 차이 없이 균일한 영상을 표현하는 것이다.
본 발명은 표시영역과 비표시영역을 포함하는 표시패널, 상기 표시영역 내에 제1방향으로 배치된 제1레퍼런스라인, 상기 표시영역 내에 상기 제1방향과 교차하는 제2방향으로 배치되고 상기 제1레퍼런스라인과 전기적으로 연결된 제2레퍼런스라인, 및 상기 표시영역 내에 상기 제1방향으로 배치되고 적어도 두 개의 제1레퍼런스라인 사이에 배치된 제2전원라인을 포함하는 발광표시장치를 제공한다.
상기 제1레퍼런스라인과 상기 제2레퍼런스라인 중 적어도 하나는 상기 제2전원라인과 다른 층에 위치할 수 있다.
상기 제2레퍼런스라인은 상기 제1레퍼런스라인 및 상기 제2전원라인과 다른 층에 위치할 수 있다.
상기 제1레퍼런스라인과 상기 제2전원라인은 상기 표시패널의 서브 픽셀에 포함된 트랜지스터를 구성하는 소스 트레인 금속층으로 선택될 수 있다.
상기 제2레퍼런스라인은 상기 표시패널의 서브 픽셀에 포함된 트랜지스터를 구성하는 반도체층으로 선택될 수 있다.
상기 제1레퍼런스라인과 상기 제2전원라인은 상기 제2레퍼런스라인보다 상위층에 위치하는 층간 절연층과 평탄화층 사이에 위치할 수 있다.
상기 제2레퍼런스라인은 상기 제1레퍼런스라인과 상기 제2전원라인보다 하위층에 위치하는 버퍼층과 게이트절연층 사이에 위치할 수 있다.
다른 측면에서 본 발명은 기판 상에 위치하는 버퍼층, 상기 버퍼층 상에 위치하고 상기 기판 상에 정의된 표시영역 내에 가로방향으로 배치된 반도체층으로 이루어진 하부 레퍼런스라인, 상기 하부 레퍼런스라인 상에 위치하는 적어도 하나의 절연층, 상기 절연층 상에 위치하고 상기 기판 상에 정의된 표시영역 내에 세로방향으로 배치되며 상기 하부 레퍼런스라인과 전기적으로 연결된 상부 레퍼런스라인, 및 상기 절연층 상에 위치하고 상기 기판 상에 정의된 표시영역 내에 상기 세로방향으로 배치된 제2전원라인을 포함하는 발광표시장치를 제공한다.
상기 상부 레퍼런스라인과 상기 제2전원라인은 상기 절연층 상에 위치하되 서로 이격 배치되며 소스 드레인 금속층으로 이루어질 수 있다.
또 다른 측면에서 본 발명은 기판 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 위치하고 상기 기판 상에 정의된 표시영역 내에 가로방향으로 배치된 반도체층으로 하부 레퍼런스라인을 형성하는 단계, 상기 하부 레퍼런스라인 상에 적어도 하나의 절연층을 형성하는 단계, 상기 절연층 상에 위치하고 상기 기판 상에 정의된 표시영역 내에 세로방향으로 배치된 제1소스 드레인 금속층을 패터닝하여 상기 하부 레퍼런스라인과 전기적으로 연결된 상부 레퍼런스라인을 형성하는 단계, 및 상기 절연층 상에 위치하고 상기 기판 상에 정의된 표시영역 내에 상기 세로방향으로 배치된 제2소스 드레인 금속층을 패터닝하여 상기 상부 레퍼런스라인과 이격하도록 제2전원라인을 형성하는 단계를 포함하는 발광표시장치의 제조방법을 제공한다.
본 발명은 그물형 레퍼런스라인을 기반으로 일부 라인의 단선이나 쇼트 발생 시 원활하고 용이한 보수(Repair) 방식을 제공할 수 있는 효과가 있다. 또한, 본 발명은 표시패널의 표시영역 내에 제2전원라인을 내재화할 수 있어 표시패널의 대형화 및 협베젤 구현 시 제2전원전압이 증가(EVSS Rising)하는 문제를 최소화할 수 있는 효과가 있다. 또한, 본 발명은 표시패널의 표시영역 내에 제2전원라인을 내재화하더라도 패턴 밀집도를 저감할 수 있음은 물론이고 라인(배선) 간격이 증가하는 문제를 해소할 수 있는 효과가 있다. 또한, 본 발명은 패턴 밀집도 저감 및 라인 간격 증가 문제를 해소 가능하므로 기생 커패시터의 증가에 따른 크로스토크 등 표시패널의 성능 저하 문제를 최소화할 수 있는 효과가 있다. 또한, 본 발명은 표시패널의 성능 저하 문제를 최소화할 수 있으므로 위치별 휘도 및 색좌표 차이 없이 균일한 영상을 표현할 수 있는 효과가 있다. 또한, 본 발명은 패턴 밀집도 저감 및 라인 간격 증가 문제를 최소화할 수 있으므로 라인 간의 쇼트 및 이물에 의한 쇼트 등에 의해 생산 수율이 저하되는 문제를 해소할 수 있는 효과가 있다.
도 1은 발광표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.
도 3은 게이트인패널 방식 스캔 구동부의 배치예를 나타낸 도면이고, 도 4 및 도 5는 게이트인패널 방식 스캔 구동부와 관련된 장치의 구성 예시도들이다.
도 6은 표시패널의 형상을 나타낸 예시도이고, 도 7은 서브 픽셀의 회로 구성을 나타낸 예시도이다.
도 8은 본 발명의 제1실시예에 따라 3개의 서브 픽셀에 연결된 레퍼런스라인과 제2전원라인을 나타낸 평면도이고, 도 9는 실험예 대비 제1실시예의 배치 구조를 비교 설명하기 위한 평면도이고, 도 10은 본 발명의 제1실시예에 따라 다수의 서브 픽셀에 연결된 각종 신호라인들과 제2전원라인을 나타낸 평면도이다.
도 11은 본 발명의 제2실시예에 따라 3개의 서브 픽셀에 연결된 레퍼런스라인과 제2전원라인을 나타낸 평면도이고, 도 12는 본 발명의 제2실시예에 따라 다수의 서브 픽셀에 연결된 각종 신호라인들과 제2전원라인을 나타낸 평면도이고, 도 13은 도 12의 A1-A2 영역을 나타낸 단면도이고, 도 14는 도 12의 B1-B2 영역을 나타낸 단면도이고, 도 15는 도 12의 C1-C2 영역을 나타낸 단면도이다.
도 16 및 도 17은 본 발명의 실시예에 따른 라인의 배치 구조 그리고 이에 따른 이점을 설명하기 위한 도면들이고, 도 18 및 도 19는 실험예에 따른 라인의 배치 구조 그리고 이에 따른 불이점을 설명하기 위한 도면들이다.
본 발명에 따른 표시장치는 텔레비전, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 자동차 전기장치, 스마트폰 등으로 구현될 수 있으며, 이에 한정되는 것은 아니다. 본 발명에 따른 표시장치는 발광표시장치(Light Emitting Display Device; LED), 양자점표시장치(Quantum Dot Display Device; QDD), 액정표시장치(Liquid Crystal Display Device; LCD) 등으로 구현될 수 있다. 그러나 이하에서는 설명의 편의를 위해 무기 발광다이오드 또는 유기 발광다이오드를 기반으로 빛을 직접 발광하는 발광표시장치를 일례로 한다.
도 1은 발광표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.
도 1 및 도 2에 도시된 바와 같이, 발광표시장치는 영상 공급부(110), 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140), 표시패널(150) 및 전원 공급부(180) 등을 포함할 수 있다.
영상 공급부(110)(세트 또는 호스트시스템)는 외부로부터 공급된 데이터신호 또는 내부 메모리에 저장된 데이터신호와 더불어 각종 구동신호를 출력할 수 있다. 영상 공급부(110)는 데이터신호와 각종 구동신호를 타이밍 제어부(120)에 공급할 수 있다.
타이밍 제어부(120)는 스캔 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 각종 동기신호(수직 동기신호인 Vsync, 수평 동기신호인 Hsync) 등을 출력할 수 있다. 타이밍 제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 영상 공급부(110)로부터 공급된 데이터신호(DATA)를 데이터 구동부(140)에 공급할 수 있다. 타이밍 제어부(120)는 IC(Integrated Circuit) 형태로 형성되어 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
스캔 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC) 등에 응답하여 스캔신호(또는 스캔전압)를 출력할 수 있다. 스캔 구동부(130)는 게이트라인들(GL1~GLm)을 통해 표시패널(150)에 포함된 서브 픽셀들에 스캔신호를 공급할 수 있다. 스캔 구동부(130)는 IC 형태로 형성되거나 게이트인패널(Gate In Panel) 방식으로 표시패널(150) 상에 직접 형성될 수 있으나 이에 한정되지 않는다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC) 등에 응답하여 데이터신호(DATA)를 샘플링 및 래치하고 감마 기준전압을 기반으로 디지털 형태의 데이터신호를 아날로그 형태의 데이터전압으로 변환하여 출력할 수 있다. 데이터 구동부(140)는 데이터라인들(DL1~DLn)을 통해 표시패널(150)에 포함된 서브 픽셀들에 데이터전압을 공급할 수 있다. 데이터 구동부(140)는 IC 형태로 형성되어 표시패널(150) 상에 실장되거나 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
전원 공급부(180)는 외부로부터 공급되는 외부 입력전압을 기반으로 고전위의 제1전원과 저전위의 제2전원을 생성하고, 제1전원라인(EVDD)과 제2전원라인(EVSS)을 통해 출력할 수 있다. 전원 공급부(180)는 제1전원 및 제2전원뿐만아니라 스캔 구동부(130)의 구동에 필요한 전압(예: 게이트하이전압과 게이트로우전압을 포함하는 게이트전압)이나 데이터 구동부(140)의 구동에 필요한 전압(드레인전압과 하프드레인전압을 포함하는 드레인전압) 등을 생성할 수 있다.
표시패널(150)은 스캔신호와 데이터전압을 포함하는 구동신호, 제1전원 및 제2전원 등에 대응하여 영상을 표시할 수 있다. 표시패널(150)의 서브 픽셀들은 직접 빛을 발광한다. 표시패널(150)은 유리, 실리콘, 폴리이미드 등 강성 또는 연성을 갖는 기판을 기반으로 제작될 수 있다. 그리고 빛을 발광하는 서브 픽셀들은 적색, 녹색 및 청색을 포함하는 픽셀 또는 적색, 녹색, 청색 및 백색을 포함하는 픽셀로 이루어질 수 있다.
예컨대, 하나의 서브 픽셀(SP)은 제1데이터라인(DL1), 제1게이트라인(GL1), 제1전원라인(EVDD) 및 제2전원라인(EVSS)에 연결될 수 있고, 스위칭 트랜지스터, 구동 트랜지스터, 커패시터, 유기 발광다이오드 등으로 이루어진 픽셀회로를 포함할 수 있다. 발광표시장치에서 사용되는 서브 픽셀(SP)은 빛을 직접 발광하는바 회로의 구성이 복잡하다. 또한, 빛을 발광하는 유기 발광다이오드는 물론이고 유기 발광다이오드에 구동전류를 공급하는 구동 트랜지스터 등의 열화를 보상하는 보상회로 또한 다양하다. 따라서, 서브 픽셀(SP)을 블록의 형태로 단순 도시하였음을 참조한다.
한편, 위의 설명에서는 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 등을 각각 개별적인 구성인 것처럼 설명하였다. 그러나 발광표시장치의 구현 방식에 따라 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 중 하나 이상은 하나의 IC 내에 통합될 수 있다.
도 3은 게이트인패널 방식 스캔 구동부의 배치예를 나타낸 도면이고, 도 4 및 도 5는 게이트인패널 방식 스캔 구동부와 관련된 장치의 구성 예시도들이다.
도 3에 도시된 바와 같이, 게이트인패널 방식 스캔 구동부(130a, 130b)는 표시패널(150)의 비표시영역(NA)에 배치된다. 스캔 구동부(130a, 130b)는 도 3(a)와 같이 표시패널(150)의 좌우측 비표시영역(NA)에 배치될 수 있다. 또한, 스캔 구동부(130a, 130b)는 도 3(b)와 같이, 표시패널(150)의 상하측 비표시영역(NA)에 배치될 수 있다.
스캔 구동부(130a, 130b)는 표시영역(AA)의 좌우측 또는 상하측에 위치하는 비표시영역(NA)에 배치된 것을 일례로 도시 및 설명하였으나 좌측, 우측, 상측 또는 하측에 하나만 배치될 수 있다.
도 4에 도시된 바와 같이, 게이트인패널 방식 스캔 구동부(130)는 시프트 레지스터(131)와 레벨 시프터(135)를 포함할 수 있다. 레벨 시프터(135)는 타이밍 제어부(120) 및 전원 공급부(180)로부터 출력된 신호들 및 전압들을 기반으로 클록신호들(Clks)과 스타트신호(Vst) 등을 생성할 수 있다. 클록신호들(Clks)은 2상, 4상, 8상 등 위상이 다른 K(K는 2 이상 정수)상의 형태로 생성될 수 있다.
시프트 레지스터(131)는 레벨 시프터(135)로부터 출력된 신호들(Clks, Vst) 등을 기반으로 동작하며 표시패널에 형성된 트랜지스터를 턴온 또는 턴오프할 수 있는 스캔신호들(Scan[1] ~ Scan[m])을 출력할 수 있다. 시프트 레지스터(131)는 게이트인패널 방식에 의해 표시패널 상에 박막 형태로 형성될 수 있다. 따라서, 도 3에 도시된 표시패널(150)의 비표시영역(NA) 상에 형성된 130a와 130b는 시프트 레지스터(131)에 해당할 수 있다.
도 4 및 도 5에 도시된 바와 같이, 레벨 시프터(135)는 시프트 레지스터(131)와 달리 IC 형태로 독립적으로 형성되거나 전원 공급부(180)의 내부에 포함될 수 있다. 그러나 이는 하나의 예시일 뿐 이에 한정되지 않는다.
도 6은 표시패널의 형상을 나타낸 예시도이고, 도 7은 서브 픽셀의 회로 구성을 나타낸 예시도이다.
도 6에 도시된 바와 같이, 표시패널(150)은 직사각형(또는 사각형)(a), 원형(b), 타원형(c), 육각형(d) 등 다양한 형태로 구현될 수 있다. 도 6(a)와 같이 일반적으로 널리 사용되는 직사각형 표시패널(150)을 제외한 도 6(b)~(d) 등의 표시패널(150)의 경우 기존과 다른 형상(보통과 다른 형상)을 가지고 있다하여 이형(異形) 표시패널로 불리기도 한다.
도 7에 도시된 바와 같이, 서브 픽셀은 5개의 스위칭 트랜지스터(T1 ~ T5), 1개의 구동 트랜지스터(DT), 1개의 스토리지 커패시터(Cst) 및 1개의 발광다이오드(OLED) 등을 포함할 수 있다. Cgv는 보상을 위해 마련된 보상 커패시터일 수 있으며 이는 생략될 수도 있다.
제1스위칭 트랜지스터(T1)는 제1스캔라인(SCAN1)을 통해 인가된 제1스캔신호에 응답하여 제1데이터라인(DL1)을 통해 인가된 데이터전압을 스토리지 커패시터(Cst)의 제1전극에 전달하는 역할을 할 수 있다.
제2스위칭 트랜지스터(T2)는 제2스캔라인(SCAN2)을 통해 인가된 제2스캔신호에 응답하여 구동 트랜지스터(DT)의 게이트전극과 제2전극을 전기적으로 연결하는 역할(문턱전압 보상을 위해 DT를 다이오드 커넥션 상태로 만드는 역할)을 할 수 있다.
제3스위칭 트랜지스터(T3)는 발광제어라인(또는 제3스캔라인)(EM)을 통해 인가된 발광제어신호(또는 제3스캔신호)에 응답하여 레퍼런스라인(VREF)을 통해 인가된 레퍼런스전압(초기화전압 또는 보상전압 등)을 스토리지 커패시터(Cst)의 제1전극에 전달하는 역할을 할 수 있다.
제4스위칭 트랜지스터(T4)는 발광제어라인(EM)을 통해 인가된 발광제어신호에 응답하여 구동 트랜지스터(DT)로부터 발생된 구동전류를 발광다이오드(OLED)의 애노드전극에 전달하는 역할을 할 수 있다.
스토리지 커패시터(Cst)는 데이터전압을 저장하고 저장된 데이터전압을 기반으로 구동 트랜지스터(DT)를 구동하는 역할을 할 수 있다. 발광다이오드(OLED)는 구동 트랜지스터(DT)로부터 발생된 구동전류를 기반으로 빛을 발광하는 역할을 할 수 있다.
도 7에 도시된 서브 픽셀은 제2 및 제3스위칭 트랜지스터(T2, T3) 등을 기반으로 구동 트랜지스터(DT)의 문턱전압을 보상할 수 있고, 제4스위칭 트랜지스터(T4) 등을 기반으로 발광다이오드(OLED)의 발광 시간을 제어할 수 있는 등 다양한 이점이 있다.
한편, 도 7에서는 서브 픽셀에 포함된 박막 트랜지스터들이 모두 P타입으로 이루어진 것을 일례로 설명하였다. 그러나 서브 픽셀에 포함된 박막 트랜지스터들은 모두 N타입으로 이루어지거나 P타입과 N타입이 혼합된 구조로 구현될 수도 있다. 덧붙여, 도 7은 이하의 실시예와 결부하여 서브 픽셀에 연결된 각종 신호라인들 및 전원라인들의 평면 및 단면 구조 등에 대한 이해를 돕기 위해 도시 및 설명한 것일 뿐, 본 발명은 이에 한정되지 않는다.
도 8은 본 발명의 제1실시예에 따라 3개의 서브 픽셀에 연결된 레퍼런스라인과 제2전원라인을 나타낸 평면도이고, 도 9는 실험예 대비 제1실시예의 배치 구조를 비교 설명하기 위한 평면도이고, 도 10은 본 발명의 제1실시예에 따라 다수의 서브 픽셀에 연결된 각종 신호라인들과 제2전원라인을 나타낸 평면도이다.
도 8에 도시된 바와 같이, 제1실시예에 따르면, 표시패널(150)의 표시영역(AA) 내에는 적색 서브 픽셀(SPR),녹색 서브 픽셀(SPG) 및 청색 서브 픽셀(SPB)의 순으로 배치된 픽셀(PIX)이 위치할 수 있다. 픽셀(PIX) 내에 배치된 서브 픽셀들의 배치 순서는 하나의 예시일 뿐 이에 한정되지 않는다.
또한, 표시패널(150)의 표시영역(AA) 내에는 제1방향(세로)으로 배치된 제1레퍼런스라인(VREF1), 제2방향(가로)으로 배치된 제2레퍼런스라인(VREF2) 및 제1방향으로 배치된 제2전원라인(EVSS)이 위치할 수 있다. 제1레퍼런스라인(VREF1)과 제2레퍼런스라인(VREF2)은 그물(메쉬; mesh) 형태로 위치할 수 있다.
제1예시에 따르면, 제1레퍼런스라인(VREF1)과 제2레퍼런스라인(VREF2)은 제2전원라인(EVSS)과 다른 층에 위치할 수 있다. 제1레퍼런스라인(VREF1)과 제2레퍼런스라인(VREF2)은 상호 전기적으로 연결되도록 동일한 층에 위치할 수 있다.
제2예시에 따르면, 제2레퍼런스라인(VREF2)은 제1레퍼런스라인(VREF1) 및 제2전원라인(EVSS)과 다른 층에 위치할 수 있다. 제2레퍼런스라인(VREF2)은 제1레퍼런스라인(VREF1)과 전기적으로 연결될 수 있는데, 이는 양자가 교차하는 영역일 수 있다.
도 9(a)의 실험예와 도 9(b)의 제1실시예를 비교하면 알 수 있듯이, 본 발명은 제2방향을 가로지르는 제2레퍼런스라인(VREF2)을 더 배치하고, 제1방향에 배치된 레퍼런스라인(VREF) 중 하나를 제2전원라인(EVSS)으로 대체하는 형태로 실험예 대비 라인의 배치 구조를 변경한 것이다.
도 10에 도시된 바와 같이, 제1실시예에 따르면, 제2전원라인(EVSS)은 2개의 제1레퍼런스라인(VREF1) 사이마다 배치되도록 위치할 수 있다. 이는 제1그룹의 서브 픽셀(SP_G1)과 제2그룹의 서브 픽셀(SP_G2)을 구분하는 가상의 세로선을 기준으로 2개의 제1레퍼런스라인(VREF1)과 1개의 제2전원라인(EVSS)이 좌우 대칭하는 배치 관계를 보면 알 수 있다.
도 10은 도 7에 도시 및 설명한 서브 픽셀을 기반으로 다수의 서브 픽셀에 연결된 각종 신호라인들(VREF1, VREF2, SCAN1, SCAN2, EM)과 제2전원라인(EVSS)의 배치 관계를 도시한 것이다. 이에 따르면, 2개의 제2레퍼런스라인(VREF2) 사이에는 2개의 제2스캔라인(SCAN2), 2개의 발광제어라인(EM), 1개의 제1스캔라인(SCAN1)이 위치할 수 있다. 그리고 서브 픽셀(SP)은 각각 이들 신호라인들(VREF1, VREF2, SCAN1, SCAN2, EM)과 더불어 이들과 이접하여 배치된 제2전원라인(EVSS) 등에 전기적으로 연결될 수 있다.
이상과 같이, 라인의 배치 구조를 실험예 대비 제1실시예와 같이 변경하면 다양한 이점을 가질 수 있는데, 이는 제2실시예를 설명한 이후에 다루기로 한다.
도 11은 본 발명의 제2실시예에 따라 3개의 서브 픽셀에 연결된 레퍼런스라인과 제2전원라인을 나타낸 평면도이고, 도 12는 본 발명의 제2실시예에 따라 다수의 서브 픽셀에 연결된 각종 신호라인들과 제2전원라인을 나타낸 평면도이고, 도 13은 도 12의 A1-A2 영역을 나타낸 단면도이고, 도 14는 도 12의 B1-B2 영역을 나타낸 단면도이고, 도 15는 도 12의 C1-C2 영역을 나타낸 단면도이다.
도 11에 도시된 바와 같이, 제2실시예에 따르면, 표시패널(150)의 표시영역(AA) 내에는 적색 서브 픽셀(SPR),녹색 서브 픽셀(SPG) 및 청색 서브 픽셀(SPB)의 순으로 배치된 픽셀(PIX)이 위치할 수 있다. 픽셀(PIX) 내에 배치된 서브 픽셀들의 배치 순서는 하나의 예시일 뿐 이에 한정되지 않는다.
또한, 표시패널(150)의 표시영역(AA) 내에는 제1방향(세로)으로 배치된 제1레퍼런스라인(VREF1), 제2방향(가로)으로 배치된 제2레퍼런스라인(VREF2) 및 제1방향으로 배치된 제2전원라인(EVSS)이 위치할 수 있다. 제1레퍼런스라인(VREF1)과 제2레퍼런스라인(VREF2)은 그물(메쉬; mesh) 형태로 위치할 수 있다.
제2레퍼런스라인(VREF2)은 제1레퍼런스라인(VREF1) 및 제2전원라인(EVSS)보다 더 낮은 층(하위층)에 위치할 수 있다. 제2레퍼런스라인(VREF2)은 콘택홀(CH)을 통해 제1레퍼런스라인(VREF1)과 전기적으로 연결될 수 있다.
제1레퍼런스라인(VREF1) 및 제2전원라인(EVSS)은 동일한 층에 위치할 수 있고 서브 픽셀(SP)에 포함된 트랜지스터의 소스전극 및 드레인전극을 형성하는 소스 드레인 금속층에 의해 형성될 수 있다. 그리고 제2레퍼런스라인(VREF2)은 서브 픽셀(SP)에 포함된 트랜지스터의 액티브영역을 형성하는 반도체층에 의해 형성될 수 있다. 이하, 이하 도 12 내지 도 15를 참고하여 이와 관련된 설명을 더욱 상세히 다룬다.
도 12 및 도 13에 도시된 바와 같이, 제1버퍼층(BUF1)은 기판(또는 필름)(PI) 상에 위치할 수 있다. 제1버퍼층(BUF1)은 다층으로 형성될 수 있다. 제2버퍼층(BUF2)은 제1버퍼층(BUF1) 상에 위치할 수 있다.
반도체층(ACT)은 제2버퍼층(BUF2) 상에 위치할 수 있다. 반도체층(ACT)은 제2레퍼런스라인(VREF2)을 구성하는 부분일 수 있다. 제2레퍼런스라인(VREF2)을 구성하는 반도체층(ACT)은 제1레퍼런스라인(VREF1)보다 하위층에 위치하므로 하부 레퍼런스라인으로 명명될 수 있다. 게이트절연층(GI)은 반도체층(ACT) 상에 위치할 수 있다. 제1층간 절연층(ILD1)은 게이트절연층(GI) 상에 위치할 수 있다. 제2층간 절연층(ILD2)은 제1층간 절연층(ILD1) 상에 위치할 수 있다.
제1소스 드레인 금속층(SD1)과 제2소스 드레인 금속층(SD2)은 제2층간 절연층(ILD2) 상에 위치할 수 있다. 제1소스 드레인 금속층(SD1)과 제2소스 드레인 금속층(SD2)은 상호 이격하여 위치할 수 있다. 제1소스 드레인 금속층(SD1)은 제1레퍼런스라인(VREF1)을 구성하는 부분일 수 있고, 제2소스 드레인 금속층(SD2)은 인접하는 서브 픽셀의 데이터라인을 구성하는 부분일 수 있다. 제1레퍼런스라인(VREF1)을 구성하는 제1소스 드레인 금속층(SD1)은 제2레퍼런스라인(VREF2)보다 상위층에 위치하므로 상부 레퍼런스라인으로 명명될 수 있다.
평탄화층(PLN)은 제2층간 절연층(ILD2) 상에 위치할 수 있다. 평탄화층(PLN)은 제1소스 드레인 금속층(SD1)과 제2소스 드레인 금속층(SD2)을 덮으며 표면을 평탄화할 수 있는 재료로 선택될 수 있다.
애노드전극층(ANO)은 평탄화층(PLN) 상에 위치할 수 있다. 애노드전극층(ANO)은 유기 발광다이오드의 애노드전극으로 선택될 수 있다. 뱅크층(BNK)은 애노드전극층(ANO) 상에 위치할 수 있다. 뱅크층(BNK)은 서브 픽셀들을 구획하는 역할을 할 수 있다. 캐소드전극층(CAT)은 뱅크층(BNK) 상에 위치할 수 있다. 캐소드전극층(CAT)은 유기 발광다이오드의 캐소드전극으로 선택될 수 있다.
보호층(ALD)은 캐소드전극층(CAT) 상에 위치할 수 있다. 보호층(ALD)은 원자 단위로 층을 형성할 수 있는 증착 방식에 의해 조밀한 매질의 형태로 형성될 수 있다. 보호층(ALD) 상에는 유무기 복합층 등 다른 층이 더 위치할 수도 있다.
도 12 내지 도 14에 도시된 바와 같이, 제2층간 절연층(ILD2) 상에는 제3소스 드레인 금속층(SD3), 제4소스 드레인 금속층(SD4) 및 제5소스 드레인 금속층(SD5)이 위치할 수 있다.
제3소스 드레인 금속층(SD3)은 제2전원라인(EVSS)을 구성하는 부분일 수 있고, 제4소스 드레인 금속층(SD4) 및 제5소스 드레인 금속층(SD5)은 인접하는 서브 픽셀의 데이터라인을 구성하는 부분일 수 있다.
도 12 내지 도 15에 도시된 바와 같이, 제1버퍼층(BUF1) 상에는 차광층(BSM)이 위치할 수 있다. 차광층(BSM)은 트랜지스터의 반도체층(ACT)(특히 구동 트랜지스터의 반도체층)에 외광의 입사를 차단하는 역할을 할 수 있다. 차광층(BSM)은 빛의 흡수나 투과를 낮출 수 있는 금속층으로 선택될 수 있다. 제2버퍼층(BUF2)은 차광층(BSM)이 형성된 제1버퍼층(BUF1)의 표면을 평탄화할 수 있는 재료로 선택될 수 있다.
제2버퍼층(BUF2) 상에는 트랜지스터의 액티브층을 구성하는 반도체층(ACT) 등이 위치할 수 있다. 게이트절연층(GI) 상에는 제1게이트 금속층(GAT1), 제2게이트 금속층(GAT2) 및 제3게이트 금속층(GAT3)이 위치할 수 있다. 제1게이트 금속층(GAT1)은 제2스캔라인(SCAN2)을 구성하는 부분일 수 있다. 제2게이트 금속층(GAT2)은 스토리지 커패시터의 하부전극(Cst_L)을 구성하는 부분일 수 있다. 제3게이트 금속층(GAT3)은 트랜지스터의 게이트전극을 구성하는 부분일 수 있다.
제1층간 절연층(ILD1) 상에는 금속층(TM)이 위치할 수 있다. 금속층(TM)은 스토리지 커패시터(Cst)의 상부전극(Cst_U)을 구성하는 부분일 수 있다. 금속층(TM)은 스토리지 커패시터(Cst)를 형성하기 위해 제2게이트 금속층(GAT2)과 대응하여 위치할 수 있다.
제2층간 절연층(ILD2) 상에는 제6소스 드레인 금속층(SD6)과 제7소스 드레인 금속층(SD7)이 위치할 수 있다. 제6소스 드레인 금속층(SD6)은 제2버퍼층(BUF2) 상에 이격하여 배치된 반도체층(ACT)을 전기적으로 연결하는 브릿지 부분일 수 있다. 제7소스 드레인 금속층(SD7)은 인접하는 서브 픽셀의 데이터라인을 구성하는 부분일 수 있다.
애노드전극층(ANO) 상에는 뱅크층(BNK)에 의해 구분된 제1발광층(EL(R))과 제2발광층(EL(G))이 위치할 수 있다. 도 15에 도시된 서브 픽셀의 경우 빛을 발광하는 발광영역이 사각형(또는 직사각형)이 아닌 마름모 형상을 가질 때를 일례로 도시한 것일 뿐 이에 한정되지 않는다.
이상의 설명을 통해 알 수 있듯이, 제1레퍼런스라인(VREF1)과 제2레퍼런스라인(VREF2)은 서로 다른 층에 위치하지만, 이들이 교차하는 영역에 위치하는 콘택홀(CH)에 의해 상호 전기적으로 연결될 수 있다. 또한, 제1레퍼런스라인(VREF1) 및 제2전원라인(EVSS)은 동일한 층에 위치할 수 있고 서브 픽셀(SP)에 포함된 트랜지스터의 소스전극 및 드레인전극을 형성하는 소스 드레인 금속층에 의해 형성될 수 있다.
도 16 및 도 17은 본 발명의 실시예에 따른 라인의 배치 구조 그리고 이에 따른 이점을 설명하기 위한 도면들이고, 도 18 및 도 19는 실험예에 따른 라인의 배치 구조 그리고 이에 따른 불이점을 설명하기 위한 도면들이다. 참고로, 도 16(a)의 구조를 회로적으로 나타내면 도 16(b)와 같고, 도 18(a)의 구조를 회로적으로 나타내면 도 18(b)와 같다.
도 16 및 도 17에 도시된 바와 같이, 본 발명의 실시예는 표시패널(150)의 표시영역(AA) 및 비표시영역(NA)에 제2전원라인(EVSS)이 배치될 수 있다. 제2전원라인(EVSS)은 비표시영역(NA) 내에 배치되어 표시영역(AA)의 모든 면을 둘러싸고, 표시영역(AA) 내에 배치되어 그물 형상을 갖는다.
본 발명의 실시예는 표시영역(AA) 내에 배치되어 그물 형상의 제2전원라인(EVSS)을 가짐에 따라 표시패널(150)을 특정 크기나 형상으로 제작하거나 특정 방식으로 구동 시 유발될 수 있는 제2전원전압의 증가(EVSS Rising) 문제를 해소할 수 있다. 그 결과 표시영역(AA) 전반에 균일한 화이트(Full Withe) 영상을 표현할 수 있다.
그러나 도 18 및 도 19에 도시된 바와 같이, 실험예는 라인 배치의 구조적 특성상 표시패널(150)의 비표시영역(NA)에만 제2전원라인(EVSS)이 배치될 수 있다. 실험예는 표시패널(150)의 비표시영역(NA)에만 배치된 제2전원라인(EVSS)을 가짐에 따라 표시패널(150)을 특정 크기나 형상으로 제작하거나 특정 방식으로 구동 시 제2전원전압의 증가(EVSS Rising) 문제를 해소하기 어렵다. 그 결과 제2전원전압의 증가(EVSS Rising)에 따른 영향으로 인하여 표시영역(AA)의 제1지점(A) 및 제2지점(B)과 같이 위치별 휘도 및 색좌표 차이로 인하여 균일한 화이트(Full Withe) 영상을 표현하기 어려울 수 있다. 예를 들면, 제2지점(B)은 광학보상 진행 중 붉게 변하는 불량 현상(Reddish)을 유발할 수도 있다.
이상, 본 발명은 그물형 레퍼런스라인을 기반으로 일부 라인의 단선이나 쇼트 발생 시 원활하고 용이한 보수(Repair) 방식을 제공할 수 있는 효과가 있다. 또한, 본 발명은 표시패널의 표시영역 내에 제2전원라인을 내재화할 수 있어 표시패널의 대형화 및 협베젤 구현 시 제2전원전압이 증가(EVSS Rising)하는 문제를 최소화할 수 있는 효과가 있다. 또한, 본 발명은 표시패널의 표시영역 내에 제2전원라인을 내재화하더라도 패턴 밀집도를 저감할 수 있음은 물론이고 라인(배선) 간격이 증가하는 문제를 해소할 수 있는 효과가 있다. 또한, 본 발명은 패턴 밀집도 저감 및 라인 간격 증가 문제를 해소 가능하므로 기생 커패시터의 증가에 따른 크로스토크 등 표시패널의 성능 저하 문제를 최소화할 수 있는 효과가 있다. 또한, 본 발명은 표시패널의 성능 저하 문제를 최소화할 수 있으므로 위치별 휘도 및 색좌표 차이 없이 균일한 영상을 표현할 수 있는 효과가 있다. 또한, 본 발명은 패턴 밀집도 저감 및 라인 간격 증가 문제를 최소화할 수 있으므로 라인 간의 쇼트 및 이물에 의한 쇼트 등에 의해 생산 수율이 저하되는 문제를 해소할 수 있는 효과가 있다.
150: 표시패널 NA: 비표시영역
AA: 표시영역 EVSS: 제2전원라인
VREF: 레퍼런스라인 VREF1: 제1레퍼런스라인
VREF2: 제2레퍼런스라인

Claims (10)

  1. 표시영역과 비표시영역을 포함하는 표시패널;
    상기 표시영역 내에 제1방향으로 배치된 제1레퍼런스라인;
    상기 표시영역 내에 상기 제1방향과 교차하는 제2방향으로 배치되고 상기 제1레퍼런스라인과 전기적으로 연결된 제2레퍼런스라인; 및
    상기 표시영역 내에 상기 제1방향으로 배치되고 적어도 두 개의 제1레퍼런스라인 사이에 배치된 제2전원라인을 포함하는 발광표시장치.
  2. 제1항에 있어서,
    상기 제1레퍼런스라인과 상기 제2레퍼런스라인 중 적어도 하나는
    상기 제2전원라인과 다른 층에 위치하는 발광표시장치.
  3. 제1항에 있어서,
    상기 제2레퍼런스라인은
    상기 제1레퍼런스라인 및 상기 제2전원라인과 다른 층에 위치하는 발광표시장치.
  4. 제1항에 있어서,
    상기 제1레퍼런스라인과 상기 제2전원라인은
    상기 표시패널의 서브 픽셀에 포함된 트랜지스터를 구성하는 소스 트레인 금속층으로 선택되는 발광표시장치.
  5. 제4항에 있어서,
    상기 제2레퍼런스라인은
    상기 표시패널의 서브 픽셀에 포함된 트랜지스터를 구성하는 반도체층으로 선택되는 발광표시장치.
  6. 제4항에 있어서,
    상기 제1레퍼런스라인과 상기 제2전원라인은
    상기 제2레퍼런스라인보다 상위층에 위치하는 층간 절연층과 평탄화층 사이에 위치하는 발광표시장치.
  7. 제5항에 있어서,
    상기 제2레퍼런스라인은
    상기 제1레퍼런스라인과 상기 제2전원라인보다 하위층에 위치하는 버퍼층과 게이트절연층 사이에 위치하는 발광표시장치.
  8. 기판 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하고 상기 기판 상에 정의된 표시영역 내에 가로방향으로 배치된 반도체층으로 이루어진 하부 레퍼런스라인;
    상기 하부 레퍼런스라인 상에 위치하는 적어도 하나의 절연층;
    상기 절연층 상에 위치하고 상기 기판 상에 정의된 표시영역 내에 세로방향으로 배치되며 상기 하부 레퍼런스라인과 전기적으로 연결된 상부 레퍼런스라인; 및
    상기 절연층 상에 위치하고 상기 기판 상에 정의된 표시영역 내에 상기 세로방향으로 배치된 제2전원라인을 포함하는 발광표시장치.
  9. 제8항에 있어서,
    상기 상부 레퍼런스라인과 상기 제2전원라인은
    상기 절연층 상에 위치하되 서로 이격 배치되며 소스 드레인 금속층으로 이루어진 발광표시장치.
  10. 기판 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 위치하고 상기 기판 상에 정의된 표시영역 내에 가로방향으로 배치된 반도체층으로 하부 레퍼런스라인을 형성하는 단계;
    상기 하부 레퍼런스라인 상에 적어도 하나의 절연층을 형성하는 단계;
    상기 절연층 상에 위치하고 상기 기판 상에 정의된 표시영역 내에 세로방향으로 배치된 제1소스 드레인 금속층을 패터닝하여 상기 하부 레퍼런스라인과 전기적으로 연결된 상부 레퍼런스라인을 형성하는 단계; 및
    상기 절연층 상에 위치하고 상기 기판 상에 정의된 표시영역 내에 상기 세로방향으로 배치된 제2소스 드레인 금속층을 패터닝하여 상기 상부 레퍼런스라인과 이격하도록 제2전원라인을 형성하는 단계를 포함하는 발광표시장치의 제조방법.
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