KR102485786B1 - 유기 발광 표시 장치 - Google Patents

Abstract

본 발명에 따른 유기 발광 표시 장치는 전원 라인의 좌측에 나란히 배열된 제1 기준 라인, 제1 데이터 라인 및 제2 데이터 라인, 그리고, 상기 전원 라인의 우측에 나란히 배열된 제3 데이터 라인, 제4 데이터 라인 및 제2 기준 라인을 포함한다. 또한, 상기 제1 데이터 라인과 상기 전원 라인 사이에는 상기 제1 데이터 라인과 상기 전원 라인으로부터 신호를 전달받는 제1 화소가 구비되어 있고, 상기 제2 데이터 라인과 상기 전원 라인 사이에는 상기 제2 데이터 라인과 상기 전원 라인으로부터 신호를 전달받는 제2 화소가 구비되어 있고, 상기 제3 데이터 라인과 상기 전원 라인 사이에는 상기 제3 데이터 라인과 상기 전원 라인으로부터 신호를 전달받는 제3 화소가 구비되어 있고, 상기 제4 데이터 라인과 상기 전원 라인 사이에는 상기 제4 데이터 라인과 상기 전원 라인으로부터 신호를 전달받는 제4 화소가 구비되어 있다. 따라서, 상기 전원 라인이 데이터 라인과 교차하지 않게 되어 상기 전원 라인과 데이터 라인 사이에 쇼트 불량이 발생하지 않는다.

Description

유기 발광 표시 장치{Organic Light Emitting Display Device}

본 발명은 유기 발광 표시 장치에 관한 것으로서, 보다 구체적으로는 신호 라인을 공유하는 유기 발광 표시 장치에 관한 것이다.

유기 발광 표시 장치는 전자(electron)를 주입하는 음극(cathode)과 정공(hole)을 주입하는 양극(anode) 사이에 발광층이 형성된 구조를 가지며, 음극에서 발생된 전자 및 양극에서 발생된 정공이 발광층 내로 주입되면 주입된 전자 및 정공이 결합하여 엑시톤(exciton)이 생성되고, 생성된 엑시톤이 여기상태(excited state)에서 기저상태(ground state)로 떨어지면서 발광을 하는 원리를 이용한 표시 장치이다.

이와 같은 유기 발광 표시 장치는 복수 개의 화소를 포함하여 이루어지고, 각각의 화소는 스위칭 박막 트랜지스터, 구동 박막 트랜지스터, 센싱 박막 트랜지스터 및 커패시터와 같은 다양한 회로 소자와 더불어 상기 회로 소자에 신호를 인가하기 위한 다양한 신호 라인을 포함하여 이루어진다. 최근에는 각각의 화소에서 신호 라인을 공유함으로써 신호 라인의 수를 줄이는 방안이 제안된 바 있다.

이하, 도면을 참조로 종래의 유기 발광 표시 장치에 대해서 설명하기로 한다.

도 1a는 종래의 유기 발광 표시 장치의 개략적인 평면도이고, 도 1b는 도 1a의 동그라미 영역의 단면도이다.

도 1a에서 알 수 있듯이, 종래의 유기 발광 표시 장치는 스캔 라인(Scan), 센싱 라인(Sense), 제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4), 전원 라인(VDD), 그리고 제1 및 제2 기준 라인(Ref1, Ref2)을 포함하여 이루어진다.

상기 스캔 라인(Scan)과 상기 센싱 라인(Sense)은 가로 방향으로 배열되고, 상기 제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4), 전원 라인(VDD), 그리고 제1 및 제2 기준 라인(Ref1, Ref2)은 세로 방향으로 배열된다.

상기 제1 기준 라인(Ref1)과 상기 전원 라인(VDD) 사이에 제1 및 제2 데이터 라인(DL1, DL2)이 나란히 배열되어 있다. 이와 같은 구조에 의해서, 상기 제1 기준 라인(Ref1)과 상기 제1 데이터 라인(DL1) 사이에 제1 화소(P1)가 형성되고, 상기 제2 데이터 라인(DL2)과 상기 전원 라인(VDD) 사이에 제2 화소(P2)가 형성된다.

상기 제2 기준 라인(Ref2)과 상기 전원 라인(VDD) 사이에 제3 및 제4 데이터 라인(DL3, DL4)이 나란히 배열되어 있다. 이와 같은 구조에 의해서, 상기 전원 라인(VDD)과 상기 제3 데이터 라인(DL3) 사이에 제3 화소(P3)가 형성되고, 상기 제4 데이터 라인(DL4)과 상기 제2 기준 라인(Ref2) 사이에 제4 화소(P4)가 형성된다.

상기 제1 내지 제4 화소(P1, P2, P3, P4) 각각은 제1 내지 제4 발광 영역(EA1, EA2, EA3, EA4)과 제1 내지 제4 회로 영역(CA1, CA2, CA3, CA4)을 구비한다. 상기 제1 내지 제4 회로 영역(CA1, CA2, CA3, CA4)은 상기 스캔 라인(Scan), 센싱 라인(Sense), 제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4), 전원 라인(VDD), 그리고 제1 및 제2 기준 라인(Ref1, Ref2)으로 신호를 전달받는다.

이때, 상기 제1 기준 라인(Ref1)은 상기 제1 및 제2 화소(P1, P2)에서 공유하고 있고, 상기 제2 기준 라인(Ref2)은 상기 제3 및 제4 화소(P3, P4)에서 공유하고 있다. 또한, 상기 전원 라인(VDD)은 상기 제1 내지 제 4 화소(P1, P2, P3, P4) 모두에서 공유하고 있다.

따라서, 상기 전원 라인(VDD)과 상기 제1 화소(P1)의 제1 회로 영역(CA1)을 연결하기 위해서 제1 연결 라인(CL1)이 필요하게 되고, 또한 상기 전원 라인(VDD)과 상기 제4 화소(P4)의 제4 회로 영역(CA4)을 연결하기 위해서 제2 연결 라인(CL2)이 필요하게 된다.

결과적으로, 상기 제1 연결 라인(CL1)이 상기 제1 및 제2 데이터 라인(DL1, DL2)과 교차하게 되고, 상기 제2 연결 라인(CL2)이 상기 제3 및 제4 데이터 라인(DL3, DL4)과 교차하게 된다.

도 1b를 참조하면, 상기 제1 연결 라인(CL1)은 상기 제1 및 제2 데이터 라인(DL1, DL2)과 절연층(Insulation)을 사이에 두고 절연되어 있다.

그런데, 상기 제1 연결 라인(CL1)은 상기 전원 라인(VDD)으로부터 고전압을 인가받기 때문에, 제조 공정 중에 상기 절연층(Insulation)이 이물질이 형성된 경우 상기 고전압이 인가될 때 상기 이물질이 터지면서 상기 제1 연결 라인(CL1)과 상기 제1 및 제2 데이터 라인(DL1, DL2) 사이에 쇼트가 발생하는 문제가 있다. 또한, 외부의 충격이 가해지는 경우에도 상기 절연층(Insulation)이 손상되면서 상기 제1 연결 라인(CL1)과 상기 제1 및 제2 데이터 라인(DL1, DL2) 사이에 쇼트가 발생하는 문제가 있다.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 전원 라인과 데이터 라인 사이에 쇼트가 발생하는 문제를 방지할 수 있는 유기 발광 표시 장치를 제공하는 것을 목적으로 한다.

본 발명은 상기 목적을 달성하기 위해서, 전원 라인의 좌측에 나란히 배열된 제1 기준 라인, 제1 데이터 라인 및 제2 데이터 라인, 그리고, 상기 전원 라인의 우측에 나란히 배열된 제3 데이터 라인, 제4 데이터 라인 및 제2 기준 라인을 포함한다. 또한, 상기 제1 데이터 라인과 상기 전원 라인 사이에는 상기 제1 데이터 라인과 상기 전원 라인으로부터 신호를 전달받는 제1 화소가 구비되어 있고, 상기 제2 데이터 라인과 상기 전원 라인 사이에는 상기 제2 데이터 라인과 상기 전원 라인으로부터 신호를 전달받는 제2 화소가 구비되어 있고, 상기 제3 데이터 라인과 상기 전원 라인 사이에는 상기 제3 데이터 라인과 상기 전원 라인으로부터 신호를 전달받는 제3 화소가 구비되어 있고, 상기 제4 데이터 라인과 상기 전원 라인 사이에는 상기 제4 데이터 라인과 상기 전원 라인으로부터 신호를 전달받는 제4 화소가 구비되어 있다.

이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.

본 발명의 일 실시예에 따르면, 하나의 단위 화소를 구성하는 제1 화소와 제2 화소는 전원 라인의 좌측에 인접하게 배치되고 하나의 단위 화소를 구성하는 나머지 제3 화소와 제4 화소는 전원 라인의 우측에 인접하게 배치되기 때문에, 상기 전원 라인이 데이터 라인과 교차하지 않게 되어 상기 전원 라인과 데이터 라인 사이에 쇼트 불량이 발생하지 않는다.

도 1a는 종래의 유기 발광 표시 장치의 개략적인 평면도이고, 도 1b는 도 1a의 동그라미 영역의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 회로도이다.
도 5는 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 구성하는 제1 화소와 제2 화소의 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치를 구성하는 제1 화소와 제2 화소의 평면도이다.
도 7은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 단면도로서, 이는 도 5의 A-B라인의 단면에 해당한다.
도 8은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 단면도로서, 이는 도 5의 C-D라인의 단면에 해당한다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.

도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 개략적인 평면도이다. 도 2는 제1 화소(P1), 제2 화소(P2), 제3 화소(P3) 및 제4 화소(P4)로 이루어진 단위 화소를 도시한 것이다. 즉, 본 발명의 일 실시예에 따르면 제1 내지 제4 화소(P1, P2, P3, P4)와 같이 총 4개의 화소의 조합에 의해서 색상 구현을 위한 하나의 단위 화소가 이루어진다. 따라서, 상기 제1 내지 제4 화소(P1, P2, P3, P4)는 하나의 단위 화소를 이루는 서브 화소로 기능한다. 상기 제1 내지 제4 화소(P1, P2, P3, P4)는 각각 적색 화소, 청색 화소, 백색 화소, 및 녹색 화소로 구성될 수 있지만, 반드시 그에 한정되는 것은 아니고, 화소의 구성과 배치는 다양하게 변경될 수 있다.

도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 스캔 라인(Scan), 센싱 라인(Sense), 제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4), 전원 라인(VDD), 그리고 제1 및 제2 기준 라인(Ref1, Ref2)을 포함하여 이루어진다.

상기 스캔 라인(Scan)과 상기 센싱 라인(Sense)은 제1 방향, 예로서 가로 방향으로 배열되고, 상기 제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4), 전원 라인(VDD), 그리고 제1 및 제2 기준 라인(Ref1, Ref2)은 상기 제1 방향과 상이한 제2 방향, 예로서 세로 방향으로 배열된다.

보다 구체적으로, 하나의 전원 라인(VDD)을 기준으로 하여 제1 기준 라인(Ref1), 제1 데이터 라인(DL1), 및 제2 데이터 라인(DL2)은 좌측에 배치되고 제2 기준 라인(Ref2), 제3 데이터 라인(DL3), 및 제4 데이터 라인(DL4)은 우측에 배치된다. 또한, 상기 제1 데이터 라인(DL1), 및 제2 데이터 라인(DL2)은 상기 제1 기준 라인(Ref1)과 상기 전원 라인(VDD) 사이에 배치되고, 상기 제3 데이터 라인(DL3), 및 제4 데이터 라인(DL4)은 상기 제2 기준 라인(Ref2)과 상기 전원 라인(VDD) 사이에 배치된다.

상기 스캔 라인(Scan)과 상기 센싱 라인(Sense)을 기준으로 하여 그 상측과 그 하측에 각각 개별 화소가 구비되고, 또한, 상기 전원 라인(VDD)을 기준으로 하여 그 좌측과 그 우측에 각각 개별 화소가 구비된다. 보다 구체적으로, 상기 스캔 라인(Scan)과 상기 센싱 라인(Sense)의 상측 및 상기 전원 라인(VDD)의 좌측에 제1 화소(P1)가 구비되고, 상기 스캔 라인(Scan)과 상기 센싱 라인(Sense)의 하측 및 상기 전원 라인(VDD)의 좌측에 제2 화소(P2)가 구비되고, 상기 스캔 라인(Scan)과 상기 센싱 라인(Sense)의 상측 및 상기 전원 라인(VDD)의 우측에 제3 화소(P3)가 구비되고, 상기 스캔 라인(Scan)과 상기 센싱 라인(Sense)의 하측 및 상기 전원 라인(VDD)의 우측에 제4 화소(P4)가 구비된다.

각각의 화소(P1, P2, P3, P4)는 발광 영역(EA1, EA2, EA3, EA4)과 회로 영역(CA1, CA2, CA3, CA4)을 구비한다. 즉, 상기 제1 화소(P1)는 제1 발광 영역(EA1)과 제1 회로 영역(CA1)을 구비하고, 상기 제2 화소(P2)는 제2 발광 영역(EA2)과 제2 회로 영역(CA2)을 구비하고, 제3 화소(P3)는 제3 발광 영역(EA3)과 제3 회로 영역(CA3)을 구비하고, 제4 화소(P4)는 제4 발광 영역(EA4)과 제4 회로 영역(CA4)을 구비한다. 이때, 상기 제1 내지 제4 회로 영역(CA1, CA2, CA3, CA4)은 상기 제1 내지 제4 발광 영역(EA1, EA2, EA3, EA4)에 비하여 상기 스캔 라인(Scan)과 상기 센싱 라인(Sense)에 가깝게 위치한다. 따라서, 상기 스캔 라인(Scan)과 상기 센싱 라인(Sense)의 상측에 위치하는 제1 화소(P1) 및 제3 화소(P3)의 경우에는 제1 회로 영역(CA1)과 제3 회로 영역(CA3)이 각각 제1 발광 영역(EA1)과 제3 발광 영역(EA3)보다 아래쪽에 위치하고, 상기 스캔 라인(Scan)과 상기 센싱 라인(Sense)의 하측에 위치하는 제2 화소(P2) 및 제4 화소(P4)의 경우에는 제2 회로 영역(CA2)과 제4 회로 영역(CA4)이 각각 제2 발광 영역(EA2)과 제4 발광 영역(EA4)보다 위쪽에 위치한다.

상기 제1 내지 제4 발광 영역(EA1, EA2, EA3, EA4) 각각에는 발광을 하는 발광 소자가 구비되고, 상기 제1 내지 제4 회로 영역(CA1, CA2, CA3, CA4)에는 상기 각각의 발광 소자의 발광을 조절하는 각각의 회로 소자가 구비된다. 상기 발광 소자는 애노드(Anode), 캐소드(Cathode), 및 상기 애노드와 캐소드 사이에 구비된 유기 발광층을 포함하고, 상기 회로 소자는 스위칭 박막 트랜지스터, 구동 박막 트랜지스터 및 커패시터를 포함한다.

상기 제1 회로 영역(CA1)과 상기 제2 회로 영역(CA2)은 상기 스캔 라인(Scan)과 상기 센싱 라인(Sense) 사이 영역에서 서로 중첩되고, 상기 제3 회로 영역(CA3)과 상기 제4 회로 영역(CA4)도 상기 스캔 라인(Scan)과 상기 센싱 라인(Sense) 사이 영역에서 서로 중첩될 수 있다. 즉, 상기 제1 회로 영역(CA1)에 구비된 회로 소자의 일부, 상기 제2 회로 영역(CA2)에 구비된 회로 소자의 일부, 상기 제3 회로 영역(CA3)에 구비된 회로 소자의 일부, 및 상기 제4 회로 영역(CA4)에 구비된 회로 소자의 일부는 상기 스캔 라인(Scan)과 상기 센싱 라인(Sense) 사이 영역에 형성될 수 있는데, 이는 제1 내지 제4 화소(P1, P2, P3, P4)가 상기 스캔 라인(Scan)과 상기 센싱 라인(Sense)을 공유하기 때문이다.

상기 제1 회로 영역(CA1)에 구비된 회로 소자는 상기 제1 기준 라인(Ref1), 상기 제1 데이터 라인(DL1), 상기 전원 라인(VDD), 상기 스캔 라인(Scan) 및 상기 센싱 라인(Sense)과 연결되어 있다. 상기 제2 회로 영역(CA2)에 구비된 회로 소자는 상기 제1 기준 라인(Ref1), 상기 제2 데이터 라인(DL2), 상기 전원 라인(VDD),상기 스캔 라인(Scan) 및 상기 센싱 라인(Sense)과 연결되어 있다. 상기 제3 회로 영역(CA3)에 구비된 회로 소자는 상기 제2 기준 라인(Ref2), 상기 제3 데이터 라인(DL3), 상기 전원 라인(VDD), 상기 스캔 라인(Scan) 및 상기 센싱 라인(Sense)과 연결되어 있다. 상기 제4 회로 영역(CA1)에 구비된 회로 소자는 상기 제2 기준 라인(Ref2), 상기 제4 데이터 라인(DL4), 상기 전원 라인(VDD), 상기 스캔 라인(Scan) 및 상기 센싱 라인(Sense)과 연결되어 있다.

따라서, 상기 제1 기준 라인(Ref1)은 상기 제1 화소(P1)와 상기 제2 화소(P2)에서 공유되고, 상기 제2 기준 라인(Ref2)은 상기 제3 화소(P3)와 상기 제4 화소(P4)에서 공유되고, 상기 전원 라인(VDD)은 상기 제1 화소(P1), 상기 제2 화소(P2), 상기 제3 화소(P3) 및 상기 제4 화소(P4)에서 공유된다.

상기 제1 기준 라인(Ref1), 상기 제1 데이터 라인(DL1), 및 상기 제2 데이터 라인(DL2)은 서로 인접하게 배열되어 있으며, 따라서, 상기 제1 기준 라인(Ref1)과 상기 제1 데이터 라인(DL1) 사이 영역, 상기 제1 기준 라인(Ref1)과 상기 제2 데이터 라인(DL2) 사이 영역, 및 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이 영역에는 제1 및 제2 화소(P1, P2)가 구비되지 않는다. 그 대신에, 상기 제1 및 제2 화소(P1, P2)은 상기 제2 데이터 라인(DL2)과 상기 전원 라인(VDD) 사이 영역에 구비된다. 다만, 후술하는 도 4와 같이 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2)의 위치가 서로 바뀔 수도 있으며, 그 경우 상기 제1 및 제2 화소(P1, P2)은 상기 제1 데이터 라인(DL1)과 상기 전원 라인(VDD) 사이 영역에 구비된다.

또한, 상기 제2 기준 라인(Ref2), 상기 제3 데이터 라인(DL3), 및 상기 제4 데이터 라인(DL4)은 서로 인접하게 배열되어 있으며, 따라서, 상기 제2 기준 라인(Ref2)과 상기 제3 데이터 라인(DL3) 사이 영역, 상기 제2 기준 라인(Ref2)과 상기 제4 데이터 라인(DL4) 사이 영역, 및 상기 제3 데이터 라인(DL3)과 상기 제4 데이터 라인(DL4) 사이 영역에는 제3 및 제4 화소(P3, P4)가 구비되지 않는다. 그 대신에. 상기 제3 및 제4 화소(P3, P4)은 상기 제4 데이터 라인(DL4)과 상기 전원 라인(VDD) 사이 영역에 구비된다. 다만, 후술하는 도 4와 같이 상기 제3 데이터 라인(DL3)과 상기 제4 데이터 라인(DL4)의 위치가 서로 바뀔 수도 있으며, 그 경우 상기 제3 및 제4 화소(P3, P4)은 상기 제3 데이터 라인(DL3)과 상기 전원 라인(VDD) 사이 영역에 구비된다.

이상과 같이, 본 발명의 일 실시예에 따르면, 하나의 단위 화소를 구성하는 제1 화소(P1)와 제2 화소(P2)는 전원 라인(VDD)의 좌측에 인접하게 배치되고 하나의 단위 화소를 구성하는 나머지 제3 화소(P3)와 제4 화소(P4)는 전원 라인(VDD)의 우측에 인접하게 배치되기 때문에, 상기 전원 라인(VDD)이 데이터 라인(DL1, DL2, DL3, DL4)과 교차하지 않게 되어 상기 전원 라인(VDD)과 데이터 라인(DL1, DL2, DL3, DL4) 사이에 쇼트 불량이 발생하지 않는다.

한편, 단면구조로 볼 때, 일반적으로 상기 회로 영역(CA1, CA2, CA3, CA4)에 구비되는 회로 소자는 상기 발광 영역(EA1, EA2, EA3, EA4)에 구비되는 발광 소자보다 상대적으로 아래쪽에 형성된다. 따라서, 본 발명에 따른 유기 발광 표시 장치가 하부 발광(Bottom Emission) 방식으로 이루어진 경우에는 상기 발광 소자에서 발광되는 광이 하부로 이동할 때 상기 회로 소자에 의해 가려지지 않도록 하기 위해서 상기 발광 영역(EA1, EA2, EA3, EA4)과 상기 회로 영역(CA1, CA2, CA3, CA4)이 서로 오버랩되지 않는 것이 바람직하다. 다만, 본 발명에 따른 유기 발광 표시 장치가 상부 발광(Top Emission) 방식으로 이루어진 경우에는 상기 발광 소자에서 발광되는 광이 상부로 이동할 때 상기 회로 소자에 의해 가려질 염려가 없기 때문에 상기 발광 영역(EA1, EA2, EA3, EA4)과 상기 회로 영역(CA1, CA2, CA3, CA4)이 서로 오버랩될 수도 있다.

본 발명의 일 실시예에 따르면, 상기 제1 발광 영역(EA1), 상기 제2 발광 영역(EA2), 상기 제3 발광 영역(EA3), 및 상기 제4 발광 영역(EA4)의 각각에 구비된 발광 소자에서 모두 동일하게 백색의 광이 발광되고, 발광된 백색의 광이 각각의 컬러필터를 통과하면서 각각의 화소(P1, P2, P3, P4)의 색상을 구현하도록 이루어질 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 제1 발광 영역(EA1), 상기 제2 발광 영역(EA2), 상기 제3 발광 영역(EA3), 및 상기 제4 발광 영역(EA4)의 각각에 구비된 발광 소자에서 서로 상이한 색상의 광이 발광될 수도 있다.

한편, 도면에는 상기 스캔 라인(Scan)과 평행을 이루면서 상기 스캔 라인(Scan)과 이격되도록 상기 센싱 라인(Sense)이 배열된 모습을 도시하였지만, 반드시 그에 한정되는 것은 아니고, 상시 센싱 라인(Sense)이 별도로 구비되지 않고 상기 스캔 라인(Scan)이 상기 센싱 라인(Sense)의 기능도 함께 수행하도록 할 수도 있다.

도 3은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 회로도이다.

도 3에서 알 수 있듯이, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 스캔 라인(Scan), 센싱 라인(Sense), 제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4), 전원 라인(VDD), 그리고, 제1 및 제2 기준 라인(Ref1, Ref2)을 포함하여 이루어진다. 여기서, 상기 제2 데이터 라인(DL2)과 상기 전원 라인(VDD)의 사이 영역에 상하로 제1 화소(P1)와 제2 화소(P2)가 형성되어 있고, 상기 제4 데이터 라인(DL4)과 상기 전원 라인(VDD)의 사이 영역에 상하로 제3 화소(P3)와 제4 화소(P4)가 형성되어 있다.

상기 스캔 라인(Scan), 상기 센싱 라인(Sense), 상기 제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4), 상기 전원 라인(VDD), 상기 제1 및 제2 기준 라인(Ref1, Ref2), 및 상기 제1 내지 제4 화소(P1, P2, P3, P4)의 배치는 전술한 도 2에서와 동일하므로 반복설명은 생략한다.

상기 제1 내지 제4 화소(P1, P2, P3, P4) 각각은 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 센싱 박막 트랜지스터(T3), 커패시터(C), 및 발광 소자(OLED)를 포함하여 이루어진다.

상기 스위칭 박막 트랜지스터(T1)는 상기 스캔 라인(Scan)에 공급되는 스캔 신호에 따라 스위칭되어 상기 데이터 라인(DL1, DL2 DL3, DL4)으로부터 공급되는 데이터 전압을 상기 구동 박막 트랜지스터(T2)에 공급한다. 구체적으로, 제1 화소(P1)의 스위칭 박막 트랜지스터(T1)는 상기 스캔 라인(Scan)에 공급되는 스캔 신호에 따라 스위칭되어 상기 제1 데이터 라인(DL1)으로부터 공급되는 데이터 전압을 제1 화소(P1)의 구동 박막 트랜지스터(T2)에 공급한다. 제2 화소(P2)의 스위칭 박막 트랜지스터(T1)는 상기 스캔 라인(Scan)에 공급되는 스캔 신호에 따라 스위칭되어 상기 제2 데이터 라인(DL2)으로부터 공급되는 데이터 전압을 제2 화소(P2)의 구동 박막 트랜지스터(T2)에 공급한다. 제3 화소(P3)의 스위칭 박막 트랜지스터(T1)는 상기 스캔 라인(Scan)에 공급되는 스캔 신호에 따라 스위칭되어 상기 제3 데이터 라인(DL3)으로부터 공급되는 데이터 전압을 제3 화소(P3)의 구동 박막 트랜지스터(T2)에 공급한다. 제4 화소(P4)의 스위칭 박막 트랜지스터(T1)는 상기 스캔 라인(Scan)에 공급되는 스캔 신호에 따라 스위칭되어 상기 제4 데이터 라인(DL4)으로부터 공급되는 데이터 전압을 제4 화소(P4)의 구동 박막 트랜지스터(T2)에 공급한다.

상기 구동 박막 트랜지스터(T2)는 상기 스위칭 박막 트랜지스터(T1)로부터 공급되는 데이터 전압에 따라 스위칭되어 상기 전원 라인(VDD)에서 공급되는 전원으로부터 데이터 전류를 생성하여 상기 발광 소자(OLED)에 공급한다. 구체적으로, 상기 제1 내지 제4 화소(P1, P2, P3, P4)의 각각의 구동 박막 트랜지스터(T2) 는 상기 제1 내지 제4 화소(P1, P2, P3, P4)의 각각의 스위칭 박막 트랜지스터(T1)로부터 공급되는 데이터 전압에 따라 스위칭되어 상기 전원 라인(VDD)에서 공급되는 전원으로부터 데이터 전류를 생성하여 상기 제1 내지 제4 화소(P1, P2, P3, P4)의 각각의 발광 소자(OLED)에 공급한다.

상기 센싱 박막 트랜지스터(T3)는 화질 저하의 원인이 되는 상기 구동 박막 트랜지스터(T2)의 문턱 전압 편차를 센싱하기 위한 것으로서, 이와 같은 센싱 박막 트랜지스터(T3)는 상기 센싱 라인(Sense)에서 공급되는 센싱 제어 신호에 응답하여 상기 구동 박막 트랜지스터(T2)의 전류를 상기 기준 라인(Ref1, Ref2)으로 공급한다. 이와 같은 센싱 박막 트랜지스터(T3)에 의한 문턱 전압 편차의 센싱은 센싱 모드에서 수행할 수 있다. 구체적으로, 상기 제1 및 제2 화소(P1, P2)의 각각의 센싱 박막 트랜지스터(T3)는 상기 센싱 라인(Sense)에서 공급되는 센싱 제어 신호에 응답하여 상기 제1 및 제2 화소(P1, P2)의 각각의 구동 박막 트랜지스터(T2)의 전류를 상기 제1 기준 라인(Ref1)으로 공급한다. 상기 제3 및 제4 화소(P3, P4)의 각각의 센싱 박막 트랜지스터(T3)는 상기 센싱 라인(Sense)에서 공급되는 센싱 제어 신호에 응답하여 상기 제3 및 제4 화소(P3, P4)의 각각의 구동 박막 트랜지스터(T2)의 전류를 상기 제2 기준 라인(Ref2)으로 공급한다.

상기 커패시터(C)는 상기 구동 박막 트랜지스터(T2)에 공급되는 데이터 전압을 한 프레임 동안 유지시키는 것으로서, 상기 구동 박막 트랜지스터(T2)의 게이트 전극 및 소스 전극에 각각 연결된다. 구체적으로, 상기 제1 내지 제4 화소(P1, P2, P3, P4)의 각각의 커패시터(C)는 상기 제1 내지 제4 화소(P1, P2, P3, P4)의 각각의 구동 박막 트랜지스터(T2)의 게이트 전극 및 소스 전극에 연결된다.

상기 발광 소자(OLED)는 상기 구동 박막 트랜지스터(T2)에서 공급되는 데이터 전류에 따라 소정의 광을 발광한다. 상기 발광 소자(OLED)는 상기 구동 박막 트랜지스터(T2)의 소스 전극에 연결된 애노드(Andoe) 전극, 및 상기 애노드 전극 위에 차례로 형성된 유기 발광층과 캐소드(Cathode) 전극을 포함하여 이루어진다. 상기 발광 소자(OLED)의 캐소드 전극은 저전원 라인(VSS)과 연결된다. 구체적으로, 상기 제1 내지 제4 화소(P1, P2, P3, P4)의 각각의 발광 소자(OLED)는 상기 제1 내지 제4 화소(P1, P2, P3, P4)의 각각의 구동 박막 트랜지스터(T2)에서 공급되는 데이터 전류에 따라 소정의 광을 발광한다.

도 3에서 알 수 있듯이, 상기 제1 내지 제4 화소(P1, P2, P3, P4)의 각각의 구동 박막 트랜지스터(T2)가 상기 전원 라인(VDD)과 인접하게 배치될 수 있기 때문에, 상기 전원 라인(VDD)과 상기 제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4)이 서로 교차할 필요가 없게 되고, 그에 따라 상기 전원 라인(VDD)과 상기 제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4) 사이에 쇼트 발생이 방지될 수 있다.

도 4는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 회로도로서, 이는 데이터 라인(DL1, DL2 DL3, DL4)의 배치가 변경된 것을 제외하고, 전술한 도 3에 따른 유기 발광 표시 장치와 동일하다. 따라서, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.

전술한 도 3의 경우는, 제1 데이터 라인(DL1)이 제1 기준 라인(Ref1)과 제2 데이터 라인(DL2) 사이에 배치됨으로써 제1 화소(P1)와 제2 화소(P2)가 전원 라인(VDD)과 제2 데이터 라인(DL2) 사이 영역에 형성되고, 제3 데이터 라인(DL3)이 제2 기준 라인(Ref2)과 제4 데이터 라인(DL4) 사이에 배치됨으로써 제3 화소(P3)와 제4 화소(P4)가 전원 라인(VDD)과 제4 데이터 라인(DL4) 사이 영역에 형성된다.

그에 반하여, 도 4의 경우는, 제2 데이터 라인(DL2)이 제1 기준 라인(Ref1)과 제1 데이터 라인(DL1) 사이에 배치됨으로써 제1 화소(P1)와 제2 화소(P2)가 전원 라인(VDD)과 제1 데이터 라인(DL1) 사이 영역에 형성되고, 제4 데이터 라인(DL4)이 제2 기준 라인(Ref2)과 제3 데이터 라인(DL3) 사이에 배치됨으로써 제3 화소(P3)와 제4 화소(P4)가 전원 라인(VDD)과 제3 데이터 라인(DL3) 사이 영역에 형성된다.

도 4의 경우도 전술한 도 3과 마찬가지로 상기 전원 라인(VDD)과 상기 제1 내지 제4 데이터 라인(DL1, DL2, DL3, DL4)이 서로 교차하지 않기 때문에 양자 사이에 쇼트 발생이 방지될 수 있다.

도 5는 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 구성하는 제1 화소와 제2 화소의 평면도이다. 구체적으로 도시하지는 않았지만, 제3 화소와 제4 화소의 구조는 이하에서 설명하는 제1 화소와 제2 화소의 구조와 대칭되도록 형성될 수 있다.

도 5에서 알 수 있듯이, 가로 방향으로 스캔 라인(Scan)과 센싱 라인(Sense)이 배열되어 있고, 세로 방향으로 제1 기준 라인(Ref1), 제2 데이터 라인(DL2), 제1 데이터 라인(DL1), 및 전원 라인(VDD)이 배열되어 있다. 상기 제1 기준 라인(Ref1), 제2 데이터 라인(DL2), 및 제1 데이터 라인(DL1)은 서로 인접하게 배열되어 있고, 상기 제1 데이터 라인(DL1)과 전원 라인(VDD)은 그 사이 영역에 제1 화소(P1)와 제2 화소(P2)가 구비될 수 있을 정도의 거리를 두고 서로 이격되어 있다.

상기 제1 화소(P1)와 상기 제2 화소(P2)는 상기 제1 데이터 라인(DL1)과 전원 라인(VDD)의 사이 영역에 구비되어 있다. 상기 제1 화소(P1)는 상기 스캔 라인(Scan)과 센싱 라인(Sense)의 상측에 구비되어 있고, 상기 제2 화소(P2)는 상기 스캔 라인(Scan)과 센싱 라인(Sense)의 하측에 구비되어 있다. 상기 제1 화소(P1)는 상대적으로 상기 제2 화소(P2)보다 위쪽에 배치되지만, 상기 스캔 라인(Scan)과 상기 센싱 라인(Sense) 사이 영역에서는 상기 제1 화소(P1)와 상기 제2 화소(P2)가 서로 중첩될 수 있다.

우선, 상기 제1 화소(P1)에 대해서 설명하면, 상기 제1 화소(P1)에는 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 센싱 박막 트랜지스터(T3), 및 발광 소자의 제1 애노드 전극(Anode1)이 형성되어 있다.

상기 제1 화소(P1)에 형성된 스위칭 박막 트랜지스터(T1)는 제1 게이트 전극(G1), 제1 소스 전극(S1), 제1 드레인 전극(D1), 및 제1 액티브층(A1)을 포함하여 이루어진다.

상기 제1 게이트 전극(G1)은 상기 스캔 라인(Scan)에서 분기되어 있지만, 반드시 그에 한정되는 것은 아니고, 상기 스캔 라인(Scan)의 일부분이 상기 제1 게이트 전극(G1)으로 기능할 수도 있다. 상기 제1 드레인 전극(D1)은 상기 제1 데이터 라인(DL1)의 일 부분으로 이루어지지만, 반드시 그에 한정되는 것은 아니고, 상기 제1 데이터 라인(DL1)에서 분기된 구조로 이루어질 수도 있다. 상기 제1 소스 전극(S1)은 상기 제1 드레인 전극(D1)과 마주하고 있다. 상기 제1 소스 전극(S1)은 상기 구동 박막 트랜지스터(T2)의 제2 게이트 전극(G2)과 연결된다. 상기 제1 액티브층(A1)은 상기 제1 소스 전극(S1) 및 상기 제1 드레인 전극(D1)과 각각 연결되어 전자 이동 채널로 기능한다. 스위칭 박막 트랜지스터(T1)가 탑 게이트(Top Gate) 구조의 박막 트랜지스터로 이루어진 경우 상기 제1 액티브층(A1)은 콘택홀을 통해서 상기 제1 소스 전극(S1) 및 상기 제1 드레인 전극(D1)과 각각 연결될 수 있지만, 반드시 그에 한정되는 것은 아니고, 스위칭 박막 트랜지스터(T1)가 바텀 게이트(Bottom Gate) 구조의 박막 트랜지스터로 이루어진 경우 상기 제1 액티브층(A1)은 상기 제1 소스 전극(S1) 및 상기 제1 드레인 전극(D1)과 직접 연결될 수 있다. 이는 이하의 모든 박막 트랜지스터에서 마찬가지이다. 도 5에서 X자로 표기된 부분은 콘택홀을 의미한다.

상기 제1 화소(P1)에 형성된 구동 박막 트랜지스터(T2)는 제2 게이트 전극(G2), 제2 소스 전극(S2), 제2 드레인 전극(D2), 및 제2 액티브층(A2)을 포함하여 이루어진다.

상기 제2 게이트 전극(G2)은 전술한 바와 같이 상기 스위칭 박막 트랜지스터(T1)의 제1 소스 전극(S1)과 연결되어 있다. 상기 제2 게이트 전극(G2)은 상기 스위칭 박막 트랜지스터(T1)의 제1 소스 전극(S1)과 일체(one body)로 형성될 수 있다. 이와 같은 제2 게이트 전극(G2)은 상기 제2 소스 전극(S2)의 아래로 연장되어 상기 제2 게이트 전극(G2)과 상기 제2 소스 전극(S2) 사이의 커패시턴스(C) 용량을 향상시킬 수 있다. 상기 제2 드레인 전극(D2)은 상기 전원 라인(VDD)에서 분기되어 있지만, 반드시 그에 한정되는 것은 아니고, 상기 전원 라인(VDD)이 상기 제2 드레인 전극(D2)으로 기능할 수도 있다. 상기 제2 소스 전극(S2)은 상기 제2 드레인 전극(D2)과 마주하고 있다. 상기 제2 소스 전극(S2)은 후술하는 센싱 박막 트랜지스터(T3)의 제3 소스 전극(S3)과 연결된다. 또한, 상기 제2 소스 전극(S2)은 발광 소자의 제1 애노드 전극(Anode1)과 연결된다. 상기 제2 액티브층(A2)은 상기 제2 소스 전극(S2) 및 상기 제2 드레인 전극(D2)과 각각 연결되어 전자 이동 채널로 기능한다.

상기 제1 화소(P1)에 형성된 센싱 박막 트랜지스터(T3)는 제3 게이트 전극(G3), 제3 소스 전극(S3), 제3 드레인 전극(D3), 및 제3 액티브층(A3)을 포함하여 이루어진다.

상기 제3 게이트 전극(G3)은 상기 센싱 라인(Sense)의 일 부분으로 이루어지지만 반드시 그에 한정되는 것은 아니고, 상기 센싱 라인(Sense)에서 분기될 수도 있다. 상기 제3 소스 전극(S3)은 전술한 바와 같이 상기 구동 박막 트랜지스터(T2)의 제2 소스 전극(S2)과 연결될 수 있다. 상기 제3 소스 전극(S3)은 상기 구동 박막 트랜지스터(T2)의 제2 소스 전극(S2)과 일체(one body)로 형성될 수 있다. 상기 제3 드레인 전극(D3)은 제1 기준 라인(Ref1)의 일 부분으로 이루어지지만 반드시 그에 한정되는 것은 아니고, 상기 제1 기준 라인(Ref1)에서 분기될 수도 있다. 상기 제3 액티브층(A3)은 상기 제3 소스 전극(S3) 및 상기 제3 드레인 전극(D3)과 각각 연결되어 전자 이동 채널로 기능한다.

상기 제1 화소(P1)에 형성된 제1 애노드 전극(Anode1)은 상기 구동 박막 트랜지스터(T2)의 제2 소스 전극(S2)과 연결되어 있다.

이와 같이 본 발명의 일 실시예에 따르면, 제1 화소(P1)의 센싱 박막 트랜지스터(T3)가 상기 센싱 라인(Sense)과 상기 스캔 라인(Scan) 사이에 형성됨과 더불어 상기 센싱 라인(Sense)의 하측에까지 형성될 수 있다.

다음, 상기 제2 화소(P2)에 대해서 설명하면, 상기 제2 화소(P2)에는 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 센싱 박막 트랜지스터(T3), 및 발광 소자의 제1 애노드 전극(Anode1)이 형성되어 있다.

상기 제2 화소(P2)에 형성된 스위칭 박막 트랜지스터(T1)는 제1 게이트 전극(G1), 제1 소스 전극(S1), 제1 드레인 전극(D1), 및 제1 액티브층(A1)을 포함하여 이루어진다.

상기 제1 게이트 전극(G1)은 연결 라인(CL)을 통해서 상기 스캔 라인(Scan)과 연결되어 있다. 상기 제1 게이트 전극(G1)을 상기 스캔 라인(Scan)에 연결하기 위해서는 양자 사이에 위치한 상기 센싱 라인(Sense)을 통과해야 한다. 그런데, 상기 센싱 라인(Sense)은 상기 제1 게이트 전극(G1) 및 상기 스캔 라인(Scan)과 동일한 층에 형성되기 때문에, 상기 스캔 라인(Scan)을 상기 제1 게이트 전극(G1)까지 연장할 경우 상기 센싱 라인(Sense)과 쇼트(short)된다. 따라서, 상기 쇼트를 방지하기 위해서 상기 연결 라인(CL)을 이용하여 상기 제1 게이트 전극(G1)과 상기 스캔 라인(Scan)을 연결하는 것이다. 이에 의해 상기 연결 라인(CL)은 상기 센싱 라인(Sense)과 오버랩된다. 또한, 상기 연결 라인(CL)은 상기 제1 게이트 전극(G1) 및 상기 스캔 라인(Scan)과 상이한 층에 형성되며 콘태홀을 통해서 상기 제1 게이트 전극(G1) 및 상기 스캔 라인(Scan)과 각각 연결된다.

상기 제1 드레인 전극(D1)은 상기 제2 데이터 라인(DL2)의 일 부분으로 이루어지지만, 반드시 그에 한정되는 것은 아니고, 상기 제2 데이터 라인(DL2)에서 분기된 구조로 이루어질 수도 있다. 상기 제1 소스 전극(S1)은 상기 제1 드레인 전극(D1)과 마주하고 있다. 상기 제1 소스 전극(S1)은 상기 구동 박막 트랜지스터(T2)의 제2 게이트 전극(G2)과 연결된다. 상기 제1 액티브층(A1)은 상기 제1 소스 전극(S1) 및 상기 제1 드레인 전극(D1)과 각각 연결되어 전자 이동 채널로 기능한다.

상기 제2 화소(P2)에 형성된 구동 박막 트랜지스터(T2)는 제2 게이트 전극(G2), 제2 소스 전극(S2), 제2 드레인 전극(D2), 및 제2 액티브층(A2)을 포함하여 이루어진다.

상기 제2 게이트 전극(G2)은 전술한 바와 같이 상기 스위칭 박막 트랜지스터(T1)의 제1 소스 전극(S1)과 연결되어 있다. 상기 제2 게이트 전극(G2)은 상기 스위칭 박막 트랜지스터(T1)의 제1 소스 전극(S1)과 일체(one body)로 형성될 수 있다. 이와 같은 제2 게이트 전극(G2)은 상기 제2 소스 전극(S2)의 아래로 연장되어 상기 제2 게이트 전극(G2)과 상기 제2 소스 전극(S2) 사이의 커패시턴스(C) 용량을 향상시킬 수 있다. 상기 제2 드레인 전극(D2)은 상기 전원 라인(VDD)에서 분기되어 있지만, 반드시 그에 한정되는 것은 아니고, 상기 전원 라인(VDD)이 상기 제2 드레인 전극(D2)으로 기능할 수도 있다. 상기 제2 소스 전극(S2)은 상기 제2 드레인 전극(D2)과 마주하고 있다. 상기 제2 소스 전극(S2)은 후술하는 센싱 박막 트랜지스터(T3)의 제3 소스 전극(S3)과 연결된다. 또한, 상기 제2 소스 전극(S2)은 발광 소자의 제2 애노드 전극(Anode2)과 연결된다. 상기 제2 액티브층(A2)은 상기 제2 소스 전극(S2) 및 상기 제2 드레인 전극(D2)과 각각 연결되어 전자 이동 채널로 기능한다.

상기 제2 화소(P2)에 형성된 센싱 박막 트랜지스터(T3)는 제3 게이트 전극(G3), 제3 소스 전극(S3), 제3 드레인 전극(D3), 및 제3 액티브층(A3)을 포함하여 이루어진다.

상기 제3 게이트 전극(G3)은 상기 센싱 라인(Sense)에 분기될 수 있지만 반드시 그에 한정되는 것은 아니고 상기 센싱 라인(Sense)의 일 부분으로 이루어질 수도 있다. 상기 제3 소스 전극(S3)은 전술한 바와 같이 상기 구동 박막 트랜지스터(T2)의 제2 소스 전극(S2)과 연결될 수 있다. 상기 제3 소스 전극(S3)은 상기 구동 박막 트랜지스터(T2)의 제2 소스 전극(S2)과 일체(one body)로 형성될 수 있다. 상기 제3 드레인 전극(D3)은 제1 기준 라인(Ref1)의 일 부분으로 이루어지지만 반드시 그에 한정되는 것은 아니고, 상기 제1 기준 라인(Ref1)에서 분기될 수도 있다. 상기 제3 액티브층(A3)은 상기 제3 소스 전극(S3) 및 상기 제3 드레인 전극(D3)과 각각 연결되어 전자 이동 채널로 기능한다.

상기 제2 화소(P2)에 형성된 제2 애노드 전극(Anode2)은 상기 구동 박막 트랜지스터(T2)의 제2 소스 전극(S2)과 연결되어 있다.

이와 같이 본 발명의 일 실시예에 따르면, 제2 화소(P2)의 센싱 박막 트랜지스터(T3)는 상기 센싱 라인(Sense)의 하측에 형성될 수 있다. 또한, 제2 화소(P2)의 스위칭 박막 트랜지스터(T1)는 상기 센싱 라인(Sense)의 하측에 형성되지만 스캔 라인(Scan)과 연결하기 위한 연결 라인(CL)은 상기 센싱 라인(Sense)과 상기 스캔 라인(Scan) 사이에 형성된다.

도 6은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치를 구성하는 제1 화소와 제2 화소의 평면도이다. 도 6은 제1 화소(P1)의 스위칭 박막 트랜지스터(T1)와 센싱 박막 트랜지스터(T3), 및 제2 화소(P2)의 센싱 박막 트랜지스터(T3)의 배치가 변경된 것을 제외하고 전술한 도 5에 따른 유기 발광 표시 장치와 동일하다. 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.

도 6에 따르면, 제1 화소(P1)의 스위칭 박막 트랜지스터(T1)를 구성하는 제1 게이트 전극(G1)이 스캔 라인(Scan)의 일 부분으로 이루어지고, 제1 화소(P1)의 스위칭 박막 트랜지스터(T1)를 구성하는 제1 드레인 전극(D1)이 제1 데이터 라인(DL1)에서 분기된 점에서 전술한 도 5와 상이하다. 또한, 제1 화소(P1)의 센싱 박막 트랜지스터(T3)를 구성하는 제3 게이트 전극(G3)이 센싱 라인(Sense)에서 분기된 점에서 전술한 도 5와 상이하다. 또한, 제2 화소(P2)의 센싱 박막 트랜지스터(T3)를 구성하는 제3 게이트 전극(G3)이 센싱 라인(Sense)의 일 부분으로 이루어진 점에서 전술한 도 5와 상이하다.

도 7은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 단면도로서, 이는 도 5의 A-B라인의 단면에 해당한다. 즉, 도 7은 제1 화소(P1)의 스위칭 박막 트랜지스터(T1)와 구동 박막 트랜지스터(T2)의 모습을 도시한 것이다.

도 7에서 알 수 있듯이, 기판(100) 상에 제1 액티브층(A1)과 제2 액티브층(A2)이 각각 형성되어 있고, 상기 제1 액티브층(A1)과 제2 액티브층(A2) 상에 게이트 절연막(110)이 형성되어 있다.

상기 게이트 절연막(110) 상에는 제1 게이트 전극(G1), 제1 소스 전극(S1) 및 제2 게이트 전극(G2)이 형성되어 있다. 상기 제1 게이트 전극(G1)은 상기 제1 액티브층(A1)과 오버랩되도록 형성된다. 상기 제1 소스 전극(S1)은 상기 게이트 절연막(110)에 구비된 콘택홀을 통해서 상기 제1 액티브층(A1)과 연결되어 있다. 상기 제2 게이트 전극(G2)은 상기 제1 소스 전극(S1)과 일체로 형성되어 있다. 따라서, 상기 제2 게이트 전극(G2)과 상기 제1 소스 전극(S1)을 별도의 패터닝 공정이 아닌 하나의 패터닝 공정을 통해 형성할 수 있다. 상기 제2 게이트 전극(G2)은 상기 제2 액티브층(A2)과 오버랩되도록 형성된다.

상기 제1 게이트 전극(G1), 제1 소스 전극(S1) 및 제2 게이트 전극(G2) 상에는 층간 절연막(120)이 형성되어 있고, 상기 층간 절연막(120) 상에는 제1 드레인 전극(D1)과 제2 소스 전극(S2)이 형성되어 있다. 상기 제1 드레인 전극(D1)은 상기 층간 절연막(120)과 그 아래의 게이트 절연막(110)에 구비된 콘택홀을 통해서 상기 제1 액티브층(A1)과 연결되어 있다. 상기 제2 소스 전극(S2)은 상기 층간 절연막(120)과 그 아래의 게이트 절연막(110)에 구비된 콘택홀을 통해서 상기 제2 액티브층(A2)과 연결되어 있다. 상기 제2 소스 전극(S2)은 상기 제2 게이트 전극(G2)과 오버랩되어 커패시터(C)를 형성한다.

상기 제1 드레인 전극(D1)과 제2 소스 전극(S2) 상에는 패시베이션층(130)이 형성되어 있고, 상기 패시베이션층(130) 상에는 평탄화층(140)이 형성되어 있고, 상기 평탄화층(140) 상에는 제1 애노드 전극(Anode1)이 형성되어 있다. 상기 제1 애노드 전극(Anode1)은 상기 패시베이션층(130)과 평탄화층(140)에 구비된 콘택홀을 통해서 상기 제2 소스 전극(S2)과 연결되어 있다.

도 8은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 단면도로서, 이는 도 5의 C-D라인의 단면에 해당한다. 즉, 도 8은 제2 화소(P2)의 스위칭 박막 트랜지스터(T1)와 구동 박막 트랜지스터(T2)의 모습을 도시한 것이다.

도 8에서 알 수 있듯이, 기판(100) 상에 제1 액티브층(A1)과 제2 액티브층(A2)이 각각 형성되어 있고, 상기 제1 액티브층(A1)과 제2 액티브층(A2) 상에 게이트 절연막(110)이 형성되어 있다.

상기 게이트 절연막(110) 상에는 스캔 라인(Scan), 제1 게이트 전극(G1), 제1 소스 전극(S1) 및 제2 게이트 전극(G2)이 형성되어 있다. 상기 스캔 라인(Scan)은 상기 제1 액티브층(A1)과 오버랩되지 않도록 형성된다. 상기 제1 게이트 전극(G1)은 상기 제1 액티브층(A1)과 오버랩되도록 형성된다. 상기 제1 소스 전극(S1)은 상기 게이트 절연막(110)에 구비된 콘택홀을 통해서 상기 제1 액티브층(A1)과 연결되어 있다. 상기 제2 게이트 전극(G2)은 상기 제1 소스 전극(S1)과 일체로 형성되어 있다. 상기 제2 게이트 전극(G2)은 상기 제2 액티브층(A2)과 오버랩되도록 형성된다.

상기 스캔 라인(Scan), 제1 게이트 전극(G1), 제1 소스 전극(S1) 및 제2 게이트 전극(G2) 상에는 층간 절연막(120)이 형성되어 있고, 상기 층간 절연막(120) 상에는 연결 라인(CL)과 제2 소스 전극(S2)이 형성되어 있다. 상기 연결 라인(CL)은 상기 층간 절연막(120)에 구비된 콘택홀을 통해서 상기 스캔 라인(Scan) 및 상기 제1 게이트 전극(G1)과 각각 연결된다. 따라서, 상기 연결 라인(CL)을 통해서 상기 스캔 라인(Scan)과 상기 제1 게이트 전극(G1)이 서로 연결된다. 상기 제2 소스 전극(S2)은 상기 층간 절연막(120)과 그 아래의 게이트 절연막(110)에 구비된 콘택홀을 통해서 상기 제2 액티브층(A2)과 연결되어 있다. 상기 제2 소스 전극(S2)은 상기 제2 게이트 전극(G2)과 오버랩되어 커패시터(C)를 형성한다.

상기 연결 라인(CL)과 제2 소스 전극(S2) 상에는 패시베이션층(130)이 형성되어 있고, 상기 패시베이션층(130) 상에는 평탄화층(140)이 형성되어 있고, 상기 평탄화층(140) 상에는 제2 애노드 전극(Anode2)이 형성되어 있다. 상기 제2 애노드 전극(Anode2)은 상기 패시베이션층(130)과 평탄화층(140)에 구비된 콘택홀을 통해서 상기 제2 소스 전극(S2)과 연결되어 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다

100: 기판 SCAN: 스캔 라인
Sense: 센싱 라인 VDD: 전원 라인
DL1, DL2, DL3, DL4: 제1, 제2, 제3, 제4 데이터 라인
Ref1, Ref2: 제1, 제2 기준 라인 T1: 스위칭 박막 트랜지스터
T2: 구동 박막 트랜지스터 T3: 센싱 박막 트랜지스터

Claims (10)

1. 기판 상에 제1 방향으로 배열된 스캔 라인;
   상기 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 배열된 전원 라인;
   상기 전원 라인의 일측에서 서로 인접하여 상기 제2 방향으로 나란히 배열된 제1 및 제2 데이터 라인;
   상기 전원 라인의 타측에서 서로 인접하여 상기 제2 방향으로 나란히 배열된 제3 및 제4 데이터 라인;
   상기 제1 데이터 라인과 상기 전원 라인 사이에 구비되어 상기 제1 데이터 라인과 상기 전원 라인으로부터 신호를 전달받는 제1 화소;
   상기 제2 데이터 라인과 상기 전원 라인 사이에 구비되어 상기 제2 데이터 라인과 상기 전원 라인으로부터 신호를 전달받는 제2 화소;
   상기 제3 데이터 라인과 상기 전원 라인 사이에 구비되어 상기 제3 데이터 라인과 상기 전원 라인으로부터 신호를 전달받는 제3 화소; 및
   상기 제4 데이터 라인과 상기 전원 라인 사이에 구비되어 상기 제4 데이터 라인과 상기 전원 라인으로부터 신호를 전달받는 제4 화소를 포함하며,
   상기 제1 화소는 제1 발광 영역 및 제1 회로 영역을 포함하고, 상기 제2 화소는 제2 발광 영역 및 제2 회로 영역을 포함하며,
   상기 제1 회로 영역은 상기 제1 발광 영역의 하측에 위치하고, 상기 제2 회로 영역은 상기 제2 발광 영역의 상측에 위치하는 유기 발광 표시 장치.
2. 제1항에 있어서,
   상기 제1 데이터 라인과 상기 제2 데이터 라인은 상기 전원 라인과 나란하게 배치된 제1 기준 라인과 상기 전원 라인 사이에 구비되어 있고,
   상기 제1 데이터 라인과 상기 제1 기준 라인 사이, 상기 제2 데이터 라인과 상기 제1 기준 라인 사이, 및 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에는 화소가 구비되어 있지 않은 유기 발광 표시 장치.
3. 제1항에 있어서,
   상기 제3 데이터 라인과 상기 제4 데이터 라인은 상기 전원 라인과 나란하게 배치된 제2 기준 라인과 상기 전원 라인 사이에 구비되어 있고,
   상기 제3 데이터 라인과 상기 제2 기준 라인 사이, 상기 제4 데이터 라인과 상기 제2 기준 라인 사이, 및 상기 제3 데이터 라인과 상기 제4 데이터 라인 사이에는 화소가 구비되어 있지 않은 유기 발광 표시 장치.
4. 제1항에 있어서,
   상기 제1 화소와 상기 제3 화소는 상기 스캔 라인의 상측에 위치하고, 상기 제2 화소와 상기 제4 화소는 상기 스캔 라인의 하측에 위치하는 유기 발광 표시 장치.
5. 삭제
6. 제1항에 있어서,
   상기 제1 회로 영역과 상기 제2 회로 영역은 서로 오버랩되는 유기 발광 표시 장치.
7. 제6항에 있어서,
   상기 제1 방향으로 배열된 센싱 라인을 추가로 포함하여 이루어지고,
   상기 제1 회로 영역과 상기 제2 회로 영역은 상기 스캔 라인과 상기 센싱 라인 사이 영역에서 서로 오버랩되는 유기 발광 표시 장치.
8. 제1항에 있어서,
   상기 제1 화소는 제1 게이트 전극, 제1 액티브층, 제1 소스 전극 및 제1 드레인 전극을 포함하여 이루어진 스위칭 박막 트랜지스터, 및 제2 게이트 전극, 제2 액티브층, 제2 소스 전극 및 제2 드레인 전극을 포함하여 이루어진 구동 박막 트랜지스터를 포함하여 이루어지고,
   상기 스위칭 박막 트랜지스터의 제1 소스 전극과 상기 구동 박막 트랜지스터의 제2 게이트 전극은 일체로 이루어진 유기 발광 표시 장치.
9. 제1항에 있어서,
   상기 제2 화소는 제1 게이트 전극, 제1 액티브층, 제1 소스 전극 및 제1 드레인 전극을 포함하여 이루어진 스위칭 박막 트랜지스터를 포함하고,
   상기 제1 게이트 전극은 연결 라인을 통해서 상기 스캔 라인과 연결되어 있는 유기 발광 표시 장치.
10. 제9항에 있어서,
    상기 제1 방향으로 배열된 센싱 라인을 추가로 포함하고, 상기 센싱 라인은 상기 연결 라인과 오버랩되는 유기 발광 표시 장치.

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