KR20210086026A - 전계 발광 표시 장치 - Google Patents

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Abstract

본 발명은 화상을 표시하는 액티브 영역; 상기 액티브 영역의 외곽에 구비되며, 화상을 표시하지 않는 더미 영역; 상기 더미 영역에서 제1 방향으로 배열된 스캔 라인, 초기화 라인 및 에미션 라인; 상기 더미 영역에서 상기 제1 방향과 교차하는 제2 방향으로 배열된 고전원 라인 및 데이터 라인; 및 상기 더미 영역에 마련된 복수의 박막 트랜지스터를 포함하여 이루어지고, 상기 복수의 박막 트랜지스터는 구동 박막 트랜지스터, 상기 구동 박막 트랜지스터와 상기 데이터 라인 사이를 연결하는 스위칭 박막 트랜지스터, 및 상기 구동 박막 트랜지스터와 상기 고전원 라인 사이를 연결하는 동작제어 박막 트랜지스터를 포함하여 이루어지고, 상기 스위칭 박막 트랜지스터 및 상기 동작제어 박막 트랜지스터는 서로 단절되어 있는 전계 발광 표시 장치를 제공한다.

Description

전계 발광 표시 장치{Electroluminescent Display Device}
본 발명은 전계 발광 표시 장치에 관한 것으로서, 보다 구체적으로 더미 영역을 포함한 전계 발광 표시 장치에 관한 것이다.
전계 발광 표시 장치는 애노드 전극과 캐소드 전극 사이에 발광층이 형성된 구조로 이루어져, 상기 두 개의 전극 사이의 전계에 의해 상기 발광층이 발광함으로써 화상을 표시하는 장치이다.
이와 같은 전계 발광 표시 장치는 화상을 표시하는 액티브 영역 및 화상을 표시하지 않는 더미 영역을 포함하여 이루어질 수 있다.
상기 액티브 영역에는 게이트 라인과 데이터 라인 등의 복수의 신호 라인, 및 복수의 박막 트랜지스터가 패턴 형성되어 있으며, 상기 더미 영역에도 상기 액티브 영역과 유사한 신호 라인과 박막 트랜지스터가 패턴 형성된다.
다만, 상기 더미 영역은 화상을 표시하지 않기 때문에 상기 더미 영역에 마련된 더미 화소는 발광을 하지 않도록 구성된다. 이와 같은 종래의 전계 발광 표시 장치에 있어서, 여러 가지 원인에 의해서 상기 더미 영역에서 신호 라인에 잘못된 이상 신호가 인가될 수 있고, 그와 같은 이상 신호가 상기 액티브 영역으로 전달되어 상기 액티브 영역에서 일직선의 무라(mura)가 발생하는 문제가 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 무라 발생을 방지할 수 있는 전계 발광 표시 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명은 화상을 표시하는 액티브 영역; 상기 액티브 영역의 외곽에 구비되며, 화상을 표시하지 않는 더미 영역; 상기 더미 영역에서 제1 방향으로 배열된 스캔 라인, 초기화 라인 및 에미션 라인; 상기 더미 영역에서 상기 제1 방향과 교차하는 제2 방향으로 배열된 고전원 라인 및 데이터 라인; 및 상기 더미 영역에 마련된 복수의 박막 트랜지스터를 포함하여 이루어지고, 상기 복수의 박막 트랜지스터는 구동 박막 트랜지스터, 상기 구동 박막 트랜지스터와 상기 데이터 라인 사이를 연결하는 스위칭 박막 트랜지스터, 및 상기 구동 박막 트랜지스터와 상기 고전원 라인 사이를 연결하는 동작제어 박막 트랜지스터를 포함하여 이루어지고, 상기 스위칭 박막 트랜지스터 및 상기 동작제어 박막 트랜지스터는 서로 단절되어 있는 전계 발광 표시 장치를 제공한다.
본 발명은 또한, 화상을 표시하는 액티브 영역; 상기 액티브 영역의 외곽에 구비되며, 화상을 표시하지 않는 더미 영역; 상기 액티브 영역에 구비되어 복수 개의 박막 트랜지스터의 채널 영역, 소스 영역, 및 드레인 영역을 구성하는 액티브층; 및 상기 더미 영역에 구비되어 복수 개의 더미 박막 트랜지스터의 채널 영역, 소스 영역, 및 드레인 영역을 구성하는 더미 액티브층을 포함하여 이루어지고, 상기 액티브층의 패턴과 상기 더미 액티브층의 패턴은 서로 상이한 전계 발광 표시 장치를 제공한다.
본 발명의 일 실시예에 따르면, 스위칭 박막 트랜지스터 및 동작제어 박막 트랜지스터가 서로 단절되어 있기 때문에, 에미션 라인에 인가되는 잘못된 신호에 의해서 동작제어 박막 박막 트랜지스터가 온(on)이 되다 하더라도, 잘못된 신호가 스위칭 박막 트랜지스터를 경유하여 데이터 라인으로 흘러 들어가지 못하게 되어 액티브 영역에서 세로줄 모양의 무라(mura)가 발생하는 것이 방지될 수 있다.
도 1은 본 발명의 일 실시예에 따른 전계 발광 표시장치의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 액티브 영역의 단위 회로도이다.
도 3은 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 액티브 영역의 서브 화소를 보여주는 평면도이다.
도 4는 도 3의 A-B라인의 단면도이다.
도 5는 도 3의 C-D라인의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 더미 영역의 더미 화소를 보여주는 평면도이다.
도 7은 도 6의 E-F라인의 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 더미 영역의 단위 회로도이다.
도 9는 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 더미 영역의 더미 화소를 보여주는 평면도이다.
도 10은 도 9의 A-B라인의 단면도이다.
도 11은 도 9의 G-B라인의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 전계 발광 표시장치의 개략적인 평면도이다.
도 1에서 알 수 있듯이, 본 발명의 일 실시예에 따른 전계 발광 표시장치는 액티브 영역(AA), 더미 영역(DA), 및 패드 영역(PA)을 포함하여 이루어진다.
상기 액티브 영역(AA)은 화상을 표시하는 표시 영역으로 기능한다. 상기 액티브 영역(AA)에는 복수의 서브 화소가 구비되어 있고, 복수의 서브 화소 각각에는 발광 영역이 구비되어 있다. 상기 액티브 영역(AA)에 구비된 복수의 서브 화소에는 스캔 라인, 데이터 라인, 에미션 라인, 전원 라인, 및 기준 라인 등의 신호 라인이 형성되고, 상기 신호 라인을 통해 인가되는 신호의 전달을 스위칭하기 위한 복수의 박막 트랜지스터가 형성되고, 그리고, 상기 복수의 박막 트랜지스터에 의해 구동되어 발광을 일으키는 애노드, 캐소드 및 발광층을 포함하는 유기발광소자가 형성될 수 있다.
상기 더미 영역(DA)은 상기 액티브 영역(AA)을 둘러싸도록 구비되어 있다. 구체적으로, 상기 더미 영역(DA)은 상기 액티브 영역(AA)의 상하좌우 외곽에 구비될 수 있다. 상기 더미 영역(DA)에는 복수의 더미 화소가 구비되어 있다. 상기 더미 영역(DA)은 화상을 표시하는 표시 영역이 아니기 때문에, 상기 더미 영역(DA)에 구비된 더미 화소는 발광을 하지 않도록 구비되고 따라서 상기 액티브 영역(AA)에 구비된 서브 화소와는 상이한 구조로 이루어진다. 예를 들어, 상기 더미 영역(DA)에 구비된 더미 화소는 상기 유기발광소자를 포함하지 않는다. 또한, 상기 더미 영역(DA)에 구비된 더미 화소는 상기 신호 라인 및 상기 박막 트랜지스터 중 적어도 하나가 불완전하게 형성될 수 있다.
이와 같은 더미 영역(DA)은 상기 액티브 영역(AA)의 중앙부와 외곽부 사이의 공정 오차 발생을 방지하는 역할을 할 수 있다. 구체적으로 설명하면, 상기 액티브 영역(AA)에 복수의 서브 화소를 형성하기 위해서는 다수의 적층 공정과 다수의 마스크 공정이 수행된다. 상기 적층 공정은 물리적 증착 공정, 화학적 증착 공정, 코팅 공정, 또는 잉크젯 공정 등을 통해서 소정의 절연층, 금속층, 또는 유기층 등을 형성하는 공정이고, 상기 마스크 공정은 상기 적층 공정에 의해 형성된 절연층, 금속층, 또는 유기층 등을 당업계에 공지된 포토리소그라피 공정을 통해 소정의 형태로 패턴 형성하는 공정이다. 이와 같이 상기 액티브 영역(AA)에 다수의 적층 공정과 다수의 마스크 공정을 수행할 경우 공정 특성상 상기 액티브 영역(AA)의 중앙부와 가장자리 사이에 공정 오차가 발생할 가능성이 있다. 따라서, 상기 액티브 영역(AA)의 가장자리에 상기 더미 영역(DA)을 형성함으로써, 상기 오차가 발생한다 하여도 그 오차가 상기 액티브 영역(AA) 내부에 발생하지 않고 상기 더미 영역(DA)에 발생하도록 할 수 있다.
상기 패드 영역(PA)은 상기 더미 영역(DA)의 외곽에 구비되어 있다. 상기 패드 영역(PA)에는 게이트 구동부 또는 데이터 구동부 등의 회로 구동부가 마련되어 있다. 상기 회로 구동부는 상기 더미 영역(DA)의 상하좌우 중 적어도 하나의 외곽에 형성될 수 있다. 상기 패드 영역(PA)에 마련되는 회로 구동부는 상기 더미 영역(DA)을 경유하여 상기 액티브 영역(AA) 내에 회로 소자에 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 액티브 영역의 단위 회로도이다.
도 2에 도시한 바와 같이, 본 발명의 일 실시예에 따른 전계 발광 표시 장치는 복수의 신호 라인, 복수의 박막 트랜지스터(T1~T7), 스토리지 커패시터(Cst) 및 유기발광소자(OLED)를 포함한다.
상기 복수의 신호 라인은 스캔 라인(Scan(n)), 이전 스캔 라인(Scan(n-1)), 에미션 라인(EM), 제1 및 제2 초기화 라인(Vini1, Vini2), 고전원 라인(VDD), 저전원 라인(VSS), 및 데이터 라인(Vdata)을 포함하여 이루어진다.
상기 스캔 라인(Scan(n))은 제2 박막 트랜지스터(T2), 제1 박막 트랜지스터(T1), 및 제6 박막 트랜지스터(T6)에 스캔 신호를 공급한다.
상기 이전 스캔 라인(Scan(n-1))은 제5 박막 트랜지스터(T5)에 이전 스캔 신호를 공급한다.
상기 에미션 라인(EM)은 제3 박막 트랜지스터(T3) 및 제4 박막 트랜지스터(T4)에 발광제어신호를 공급한다.
상기 제1 및 제2 초기화 라인(Vini1, Vini2)은 제7 박막 트랜지스터(T7)를 초기화하는 초기화전압을 공급한다.
상기 고전원 라인(VDD)은 제7 박막 트랜지스터(T7)에 구동전압을 공급한다.
상기 저전원 라인(VSS)은 유기발광소자(OLED)의 캐소드 전극에 저전압을 공급한다.
상기 데이터 라인(Vdata)은 제2 박막 트랜지스터(T2)에 데이터전압을 공급한다.
상기 복수의 박막트랜지스터(T1~T7)는 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 제5 박막 트랜지스터(T5), 제6 박막 트랜지스터(T6), 및 제7 박막 트랜지스터(T7)를 포함하여 이루어진다.
상기 제1 박막 트랜지스터(T1)는 보상 박막 트랜지스터이다. 도면에는 상기 제1 박막 트랜지스터(T1)가 직렬로 연결된 두 개의 트랜지스터로 이루어진 모습을 도시하였지만, 반드시 그에 한정되는 것은 아니고 하나의 트랜지스터로 이루어질 수 있다. 상기 제1 박막 트랜지스터(T1)의 게이트 전극은 스캔 라인(Scan(n))에 연결되어 있고, 상기 제1 박막 트랜지스터(T1)의 소스 전극은 제3 노드(N3)를 통해 제7 박막 트랜지서터(T7)의 드레인 전극에 연결되어 있고, 상기 제1 박막 트랜지스터(T1)의 드레인 전극은 제2 노드(N2)를 통해 스토리지 커패시터(Cst)의 제1 커패시터 전극 및 제5 박막 트랜지스터(T5)의 드레인 전극과 연결되고 또한 제7 박막 트랜지스터(T7)의 게이트 전극에 연결되어 있다. 이와 같은 제1 박막 트랜지스터(T1)는 스캔 라인(Scan(n))을 통해 전달받은 스캔신호에 따라 턴온되어 제7 박막 트랜지스터(T7)의 게이트 전극과 드레인 전극을 전기적으로 연결하여 제7 박막 트랜지스터(T7)를 다이오드 연결시킨다.
상기 제2 박막 트랜지스터(T2)는 스위칭 박막 트랜지스터이다. 상기 제2 박막트랜지스터(T2)의 게이트 전극은 스캔 라인(Scan(n))에 연결되어 있고, 상기 제2 박막트랜지스터(T2)의 소스 전극은 데이터 라인(Vdata)에 연결되어 있으며, 상기 제2 박막 트랜지스터(T2)의 드레인 전극은 제1 노드(N1)를 통해 제7 박막 트랜지스터(T7)의 소스 전극 및 제3 박막 트랜지스터(T3)의 드레인 전극에 연결되어 있다. 이와 같은 제2 박막 트랜지스터(T2)는 상기 스캔 라인(Scan(n))을 통해 전달받은 스캔신호에 따라 턴 온 되어 상기 데이터 라인(Vdata)으로 전달된 데이터 신호를 구동 박막트랜지스터인 제7 박막 트랜지스터(T7)의 소스전극으로 전달하는 스위칭 동작을 수행한다.
상기 제3 박막 트랜지스터(T3)는 동작제어 박막 트랜지스터이다. 상기 제3 박막 트랜지스터(T3)의 게이트 전극은 에미션 라인(EM)에 연결되어 있고, 상기 제3 박막 트랜지스터(T3)의 소스 전극은 고전원 라인(VDD)에 연결되어 있고, 상기 제3 박막 트랜지스터(T3)의 드레인 전극은 제1 노드(N1)을 통해 제7 박막 트랜지스터(T7)의 소스전극 및 제2 박막 트랜지스터(T2)의 드레인 전극과 연결되어 있다.
상기 제4 박막 트랜지스터(T4)는 발광 제어 박막 트랜지스터이다. 상기 제4 박막 트랜지스터(T4)의 게이트 전극은 에미션 라인(EM)에 연결되어 있고, 상기 제4 박막 트랜지스터(T4)의 소스 전극은 제3 노드(N3)를 통해 제7 박막 트랜지스터(T7)의 드레인 전극 및 제1 박막 트랜지스터(T1)의 소스 전극에 연결되어 있으며, 상기 제4 박막 트랜지스터(T4)의 드레인 전극은 제4 노드(N4)를 통해 제6 박막 트랜지스터(T6)의 소스 전극 및 유기발광소자(OLED)의 애노드 전극에 전기적으로 연결되어 있다. 이러한 제3 박막 트랜지스터(T3) 및 제4 박막트랜지스터(T4)는 에미션 라인(EM)을 통해 전달받은 발광제어신호에 따라 동시에 턴온되어 구동전압이 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 발광전류가 흐르도록 한다.
상기 제5 박막 트랜지스터(T5)는 초기화 박막 트랜지스터이다. 도면에는 상기 제5 박막 트랜지스터(T5)가 직렬로 연결된 두 개의 트랜지스터로 이루어진 모습을 도시하였지만, 반드시 그에 한정되는 것은 아니고 하나의 트랜지스터로 이루어질 수 있다. 상기 제5 박막 트랜지스터(T5)의 게이트 전극은 이전 스캔 라인(Scan(n-1))에 연결되어 있고, 상기 제5 박막 트랜지스터(T5)의 소스 전극은 제1 초기화 라인(Vini1)에 연결되어 있으며, 상기 제5 박막 트랜지스터(T5)의 드레인 전극은 스토리지 커패시터(Cst)의 제1 커패시터 전극과 연결됨과 더불어 제2 노드(N2)를 통해 상기 제1 박막 트랜지스터(T1)의 드레인 전극 및 제7 박막 트랜지스터(T7)의 게이트 전극에 연결되어 있다. 이러한 제5 박막 트랜지스터(T5)는 이전 스캔 라인(Scan(n-1))을 통해 전달받은 이전 스캔신호에 따라 턴온되어 초기화 전압을 제7 박막 트랜지스터(T7)의 게이트 전극에 전달하여 제7 박막 트랜지스터(T7)의 게이트 전극의 전압을 초기화시키는 초기화동작을 수행한다.
상기 제6 박막 트랜지스터(T6)는 바이패스 박막 트랜지스터이다. 상기 제6 박막 트랜지스터(T6)의 게이트 전극은 스캔 라인(Scan(n))에 연결되어 있고, 상기 제6 박막 트랜지스터(T6)의 소스 전극은 제4 노드(N4)를 통해 상기 제4 박막 트랜지스터(T4)의 드레인 전극 및 유기발광소자(OLED)의 애노드 전극에 연결되어 있으며, 상기 제6 박막 트랜지스터(T6)의 드레인 전극은 제2 초기화 라인(Vini2)에 연결되어 있다. 블랙 영상을 표시하는 제7 박막 트랜지스터(T7)의 최소 전류가 구동전류로 흐를 경우에도 유기발광소자(OLED)가 발광하게 된다면 블랙 영상이 제대로 표시되지 않는다. 여기서, 제7 박막 트랜지스터(T7)의 최소 전류란 제7 박막 트랜지스터(T7)의 게이트-소스 전압(VGS)이 문턱 전압(Vth)보다 작아서 제7 박막 트랜지스터(T7)가 오프되는 조건에서의 전류를 의미한다. 따라서 최소 전류의 구동전류가 흐를 경우에 유기발광소자(OLED)가 발광하는 것을 방지하기 위해, 상기 제6 박막 트랜지스터(T6)는 상기 제7 박막 트랜지스터(T7)로부터 흘러나오는 전류의 일부를 바이패스 전류로서 유기발광소자(OLED) 쪽의 전류 경로 외의 다른 전류 경로로 분산시킬 수 있다.
상기 제7 박막 트랜지스터(T7)는 구동 박막 트랜지스터이다. 상기 제7 박막 트랜지스터(T7)의 게이트 전극은 제2 노드(N2)를 경유하여 스토리지 커패시터(Cst)의 제1 커패시터 전극에 연결되어 있고, 상기 제7 박막 트랜지스터(T7)의 소스 전극은 상기 제3 박막 트랜지스터(T3)를 경유하여 고전원 라인(VDD)에 연결되어 있으며, 상기 제7 박막 트랜지스터(T7)의 드레인 전극은 상기 제4 박막 트랜지스터(T4)를 경유하여 유기발광소자(OLED)의 애노드 전극과 전기적으로 연결되어 있다. 상기 제7 박막 트랜지스터(T7)는 상기 제2 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터신호를 전달받아 유기발광소자(OLED)에 발광전류를 공급한다.
상기 스토리지 커패시터(Cst)는 제2 노드(N2)에 연결된 제1 커패시터 전극 및 상기 고전원 라인(VDD)에 연결된 제2 커패시터 전극을 포함하여 이루어진다.
상기 유기발광소자(OLED)는 제4 노드(N4)에 연결된 애노드 전극, 저전원 라인(VSS)에 연결된 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 구비된 발광층을 포함하여 이루어진다.
도 3은 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 액티브 영역의 서브 화소를 보여주는 평면도이다.
도 3에서 알 수 있듯이, 제1 방향, 예로서 가로 방향으로 제1 및 제2 스캔 라인(Scan1(n), Scan2(n)), 제1 및 제2 초기화 라인(Vini1, Vini2), 및 에미션 라인(EM(n))이 배열되어 있다.
서브 화소별로 두 개의 스캔 라인(Scan1(n), Scan2(n))을 구비하며, 제1 및 제2 스캔 라인(Scan 1(n), Scan2(n))은 액티브 영역 외곽의 비표시 영역, 예로서 패드 영역에서 서로 연결되어 있다. 따라서, 상기 제1 및 제2 스캔 라인(Scan 1(n), Scan2(n))에는 동일한 스캔 신호가 동시에 인가된다. 상기 제1 초기화 라인(Vini1)은 상기 제1 스캔 라인(Scan 1(n))과 상기 에미션 라인(EM(n)) 사이에 배치되고, 상기 에미션 라인(EM(n))은 상기 제1 초기화 라인(Vini1)과 상기 제2 스캔 라인(Scan2(n)) 사이에 배치되고, 상기 제2 초기화 라인(Vini2)은 상기 제2 스캔 라인(Scan 2(n))과 제1 이전 스캔 라인(Scan1(n-1)) 사이에 배치될 수 있다.
상기 제1 이전 스캔 라인(Scan1(n-1)) 아래에는 전술한 제1 방향으로 배열된 신호 라인들의 배열 모습이 서브 화소 별로 반복된다. 즉, 상기 제1 이전 스캔 라인(Scan1(n-1)) 아래에는 제1 초기화 라인(Vini1), 에미션 라인(EM(n)), 제2 이전 스캔 라인, 및 제2 초기화 라인(Vini2)이 순서대로 배치될 수 있다. 이때, 상기 제1 이전 스캔 라인(Scan1(n-1))과 상기 제2 이전 스캔 라인은 액티브 영역 외곽의 비표시 영역, 예로서 패드 영역에서 서로 연결되어 있다.
상기 제1 및 제2 스캔 라인(Scan1(n), Scan2(n)), 상기 에미션 라인(EM(n)), 및 상기 제1 이전 스캔 라인(Scan1(n-1))은 서로 동일한 층에서 동일한 물질로 동일한 공정을 통해서 패턴 형성될 수 있다. 상기 제1 및 제2 초기화 라인(Vini1, Vini2)도 서로 동일한 층에서 동일한 물질로 동일한 공정을 통해 패턴 형성될 수 있다. 상기 제1 및 제2 초기화 라인(Vini1, Vini2)은 상기 제1 및 제2 스캔 라인(Scan1(n), Scan2(n)), 상기 에미션 라인(EM(n)), 및 상기 제1 이전 스캔 라인(Scan1(n-1))과는 상이한 층에 형성될 수 있다. 특히, 상기 제1 및 제2 초기화 라인(Vini1, Vini2)은 상기 제1 및 제2 스캔 라인(Scan1(n), Scan2(n)), 상기 에미션 라인(EM(n)), 및 상기 제1 이전 스캔 라인(Scan1(n-1))보다 위층에 형성될 수 있다.
상기 제1 방향과 교차하는 방향, 예로서 세로 방향으로는 고전원 라인(VDD) 및 데이터 라인(Vdata)이 배열되어 있다. 상기 고전원 라인(VDD) 및 데이터 라인(Vdata)은 서로 동일한 층에서 동일한 물질로 동일한 공정을 통해서 패턴 형성될 수 있다. 상기 고전원 라인(VDD) 및 데이터 라인(Vdata)은 상기 제1 및 제2 초기화 라인(Vini1, Vini2)과 상이한 층에 형성될 수 있고, 예로서 상기 제1 및 제2 초기화 라인(Vini1, Vini2) 보다 위층에 형성될 수 있다.
각각의 서브 화소에는 제1 내지 제7 박막 트랜지스터(T1~T7) 및 스토리지 커패시터(Cst1. Cst2)가 구비되어 있다.
스위칭 박막 트랜지스터인 제2 박막 트랜지스터(T2)는 상기 제2 스캔 라인(Scan2(n))과 제1 액티브층(Active1)이 중첩되는 영역에 마련된다. 상기 제2 스캔 라인(Scan2(n))은 제2 박막 트랜지스터(T2)의 게이트 전극이 된다.
상기 제2 스캔 라인(Scan2(n))을 중심으로 상기 제1 액티브층(Active1)의 일측은 제2 박막 트랜지스터(T2)의 소스 영역이 되고 상기 소스 영역은 콘택홀(x)을 통해서 상기 데이터 라인(Vdata)과 연결되고, 상기 제2 스캔 라인(Scan2(n))을 중심으로 상기 제1 액티브층(Active1)의 타측은 제2 박막 트랜지스터(T2)의 드레인 영역이 되고 상기 드레인 영역은 제1 노드(N1)에 연결된다. 상기 제2 스캔 라인(Scan2(n))과 중첩되는 상기 제1 액티브층(Active1)의 영역은 제2 박막 트랜지스터(T2)의 채널 영역이 된다. 본 명세서 전체에서 소스 영역 및 드레인 영역은 각각 소스 전극 및 드레인 전극으로 기능할 수 있다.
동작제어 박막 트랜지스터인 제3 박막 트랜지스터(T3)는 상기 에미션 라인(EM(n))과 상기 제1 액티브층(Active1)이 중첩되는 영역에 마련된다. 상기 에미션 라인(EM(n))은 상기 제3 박막 트랜지스터(T3)의 게이트 전극이 된다.
상기 에미션 라인(EM(n))을 중심으로 상기 제1 액티브층(Active1)의 일측은 상기 제3 박막 트랜지스터(T3)의 소스 영역이 되고 상기 소스 영역은 콘택홀(x)을 통해서 상기 고전원 라인(VDD)과 연결되고, 상기 에미션 라인(EM(n))을 중심으로 상기 제1 액티브층(Active1)의 타측은 상기 제3 박막 트랜지스터(T3)의 드레인 영역이 되고 상기 드레인 영역은 제1 노드(N1)에 연결된다. 상기 에미션 라인(EM(n))과 중첩되는 상기 제1 액티브층(Active1)의 영역은 제3 박막 트랜지스터(T3)의 채널 영역이 된다.
이상과 같이, 상기 제1 액티브층(Active1)은 상기 제2 방향으로 연장되면서 상기 제2 스캔 라인(Scan2(n)) 및 상기 에미션 라인(EM(n))과 교차한다. 또한, 상기 제1 액티브층(Active1)의 일단, 예로서 상단은 콘택홀(x)을 통해서 상기 고전원 라인(VDD)과 연결되고, 상기 제1 액티브층(Active1)의 타단, 예로서 하단은 콘택홀(x)을 통해서 상기 데이터 라인(Vdata)과 연결된다. 또한, 상기 제1 액티브층(Active1)은 상기 제1 노드(N1)에서 제3 액티브층(Active3)과 연결된다.
이와 같은 제1 액티브층(Active1)은 제2 박막 트랜지스터(T2)의 채널 영역, 소스 영역 및 드레인 영역을 구성함과 더불어 제3 박막 트랜지스터(T3)의 채널 영역, 소스 영역 및 드레인 영역을 구성한다.
상기 제1 액티브층(Active1)은 상기 제1 및 제2 스캔 라인(Scan1(n), Scan2(n)), 상기 에미션 라인(EM(n)), 및 상기 제1 이전 스캔 라인(Scan1(n-1))과 상이한 층에 형성될 수 있고, 예로서 상기 제1 및 제2 스캔 라인(Scan1(n), Scan2(n)), 상기 에미션 라인(EM(n)), 및 상기 제1 이전 스캔 라인(Scan1(n-1)) 보다 아래층에 형성될 수 있다.
보상 박막 트랜지스터인 제1 박막 트랜지스터(T1)는 상기 제2 스캔 라인(Scan2(n))과 제2 액티브층(Active2)이 중첩되는 영역에 마련된다. 상기 제2 스캔 라인(Scan2(n))은 상기 제1 박막 트랜지스터(T1)의 게이트 전극이 된다.
상기 제2 스캔 라인(Scan2(n))은 제1 방향으로 연장된 연장부 및 상기 연장부에서 제2 방향으로 돌출된 돌출부를 포함할 수 있으며, 상기 제2 액티브층(Active2)이 상기 제2 스캔 라인(Scan2(n))의 연장부 및 돌출부와 각각 교차되도록 형성됨으로써 2 개의 트랜지스터가 직렬로 연결된 구성을 이룰 수 있지만, 반드시 그에 한정되는 것은 아니고, 상기 제2 스캔 라인(Scan2(n))이 상기 돌출부를 구비하지 않을 수도 있고 이 경우에는 제1 박막 트랜지스터(T1)가 하나의 트랜지스터로 이루어질 수 있다.
상기 제2 스캔 라인(Scan2(n))을 중심으로 상기 제2 액티브층(Active2)의 일측은 제1 박막 트랜지스터(T1)의 소스 영역이 되고 상기 소스 영역은 제3 노드(N3)에 연결되고, 상기 제2 스캔 라인(Scan2(n))을 중심으로 상기 제2 액티브층(Active2)의 타측은 제1 박막 트랜지스터(T1)의 드레인 영역이 되고 상기 드레인 영역은 제2 노드(N2)에서 콘택홀(x)을 통해서 제1 연결 전극(CE1)과 연결된다. 상기 제1 연결 전극(CE1)의 일단은 콘택홀(x)을 통해서 상기 제2 액티브층(Active2)과 연결되고, 상기 제1 연결 전극(CE1)의 타단은 콘택홀(x)을 통해서 제7 박막 트랜지스터(T7)의 게이트 전극과 전기적으로 연결될 수 있다.
따라서, 상기 제1 박막 트랜지스터(T1)의 드레인 영역은 상기 제1 연결 전극(CE1)을 통해서 제7 박막 트랜지스터(T7)의 게이트 전극과 전기적으로 연결된다. 상기 제1 연결 전극(CE1)은 상기 고전원 라인(VDD) 및 데이터 라인(Vdata)과 동일한 층에서 동일한 물질로 동일한 공정을 통해서 패턴 형성될 수 있다. 상기 제2 스캔 라인(Scan2(n))과 중첩되는 상기 제2 액티브층(Active2)의 영역은 제1 박막 트랜지스터(T1)의 채널 영역이 된다.
초기화 박막 트랜지스터인 제5 박막 트랜지스터(T5)는 상기 제1 이전 스캔 라인(Scan1(n-1))과 제2 액티브층(Active2)이 중첩되는 영역에 마련된다. 상기 제1 이전 스캔 라인(Scan1(n-1))은 제5 박막 트랜지스터(T5)의 게이트 전극이 된다.
상기 제2 액티브층(Active2)이 상기 제1 이전 스캔 라인(Scan1(n-1))과 두 번 교차하도록 절곡형성됨으로써 2 개의 트랜지스터가 직렬로 연결된 구성을 이룰 수 있지만, 반드시 그에 한정되는 것은 아니고, 상기 제2 액티브층(Active2)이 상기 제1 이전 스캔 라인(Scan1(n-1))과 한 번 교차함으로써 제5 박막 트랜지스터(T5)가 하나의 트랜지스터로 이루어질 수 있다.
상기 제1 이전 스캔 라인(Scan1(n-1))을 중심으로 상기 제2 액티브층(Active2)의 일측은 제5 박막 트랜지스터(T5)의 소스 영역이 되고 상기 소스 영역은 콘택홀(x)을 통해서 제2 연결 전극(CE2)과 연결된다. 상기 제2 연결 전극(CE2)의 일단은 콘택홀(x)을 통해서 상기 제2 액티브층(Active2)과 연결되고, 상기 제2 연결 전극(CE2)의 타단은 콘택홀(x)을 통해서 상기 제1 초기화 라인(Vini1)과 연결된다. 따라서, 제5 박막 트랜지스터(T5)의 소스 영역은 상기 제2 연결 전극(CE2)을 통해 상기 제1 초기화 라인(Vini1)과 연결된다. 상기 제2 연결 전극(CE2)은 상기 고전원 라인(VDD) 및 데이터 라인(Vdata)과 동일한 층에서 동일한 물질로 동일한 공정을 통해 패턴 형성될 수 있다. 또한, 상기 제1 이전 스캔 라인(Scan1(n-1))을 중심으로 상기 제2 액티브층(Active2)의 타측은 제5 박막 트랜지스터(T5)의 드레인 영역이 되고 상기 드레인 영역은 상기 제2 노드(N2)에서 콘택홀(x)을 통해서 제1 연결 전극(CE1)과 연결된다. 따라서, 제5 박막 트랜지스터(T4)의 드레인 영역은 상기 제1 연결 전극(CE1)을 통해서 제7 박막 트랜지스터(T7)의 게이트 전극과 전기적으로 연결된다. 상기 제1 이전 스캔 라인(Scan1(n-1))과 중첩되는 상기 제2 액티브층(Active2)의 영역은 제5 박막 트랜지스터(T5)의 채널 영역이 된다.
발광 제어 박막 트랜지스터인 제4 박막 트랜지스터(T4)는 상기 에미션 라인(EM(n))과 상기 제2 액티브층(Active2)이 중첩되는 영역에 마련된다. 상기 에미션 라인(EM(n))은 제4 박막 트랜지스터(T4)의 게이트 전극이 된다.
상기 에미션 라인(EM(n))을 중심으로 상기 제2 액티브층(Active2)의 일측은 제4 박막 트랜지스터(T4)의 소스 영역이 되고 상기 소스 영역은 제3 노드(N3)에 연결되고, 상기 에미션 라인(EM(n))을 중심으로 상기 제2 액티브층(Active2)의 타측은 제4 박막 트랜지스터(T4)의 드레인 영역이 되고 상기 드레인 영역은 제4 노드(N4)에서 콘택홀(x)을 통해서 제3 연결 전극(CE3)에 연결된다. 상기 제3 연결 전극(CE3)은 상기 제4 노드(N4)와 유기발광소자의 애노드 전극을 연결한다. 따라서, 제4 박막 트랜지스터(T4)의 드레인 영역은 상기 제3 연결 전극(CE3)을 통해서 유기발광소자의 애노드 전극과 전기적으로 연결된다. 상기 제3 연결 전극(CE3)은 상기 고전원 라인(VDD) 및 데이터 라인(Vdata)과 동일한 층에서 동일한 물질로 동일한 공정을 통해 패턴 형성될 수 있다. 상기 에미션 라인(EM(n))과 중첩되는 상기 제2 액티브층(Active2)의 영역은 제4 박막 트랜지스터(T4)의 채널 영역이 된다.
바이패스 박막 트랜지스터인 제6 박막 트랜지스터(T6)는 제1 스캔 라인(Scan1(n))과 제2 액티브층(Active2)이 중첩되는 영역에 마련된다. 상기 제1 스캔 라인(Scan1(n))은 제6 박막 트랜지스터(T6)의 게이트 전극이 된다.
상기 제1 스캔 라인(Scan1(n))을 중심으로 제2 액티브층(Active2)의 일측은 제6 박막 트랜지스터(T6)의 소스 영역이 되고 상기 소스 영역은 제4 노드(N4)에 연결된다. 따라서, 제6 박막 트랜지스터(T5)의 소스 영역은 상기 제3 연결 전극(CE3)을 통해서 유기발광소자의 애노드 전극과 전기적으로 연결된다. 또한, 상기 제1 스캔 라인(Scan1(n))을 중심으로 제2 액티브층(Active2)의 타측은 제6 박막 트랜지스터(T6)의 드레인 영역이 되고 상기 드레인 영역은 콘택홀(x)을 통해 제4 연결 전극(CE4)과 연결된다. 상기 제4 연결 전극(CE4)의 일단은 콘택홀(x)을 통해서 상기 제2 액티브층(Active2)과 연결되고, 상기 제4 연결 전극(CE4)의 타단은 콘택홀(x)을 통해서 제2 초기화 라인(Vini2)과 연결된다. 따라서, 제6 박막 트랜지스터(T5)의 드레인 영역은 상기 제4 연결 전극(CE4)을 통해 상기 제2 초기화 라인(Vini2)과 연결된다. 상기 제4 연결 전극(CE4)은 상기 고전원 라인(VDD) 및 데이터 라인(Vdata)과 동일한 층에서 동일한 물질로 동일한 공정을 통해 패턴 형성될 수 있다. 상기 제1 스캔 라인(Scan1(n))과 중첩되는 상기 제2 액티브층(Active2)의 영역은 제6 박막 트랜지스터(T6)의 채널 영역이 된다.
이상과 같이, 상기 제2 액티브층(Active2)은 상기 제2 방향으로 연장되면서 상기 제1 스캔 라인(Scan1(n)), 상기 제2 스캔 라인(Scan2(n)), 상기 에미션 라인(EM(n)), 및 상기 제1 이전 스캔 라인(Scan1(n-1))과 교차한다. 또한, 상기 제2 액티브층(Active2)의 일단, 예로서 상단은 콘택홀(x)을 통해서 상기 제4 연결 전극(CE4)을 경유하여 제2 초기화 라인(Vini2)과 연결되고, 상기 제2 액티브층(Active2)의 타단, 예로서 하단은 콘택홀(x)을 통해서 상기 제2 연결 전극(CE2)을 경유하여 제1 초기화 라인(Vini1)과 연결된다. 또한, 상기 제2 액티브층(Active2)은 제4 노드(N4)에서 콘택홀(x)을 통해서 상기 제3 연결 전극(CE3)을 경유하여 유기발광소자의 애노드 전극을 연결되고, 제2 노드(N2)에서 콘택홀(x)을 통해서 상기 제1 연결 전극(CE1)을 경유하여 제7 박막 트랜지스터(T7)의 게이트 전극과 연결되고, 제3 노드(N3)에서 제3 액티브층(Active3)과 연결된다.
이와 같은 제2 액티브층(Active2)은 제1 박막 트랜지스터(T1)의 채널 영역, 소스 영역 및 드레인 영역, 제4 박막 트랜지스터(T4)의 채널 영역, 소스 영역 및 드레인 영역, 제5 박막 트랜지스터(T5)의 채널 영역, 소스 영역 및 드레인 영역, 및 제6 박막 트랜지스터(T6)의 채널 영역, 소스 영역 및 드레인 영역을 구성한다.
상기 제2 액티브층(Active2)은 상기 제1 액티브층(Active1)과 동일하게 상기 제1 및 제2 스캔 라인(Scan1(n), Scan2(n)), 상기 에미션 라인(EM(n)), 및 상기 제1 이전 스캔 라인(Scan1(n-1))과 상이한 층에 형성될 수 있고, 예로서 상기 제1 및 제2 스캔 라인(Scan1(n), Scan2(n)), 상기 에미션 라인(EM(n)), 및 상기 제1 이전 스캔 라인(Scan1(n-1)) 보다 아래층에 형성될 수 있다.
구동 박막 트랜지스터인 제7 박막 트랜지스터(T7)는 제1 커패시터 전극(Cst1)과 제3 액티브층(Active3)이 중첩되는 영역에 마련된다. 상기 제1 커패시터 전극(Cst1)은 제7 박막 트랜지스터(T7)의 게이트 전극이 된다. 상기 제1 커패시터 전극(Cst1)은 콘택홀(x)을 통해서 제1 연결 전극(CE1)에 연결된다.
상기 제1 커패시터 전극(Cst1)을 중심으로 상기 제3 액티브층(Active3)의 일측은 제7 박막 트랜지스터(T7)의 드레인 영역이 되고 상기 드레인 영역은 상기 제3 노드(N3)에 연결된다. 또한, 상기 제1 커패시터 전극(Cst1)을 중심으로 상기 제3 액티브층(Active3)의 타측은 제7 박막 트랜지스터(T7)의 소스 영역이 되고 상기 소스 영역은 상기 제1 노드(N1)에 연결된다. 따라서, 상기 제7 박막 트랜지스터(T7)의 소스 영역은 상기 제1 노드(N1) 및 상기 제3 박막 트랜지스터(T3)를 경유하여 고전원 라인(VDD)에 연결되고, 상기 제7 박막 트랜지스터(T7)의 드레인 영역은 상기 제3 노드(N3), 상기 제4 박막 트랜지스터(T4), 상기 제4 노드(N4) 및 상기 제3 연결 전극(CE3)을 경유하여 유기발광소자(OLED)의 애노드 전극과 전기적으로 연결된다. 이는 제7 박막 트랜지스터(T7)가 P형 트랜지스터로 이루어진 경우로서, 만약, 상기 제7 박막 트랜지스터(T7)가 N형 트랜지스터로 이루어진 경우에는 상기 소스 영역이 유기발광소자(OLED)의 애노드 전극과 전기적으로 연결되고, 상기 드레인 영역이 상기 고전원 라인(VDD)에 연결된다. 상기 제1 커패시터 전극(Cst1)과 중첩되는 상기 제3 액티브층(Active3)의 영역은 제7 박막 트랜지스터(T7)의 채널 영역이 된다.
이와 같은 제3 액티브층(Active3)은 제7 박막 트랜지스터(T7)의 채널 영역, 소스 영역 및 드레인 영역을 구성한다.
상기 제3 액티브층(Active3)은 상기 제1 액티브층(Active1) 및 상기 제1 액티브층(Active1)과 동일하게 상기 제1 및 제2 스캔 라인(Scan1(n), Scan2(n)), 상기 에미션 라인(EM(n)), 및 상기 제1 이전 스캔 라인(Scan1(n-1))과 상이한 층에 형성될 수 있고, 상기 제1 및 제2 스캔 라인(Scan1(n), Scan2(n)), 상기 에미션 라인(EM(n)), 및 상기 제1 이전 스캔 라인(Scan1(n-1)) 보다 아래층에 형성될 수 있다. 상기 제3 액티브층(Active3)의 일단은 상기 제3 노드(N3)에서 상기 제2 액티브층(Active2)과 연결되고, 상기 제3 액티브층(Active3)의 타단은 상기 제1 노드(N1)에서 상기 제1 액티브층(Active1)과 연결된다.
상기 제3 액티브층(Active3)은 상기 제1 액티브층(Active1) 및 상기 제2 액티브층(Active2)과 동일한 층에서 동일한 물질로 동일한 공정을 통해 패턴 형성될 수 있으며, 그에 따라, 상기 제1 액티브층(Active1), 상기 제2 액티브층(Active2), 및 상기 제3 액티브층(Active3)은 일체(one body)로 형성될 수 있다.
상기 스토리지 커패시터(Cst1. Cst2)는 서로 중첩되는 제1 커패시터 전극(Cst1) 및 제2 커패시터 전극(Cst2)을 포함한다.
상기 제1 커패시터 전극(Cst1)은 제7 박막 트랜지스터(T7)의 게이트 전극으로 기능할 수 있으며 콘택홀(x)을 통해서 제1 연결 전극(CE1)과 연결될 수 있다. 상기 제1 커패시터 전극(Cst1)은 상기 제1 및 제2 스캔 라인(Scan1(n), Scan2(n)), 상기 에미션 라인(EM(n)), 및 상기 제1 이전 스캔 라인(Scan1(n-1))과 동일한 층에서 동일한 물질로 동일한 공정을 통해 패턴 형성될 수 있다.
상기 제2 커패시터 전극(Cst2)은 콘택홀(x)을 통해서 고전원 라인(VDD)과 연결된다. 상기 제2 커패시터 전극(Cst2)은 상기 제1 커패시터 전극(Cst1)과 상이한 층에 형성될 수 있고, 예로서 상기 제1 커패시터 전극(Cst1) 보다 위층에 형성될 수 있으며, 특히, 상기 제1 및 제2 초기화 라인(Vini1, Vini2)과 동일한 층에서 동일한 물질로 동일한 공정을 통해 패턴 형성될 수 있다. 이와 같이, 상기 제2 커패시터 전극(Cst2)이 상기 제1 커패시터 전극(Cst1)과 상기 제1 연결 전극(CE1) 사이의 층에 형성될 수 있으며, 그에 따라 쇼트 방지를 위해서 상기 제2 커패시터 전극(Cst2)은 상기 제1 커패시터 전극(Cst1)과 상기 제1 연결 전극(CE1) 사이를 연결하는 콘택홀(x) 영역에 개구 영역을 구비한다.
도 4는 도 3의 A-B라인의 단면도이다. 즉, 도 4는 액티브 영역 내의 제4 박막 트랜지스터(T4), 제7 박막 트랜지스터(T7), 및 제2 박막 트랜지스터(T2) 영역의 단면에 해당한다.
도 4에서 알 수 있듯이, 기판(100) 상에 제2 액티브층(Active2), 제3 액티브층(Active3) 및 제1 액티브층(Active1)이 형성되어 있다. 상기 제2 액티브층(Active2)은 제4 박막 트랜지스터(T4)의 채널 영역, 소스 영역 및 드레인 영역을 구성하고, 상기 제1 액티브층(Active1)은 제7 박막 트랜지스터(T7)의 채널 영역, 소스 영역 및 드레인 영역을 구성하고, 상기 제1 액티브층(Active1)은 제2 박막 트랜지스터(T2)의 채널 영역, 소스 영역 및 드레인 영역을 구성한다.
상기 제2 액티브층(Active2)과 제3 액티브층(Active3)의 경계 영역에 제3 노드(N3)가 구성되고 상기 제3 액티브층(Active3)과 제1 액티브층(Active1)의 경계 영역에 제1 노드(N1)가 구성된다. 상기 제2 액티브층(Active2), 제3 액티브층(Active3) 및 제1 액티브층(Active1)은 서로 연결되면서 일체로 형성된다. 도시하지는 않았지만, 상기 제2 액티브층(Active2), 제3 액티브층(Active3) 및 제1 액티브층(Active1)의 아래에는 외부 광의 침투를 방지하기 위한 차광층이 형성될 수 있다. 상기 차광층이 도전물로 이루어진 경우 상기 차광층과 상기 액티브층(Active2, Active3, Active1)의 사이에는 버퍼층이 형성된다.
상기 제2 액티브층(Active2), 제3 액티브층(Active3) 및 제1 액티브층(Active1) 상에는 게이트 절연층(210)이 형성되어 있고, 상기 게이트 절연층(210) 상에는 에미션 라인(EM(n)), 제1 커패시터 전극(Cst1), 및 제2 스캔 라인(Scan2(n))이 형성되어 있다. 상기 에미션 라인(EM(n))은 제4 박막 트랜지스터(T4)의 게이트 전극으로 기능하고, 상기 제1 커패시터 전극(Cst1)은 제7 박막 트랜지스터(T7)의 게이트 전극으로 기능하고, 상기 제2 스캔 라인(Scan2(n))은 제2 박막 트랜지스터(T2)의 게이트 전극으로 기능한다.
상기 에미션 라인(EM(n)), 제1 커패시터 전극(Cst1), 및 제2 스캔 라인(Scan2(n)) 상에는 제1 층간 절연층(220)이 형성되어 있고, 상기 제1 층간 절연층(220) 상에는 제2 커패시터 전극(Cst2)이 형성되어 있다. 상기 제2 커패시터 전극(Cst2)는 상기 제1 층간 절연층(220)을 사이에 두고 상기 제1 커패시터 전극(Cst1)와 중첩됨으로써 스토리지 커패시터를 구성한다.
상기 제2 커패시터 전극(Cst2) 상에는 제2 층간 절연층(230)이 형성되어 있고, 상기 제2 층간 절연층(2300 상에는 제3 연결 전극(CE3), 고전원 라인(VDD) 및 데이터 라인(Vdata)이 형성되어 있다. 상기 제3 연결 전극(CE3)은 게이트 절연층(210), 제1 층간 절연층(220), 및 제2 층간 절연층(230)에 구비된 콘택홀을 통해서 상기 제2 액티브층(Active2)과 연결된다. 상기 데이터 라인(Vdata)은 게이트 절연층(210), 제1 층간 절연층(220), 및 제2 층간 절연층(230)에 구비된 콘택홀을 통해서 상기 제1 액티브층(Active1)과 연결된다.
상기 제3 연결 전극(CE3), 고전원 라인(VDD) 및 데이터 라인(Vdata) 상에는 패시베이션층(240)이 형성되어 있고, 상기 패시베이션층(240) 상에는 평탄화층(250)이 형성되어 있다.
상기 평탄화층(250) 상에는 애노드 전극(300)이 형성된다. 상기 애노드 전극(300)은 상기 패시베이션층(240)과 상기 평탄화층(250)에 구비된 콘택홀을 통해서 제3 연결 전극(CE3)에 연결될 수 있다. 다만, 도시하지는 않았지만, 상기 평탄화층(250)이 제1 평탄화층과 제2 평탄화층의 2층 구조로 이루어지고, 상기 제1 평탄화층과 제2 평탄화층 사이에 별도의 연결 전극층이 추가되어, 상기 별도의 연결 전극층에 의해서 상기 제3 연결 전극(CE3)과 상기 애노드 전극(300) 사이의 전기적 연결이 이루어질 수도 있다.
상기 애노드 전극(300)의 양 끝단에는 뱅크(400)가 형성된다. 상기 뱅크(400)가 형성되지 않은 개구 영역이 발광 영역이 된다. 만약, 본 발명에 따른 전계 발광 표시 장치가 하부 발광 구조로 이루어진 경우에는 상기 개구 영역은 복수의 박막 트랜지스터(T1~T7)와 중첩되지 않은 영역에 마련된다. 다만, 본 발명에 따른 전계 발광 표시 장치가 상부 발광 구조로 이루어진 경우에는 상기 개구 영역은 복수의 박막 트랜지스터(T1~T7)와 중첩되는 영역에 마련될 수 있다.
상기 애노드 전극(300) 상에는 유기 발광층(500)이 형성되고, 상기 유기 발광층(500) 상에는 캐소드 전극(600)이 형성된다. 상기 유기 발광층(500)은 상기 뱅크(400) 상에도 형성되면서 복수의 서브 화소 사이에서 연결되도록 형성될 수 있다. 이 경우 상기 유기 발광층(500)은 백색(white)을 발광하도록 구비될 수 있고, 서브 화소 별로 적색, 녹색, 또는 청색의 컬러 필터가 추가로 구비될 수 있다. 상기 백색을 발광하는 유기 발광층(500)은 청색을 발광하는 제1 스택, 황녹색(yellow-green)을 발광하는 제2 스택, 및 상기 제1 스택과 제2 스택 사이에 구비된 전하 생성층을 포함하여 이루어질 수 있다.
도 5는 도 3의 C-D라인의 단면도이다. 즉, 도 5는 제1 연결 전극(CE1) 영역의 단면에 해당한다.
도 5에서 알 수 있듯이, 기판(100) 상에 제2 액티브층(Active2)이 형성되어 있다. 상기 제2 액티브층(Active2)은 제2 노드(N2) 영역에 해당한다. 도시하지는 않았지만, 상기 제2 액티브층(Active2)의 아래에는 외부 광의 침투를 방지하기 위한 차광층이 형성될 수 있고, 상기 차광층과 상기 액티브층(Active2, Active3, Active1)의 사이에는 버퍼층이 형성될 수 있다.
상기 제2 액티브층(Active2) 상에는 게이트 절연층(210)이 형성되어 있고, 상기 게이트 절연층(210) 상에는 제2 스캔 라인(Scan2(n)) 및 제1 커패시터 전극(Cst1)이 형성되어 있다.
상기 제2 스캔 라인(Scan2(n)) 및 제1 커패시터 전극(Cst1) 상에는 제1 층간 절연층(220)이 형성되어 있고, 상기 제1 층간 절연층(220) 상에는 제2 커패시터 전극(Cst2)이 형성되어 있다. 이때, 상기 제2 커패시터 전극(Cst2)은 개구 영역을 구비하고 있어 상기 개구 영역에서 상기 제1 커패시터 전극(Cst1)이 노출될 수 있다.
상기 제2 커패시터 전극(Cst2) 상에는 제2 층간 절연층(230)이 형성되어 있고, 상기 제2 층간 절연층(2300 상에는 제1 연결 전극(CE1)이 형성되어 있다.
상기 제1 연결 전극(CE1)의 일단은 게이트 절연층(210), 제1 층간 절연층(220), 및 제2 층간 절연층(230)에 구비된 콘택홀을 통해서 상기 제2 액티브층(Active2)과 연결된다. 또한, 상기 제1 연결 전극(CE1)의 타단은 게이트 절연층(210), 제1 층간 절연층(220), 및 제2 층간 절연층(230)에 구비된 콘택홀을 통해서 상기 제1 커패시터 전극(Cst1)과 연결된다. 이때, 상기 제2 커패시터 전극(Cst2)에 구비된 개구 영역이 상기 콘택홀과 중첩되면서 상기 콘택홀보다 넓은 면적으로 형성됨으로써, 상기 제1 연결 전극(CE1)이 상기 콘택홀을 통해서 상기 제1 커패시터 전극(Cst1)과 연결될 때 상기 제2 커패시터 전극(Cst2)과 접촉하지 않게 된다. 그에 따라, 상기 제1 커패시터 전극(Cst1)과 상기 제2 커패시터 전극(Cst2) 사이의 쇼트가 방지될 수 있다.
상기 제1 연결 전극(CE1) 상에는 패시베이션층(240)이 형성되어 있고, 상기 패시베이션층(240) 상에는 평탄화층(250)이 형성되어 있다. 도시하지는 않았지만, 상기 평탄화층(250) 상에는 전술한 도 4에서와 같이 애노드 전극(300), 뱅크(400), 유기 발광층(500), 및 캐소드 전극(600)이 형성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 더미 영역의 더미 화소를 보여주는 평면도이다. 상기 더미 영역은 액티브 영역의 아래쪽에 위치할 수 있다. 도 6에 도시된 더미 영역의 더미 화소는 전술한 도 3에 도시된 액티브 영역의 서브 화소와 회로 구성면에서 동일한 구조로 형성된다. 다만, 더미 영역은 화상을 표시하는 표시 영역이 아니기 때문에, 상기 더미 영역에 마련된 더미 화소는 발광이 일어나지 않도록 구비된다. 따라서, 상기 더미 화소에는 애노드 전극, 유기 발광층, 및 캐소드 전극의 유기발광소자가 구비되지 않는다. 또한, 상기 더미 화소에 구비된 신호 라인은 불완전하게 형성될 수 있으며, 특히, 더미 영역의 에미션 라인(EM(n))을 플로팅(floating) 상태로 구성하여 상기 에미션 라인(EM(n))에 정상적으로 신호가 인가되지 못하도록 할 수 있다.
본 명세서에서 신호 라인이 플로팅 상태로 구성된다 함은 상기 신호 라인과 회로 구동부 사이의 전기적 연결이 차단되어 상기 회로 구동부로부터 정상적인 신호를 공급받지 못하는 상태를 의미한다.
청구범위를 포함한 본 명세서 전체에서 특정 구성의 명칭 앞에 더미가 추가된 것은 구성이 더미 영역에 형성된 것임을 의미한다. 예를 들어, 더미 스캔 라인은 더미 영역에 구비된 스캔 라인(Scan1(n), Scan2(n))을 의미하고, 더미 액티브층은 더미 영역에 구비된 액티브층(Active 1, Active 2, Active 3)을 의미하고, 더미 박막 트랜지스터는 더미 영역에 구비된 박막 트랜지스터(T1~T7)을 의미한다.
또한, 도시된 바와 같이, 더미 영역의 신호 라인들 중에서 액티브 영역의 발광에 영향을 미치는 위쪽의 제1 스캔 라인(Scan1(n))과 초기화 라인(Vini1, Vini2)은 액티브 영역과 동일하게 정상적으로 신호가 인가되도록 구비되지만, 액티브 영역의 발광에 영향을 미치지 않는 하측의 제2 스캔 라인(Scan2(n)), 초기화 라인(Vini1, Vini2), 및 제1 이전 스캔 라인(Scan1(n-1))은 정상적으로 신호가 인가되지 않도록 플로팅(floating) 상태로 구성될 수도 있다.
이와 같이 본 발명의 일 실시예에 따르면, 더미 영역에 구비된 다수의 신호 라인, 특히 에미션 라인(EM(n))을 플로팅(floating) 상태로 구성함과 더불어 더미 영역에는 유기발광소자를 구성하지 않음으로써, 더미 화소에서는 발광이 일어나지 않는다.
한편, 제조 공정 중의 정전기 등과 같은 여러 가지 이유로 인해서 플로팅 상태의 상기 에미션 라인(EM(n))에 잘못된 신호가 인가되고 그와 같은 잘못된 신호가 데이터 라인(Vdata)으로 흘러 들어감으로써 상기 액티브 영역에서 세로줄 모양의 무라(mura)가 발생하는 문제가 있을 수 있는데, 이에 대해서는 도 7을 참조하여 설명하기로 한다.
도 7은 도 6의 E-F라인의 단면도이다. 즉, 도 7은 더미 영역 내의 제6 박막 트랜지스터(T6) 영역의 단면에 해당한다.
도 7에서 알 수 있듯이, 기판(100) 상에 제2 액티브층(Active2)이 형성되어 있다. 상기 제2 액티브층(Active2)은 제6 박막 트랜지스터(T6)의 채널 영역, 소스 영역 및 드레인 영역을 구성한다. 도시하지는 않았지만, 상기 제2 액티브층(Active2)의 아래에는 외부 광의 침투를 방지하기 위한 차광층이 형성될 수 있고, 상기 차광층과 상기 제2 액티브층(Active2)의 사이에는 버퍼층이 형성될 수 있다.
상기 제2 액티브층(Active2) 상에는 게이트 절연층(210)이 형성되어 있고, 상기 게이트 절연층(210) 상에는 제1 스캔 라인(Scan1(n)) 및 에미션 라인(EM(n))이 형성되어 있다. 상기 제1 스캔 라인(Scan1(n))은 제6 박막 트랜지스터(T6)의 게이트 전극으로 기능한다.
상기 1 스캔 라인(Scan1(n)) 및 에미션 라인(EM(n)) 상에는 제1 층간 절연층(220)이 형성되어 있고, 상기 제1 층간 절연층(220) 상에는 제1 초기화 라인(Vini1) 및 제2 초기화 라인(Vini2)이 형성되어 있다.
상기 제1 초기화 라인(Vini1) 및 제2 초기화 라인(Vini2) 상에는 제2 층간 절연층(230)이 형성되어 있고, 상기 제2 층간 절연층(2300 상에는 제4 연결 전극(CE4) 및 제3 연결 전극(CE3)이 형성되어 있다.
상기 제4 연결 전극(CE4)은 게이트 절연층(210), 제1 층간 절연층(220), 및 제2 층간 절연층(230)에 구비된 콘택홀을 통해서 상기 제2 액티브층(Active2)의 일단과 연결된다. 또한, 상기 제3 연결 전극(CE3)은 게이트 절연층(210), 제1 층간 절연층(220), 및 제2 층간 절연층(230)에 구비된 콘택홀을 통해서 상기 제2 액티브층(Active2)의 타단과 연결된다.
상기 제4 연결 전극(CE4) 및 제3 연결 전극(CE3) 상에는 패시베이션층(240)이 형성되어 있고, 상기 패시베이션층(240) 상에는 평탄화층(250)이 형성되어 있고, 상기 평탄화층(250) 상에는 뱅크(400)가 형성되어 있다. 즉, 더미 영역에는 유기발광소자가 구비되지 않기 때문에, 상기 더미 영역에서는 상기 평탄화층(250)의 상면 전체에 뱅크(400)가 형성될 수 있다.
이때, 상기 제3 연결 전극(CE3)은 콘택홀을 통해서 연장되면서 상기 제2 액티브층(Active2)의 타단과 연결되는데, 그에 따라, 상기 제3 연결 전극(CE3)과 상기 에미션 라인(EM(n))은 절연층(210, 220, 230)을 사이에 두고 근접하게 위치하게 되고, 또한, 상기 제3 연결 전극(CE3)과 상기 제1 초기화 라인(Vini1)도 상기 절연층(210, 220, 230)을 사이에 두고 근접하게 위치하게 된다. 한편, 제조 공정 상의 다양한 원인에 의해서 상기 절연층(210, 220, 230)의 일부에 크랙이 발생할 수 있으며, 그에 따라 상기 제3 연결 전극(CE3)과 상기 에미션 라인(EM(n)) 사이에 쇼트가 발생하고, 또한 상기 제3 연결 전극(CE3)과 상기 제1 초기화 라인(Vini1) 사이에도 쇼트가 발생할 수 있으며, 결국 상기 제3 연결 전극(CE3)을 통해서 상기 에미션 라인(EM(n))과 상기 제1 초기화 라인(Vini1) 사이에 쇼트가 발생할 수 있다.
이와 같이, 상기 에미션 라인(EM(n))과 상기 제1 초기화 라인(Vini1) 사이에 쇼트가 발생하면, 상기 에미션 라인(EM(n))에 상기 제1 초기화 라인(Vini1)의 신호가 잘못 인가되고, 그와 같이 상기 에미션 라인(EM(n))에 인가되는 잘못된 신호에 의해서 전술한 제3 박막 트랜지스터(T3)가 온(on)이 되고, 그에 따라 잘못된 신호가 제2 박막 트랜지스터(T2)를 경유하여 데이터 라인(Vdata)으로 흘러 들어가서 액티브 영역 전체에서 세로줄 모양의 무라(mura)가 발생할 수 있다.
이하에서 설명하는 본 발명의 다른 실시예는 더미 영역에서 상기 에미션 라인(EM(n))과 상기 제1 초기화 라인(Vini1) 사이에 쇼트가 발생한다 하더라도 무라(mura) 발생을 방지할 수 있는 방안을 제공한다.
도 8은 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 더미 영역의 단위 회로도이다.
도 8에 도시한 더미 영역의 단위 회로도는 유기발광소자(OLED)가 구비되지 않고 제1 노드(N1)를 단절시킨 것을 제외하고 전술한 도 2에 도시한 액티브 영역의 단위 회로도와 동일하다. 따라서, 상이한 구성에 대해서만 설명하기로 한다.
도 8에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 더미 영역은 제4 노드(N4)와 연결되는 유기발광소자가 구비되지 않는다.
또한, 본 발명의 다른 실시예에 따른 더미 영역에서는 제2 박막 트랜지스터(T2), 제3 박막 트랜지스터(T3) 및 제7 박막 트랜지스터(T7) 사이를 연결하는 제1 노드(N1)를 단절시킴으로써, 상기 에미션 라인(EM(n))에 인가되는 잘못된 신호에 의해서 제3 박막 트랜지스터(T3)가 온(on)이 되다 하더라도, 잘못된 신호가 제2 박막 트랜지스터(T2)를 경유하여 데이터 라인(Vdata)으로 흘러 들어가지 못하게 되어 액티브 영역에서 세로줄 모양의 무라(mura)가 발생하는 것이 방지될 수 있다.
구체적으로, 본 발명의 다른 실시예에 따르면 제2 박막 트랜지스터(T2)와 제3 박막 트랜지스터(T3) 사이의 연결이 단절되어 잘못된 신호가 제2 박막 트랜지스터(T2)를 경유하지 못하게 된다. 또한, 제2 박막 트랜지스터(T2)와 제7 박막 트랜지스터(T7) 사이의 연결 및 제3 박막 트랜지스터(T3)와 제7 박막 트랜지스터(T7) 사이의 연결이 추가로 단절될 수도 있다.
도 9는 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 더미 영역의 더미 화소를 보여주는 평면도이다. 도 9에 따른 더미 화소는 전술한 도 8에 따른 제1 노드(N1)가 단절된 단위 회로도가 적용된 구체적인 실시예이다. 이와 같은 도 9에 따른 더미 화소는 제1 노드(N1)의 액티브층(Active 1, Active 3)의 연결이 단절된 점을 제외하고 전술한 도 6에 따른 더미 화소와 동일하다. 따라서, 상이한 구성에 대해서만 설명하기로 한다.
전술한 도 6에 따르면, 제1 액티브층(Active 1)이 제2 박막 트랜지스터(T2)와 제3 박막 트랜지스터(T3) 사이에서 연결되어 있고, 또한 상기 제1 액티브층(Active 1)이 제3 액티브층(Active 3)과도 연결되어 있다.
그에 반하여, 도 9에 따르면, 제1 액티브층(Active 1)이 제2 박막 트랜지스터(T2)와 제3 박막 트랜지스터(T3) 사이에서 단절되어 있고, 추가적으로 상기 제1 액티브층(Active 1)이 제3 액티브층(Active 3)과도 단절되어 있다. 따라서, 도 9에 따르면, 잘못된 신호가 제2 박막 트랜지스터(T2)를 경유하여 데이터 라인(Vdata)으로 유입되는 것이 방지될 수 있다.
도 10은 도 9의 A-B라인의 단면도이다. 도 10은 제1 노드(N1)에서 제1 액티브층(Active 1)과 제3 액티브층(Active 3)이 단절된 점, 및 평탄화층(250) 상에 뱅크(400)가 형성되고 애노드 전극, 발광층 및 캐소드 전극이 형성되지 않은 점을 제외하고 전술한 도 4에 따른 단면도와 동일하다.
도 11은 도 9의 G-B라인의 단면도이다. 도 11에서 알 수 있듯이, 기판(100) 상에 제1 액티브층(Active 1)이 단절되어 있다. 즉, 두 개의 제1 액티브층(Active 1)이 제1 노드(N1)를 사이에 두고 이격되어 있다.
상기 제1 액티브층(Active 1) 상에는 게이트 절연층(210)이 형성되어 있고, 상기 게이트 절연층(210) 상에는 에미션 라인(EM(n)) 및 제2 스캔 라인(Scan2(n))이 형성되어 있다. 상기 에미션 라인(EM(n))은 제3 박막 트랜지스터(T3)의 게이트 전극으로 기능하고, 상기 제2 스캔 라인(Scan2(n))은 제2 박막 트랜지스터(T2)의 게이트 전극으로 기능한다.
상기 에미션 라인(EM(n)) 및 제2 스캔 라인(Scan2(n)) 상에는 제1 층간 절연층(220)이 형성되어 있고, 상기 제1 층간 절연층(220) 상에는 제2 커패시터 전극(Cst2)이 형성되어 있다.
상기 제2 커패시터 전극(Cst2) 상에는 제2 층간 절연층(230)이 형성되어 있고, 상기 제2 층간 절연층(2300 상에는 고전원 라인(VDD) 및 데이터 라인(Vdata)이 형성되어 있다.
상기 고전원 라인(VDD)은 게이트 절연층(210), 제1 층간 절연층(220), 및 제2 층간 절연층(230)에 구비된 콘택홀을 통해서 제3 박막 트랜지스터(T3)의 제1 액티브층(Active1)과 연결된다. 상기 데이터 라인(Vdata)은 게이트 절연층(210), 제1 층간 절연층(220), 및 제2 층간 절연층(230)에 구비된 콘택홀을 통해서 제2 박막 트랜지스터(T2)의 제1 액티브층(Active1)과 연결된다.
따라서, 상기 제2 박막 트랜지스터(T2)의 제1 액티브층(Active1)의 일단은 콘택홀을 통해서 상기 데이터 라인(Vdata)과 연결되고, 상기 제3 박막 트랜지스터(T3)의 제1 액티브층(Active1)의 일단은 콘택홀을 통해서 상기 고전원 라인(VDD)과 연결되고, 상기 제2 박막 트랜지스터(T2)의 제1 액티브층(Active1)의 타단과 상기 제3 박막 트랜지스터(T3)의 제1 액티브층(Active1)의 타단은 게이트 절연층(210)을 사이에 두고 서로 마주하게 된다.
상기 고전원 라인(VDD) 및 데이터 라인(Vdata) 상에는 패시베이션층(240)이 형성되어 있고, 상기 패시베이션층(240) 상에는 평탄화층(250)이 형성되어 있고, 상기 평탄화층(250) 상에는 뱅크(400)가 형성되어 있다.
도 11에서 알 수 있듯이, 상기 에미션 라인(EM(n))으로 잘못된 신호가 인가된다 하더라도 제3 박막 트랜지스터(T3)의 제1 액티브층(Active1)과 제2 박막 트랜지스터(T2)의 제1 액티브층(Active1)이 단절되어 있기 때문에, 상기 잘못된 신호가 제2 박막 트랜지스터(T2)를 경유하여 데이터 라인(Vdata)으로 유입되는 것이 방지될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판 210: 게이트 절연층
220: 제1 층간 절연층 230: 제2 층간 절연층
240: 패시베이션층 250: 평탄화층
300: 애노드 전극 400: 뱅크
500: 발광층 600: 캐소드 전극

Claims (20)

  1. 화상을 표시하는 액티브 영역;
    상기 액티브 영역의 외곽에 구비되며, 화상을 표시하지 않는 더미 영역;
    상기 더미 영역에서 제1 방향으로 배열된 스캔 라인, 초기화 라인 및 에미션 라인;
    상기 더미 영역에서 상기 제1 방향과 교차하는 제2 방향으로 배열된 고전원 라인 및 데이터 라인; 및
    상기 더미 영역에 마련된 복수의 박막 트랜지스터를 포함하여 이루어지고,
    상기 복수의 박막 트랜지스터는 구동 박막 트랜지스터, 상기 구동 박막 트랜지스터와 상기 데이터 라인 사이를 연결하는 스위칭 박막 트랜지스터, 및 상기 구동 박막 트랜지스터와 상기 고전원 라인 사이를 연결하는 동작제어 박막 트랜지스터를 포함하여 이루어지고,
    상기 스위칭 박막 트랜지스터 및 상기 동작제어 박막 트랜지스터는 서로 단절되어 있는 전계 발광 표시 장치.
  2. 제1항에 있어서,
    상기 스위칭 박막 트랜지스터 및 상기 동작제어 박막 트랜지스터는 각각 채널 영역, 소스 영역 및 드레인 영역을 구성하는 제1 액티브층을 포함하여 이루어지고,
    상기 스위칭 박막 트랜지스터의 제1 액티브층은 상기 동작제어 박막 트랜지스터의 제1 액티브층과 단절되어 있는 전계 발광 표시 장치.
  3. 제2항에 있어서,
    상기 스위칭 박막 트랜지스터의 제1 액티브층은 상기 제2 방향으로 연장되며, 상기 스위칭 박막 트랜지스터의 제1 액티브층의 일단은 콘택홀을 통해서 상기 데이터 라인과 연결되고,
    상기 동작제어 박막 트랜지스터의 제1 액티브층은 상기 제2 방향으로 연장되며, 상기 동작제어 박막 트랜지스터의 제1 액티브층의 일단은 콘택홀을 통해서 상기 고전원 라인과 연결되고,
    상기 스위칭 박막 트랜지스터의 제1 액티브층의 타단과 상기 동작제어 박막 트랜지스터의 제1 액티브층의 타단은 절연층을 사이에 두고 서로 마주하고 있는 전계 발광 표시 장치.
  4. 제1항에 있어서,
    상기 스캔 라인은 상기 스위칭 박막 트랜지스터의 게이트 전극으로 기능하고, 상기 에미션 라인은 상기 동작제어 박막 트랜지스터의 게이트 전극으로 기능하는 전계 발광 표시 장치.
  5. 제1항에 있어서,
    상기 에미션 라인은 플로팅 상태로 이루어진 전계 발광 표시 장치.
  6. 제1항에 있어서,
    상기 에미션 라인은 상기 초기화 라인과 전기적으로 연결되어 있는 전계 발광 표시 장치.
  7. 제1항에 있어서,
    상기 스위칭 박막 트랜지스터는 상기 구동 박막 트랜지스터와 단절되어 있는 전계 발광 표시 장치.
  8. 제7항에 있어서,
    상기 스위칭 박막 트랜지스터터는 채널 영역, 소스 영역 및 드레인 영역을 구성하는 제1 액티브층을 포함하여 이루어지고,
    상기 구동 박막 트랜지스터는 채널 영역, 소스 영역 및 드레인 영역을 구성하는 제3 액티브층을 포함하여 이루어지고,
    상기 스위칭 박막 트랜지스터의 제1 액티브층은 상기 구동 박막 트랜지스터의 제3 액티브층과 단절되어 있는 전계 발광 표시 장치.
  9. 제2항에 있어서,
    상기 제1 액티브층과 나란하게 연장되는 제2 액티브층, 및 상기 제1 액티브층과 상기 제2 액티브층 사이에 구비된 제3 액티브층을 추가로 포함하여 이루어지고,
    상기 제2 액티브층은 서로 연결된 복수 개의 박막 트랜지스터의 채널 영역, 소스 영역, 및 드레인 영역을 구성하고,
    상기 제3 액티브층은 상기 구동 박막 트랜지스터의 채널 영역, 소스 영역, 및 드레인 영역을 구성하고,
    상기 제2 액티브층과 상기 제3 액티브층은 서로 연결되어 있는 전계 발광 표시 장치.
  10. 제9항에 있어서,
    상기 제2 액티브층은 보상 박막 트랜지스터, 초기화 박막 트랜지스터, 발광 제어 박막 트랜지스터, 및 바이패스 박막 트랜지스터 각각의 채널 영역, 소스 영역, 및 드레인 영역을 구성하는 전계 발광 표시 장치.
  11. 제10항에 있어서,
    상기 제2 액티브층과 상기 구동 박막 트랜지스터의 게이트 전극 사이를 연결하기 위한 제1 연결 전극;
    상기 제2 액티브층과 상기 초기화 라인을 구성하는 제1 초기화 라인 사이를 연결하기 위한 제2 연결 전극;
    상기 제2 액티브층과 콘택홀을 통해 연결되는 제3 연결 전극; 및
    상기 제2 액티브층과 상기 초기화 라인을 구성하는 제2 초기화 라인 사이를 연결하기 위한 제4 연결 전극을 추가로 포함하고,
    상기 제1 연결 전극, 상기 제2 연결 전극, 상기 제3 연결 전극, 및 상기 제4 연결 전극은 상기 고전원 라인 및 상기 데이터 라인과 동일한 층에서 동일한 물질로 이루어진 전계 발광 표시 장치.
  12. 제1항에 있어서,
    상기 더미 영역에는 유기발광소자가 구비되어 있지 않은 전계 발광 표시 장치.
  13. 제1항에 있어서,
    상기 액티브 영역은
    상기 제1 방향으로 배열된 별도의 스캔 라인, 초기화 라인 및 에미션 라인;
    상기 제2 방향으로 배열된 별도의 고전원 라인 및 데이터 라인; 및
    별도의 구동 박막 트랜지스터, 별도의 스위칭 박막 트랜지스터, 및 별도의 동작제어 박막 트랜지스터를 포함한 별도의 복수의 박막 트랜지스터를 포함하여 이루어지고,
    상기 액티브 영역에 구비된 상기 별도의 스위칭 박막 트랜지스터 및 상기 별도의 동작제어 박막 트랜지스터는 서로 연결되어 있는 전계 발광 표시 장치.
  14. 제13항에 있어서,
    상기 별도의 스위칭 박막 트랜지스터 및 상기 별도의 동작제어 박막 트랜지스터는 각각 채널 영역, 소스 영역 및 드레인 영역을 구성하는 별도의 제1 액티브층을 포함하여 이루어지고,
    상기 별도의 스위칭 박막 트랜지스터의 별도의 제1 액티브층은 상기 별도의 동작제어 박막 트랜지스터의 별도의 제1 액티브층과 연결되어 있는 전계 발광 표시 장치.
  15. 제14항에 있어서,
    상기 액티브 영역은,
    상기 별도의 제1 액티브층과 나란하게 연장되는 별도의 제2 액티브층, 및 상기 별도의 제1 액티브층과 상기 별도의 제2 액티브층 사이에 구비된 별도의 제3 액티브층을 추가로 포함하여 이루어지고,
    상기 별도의 제2 액티브층은 서로 연결된 별도의 복수 개의 박막 트랜지스터의 채널 영역, 소스 영역, 및 드레인 영역을 구성하고,
    상기 별도의 제3 액티브층은 상기 별도의 구동 박막 트랜지스터의 채널 영역, 소스 영역, 및 드레인 영역을 구성하고,
    상기 별도의 제1 액티브층, 상기 별도의 제2 액티브층, 및 상기 별도의 제3 액티브층은 서로 연결되어 있는 전계 발광 표시 장치.
  16. 화상을 표시하는 액티브 영역;
    상기 액티브 영역의 외곽에 구비되며, 화상을 표시하지 않는 더미 영역;
    상기 액티브 영역에 구비되어 복수 개의 박막 트랜지스터의 채널 영역, 소스 영역, 및 드레인 영역을 구성하는 액티브층; 및
    상기 더미 영역에 구비되어 복수 개의 더미 박막 트랜지스터의 채널 영역, 소스 영역, 및 드레인 영역을 구성하는 더미 액티브층을 포함하여 이루어지고,
    상기 액티브층의 패턴과 상기 더미 액티브층의 패턴은 서로 상이한 전계 발광 표시 장치.
  17. 제16항에 있어서,
    상기 액티브층은 2개의 박막 트랜지스터의 채널 영역, 소스 영역, 및 드레인 영역을 구성하는 제1 액티브층을 포함하고,
    상기 더미 액티브층은 2개의 더미 박막 트랜지스터의 채널 영역, 소스 영역, 및 드레인 영역을 구성하는 더미 제1 액티브층을 포함하고,
    상기 제1 액티브층은 상기 2개의 박막 트랜지스터 사이에서 연결되어 있고,
    상기 더미 제1 액티브층은 상기 2개의 더미 박막 트랜지스터 사이에서 단절되어 있는 전계 발광 표시 장치.
  18. 제17항에 있어서,
    상기 액티브층은 상기 제1 액티브층과 나란하게 연장된 제2 액티브층, 및 상기 제1 액티브층과 상기 제2 액티브층 사이에 구비되며 상기 제1 액티브층과 상기 제2 액티브층 각각과 연결되는 제3 액티브층을 포함하여 이루어지고,
    상기 더미 액티브층은 상기 더미 제1 액티브층과 나란하게 연장된 더미 제2 제2 액티브층, 및 상기 더미 제1 액티브층과 상기 더미 제2 액티브층 사이에 구비되며 상기 더미 제1 액티브층과는 연결되지 않고 상기 더미 제2 액티브층과는 연결되는 더미 제3 액티브층을 포함하여 이루어진 전계 발광 표시 장치.
  19. 제17항에 있어서,
    상기 더미 영역은 소정 방향으로 배열된 더미 고전원 라인 및 더미 데이터 라인을 포함하여 이루어지고,
    상기 2개의 더미 박막 트랜지스터는 상기 더미 데이터 라인과 연결된 더미 스위칭 박막 트랜지스터 및 상기 더미 고전원 라인과 연결된 더미 동작제어 박막 트랜지스터로 이루어진 전계 발광 표시 장치.
  20. 제16항에 있어서,
    상기 액티브 영역은 애노드 전극, 발광층, 및 캐소드 전극을 포함한 유기발광소자를 구비하고, 상기 더미 영역은 상기 유기발광소자를 구비하지 않고,
    상기 더미 영역은 제1 방향으로 배열된 더미 제1 스캔 라인과 더미 제2 스캔 라인, 더미 제1 초기화 라인과 더미 제2 초기화 라인, 및 더미 에미션 라인을 추가로 포함하고,
    상기 더미 영역은 상기 제1 방향과 교차하는 제2 방향으로 배열된 더미 고전원 라인 및 더미 데이터 라인을 추가로 포함하고,
    상기 더미 제2 스캔 라인, 상기 더미 에미션 라인, 및 상기 더미 제2 초기화 라인은 플로팅 상태로 이루어진 전계 발광 표시 장치.
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