KR20230103650A - 표시패널 및 표시장치 - Google Patents

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Abstract

본 개시의 실시예들은, 표시 패널 및 표시 장치에 관한 것으로서, 더욱 상세하게는, 기판 상에 배치된 차광층, 기판 상에 배치되고, 차광층의 일부와 중첩되며 적어도 하나의 분기 부분이 구비된 신호 라인, 신호 라인의 분기 부분의 일부와 중첩된 적어도 하나의 보호 패턴, 보호 패턴 상에 배치된 픽셀 전극, 픽셀 전극 상에 배치된 발광층 및 발광층 상에 배치된 공통 전극을 포함하고, 신호 라인의 분기 부분은 차광층과 미 중첩된 영역을 포함하고, 차광층과 미 중첩된 영역에서, 분기 부분은 보호 패턴과 중첩됨으로써, 신호 라인 리페어 시에 레이저에 의해 발광 소자의 전극이 손상되는 것을 방지할 수 있는 표시 패널 및 표시 장치를 제공할 수 있다.

Description

표시패널 및 표시장치{DISPLAY PANEL AND DISPLAY DEVICE}
본 개시의 실시 예들은 표시패널 및 표시장치에 관한 것이다.
표시 패널 제작 시, 서브 픽셀 내 다양한 위치에서 이물이 발생하는 등의 다양한 이유로 해당 서브 픽셀이 휘점 또는 암점이 되는 불량이 발생할 수 있다. 예를 들어, 각 서브 픽셀 내 발광 소자의 애노드 전극과 캐소드 전극 사이에 이물이 발생할 수 있다. 이 경우, 발광 소자가 발광하지 못하여 해당 서브 픽셀은 암점화 될 수 있다.
기존의 디스플레이 분야에서는, 패널 제작 공정 중, 신호 라인 상에 공정 기인성 이물에 의한 불량이 발생하는 경우, 신호 라인에 레이저를 조사하여 불량 발생 부분을 단선 시키는 리페어 방식이 적용되고 있었으나, 이러한 리페어 방법은 신호 라인 상에 배치된 다른 도전층의 손상을 가져올 수 있다.
이에, 본 개시의 실시예들은 신호 라인의 리페어 시에, 표시 장치 내의 다른 도전층의 손상을 방지할 수 있으면서, 발광 영역의 면적을 늘릴 수 있는 표시 패널 및 표시장치를 발명하였다.
본 개시의 실시 예들은 신호 라인의 분리 부분과 발광 소자 사이에 적어도 하나의 보호 패턴이 배치됨으로써, 신호 라인 리페어 시에 레이저에 의해 발광 소자의 전극이 손상되는 것을 방지할 수 있는 표시 패널 및 표시 장치에 관한 것이다.
본 개시의 실시 예들은 적어도 하나의 보호 패턴을 통해 리페어를 위한 구성인 신호 라인의 분리 부분이 발광 영역에 배치될 수 있으므로, 발광 영역의 면적이 넓어 질 수 있는 구조를 갖는 표시 패널 및 표시 장치에 관한 것이다.
본 개시의 실시 예들은 플로팅된 보호 패턴이 신호 라인 및 픽셀 전극 사이에 배치됨으로써, 신호 라인과 픽셀 전극 사이의 기생 캐패시턴스를 줄일 수 있는 구조를 갖는 표시 패널 및 표시 장치에 관한 것이다.
본 개시의 실시 예들은 기판, 기판 상에 배치된 차광층, 기판 상에 배치되고, 차광층의 일부와 중첩되며 적어도 하나의 분기 부분이 구비된 신호 라인, 신호 라인의 분기 부분의 일부와 중첩된 적어도 하나의 보호 패턴, 보호 패턴 상에 배치된 픽셀 전극, 픽셀 전극 상에 배치된 발광층 및 발광층 상에 배치된 공통 전극을 포함하고, 신호 라인의 분기 부분은 차광층과 미 중첩된 영역을 포함하고, 차광층과 미 중첩된 영역에서, 분기 부분은 보호 패턴과 중첩된 표시 장치를 제공할 수 있다.
본 개시의 실시 예들은 발광 영역 및 상기 발광 영역을 둘러싸는 비 발광 영역을 포함하는 기판, 기판 상에 배치된 차광층, 기판 상에 배치되고, 차광층의 일부와 중첩되며 적어도 하나의 분기 부분이 구비된 신호 라인, 신호 라인의 분기 부분의 일부와 중첩된 적어도 하나의 보호 패턴, 보호 패턴 상에 배치된 픽셀 전극, 픽셀 전극 상에 배치된 발광층 및 발광층 상에 배치된 공통 전극을 포함하고, 신호 라인의 분기 부분은 차광층과 미 중첩된 영역을 포함하고, 차광층과 미 중첩된 영역에서, 분기 부분은 보호 패턴과 중첩되며, 적어도 하나의 보호 패턴은 상기 발광 영역에 배치된 표시 패널을 제공할 수 있다.
본 개시의 실시 예들에 의하면, 신호 라인의 분리 부분과 발광 소자 사이에 적어도 하나의 보호 패턴이 배치됨으로써, 신호 라인 리페어 시에 레이저에 의해 발광 소자의 전극이 손상되는 것을 방지할 수 있는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 적어도 하나의 보호 패턴을 통해 리페어를 위한 구성인 신호 라인의 분리 부분이 발광 영역에 배치될 수 있으므로, 발광 영역의 면적이 넓어 질 수 있는 구조를 갖는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 플로팅된 보호 패턴이 픽셀 전극 사이에 배치됨으로써, 신호 라인과 픽셀 전극 사이의 기생 캐패시턴스의 발생을 차단하거나 기생 캐패시턴스가 발생하는 것을 방지하여 구동 신뢰성이 향상되고, 신호라인과 픽셀 전극 사이의 기생 캐패시턴스를 줄일 수 있는 구조를 갖는 표시 패널 및 표시 장치를 제공할 수 있다.
도 1은 본 개시의 실시 예들에 따른 표시 장치(100)의 시스템 구성도이다.
도 2는 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 등가 회로이다.
도 3은 본 개시의 실시 예들에 따른 표시 장치에서 불량이 발생한 서브 픽셀의 리페어를 위해 신호 라인이 컷팅된 상태를 도시한 도면이다.
도 4는 본 개시의 실시 예들에 따른 표시 장치에서, 불량 서브 픽셀을 리페어 하는 공정 중 도전층의 손상이 발생하지 않는 서브 픽셀의 구조를 도시한 도면이다.
도 5는 도 4의 A-B를 따라 절단한 단면도이다.
도 6은 도 4의 보호 패턴과 다른 형상을 갖는 보호 패턴을 포함하는 본 개시의 실시 예들에 따른 표시 장치의 일부 구조를 도시한 도면이다.
도 7은 본 개시의 실시 예들에 따른 표시 장치의 표시 영역의 일부를 도시한 도면이다.
도 8은 신호 라인과 픽셀 전극 사이에 발생되는 기생 캐패시턴스를 나타낸 회로도 이다.
이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 1은 본 개시의 실시 예들에 따른 표시 장치(100)의 시스템 구성도이다. 도 1을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 디스플레이 구동 시스템은 표시 패널(110) 및 표시 패널(110)을 구동하기 위한 디스플레이 구동 회로를 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 비-표시 영역(NDA)을 포함할 수 있다. 표시 패널(110)은 영상 표시를 위하여 기판(SUB) 상에 배치되는 다수의 서브 픽셀들(SP)을 포함할 수 있다. 예를 들어, 다수의 서브 픽셀들(SP)은 표시 영역(DA)에 배치될 수 있다. 경우에 따라, 비-표시 영역(NDA)에 적어도 하나의 서브 픽셀(SP)이 배치될 수도 있다. 비-표시 영역(NDA)에 배치되는 적어도 하나의 서브 픽셀(SP)은 더미 서브 픽셀이라고도 한다.
표시 패널(110)은 다수의 서브 픽셀들(SP)을 구동하기 위하여, 기판(SUB) 상에 배치되는 다수의 신호 배선들을 포함할 수 있다. 예를 들어, 다수의 신호 배선들은 데이터 라인들(DL), 게이트 라인들(GL), 구동 전압 라인들 등을 포함할 수 있다.
다수의 데이터 라인들(DL) 및 다수의 게이트 라인들(GL)은 서로 교차할 수 있다. 다수의 데이터 라인들(DL) 각각은 제1 방향으로 연장되면서 배치될 수 있다. 다수의 게이트 라인들(GL) 각각은 제1 방향과 교차하는 방향으로 연장되면서 배치될 수 있다. 여기서, 제1 방향은 칼럼(Column) 방향이고 제1 방향과 교차하는 방향은 로우(Row) 방향일 수 있다.
디스플레이 구동 회로는 데이터 구동 회로(120), 게이트 구동 회로(130), 및 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위한 컨트롤러(140)를 더 포함할 수도 있다. 데이터 구동 회로(120)는 다수의 데이터 라인들(DL)로 영상 신호에 해당하는 데이터 신호들(데이터 전압들이라고도 함)을 출력할 수 있다. 게이트 구동 회로(130)는 게이트 신호들을 생성하여 다수의 게이트 라인들(GL)로 게이트 신호들을 출력할 수 있다. 컨트롤러(140)는, 외부 호스트(150)에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 데이터 구동 회로(120)에 공급할 수 있다.
데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적 회로를 포함할 수 있다. 예를 들어, 각 소스 드라이버 집적 회로는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, COG(Chip On Glass) 또는 COP(Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드에 연결되거나, COF(Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, COG 또는 COP 방식으로 표시 패널(110)의 본딩 패드에 연결되거나, COF 방식에 따라 표시 패널(110)과 연결되거나 GIP(Gate In Panel) 타입으로 표시 패널(110)의 비-표시 영역(NDA)에 형성될 수도 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는 표시 패널(110)이 자체적으로 발광하는 자체 발광 표시 장치일 수 있다. 예를 들어, 본 개시의 실시 예들에 따른 표시 장치(100)는 발광 소자가 유기 발광 다이오드(OLED: Organic Light Emitting Diode)로 구현된 유기 발광 표시 장치일 수 있다. 다른 예를 들어, 본 개시의 실시 예들에 따른 표시 장치(100)는 발광 소자가 무기물 기반의 발광 다이오드로 구현된 무기 발광 표시 장치일 수 있다. 또 다른 예를 들어, 본 개시의 실시 예들에 따른 표시 장치(100)는 발광 소자가 스스로 빛을 내는 반도체 결정인 퀀텀 닷(Quantum Dot)으로 구현된 퀀텀닷 표시 장치일 수 있다.
도 2는 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 등가 회로이다. 도 2를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)에서, 각 서브 픽셀(SP)은 발광 소자(ED)와 이를 구동하기 위한 픽셀 구동 회로(SPC)를 포함할 수 있고, 픽셀 구동 회로(SPC)는 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 및 스토리지 캐패시터(Cst)를 포함할 수 있다.
구동 트랜지스터(DRT)는 발광 소자(ED)로 흐르는 전류를 제어하여 발광 소자(ED)를 구동할 수 있다. 스캔 트랜지스터(SCT)는 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 게이트 노드인 제1 노드(N1)로 전달할 수 있다. 스토리지 캐패시터(Cst)는 일정 기간 동안 전압 유지를 위한 구성될 수 있다.
발광 소자(ED)는 픽셀 전극(PE) 및 공통 전극(CE)과, 픽셀 전극(PE) 및 공통 전극(CE) 사이에 위치하는 발광층(EL)을 포함할 수 있다. 픽셀 전극(PE)은 애노드 전극(또는 캐소드 전극)일 수 있고, 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 공통 전극(CE)은 캐소드 전극(또는 애노드 전극)일 수 있고, 기저 전압(EVSS)이 인가될 수 있다. 발광 소자(ED)는 일 예로, 유기 발광 다이오드(OLED), 무기물 기반의 발광 다이오드(LED), 퀀텀 닷(Quantum dot) 발광 소자 등일 수 있다.
구동 트랜지스터(DRT)는 발광 소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다. 제1 노드(N1)는 게이트 노드이고, 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 제2 노드(N2)는 소스 노드 또는 드레인 노드이고, 발광 소자(ED)의 픽셀 전극(PE)과 전기적으로 연결될 수 있다. 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있고, 구동 전압(EVDD)을 공급하는 구동 전압 라인(DVL)과 전기적으로 연결될 수 있다. 아래에서는, 설명의 편의를 위하여, 제2 노드(N2)는 소스 노드이고, 제3노드(N3)는 드레인 노드인 것을 예로 들어 설명할 수 있다.
스캔 트랜지스터(SCT)는 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 간의 연결을 스위칭 할 수 있다. 스캔 트랜지스터(SCT)는 게이트 라인(GL)의 일종인 스캔 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 응답하여, 구동 트랜지스터(DRT)의 제1 노드(N1)와 다수의 데이터 라인들(DL) 중 대응되는 데이터 라인(DL) 간의 연결을 제어할 수 있다.
스캔 트랜지스터(SCT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 게이트 노드는 스캔 라인(SCL)과 전기적으로 연결되어 스캔 신호(SCAN)를 인가 받을 수 있다. 스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔 신호(SCAN)에 의해 턴-온 되어, 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에서 구성될 수 있다.
도 2를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)에서, 각 서브 픽셀(SP)의 픽셀 구동 회로(SPC)는 센싱 트랜지스터(SENT)를 더 포함할 수 있다. 센싱 트랜지스터(SENT)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 기준 전압(Vref)이 인가된 기준 전압 라인(RVL) 간의 연결을 스위칭할 수 있다.
센싱 트랜지스터(SENT)는 스캔 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 응답하여, 발광 소자(ED)의 픽셀 전극(PE)에 전기적으로 연결된 구동 트랜지스터(DRT)의 제2 노드(N2)와 다수의 기준 전압 라인(RVL) 중 대응되는 기준 전압 라인(RVL) 간의 연결을 제어할 수 있다. 도 2에서는, 센싱 트랜지스터(SENT)의 게이트 노드와 스캔 트랜지스터(SCT)의 게이트 노드는 동일한 스캔 라인(SCL)에 연결되었지만, 이는 설명의 편의를 위한 예시일 뿐, 서로 다른 스캔 라인(SCL)에 연결될 수도 있다.
센싱 트랜지스터(SENT)의 드레인 노드 또는 소스 노드는 기준 전압 라인(RVL)에 전기적으로 연결될 수 있다. 센싱 트랜지스터(SENT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제2 노드(N2)에 전기적으로 연결될 수 있으며, 발광 소자(ED)의 픽셀 전극(PE)과 전기적으로 연결될 수 있다. 센싱 트랜지스터(SENT)의 게이트 노드는 스캔 라인(SCL)과 전기적으로 연결되어 스캔 신호(SCAN)를 인가 받을 수 있다.
구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
도 2에 예시된 서브 픽셀(SP)의 3T1C 구조는, 설명을 위한 예시일 뿐, 2개의 트랜지스터와 1개의 캐패시터만을 포함할 수도 있고, 1개 이상의 트랜지스터를 더 포함하거나, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브 픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브 픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
한편, 본 개시의 실시 예들에 따른 표시 장치(100)는 상부 발광(Top Emission) 구조 또는 하부 발광(Bottom Emission) 구조를 가질 수도 있다. 아래에서는, 상부 발광(Top Emission) 구조인 것으로 예를 든다.
도 3은 본 개시의 실시 예들에 따른 표시 장치에서 불량이 발생한 서브 픽셀의 리페어를 위해 신호 라인이 컷팅된 상태를 도시한 도면이다.
도 3을 참조하면, 본 개시의 실시 예들에 따른 표시 장치는 기판(200), 신호 라인(220), 다수의 절연막(204, 205), 뱅크(280), 발광층(291), 캐소드 전극(292) 및 도전성 봉지 필름(293)을 포함할 수 있다.
신호 라인(220)을 형성하기 위한 패터닝 공정에서, 신호 라인(220) 상에 존재하는 이물이 제거되지 않고 남아 있을 수 있다.
이물은 신호 라인(220)과 신호 라인(220) 상에 배치된 다른 도전층(예: 소스 전극, 드레인 전극, 픽셀 전극 또는 공통 전극 등)이 전기적으로 연결되게 함으로써, 이물이 존재하는 서브 픽셀(SP)의 암점을 유발할 수 있다.
암점이 발생된 서브 픽셀(SP)의 신호 라인(220)을 리페어(repair)하기 위해 레이저(laser)로 신호 라인(220)의 일부를 커팅(cutting)하는 공정이 수행될 수 있다.
레이저를 통해 이물이 위치된 신호 라인(220)을 커팅하는 공정에서 신호 라인(220) 상에 배치된 도전층(예: 픽셀 전극 또는 공동 전극)에도 크랙(crack) 등의 손상이 발생될 수 있다. 이 경우, 손상이 발생된 도전층과 다른 도전층(예: 도전성 봉지 필름)이 접촉되어 다시 해당 서브 픽셀(SP)의 암점을 유발할 수 있다.
신호 라인(220) 상에 존재하는 이물로 인해 신호 라인(220)과 다른 도전층의 단락이 발생하거나, 이격되어야 하는 서로 다른 도전층이 레이저 컷팅 공정으로 인해 접촉되어 암점화된 서브 픽셀(SP)을 불량 서브 픽셀(Bad SP)이라고도 할 수 있다.
본 개시의 실시 예들에서는, 신호 라인(220)과 보호 패턴을 통해 불량 서브 픽셀의 암점화를 방지할 수 있다.
도 4는 본 개시의 실시 예들에 따른 표시 장치에서, 불량 서브 픽셀을 리페어 하는 공정 중 도전층의 손상이 발생하지 않는 서브 픽셀의 구조를 도시한 도면이다.
도 4를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)에는 차광층(410), 적어도 하나의 신호 라인(220), 다수의 액티브층(431, 432), 적어도 하나의 보조 패턴(440), 픽셀 전극(PE) 및 뱅크(280)가 포함될 수 있다.
도 4를 참조하면, 기판(200) 상에는 차광층(410)이 배치될 수 있다.
차광층(410)이 배치된 기판(200) 상에는 적어도 하나의 신호 라인(220)이 배치될 수 있다.
신호 라인(220)의 일부는 차광층(410)의 일부와 중첩될 수 있다.
차광층(410) 및 신호 라인(220)은 금속 물질을 포함할 수 있다.
적어도 하나의 신호 라인(220)은 일 방향으로 연장될 수 있다. 신호 라인(220)은 스캔 라인일 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.
적어도 하나의 홀(427)을 포함하는 분기 부분(425)을 포함할 수 있다.
하나의 신호 라인(220)은, 제1 부분(421), 제2 부분(422) 및 제3 부분(423)을 포함할 수 있다.
제1 부분(421)과 제2 부분(422)은 홀(427)을 사이에 두고 분기된 부분일 수 있다. 제1 부분(421)과 제2 부분(422)의 양 단은 서로 일체로 이루어질 수 있다.
신호 라인(220)이 제1 부분(421)과 제2 부분(422)으로 분기되지 않은 영역은 신호 라인(220)의 제3 부분(423)일 수 있다.
신호 라인(220)의 제1 부분(421) 또는 제2 부분(422) 상에 이물이 존재하는 경우, 이물에 의해 신호 라인(220) 상에 배치된 다른 도전층과 전기적으로 연결될 수 있으나, 이물이 존재하는 신호 라인(220)의 부분을 레이저로 커팅하더라도 다른 부분이 제3 부분(423)과 일체화된 상태일 수 있다.
예를 들어, 신호 라인(220)이 제1 부분(421) 상에 이물이 존재하는 경우, 해당 서브 픽셀(SP)의 불량을 방지하기 위해, 레이저를 이용하여 제1 부분(421) 커팅할 수 있다.
따라서, 제1 부분(421)은 제3 부분(423)으로부터 신호를 공급 받기 어려울 수 있다.
반면에, 제2 부분(422)은 제3 부분(423)과 일체로 이루어진 상태이므로, 제3 부분(423)으로부터 공급되는 신호를 전달 받을 수 있고, 이를 통해 해당 서브 픽셀(SP)의 구동을 용이하게 할 수 있다.
즉, 본 개시의 실시 예들에 따른 표시 장치(100)의 신호 라인(220)은 제1 부분(421) 및 제2 부분(422)을 포함함으로써, 신호 라인(220) 상에 이물이 존재하더라도, 리페어 후 서브 픽셀(SP)을 정상적으로 동작 시킬 수 있다.
차광층(410)은 신호 라인(220)의 제1 부분(421)과 제2 부분(422)의 일부와 신호 라인(220)의 홀(427)의 일부와 중첩될 수 있다.
도 4를 참조하면, 서브 픽셀(SP)에는 신호 라인(220)의 일부와 중첩된 액티브층(431, 432)을 포함할 수 있다. 액티브층(431, 432)은 차광층(410)과 신호라인(220) 사이의 층에 배치될 수 있다.
액티브층(431, 432)은 신호 라인(220)의 일부와 중첩되되 신호 라인(220)의 분기 부분(425)과는 미 중첩될 수 있다.
도 4를 참조하면, 신호 라인(220) 상에는 적어도 하나의 보호 패턴(440)이 배치될 수 있다.
예를 들면, 보호 패턴(440)은 서로 이격하여 배치된 제1 보호 패턴(441)과 제2 보호 패턴(442)을 포함할 수 있다.
제1 보호 패턴(441)과 제2 보호 패턴(442) 각각은 금속 물질을 포함할 수 있다.
제1 보호 패턴(441)과 제2 보호 패턴(442)을 포함하는 보호 패턴(440)은 플로팅(floating) 상태일 수 있다. 즉, 서브 픽셀(SP) 내에 보호 패턴(440)과 전기적으로 연결된 구성이 부재할 수 있다.
보호 패턴(440)이 배치된 기판(200) 상에는 발광 소자의 픽셀 전극(PE)이 배치될 수 있다.
평면 상으로, 동일한 분리 부분(425)과 중첩된 제1 보호 패턴(441) 및 제2 보호 패턴(442) 각각은 서로 다른 서브 픽셀(SP)에 배치된 픽셀 전극(PE)과 중첩될 수 있다. 즉, 동일한 분리 부분(425)과 중첩된 제1 보호 패턴(441) 및 제2 보호 패턴(442)은 서로 다른 픽셀 전극(PE)과 중첩될 수 있다.
픽셀 전극(PE)은 반사 금속을 포함할 수 있다.
픽셀 전극(PE) 상에는 픽셀 전극(PE)과 중첩된 뱅크(280)가 배치될 수 있다.
도 4에는 도시하지 않았으나, 제1 보호 패턴(441)과 제2 보호 패턴(442)은 서브 픽셀(SP)에 배치된 트랜지스터의 소스 전극, 드레인 전극 또는 신호 라인(220)과 교차하여 배치된 다른 신호 라인들과 동일 층에 배치될 수 있다.
제1 보호 패턴(441)과 제2 보호 패턴(442) 각각의 일부는 신호 라인(220)의 분기 부분(425)의 일부와 중첩될 수 있다.
예를 들면, 도 4에 도시된 바와 같이, 제1 보호 패턴(441)과 제2 보호 패턴(442) 각각의 일부는 제1 부분(421)의 일부, 제2 부분(422)의 일부 및 신호 라인(220)의 홀(427)의 일부와 중첩될 수 있다.
제1 보호 패턴(441)과 제2 보호 패턴(442) 각각의 일부는 차광층(410)과 중첩될 수 있고, 나머지 일부는 차광층(410)과 미 중첩될 수 있다. 제1 보호 패턴(441)과 제2 보호 패턴(442)이 차광층(410)과 미 중첩된 영역에서는 신호 라인(220)의 제1 부분(421)과 제2 부분(442) 중 적어도 하나와 중첩될 수 있다.
도 4를 참조하면, 신호 라인(220)의 제1 부분(421)과 제1 보호 패턴(441)이 중첩된 영역은 제1 커팅 포인트(CT1)이고, 신호 라인(220)의 제2 부분(421)과 제1 보호 패턴(441)이 중첩된 영역은 제2 커팅 포인트(CT2)일 수 있다.
신호 라인(220)의 제1 부분(421)과 제2 보호 패턴(442)이 중첩된 영역은 제3 커팅 포인트(CT3)이고, 신호 라인(220)의 제2 부분(422)과 제2 보호 패턴(442)이 중첩된 영역은 제4 커팅 포인트(CT4)일 수 있다.
신호 라인(220)에 이물이 존재하는 경우, 특히, 신호 라인(220)의 제1 부분(421) 또는 제2 부분(422)에 이물이 존재하는 경우, 제1 내지 제4 커팅 포인트(CT1, CT2, CT3, CT4) 중 적어도 하나의 커팅 포인트에 레이저가 조사될 수 있다.
제1 내지 제4 커팅 포인트(CT1, CT2, CT3, CT4) 중 적어도 하나의 커팅 포인트에 레이저가 조사 되는 경우, 레이저가 조사된 영역에서 신호 라인(220)이 커팅되고, 잔여 레이저는 보호 패턴(440)을 통과하지 못할 수 있다.
따라서, 레이저가 보호 패턴(440) 상에 배치된 다른 도전층(예: 픽셀 전극, 공통 전극)에 도달하지 못하여 손상이 발생되는 현상을 개선할 수 있다.
도 4를 참조하면, 픽셀 전극(PE)의 일부는 신호 라인(220)의 일부와 중첩될 수 있다.
픽셀 전극(PE)은 신호 라인(220)의 제1 부분(421)의 일부와 제2 부분(422)의 일부와 미 중첩되고, 신호 라인(220)의 홀(427)의 일부와 미 중첩될 수 있다.
픽셀 전극(PE)의 일부는 차광층(410)과 미 중첩될 수 있다. 픽셀 전극(PE)이 차광층(410)과 미 중첩된 영역에서 보호 패턴(440) 및 신호 라인(220)과 중첩될 수 있다.
픽셀 전극(PE)이 차광층(410)과 미 중첩되되 보호 패턴(440) 및 신호 라인(220)과 중첩된 영역에 신호 라인(220) 리페어를 위해 조사되는 레이저가 조사될 수 있으며, 픽셀 전극(PE) 하부에 배치된 보호 패턴(440)이 레이저를 막아줌으로써, 픽셀 전극(PE)이 레이저에 의해 손상되는 것을 방지할 수 있다.
이와 더불어, 픽셀 전극(PE) 상에 배치되는 공통 전극 역시 보호 패턴(440)에 의해 신호 라인(220) 리페어 시, 레이저로 인한 손상을 방지할 수 있다.
이를 도 5를 참조하여 구체적으로 검토하면 다음과 같다.
도 5는 도 4의 A-B를 따라 절단한 단면도이다.
도 5를 참조하면, 기판(200) 상에 차광층(410)이 배치될 수 있다.
차광층(410) 상에는 제1 및 제2 절연막(501, 502)이 차례로 적층될 수 있다. 제1 및 제2 절연막(501, 502)은 무기 절연 물질을 포함할 수 있다.
제2 절연막(502) 상에는 신호 라인(220)의 제2 부분(422)이 배치될 수 있다.
도 5에 도시된 바와 같이, 신호 라인(220)의 제2 부분(442)의 일부는 신호 라인(220) 하부에 배치된 차광층(410)과 미 중첩될 수 있다. 다시 말해, 신호 라인(220)의 제2 부분(442) 일부의 아래에는 기판(200) 및 다수의 절연막(501, 502)만이 배치되어 있을 수 있다.
신호 라인(220)의 제2 부분(422) 상에는 제3 절연막(503)이 배치될 수 있다. 제3 절연막(503)은 무기 절연 물질을 포함할 수 있다.
제3 절연막(503) 상에는 제1 보호 패턴(441)이 배치될 수 있다.
도 5에 도시된 바와 같이, 제1 보호 패턴(441)의 일부는 차광층(410)의 일부 및 신호 라인(220)의 제2 부분(422)과 중첩되고, 제1 보호 패턴(441)의 다른 일부는 신호 라인(220)의 제2 부분(422)과 중첩되되 차광층(410)과는 미 중첩될 수 있다.
도 5에서는 제1 보호 패턴(441)의 일부가 차광층(410)의 일부와 중첩되는 구조를 도시하였으나, 본 개시의 실시예들의 구조가 이에 한정되는 것은 아니다. 예를 들면, 제1 보호 패턴(441)이 차광층(410)과 미 중첩될 수도 있다.
제1 보호 패턴(441)이 차광층(410)과 미 중첩된 영역의 적어도 일부는 신호 라인(220)의 제2 부분(422)이 차광층(410)과 미 중첩된 영역과 대응될 수 있다.
신호 라인(220)의 제2 부분(422)과 제1 보호 패턴(411)이 차광층(410)과 미 중첩된 영역은 도 3의 제2 커팅 포인트(CT2)와 대응될 수 있다.
제1 보호 패턴(441) 상에는 제4 절연막(504)이 배치될 수 있다. 제4 절연막(504)은 무기 절연 물질을 포함할 수 있다.
제4 절연막(504) 상에는 제5 절연막(505)이 배치될 수 있다. 제5 절연막(505)은 유기 절연 물질을 포함할 수 있다.
제5 절연막(505) 상에는 픽셀 전극(PE)이 배치될 수 있다.
픽셀 전극(PE) 상에는 뱅크(280)가 배치될 수 있다.
뱅크(280) 상에는 발광층(EL) 및 공통 전극(CE)이 차례로 적층될 수 있다. 공통 전극(CE)은 투명 도전 물질을 포함할 수 있다.
도 5에 도시된 바와 같이, 신호 라인(220) 리페어를 위해, 기판(200)의 배면에서 신호 라인(220)을 향하는 방향으로 제2 커팅 포인트(CT2)에 레이저가 조사될 수 있다.
제2 커팅 포인트(CT2)와 대응되는 영역에는 차광층(410)이 배치되지 않으므로, 레이저가 신호 라인(220)의 제2 부분(422)으로 조사될 수 있다.
레이저가 조사되면, 제2 커팅 포인트(CT2)에서 신호 라인(220)의 제2 부분(422)은 단선될 수 있다.
또한, 제2 커팅 포인트(CT2)에 조사된 레이저가 신호 라인(220) 상에 배치된 픽셀 전극(PE) 또는 공통 전극(CE)에 도달하지 못하도록 제1 보호 패턴(441)이 잔여 레이저를 막아줄 수 있다.
이에, 신호 라인(220)을 리페어한 후에도 픽셀 전극(PE) 및 공통 전극(CE)이 손상되지 않을 수 있다.
도 5를 참조하면, 서브 픽셀(SP)에 배치된 적어도 하나의 제1 보호 패턴(441)은 발광 영역(EA)의 일부와 중첩될 수 있다.
예를 들어, 제1 보호 패턴(441)이 존재하지 않는 경우, 신호 라인(220) 리페어 공정 시, 신호 라인(220) 상에 배치된 픽셀 전극(PE) 또는 공통 전극(CE)이 레이저로 인해 손상을 받을 수 있으나, 도 5에 도시된 바와 같이, 제1 신호 라인(220)과 중첩된 제1 보호 패턴(441)을 통해 발광 소자(ED)를 레이저로부터 보호할 수 있다.
한편, 도 4 및 도 5에서는 제1 보호 패턴(441)과 제2 보호 패턴(442)이 발광 영역(EA)에 배치된 구조를 도시하였으나, 본 개시의 실시 예들에 따른 표시 장치(100)의 구조가 이에 한정되는 것은 아니며, 표시 장치(100) 내의 적어도 하나의 보호 패턴(440)이 비 발광 영역(NEA)과 중첩되도록 배치될 수 도 있다.
도 5에서는 설명의 편의를 위하여, 제2 커팅 포인트(CT2)의 적층 구조를 중심으로 설명하였으나, 본 개시의 실시 예들에 따른 표시 장치(100)의 제1 커팅 포인트(CT1), 제3 커팅 포인트(CT3) 및 제4 커팅 포인트(CT4)의 적층 구조는 제2 커팅 포인트(CT2)의 적층 구조와 대응될 수 있다.
도 6은 도 4의 보호 패턴과 다른 형상을 갖는 보호 패턴을 포함하는 본 개시의 실시 예들에 따른 표시 장치의 일부 구조를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 6을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는 적어도 하나의 신호 라인(220)과 중첩된 적어도 하나의 보호 패턴(440)을 포함한다.
도 6에 도시된 바와 같이, 보호 패턴(440)은 단일폐곡선 형태일 수 있다.
이러한 보호 패턴(440)의 일부는 신호 라인(220)의 제1 부분(421)의 일부 및 제2 부분(422)의 일부와 중첩될 수 있다.
보호 패턴(440)과 신호 라인(220)의 제1 부분(421)이 중첩되는 영역 및 보호 패턴(440)과 신호 라인(220)의 제2 부분(422)이 중첩되는 영역은 신호 라인(220)의 리페어를 위해 레이저가 조사되는 커팅 포인트일 수 있다.
도 6에서는 보호 패턴(440)이 단일폐곡선인 형태를 도시하였으나, 본 개시의 실시예들에 따른 보호 패턴(440)의 형상은 이에 한정되지 않으며, 열린폐곡 선의 형태로 이루어질 수도 있다.
앞서 언급한 바와 같이, 뱅크(280)는 보호 패턴(440)의 적어도 일부와 미 중첩됨으로써, 보호 패턴(440)이 발광 영역(EA)과 중첩될 수 있다.
즉, 신호 라인(220)의 리페어를 위해 레이저가 조사되는 커팅 포인트(CT1, CT2, CT3, CT4) 중 적어도 일부가 발광 영역(EA)과 중첩되도록 형성됨으로써, 표시 장치(100)의 개구율을 향상시킬 수 있다.
이를 도 7 을 참조하여 검토하면 다음과 같다.
도 7은 본 개시의 실시 예들에 따른 표시 장치의 표시 영역의 일부를 도시한 도면이다.
도 7을 참조하면, 비교 예에 따른 표시 장치는 다수의 신호 라인(220, 711, 712, 713, 714), 적어도 하나의 보호 패턴(440) 및 뱅크(780)를 포함할 수 있다.
제1 신호 라인(711), 제2 신호 라인(712), 제3 신호 라인(713) 및 제4 신호 라인(714) 각각은 분기 부분(425)을 포함하는 신호 라인(220)과 교차하는 방향으로 연장될 수 있다.
제1 신호 라인(711)은 구동 전압 라인이고, 제2 및 제3 신호 라인(712, 713)은 데이터 라인이며, 제4 신호 라인(714)은 기준 전압 라인일 수 있으나, 본 개시의 실시 예들이 신호 라인 종류가 이에 한정되는 것은 아니다.
신호 라인(220)의 하나의 분기 부분(425)은 제1 내지 제4 신호 라인(711, 712, 713, 714) 중 적어도 하나의 신호 라인과 중첩될 수 있다.
이러한 신호 라인(220)의 분기 부분(425)은 뱅크(780)와 중첩될 수 있다. 즉, 신호 라인(220)의 분기 부분(425)은 비 발광 영역(NEA)과 중첩될 수 있다.
또한, 도면에는 도시하지 않았으나, 구동 트랜지스터를 포함하는 다수의 트랜지스터 및 스토리지 캐패시터는 발광 영역(EA)에 배치될 수 있다.
도 7을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)는 신호 라인(220)의 분기 부분(425)의 일부와 중첩된 보호 패턴(440)을 포함할 수 있다.
보호 패턴(440)은 서로 이격된 제1 보호 패턴(441) 및 제2 보호 패턴(442)을 포함할 수 있다.
다수의 제1 보호 패턴(441)과 다수의 제2 보호 패턴(442) 중 적어도 하나는 발광 영역(EA)과 중첩되도록 배치될 수 있다.
즉, 신호 라인(220)의 분기 부분(425)의 일부가 발광 영역(EA)과 중첩되고, 다수의 제1 및 제2 보호 패턴(441, 442) 중 적어도 하나가 발광 영역(EA)에서 신호 라인(220)의 분기 부분(425)과 중첩되므로 표시 장치(100)의 개구율을 향상 시킬 수 있다.
신호 라인(220)의 리페어 공정에서 분기 부분(425)에 레이저를 조사하더라도, 보호 패턴(440)에 의해 픽셀 전극(PE)과 공통 전극(CE)에 손상이 가해지지 않을 수 있다.
또한, 보호 패턴(440)에 의해 레이저가 공통 전극(CE)에 도달하지 못하게 되므로, 공통 전극(CE) 하부에 뱅크(280)가 존재하지 않아도 된다.
다시 말해, 본 개시의 실시 예들에 따른 표시 장치(100)는 커팅 포인트에 대응되는 위치에 보호 패턴(440)을 포함하므로, 신호 라인(220)의 리페어를 위해 존재하는 커팅 포인트가 발광 영역(EA)에 존재해도 되기 때문에, 발광 영역(EA)의 면적을 늘릴 수 있다.
본 개시의 실시 예들에 따른 표시 장치(100)는 신호 라인(220)과 발광 소자(ED) 사이에 적어도 하나의 보호 패턴(440)을 구비함으로써, 신호 라인(220)의 리페어 공정의 신뢰성을 향상시킬 수 있을 뿐만 아니라, 표시 장치(100)의 개구율을 향상시킬 수 있다.
또한, 보호 패턴(440)은 신호 라인(220)과 픽셀 전극(PE) 사이의 기생 캐패시턴스를 줄이는 역할을 할 수 있다.
이를 도 8 을 참조하여 검토하면 다음과 같다.
도 8은 신호 라인과 픽셀 전극 사이에 발생되는 기생 캐패시턴스를 나타낸 회로도 이다.
도 8을 참조하면, 하나의 서브 픽셀(SP)에서는 구동 트랜지스터(DRT)의 소스 노드와 스캔 라인(SCL) 사이에 기생 캐패시턴스가 발생할 수 있다.
즉, 도 4 및 도 6에서 신호 라인(220)과 픽셀 전극(PE) 사이에 기생 캐패시턴스가 발생할 수 있다.
한편, 도 4, 도 5 및 도 6에 도시된 바와 같이, 신호 라인(220)과 픽셀 전극(PE) 사이에 플로팅된 보호 패턴(440)이 배치됨으로써, 신호 라인(220)과 픽셀 전극(PE) 사이의 기생 캐패시턴스를 줄여줄 수 있다.
상술한 본 개시의 실시 예들에 의하면, 신호 라인의 분리 부분과 발광 소자 사이에 적어도 하나의 보호 패턴이 배치됨으로써, 신호 라인 리페어 시에 레이저에 의해 발광 소자의 전극이 손상되는 것을 방지할 수 있는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 적어도 하나의 보호 패턴을 통해 리페어를 위한 구성인 신호 라인의 분리 부분이 발광 영역에 배치될 수 있으므로, 발광 영역의 면적이 넓어 질 수 있는 구조를 갖는 표시 패널 및 표시 장치를 제공할 수 있다.
본 개시의 실시 예들에 의하면, 플로팅된 보호 패턴이 픽셀 전극 사이에 배치됨으로써, 신호 라인과 픽셀 전극 사이의 기생 캐패시턴스의 발생을 차단하거나 기생 캐패시턴스가 발생하는 것을 방지하여 구동 신뢰성이 향상되고, 신호라인과 픽셀 전극 사이의 기생 캐패시턴스를 줄일 수 있는 구조를 갖는 표시 패널 및 표시 장치를 제공할 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 차광층;
    상기 기판 상에 배치되고, 상기 차광층의 일부와 중첩되며 적어도 하나의 분기 부분이 구비된 신호 라인;
    상기 신호 라인의 상기 분기 부분의 일부와 중첩된 적어도 하나의 보호 패턴;
    상기 보호 패턴 상에 배치된 픽셀 전극;
    상기 픽셀 전극 상에 배치된 발광층; 및
    상기 발광층 상에 배치된 공통 전극을 포함하고,
    상기 신호 라인의 상기 분기 부분은 상기 차광층과 미 중첩된 영역을 포함하고,
    상기 차광층과 미 중첩된 영역에서, 상기 분기 부분은 상기 보호 패턴과 중첩된 표시 장치.
  2. 제1항에 있어서,
    상기 신호 라인은 하나의 홀을 통해 나뉘어진 제1 부분 및 제2 부분을 포함하고,
    상기 제1 부분 및 상기 제2 부분의 양 단이 일체로 이루어진 제3 부분을 포함하는 표시 장치.
  3. 제2항에 있어서,
    상기 보호 패턴은, 상기 제1 부분의 일부 및 상기 제2 부분의 일부와 중첩된 표시 장치.
  4. 제3항에 있어서,
    상기 분기 부분이 상기 차광층과 미 중첩된 영역에서,
    상기 제1 부분 및 상기 제2 부분과, 상기 보호 패턴이 중첩된 영역은 상기 신호 라인의 커팅 포인트인 표시 장치.
  5. 제4항에 있어서,
    상기 신호 라인의 상기 커팅 포인트에 레이저가 조사된 경우,
    상기 커팅 포인트에서 상기 신호 라인은 단선된 상태인 표시 장치.
  6. 제3항에 있어서,
    상기 보호 패턴은 서로 이격된 제1 보호 패턴 및 제2 보호 패턴을 포함하고,
    하나의 상기 제1 보호 패턴과 하나의 상기 제2 보호 패턴은 하나의 분리 부분과 중첩된 표시 장치.
  7. 제6항에 있어서,
    상기 제1 보호 패턴과 상기 제2 보호 패턴 각각은,
    상기 제1 부분의 일부 및 상기 제2 부분의 일부와 중첩된 표시 장치.
  8. 제6항에 있어서,
    상기 제1 보호 패턴과 상기 제2 보호 패턴 각각은 서로 다른 픽셀 전극과 중첩된 표시 장치.
  9. 제3항에 있어서,
    적어도 하나의 상기 보호 패턴은 단일폐곡선 또는 열린폐곡선의 형상인 표시 장치.
  10. 제1항에 있어서,
    상기 보호 패턴은 상기 픽셀 전극의 일부 및 상기 공통 전극의 일부와 중첩된 표시 장치.
  11. 제1항에 있어서,
    상기 기판은 발광 영역 및 상기 발광 영역을 둘러싸는 비 발광영역으로 구분되고,
    적어도 하나의 상기 보호 패턴은 발광 영역에 배치된 표시 장치.
  12. 제1항에 있어서,
    상기 픽셀 전극의 상면의 일부와 중첩된 뱅크를 더 포함하고,
    적어도 하나의 상기 보호 패턴은 상기 뱅크와 미 중첩된 표시 장치.
  13. 제1항에 있어서,
    상기 기판 상에 배치된 적어도 하나의 트랜지스터를 포함하고,
    상기 트랜지스터는,
    상기 기판 상에 배치된 액티브층;
    상기 액티브층 상에 배치된 게이트 전극; 및
    상기 게이트 전극 상에 배치된 소스 전극 및 드레인 전극을 포함하고,
    상기 보호 패턴은 상기 소스 전극 및 상기 드레인 전극과 동일 층에 배치된 표시 장치.
  14. 제1 항에 있어서,
    상기 보호 패턴은 플로팅된 패턴인 표시 장치.
  15. 발광 영역 및 상기 발광 영역을 둘러싸는 비 발광 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 상기 차광층의 일부와 중첩되며 적어도 하나의 분기 부분이 구비된 신호 라인;
    상기 신호 라인의 상기 분기 부분의 일부와 중첩된 적어도 하나의 보호 패턴;
    상기 보호 패턴 상에 배치된 픽셀 전극;
    상기 픽셀 전극 상에 배치된 발광층; 및
    상기 발광층 상에 배치된 공통 전극을 포함하고,
    상기 적어도 하나의 보호 패턴은 상기 발광 영역에 배치된 표시 패널.
  16. 제15항에 있어서,
    상기 신호 라인은 하나의 홀을 통해 나뉘어진 제1 부분 및 제2 부분을 포함하고, 상기 제1 부분 및 상기 제2 부분의 양 단이 일체로 이루어진 제3 부분을 포함하며,
    상기 보호 패턴은, 상기 제1 부분의 일부 및 상기 제2 부분의 일부와 중첩된 표시 패널.
  17. 제16항에 있어서,
    상기 기판과 상기 신호라인 사이에 배치된 차광층을 더 포함하고,
    상기 신호 라인의 상기 분기 부분은 상기 차광층과 미 중첩된 영역을 포함하고,
    상기 차광층과 미 중첩된 영역에서, 상기 분기 부분은 상기 보호 패턴과 중첩되며, 상기 제1 부분 및 상기 제2 부분과, 상기 보호 패턴이 중첩된 영역은 상기 신호 라인의 커팅 포인트인 표시 패널.
  18. 제15항에 있어서,
    상기 발광 영역에서, 상기 분기 부분 상에 상기 보호 패턴이 배치되고, 상기 보호 패턴 상에 픽셀 전극이 배치되며, 상기 픽셀 전극 상에 발광층이 배치되고, 상기 발광층 상에 공통 전극이 배치되며,
    상기 보호 패턴은 서로 이격된 제1 보호 패턴 및 제2 보호 패턴을 포함하며,
    하나의 상기 제1 보호 패턴과 하나의 상기 제2 보호 패턴은 하나의 분리 부분과 중첩되고,
    상기 제1 보호 패턴과 상기 제2 보호 패턴 각각은 서로 다른 픽셀 전극과 중첩된 표시 패널.
  19. 제15항에 있어서,
    적어도 하나의 상기 보호 패턴은 단일폐곡선 또는 열린폐곡선의 형상인 표시 패널.
  20. 제15항에 있어서,
    상기 기판 상에 배치되고 상기 픽셀 전극과 전기적으로 연결된 구동 트랜지스터를 더 포함하고,
    상기 구동 트랜지스터는 상기 발광 영역에 중첩된 표시 패널.
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