KR20220094324A - 디스플레이 장치 - Google Patents

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KR20220094324A
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capacitor electrode
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electrode
layer
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이현행
송기웅
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엘지디스플레이 주식회사
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Abstract

본 발명의 실시예들은, 디스플레이 장치에 관한 것으로서, 반도체 층과 도전 층이 적층된 액티브 층을 이용하여 서브픽셀에 배치되는 스토리지 커패시터와 액티브 패턴을 배치함으로써, 스토리지 커패시터의 영역을 효율적으로 증가시키고 액티브 패턴 상에 위치하는 컨택홀과 중첩된 영역을 스토리지 커패시터의 영역으로 이용할 수 있는 방안을 제공한다. 또한, 컨택홀의 위치를 용이하게 조절할 수 있으므로, 구동 트랜지스터와 인접한 영역에 컨택홀이 배치되지 않도록 함으로써, 구동 트랜지스터의 크기를 증가시키고 서브픽셀의 개구율을 개선할 수 있다.

Description

디스플레이 장치{DISPLAY DEVICE}
본 발명의 실시예들은, 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 다양한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기 발광 디스플레이 장치와 같은 다양한 유형의 디스플레이 장치가 활용된다.
디스플레이 장치 중 유기 발광 디스플레이 장치는, 스스로 발광하는 유기 발광 다이오드를 이용하여 이미지를 표시함으로써, 응답 속도가 빠르고, 명암비가 우수하며, 고색재현이 가능한 이점을 제공한다.
유기 발광 디스플레이 장치는, 각각의 서브픽셀에 배치된 유기 발광 다이오드와, 유기 발광 다이오드로 구동 전류를 공급하는 구동 트랜지스터를 포함할 수 있다.
서브픽셀에 배치된 유기 발광 다이오드의 구동 성능을 높이기 위해서, 서브픽셀에 배치되는 구동 트랜지스터의 크기를 증가시킬 필요가 있다. 그러나, 서브픽셀에 배치되는 여러 배선과 회로 소자로 인해 구동 트랜지스터의 크기를 증가시키는데 많은 어려움이 존재한다.
본 발명의 실시예들은, 서브픽셀에 배치된 유기 발광 다이오드를 구동하는 구동 트랜지스터의 크기를 증가시키며 서브픽셀의 개구율을 개선할 수 있는 방안을 제공한다.
본 발명의 실시예들은, 서브픽셀에 배치되는 스토리지 커패시터가 차지하는 영역을 효율적으로 배치하며, 스토리지 커패시터의 용량을 증가시킬 수 있는 방안을 제공한다.
일 측면에서, 본 발명의 실시예들은, 일 측면에서, 본 발명의 실시예들은, 다수의 서브픽셀들이 배치된 디스플레이 패널을 포함하고, 다수의 서브픽셀들 각각은, 발광 소자, 발광 소자와 전기적으로 연결된 구동 트랜지스터, 구동 트랜지스터와 전기적으로 연결된 스토리지 커패시터, 및 스토리지 커패시터와 전기적으로 연결된 제1 액티브 패턴을 포함하는 디스플레이 장치를 제공할 수 있다.
스토리지 커패시터는, 제1 커패시터 전극, 제1 커패시터 전극 상에 위치하는 제2 커패시터 전극, 및 제2 커패시터 전극 상에 위치하고 적어도 일부분은 제1 커패시터 전극과 중첩된 영역에 위치하는 제3 커패시터 전극을 포함할 수 있다.
제1 액티브 패턴은, 제2 커패시터 전극이 배치된 층과 동일한 층에 배치되고, 제1 커패시터 전극과 중첩된 영역에 위치하는 제1 컨택홀을 통해 제3 커패시터 전극과 전기적으로 연결될 수 있다.
제1 액티브 패턴은, 반도체 층, 및 반도체 층 상의 적어도 일부 영역에 배치된 도전 층을 포함하고, 제1 컨택홀에서 도전 층의 적어도 일부는 제거될 수 있다.
제1 컨택홀에서 제3 커패시터 전극은 상기 제1 액티브 패턴에 포함된 상기 반도체 층의 상면 및 도전 층의 측면과 접촉할 수 있다.
다른 측면에서, 본 발명의 실시예들은, 다수의 서브픽셀들이 배치된 디스플레이 패널을 포함하고, 다수의 서브픽셀들 각각은, 발광 소자, 발광 소자와 전기적으로 연결된 구동 트랜지스터, 및 구동 트랜지스터와 전기적으로 연결된 스토리지 커패시터를 포함하며, 스토리지 커패시터는, 제1 커패시터 전극, 제1 커패시터 전극 상에 위치하고 제1 커패시터 전극과 중첩된 영역의 일부 영역에 위치하는 제2 커패시터 전극, 및 제2 커패시터 전극 상에 위치하고 일부분은 제2 커패시터 전극과 중첩된 영역에 위치하며 나머지 부분은 제2 커패시터 전극과 중첩된 영역 이외의 영역 중 제1 커패시터 전극과 중첩된 영역에 위치하는 제3 커패시터 전극을 포함하는 디스플레이 장치를 제공할 수 있다.
다른 측면에서, 본 발명의 실시예들은, 기판, 기판 상에 위치하는 제1 커패시터 전극, 제1 커패시터 전극 상에 위치하고 제1 커패시터 전극과 중첩된 영역의 일부 영역에 배치되며 제1 커패시터 전극과 전기적으로 연결된 제2 커패시터 전극, 및 제2 커패시터 전극 상에 위치하고 적어도 일부분이 제2 커패시터 전극과 중첩된 영역 이외의 영역 중 제1 커패시터 전극과 중첩된 영역에 배치된 제3 커패시터 전극을 포함하는 디스플레이 장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 서브픽셀에 배치된 구동 트랜지스터와 인접한 영역에 컨택홀이 배치되지 않도록 함으로써, 구동 트랜지스터의 크기를 증가시키고 서브픽셀의 개구율을 향상시킬 수 있다.
본 발명의 실시예들에 의하면, 서브픽셀의 회로 영역에 위치하는 컨택홀과 중첩된 영역을 스토리지 커패시터의 영역으로 이용할 수 있도록 함으로써, 스토리지 커패시터의 면적을 효율적으로 증가시키며 스토리지 커패시터의 용량을 개선할 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 구성을 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 구조의 예시를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 발광 영역과 회로 영역의 배치 구조의 예시를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 영역의 구체적인 평면 구조의 예시를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 영역에 위치하는 스토리지 커패시터의 구조의 예시를 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 영역에서 A-A' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 7은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 영역에서 B-B' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 영역에서 C-C' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 9는 본 발명의 실시예들에 따른 디스플레이 장치에 포함된 서브픽셀의 회로 영역에서 D-D' 부분의 단면 구조의 예시를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들의 시간 관계 또는 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 구성을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 디스플레이 장치(100)는, 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)은, 다수의 서브픽셀(SP)이 배치되는 액티브 영역(AA)과, 액티브 영역(AA)의 외측에 위치하는 논-액티브 영역(NA)을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치될 수 있다. 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 위치할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있다. 게이트 구동 회로(120)는, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다.
각 게이트 드라이버 집적 회로(GDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결될 수 있다. 또는, 각 게이트 드라이버 집적 회로(GDIC)는, GIP(Gate In Panel) 타입으로 구현되어 디스플레이 패널(110)에 직접 배치될 수도 있다. 또는, 각 게이트 드라이버 집적 회로(GDIC)는, 경우에 따라, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또는, 각 게이트 드라이버 집적 회로(GDIC)는, 디스플레이 패널(110)과 연결된 필름 상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 데이터 신호를 수신하고, 데이터 신호를 아날로그 형태의 데이터 전압(Vdata)으로 변환할 수 있다. 데이터 구동 회로(130)는, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압(Vdata)을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 데이터 신호에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 시프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼 등을 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 디스플레이 패널(110)의 본딩 패드에 연결될 수 있다. 또는, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 직접 배치될 수 있다. 또는, 각 소스 드라이버 집적 회로(SDIC)는, 경우에 따라, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또는, 각 소스 드라이버 집적 회로(SDIC)는, 칩 온 필름(COF) 방식으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적 회로(SDIC)는, 디스플레이 패널(110)에 연결된 필름 상에 실장되고, 필름 상의 배선들을 통해 디스플레이 패널(110)과 전기적으로 연결될 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어할 수 있다.
컨트롤러(140)는, 인쇄 회로 기판 또는 가요성 인쇄 회로 상에 실장될 수 있다. 컨트롤러(140)는, 인쇄 회로 기판 또는 가요성 인쇄 회로를 통해 게이트 구동 회로(120) 및 데이터 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 제어할 수 있다. 컨트롤러(140)는, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 신호 형식에 맞게 변환하고 변환된 데이터 신호를 데이터 구동 회로(130)로 출력할 수 있다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock) 및 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력할 수 있다.
게이트 스타트 펄스(GSP)는, 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은, 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock) 및 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력할 수 있다.
소스 스타트 펄스(SSP)는, 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은, 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는, 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로(미도시)를 더 포함할 수 있다.
각각의 서브픽셀(SP)은, 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해 정의되는 영역일 수 있으며, 광을 발산하는 소자를 포함하여 적어도 하나 이상의 회로 소자가 배치될 수 있다.
일 예로, 디스플레이 장치(100)가 유기 발광 디스플레이 장치인 경우, 다수의 서브픽셀(SP)에 유기 발광 다이오드(OLED)와 여러 회로 소자가 배치될 수 있다. 디스플레이 장치(100)는, 여러 회로 소자를 구동하여 서브픽셀(SP)에 배치된 유기 발광 다이오드(OLED)로 공급되는 전류를 제어함으로써, 각각의 서브픽셀(SP)이 영상 데이터에 대응하는 밝기를 나타내도록 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 구조의 예시를 나타낸 도면이다.
도 2는 디스플레이 장치(100)가 유기 발광 디스플레이 장치인 경우 서브픽셀(SP)의 회로 구조의 예시를 나타내나, 본 발명의 실시예들은, 다른 유형의 디스플레이 장치에도 적용될 수 있다.
도 2를 참조하면, 서브픽셀(SP)에 발광 소자(ED)와 발광 소자(ED)를 구동하기 위한 구동 트랜지스터(DRT)가 배치될 수 있다. 또한, 서브픽셀(SP)에 발광 소자(ED)와 구동 트랜지스터(DRT) 이외에 적어도 하나 이상의 회로 소자가 더 배치될 수 있다.
일 예로, 도 2에 도시된 예시와 같이, 서브픽셀(SP)에 스위칭 트랜지스터(SWT), 센싱 트랜지스터(SENT) 및 스토리지 커패시터(Cstg)가 더 배치될 수 있다.
따라서, 도 2에 도시된 예시는, 서브픽셀(SP)에 발광 소자(ED) 이외에 3개의 박막 트랜지스터와 1개의 커패시터가 배치되는 3T1C 구조를 예시로 나타내나, 본 발명의 실시예들은 이에 한정되지는 아니한다. 또한, 도 2에 도시된 예시는, 박막 트랜지스터가 모두 N 타입인 경우를 예시로 나타내나, 경우에 따라, 서브픽셀(SP)에 배치된 박막 트랜지스터는 P 타입일 수도 있다.
스위칭 트랜지스터(SWT)는, 데이터 라인(DL)과 제1 노드(N1) 사이에 전기적으로 연결될 수 있다.
데이터 라인(DL)을 통해 데이터 전압(Vdata)이 서브픽셀(SP)로 공급될 수 있다. 제1 노드(N1)는, 구동 트랜지스터(DRT)의 게이트 노드일 수 있다.
스위칭 트랜지스터(SWT)는, 게이트 라인(GL)으로 공급되는 스캔 신호에 의해 제어될 수 있다. 스위칭 트랜지스터(SWT)는, 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)이 구동 트랜지스터(DRT)의 게이트 노드에 인가되는 것을 제어할 수 있다.
구동 트랜지스터(DRT)는, 구동 전압 라인(DVL)과 발광 소자(ED) 사이에 전기적으로 연결될 수 있다.
구동 전압 라인(DVL)을 통해 제1 구동 전압(EVDD)이 제3 노드(N3)로 공급될 수 있다. 제1 구동 전압(EVDD)은, 일 예로, 고전위 구동 전압일 수 있다. 제3 노드(N3)는, 구동 트랜지스터(DRT)의 드레인 노드 또는 소스 노드일 수 있다.
구동 트랜지스터(DRT)는, 제1 노드(N1)에 인가되는 전압에 의해 제어될 수 있다. 그리고, 구동 트랜지스터(DRT)는, 발광 소자(ED)로 공급되는 구동 전류를 제어할 수 있다.
센싱 트랜지스터(SENT)는, 기준 전압 라인(RVL)과 제2 노드(N2) 사이에 전기적으로 연결될 수 있다.
기준 전압 라인(RVL)을 통해 기준 전압(Vref)이 제2 노드(N2)로 공급될 수 있다. 제2 노드(N2)는, 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드일 수 있다.
센싱 트랜지스터(SENT)는, 게이트 라인(GL)으로 공급되는 스캔 신호에 의해 제어될 수 있다. 센싱 트랜지스터(SENT)를 제어하는 게이트 라인(GL)은 스위칭 트랜지스터(SWT)를 제어하는 게이트 라인(GL)과 동일할 수도 있고, 다를 수도 있다.
센싱 트랜지스터(SENT)는, 제2 노드(N2)에 기준 전압(Vref)이 인가되는 것을 제어할 수 있다. 또한, 센싱 트랜지스터(SENT)는, 경우에 따라, 기준 전압 라인(RVL)을 통해 제2 노드(N2)의 전압을 센싱하는 것을 제어할 수 있다.
스토리지 커패시터(Cstg)는, 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. 스토리지 커패시터(Cstg)는, 제1 노드(N1)에 인가된 데이터 전압(Vdata)을 한 프레임 동안 유지시켜줄 수 있다.
발광 소자(ED)는, 제2 노드(N2)와 제2 구동 전압(EVSS)이 공급되는 라인 사이에 전기적으로 연결될 수 있다. 제2 구동 전압(EVSS)는, 일 예로, 저전위 구동 전압일 수 있다.
게이트 라인(GL)으로 턴-온 레벨의 스캔 신호가 인가되면, 스위칭 트랜지스터(SWT)와 센싱 트랜지스터(SENT)가 턴-온 될 수 있다. 제1 노드(N1)에 데이터 전압(Vdata)이 인가되고, 제2 노드(N2)에 기준 전압(Vref)이 인가될 수 있다.
제1 노드(N1)의 전압과 제2 노드(N2)의 전압 차이에 따라 구동 트랜지스터(DRT)에 의해 공급되는 구동 전류가 결정될 수 있다.
발광 소자(ED)는, 구동 트랜지스터(DRT)를 통해 공급되는 구동 전류에 따른 밝기를 나타낼 수 있다.
서브픽셀(SP)이 나타내는 밝기를 향상시키기 위해, 서브픽셀(SP)에서 발광 소자(ED)로부터 발산된 광이 외부로 출사되는 발광 영역의 면적을 증가시키는 것이 매우 중요할 수 있다. 발광 소자(ED)로부터 발산된 광이 기판의 배면으로 출사되는 배면 발광 구조의 디스플레이 장치(100)의 경우, 발광 영역은 회로 소자가 배치되는 회로 영역 이외의 영역에 배치될 수 있으므로, 발광 영역의 증가를 위해 회로 영역을 효율적으로 배치할 필요가 있다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 발광 영역과 회로 영역의 배치 구조의 예시를 나타낸 도면이다.
도 3을 참조하면, 인접하게 위치하는 4개의 서브픽셀(SP)이 배치된 구조의 예시를 나타낸다. 일 예로, 4개의 서브픽셀(SP) 각각은, 다른 색상을 나타낼 수 있으며, 4개의 서브픽셀(SP)이 하나의 픽셀을 구성할 수 있다.
4개의 서브픽셀(SP) 각각으로 데이터 전압(Vdata)을 공급하는 데이터 라인(DL)은 4개의 서브픽셀(SP) 각각과 전기적으로 연결될 수 있다.
구동 전압 라인(DVL)을 통해 공급되는 제1 구동 전압(EVDD)은, 둘 이상의 서브픽셀(SP)로 공급될 수 있다. 일 예로, 구동 전압 라인(DVL)과 전기적으로 연결된 구동 전압 라인 연결 패턴(DVL_CP)을 통해 제1 구동 전압(EVDD)이 서브픽셀(SP)로 공급될 수 있다.
기준 전압 라인(RVL)을 통해 공급되는 기준 전압(Vref)은, 둘 이상의 서브픽셀(SP)로 공급될 수 있다. 일 예로, 기준 전압 라인(RVL)과 전기적으로 연결된 기준 전압 라인 연결 패턴(RVL_CP)을 통해 기준 전압(Vref)이 서브픽셀(SP)로 공급될 수 있다.
4개의 서브픽셀(SP)의 구동 타이밍을 제어하는 게이트 라인(GL)이 데이터 라인(DL)과 교차하며 배치될 수 있다. 게이트 라인(GL)은, 4개의 서브픽셀(SP) 각각에 배치된 스위칭 트랜지스터(SWT) 및 센싱 트랜지스터(SENT)와 전기적으로 연결될 수 있다.
4개의 서브픽셀(SP)에서 발광 소자(ED)로부터 발산된 광이 외부로 출사되는 발광 영역 이외에 박막 트랜지스터와 같은 회로 소자가 배치되는 회로 영역이 위치할 수 있다.
서브픽셀(SP)에 위치하는 회로 영역에, 스위칭 트랜지스터(SWT) 및 센싱 트랜지스터(SENT)가 배치될 수 있다. 또한, 서브픽셀(SP)의 회로 영역에 구동 트랜지스터(DRT)와 스토리지 커패시터(Cstg)가 배치될 수 있다.
서브픽셀(SP)의 회로 영역에 배치되는 구동 트랜지스터(DRT)와 스토리지 커패시터(Cstg)의 성능에 따라 서브픽셀(SP)이 나타내는 발광 효율이 향상될 수 있다.
본 발명의 실시예들에 따른 디스플레이 장치(100)는, 서브픽셀(SP)의 회로 영역에 구동 트랜지스터(DRT)와 스토리지 커패시터(Cstg)가 효율적으로 배치된 구조에 의해 서브픽셀(SP)의 개구율을 개선하고 서브픽셀(SP)에 배치된 발광 소자(ED)의 발광 효율을 향상시킬 수 있는 방안을 제공한다.
도 4는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 영역의 구체적인 평면 구조의 예시를 나타낸 도면이다.
도 4를 참조하면, 서브픽셀(SP)에 배치되는 회로 소자와 배선은 둘 이상의 금속 층을 이용하여 배치될 수 있다. 일 예로, 제1 금속 층(M1), 액티브 층(ACT), 제2 금속 층(M2) 및 제3 금속 층(M3)을 이용하여 서브픽셀(SP)에 배치되는 회로 소자와 배선이 배치될 수 있다.
제1 금속 층(M1)은, 일 예로, 기판 상에 배치된 금속 층 중 기판과 가장 인접하게 위치하는 금속 층일 수 있다. 또는, 제1 금속 층(M1)은, 액티브 층(ACT), 제2 금속 층(M2) 및 제3 금속 층(M3)보다 기판과 인접하게 위치하는 금속 층일 수도 있다.
일 예로, 제1 금속 층(M1)을 이용하여 구동 전압 라인(DVL), 데이터 라인(DL) 및 기준 전압 라인(RVL)이 배치될 수 있다. 또한, 제1 금속 층(M1)을 이용하여 스토리지 커패시터(Cstg)가 배치될 수 있다.
또한, 경우에 따라, 제1 금속 층(M1)을 이용하여, 리페어 패턴(RP)이 배치될 수 있다.
리페어 패턴(RP)은, 일 예로, 게이트 라인(GL)의 단선 불량이 발생할 경우 구동 전압 라인 연결 패턴(DVL_CP)을 이용한 게이트 라인(GL)의 리페어 공정 시 이용될 수 있다.
게이트 라인(GL)의 단선 불량이 발생하면 게이트 라인(GL)이 단선된 지점을 포함하는 픽셀을 암점화시킬 수 있다. 그리고, 구동 전압 라인(DVL)을 커팅하고 커팅된 구동 전압 라인(DVL)과 게이트 라인(GL)을 웰딩시킬 수 있다. 리페어 패턴(RP)과 구동 전압 라인 연결 패턴(DVL_CP)을 웰딩시킴으로써, 게이트 라인(GL)으로 공급되는 스캔 신호가 커팅된 구동 전압 라인(DVL), 구동 전압 라인 연결 패턴(DVL_CP) 및 리페어 패턴(RP)을 통해 전달될 수 있다.
액티브 층(ACT)은, 제1 금속 층(M1) 상에 위치할 수 있다.
일 예로, 액티브 층(ACT)을 이용하여 스위칭 트랜지스터(SWT), 센싱 트랜지스터(SENT) 및 구동 트랜지스터(DRT)의 채널 영역이 배치될 수 있다. 또한, 액티브 층(ACT)을 이용하여 박막 트랜지스터의 소스 전극과 드레인 전극이 배치될 수 있다.
또한, 액티브 층(ACT)을 이용하여 박막 트랜지스터와 전기적으로 연결되는 배선이나 액티브 패턴(AP)이 배치될 수 있다.
일 예로, 액티브 층(ACT)을 이용하여 기준 전압 라인(RVL)과 센싱 트랜지스터(SENT) 사이를 전기적으로 연결하는 기준 전압 라인 연결 패턴(RVL_CP)이 배치될 수 있다.
기준 전압 라인 연결 패턴(RVL_CP)이 액티브 층(ACT)을 이용하여 배치되므로, 기준 전압 라인 연결 패턴(RVL_CP)과 센싱 트랜지스터(SENT)가 직접 연결될 수 있다. 기준 전압 라인 연결 패턴(RVL_CP)과 센싱 트랜지스터(SENT) 간의 전기적인 연결을 위한 컨택홀이 요구되지 않을 수 있다. 따라서, 서브픽셀(SP)에 배치되는 컨택홀의 수를 감소시킬 수 있다.
다른 예로, 액티브 층(ACT)을 이용하여 스위칭 트랜지스터(SWT)와 스토리지 커패시터(Cstg) 사이를 전기적으로 연결하는 제1 액티브 패턴(AP1)이 배치될 수 있다. 경우에 따라, 제1 액티브 패턴(AP1)이, 스위칭 트랜지스터(SWT)를 구성하는 액티브 층(ACT)의 적어도 일부를 포함하는 것으로 볼 수도 있다.
다른 예로, 액티브 층(ACT)을 이용하여 센싱 트랜지스터(SENT)와 스토리지 커패시터(Cstg) 사이를 전기적으로 연결하는 제2 액티브 패턴(AP2)이 배치될 수 있다. 경우에 따라, 제2 액티브 패턴(AP2)이 센싱 트랜지스터(SENT)를 구성하는 액티브 층(ACT)의 일부를 포함하는 것으로 볼 수도 있다.
또한, 액티브 층(ACT)을 이용하여 스토리지 커패시터(Cstg)가 배치될 수 있다. 이와 같이, 액티브 층(ACT)을 이용하여, 기준 전압 라인 연결 패턴(RVL_CP), 제1 액티브 패턴(AP1), 제2 액티브 패턴(AP2) 및 스토리지 커패시터(Cstg)가 배치될 수 있다. 기준 전압 라인 연결 패턴(RVL_CP), 제2 액티브 패턴(AP2) 및 스토리지 커패시터(Cstg)는 일체로 배치될 수 있다. 기준 전압 라인 연결 패턴(RVL_CP), 센싱 트랜지스터(SENT) 및 구동 트랜지스터(DRT)가 액티브층(ACT)을 이용하여 연결된 구조가 될 수 있다. 따라서, 전압 라인과 박막 트랜지스터 간의 전기적인 연결을 위한 컨택홀을 감소시키며, 서브픽셀(SP)의 회로 구조를 구성할 수 있다.
액티브 층(ACT)은, 일 예로, 반도체 물질로 이루어질 수 있다. 이러한 경우, 액티브 층(ACT)을 이용한 배선 등은 도체화 공정에 의해 배치될 수 있다.
액티브 층(ACT)은, 다른 예로, 반도체 물질에 금속 물질이 적층된 구조일 수도 있다. 그리고, 액티브 층(ACT)에 포함된 반도체 물질과 금속 물질은 직접 접촉될 수 있다. 이러한 경우, 액티브 층(ACT)의 금속 물질은 채널 영역에서 제거되고, 배선 등을 구성하는 부분에 배치될 수 있다.
제2 금속 층(M2)은, 액티브 층(ACT) 상에 위치할 수 있다.
일 예로, 제2 금속 층(M2)을 이용하여 게이트 라인(GL)이 배치될 수 있다. 또한, 제2 금속 층(M2)을 이용하여 구동 전압 라인 연결 패턴(DVL_CP)이 배치될 수 있다.
또한, 제2 금속 층(M2)을 이용하여 구동 트랜지스터(DRT)의 게이트 전극이 배치될 수 있다. 제2 금속 층(M2)을 이용하여 스토리지 커패시터(Cstg)가 배치될 수 있다.
또한, 경우에 따라, 제2 금속 층(M2)을 이용하여, 제1 금속 층(M1)과 액티브 층(ACT)을 전기적으로 연결하는 전극 연결 패턴(CE_CP)이 배치될 수도 있다.
제3 금속 층(M3)은, 제2 금속 층(M2) 상에 위치할 수 있다.
일 예로, 제3 금속 층(M3)을 이용하여 픽셀 전극(PXL)이 배치될 수 있다. 픽셀 전극(PXL)은, 서브픽셀(SP)에 배치되는 발광 소자(ED)의 애노드 전극일 수 있다.
서브픽셀(SP)에는, 상이한 층에 배치되는 금속 층을 서로 전기적으로 연결하기 위한 여러 유형의 컨택홀이 배치될 수 있다.
일 예로, 제1 금속 층(M1)과 제2 금속 층(M2) 사이에 위치하는 적어도 하나의 절연 층을 관통하며 배치된 다수의 컨택홀(CHa)이 서브픽셀(SP)에 위치할 수 있다.
또한, 액티브 층(ACT)과 제2 금속 층(M2) 사이에 위치하는 적어도 하나의 절연 층을 관통하며 배치된 다수의 컨택홀(CHb)이 서브픽셀(SP)에 위치할 수 있다.
또한, 제2 금속 층(M2)과 제3 금속 층(M3) 사이에 위치하는 적어도 하나의 절연 층을 관통하며 배치된 다수의 컨택홀(CHc)이 서브픽셀(SP)에 위치할 수 있다.
본 발명의 실시예들에 따른 디스플레이 장치(100)는, 서브픽셀(SP)의 개구율 향상을 위해 서브픽셀(SP)에 배치되는 배선과 컨택홀의 수를 최소화할 수 있다.
일 예로, 하나의 게이트 라인(GL)에 의해 스위칭 트랜지스터(SWT)와 센싱 트랜지스터(SENT)를 구동하므로, 서브픽셀(SP)에 배치되는 게이트 라인(GL)의 수가 감소될 수 있다.
또한, 스위칭 트랜지스터(SWT)와 스토리지 커패시터(Cstg)의 연결을 위한 제1 컨택홀(CH1)과, 센싱 트랜지스터(SENT)와 스토리지 커패시터(Cstg)의 연결을 위한 제2 컨택홀(CH2)만 배치되므로, 서브픽셀(SP)에 배치되는 컨택홀의 수가 감소될 수 있다.
또한, 픽셀 전극(PXL)과의 전기적인 연결을 위한 제3 컨택홀(CH3)이 제2 컨택홀(CH2)과 중첩된 영역에 위치하므로, 컨택홀이 배치되는 전체적인 면적이 감소될 수 있다.
또한, 서브픽셀(SP)에 배치되는 스토리지 커패시터(Cstg)는 3개 이상의 층을 이용하여 배치될 수 있다. 따라서, 서브픽셀(SP)에서 스토리지 커패시터(Cstg)가 차지하는 영역을 효율적으로 배치하며, 스토리지 커패시터(Cstg)의 용량을 증가시킬 수 있다.
도 5는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 영역에 위치하는 스토리지 커패시터(Cstg)의 구조의 예시를 나타낸 도면이다.
도 5를 참조하면, 서브픽셀(SP)에 배치된 스토리지 커패시터(Cstg)는, 제1 커패시터 전극(CE1), 제2 커패시터 전극(CE2) 및 제3 커패시터 전극(CE3)을 포함할 수 있다.
제1 커패시터 전극(CE1)은, 제1 금속 층(M1)을 이용하여 배치될 수 있다.
제1 커패시터 전극(CE1)의 일부는 구동 트랜지스터(DRT)와 중첩될 수 있다. 제1 커패시터 전극(CE1)의 일부는 제1 액티브 패턴(AP1)과 중첩될 수 있다.
제2 커패시터 전극(CE2)은, 액티브 층(ACT)을 이용하여 배치될 수 있다.
제2 커패시터 전극(CE2)은, 제1 커패시터 전극(CE1) 상에 위치할 수 있다. 제2 커패시터 전극(CE2)은, 제1 커패시터 전극(CE1)과 중첩된 영역의 일부 영역에 위치할 수 있다.
제2 커패시터 전극(CE2)은, 구동 트랜지스터(DRT)와 전기적으로 연결될 수 있다. 제2 커패시터 전극(CE2)은, 구동 트랜지스터(DRT)를 구성하는 액티브 층(ACT)과 일체일 수 있다.
제2 커패시터 전극(CE2)은, 제2 액티브 패턴(AP2)과 전기적으로 연결될 수 있다. 제2 커패시터 전극(CE2)은, 제2 액티브 패턴(AP2)과 일체일 수 있다.
제2 커패시터 전극(CE2)은, 전극 연결 패턴(CE_CP)에 의해 제1 커패시터 전극(CE1)과 전기적으로 연결될 수 있다. 전극 연결 패턴(CE_CP)은, 제2 금속 층(M2)을 이용하여 배치될 수 있다.
제3 커패시터 전극(CE3)은, 제2 금속 층(M2)을 이용하여 배치될 수 있다.
제3 커패시터 전극(CE3)은, 제2 커패시터 전극(CE2) 상에 위치할 수 있다.
제3 커패시터 전극(CE3)은, 제1 커패시터 전극(CE1)과 중첩된 영역의 적어도 일부 영역에 위치할 수 있다. 제3 커패시터 전극(CE3)은, 제2 커패시터 전극(CE2)과 중첩된 영역의 적어도 일부 영역에 위치할 수 있다.
제3 커패시터 전극(CE3)의 일부는, 제2 커패시터 전극(CE2)과 중첩된 영역 이외의 영역에서 제1 커패시터 전극(CE1)과 중첩할 수 있다.
제3 커패시터 전극(CE3)은, 구동 트랜지스터(DRT)의 게이트 전극과 전기적으로 연결될 수 있다. 제3 커패시터 전극(CE3)은, 구동 트랜지스터(DRT)의 게이트 전극과 일체일 수 있다.
제3 커패시터 전극(CE3)은, 제1 액티브 패턴(AP1)과 전기적으로 연결될 수 있다.
제3 커패시터 전극(CE3)은, 제1 컨택홀(CH1)을 통해 제1 액티브 패턴(AP1)과 전기적으로 연결될 수 있다. 제1 컨택홀(CH1)은, 제3 커패시터 전극(CE3)과 구동 트랜지스터(DRT)의 게이트 전극이 연결되는 영역 이외의 영역에 위치할 수 있다.
일 예로, 제3 커패시터 전극(CE3)이 제1 컨택홀(CH1)과 구동 트랜지스터(DRT) 사이에 위치할 수 있다.
구동 트랜지스터(DRT)와 인접한 영역에 컨택홀이 위치하지 않으므로, 구동 트랜지스터(DRT)의 크기를 용이하게 증가시킬 수 있다.
그리고, 제3 커패시터 전극(CE3)이 제2 커패시터 전극(CE2)과 스토리지 커패시터(Cstg)를 구성하며, 제2 커패시터 전극(CE2)과 중첩되지 않은 영역에서 제1 커패시터 전극(CE1)과 스토리지 커패시터(Cstg)를 구성하므로, 스토리지 커패시터(Cstg)의 용량이 증가될 수 있다.
또한, 픽셀 전극(PXL)이 전극 연결 패턴(CE_CP)을 통해 제1 커패시터 전극(CE1)과 제2 커패시터 전극(CE2)과 전기적으로 연결될 수 있다.
픽셀 전극(PXL)은, 제3 금속 층(M3)을 이용하여 배치될 수 있으며, 제3 커패시터 전극(CE3) 상에 위치할 수 있다.
따라서, 제3 커패시터 전극(CE3)은, 픽셀 전극(PXL)과 스토리지 커패시터(Cstg)를 구성할 수 있다.
다수의 층을 이용하여 스토리지 커패시터(Cstg)를 배치함으로써, 스토리지 커패시터(Cstg)가 배치되는 영역을 효율적으로 구성하며, 스토리지 커패시터(Cstg)의 용량을 증가시킬 수 있다.
또한, 제1 컨택홀(CH1)과 같이, 액티브 층(ACT)과 제2 금속 층(M2) 사이에 위치하는 절연 층을 관통하며 배치된 컨택홀(CHb) 아래에 제1 커패시터 전극(CE1)이 위치하도록 함으로써, 스토리지 커패시터(Cstg)의 영역을 극대화할 수 있다.
일 예로, 반도체 물질과 금속 물질이 적층된 액티브 층(ACT)을 이용하여 제1 액티브 패턴(AP1)을 배치함으로써, 제1 컨택홀(CH1)과 중첩된 영역을 스토리지 커패시터(Cstg)의 영역으로 사용할 수 있다.
그리고, 액티브 층(ACT)에 포함된 금속 물질은 서브픽셀(SP)에 배치된 박막 트랜지스터의 채널 영역에는 배치되지 않을 수 있다.
도 6은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 영역에서 A-A' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 6을 참조하면, 서브픽셀(SP)에 배치된 구동 트랜지스터(DRT)의 단면 구조의 예시를 나타낸다.
기판(SUB) 상에 제1 금속 층(M1)을 이용하여 배치된 제1 커패시터 전극(CE1)이 배치될 수 있다.
버퍼 층(BUF)이 제1 커패시터 전극(CE1) 상에 배치될 수 있다.
액티브 층(ACT)이 버퍼 층(BUF) 상에 배치될 수 있다.
액티브 층(ACT)은, 일 예로, 반도체 층(SEMI)과 반도체 층(SEMI) 상에 배치된 도전 층(COND)을 포함할 수 있다. 도전 층(COND)은, 액티브 층(ACT)의 반도체 층(SEMI) 상의 적어도 일부 영역에 배치될 수 있다.
액티브 층(ACT)에 포함된 반도체 층(SEMI)을 구성하는 물질은, 일 예로, 산화물 반도체일 수 있다. 반도체 층(SEMI)은, 몰리브덴(Mo), 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등과 같은 금속의 산화물일 수 있다. 또는, 반도체 층(SEMI)은, 몰리브덴(Mo), 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등과 같은 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 또한, 반도체 층(SEMI)은, 산화물 반도체 이외의 반도체 물질일 수도 있으나, 본 발명의 실시예들은 이에 한정되지는 아니한다.
액티브 층(ACT)에 포함된 도전 층(COND)은, 일 예로, 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 등과 같은 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 본 발명의 실시예들은 이에 한정되지는 아니한다.
액티브 층(ACT)을 배치하는 공정에서, 일 예로, 하프 톤 노광 공정에 의해 구동 트랜지스터(DRT)의 채널 영역에는 도전 층(COND)이 배치되지 않을 수 있다.
구동 트랜지스터(DRT)의 채널 영역에는 액티브 층(ACT)에 포함된 반도체 층(SEMI)만 배치될 수 있다.
구동 트랜지스터(DRT)의 소스 전극과 드레인 전극에 해당하는 영역에는 액티브 층(ACT)에 포함된 반도체 층(SEMI)과 도전 층(COND)이 적층된 구조로 배치될 수 있다.
게이트 절연 층(GI)이 액티브 층(ACT) 상에 배치될 수 있다.
구동 트랜지스터(DRT)의 게이트 전극이 게이트 절연 층(GI) 상에 배치될 수 있다.
구동 트랜지스터(DRT)의 게이트 전극은 제2 금속 층(M2)으로 이루어질 수 있으며, 제3 커패시터 전극(CE3)과 일체일 수 있다.
구동 트랜지스터(DRT)와 인접한 영역에는 컨택홀이 위치하지 않을 수 있다.
따라서, 구동 트랜지스터(DRT)의 크기를 증가시킬 수 있다. 또한, 구동 트랜지스터(DRT)와 인접한 영역은 스토리지 커패시터(Cstg)의 영역으로 이용될 수 있다.
도 7은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 영역에서 B-B' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 7을 참조하면, 제3 커패시터 전극(CE3)과 구동 트랜지스터(DRT)의 게이트 전극이 연결되는 영역에 제1 커패시터 전극(CE1)이 위치할 수 있다.
제2 커패시터 전극(CE2)이 제1 커패시터 전극(CE1) 상의 일부 영역에 위치할 수 있다.
제3 커패시터 전극(CE3)이 제2 커패시터 전극(CE2) 상에 위치할 수 있다.
제3 커패시터 전극(CE3)의 일부는 제2 커패시터 전극(CE2)과 중첩된 영역에 위치하며, 제2 커패시터 전극(CE2)과 스토리지 커패시터(Cstg)를 구성할 수 있다.
제3 커패시터 전극(CE3)의 다른 일부는 제2 커패시터 전극(CE2)이 배치되지 않은 영역에서 제1 커패시터 전극(CE1)과 중첩된 영역에 위치할 수 있다. 따라서, 제3 커패시터 전극(CE3)의 다른 일부는 제1 커패시터 전극(CE1)과 스토리지 커패시터(Cstg)를 구성할 수 있다.
구동 트랜지스터(DRT)의 크기를 증가시키며, 구동 트랜지스터(DRT)와 제3 커패시터 전극(CE3)이 연결되는 영역에서 스토리지 커패시터(Cstg)를 배치할 수 있도록 함으로써, 스토리지 커패시터(Cstg)의 용량을 더욱 증가시켜줄 수 있다.
또한, 제3 커패시터 전극(CE3)과 제1 액티브 패턴(AP1)이 연결되는 영역도 스토리지 커패시터(Cstg)의 영역으로 이용할 수 있도록 함으로써, 스토리지 커패시터(Cstg)의 용량을 효율적으로 증가시킬 수 있다.
도 8은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 영역에서 C-C' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 8을 참조하면, 제1 커패시터 전극(CE1) 상에 버퍼 층(BUF)이 배치될 수 있다. 버퍼 층(BUF) 상에 제1 액티브 패턴(AP1)이 배치될 수 있다.
제1 액티브 패턴(AP1)은, 반도체 층(SEMI)을 포함할 수 있다.
제1 액티브 패턴(AP1)은, 반도체 층(SEMI) 상의 일부 영역에 배치되는 도전 층(COND)을 포함할 수 있다.
제1 액티브 패턴(AP1)에 포함된 도전 층(COND)은, 제1 컨택홀(CH1)에 대응하는 영역의 적어도 일부 영역에서 제거된 형태일 수 있다. 제1 액티브 패턴(AP1)에 포함된 도전 층(COND)의 일부는, 제1 컨택홀(CH1)을 배치하는 공정을 통해 제거될 수 있다.
일 예로, 반도체 층(SEMI)과 도전 층(COND)이 적층된 액티브 층(ACT)이 버퍼 층(BUF) 상에 배치될 수 있다. 게이트 절연 층(GI)이 액티브 층(ACT) 상에 배치될 수 있다.
제1 컨택홀(CH1)을 배치하기 위하여 게이트 절연 층(GI)을 식각하는 공정이 수행될 수 있다. 게이트 절연 층(GI)을 식각하는 공정은 건식 식각 공정일 수 있으나, 이에 한정되지는 아니한다.
게이트 절연 층(GI)을 식각하는 공정에서, 액티브 층(ACT)의 반도체 층(SEMI) 상에 배치된 도전 층(COND)이 제거될 수 있다. 그리고, 게이트 절연 층(GI)을 식각하는 공정에서 액티브 층(ACT)의 반도체 층(SEMI)은 제거되지 않고 남아있을 수 있다.
액티브 층(ACT)의 반도체 층(SEMI)이 남아있으므로, 게이트 절연 층(GI)의 식각 공정 시 액티브 층(ACT) 아래에 위치하는 버퍼 층(BUF)이 손상되는 것을 방지할 수 있다.
따라서, 게이트 절연 층(GI) 상에 배치되는 제3 커패시터 전극(CE3)이 버퍼 층(BUF) 아래로 침투되는 것을 방지할 수 있어, 제1 커패시터 전극(CE1)이 제1 컨택홀(CH1) 아래에 배치될 수 있다.
액티브 층(ACT)에 포함된 도전 층(COND)은, 제1 컨택홀(CH1) 이외의 영역에서 남아있을 수 있다. 그리고, 도전 층(COND)은, 제1 컨택홀(CH1)의 외곽을 따라 배치될 수 있다. 또한, 도전 층(COND)은, 게이트 절연 층(GI)의 아래에서 제1 컨택홀(CH1)을 향해 돌출될 수도 있다.
전술한 공정을 통해, 반도체 층(SEMI)과 반도체 층(SEMI) 상의 일부 영역에 도전 층(COND)이 배치된 제1 액티브 패턴(ACT1)이 배치될 수 있다.
제3 커패시터 전극(CE3)을 구성하는 제2 금속 층(M2)이 게이트 절연 층(GI)과 제1 컨택홀(CH1)에 배치될 수 있다.
제3 커패시터 전극(CE3)은, 일 예로, 제1 컨택홀(CH1)에서 제1 액티브 패턴(AP1)에 포함된 반도체 층(SEMI)의 상면과 접촉할 수 있다. 제3 커패시터 전극(CE3)은, 일 예로, 제1 컨택홀(CH1)에서 제1 액티브 패턴(AP1)에 포함된 도전 층(COND)의 측면과 접촉할 수 있다. 또한, 경우에 따라, 제3 커패시터 전극(CE3)은, 제1 컨택홀(CH1)에서 제1 액티브 패턴(AP1)에 포함된 도전 층(COND)의 상면과 접촉할 수도 있다.
제3 커패시터 전극(CE3)이 제1 액티브 패턴(AP1)의 도전 층(COND)과 접촉하므로, 제3 커패시터 전극(CE3)과 제1 액티브 패턴(AP1)이 전기적으로 연결될 수 있다.
따라서, 제3 커패시터 전극(CE3)과 스위칭 트랜지스터(SWT)가 전기적으로 연결될 수 있다. 데이터 라인(DL)과 스위칭 트랜지스터(SWT)를 통해 공급되는 데이터 전압(Vdata)이 제3 커패시터 전극(CE3)과 구동 트랜지스터(DRT)의 게이트 전극으로 인가될 수 있다.
제1 컨택홀(CH1) 아래에 제1 커패시터 전극(CE1)이 위치할 수 있다.
제3 커패시터 전극(CE3)은, 제1 액티브 패턴(AP1)과 전기적인 연결을 위해 제1 컨택홀(CH1)이 배치되는 영역에서 제1 커패시터 전극(CE1)과 스토리지 커패시터(Cstg)를 구성할 수 있다.
본 발명의 실시예들은, 서브픽셀(SP)에서 스토리지 커패시터(Cstg)가 배치될 수 있는 영역을 효율적으로 증가시키며 스토리지 커패시터(Cstg)의 용량을 개선할 수 있다.
또한, 본 발명의 실시예들은, 서브픽셀(SP)에서 컨택홀이 차지하는 영역을 최소화함으로써, 컨택홀로 인해 스토리지 커패시터(Cstg)의 영역이 감소하는 것을 방지할 수 있다.
도 9는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 포함된 서브픽셀(SP)의 회로 영역에서 D-D' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 9를 참조하면, 제2 컨택홀(CH2)을 통해 제1 커패시터 전극(CE1)과 제2 커패시터 전극(CE2)이 전기적으로 연결될 수 있다.
제2 컨택홀(CH2)은, 제1 커패시터 전극(CE1)과 중첩된 영역 상에 위치할 수 있다.
제2 컨택홀(CH2)은, 스토리지 커패시터(Cstg)의 측부 중 제1 컨택홀(CH1)이 위치하는 측부에 위치할 수 있다. 스토리지 커패시터(Cstg)를 구성하는 제2 커패시터 전극(CE2)이 제2 컨택홀(CH2)과 구동 트랜지스터(DRT) 사이에 위치할 수 있다.
제2 컨택홀(CH2)은, 제1 금속 층(M1)과 제2 금속 층(M2) 사이에 위치하는 적어도 하나의 절연 층을 관통하며 배치된 컨택홀(CHa)를 포함할 수 있다. 또한, 제2 컨택홀(CH2)은, 액티브 층(ACT)과 제2 금속 층(M2) 사이에 위치하는 적어도 하나의 절연 층을 관통하며 배치된 컨택홀(CHb)을 포함할 수 있다.
일 예로, 제1 커패시터 전극(CE1) 상에 버퍼 층(BUF)이 배치될 수 있다.
버퍼 층(BUF) 상의 일부 영역에 액티브 층(ACT)이 배치될 수 있다. 액티브 층(ACT)은, 반도체 층(SEMI)과 반도체 층(SEMI) 상에 배치된 도전 층(COND)을 포함할 수 있다.
식각 공정에 의해 제1 커패시터 전극(CE1) 상에 배치된 버퍼 층(BUF)과 게이트 절연 층(GI)의 일부가 제거될 수 있다. 또한, 식각 공정에 의해 액티브 층(ACT) 상에 배치된 게이트 절연 층(GI)의 일부가 제거될 수 있다.
액티브 층(ACT) 상에 배치된 게이트 절연 층(GI)의 일부가 제거되며, 액티브 층(ACT)에 포함된 도전 층(COND)의 일부가 제거될 수 있다.
반도체 층(SEMI) 상에 배치된 도전 층(COND)의 일부가 제거된 액티브 층(ACT)은 제2 액티브 패턴(AP2)이 될 수 있다.
제2 액티브 패턴(AP2)에 포함된 도전 층(COND)의 일부는 게이트 절연 층(GI)의 외부를 향해 돌출될 수 있다.
제2 컨택홀(CH2) 에 배치되는 전극 연결 패턴(CE_CP)이 제1 커패시터 전극(CE1)의 상면과 접촉할 수 있다. 또한, 전극 연결 패턴(CE_CP)이 제2 액티브 패턴(AP2)에 포함된 반도체 층(SEMI)의 상면 및 도전 층(COND)의 측면과 접촉할 수 있다.
전극 연결 패턴(CE_CP)이 제2 액티브 패턴(AP2)에 포함된 도전 층(COND)과 접촉하므로, 제2 액티브 패턴(AP2)과 제1 커패시터 전극(CE1)이 전기적으로 연결될 수 있다. 그리고, 제2 액티브 패턴(AP2)은, 제2 커패시터 전극(CE2)과 일체이므로, 제2 커패시터 전극(CE2)과 제1 커패시터 전극(CE1)이 전기적으로 연결될 수 있다.
또한, 제2 컨택홀(CH2)의 적어도 일부와 중첩된 영역에 제3 컨택홀(CH3)이 배치될 수 있다.
제3 컨택홀(CH3)은, 일 예로, 제2 금속 층(M2)과 제3 금속 층(M3) 사이에 위치하는 적어도 하나의 절연 층을 관통하며 배치된 컨택홀(CHc)일 수 있다. 제3 컨택홀(CH3)은, 제2 금속 층(M2) 상에 배치되는 보호 층(PAS)과 오버코트 층(OC)에 배치될 수 있다.
제3 컨택홀(CH3)을 통해, 픽셀 전극(PXL)과 전극 연결 패턴(CE_CP)이 전기적으로 연결될 수 있다.
따라서, 픽셀 전극(PXL)은, 제3 컨택홀(CH3)을 통해, 서브픽셀(SP)에 배치된 스토리지 커패시터(Cstg), 센싱 트랜지스터(SENT) 및 구동 트랜지스터(DRT)와 전기적으로 연결될 수 있다.
서브픽셀(SP)에 배치되는 컨택홀의 수를 최소화함으로써, 스토리지 커패시터(Cstg)의 영역이 감소하는 것을 방지하고, 서브픽셀(SP)의 개구율을 개선할 수 있다.
전술한 본 발명의 실시예들에 의하면, 서브픽셀(SP)에 배치되는 스토리지 커패시터(Cstg)를 3개 이상의 층을 이용하여 배치함으로써, 스토리지 커패시터(Cstg)의 영역을 효율적으로 배치하며 스토리지 커패시터(Cstg)의 용량을 증가시킬 수 있다.
또한, 반도체 층(SEMI)과 도전 층(COND)이 적층된 액티브 층(ACT)을 이용하여 서브픽셀(SP)에 배치되는 액티브 패턴(AP)을 배치함으로써, 액티브 패턴(AP) 상에 배치되는 컨택홀과 중첩된 영역을 스토리지 커패시터(Cstg)의 영역으로 이용할 수 있다.
또한, 컨택홀과 중첩된 영역을 스토리지 커패시터(Cstg)의 영역으로 이용할 수 있으므로, 컨택홀의 위치를 용이하게 조절할 수 있어 컨택홀이 구동 트랜지스터(DRT)와 인접한 영역에 위치하지 않도록 할 수 있다.
따라서, 서브픽셀(SP)에 배치되는 구동 트랜지스터(DRT)의 크기와 스토리지 커패시터(Cstg)의 용량을 효율적으로 증가시키며, 서브픽셀(SP)의 개구율을 향상시킬 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러

Claims (20)

  1. 다수의 서브픽셀들이 배치된 디스플레이 패널을 포함하고,
    상기 다수의 서브픽셀들 각각은,
    발광 소자;
    상기 발광 소자와 전기적으로 연결된 구동 트랜지스터;
    상기 구동 트랜지스터와 전기적으로 연결된 스토리지 커패시터; 및
    상기 스토리지 커패시터와 전기적으로 연결된 제1 액티브 패턴을 포함하며,
    상기 스토리지 커패시터는,
    제1 커패시터 전극;
    상기 제1 커패시터 전극 상에 위치하는 제2 커패시터 전극; 및
    상기 제2 커패시터 전극 상에 위치하고, 적어도 일부분은 상기 제1 커패시터 전극과 중첩된 영역에 위치하는 제3 커패시터 전극을 포함하며,
    상기 제1 액티브 패턴은 상기 제2 커패시터 전극이 배치된 층과 동일한 층에 배치되고, 상기 제1 커패시터 전극과 중첩된 영역에 위치하는 제1 컨택홀을 통해 상기 제3 커패시터 전극과 전기적으로 연결된 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 액티브 패턴은,
    반도체 층과, 상기 반도체 층 상의 적어도 일부 영역에 배치된 도전 층을 포함하고,
    상기 제1 컨택홀에서 상기 도전 층의 적어도 일부는 제거된 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제1 컨택홀에서 상기 제3 커패시터 전극은 상기 제1 액티브 패턴에 포함된 상기 반도체 층의 상면 및 상기 도전 층의 측면과 접촉하는 디스플레이 장치.
  4. 제1항에 있어서,
    상기 제3 커패시터 전극의 일부는 상기 제2 커패시터 전극과 중첩된 영역 이외의 영역 중 상기 제1 커패시터 전극과 중첩된 영역에 위치하는 디스플레이 장치.
  5. 제1항에 있어서,
    상기 제3 커패시터 전극은 상기 구동 트랜지스터의 게이트 전극과 연결된 디스플레이 장치.
  6. 제5항에 있어서,
    상기 제1 컨택홀은 상기 제3 커패시터 전극과 상기 구동 트랜지스터의 상기 게이트 전극이 연결된 영역 이외의 영역에 위치하는 디스플레이 장치.
  7. 제1항에 있어서,
    상기 제2 커패시터 전극은,
    반도체 층과, 상기 반도체 층 상의 전체 영역에 배치된 도전 층을 포함하는 디스플레이 장치.
  8. 제1항에 있어서,
    상기 제1 커패시터 전극은 상기 제2 커패시터 전극과 전기적으로 연결된 디스플레이 장치.
  9. 제1항에 있어서,
    상기 다수의 서브픽셀들 각각은,
    상기 제2 커패시터 전극이 배치된 층과 동일한 층에 배치되고, 상기 제2 커패시터 전극과 연결된 제2 액티브 패턴; 및
    상기 제3 커패시터 전극이 배치된 층과 동일한 층에 배치되고, 상기 제1 커패시터 전극과 중첩된 영역에 위치하는 제2 컨택홀을 통해 상기 제1 커패시터 전극 및 상기 제2 액티브 패턴과 전기적으로 연결된 전극 연결 패턴을 더 포함하는 디스플레이 장치.
  10. 제9항에 있어서,
    상기 제2 액티브 패턴은,
    반도체 층과, 상기 반도체 층 상의 적어도 일부 영역에 배치된 도전 층을 포함하고,
    상기 제2 컨택홀에서 상기 도전 층의 적어도 일부는 제거된 디스플레이 장치.
  11. 제10항에 있어서,
    상기 제2 컨택홀에서 상기 전극 연결 패턴은 상기 제2 액티브 패턴에 포함된 상기 반도체 층의 상면 및 상기 도전 층의 측면과 접촉하는 디스플레이 장치.
  12. 제9항에 있어서,
    상기 전극 연결 패턴은 상기 제2 컨택홀의 적어도 일부와 중첩하는 제3 컨택홀을 통해 상기 발광 소자와 전기적으로 연결된 디스플레이 장치.
  13. 제9항에 있어서,
    상기 제2 커패시터 전극은 상기 제2 컨택홀과 상기 구동 트랜지스터 사이에 위치하는 디스플레이 장치.
  14. 다수의 서브픽셀들이 배치된 디스플레이 패널을 포함하고,
    상기 다수의 서브픽셀들 각각은,
    발광 소자;
    상기 발광 소자와 전기적으로 연결된 구동 트랜지스터; 및
    상기 구동 트랜지스터와 전기적으로 연결된 스토리지 커패시터를 포함하며,
    상기 스토리지 커패시터는,
    제1 커패시터 전극;
    상기 제1 커패시터 전극 상에 위치하고, 상기 제1 커패시터 전극과 중첩된 영역의 일부 영역에 위치하는 제2 커패시터 전극; 및
    상기 제2 커패시터 전극 상에 위치하고, 일부분은 상기 제2 커패시터 전극과 중첩된 영역에 위치하며, 나머지 부분은 상기 제2 커패시터 전극과 중첩된 영역 이외의 영역 중 상기 제1 커패시터 전극과 중첩된 영역에 위치하는 제3 커패시터 전극을 포함하는 디스플레이 장치.
  15. 제14항에 있어서,
    상기 다수의 서브픽셀들 각각은,
    상기 제1 커패시터 전극과 중첩된 영역에 위치하고, 상기 제3 커패시터 전극과 중첩된 영역에 위치하는 적어도 하나의 컨택홀을 더 포함하는 디스플레이 장치.
  16. 제15항에 있어서,
    상기 제2 커패시터 전극은 상기 적어도 하나의 컨택홀과 상기 구동 트랜지스터 사이에 위치하는 디스플레이 장치.
  17. 제15항에 있어서,
    상기 다수의 서브픽셀들 각각은,
    상기 제2 커패시터 전극이 배치된 층과 동일한 층에 배치되고, 상기 적어도 하나의 컨택홀과 중첩된 영역을 포함하는 영역에 배치된 액티브 패턴을 더 포함하는 디스플레이 장치.
  18. 제17항에 있어서,
    상기 액티브 패턴은,
    상기 적어도 하나의 컨택홀에 전체적으로 배치된 반도체 층과, 상기 반도체 층 상에서 상기 적어도 하나의 컨택홀의 외곽을 따라 배치된 도전 층을 포함하는 디스플레이 장치.
  19. 기판;
    상기 기판 상에 위치하는 제1 커패시터 전극;
    상기 제1 커패시터 전극 상에 위치하고, 상기 제1 커패시터 전극과 중첩된 영역의 일부 영역에 배치되며, 상기 제1 커패시터 전극과 전기적으로 연결된 제2 커패시터 전극; 및
    상기 제2 커패시터 전극 상에 위치하고, 적어도 일부분이 상기 제2 커패시터 전극과 중첩된 영역 이외의 영역 중 상기 제1 커패시터 전극과 중첩된 영역에 배치된 제3 커패시터 전극
    을 포함하는 디스플레이 장치.
  20. 제19항에 있어서,
    상기 제2 커패시터 전극이 배치된 층과 동일한 층에 배치되고, 상기 제1 커패시터 전극과 중첩된 영역에 위치하는 컨택홀을 통해 상기 제3 커패시터 전극과 전기적으로 연결된 액티브 패턴을 더 포함하는 디스플레이 장치.
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