KR20220061419A - 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치 - Google Patents

유기발광 표시패널 및 이를 포함하는 유기발광 표시장치 Download PDF

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Abstract

본 발명의 실시예들은, 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치에 관한 것으로서, 더욱 상세하게는, 제1 액티브층, 제1 게이트 전극 및 제1 전극 패턴을 포함하는 박막 트랜지스터, 박막 트랜지스터 상에 배치된 제1 절연막, 제1 절연막 상에 배치된 도전 패턴, 도전 패턴 상에 배치된 제2 절연막, 제2 절연막 상에 배치되고, 제1 전극 패턴과 전기적으로 연결된 제1 전극 및 제1 전극의 상면의 일부를 노출하는 뱅크를 포함하고, 제1 전극과 도전 패턴은 스토리지 커패시터의 전극이며, 도전 패턴은 뱅크와 미 중첩된 제1 전극의 상면과 중첩됨으로써, 고 용량인 스토리지 커패시터를 포함하는 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치를 제공할 수 있다.

Description

유기발광 표시패널 및 이를 포함하는 유기발광 표시장치{ORGANIC LIGHT EMITTING DISPLAY PANEL AND ORGANIC LIGHT EMITTING DISPLAY DEVICE COMPRISING THE SAME}
본 발명의 실시예들은 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치에 관한 것이다.
다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 음극선관(CRT)의 단점인 무게와 부피를 줄일 수 있는 평판 표시 장치로 유기 발광층의 발광량을 제어하여 영상을 표시하는 유기발광 표시장치 등이 각광받고 있다. 유기발광 표시장치는 전극 사이의 얇은 발광층을 이용한 자발광 소자로 박막화가 가능하다는 장점을 갖고 있다.
이러한 유기발광 표시장치는 유기발광 표시패널 내에 구비되는 다수의 서브픽셀로 구성된 다수의 픽셀들이 배열되어 화상을 표시한다.
각 서브픽셀은 유기발광소자와, 유기발광소자를 구동하는 회로부를 포함한다. 회로부는 스캔 신호를 공급하는 게이트라인, 데이터 신호를 공급하는 데이터라인, 전원 신호를 공급하는 전원라인 사이에 접속된 적어도 2개의 박막 트랜지스터와 스토리지 커패시터로 구성되어 유기발광소자를 구동한다.
한편, 유기발광 표시장치의 고해상도를 실현시키기 위해서는 단위 면적당 픽셀 영역의 수를 늘려야 하며, 이는 곧 하나의 서브 픽셀 영역의 크기가 작아짐을 의미한다. 하나의 서브 픽셀 영역의 크기가 작아지는 경우, 이를 구성하는 구성 요소의 크기가 작아짐으로써, 스토리지 커패시터의 면적이 작아지게 되며, 이는 곧 스토리지 커패시터의 용량의 저하를 의미한다.
스토리지 커패시터의 전극의 면적을 증가시켜 스토리지 커패시터의 용량을 증가시킬 수 있으나, 스토리지 전극의 면적이 증가함에 따라 실제 서브 픽셀 영역이 작아지게 되어 서브픽셀을 설계하는데 어려움이 있다.
따라서, 제한된 서브 픽셀 영역 내에서 고 용량의 스토리지 커패시터를 제공할 수 있는 구조를 갖는 유기발광 표시장치를 제공할 필요가 있다.
본 발명의 실시예들은 스토리지 커패시터 전극들이 발광영역의 면적보다 넓게 설계됨으로써, 고 해상도의 표시장치에서도 서브픽셀의 설계의 어려움 없이 고 용량을 갖는 스토리지 커패시터를 포함하는 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치에 관한 것이다.
또한, 본 발명의 실시예들은, 다수의 신호라인 사이의 간격 또는 신호라인과 차광층 사이의 간격을 줄이지 않고도 고 용량을 갖는 스토리지 커패시터를 구현할 수 있으므로, 공정의 어려움으로 인해 기인하는 불량률을 낮출 수 있는 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치에 관한 것이다.
일 측면에서, 본 발명의 실시예들은 적어도 하나의 박막 트랜지스터 및 적어도 하나의 스토리지 커패시터를 포함하는 유기발광 표시장치는, 기판 상에 배치되고, 제1 액티브층, 제1 게이트 전극 및 제1 전극 패턴을 포함하는 박막 트랜지스터, 박막 트랜지스터 상에 배치된 제1 절연막, 제1 절연막 상에 배치된 도전 패턴, 도전 패턴 상에 배치된 제2 절연막, 제2 절연막 상에 배치되고, 제1 전극 패턴과 전기적으로 연결된 제1 전극 및 제1 전극의 상면의 일부를 노출하는 뱅크를 포함하고, 제1 전극과 도전 패턴은 스토리지 커패시터의 전극이며, 도전 패턴은 뱅크와 미 중첩된 제1 전극의 상면과 중첩된 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치를 제공할 수 있다.
다른 측면에서, 본 발명의 실시예들은 액티브 영역 및 상기 액티브 영역을 둘러싸는 넌 액티브 영역을 포함하고, 상기 액티브 영역에 적어도 하나의 제1 박막 트랜지스터 및 적어도 하나의 스토리지 커패시터를 포함하는 유기발광 표시패널은, 기판 상에 배치되고, 제1 액티브층, 제1 게이트 전극 및 제1 전극 패턴을 포함하는 박막 트랜지스터, 박막 트랜지스터 상에 배치된 제1 절연막, 제1 절연막 상에 배치된 도전 패턴, 도전 패턴 상에 배치된 제2 절연막, 제2 절연막 상에 배치되고, 제1 전극 패턴과 전기적으로 연결된 제1 전극, 제1 전극의 상면의 일부를 노출하는 뱅크, 제1 전극 상에 배치되고 발광층을 포함하는 유기층 및 유기층 상에 배치된 제2 전극을 포함하고, 제1 전극과 도전 패턴은 스토리지 커패시터의 전극이며, 도전 패턴은 뱅크와 미 중첩된 제1 전극의 상면과 중첩된 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 스토리지 커패시터 전극들이 발광영역의 면적보다 넓게 설계됨으로써, 고 해상도의 표시장치에서도 서브픽셀의 설계의 어려움 없이 감소 없이 고 용량을 갖는 스토리지 커패시터를 포함하는 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 다수의 신호라인 사이의 간격 또는 신호라인과 차광층 사이의 간격을 줄이지 않고도 고 용량을 갖는 스토리지 커패시터를 구현할 수 있으므로, 공정의 어려움으로 인해 기인하는 불량률을 낮출 수 있는 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 유기발광 표시장치의 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 유기발광 표시장치의 서브픽셀의 등가회로이다.
도 3은 본 발명의 실시예들에 따른 유기발광 표시장치에 포함되는 하나의 서브픽셀을 나타낸 평면도이다.
도 4는 도 3의 A-B 및 C-D를 따라 절단한 단면도이다.
도 5 내지 도 15는 본 발명의 실시예에 따른 유기발광 표시장치의 서브픽셀들을 형성하는 단계를 도시한 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 유기발광 표시장치(100)의 시스템 구성도이다.
도 1을 참조하면, 본 실시예들에 따른 유기발광 표시장치(100)는, 다수의 데이터라인(DL) 및 다수의 게이트라인(GL)이 배치되고, 다수의 데이터라인(DL) 및 다수의 게이트라인(GL)과 연결되는 다수의 서브픽셀(SP)이 배열된 표시패널(110)과, 표시패널(110)을 구동하기 위한 구동회로를 포함할 수 있다.
구동회로는, 기능적으로 볼 때, 다수의 데이터라인(DL)을 구동하는 데이터 구동회로(120)와, 다수의 게이트라인(GL)을 구동하는 게이트 구동회로(130)와, 데이터 구동회로(120) 및 게이트 구동회로(130)를 제어하는 컨트롤러(140) 등을 포함할 수 있다.
표시패널(110)에서 다수의 데이터라인(DL) 및 다수의 게이트라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 데이터라인(DL)은 행(Row) 또는 열(Column)으로 배치될 수 있고, 다수의 게이트라인(GL)은 열(Column) 또는 행(Row)으로 배치될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 데이터라인(DL)은 행(Row)으로 배치되고, 다수의 게이트라인(GL)은 열(Column)로 배치되는 것으로 가정한다.
컨트롤러(140)는, 데이터 구동회로(120) 및 게이트 구동회로(130)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여, 데이터 구동회로(120) 및 게이트 구동회로(130)를 제어한다.
이러한 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
전술한 컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 입력된 입력 영상 데이터를 데이터 구동회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하는 것 이외에, 데이터 구동회로(120) 및 게이트 구동회로(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력 받아, 각종 제어 신호들을 생성하여 데이터 구동회로(120) 및 게이트 구동회로(130)로 출력한다.
예를 들어, 컨트롤러(140)는, 게이트 구동회로(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다. 여기서, 게이트 스타트 펄스(GSP)는 게이트 구동회로(130)를 구성하는 하나 이상의 게이트 드라이버 집적회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적회로에 공통으로 입력되는 클럭 신호로서, 스캔신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적회로의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다. 여기서, 소스 스타트 펄스(SSP)는 데이터 구동회로(120)를 구성하는 하나 이상의 소스-드라이버 집적회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스-드라이버 집적회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동회로(120)의 출력 타이밍을 제어한다.
이러한 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(140)는, 데이터 구동회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 구동회로(120)는, 컨트롤러(140)로부터 영상 데이터(DATA)를 입력 받아 다수의 데이터라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터라인(DL)을 구동한다. 여기서, 데이터 구동회로(120)는 소스 구동회로라고도 한다.
데이터 구동회로(120)는, 적어도 하나의 소스-드라이버 집적회로(S-DIC: Source-Driver Integrated Circuit)를 포함하여 구현될 수 있다. 각 소스-드라이버 집적회로(S-DIC)는, 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 각 소스-드라이버 집적회로(S-DIC)는, 경우에 따라서, 아날로그-디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스-드라이버 집적회로(S-DIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스-드라이버 집적회로(S-DIC)는, 표시패널(110)에 연결된 소스-회로필름 상에 실장 되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
게이트 구동회로(130)는, 다수의 게이트라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트라인(GL)을 순차적으로 구동한다. 여기서, 게이트 구동회로(130)는 스캔 구동회로라고도 한다.
게이트 구동회로(130)는, 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
게이트 구동회로(130)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 게이트 구동회로(130)는 다수의 게이트 드라이버 집적회로(G-DIC)로 구현되어 표시패널(110)과 연결된 게이트-회로필름 상에 실장 되는 칩 온 필름(COF) 방식으로 구현될 수도 있다.
게이트 구동회로(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트라인(GL)로 순차적으로 공급한다.
데이터 구동회로(120)는, 게이트 구동회로(130)에 의해 특정 게이트라인이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터라인(DL)로 공급한다.
데이터 구동회로(120)는, 표시패널(110)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 구동회로(130)는, 표시패널(110)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
표시패널(110)에 배치된 다수의 게이트라인(GL)은 다수의 스캔라인(SCL), 다수의 센스라인(SCL) 및 다수의 발광제어라인(EML)을 포함할 수 있다. 스캔라인(SCL), 센스라인(SCL) 및 발광제어라인(EML)은 서로 다른 종류의 트랜지스터들(스캔 트랜지스터, 센스 트랜지스터, 발광제어 트랜지스터)의 게이트 노드로 서로 다른 종류의 게이트 신호(스캔신호, 센스신호, 발광제어신호)를 전달하는 배선들이다. 이하, 도 2를 참조하여 설명한다.
본 실시예들에 따른 유기발광 표시장치(100)가 OLED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자로서 포함할 수 있다.
다만, 본 발명이 이에 한정되는 것은 아니며, 본 실시예들에 따른 유기발광 표시장치(100)는 퀀텀닷(Quantom Dot)으로 만들어진 발광소자를 포함할 수 있다. 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED(Micro Light Emitting Diode)를 발광소자로서 포함할 수도 있다.
도 2는 본 발명의 실시예들에 따른 유기발광 표시장치(100)의 서브픽셀(SP)의 등가회로이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 유기발광 표시장치(100)에서, 각 서브픽셀(SP)은, 발광소자(ED)와, 발광소자(ED)로 흐르는 전류를 제어하는 구동 트랜지스터(DRT)와, 데이터 전압(Vdata)을 구동 트랜지스터(DRT)로 전달하는 스캔 트랜지스터(SCT)와, 초기화 동작을 위한 센스 트랜지스터(SENT)와, 발광 제어를 위한 발광제어 트랜지스터(EMT)와, 일정 기간 동안 전압 유지를 위한 스토리지 커패시터(Cst) 등을 포함할 수 있다.
발광소자(ED)는 제1 전극(E1) 및 제2 전극(E2)과, 제1 전극(E1) 및 제2 전극(E2) 사이에 위치하는 발광층(EL)을 포함한다. 발광소자(ED)의 제1 전극(E1)은 애노드 전극 또는 캐소드 전극일 수 있고, 제2 전극(E2)은 캐소드 전극 또는 애노드 전극일 수 있다. 발광소자(ED)는 일 예로, 유기발광다이오드(OLED), 발광다이오드(LED), 퀀텀닷 발광소자 등일 수 있다.
발광소자(ED)의 제2 전극(E2)은 공통 전극일 수 있다. 이 경우, 발광소자(ED)의 제2 전극(E2)에는 기저 전압(EVSS)이 인가될 수 있다. 여기서, 기저 전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압과 유사한 전압일 수 있다.
구동 트랜지스터(DRT)는 발광소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)을 포함한다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드에 해당하는 노드로서, 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 발광소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동 전압(EVDD)이 인가되는 노드로서, 구동 전압(EVDD)을 공급하는 구동라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다. 아래에서는, 설명의 편의를 위하여, 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드이고, 제3노드(N3)는 드레인 노드인 것을 예로 들어 설명할 수 있다.
스캔 트랜지스터(SCT)는 게이트라인(GL)의 일종인 다수의 스캔라인(SCL) 중 대응되는 스캔라인(SCL)에서 공급되는 스캔신호(SCAN)에 응답하여, 구동 트랜지스터(DRT)의 제1 노드(N1)와 다수의 데이터라인(DL) 중 대응되는 데이터라인(DL) 간의 연결을 제어할 수 있다.
스캔 트랜지스터(SCT)의 드레인 노드 또는 소스 노드는 해당 데이터라인(DL)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 게이트 노드는 게이트라인(GL)의 한 종류인 스캔라인(SCL)과 전기적으로 연결되어 스캔신호(SCAN)를 인가 받을 수 있다.
스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔신호(SCAN)에 의해 턴-온 되어, 해당 데이터라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.
스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔신호(SCAN)에 의해 턴-온 되고, 턴-오프 레벨 전압의 스캔신호(SCAN)에 의해 턴-오프 된다. 여기서, 스캔 트랜지스터(SCT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 스캔 트랜지스터(SCT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.
센스 트랜지스터(SENT)는, 게이트라인(GL)의 일종인 다수의 센스라인(SENL) 중 대응되는 센스라인(SENL)에서 공급되는 센스신호(SENSE)에 응답하여, 발광소자(ED)의 제1 전극(E1)에 전기적으로 연결된 구동 트랜지스터(DRT)의 제2 노드(N2)와 다수의 기준라인(RVL) 중 대응되는 기준라인(RVL) 간의 연결을 제어할 수 있다.
센스 트랜지스터(SENT)의 드레인 노드 또는 소스 노드는 기준라인(RVL)에 전기적으로 연결될 수 있다. 센스 트랜지스터(SENT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제2 노드(N2)에 전기적으로 연결될 수 있으며, 발광소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수 있다. 센스 트랜지스터(SENT)의 게이트 노드는 게이트라인(GL)의 일종인 센스라인(SENL)과 전기적으로 연결되어 센스신호(SENSE)를 인가 받을 수 있다.
센스 트랜지스터(SENT)는 턴-온 되어, 기준라인(RVL)에서 공급된 기준전압(Vref)을 구동 트랜지스터(DRT)의 제2 노드(N2)에 인가해줄 수 있다.
센스 트랜지스터(SENT)는 턴-온 레벨 전압의 센스신호(SENSE)에 의해 턴-온 되고, 턴-오프 레벨 전압의 센스신호(SENSE)에 의해 턴-오프 된다. 여기서, 센스 트랜지스터(SENT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 센스 트랜지스터(SENT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.
발광제어 트랜지스터(EMT)는 게이트라인(GL)의 일종인 다수의 발광제어라인(EML) 중 대응되는 발광제어라인(EML)에서 공급되는 발광제어신호(EM)에 응답하여, 구동 트랜지스터(DRT)의 제3 노드(N3)와 다수의 구동라인(DVL) 중 대응되는 구동라인(DVL) 간의 연결을 제어할 수 있다. 즉, 도 2에 도시된 바와 같이, 발광제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제3 노드(N3)와 구동라인(DVL) 사이에 전기적으로 연결될 수 있다.
발광제어 트랜지스터(EMT)의 드레인 노드 또는 소스 노드는 구동라인(DVL)에 전기적으로 연결될 수 있다. 발광제어 트랜지스터(EMT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제3 노드(N3)에 전기적으로 연결될 수 있다. 발광제어 트랜지스터(EMT)의 게이트 노드는 게이트라인(GL)의 일종인 발광제어라인(EML)과 전기적으로 연결되어 발광제어신호(EM)를 인가 받을 수 있다.
이와 다르게, 발광제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 발광소자(ED)의 제1 전극(E1) 간의 연결을 제어할 수도 있다. 즉, 도 2에 도시된 바와 다르게, 발광제어 트랜지스터(EMT)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 발광소자(ED) 사이에 전기적으로 연결될 수 있다.
발광제어 트랜지스터(EMT)는 턴-온 레벨 전압의 발광제어신호(EM)에 의해 턴-온 되고, 턴-오프 레벨 전압의 발광제어신호(EM)에 의해 턴-오프 된다. 여기서, 발광제어 트랜지스터(EMT)가 n 타입인 경우, 턴-온 레벨 전압은 하이 레벨 전압이고, 턴-오프 레벨 전압은 로우 레벨 전압일 수도 있다. 발광제어 트랜지스터(EMT)가 p 타입인 경우, 턴-온 레벨 전압은 로우 레벨 전압이고 턴-오프 레벨 전압은 하이 레벨 전압일 수도 있다.
스토리지 커패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지해줄 수 있다.
스토리지 커패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 커패시터(Internal Capacitor)인 기생 커패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 커패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광제어트랜지스터(EMT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광제어트랜지스터(EMT) 모두가 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 발광제어트랜지스터(EMT) 중 적어도 하나는 n 타입 트랜지스터(또는 p 타입 트랜지스터)이고 나머지는 p 타입 트랜지스터(또는 n 타입 트랜지스터)일 수 있다.
도 2에 예시된 각 서브픽셀 구조는 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 커패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 3은 본 발명의 실시예들에 따른 유기발광 표시장치에 포함되는 하나의 서브픽셀을 나타낸 평면도이다.
도 3을 참조하면, 본 발명의 유기발광 표시장치는 적어도 하나의 서브픽셀(SP)을 포함하는 액티브 영역 및 액티브 영역을 둘러싸고 패드부를 포함하는 넌 액티브 영역을 포함할 수 있다.
하나의 서브픽셀(SP)은 다수의 박막 트랜지스터(T1, T2, T3, T4), 적어도 하나의 스토리지 커패시터(Cst) 및 유기발광소자를 포함할 수 있다. 또한, 서브픽셀(SP)은 유기발광소자로부터 발광된 광이 발광되는 발광영역(EA) 및 광이 발광되지 않는 비 발광영역을 포함할 수 있다. 비 발광영역은 발광영역(EA)을 둘러싸도록 배치될 수 있다.
다수의 박막 트랜지스터 및 다수의 신호라인들이 배치된 영역을 서브픽셀(SP)의 회로영역이라고 할 때, 발광영역(EA)의 일부는 회로영역의 일부와 중첩될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 경우에 따라서는, 발광영역(EA)과 회로영역이 미 중첩될 수도 있다.
후술하는 설명에서는 설명의 편의를 위하여, 후술하는 설명에서는 서브픽셀(SP) 내에서 발광영역(EA)의 일부와 회로영역의 일부가 중첩되는 구조를 중심으로 설명한다. 여기서, 발광영역(EA)과 미 중첩된 회로영역은 비 발광영역에 포함될 수 있다.
다수의 박막 트랜지스터(T1, T2, T3, T4) 각각은 도 2에 도시된 트랜지스터들 중 어느 하나일 수 있다. 예를 들면, 제1 박막 트랜지스터(T1)는 도 2의 구동 트랜지스터(DRT)일 수 있고, 제2 박막 트랜지스터(T2)는 발광제어 트랜지스터(EMT)일 수 있으며, 제3 박막 트랜지스터(T3)는 스캔 트랜지스터(SCT)일 수 있고, 제4 박막 트랜지스터(T4)는 센스 트랜지스터(SENT)일 수 있다. 다만 이는 일 예일 뿐이며, 다수의 박막 트랜지스터(T1, T2, T3, T4) 각각이 도 2에 도시된 트랜지스터들 중 어느 하나로 선택되는 것이면 충분하다.
후술하는 설명에는 설명의 편의를 위하여, 제1 박막 트랜지스터(T1)는 도 2의 구동 트랜지스터(DRT)일 수 있고, 제2 박막 트랜지스터(T2)는 발광제어 트랜지스터(EMT)일 수 있으며, 제3 박막 트랜지스터(T3)는 스캔 트랜지스터(SCT)일 수 있고, 제4 박막 트랜지스터(T4)는 센스 트랜지스터(SENT)인 구성을 중심으로 설명한다.
각각의 박막 트랜지스터는 적어도 하나의 신호라인과 연결될 수 있다.
구체적으로, 도 3에 도시된 바와 같이, 하나의 서브픽셀(SP)에는 다수의 신호라인이 배치될 수 있다. 예를 들면, 제1 방향으로 연장되고 서로 이격된 제1 신호라인(311) 및 제2 신호라인(312)이 배치될 수 있다. 그리고, 제1 방향과 교차하는 방향인 제2 방향으로 연장되고 서로 이격된 제3 신호라인(313), 제4 신호라인(314), 제5 신호라인(315), 제6 신호라인(316) 및 제7 신호라인(317)을 포함할 수 있다.
여기서, 제1 신호라인(311)은 도 2의 구동라인(DVL)일 수 있고, 제2 신호라인(312)은 데이터라인(DL)일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제1 신호라인(311)은 데이터라인(DL) 또는 도 2에서 설명된 기저전압(EVSS)이 인가되는 신호라인일 수도 있다.
또한, 제3 신호라인(313)은 컨택홀(313a)을 통해 구동라인(DVL)과 접촉됨으로써, 구동라인(DVL)과 전기적으로 연결되는 신호라인(예를 들면, 제2 구동 라인)일 수 있고, 제4 신호라인(314)은 도 2의 발광제어라인(EML)일 수 있으며, 제5 신호라인(315)은 스캔라인(SCL)일 수 있고, 제6 신호라인(316)은 센스라인(SCL)일 수 있다. 또한, 도면에는 도시되어 있지 않지만, 제7 신호라인(317)은 제1 방향으로 연장되는 기준라인(RVL)과 전기적으로 연결되는 연결신호라인일 수 있다.
여기서, 제1 및 제2 신호라인(311, 312)는 동일 층에 배치될 수 있고, 제3 내지 제7 신호라인(313, 314, 315, 316, 317)은 서로 동일 층에 배치되며 제1 및 제2 신호라인(311, 312)과는 상이한 층에 배치될 수 있다.
제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)는 제1 액티브층(330)을 공유함으로써, 전기적으로 연결될 수 있다.
구체적으로, 제1 박막 트랜지스터(T1)는 제1 액티브층(330), 제1 게이트 전극(340), 제1 전극 패턴(350)을 포함할 수 있다.
제1 액티브층(330)의 일부는 차광층(320)과 중첩될 수 있다. 여기서, 차광층(320)은 제1 액티브층(330)의 하부에 배치될 수 있다.
차광층(320)은 제1 및 제2 신호라인(311, 312)과 동일 층에 배치될 수 있다. 또한, 서브픽셀(SP) 내에서 차광층(320)은 제1 신호라인(311)과 제2 신호라인(312)과 서로 이격되고, 제1 신호라인(311)과 제2 신호라인(312) 사이의 영역에 배치될 수 있다.
또한, 제1 액티브층(330)의 일부는 제1 게이트 전극(340)과 중첩될 수 있다.
제1 게이트 전극(340)과 중첩된 제1 액티브층(330)의 영역은 제1 박막 트랜지터(T1)의 채널 영역일 수 있다.
또한, 제1 액티브층(330)은 도체화된 영역을 포함하고, 도체화된 영역의 일부 영역은 컨택홀을 통해 제1 전극 패턴(350)과 접촉될 수 있다. 제1 전극 패턴(350)은 제3 신호라인(313)과 동일층에 배치되고, 제3 신호라인(313)과 이격될 수 있다.
제1 전극 패턴(350)은 컨택홀을 통해 유기발광소자의 제1 전극(380)과 전기적으로 연결될 수 있다.
제1 전극(380)의 상면의 일부는 뱅크(306)와 중첩될 수 있으며, 뱅크(306)와 미 중첩된 제1 전극(380)의 상면이 위치한 영역은 서브픽셀(SP)의 발광영역(EA)에 해당할 수 있다.
제2 박막 트랜지스터(T2)는 제1 액티브층(330), 제2 게이트 전극(342)을 포함할 수 있다. 제2 박막 트랜지스터(T2)에 포함되는 제1 액티브층(330)은 제1 박막 트랜지스터(T1)의 제1 액티브층(330)과 동일 구성일 수 있다.
제1 액티브층(330) 상에는, 제1 액티브층(330)의 일부 영역과 중첩된 제2 박막 트랜지스터(T2)의 제2 게이트 전극(342)이 배치될 수 있다. 제2 게이트 전극(342)은 제1 박막 트랜지스터(T1)의 제1 게이트 전극(340)과 이격될 수 있다.
제2 게이트 전극(342)은, 제2 게이트 전극(342) 상에 배치된 제4 신호라인(314)과 컨택홀을 통해 전기적으로 연결될 수 있다.
제2 게이트 전극(342)과 중첩된 제1 액티브층(330)의 영역은 제2 박막 트랜지스터(T2)의 채널 영역일 수 있다.
즉, 제1 액티브층(330)은 제1 박막 트랜지스터(T1)의 채널 영역과 제2 박막 트랜지스터(T2)의 채널 영역을 포함할 수 있다.
제1 박막 트랜지스터(T1)의 채널 영역과 제2 박막 트랜지스터(T2)의 채널 영역을 제외한 나머지 제1 액티브층(330)의 영역은 도체화된 영역일 수 있다.
이러한 제1 액티브층(330)의 도체화된 영역 중 일부 영역은 제3 신호라인(313)과 전기적으로 연결될 수 있다.
제3 박막 트랜지스터(T3)는 제2 액티브층(335), 제3 게이트 전극(343), 제2 전극 패턴(355) 및 제3 전극 패턴(356)을 포함할 수 있다. 여기서, 제2 전극 패턴(355)과 제3 전극 패턴(356)은 제3 박막 트랜지스터(T3)의 소스 전극과 드레인 전극 중 하나로 선택될 수 있다.
제3 박막 트랜지스터(T3)의 제2 액티브층(335)의 일부는 차광층(320)의 일부와 중첩될 수 있다. 차광층(320)은 제2 액티브층(335)의 하부에 배치될 수 있다.
제2 액티브층(335) 상에는 제3 게이트 전극(343)이 배치될 수 있다.
제3 게이트 전극(343)의 일부는 컨택홀에서 제5 신호라인(315)의 일부와 접촉될 수 있다. 이에, 제3 게이트 전극(343)과 제5 신호라인(315)은 전기적으로 연결될 수 있다.
제3 게이트 전극(343)과 중첩된 제2 액티브층(335)의 영역은 제3 박막 트랜지스터(T3)의 채널 영역일 수 있다.
또한, 제2 액티브층(335)은 도체화된 영역을 포함할 수 있다. 예를 들면, 제2 액티브층(335)은 채널 영역을 제외한 나머지 영역이 도체화된 영역일 수 있다. 제2 액티브층(335)의 도체화된 영역 중 일부 영역은 서로 이격된 제2 전극 패턴(355) 및 제3 전극 패턴(356) 각각과 전기적으로 연결될 수 있다.
여기서, 제2 전극 패턴(355)과 제3 전극 패턴(356)은 제5 신호라인(315)과 동일 층에 배치될 수 있다.
제2 전극 패턴(355)은 제1 박막 트랜지스터(T1)의 제1 게이트 전극(340)과 전기적으로 연결될 수 있다.
제3 전극 패턴(356)은 제2 신호라인(312)과 전기적으로 연결될 수 있다.
또한, 제2 전극 패턴(355) 상에는 하나의 도전 패턴(360)이 배치될 수 있다. 도전 패턴(360)은 제2 전극 패턴(355)과 전기적으로 연결될 수 있다. 또한, 제2 전극 패턴(355)은, 제2 전극 패턴(355) 하부에 배치된 차광층(320)과 전기적으로 연결될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도전 패턴(360)은 유기발광소자의 제1 전극(380)과 제2 전극 패턴(355) 사이의 층에 배치될 수 있다.
도전 패턴(360)의 일부는 제1 전극(380)의 일부와 중첩될 수 있다. 도전 패턴(360)과 제1 전극(380) 각각은 스토리지 커패시터(Cst)의 전극 역할을 할 수 있다.
또한, 도전 패턴(360)은 발광영역(EA)의 전체 영역과 중첩될 수 있다.
이러한 도전 패턴(360)의 면적은 제1 전극(380)의 면적보다 작고, 발광영역(EA)의 면적보다 클 수 있다.
본 발명의 실시예에 따른 유기발광 표시장치는 도전 패턴(360)과 제1 전극(380) 각각이 스토리지 커패시터(Cst)의 전극 역할을 함으로써, 발광영역(EA)의 면적보다 넓은 영역에서 스토리지 커패시터(Cst)를 확보할 수 있으므로, 한정된 영역(한정된 서브픽셀의 면적)에서도 높은 수준의 스토리지 커패시터(Cst)의 용량을 달성할 수 있다.
한편, 도 3에 도시된 바와 같이, 도전 패턴(360)은 제1 박막 트랜지스터(T1)의 제1 게이트 전극(340)의 전체와 중첩되고, 제1 전극 패턴(350)의 일부 또는 전체와 중첩될 수 있다. 또한, 도전 패턴(360)은 제1 및 제2 박막 트랜지스터(T1, T2)의 제1 액티브층(330)의 전체와 중첩될 수 있다.
그리고, 도전 패턴(360)은 제2 박막 트랜지스터(T2)의 제2 게이트 전극(342)의 일부 또는 전체와 중첩될 수 있다.
또한, 도전 패턴(360)은 제3 신호라인(313), 제4 신호라인(314) 각각의 일부와도 중첩될 수 있다.
또한, 도전 패턴(360)의 일부는 제3 박막 트랜지스터(T3)의 제2 액티브층(335)의 일부 및 제2 전극 패턴(355)의 일부와 중첩될 수 있다.
또한, 도전 패턴(360)의 일부는 차광층(320)의 일부와도 중첩될 수 있다.
그리고, 도전 패턴(360)은 발광영역(EA)과 발광영역(EA)을 둘러싸는 비 발광영역을 정의 하는 뱅크(306)의 일부와 중첩될 수 있다.
일반적인 유기발광 표시장치에서는 차광층(320)과 차광층(320) 상에 배치되는 액티브 물질 층 및 액티브 물질 층 상에 배치된 게이트 전극 물질 층 등을 이용하여 스토리지 커패시터(Cst)를 형성하였다.
그리고, 일반적인 유기발광 표시장치에서는, 커패시터(Cst)의 전극인 차광층(320)의 크기를 증가시키는 방법을 통해, 스토리지 커패시터(Cst)의 용량을 늘릴 수 있다.
한편, 차광층(320)은 제1 및 제2 신호라인(311, 312)과 동일 공정으로 형성될 수 있는데, 차광층(320)의 크기가 커지게 되면 차광층(320)과 제1 신호 라인(311) 사이의 이격 거리와, 차광층(320)과 제2 신호 라인(312) 사이의 이격 거리가 매우 짧아지게 되므로 차광층과 제1 및 제2 신호라인(311, 312)을 형성하는 데 어려움이 있다.
또한, 차광층(320), 액티브 물질 층 및 게이트 전극 물질 층 등의 구성을 이용하여 스토리지 커패시터(Cst)를 형성하는 경우, 스토리지 커패시터(Cst)가 회로영역에만 배치될 수 있다. 이 경우, 스토리지 커패시터(Cst)의 용량을 늘리기 위해 스토리지 커패시터(Cst)의 전극에 해당하는 각 구성의 크기를 크게 할 수록, 회로영역의 크기가 늘어나게 되므로, 고해상도의 유기발광 표시장치를 구현하는데 어려움이 있다. 또한, 회로영역의 발광영역(EA)의 크기가 줄어들게 되는 문제가 있다.
그러나, 본 발명의 실시예에서는 도전 패턴(360)과 유기발광소자의 제1 전극(380) 각각이 스토리지 커패시터(Cst)의 전극으로 활용될 수 있다.
도전 패턴(360)과 제1 전극(380)은 발광영역(EA) 전체와, 발광영역(EA)을 둘러싸는 비 발광영역의 일부까지 배치됨으로써, 고 용량의 스토리 커패시터(Cst)를 구현할 수 있다.
또한, 차광층(320)의 면적을 확장하여 스토리지 커패시터(Cst)를 구현하지 않아도 되므로, 차광층(320), 제1 신호라인(311) 및 제2 신호라인(312)을 형성하는 공정이 용이해질 수 있다.
제4 박막 트랜지스터(T4)는 제3 액티브층(336), 제4 게이트 전극(344) 및 제4 전극 패턴(357)을 포함할 수 있다. 여기서, 제4 전극 패턴(357)은 제4 박막 트랜지스터(T4)의 소스 전극 또는 드레인 전극일 수 있다.
제3 액티브층(336) 상에는 제4 게이트 전극(344)이 배치될 수 있다.
제4 게이트 전극(344)의 일부는 제6 신호라인(316)의 일부와 컨택홀에서 접촉될 수 있다. 이에, 제4 게이트 전극(344)은 제6 신호라인(316)과 전기적으로 연결될 수 있다.
제4 게이트 전극(344)과 중첩된 제3 액티브층(335)의 영역은 제4 박막 트랜지스터(T4)의 채널 영역일 수 있다.
또한, 제3 액티브층(336)은 도체화된 영역을 포함할 수 있다. 예를 들면, 제3 액티브층(336)은 채널 영역을 제외한 나머지 영역이 도체화된 영역일 수 있다.
제3 액티브층(336)의 도체화된 영역 중 일부 영역은 제4 전극 패턴(357)의 일부와 컨택홀 내에서 서로 접촉될 수 있다. 이에, 제3 액티브층(336) 과 제4 전극 패턴(357)은 전기적으로 연결될 수 있다. 또한, 제3 액티브층(336)의 도체화된 영역 중 다른 일부 영역은 제7 신호라인(317)의 일부와 컨택홀 내에서 서로 접촉될 수 있다. 이에, 제3 액티브층(336)은 제7 신호라인(317)과 전기적으로 연결될 수 있다.
제4 전극 패턴(357)과 제7 신호라인(317)은 동일 층에 배치될 수 있으며, 서로 이격될 수 있다.
서브픽셀(SP)이 배치된 액티브 영역을 둘러싸는 넌 액티브 영역의 일부에는 패드부가 배치될 수 있다.
패드부에는 적어도 하나의 패드(PAD)가 배치될 수 있으며, 패드(PAD)는 적어도 하나의 패드 전극을 포함할 수 있다.
도 4를 참조하여, 본 발명의 서브픽셀의 일부 영역 및 패드부의 구조를 구체적으로 검토하면 다음과 같다.
도 4는 도 3의 A-B 및 C-D를 따라 절단한 단면도이다.
또한, 후술하는 설명에서는 앞서 설명한 실시예와 중복되는 내용(구성, 효과 등)은 생략할 수 있다.
본 발명의 실시예에 따른 유기발광 표시장치는 액티브 영역(AA)과 액티브 영역(AA)을 둘러싸는 넌 액티브 영역(NA)을 포함할 수 있다.
액티브 영역(AA)에서, 기판(400) 상에는 차광층(320)이 배치될 수 있다.
차광층은 광을 흡수하거나 반사시킬 수 있는 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금을 포함하거나, 투명 도전성 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 도 4에서는 차광층(320)이 단일층인 구조를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 실시예는 차광층(320)이 다층 구조인 실시예를 포함할 수 있다.
차광층(320) 상에는 버퍼층(401)이 배치될 수 있다.
버퍼층(401)은 하나는 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 4에서는 버퍼층(401)이 단일층인 구조를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 실시예는 버퍼층(401)이 다층 구조인 실시예를 포함할 수 있다.
버퍼층(401) 상에는 제1 액티브층(330) 및 제2 액티브층(335)을 포함할 수 있다.
도 4에서는 도시하지 않았으나, 제1 및 제2 액티브층(330, 335)은 제3 액티브층(336)과 동일 층에 배치될 수 있다.
제1 및 제2 액티브층(330, 335)은 산화물(Oxide) 반도체로 구성될 수 있다. 액티브층(670)을 이루는 물질은, 금속 산화물 반도체로서, 몰리브덴(Mo), 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 몰리브덴(Mo) 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다.
예를 들면, 제1 및 제2 액티브층(330, 335)은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 액티브층(330)과 제2 액티브층(335)은 서로 이격하여 배치될 수 있다.
또한, 앞서 설명한 바와 같이, 제1 액티브층(330)은 제1 박막 트랜지스터와 제2 박막 트랜지스터에 공유되는 액티브층일 수 있다.
또한, 도 4에는 도시하지 않았으나, 제2 액티브층(335)은 도 3의 제3 박막 트랜지스터(T3)의 채널 영역을 포함하는 액티브층일 수 있다.
제1 액티브층(330)의 상면의 일부에는 게이트 절연막(403)이 배치될 수 있다.
게이트 절연막(403) 상에는 제1 게이트 전극(340)과 제2 게이트 전극(342)이 배치될 수 있다.
제1 게이트 전극(340)은 두 층의 게이트 물질층(451, 452)이 적층된 구조이고, 제2 게이트 전극(342) 역시 두 층의 게이트 물질층(442a, 442b)가 적층된 구조일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제1 및 제2 게이트 전극(340, 342) 각각은 단일층 또는 3층 이상의 다층 구조로 이루어질 수 있다.
제1 및 제2 게이트 전극(340, 342)의 게이트 물질층(451, 452, 442a, 442b) 각각은 다양한 도전성 물질을 포함할 수 있다. 예를 들면, 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금을 포함하거나, 투명 도전성 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 4에 도시된 바와 같이, 게이트 절연막(403)은 제1 및 제2 게이트 전극(340, 342) 각각과 중첩되는 영역에 배치될 수 있다.
제1 액티브층(330)이 제1 게이트 전극(340)과 중첩된 영역은 제1 박막 트랜지스터(T1)의 채널 영역일 수 있다. 또한, 제1 액티브층(330)이 제2 게이트 전극(342)과 중첩된 영역은 제2 박막 트랜지스터(T2)의 채널 영역일 수 있다.
다시 말해, 제1 액티브층(330)은 제1 박막 트랜지스터(T1)의 채널 영역과 제2 박막 트랜지스터(T2)의 채널 영역을 포함할 수 있다. 제1 액티브층(330)이 제1 및 제2 게이트 전극(330, 342)과 미 중첩된 영역은 도체화된 영역일 수 있다.
이러한 구조를 통해, 도 3의 제1 신호라인(311)으로부터 인가된 신호가 제2 박막 트랜지스터(T2)를 거쳐 제1 박막 트랜지스터(T1)로 전달될 수 있다.
한편, 도 4에는 도시하지 않았으나, 제1 및 제2 게이트 전극(340, 342)는 도 3의 제3 및 제4 게이트 전극(343, 344)과 동일 층에 배치될 수 있다.
제1 및 제2 게이트 전극(340, 342)이 배치된 기판(400) 상에는 층간 절연막(403)이 배치될 수 있다.
층간 절연막(403)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
층간 절연막(403) 상에는 제3 신호라인(313), 제1 전극 패턴(350) 및 제2 전극 패턴(355)을 포함할 수 있다.
제3 신호라인(313) 제1 전극 패턴(350) 및 제2 전극 패턴(355)은 동일 층에 배치되고, 동일 물질을 포함할 수 있다.
여기서, 제3 신호라인(313)은 두 층의 전극 물질층(413a, 413b)이 적층된 구조이고, 제1 전극 패턴(350) 역시 두 층의 전극 물질층(451a, 451b)이 적층된 구조이며, 제2 전극 패턴(355)도 두 층의 전극 물질층(455a, 455b)이 적층된 구조일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제3 신호라인(313), 제1 전극 패턴(350) 및 제2 전극 패턴(355) 각각은 단일층 또는 3층 이상의 다층 구조로 이루어질 수 있다.
제3 신호라인(313), 제1 전극 패턴(350) 및 제2 전극 패턴(355)의 전극 물질층들(413a, 413b, 451a, 451b, 455a, 455b)은 다양한 도전성 물질을 포함할 수 있다. 예를 들면, 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금을 포함하거나, 투명 도전성 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제3 신호라인(313), 제1 전극 패턴(350) 및 제2 전극 패턴(355) 각각은 서로 이격하여 배치될 수 있다.
제3 신호라인(313)은 층간 절연막(403)에 구비된 제1 컨택홀(CH1)을 통해 제1 액티브층(330)의 도체화된 영역 중 일부 영역과 접촉될 수 있다.
제1 전극 패턴(350)은 층간 절연막(403)에 구비된 제2 컨택홀(CH2)을 통해 제1 액티브층(330)의 도체화된 영역 중 다른 일부 영역과 접촉될 수 있다.
또한, 제1 전극 패턴(350)은 층간 절연막(403)과 버퍼층(401)에 구비된 제3 컨택홀(CH3)을 통해 차광층(320)의 상면의 일부와 접촉될 수 있다. 제3 컨택홀(CH3)은 버퍼층(401)에 구비된 컨택홀인 CH3a와 층간 절연막(403)에 구비된 컨택홀인 CH3b가 중첩된 구조일 수 있다.
제2 전극 패턴(350)은 층간 절연막(403)에 구비된 제4 컨택홀(CH4)을 통해 제2 액티브층(335)의 도체화된 영역 중 일부 영역과 접촉될 수 있다.
제3 신호라인(313), 제1 전극 패턴(350) 및 제2 전극 패턴(355)이 배치된 기판(400) 상에는 제1 절연막(404)이 배치될 수 있다. 여기서, 제1 절연막(404)은 기판(400)의 표면을 평탄하게 해줄 수 있는 유기 물질을 포함할 수 있다. 제1 절연막(404)은 제1 평탄화층 또는 제1 오버코트층 등으로 명명될 수 있다.
제1 절연막(404) 상에는 도전 패턴(360)이 배치될 수 있다.
도전 패턴(360)은 티타늄(Ti) 또는 티타늄(Ti)이 포함된 합금을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도전 패턴(360)은 제1 절연막(404)에 구비된 제5 컨택홀(CH5)을 통해 제2 전극 패턴(355)의 상면의 일부와 접촉될 수 있다.
도전 패턴(360)이 배치된 기판(400) 상에는 제2 절연막(405)이 배치될 수 있다. 여기서, 제2 절연막(405)은 기판(400)의 표면을 평탄하게 해줄 수 있는 유기 물질을 포함할 수 있다. 제2 절연막(405)은 제2 평탄화층 또는 제2 오버코트층 등으로 명명될 수 있다.
제2 절연막(405) 상에는 제1 전극(380), 유기층(490) 및 제2 전극(495)을 포함하는 유기발광소자(EL)가 배치될 수 있다. 여기서, 제1 전극(380)은 유기발광소자(EL)의 애노드(anode) 전극이고, 제2 전극(495)은 유기발광소자(EL)의 캐소드(cathode) 전극일 수 있다.
제2 절연막(405) 상에는 유기발광소자(EL)의 제1 전극(380)이 배치될 수 있다.
제1 전극(380)은 제1 및 제2 절연막(404, 405)에 구비된 제6 컨택홀(CH6)을 통해 제1 박막 트랜지스터(T1)의 제1 전극 패턴(350)의 상면의 일부에 접촉될 수 있다. 제6 컨택홀(CH6)은 제1 절연막(404)에 구비된 컨택홀인 CH6a와 제2 절연막(405)에 구비된 컨택홀인 CH6b가 중첩된 구조일 수 있다.
유기발광소자(EL)의 제1 전극(380)은 다층 구조로 이루어질 수 있다.
예를 들면, 도 4에 도시된 바와 같이, 제1 전극(380)은 제2 절연막(405) 상에 배치된 제1 층(481), 제1 층(481) 상에 배치된 제2 층(482) 및 제2 층(482) 상에 배치된 제3 층(483)을 포함할 수 있다.
여기서, 제1 층(481)과 제3 층(483)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 제1 층(481)과 제3 층(483) 각각은 인듐-주석 산화물(Indium-Tin Oxide: ITO)과 인듐-아연 산화물(Indium-Zinc Oxide: IZO) 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 전극(380)의 제2 층(482)은 반사 금속을 포함할 수 있다. 예를 들면, 제2 층(482)은 은(Ag), 알루미늄(Al), 네오듐(Nd), 니켈(Ni), 티타늄(Ti), 탄탈륨(Ta), 구리(Cu) 및 이들의 합금 중 적어도 어느 하나를 포함할 수 있으나 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 전극(380)과 제2 절연막(405) 상에는 뱅크(306)가 배치될 수 있다.
뱅크(306)은 제1 전극(380)의 상면의 일부를 노출하도록 배치될 수 있다.
여기서, 제1 전극(380)과 뱅크(306)가 미 중첩된 영역은 유기발광 표시장치의 발광영역(EA)일 수 있다. 그리고, 뱅크(306)가 배치된 영역은 유기발광 표시장치의 비 발광영역(NEA)일 수 있다.
뱅크(306) 및 제1 전극(308) 상에는 발광층을 포함하는 유기발광소자(EL)의 유기층(490)이 배치될 수 있다.
도 4에서는 유기층(490)이 발광영역(EA)뿐만 아니라, 비 발광영역(NEA)에도 배치되는 구조를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 뱅크(306)와 미 중첩된 제1 전극(308)의 상면에만 배치될 수도 있다.
유기층(380) 상에는 유기발광소자(EL)의 제2 전극(495)이 배치될 수 있다. 제2 전극(495)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 제2 전극(495)은 인듐-주석 산화물(Indium-Tin Oxide: ITO)과 인듐-아연 산화물(Indium-Zinc Oxide: IZO) 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 제2 전극(495)은 도전 물질을 포함할 수 있다. 예를 들면, 제1 층(481)과 제3 층(483) 각각은 마그네슘(Mg), 은(Ag) 및 이터븀(Yb) 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이와 같은 구조를 통해, 유기발광소자(EL)의 유기층(490)으로부터 발광된 광은 유기발광소자(EL)의 제2 전극(495) 외부로 출사될 수 있다.
한편, 유기발광소자(EL)의 제1 전극(380)은, 제1 전극(380)과 중첩된 도전 패턴(360)과 스토리지 커패시터(Cst)를 형성할 수 있다.
도전 패턴(30)과 제1 전극(380)은 발광영역(EA) 전체에서 중첩될 수 있다. 이와 더불어, 도 3에서 설명한 바와 같이, 도전 패턴(30)과 제1 전극(380)은 비 발광영역(NEA)의 일부에서도 중첩되는 구조를 갖는 바, 각 서브픽셀은 고 용량의 스토리지 커패시터(Cst)를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 유기발광 표시장치는 넌 액티브 영역에 배치된 적어도 하나의 패드(PAD)를 포함할 수 있다. 패드(PAD)는 적어도 하나의 패드 전극을 포함할 수 있다.
예를 들면, 도 4에 도시된 바와 같이 패드(PAD)는 제1 패드 전극(440), 제1 패드 전극(440) 상에 배치된 제2 패드 전극(457) 및 제2 패드 전극(457) 상에 배치된 제3 패드 전극(460)을 포함할 수 있다.
구체적으로, 제1 패드 전극(440) 하부에는 버퍼층(401)이 배치될 수 있다. 제1 패드 전극(440)은 액티브 영역(AA)에 배치된 제1 및 제2 게이트 전극(340, 342)과 동일 층에 배치될 수 있다.
또한, 제1 패드 전극(440)은 두 층의 제1 패드 전극 물질층(443, 444)이 적층된 구조일 수 있다. 제1 패드 전극 물질층(443, 444)은 제1 및 제2 게이트 전극(340, 342)의 게이트 물질층(451, 452, 442a, 442b)과 동일한 물질을 포함할 수 있다.
제1 패드 전극(40) 상에는 층간 절연막(403)이 배치될 수 있다.
층간 절연막(403) 상에는 제2 패드 전극(457)이 배치될 수 있다. 제2 패드 전극(357)은 층간 절연막(403)에 구비된 컨택홀을 통해 제1 패드 전극(440)의 상면의 일부와 접촉될 수 있다.
제2 패드 전극(457)은 액티브 영역(AA)에 배치된 제3 신호라인(313), 제1 전극 패턴(350) 및 제2 전극 패턴(355)과 동일 층에 배치될 수 있다.
또한, 제2 패드 전극(457)은 두 층의 제2 패드 전극 물질층(458, 459)이 적층된 구조일 수 있다. 제2 패드 전극 물질층(458, 459)는 제3 신호라인(313), 제1 전극 패턴(350) 및 제2 전극 패턴(355)의 전극 물질층들(413a, 413b, 451a, 451b, 455a, 455b)과 동일한 물질을 포함할 수 있다.
제2 패드 전극(457) 상에는 제3 패드 전극(460)이 배치될 수 있다.
제3 패드 전극(460)은 제2 패드전극(457)의 상면 및 측면을 둘러싸도록 배치될 수 있다.
제3 패드 전극(460)은 액티브 영역(AA)에 배치된 도전 패턴(360)과 동일 물질을 포함할 수 있다. 예를 들면, 제3 패드 전극(460)은 티타늄(Ti) 또는 티타늄(Ti)이 포함된 합금을 포함할 수 있다.
제3 패드 전극(460)이 배치된 기판(400) 상에는 제2 절연막(405)이 배치될 수 있다. 제2 절연막(405)은 제3 패드 전극(460)의 상면의 일부를 노출하도록 배치될 수 있다.
한편, 본 발명의 실시예에 따른 유기발광 표시장치를 형성하는 공정에서, 제3 패드 전극(460) 및 도전 패턴(360) 상에 제2 절연막(405)이 형성되고, 제2 절연막(405) 상에 유기발광소자(EL)의 제1 전극(380) 물질이 형성될 수 있다.
제1 전극(380) 형성을 위해, 제1 전극(380) 물질을 패터닝할 수 있는데, 식각액을 이용한 습식 식각(wet etch) 공정을 통해 제1 전극(380) 물질을 패터닝하는 경우, 제2 절연막(405)과 미 중첩된 제3 패드 전극(460)은 식각액에 의한 손상이 발생될 수 있다.
본 발명의 실시예에서는 제3 패드 전극(460)이 티타늄(Ti) 또는 티타늄(Ti)이 포함된 합금을 포함함으로써, 제1 전극(380) 물질을 패터닝하는데 사용되는 용액에도 손상 받지 않고 전기적 특성 및 온전한 구조를 유지할 수 있는 효과가 있다.
이어서, 본 발명의 실시예에 따른 유기발광 표시장치의 서브픽셀들을 형성하는 단계가 도시된 도면들을 참조하여, 서브픽셀들의 구조를 구체적으로 검토하면 다음과 같다.
도 5 내지 도 15는 본 발명의 실시예에 따른 유기발광 표시장치의 서브픽셀들을 형성하는 단계를 도시한 도면이다.
먼저, 도 5를 참조하면, 본 발명의 실시예들에 따른 유기발광 표시장치는 다수의 서브픽셀(SP1, SP2, SP3)을 포함할 수 있다. 예를 들면, 유기발광 표시장치는 제1 서브픽셀(SP1), 제2 서브픽셀(SP2) 및 제3 서브픽셀(SP3)을 포함할 수 있다.
기판(400) 상에는 제1 방향으로 연장되고 서로 이격된 제1 신호라인(311), 제2 신호라인(312), 제8 신호라인(518), 제9 신호라인(519) 및 제10 신호라인(510)과, 차광층(320)이 배치될 수 있다.
여기서, 제1 신호라인(311)은 도 2의 구동라인(DVL)일 수 있고, 제2 신호라인(312), 제8 신호라인(518) 및 제9 신호라인(519) 각각은 도 2의 데이터라인(DL)일 수 있다. 또한, 제10 신호라인(510)은 기저전압(EVSS)이 인가되는 신호라인일 수 있다.
또한, 제1 신호라인(311)과 제2 신호라인(312) 사이의 영역, 제8 신호라인(518)과 제9 신호라인(519) 사이의 영역 및 제9 신호라인(519)과 제10 신호라인(510) 사이의 영역 각각에는 차광층(520)이 배치될 수 있다.
이후, 도 6에 도시된 바와 같이, 제1 신호라인(311), 제2 신호라인(312), 제8 신호라인(518), 제9 신호라인(519) 및 제10 신호라인(510)과, 차광층(320)이 배치된 기판(400) 상에 버퍼층(401)이 배치될 수 있다.
버퍼층(401) 상에는 제1 내지 제3 서브픽셀(SP1, SP2, SP3) 각각에 제1 액티브층(330), 제2 액티브층(335) 및 제3 액티브층(336)이 서로 이격하여 배치될 수 있다.
이후, 도 7에 도시된 바와 같이, 제1 내지 제3 액티브층(330, 335, 336)이 배치된 기판(400) 상에 게이트 절연막(402)이 배치될 수 있다. 이 때, 게이트 절연막(402)은 제1 내지 제3 액티브층(330, 335, 336)의 상면의 일부에 배치될 수 있다.
각 서브픽셀(SP1, SP2, SP3)에서 게이트 절연막(402) 상에는 제1 게이트 전극(340), 제2 게이트 전극(342), 제3 게이트 전극(343) 및 제4 게이트 전극(344)이 배치될 수 있다.
제1 게이트 전극(340), 제2 게이트 전극(342), 제3 게이트 전극(343) 및 제4 게이트 전극(344) 각각은 서로 이격하여 배치될 수 있다.
제1 게이트 전극(340)과 제2 게이트 전극(342)은 제1 액티브층(330)의 일부와 중첩되고, 제3 게이트 전극(343)은 제2 액티브층(335)의 일부와 중첩되며, 제4 게이트 전극(344)은 제3 액티브층(336)의 일부와 중첩될 수 있다.
제1 액티브층(330)은 제1 및 제2 게이트 전극(340, 342)과 중첩된 영역에서 채널 영역을 구비하고, 제2 액티브층(335)은 제3 게이트 전극(343)과 중첩된 영역에서 채널 영역을 구비하며, 제3 액티브층(336)은 제4 게이트 전극(344)과 중첩된 영역에서 채널 영역을 구비할 수 있다. 그리고, 제1 내지 제3 액티브층(330, 335, 336)이 게이트 전극들과 중첩되지 않은 영역은 도체화된 영역일 수 있다.
이후, 도 8에 도시된 바와 같이, 제1 내지 제4 게이트 전극(640, 342, 343, 344)가 배치된 기판(400) 상에 층간 절연막(403)이 배치될 수 있다.
구체적으로, 제1 내지 제4 게이트 전극(340, 342, 343, 344)가 배치된 기판(400) 상에 층간 절연막(403) 물질이 형성될 수 있고, 이후, 마스크를 이용한 패터닝 공정을 통해, 층간 절연막(403) 물질에 다수의 컨택홀을 형성하여 도 8에 도시된 층간 절연막(403)을 형성할 수 있다.
층간 절연막(403)은 도 4에서 설명된 제1, 제2 및 제4 컨택홀(CH1, CH2, CH4)을 포함할 수 있다. 제1, 제2 및 제4 컨택홀(CH1, CH2, CH4)을 포함하는 층간 절연막(403)의 다수의 컨택홀은 각 서브픽셀(SP1, SP2, SP3) 마다 형성될 수 있다.
제1 컨택홀(CH1)은 제1 액티브층(330)의 도체화된 영역 중, 제1 액티브층(330)의 상면의 일부를 노출하는 컨택홀일 수 있다.
제2 컨택홀(CH2)은 제1 액티브층(330)의 도체화된 영역 중, 제1 액티브층(330)의 상면의 일부를 노출하는 컨택홀이되, 제1 컨택홀(CH1)과 이격된 컨택홀일 수 있다.
제4 컨택홀(CH4)은 제2 액티브층(335)의 도체화된 영역 중, 제2 액티브층(335)의 상면의 일부를 노출하는 컨택홀일 수 있다.
이 밖에도, 도 8에 도시된 바와 같이, 층간 절연막(403)은 제1 내지 제4 게이트 전극(340, 342, 343, 344) 각각의 상면의 일부를 노출하는 컨택홀들(제1 내지 제4 게이트 전극 각각과 신호라인을 컨택시키기 위한 컨택홀)을 포함할 수 있다.
또한, 층간 절연막(403)은 제2 액티브층(335)의 도체화된 영역 중, 제2 액티브층(335)의 상면의 일부를 노출하는 2개의 컨택홀들(제3 박막 트랜지스터의 제2 전극 패턴과 제3 전극 패턴 각각과 제2 액티브층을 컨택시키기 위한 컨택홀)을 더 포함할 수 있다. 제2 액티브층(335) 상에 구비된 층간 절연막(403)의 컨택홀들은 서로 이격될 수 있다.
또한, 층간 절연막(403)은 제3 액티브층(336)의 도체화된 영역 중, 제3 액티브층(336)의 상면의 일부를 노출하는 2개의 컨택홀들(제4 박막 트랜지스터의 제4 전극 패턴 및 제7 신호라인 각각과 제3 액티브층을 컨택시키기 위한 컨택홀)을 더 포함할 수 있다. 제3 액티브층(336) 상에 구비된 층간 절연막(403)의 컨택홀들은 서로 이격될 수 있다.
이후, 도 8에 도시된 바와 같이, 마스크를 이용한 패터닝 공정을 통해, 층간 절연막(403)과 버퍼층(401)에 다수의 컨택홀이 형성될 수 있다.
층간 절연막(403)과 버퍼층(401)은 도 4에서 설명된 제3 컨택홀(CH3)을 포함할 수 있다. 층간 절연막(403)과 버퍼층(401)에 형성된 제3 컨택홀(CH3)을 포함하는 다수의 컨택홀은 각 서브픽셀(SP1, SP2, SP3) 마다 형성될 수 있다.
제3 컨택홀(CH3)은 차광층(320)의 상면의 일부를 노출하는 컨택홀일 수 있다.
또한, 층간 절연막(403)과 버퍼층(401)은 차광층(320)의 상면의 일부를 노출하되, 제3 컨택홀(CH3)과 이격된 컨택홀을 더 포함할 수 있다.
또한, 층간 절연막(403)과 버퍼층(401)은 제1 신호라인(311)과 제2 신호라인(312) 각각의 상면의 일부를 노출하는 컨택홀을 포함할 수 있다.
이후, 도 10에 도시된 바와 같이, 층간 절연막(403)이 형성된 기판(400) 상에 다수의 신호라인 및 다수의 전극 패턴이 배치될 수 있다.
구체적으로, 층간 절연막(403)이 형성된 기판(400) 상에 전극 물질층을 형성한 후, 마스크를 이용한 패터닝 공정을 통해, 제3 내지 제7 신호라인(313, 314, 315, 316, 317) 및 제1 내지 제4 전극 패턴(350, 355, 356, 357)이 기판(400) 상에 형성될 수 있다.
제3 내지 제7 신호라인(313, 314, 315, 316, 317) 및 제1 내지 제4 전극 패턴(350, 355, 356, 357) 각각은 도 8 및 도 9에서 설명된 컨택홀들을 통해, 컨택홀들과 중첩된 구성들과 컨택될 수 있다.
이후, 도 11에 도시된 바와 같이, 제3 내지 제7 신호라인(313, 314, 315, 316, 317) 및 제1 내지 제4 전극 패턴(350, 355, 356, 357) 상에 제1 절연막(404)이 배치될 수 있다.
구체적으로, 제3 내지 제7 신호라인(313, 314, 315, 316, 317) 및 제1 내지 제4 전극 패턴(350, 355, 356, 357)이 배치된 기판(400) 상에 제1 절연막(404) 물질이 형성될 수 있고, 이후, 마스크를 이용한 패터닝 공정을 통해, 제1 절연막(404) 물질에 다수의 컨택홀을 형성하여, 도 11에 도시된 제1 절연막(404)을 형성할 수 있다.
제1 절연막(404)은 도 4에서 설명된 제5 컨택홀(CH5) 및 제6 컨택홀(CH6)의 일부(CH6a)를 포함할 수 있다. 제5 컨택홀(CH5) 및 제6 컨택홀(CH6)의 일부(CH6a)를 포함하는 제1 절연막(404)의 다수의 컨택홀은 각 서브픽셀(SP1, SP2, SP3) 마다 형성될 수 있다.
제5 컨택홀(CH5)은 제2 액티브층(335)과 연결된 제2 전극 패턴(355)의 상면의 일부를 노출하는 컨택홀일 수 있다.
제6 컨택홀(CH6)의 일부(CH6a)는 제1 액티브층(330)과 연결된 제1 전극 패턴(350)의 상면의 일부를 노출하는 컨택홀일 수 있다.
이후, 도 12에 도시된 바와 같이, 제1 절연막(404) 상에 도전 패턴(360)이 배치될 수 있다.
구체적으로, 제1 절연막(404)이 형성된 기판(400) 상에 도전 패턴 물질이 형성될 수 있고, 이후, 마스크를 이용한 패터닝 공정을 통해, 도전 패턴 물질을 패터닝하여 도 12에 도시된 도전 패턴(360)을 형성할 수 있다. 도전 패턴(360)은 각 서브픽셀(SP1, SP2, SP3) 마다 형성될 수 있다.
도전 패턴(360)은 제1 절연막(404)의 제5 컨택홀(CH5)을 통해 제2 연결 패턴(355)의 상면의 일부와 접촉될 수 있다.
또한, 도전 패턴(360)은 제1 절연막(404)의 제6 컨택홀의 일부(CH6a)와 미 중첩될 수 있다.
또한, 도전 패턴(360)은 제1 전극 패턴(350)의 일부와 중첩되고, 제2 전극 패턴(355)의 전체와 중첩될 수 있다.
또한, 도전 패턴(360)은 제1 게이트 전극(340)의 전체와 중첩되고, 제2 게이트 전극(342)의 일부와 중첩될 수 있다.
또한, 도전 패턴(360)은 제1 액티브층(330)의 전체와 중첩되고, 제2 액티브층(335)의 일부와 중첩될 수 있다.
또한, 도전 패턴(360)은 제3 신호라인(313)의 일부와 중첩되고, 제4 신호라인(314)의 일부와 중첩될 수 있다.
이후, 도 13에 도시된 바와 같이, 도전 패턴(360) 상에 제2 절연막(405)가 배치될 수 있다.
구체적으로, 도전 패턴(360)이 배치된 기판(400) 상에 제2 절연막(405) 물질이 형성될 수 있고, 이후, 마스크를 이용한 패터닝 공정을 통해, 제2 절연막(405) 물질에 컨택홀을 형성하여, 도 13에 도시된 제2 절연막(405)을 형성할 수 있다.
제2 절연막(405)은 도 4에서 설명된 제6 컨택홀(CH6)의 다른 일부(CH6b)를 포함할 수 있다. 제2 절연막(405)의 컨택홀 CH6b는 도 11에서 설명된 제1 절연막(404)의 컨택홀(CH6a)와 중첩될 수 있다. 또한, 제2 절연막(405)의 컨택홀 CH6b는 각 서브픽셀(SP1, SP2, SP3) 마다 형성될 수 있다.
제2 절연막(405)의 컨택홀 CH6b는 제1 절연막(404)의 컨택홀 CH6a와 함께 제1 액티브층(330)과 연결된 제1 전극 패턴(350)의 상면의 일부를 노출하는 컨택홀일 수 있다.
이후, 도 14에 도시된 바와 같이, 제2 절연막(405) 상에 유기발광소자의 제1 전극(380)이 배치될 수 있다.
구체적으로, 제2 절연막(405)이 형성된 기판(400) 상에 유기발광소자의 제1 전극(380) 물질이 형성될 수 있고, 이후, 마스크를 이용한 패터닝 공정을 통해, 제1 전극(380) 물질을 패터닝하여 도 14에 도시된 제1 전극(380)을 형성할 수 있다. 유기발광소자의 제1 전극(380)은 각 서브픽셀(SP1, SP2, SP3) 마다 형성될 수 있다.
제1 전극(380)은 제1 및 제2 절연막(404, 405)에 형성된 제6 컨택홀(CH6)을 통해 제1 전극 패턴(350)의 상면의 일부와 접촉될 수 있다.
또한, 제1 전극(380)은 제1 절연막(404)에 구비된 제5 컨택홀(CH5)과는 미 중첩될 수 있다.
또한, 제1 전극(380)은 제1 전극 패턴(350)의 전체와 중첩되고, 제2 전극 패턴(355)의 일부와 중첩될 수 있다.
또한, 제1 전극(380)은 제1 게이트 전극(340)의 전체와 중첩되고, 제2 게이트 전극(342)의 일부 또는 전체와 중첩될 수 있다.
또한, 제1 전극(380)은 제1 액티브층(330)의 전체와 중첩되고, 제2 액티브층(335)의 일부와 중첩될 수 있다.
또한, 제1 전극(380)은 제3 신호라인(313)의 일부와 중첩되고, 제4 신호라인(314)의 일부와 중첩될 수 있다.
또한, 제1 전극(380)의 일부는 도전 패턴(360)의 일부와 중첩될 수 있다.
제1 전극(380)과 도전 패턴(360) 각각은 스토리지 커패시터(Cst) 전극일 수 있다.
이후, 도 15에 도시된 바와 같이, 제1 전극(380)이 배치된 기판(400) 상에 뱅크(306)가 배치될 수 있다.
뱅크(306)는 제1 전극(380)의 상면의 일부를 노출하도록 배치될 수 있다. 뱅크(306)에 의해 노출된 제1 전극(380)의 상면이 위치된 영역은 각 서브픽셀의 발광영역(EA)일 수 있다.
제1 내지 제3 서브픽셀(SP1, SP2, SP3)의 발광 영역(EA)을 통해 발광된 광은 서로 다른 색상일 수 있다. 예를 들면, 제1 서브픽셀(SP1)은 적색(R)을 발광하는 발광 영역(EA)이고, 제2 서브픽셀(SP2)은 녹색(G)을 발광하는 발광 영역(EA)이며, 제3 서브픽셀(SP3)은 청색(B)을 발광하는 발광 영역(EA)일 수 있다.
다만, 본 발명이 이에 한정되는 것은 아니며, 제1 내지 네3 서브픽셀(SP1, SP2, SP3)은 동일한 색상(예를 들면, 백(W)색)을 발광하는 발광 영역(EA)을 포함할 수 있다.
도 15를 참조하면, 각 서브픽셀(SP1, SP2, SP3)에 포함된 스토리지 커패시터(Cst)에 포함되는 전극들(도전 패턴 및 제1 전극)의 면적이 발광영역(EA)의 면적보다 클 수 있다.
이러한, 스토리지 커패시터(Cst)의 전극들은 발광영역(EA) 전체와 중첩되고, 발광영역(EA)을 둘러싸는 비 발광영역의 일부에도 배치될 수 있다. 따라서, 한정된 서브픽셀의 면적에서도 스토리지 커패시터(Cst)가 큰 용량을 가질 수 있다.
또한, 앞서 설명한 바와 같이, 일반적인 유기발광 표시장치에서는 차광층(320)과 차광층(320) 상에 배치되는 액티브 물질 층 및 액티브 물질 층 상에 배치된 게이트 전극 물질 층 등을 이용하여 스토리지 커패시터(Cst)를 형성하였다.
이 경우, 스토리지 커패시터(Cst) 용량을 늘리기 위해 차광층(320)의 크기를 크게 설계하여 차광층(320)과 인접한 신호라인들 사이의 간격(예를 들면, 차광층과 제1 신호라인 사이의 간격, 차광층과 제2 신호라인 사이의 간격, 차광층과 제8 신호라인의 간격, 차광층과 제9 신호라인 사이의 간격, 차광층과 제10 신호라인 사이의 간격 등) 및 신호라인들 사이의 간격(예를 들면, 제2 신호라인과 제8 신호라인 사이의 간격 등)이 줄어듦으로써, 신호라인들과 차광층(320)을 패터닝하는 공정이 어려워짐으로써, 유기발광 표시장치의 잦은 불량이 발생하였다.
반면에, 본 발명의 실시예에 따른 유기발광 표시장치는 스토리지 커패시터(Cst)의 전극들이 발광영역(EA) 전체와 비 발광영역의 일부와 중첩하도록 배치됨으로써, 차광층(320)과 인접한 신호라인들 사이의 간격이나 신호라인들 사이의 간격을 좁히지 않아도 되므로, 고 용량의 스토리지 커패시터(Cst) 형성으로 인한 불량률을 낮출 수 있는 효과가 있다.
한편, 도 5 내지 도 15에서는 유기발광 표시장치에 제1 내지 제3 서브픽셀(SP1, SP2, SP3)이 포함하는 구조를 중심으로 설명하였다. 제1 내지 제3 서브픽셀(SP1, SP2, SP3)은 하나의 픽셀(Pixel) 영역일 수 있으나, 본 발명의 이에 한정되는 것은 아니다. 예를 들면, 본 발명의 유기발광 표시장치는 하나의 픽셀이 두 개 또는 4개 이상의 서브픽셀을 포함하는 구조일 수도 있다.
본 발명의 실시예들에 의하면, 스토리지 커패시터 전극들이 발광영역의 면적보다 넓게 설계됨으로써, 고 해상도의 표시장치에서도 작은 면적의 서브픽셀의 설계 어려움 없이 고 용량을 갖는 스토리지 커패시터를 포함하는 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 다수의 신호라인 사이의 간격 또는 신호라인과 차광층 사이의 간격을 줄이지 않고도 고 용량을 갖는 스토리지 커패시터를 구현할 수 있으므로, 공정의 어려움으로 인해 기인하는 불량률을 낮출 수 있는 유기발광 표시패널 및 이를 포함하는 유기발광 표시장치를 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
306: 뱅크
320: 차광층
330: 제1 액티브층
335: 제2 액티브층
340: 제1 게이트 전극
342: 제2 게이트 전극
350: 제1 전극 패턴
355: 제2 전극 패턴
360: 도전 패턴
380: 제1 전극

Claims (20)

  1. 적어도 하나의 박막 트랜지스터 및 적어도 하나의 스토리지 커패시터를 포함하는 유기발광 표시장치는,
    기판;
    상기 기판 상에 배치되고, 제1 액티브층, 제1 게이트 전극 및 제1 전극 패턴을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터 상에 배치된 제1 절연막;
    상기 제1 절연막 상에 배치된 도전 패턴;
    상기 도전 패턴 상에 배치된 제2 절연막;
    상기 제2 절연막 상에 배치되고, 상기 제1 전극 패턴과 전기적으로 연결된 제1 전극; 및
    상기 제1 전극의 상면의 일부를 노출하는 뱅크를 포함하고,
    상기 제1 전극과 상기 도전 패턴은 상기 스토리지 커패시터의 전극이며,
    상기 도전 패턴은 상기 뱅크와 미 중첩된 상기 제1 전극의 상면과 중첩된 유기발광 표시장치.
  2. 제1 항에 있어서,
    상기 제1 전극과,
    상기 제1 전극 상에 배치되고 발광층을 포함하는 유기층과,
    상기 유기층 상에 배치된 제2 전극을 포함하는 유기발광소자를 포함하는 유기발광 표시장치.
  3. 제1 항에 있어서,
    상기 박막 트랜지스터는 구동 트랜지스터인 유기발광 표시장치.
  4. 제1 항에 있어서,
    상기 제1 전극의 면적은 상기 도전 패턴의 면적보다 큰 유기발광 표시장치.
  5. 제1 항에 있어서,
    상기 제1 전극 및 상기 도전 패턴은 상기 제1 액티브층의 전체, 상기 제1 게이트 전극의 전체 및 상기 제1 전극 패턴의 일부와 중첩된 유기발광 표시장치.
  6. 제1 항에 있어서,
    상기 뱅크에 의해 제1 전극의 상면이 노출된 영역은 발광영역이고,
    상기 유기발광 표시장치는 상기 발광영역을 둘러싸는 비 발광영역을 더 포함하며,
    상기 발광영역의 전체 및 상기 비 발광영역의 일부는 상기 도전 패턴 및 상기 제1 전극과 중첩된 유기발광 표시장치.
  7. 제1 항에 있어서,
    상기 제1 액티브층과 동일층에 배치되고 상기 제1 액티브층과 이격된 제2 액티브층; 및
    상기 제2 액티브층 상에 배치되고 상기 제2 액티브층의 상면의 일부와 접촉된 제2 전극 패턴을 더 포함하는 유기발광 표시장치.
  8. 제7 항에 있어서,
    상기 제2 전극 패턴 상에는 상기 도전 패턴이 배치되고,
    상기 제2 전극 패턴의 상면의 일부는 상기 도전 패턴과 접촉된 유기발광 표시장치.
  9. 제8 항에 있어서,
    상기 제2 전극 패턴의 일부는 상기 유기발광 표시장치의 발광영역과 중첩된 유기발광 표시장치.
  10. 제7 항에 있어서,
    상기 제1 전극 및 상기 도전 패턴은 상기 제2 액티브층의 일부와 중첩된 유기발광 표시장치.
  11. 제7 항에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층 하부에 배치되고, 상기 제1 액티브층의 일부 및 상기 제2 액티브층의 일부와 중첩된 차광층을 포함하고,
    상기 제1 전극 및 상기 도전 패턴은 상기 차광층의 일부와 중첩된 유기발광 표시장치.
  12. 제11 항에 있어서,
    상기 제1 액티브층 전체는 상기 유기발광 표시장치의 발광영역과 중첩되고,
    상기 제2 액티브층의 일부는 상기 발광영역과 중첩되며,
    상기 차광층의 일부는 상기 유기발광 표시장치의 발광영역과 중첩된 유기발광 표시장치.
  13. 제1 항에 있어서,
    상기 기판 상에 배치되고, 제1 방향으로 연장되며 서로 이격된 제1 신호라인 및 제2 신호라인을 포함하고,
    상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 액티브층의 상면의 일부와 접촉된 제3 신호라인 및 상기 제3 신호라인과 이격된 제4 신호라인을 포함하는 유기발광 표시장치.
  14. 제13 항에 있어서,
    상기 제4 신호라인의 일부와 접촉되고 상기 제1 액티브층과 중첩하며 상기 제1 게이트 전극과 이격된 제2 게이트 전극을 더 포함하고,
    상기 제1 전극 및 상기 도전 패턴은 상기 제2 게이트 전극의 일부 또는 전체와 중첩된 유기발광 표시장치.
  15. 제14 항에 있어서,
    상기 제3 신호라인의 일부, 상기 제4 신호라인의 일부 및 상기 제2 게이트 전극의 일부는 상기 유기발광 표시장치의 발광영역과 중첩된 유기발광 표시장치.
  16. 제1 항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은 상기 제1 전극 패턴의 상면의 일부를 노출하는 컨택홀을 포함하고,
    상기 도전 패턴은 상기 컨택홀과 미 중첩된 유기발광 표시장치.
  17. 제1 항에 있어서,
    상기 유기발광 표시장치는 상기 박막 트랜지스터 및 상기 스토리지 커패시터가 포함된 액티브 영역 및 액티브 영역을 둘러싸는 넌 액티브 영역을 포함하고,
    상기 넌 액티브 영역은 적어도 하나의 패드 전극이 배치된 패드부를 포함하는 유기발광 표시장치.
  18. 제17 항에 있어서,
    상기 패드부에는,
    상기 기판 상에 배치된 제1 패드 전극;
    상기 제1 패드 전극 상에 배치되고, 상기 제1 패드 전극과 전기적으로 연결된 제2 패드 전극; 및
    상기 제2 패드 전극의 상면 및 측면을 둘러싸는 제3 패드 전극을 포함하는 유기발광 표시장치.
  19. 제18 항에 있어서,
    상기 제1 패드 전극은 상기 게이트 전극과 동일 층에 배치되고,
    상기 제2 패드 전극은 제1 및 제2 전극과 동일 층에 배치되며,
    상기 제3 패드 전극은 상기 도전 패턴과 동일 층에 배치되고,
    상기 제3 패드 전극 및 상기 도전 패턴은 티타늄(Ti) 또는 티타늄(Ti)이 포함된 합금을 포함하는 유기발광 표시장치.
  20. 액티브 영역 및 상기 액티브 영역을 둘러싸는 넌 액티브 영역을 포함하고, 상기 액티브 영역에 적어도 하나의 제1 박막 트랜지스터 및 적어도 하나의 스토리지 커패시터를 포함하는 유기발광 표시패널은,
    기판;
    상기 기판 상에 배치되고, 제1 액티브층, 제1 게이트 전극 및 제1 전극 패턴을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터 상에 배치된 제1 절연막;
    상기 제1 절연막 상에 배치된 도전 패턴;
    상기 도전 패턴 상에 배치된 제2 절연막;
    상기 제2 절연막 상에 배치되고, 상기 제1 전극 패턴과 전기적으로 연결된 제1 전극;
    상기 제1 전극의 상면의 일부를 노출하는 뱅크;
    상기 제1 전극 상에 배치되고 발광층을 포함하는 유기층; 및
    상기 유기층 상에 배치된 제2 전극을 포함하고,
    상기 제1 전극과 상기 도전 패턴은 상기 스토리지 커패시터의 전극이며,
    상기 도전 패턴은 상기 뱅크와 미 중첩된 상기 제1 전극의 상면과 중첩된 유기발광 표시패널.
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