KR20240061857A

KR20240061857A - 표시 장치

Info

Publication number: KR20240061857A
Application number: KR1020220143692A
Authority: KR
Inventors: 김학수; 조성호; 최성욱; 백광현
Original assignee: 엘지디스플레이 주식회사
Priority date: 2022-11-01
Filing date: 2022-11-01
Publication date: 2024-05-08

Abstract

본 명세서의 실시예에 따른 표시 장치는 적어도 하나의 발광 영역을 포함하는 복수의 서브 화소 및 적어도 하나의 비 발광 영역을 포함하는 표시 영역과, 비 표시 영역을 포함하는 표시 패널을 포함한다. 표시 패널은 기판 상의 복수의 트랜지스터, 복수의 트랜지스터 상에 배치되며, 비 발광 영역의 베이스부 상에 배치되는 홀 외부의 복수의 돌출부를 갖는 오버 코팅층, 복수의 서브 화소 각각과 대응되도록 배치된다. 베이스부 및 상기 복수의 돌출부 상에 배치되고, 평탄부와 경사부를 포함하는 제1 전극, 제1 전극 상에 배치된다. 제1 전극의 평탄부와 경사부에 대응되는 영역에 배치되는 뱅크, 평탄부와 중첩되고, 제1 전극 상에 배치되며, 적어도 하나의 발광층을 포함하는 유기층 및 유기층 및 뱅크 상에 배치된 제2 전극을 포함한다. 홀은 복수의 서브 화소 사이에 배치되고, 홀과 대응되는 영역에서 복수의 서브 화소에 각각 배치된 뱅크는 서로 이격될 수 있다.

Description

표시 장치{DISPLAY APPARATUS}

본 명세서는 표시 장치에 관한 것이다.

표시 장치의 예로는 액정 표시 장치(Liquid Crystal Display device: LCD) 및 유기 발광 표시 장치(Organic Light Emitting Display Device: OLED) 등을 들 수 있다. 표시 장치 중 유기 발광 표시 장치(Organic Light Emitting Display Device: OLED)는 자발광 표시 장치일 수 있다. 자발광 표시 장치는 복수개의 서브 화소를 포함하고, 별도의 광원없이 각 서브 화소에 발광 소자를 구비하여, 광을 출사할 수 있다. 자발광 표시 장치는 다른 표시 장치에 비해 응답속도가 빠르고 발광 효율, 휘도 및 시야각이 큰 장점이 있으므로 많이 개발되고 있다.

자발광 표시 장치는 별도의 광원이 필요하지 않아 경량 박형으로 제조가 가능하다. 또한, 자발광 표시 장치는 저전압 구동에 의해 소비 전력 측면에서 유리할 뿐만 아니라, 색상 구현, 응답 속도, 시야각(viewing angle), 명암 대비비(Contrast Ratio; CR)도 우수하여, 다양한 분야에서 활용이 기대되고 있다.

본 명세서가 해결하고자 하는 과제는 표시 장치 구동 시, 측부로 전달되는 누설 전류를 최소화할 수 있는 표시 장치를 제공하는 것이다.

본 명세서가 해결하고자 하는 다른 과제는 공통층을 갖는 복수의 발광 소자 중 일부 발광 소자가 누설 전류에 의해 발광하는 것을 최소화한 표시 장치를 제공하는 것이다.

본 명세서가 해결하고자 하는 또 다른 과제는 저계조에서 영상표시 품질을 향상시킬 수 있는 표시 장치를 제공하는 것이다.

본 명세서의 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 명세서의 실시예에 따른 표시 장치는 적어도 하나의 발광 영역을 포함하는 복수의 서브 화소 및 적어도 하나의 비 발광 영역을 포함하는 표시 영역과, 비 표시 영역을 포함하는 표시 패널을 포함한다. 표시 패널은 기판 상에 배치되는 복수의 트랜지스터, 복수의 트랜지스터 상에 배치되며, 베이스부 및 상기 비 발광 영역에 대응되는 홀을 포함하는 복수의 돌출부를 갖는 오버 코팅층, 복수의 서브 화소 각각과 대응되도록 배치되고, 상기 베이스부 및 상기 복수의 돌출부 상에 배치되고 평탄부와 경사부를 포함하는 제1 전극, 제1 전극 상에 배치된다. 제1 전극의 상기 평탄부와 상기 경사부에 대응되는 영역에 배치되는 뱅크, 평탄부와 중첩되고, 상기 제1 전극 상에 배치되는 유기층 및 유기층 및 상기 뱅크 상에 배치된 제2 전극을 포함하고, 홀은 상기 복수의 서브 화소 사이에 배치되고, 비 발광 영역에서의 상기 뱅크의 끝단은 상기 돌출부의 내주면에 대응하도록 배치된다.

본 명세서의 실시예에 따른 표시 장치는 적어도 하나의 발광 영역을 포함하는 복수의 서브 화소 및 적어도 하나의 비 발광 영역을 포함하는 표시 영역과, 비 표시 영역을 포함하는 표시 패널을 포함한다. 표시 패널은 기판 상의 복수의 트랜지스터, 복수의 트랜지스터 상에 배치되며, 비 발광 영역의 베이스부 상에 배치되는 홀 외부의 복수의 돌출부를 갖는 오버 코팅층, 복수의 서브 화소 각각과 대응되도록 배치된다. 베이스부 및 상기 복수의 돌출부 상에 배치되고, 평탄부와 경사부를 포함하는 제1 전극, 제1 전극 상에 배치된다. 제1 전극의 평탄부와 경사부에 대응되는 영역에 배치되는 뱅크, 평탄부와 중첩되고, 제1 전극 상에 배치되며, 적어도 하나의 발광층을 포함하는 유기층 및 유기층 및 뱅크 상에 배치된 제2 전극을 포함한다. 홀은 복수의 서브 화소 사이에 배치되고, 홀과 대응되는 영역에서 복수의 서브 화소에 각각 배치된 뱅크는 서로 이격된다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 명세서에 따르면, 복수의 발광 소자의 공통층을 통해 전류가 누설되는 것을 개선할 수 있다.

본 명세서에 따르면, 표시 장치 구동 시, 의도하지 않은 발광 소자의 발광을 최소화할 수 있으므로, 색 재현율을 향상시킬 수 있다.

본 명세에 따르면, 저계조의 영상을 표시할 때, 얼룩이나 색 이상이 시인되는 것을 최소화하여, 표시 품질을 향상시킬 수 있다.

본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다. 본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 명세서의 실시예에 따른 표시 장치를 나타내는 구성도이다.
도 2는본 명세서의 일 실시예에 따른 표시 장치의 서브 화소의 회로도이다.
도 3은 본 명세서의 일 실시예에 따른 표시 장치의 단면도이다.
도 4는 본 명세서의 다른 실시예에 따른 표시 장치의 단면도이다.
도 5는 본 명세서의 실시예들에 따른 표시패널의 표시 영역에 포함된 발광 영역과 비 발광 영역을 도시한 평면도이다.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 "포함한다," "갖는다," "이루어진다" 등이 사용되는 경우 "만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 오차 범위에 대한 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들면, "상에," "상부에," "하부에," "옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, 예를 들면, "바로" 또는 "직접"이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, "후에," "에 이어서," "다음에," "전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.

본 명세서의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결" "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 특별히 명시적인 기재 사항이 없는 간접적으로 연결되거나 또는 접속될 수 있는 각 구성 요소 사이에 다른 구성 요소가 "개재"될 수도 있다고 이해되어야 할 것이다.

"적어도 하나"는 연관된 구성요소의 하나 이상의 모든 조합을 포함하는 것으로 이해되어야 할 것이다. 예를 들면, "제 1, 제 2, 및 제 3 구성요소의 적어도 하나"의 의미는 제 1, 제 2, 또는 제 3 구성요소뿐만 아니라, 제 1, 제 2, 및 제 3 구성요소의 두 개 이상의 모든 구성요소의 조합을 포함한다고 할 수 있다.

본 명세서에서 "표시 장치"는 표시 패널과 표시 패널을 구동하기 위한 구동부를 포함하는 액정 모듈(Liquid Crystal Module; LCM), 유기 발광 모듈(OLED Module), 양자점 모듈(Quantum Dot Module)과 같은 협의의 표시 장치를 포함할 수 있다. 그리고, LCM, OLED 모듈, 및 QD 모듈 등을 포함하는 완제품(complete product 또는 final product)인 노트북 컴퓨터, 텔레비전, 컴퓨터 모니터, 자동차용 장치(automotive display apparatus) 또는 차량(vehicle)의 다른 형태 등을 포함하는 전장장치(equipment display apparatus), 스마트폰 또는 전자패드 등의 모바일 전자장치(mobile electronic apparatus) 등과 같은 세트 전자장치(set electronic apparatus) 또는 세트 장치(set device 또는 set apparatus)도 포함할 수 있다.

따라서, 본 명세서에서의 표시 장치는 LCM, OLED 모듈, 및 QD 모듈 등과 같은 협의의 디스플레이 장치 자체, 및 LCM, OLED 모듈, 및 QD 모듈 등을 포함하는 응용제품 또는 최종소비자 장치인 세트 장치까지 포함할 수 있다.

경우에 따라서는, 표시 패널과 구동부 등으로 구성되는 LCM, OLED 모듈, QD 모듈을 협의의 "표시 장치"로 표현하고, LCM, OLED 모듈, QD 모듈을 포함하는 완제품으로서의 전자장치를 "세트 장치"로 구별하여 표현할 수도 있다. 예를 들면, 협의의 표시 장치는 액정(LCD), 유기 발광(OLED) 또는 양자점(Quantum Dot)의 표시 패널과, 표시 패널을 구동하기 위한 제어부인 소스 PCB를 포함하며, 세트 장치는 소스 PCB에 전기적으로 연결되어 세트 장치 전체를 제어하는 세트 제어부인 세트 PCB를 더 포함할 수 있다.

본 명세서의 실시예에서 사용되는 표시 패널은 액정 표시 패널, 유기 전계 발광(OLED; Organic Light Emitting Diode) 표시 패널, 양자점(QD; Quantum Dot) 표시 패널, 및 전계 발광 표시 패널(electroluminescent display panel) 등의 모든 형태의 표시 패널이 사용될 수 있다. 본 실시예의 표시 패널은 유기 전계 발광(OLED) 표시 패널용 플렉서블 기판과 하부의 백플레이트 지지구조로 베젤 벤딩을 할 수 있는 특정한 표시 패널에 한정되는 것은 아니다. 그리고, 본 명세서의 실시예에 따른 표시 장치에 사용되는 표시 패널의 형태나 크기에 한정되지 않는다.

예를 들면, 표시 패널이 유기 전계 발광(OLED) 표시 패널인 경우에는, 다수의 게이트 라인과 데이터 라인, 및 게이트 라인 및/또는 데이터 라인의 교차 영역에 형성되는 화소(Pixel)를 포함할 수 있다. 그리고, 각 화소에 선택적으로 전압을 인가하기 위한 소자인 박막 트랜지스터를 포함하는 어레이와, 어레이 상의 발광 소자층, 및 발광 소자층을 덮도록 어레이 상에 배치되는 봉지 기판 또는 봉지부(Encapsulation) 등을 포함하여 구성될 수 있다. 봉지부는 외부의 충격으로부터 박막 트랜지스터 및 발광 소자층 등을 보호하고, 발광 소자층으로 수분이나 산소가 침투하는 것을 방지할 수 있다. 그리고, 어레이 상에 형성되는 층은 무기발광층(inorganic light emitting layer), 예를 들면 나노 사이즈의 물질층(nano-sized material layer) 또는 양자점(quantum dot) 등을 포함할 수 있다.

본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하, 첨부된 도면 및 실시예를 통해 본 명세서의 실시예를 살펴보면 다음과 같다. 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.

도 1은 본 명세서의 실시예에 따른 표시 장치를 나타내는 도면이다.

본 명세서의 실시예에 따른 표시 장치(100)는 표시 패널(102)을 포함할 수 있다. 표시 패널(102)은 기판(110) 상에 마련되는 표시 영역(AA)과, 표시 영역(AA)의 주변에 배치되는 비표시 영역(NA)을 포함할 수 있다.

기판(110)은 벤딩이 가능하도록 가요성(flexibility)을 가지는 플라스틱 재질로 형성될 수 있다. 예를 들면, 기판(110)은 PI(polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate), PES(polyethersulfone), PAR(polyarylate), PSF(polysulfone), 및 COC(cyclio-olefin copolymer) 등의 재질로 구성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다. 예를 들면, 기판(110)의 재질로서 유리가 배제되는 것은 아니다. 본 명세서의 다른 실시예로는 기판(110)은 실리콘 웨이퍼 등과 같은 반도체 물질로 이루어질 수 있다.

표시 영역(AA)은 복수의 서브 화소(SP)가 배치되어 영상이 표시되는 영역일 수 있다. 복수의 서브 화소(SP) 각각은 빛을 발광하는 개별 단위일 수 있다. 본 명세서에서는 도 3과 도 4를 참조하여 실시예로 복수의 서브 화소(SP)의 제1 서브 화소(SP1), 제2 서브 화소(SP2)에 대해 상세히 설명한다.

복수의 서브 화소(SP) 각각에는 발광 소자 및 구동 회로가 배치될 수 있다. 예를 들면, 복수의 서브 화소(SP)에는 영상을 표시하기 위한 표시 소자와 표시 소자를 구동하기 위한 회로부가 배치될 수 있다. 예를 들면, 표시 장치(100)가 유기 발광 표시 장치인 경우, 표시 소자는 유기 발광 소자를 포함할 수 있고, 표시 장치(100)가 액정 표시 장치인 경우, 표시 소자는 액정 소자를 포함할 수 있다. 복수의 서브 화소(SP)는 적색 서브 화소(SP), 녹색 서브 화소(SP), 청색 서브 화소(SP), 및/또는 백색 서브 화소(SP) 등을 포함할 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.

비표시 영역(NA)은 영상이 표시되지 않는 영역일 수 있다. 비표시 영역(NA)은 표시 영역(AA)에 배치된 복수의 서브 화소(SP)를 구동하기 위한 다양한 배선 및 구동 IC 등이 배치되는 영역일 수 있다. 예를 들면, 비표시 영역(NA)에는 데이터 구동부(104) 및 게이트 구동부(103) 중 적어도 어느 하나가 배치될 수 있고, 본 명세서의 실시예들은 이에 한정되지 않는다.

비표시 영역(NA)은 표시 영역(AA)을 둘러싸는 영역일 수 있다. 예를 들면, 비표시 영역(NA)은 표시 영역(AA)의 주변에 있을 수 있다. 예를 들면, 비표시 영역(NA)은 표시 영역(AA)으로부터 연장되는 영역일 수도 있고, 복수의 서브 화소(SP)가 배치되지 않는 영역일 수도 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.

영상이 표시되지 않는 비표시 영역(NA)은 베젤 영역이거나, 기판(110)이 벤딩되는 벤딩 영역(BA)을 더 포함할 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.

표시 영역(AA)에는 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)이 배치될 수 있다. 예를 들면, 복수의 데이터 라인(DL)은 행(Row) 또는 열(Column)로 배치될 수 있고, 복수의 게이트 라인(GL)은 열(Column) 또는 행(Row)으로 배치될 수 있다. 데이터 라인(DL) 및/또는 게이트 라인(GL)에 의해 구성되는 영역에는 서브 화소(SP)가 배치될 수 있다.

표시 영역(AA)의 서브 화소(SP)는 반도체층으로 이루어진 박막 트랜지스터 또는 트랜지스터를 포함할 수 있다. 예를 들면, 박막 트랜지스터 또는 트랜지스터는 산화물 반도체 물질을 포함할 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다. 예를 들면, 박막 트랜지스터는 트랜지스터일 수 있으며, 용어에 한정되는 것은 아니다.

본 명세서의 실시예에 따르면, 비표시 영역(NA)에는 게이트 구동 회로를 포함한 게이트 구동부(103)가 배치될 수 있다. 게이트 구동부(103)의 게이트 구동 회로는 복수의 게이트 라인(GL)에 스캔 신호를 순차적으로 공급함으로써, 표시 영역(AA)의 각 화소 행들을 순차적으로 구동시킬 수 있다. 예를 들면, 화소 행은 하나의 게이트 라인에 연결된 화소들이 이루는 행일 수 있다. 게이트 구동 회로는 스캔 구동 회로라고도 할 수 있으며, 용어에 한정되는 것은 아니다.

게이트 구동 회로는 다결정 반도체층을 갖는 박막 트랜지스터로 구성될 수 있고, 산화물 반도체층을 갖는 박막 트랜지스터로 구성될 수도 있으며, 다결정 반도체층을 갖는 박막 트랜지스터와 산화물 반도체층을 갖는 박막 트랜지스터를 한 쌍을 이루어 구성될 수도 있다. 비표시 영역(NA)과 표시 영역(AA)에 배치된 박막 트랜지스터에 동일한 반도체 물질을 사용하는 경우에는 동일한 공정에서 동시에 구성될 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.

게이트 구동 회로는 시프트 레지스터(Shift Register) 및 레벨 시프터(Level Shifter) 등을 포함할 수 있다.

게이트 구동 회로는 본 명세서의 실시예에 따른 표시 장치(100)와 같이, GIP(Gate In Panel) 형태로 구현되어 기판(110)에 직접 배치될 수 있다.

게이트 구동 회로를 포함한 게이트 구동부(103)는 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인에 순차적으로 공급할 수 있다.

본 명세서의 실시예에 따른 게이트 구동부(103)는 반도체층으로서 다결정 반도체 물질을 사용하는 박막 트랜지스터를 이용하여 기판(110)에 직접 형성될 수도 있고, 다결정 반도체 물질을 반도체층으로 사용하는 박막 트랜지스터와 산화물 반도체 물질을 반도체층으로 사용하는 박막 트랜지스터를 C-MOS로 구성하여 형성할 수도 있다.

예를 들면, 산화물 반도체 물질은 IGZO(InGaZnO) 계 산화물 반도체 물질, IZO(InZnO)계 산화물 반도체 물질, IGZTO (InGaZnSnO)계 산화물 반도체 물질, ITZO(InSnZnO)계 산화물 반도체 물질, FIZO (FeInZnO)계 산화물 반도체 물질, ZnO계 산화물 반도체 물질, SIZO(SiInZnO)계 산화물 반도체 물질, 및 ZnON(Zn-Oxynitride)계 산화물 반도체 물질 중 적어도 하나 이상을 포함할 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.

산화물 반도체층을 갖는 박막 트랜지스터 및 다결정 반도체층을 갖는 박막 트랜지스터를 포함할 경우, 채널에서 전자 이동도가 높아 고해상도 및 저전력 구현이 가능할 수 있다.

본 명세서의 실시예에 따른 표시 장치(100)는 데이터 구동 회로를 포함한 데이터 구동부(104)를 더 포함할 수 있다. 데이터 구동 회로는 게이트 구동 회로를 포함한 게이트 구동부(103)에 의해 특정 게이트 라인이 열리면, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하여 복수의 데이터 라인으로 공급할 수 있다.

기판(110)에 배치된 다수의 게이트 라인(GL)은 다수의 스캔 라인 및 다수의 발광제어라인 등을 포함할 수 있다. 다수의 스캔 라인 및 다수의 발광제어라인은 서로 다른 종류의 트랜지스터들(스캔 트랜지스터, 발광제어 트랜지스터)의 게이트 노드에 서로 다른 종류의 게이트 신호(스캔 신호, 발광제어신호)를 전달하는 배선들일 수 있다.

게이트 구동 회로를 포함한 게이트 구동부(103)는 게이트 라인(GL)의 한 종류인 복수의 스캔 라인으로 스캔 신호들을 출력하는 스캔 구동 회로와 게이트 라인의 다른 종류인 복수의 발광제어라인으로 발광제어신호들을 출력하는 발광 구동 회로를 포함할 수 있다.

본 명세서의 실시예에 따른 표시 패널(102)은 벤딩 영역(BA)을 더 포함할 수 있다. 벤딩 영역(BA)은 기판(110)이 구부러지거나 굽어지는 영역일 수 있다. 기판(110)은 벤딩 영역(BA)을 제외한 영역에서는 평탄한 상태로 유지될 수 있다. 데이터 라인(DL)은 벤딩 영역(BA)을 통과하도록 배치될 수 있으며, 다양한 데이터 라인(DL)이 배치되어 데이터 패드와 연결될 수 있다.

도 2는 본 명세서의 일 실시예에 따른 표시 장치의 서브 화소의 회로도이다. 도 2를 참조하면, 복수의 서브 화소(SP)의 화소 회로는 제1 내지 제6 트랜지스터(T1, T2, T3, T4, T5, T6) 및 커패시터(Cst)를 포함한다. 제1 트랜지스터(T1)는 제2 스캔 배선과 연결되어, 제2 스캔 배선을 통해 공급되는 제2 스캔 신호(SCAN2)에 의해 제어될 수 있다. 그리고 제1 트랜지스터(T1)는 데이터 신호(Vdata)를 공급하는 데이터 배선과 커패시터(Cst) 사이에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제2 스캔 배선을 통해 턴-온 레벨의 제2 스캔 신호(SCAN2)가 인가되면 데이터 배선으로부터의 데이터 신호(Vdata)를 커패시터(Cst)로 전달한다. 이러한 제1 트랜지스터(T1)는 커패시터(Cst)에 데이터 신호(Vdata)가 인가되는 타이밍을 제어하는 스위칭 트랜지스터로 지칭될 수 있다. 제2 트랜지스터(T2)는 고전위 전원 신호(EVDD)가 공급되는 고전위 전원 배선과 제5 트랜지스터(T5) 사이에 전기적으로 연결될 수 있다. 그리고 제2 트랜지스터(T2)의 게이트 전극은 커패시터(Cst)와 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)는 게이트 전극에 인가된 전압에 따라 발광 소자(120)로 흐르는 전류를 제어하여 발광 소자(120)의 휘도를 제어하는 구동 트랜지스터로 지칭될 수 있다. 제3 트랜지스터(T3)는 제1 스캔 배선을 통해 공급되는 제1 스캔 신호(SCAN1)에 의해 제어될 수 있다. 그리고 제3 트랜지스터(T3)는 제3 트랜지스터(T3)의 타입에 따라 제2 트랜지스터(T2)의 게이트 전극과 드레인 전극 사이 또는 게이트 전극과 소스 전극 사이에 전기적으로 연결될 수 있다.

구동 트랜지스터인 제2 트랜지스터(T2)는 서브 화소(SP)에 인가되는 데이터 신호(Vdata)에 따라 발광 소자(120)로 흐르는 전류를 제어해야 하나, 서브 화소(SP)마다 배치된 제2 트랜지스터(T2)의 문턱 전압 편차로 인해 서브 화소(SP) 각각에 배치된 발광 소자(120)의 휘도 편차가 발생할 수 있다.

이때, 제3 트랜지스터(T3)를 배치하여 제2 트랜지스터(T2)의 문턱 전압을 보상할 수 있고, 제3 트랜지스터(T3)는 보상 트랜지스터로 지칭될 수 있다. 예를 들어, 제3 트랜지스터(T3)를 턴-온 시키는 제1 스캔 신호(SCAN1)가 인가된 경우, 고전위 전원 신호(EVDD)에서 제2 트랜지스터(T2)의 문턱 전압이 감해진 전압이 제2 트랜지스터(T2)의 게이트 전극으로 인가된다. 그리고 제2 트랜지스터(T2)의 게이트 전극에 문턱 전압이 감해진 고전위 전원 신호(EVDD)가 인가된 상태에서 커패시터(Cst)에 데이터 신호(Vdata)가 인가되도록 하여, 제2 트랜지스터(T2)의 문턱 전압을 보상할 수 있다.

제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 서로 다른 스캔 배선으로부터 다른 스캔 신호(SCAN1, SCAN2)를 전달받는 것으로 도시하였으나, 제3 트랜지스터(T3)와 제1 트랜지스터(T1)는 동일한 스캔 배선에 연결되어 동일한 스캔 신호(SCAN1, SCAN2)를 전달받을 수도 있으며, 이에 제한되지 않는다.

제4 트랜지스터(T4)는 커패시터(Cst)와 초기화 신호(Vini)가 공급되는 초기화 신호 배선에 전기적으로 연결될 수 있다. 그리고 제4 트랜지스터(T4)는 발광 제어 신호 배선을 통해 공급되는 발광 제어 신호(EM)에 의해 제어될 수 있다. 제4 트랜지스터(T4)는 발광 제어 신호 배선을 통해 턴-온 레벨의 발광 제어 신호(EM)가 인가되면 커패시터(Cst)의 전압을 초기화하거나, 커패시터(Cst)에 인가된 데이터 신호(Vdata)를 서서히 방전시키며 데이터 신호(Vdata)에 따른 전류가 발광 소자(120)에 흐르도록 할 수 있다.

제5 트랜지스터(T5)는 제2 트랜지스터(T2)와 발광 소자(120) 사이에 전기적으로 연결되고, 발광 제어 신호 배선을 통해 공급되는 발광 제어 신호(EM)에 의해 제어될 수 있다. 제5 트랜지스터(T5)는 커패시터(Cst)에 데이터 신호(Vdata)가 인가되고, 제2 트랜지스터(T2)의 게이트 전극에 문턱 전압이 보상된 고전위 전원 신호(EVDD)가 인가된 상태에서, 턴-온 레벨의 발광 제어 신호(EM)가 인가되면 턴-온 되어 발광 소자(120)에 전류가 흐르도록 할 수 있다.

제6 트랜지스터(T6)는 초기화 신호(Vini)가 공급되는 초기화 신호 배선과 발광 소자(120)의 애노드 사이에 전기적으로 연결되고, 제1 스캔 배선을 통해 공급되는 제1 스캔 신호(SCAN1)에 의해 제어될 수 있다. 제6 트랜지스터(T6)는 제1 스캔 배선을 통해 턴-온 레벨의 제1 스캔 신호(SCAN1)가 인가되면 초기화 신호(Vini)로 발광 소자(120)의 애노드나, 제2 트랜지스터(T2)와 제5 트랜지스터(T5) 사이의 노드를 초기화할 수 있다.

커패시터(Cst)는 구동 트랜지스터인 제2 트랜지스터(T2)의 게이트 전극에 인가되는 전압을 저장하는 저장 커패시터(Cst)일 수 있다. 여기서, 커패시터(Cst)는 제2 트랜지스터(T2)의 게이트 전극과 발광 소자(120)의 애노드 사이에 전기적으로 연결된다. 따라서, 커패시터(Cst)는 제2 트랜지스터(T2)의 게이트 전극의 전압과 발광 소자(120)의 애노드에 공급되는 전압의 차이를 저장할 수 있다.

이하에서는 도 3 및 도 4를 참조하여, 본 명세서의 일 실시예에 따른 표시 장치(100)의 서브 화소(SP)를 보다 상세히 설명하기로 한다.

도 3은 본 명세서의 일 실시예에 따른 표시 장치의 확대 평면도이다. 도 3은 도 1의 선 I-II'의 단면도이다.

기판(110) 상에는 버퍼층(111)이 배치된다. 버퍼층(111)은 버퍼층(111) 상에 형성되는 층들과 기판(110) 간의 접착력을 향상시키고, 기판(110)으로부터 유출되는 알칼리 성분 등을 차단하는 역할 등을 할 수 있다. 버퍼층(111)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층, 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 버퍼층(111)은 필수적인 구성요소는 아니며, 기판(110)의 종류 및 물질, 트랜지스터(120)의 구조 및 타입 등에 기초하여 생략될 수도 있다.

트랜지스터(120)는 버퍼층(111) 상에 배치된다. 트랜지스터(120)는 표시 영역(A/A)의 발광 소자(160)를 구동하기 위한 구동 소자로 사용될 수 있다. 트랜지스터(120)는 액티브층(121), 게이트 전극(122), 소스 전극(123) 및 드레인 전극(124)을 포함한다. 도 3에 도시된 트랜지스터(120)는 구동 트랜지스터이고, 게이트 전극(122)이 액티브층(121) 상에 배치되는 탑 게이트(top gate) 구조의 박막 트랜지스터이다. 다만, 이에 제한되지 않고, 트랜지스터(120)는 바텀 게이트(bottom gate) 구조의 트랜지스터로 구현될 수도 있다.

액티브층(121)은 버퍼층(111) 상에 배치된다. 액티브층(121)은 트랜지스터(120) 구동 시 채널이 형성되는 영역이다. 액티브층(121)은 산화물(oxide) 반도체로 형성될 수도 있고, 비정질 실리콘(amorphous silicon, a-Si), 다결정 실리콘(polycrystalline silicon, poly-Si), 또는 유기물(organic) 반도체 등으로 형성될 수 있다.

액티브층(121) 상에는 게이트 절연층(112)이 배치된다. 게이트 절연층(112)은 액티브층(121)과 게이트 전극(122)을 전기적으로 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연층(112)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층, 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.

게이트 절연층(112)에는 소스 전극(123) 및 드레인 전극(124) 각각이 액티브층(121)의 소스 영역 및 드레인 영역 각각에 컨택하기 위한 컨택홀이 형성된다. 게이트 절연층(112)은 도 3에 도시된 바와 같이 기판(110) 전면에 걸쳐 형성될 수도 있고, 게이트 전극(122)과 동일한 폭을 갖도록 패터닝될 수도 있으나, 이에 한정되는 것은 아니다.

게이트 전극(122)은 게이트 절연층(112) 상에 배치된다. 게이트 전극(122)은 액티브층(121)의 채널 영역과 중첩하도록 게이트 절연층(112) 상에 배치된다. 게이트 전극(122)은 다양한 금속 물질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있으나, 이에 제한되는 것은 아니다.

게이트 전극(122) 상에는 층간 절연층(113)이 배치된다. 층간 절연층(113)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층, 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있으나, 이에 제한되는 것은 아니다. 층간 절연층(113)에는 소스 전극(123) 및 드레인 전극(124) 각각이 액티브층(121)의 소스 영역 및 드레인 영역 각각에 컨택하기 위한 컨택홀이 형성된다.

소스 전극(123) 및 드레인 전극(124)은 층간 절연층(113) 상에 배치된다. 소스 전극(123) 및 드레인 전극(124)은 동일 층에서 이격되어 배치된다. 소스 전극(123) 및 드레인 전극(124)은 게이트 절연층(112) 및 층간 절연층(113)의 컨택홀을 통해 액티브층(121)과 전기적으로 연결된다. 소스 전극(123) 및 드레인 전극(124)은 다양한 금속 물질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있으나, 이에 제한되는 것은 아니다.

도 3에서는 표시 장치(100)에 포함되는 다양한 트랜지스터(120) 중 구동 트랜지스터만을 도시하였으나, 스위칭 트랜지스터 등과 같은 다른 트랜지스터들도 배치될 수도 있다.

제1 오버 코팅층(130)은 층간 절연층(113) 및 트랜지스터(120) 상에 배치된다. 제1 오버 코팅층(130)은 트랜지스터(120)를 보호하고, 트랜지스터(120)의 상부를 평탄화하기 위한 절연층이다. 제1 오버 코팅층(130)에는 트랜지스터(120)의 소스 전극(123)을 노출시키기 위한 컨택홀이 형성된다. 도 2에서는 제1 오버 코팅층(130)에 소스 전극(123)을 노출시키기 위한 컨택홀이 형성되는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들면, 제1 오버 코팅층(130)에 드레인 전극(124)을 노출시키기 위한 컨택홀이 형성될 수도 있다.

제1 오버 코팅층(130)은 아크릴계 수지, 에폭시 수지, 페놀 수지, 폴리아미드계 수지, 폴리이미드계 수지, 불포화 폴리에스테르계 수지, 폴리페닐렌계 수지, 폴리페닐렌설파이드계 수지, 벤조사이클로부텐 및 포토레지스트 중 하나로 형성될 수 있으나, 이에 제한되지 않는다.

제1 오버 코팅층(130) 하부에는 층간 절연층(113)과 트랜지스터(120)를 커버하는 패시베이션층이 더 배치될 수도 있다. 패시베이션층은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층, 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.

보조 전극(140)은 제1 오버 코팅층(130) 상에 배치된다. 보조 전극(140)은 트랜지스터(120)와 발광 소자(160)를 전기적으로 연결하는 역할을 할 수 있다. 보조 전극(140)은 제1 오버 코팅층(130)에 형성된 컨택홀을 통해 트랜지스터(120)의 소스 전극(123)과 전기적으로 연결된다. 보조 전극(140)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.

제2 오버 코팅층(150)은 제1 오버 코팅층(130) 상에 배치된다. 제2 오버 코팅층(150)은 제1 오버 코팅층(130)과 보조 전극(140)의 상부를 평탄화하기 위한 절연층이다. 제2 오버 코팅층(150)에는 보조 전극(140)을 노출시키기 위한 컨택홀이 형성된다.

제2 오버 코팅층(150)은 아크릴계 수지, 에폭시 수지, 페놀 수지, 폴리아미드계 수지, 폴리이미드계 수지, 불포화 폴리에스테르계 수지, 폴리페닐렌계 수지, 폴리페닐렌설파이드계 수지, 벤조사이클로부텐 및 포토레지스트 중 하나로 형성될 수 있으나, 이에 제한되지 않는다.

제2 오버 코팅층(150)은 베이스부(151)와 복수의 돌출부(152)를 포함한다. 베이스부(151)와 복수의 돌출부(152)는 도 3에 도시된 바와 같이 일체로 이루어질 수 있다. 예를 들어, 베이스부(151)와 복수의 돌출부(152)는 동일한 물질로 이루어져 동시에 동일한 공정, 예를 들어, 마스크 공정을 통해 형성될 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 베이스부(151)는 제1 오버 코팅층(130) 상에 배치된다. 베이스부(151)의 상면은 기판(110)과 평행한 면을 갖는다. 이에, 베이스부(151)는 하부에 배치된 구성요소로 인해 발생할 수 있는 단차를 평탄화할 수 있다.

복수의 돌출부(152)는 베이스부(151) 상에 배치된다. 복수의 돌출부(152)는 베이스부(151)와 일체로 형성되어 베이스부(151)로부터 돌출된 형상을 갖을 수 있다.

복수의 돌출부(152) 각각은 상면 및 측면을 포함한다. 돌출부(152)의 상면은 돌출부(152)에서 최상부에 위치하는 면으로, 베이스부(151) 또는 기판(110)과 실질적으로 평행한 면일 수 있다. 돌출부(152)의 측면은 돌출부(152)의 상면과 베이스부(151)를 연결하는 면일 수 있다.

복수의 돌출부(152) 중 적어도 일부는 홀(H1)의 측면에 배치될 수 있다.

홀(H1)은 복수의 서브 화소(SP)의 사이에 배치될 수 있다. 비 발광 영역(NEA) 중 제2 비 발광 영역(NEA2)에서의 뱅크(170)의 끝단은 돌출부(152)의 내주면에 대응하도록 배치될 수 있다. 홀(H1)에 의하여 베이스부(151)의 상면이 노출될 수 있으나, 이에 제한되지 않는다.

도 3에서 본 명세서의 실시예에 따르면, 홀(H1)은 돌출부(152)를 마스크로 하여 돌출부(152)의 일부, 예를 들어 홀(H1) 영역을 식각하고, 제1 전극(161)을 식각하고, 뱅크(170)를 식각한 후 홀(H1)이외의 영역의 뱅크(170)의 일부를 식각함으로써 형성될 수 있다. 본 명세서의 실시예들은 이에 한정되지 않는다. 뱅크(170)와 돌출부(152)가 형성되지 않은(비어있는) 홀(H1)에 의해 서브 화소(SP) 간 제2 비 발광 영역(NEA2)에서의 발광층 및 공통층을 포함하는 유기층(152)의 길이가 연장될 수 있다. 이로 인해 제1 서브 화소(SP1)에서 제2 서브 화소(SP2)로 누설되는 전류의 경로(path)가 지연될 수 있다.

이 때, 뱅크(170)는 돌출부(152)의 측면을 커버하여 제1 전극(161)과 제2 전극(163)이 연결되지 않도록 형성될 수 있다.

발광 소자(160)는 제2 오버 코팅층(150) 상에 배치된다. 발광 소자(160)는 트랜지스터(120)의 소스 전극(123)과 전기적으로 연결된 제1 전극(161), 제1 전극(161) 상에 배치된 유기층(162) 및 유기층(162) 상에 형성된 제2 전극(163)을 포함한다.

제1 전극(161)은 복수의 서브 화소(SP) 각각과 대응되도록 배치된다. 제1 전극(161)은 베이스부(151) 및 복수의 돌출부(152)의 일부 상에 배치될 수 있다.예를 들면, 제1 전극(161)은 돌출부(152)가 배치되지 않은 베이스부(151)의 상면 및 복수의 돌출부(152)의 측면에 배치될 수 있다. 예를 들어, 제1 전극(161)은 베이스부(151) 및 돌출부(152)의 형상을 따라 배치될 수 있다. 또한, 제1 전극(161)은 복수의 돌출부(152)의 상면 중 일부 영역에도 형성될 수 있다.

제1 전극(161)은 발광 소자(160)의 애노드일 수 있다. 제1 전극(161)은 제2 오버 코팅층(150)에 형성된 컨택홀을 통해 보조 전극(140)과 전기적으로 연결된다. 제1 전극(161)은 보조 전극(140)을 통해 트랜지스터(120)의 소스 전극(123)과 전기적으로 연결될 수 있다. 그러나, 트랜지스터(120)의 종류, 구동 회로의 설계 방식 등에 따라 제1 전극(161)은 트랜지스터(120)의 드레인 전극(124)과 전기적으로 연결되도록 구성될 수도 있다.

도 3에서는 제1 전극(161)이 단일층으로 도시되었으나, 제1 전극(161)은 다중층으로 구성될 수 있다. 예를 들어, 제1 전극(161)은 유기층(162)에서 발광된 광을 제2 전극(163) 측으로 반사시키기 위한 반사층 및 유기층(162)에 정공을 공급하기 위한 투명 도전층을 포함할 수 있다.

반사층은 제2 오버 코팅층(150) 상에 배치되어 발광 소자(160)에서 발광된 광을 상부로 반사시킬 수 있다. 발광 소자(160)의 유기층(162)에서 생성된 광은 상부로만 발광되지 않고, 측부로도 발광될 수 있다. 측부로 발광된 광은 표시 장치(100) 내부로 향하게 되고, 전반사에 의해 표시 장치(100) 내부에 갇힐 수 있으며, 나아가 표시 장치(100) 내부의 방향으로 진행하다 소멸될 수도 있다. 이에, 반사층은 유기층(162)의 하부에서 복수의 돌출부(152)의 측부를 덮도록 배치되어, 유기층(162)의 측부로 진행하는 광의 진행 방향을 정면 방향으로 바꾸어 줄 수 있다.

반사층은 금속 물질로 이루어질 수 있고, 예를 들어, 알루미늄(Al), 은(Ag), 구리(Cu), 마그네슘-은 합금(Mg:Ag) 등과 같은 금속 물질로 이루어질 수도 있으나, 이에 제한되는 것은 아니다.

투명 도전층은 반사층 상에 배치된다. 투명 도전층은 유기층(162)에 정공을 공급하기 위하여 일함수가 높은 도전성 물질로 이루어질 수 있다. 예를 들어, 투명 도전층은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide, ITZO), 아연 산화물(Zinc Oxide, ZnO) 및 주석 산화물(Tin Oxide, TO) 계열의 투명 도전성 산화물로 이루어질 수 있으나, 이에 제한되는 것은 아니다.

제1 전극(161)의 단부는 홀(H1)을 사이에 두고 이격될 수 있다.. 예를 들어, 제1 전극(161)은 홀(H1) 내에는 배치되지 않고, 홀(H1)의 외부에서 돌출부(152)와 중첩할 수 있다.

뱅크(170)는 제2 오버 코팅층(150) 및 제1 전극(161) 상에 배치된다.

뱅크(170)는 제1 전극(161)의 일부를 커버하여 발광 영역(EA)과 비발광 영역(NEA)을 정의할 수 있다. 발광 영역(EA)은 복수의 서브 화소(SP) 각각(SP1, SP2)에서 유기층(162)에 의하여 실질적으로 광이 생성되는 영역을 의미할 수 있다. 발광 영역(EA)에는 뱅크(170)가 배치되지 않고, 제1 전극(161) 상에 유기층(162)이 바로 위치하여 광이 생성될 수 있다. 비발광 영역(NEA)은 광이 생성되지 않는 영역을 의미할 수 있다. 적어도 하나의 서브 화소(SP)는 적어도 하나의 발광 영역(EA)을 포함할 수 있다. 예를 들어, 제1 서브 화소(SP1)에서 발광 영역(EA)은 제1 발광 영역(EA1)과 제1 추가 발광 영역(EA1s)을 구비할 수 있다. 예를 들어, 제2 서브 화소(SP2)에서 발광 영역(EA)은 제2 발광 영역(EA2)과 제2 추가 발광 영역(EA2s)을 포함할 수 있다. 2개의 발광 영역(EA1, EAs) 사이에는 하나의 제1 비 발광 영역(NEA1)이 배치될 수 있다.

예를 들면, 제1 발광 영역(EA1)은 유기층(162)으로부터 발광된 광의 일부가 유기층(162)과 제2 전극(163)을 거쳐 표시 장치(100) 외부로 추출되는 영역일 수 있다. 또한, 제1 발광 발광 영역(EA1)은 베이스부(151)와 중첩하고 돌출부(152)와는 중첩하지 않는 영역일 수 있다.

또한, 제1 발광 영역(EA1)은 유기층(162)으로부터 발광된 광의 일부는 제1 전극(161)에 도달하고, 제1 전극(161)에 의해 반사되어 다시 유기층(162)과 제2 전극(163)을 차례로 거쳐 표시 장치(100) 외부로 추출되는 영역일 수 있다.

예를 들면, 유기층(162)으로부터 발광된 광의 일부는 제2 전극(163) 및 봉지부(990)를 차례로 거쳐, 표시 장치(100) 외부로 추출될 수 있다.

제1 발광 영역(EA1)은 제1 비 발광 영역(NEA1)로 둘러싸일 수 있다.

제1 비 발광 영역(NEA1)은 뱅크(170)의 경사 영역과 대응될 수 있다.

제1 비 발광 영역(NEA1)은 유기층(162)으로부터 발광된 광 중 일부가 뱅크(170)의 경사 영역과 대응되는 영역으로 향하지만, 이 광이 외부로 추출되지 못하는 영역일 수 있다. 다시 설명하면, 유기층(162)으로부터 발광된 광이, 평탄부와 평행한 방향으로 출사되어 제1 전극(161)에 도달하나, 광이 외부로 출사되도록 반사되지 못하고 서브 화소 내에 갇히는 영역일 수 있다.

이러한 제1 비 발광 영역(NEA1)은 표시 장치(100)가 온(ON) 상태일 때, 블랙(black) 상태이거나, 제1 발광 영역(EA1)와 제1 추가 발광 영역(EA1s) 중 적어도 하나의 발광 영역으로부터 입사된 광으로 인해 제1 발광 영역(EA1) 및 추가 발광 영역(EAs)에 비해 휘도가 낮은 상태일 수 있다. 예를 들면, 제1 발광 영역(EA1)과 제1 추가 발광 영역(EA1s)사이에 배치된 제1 비 발광 영역(NEA1)는 제1 발광 영역(EA1)의 가시광선과 제2 발광 영역(EA2)들의 가시광선이 혼재되어 있는 영역일 수 있으나, 본 명세서가 이에 한정되는 것은 아니다.

제1 추가 발광 영역(EA1s)은 제1 비 발광 영역(NEA1)를 둘러싸도록 배치될 수 있다. 제1 추가 발광 영역(EA1s)은 제1 전극(161)의 경사부와 중첩되는 영역과 대응되는 영역일 수 있다. 다른 측면으로, 제1 추가 발광 영역(EA1s)은 제1 전극(161)의 경사부와 대응되는 영역일 수 있다. 또한, 제1 추가 발광 영역(EA1s)은 돌출부(152)와 중첩하는 영역일 수 있다.

뱅크(170)의 단부는 홀(H1)과 중첩할 수 있다. 예를 들어, 뱅크(170)는 홀(H1)과 대응되는 제1 전극(161)의 상면으로부터 측면을 덮도록 연장될 수 있다. 이에, 뱅크(170)는 돌출부(152)의 상면의 연장선 또는 제1 전극(161)의 상면의 연장선 상에서 홀(H1)을 커버하도록 돌출될 수 있다. 뱅크(170)는 돌출부(152)의 상면에서 제1 전극(161)을 커버하도록 증착될 수 있다. 그 후, 제1 전극(161) 및 뱅크(170)를 마스크로 하여 돌출부(152)의 일부가 식각됨으로써, 홀(H1)이 형성될 수 있다. 따라서, 뱅크(170)는 홀(H1) 내에는 배치되지 않고, 홀(H1)의 외부에서 홀(H1)과 중첩할 수 있다.

비 발광 영역에서의 뱅크(170)의 끝단은 돌출부(152)의 내주면에 대응하도록 배치될 수 있다,

뱅크(170)는 무기물로 이루어질 수 있다. 예를 들어, 뱅크(170)는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층, 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다. 다만, 이에 제한되지 않고 뱅크(170)는 유기물로 이루어질 수도 있다.

홀(H1)과 대응되는 영역에서, 서로 이웃하는 서브 화소(SP)에 각각 배치된 뱅크(170)들은 서로 이격될 수 있다. 또한, 홀(H1)과 대응되는 영역에서, 서로 이웃하는 서브 화소(SP)에 각각 배치된 제1 전극(161)들은 서로 이격될 수 있다.

각 서브 화소(SP)의 발광 영역과 발광 영역 사이의 거리는 혼색을 방지하기 위하여 일정한 거리를 유지할 수 있으나, 고화상 품질을 위해 서브 화소(SP)간의 거리는 감소하고자 하는 추세이다. 따라서, 인접 서브 화소 간에 유기층을 공유하는 경우, 인접 서브 화소 간 누설 전류가 발생하여 의도하지 않은 서브 화소의 발광 소자가 발광될 수도 있다. 예를 들어 청색 서브 화소의 발광 시, 인접하는 적색 서브 화소에 누설 전류가 발생하여 적색 서브 화소가 발광할 수 있고, 이에 따라 혼색 불량이 발생될 수도 있다. 이를 해결하기 위해 본 명세서의 실시예에서는 제1 전극(161) 및 뱅크(170)가 트렌치 형상의 홀(H1)에 의해 단절(이격)됨으로써, 제1 전극(161) 상에 배치되는 유기층(162) 및 제2 전극(163)은 길이가 연장된 구조를 가질 수 있다. 각 서브 화소의 발광 영역 즉, 제1 서브 화소(SP1)의 제1 발광 영역(EA1)과 제2 서브 화소(SP2)의 제2 발광 영역(EA2)간의 물리적인 거리가 증가되고, 저항이 증가하여, 누설 전류(Leakage current)의 양을 감소시킬 수 있다. 예를 들면, 제1 서브 화소(SP1)의 전류가 인접한 서브 화소(SP2)로 흐르게 되는 전류 누설 현상이 최소화될 수 있어 화질 품질이 개선될 수 있다.

유기층(162)은 제1 전극(161) 및 뱅크(170) 상에 배치된다. 예를 들면, 유기층(162)은 제1 발광 영역(EA1)에서는 제1 전극(161) 상에 배치되고, 제3 비 발광 영역(NEA3)에서는 뱅크(170) 상에 배치된다. 유기층(162)은 제1 전극(161) 및 뱅크(170)의 형상을 따라 배치될 수 있다. 유기층(162)은 발광층 및 공통층을 포함한다.

발광층은 특정 색상의 광을 발광하기 위한 유기층이다. 복수의 서브 화소(SP) 각각에 서로 다른 발광층이 배치될 수도 있고, 복수의 서브 화소(SP) 전체에 동일한 발광층이 배치될 수도 있다. 예를 들어, 복수의 서브 화소(SP) 각각에 서로 다른 발광층이 배치된 경우, 적색 서브 화소에는 적색 발광층이 배치되고, 녹색 서브 화소에는 녹색 발광층이 배치되며, 청색 서브 화소에는 청색 발광층이 배치될 수 있다. 복수의 서브 화소(SP) 전체에 걸쳐 발광층이 동일한 층으로 형성된 경우, 발광층으로부터의 광은 별도의 광변환층, 컬러 필터 등을 통해 다양한 색상의 광으로 변환될 수도 있다.

공통층은 발광층의 발광 효율을 개선하기 위해 배치되는 유기층이다. 공통층은 복수의 서브 화소(SP)에 걸쳐 동일한 층으로 형성될 수 있다. 예를 들면, 복수의 서브 화소(SP) 각각의 공통층은 동일한 물질로 동일 공정을 통해 동시에 형성될 수 있다. 공통층은 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 및 전하 생성층 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.

제2 전극(163)은 유기층(162) 상에 배치된다. 제2 전극(163)은 유기층(162)의 형상을 따라 배치될 수 있다. 제2 전극(163)은 유기층(162)에 전자를 공급하므로, 일함수가 낮은 도전성 물질로 이루어질 수 있다. 제2 전극(163)은 발광 소자(160)의 캐소드일 수 있다. 제2 전극(163)은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질 또는 MgAg와 같은 금속 합금이나 이테르븀(Yb) 합금 등으로 형성될 수 있고, 금속 도핑층이 더 포함될 수도 있으며, 이에 제한되지 않는다. 제2 전극(163)은 저전위 전원 배선과 전기적으로 연결되어 저전위 전원 신호를 공급받을 수 있다.

홀(H1)은 복수의 서브 화소(SP) 각각을 둘러싸도록 구성될 수 있다. 예를 들면, 홀(H1)은 복수의 서브 화소(SP)를 완전히 둘러싸지는 않으며, 일부 영역에서는 홀(H1) 없이 돌출부(152)만이 존재할 수 있다. 예를 들면, 일부 영역에서는 이웃하는 서브 화소(SP)들 각각의 뱅크(170), 유기층(162) 및 제2 전극(163) 중 일부가 연결될 수도 있다. 홀(H1)이 복수의 서브 화소(SP) 각각을 완전히 둘러싸는 경우, 유기층(162) 및/또는 캐소드(163)가 서브 화소(SP) 별로 완전히 분리되어, 복수의 발광 소자(160) 각각이 발광하기 어려울 수 있다. 이에, 홀(H1)은 복수의 발광 소자(160) 각각을 둘러싸는 개곡선(open curve)으로 이루어질 수 있다.

본 명세서의 다른 실시예에 따르면, 홀(H1)은 서로 다른 색을 발광하는 서브 화소(SP)의 사이에 배치될 수도 있다. 예를 들어, 적색 서브 화소들의 사이, 녹색 서브 화소들의 사이 및 청색 서브 화소들의 사이에는 홀(H1)이 배치되지 않고 유기층(162) 및 제2 전극(163)이 연속적으로 형성될 수 있다. 그리고, 적색 서브 화소와 녹색 서브 화소의 사이, 적색 서브 화소와 청색 서브 화소의 사이 및 녹색 서브 화소와 청색 서브 화소의 사이에는 홀(H1)이 형성되고, 유기층(162) 및 제2 전극(163)이 단절된 구조를 가질 수 있다. 그러나, 본 명세서가 이에 제한되는 것은 아니며, 유기층(162)과 제2 전극(163)의 홀(H1)은 누설 전류 발생을 방지하기 위한 영역이라면 어디에든 형성될 수 있다.

복수의 발광 소자의 유기층 중 공통층은 복수의 서브 화소 전체에 걸쳐 하나의 층으로 형성된다. 복수의 서브 화소의 발광 소자가 공통층을 공유하는 구조로 형성됨에 따라, 특정 서브 화소의 발광 소자를 발광시킬 때 이웃한 서브 화소의 발광 소자로 전류가 흐르는 전류 누설 현상이 발생할 수 있다. 예를 들어, 복수의 서브 화소 중 적색 서브 화소만 발광하는 경우, 적색 서브 화소의 발광 소자를 구동하기 위해 공급된 전류 중 일부가 공통층을 통해 인접한 녹색 서브 화소 및 청색 서브 화소로 누설될 수 있다. 예를 들면, 전류 누설 현상에 의하여 의도치 않은 다른 서브 화소의 발광 소자가 발광하게 되고, 복수의 서브 화소 간의 혼색을 유발하며, 소비 전력을 증가시킬 수 있다. 또한, 누설 전류에 의해 색 이상 및 얼룩 등이 시인되어 표시 품질이 저하될 수 있다.

그리고, 발광층이 복수의 서브 화소 별로 분리되어 배치될 경우, 각각의 발광층들은 서로 상이한 턴-온 전압을 갖는다. 예를 들어, 청색 발광층이 배치된 청색 서브 화소를 구동하기 위한 턴-온 전압이 가장 크고, 적색 발광층이 배치된 적색 서브 화소를 구동하기 위한 턴-온 전압은 가장 작을 수 있다. 그리고, 턴-온 전압이 가장 큰 청색 서브 화소보다 턴-온 전압이 작은 적색 서브 화소 또는 녹색 서브 화소에서 전류가 흐를 수 있는 장벽이 낮으므로, 공통층을 통해 누설된 전류는 턴-온 전압이 큰 청색 서브 화소에서 턴-온 전압이 작은 적색 서브 화소 및 녹색 서브 화소로 쉽게 흐를 수 있다. 이에, 청색 서브 화소의 구동 시 턴-온 전압이 작은 적색 서브 화소 및 녹색 서브 화소가 함께 발광할 수 있다.

예를 들면, 저계조 구동 시, 구동되는 서브 화소에서 발광된 광의 휘도가 낮아, 이웃한 서브 화소에서 발광된 광이 보다 쉽게 인지될 수 있다. 예를 들면, 저계조 구동 시, 누설 전류로 인한 색 이상 및 얼룩 불량이 더욱 쉽게 인지될 수 있어 표시 품질 저하가 심각하게 발생할 수 있다. 또한, 저계조의 백색 광을 표시할 때, 공통층을 통해 가장 낮은 턴-온 전압을 갖는 적색 서브 화소에서 가장 먼저 광을 발광하므로, 순수한 백색이 아닌 붉은 빛을 갖는 백색이 표시되는 레디쉬(redish) 현상이 발생할 수도 있다.

이에, 본 명세서의 실시예에 따른 표시 장치(100)에서는 복수의 서브 화소(SP) 사이에서 홀(H1)에 의해 유기층(162)이 연장된 길이를 가지는 구조를 가짐으로써, 공통층을 통한 누설 전류가 최소화될 수 있다. 예를 들면, 복수의 서브 화소(SP) 사이의 돌출부(152) 중 일부에는 홀(H1)이 형성되고, 제1 전극(161)의 단부 및 뱅크(170)의 단부는 홀(H1)과 중첩되도록 배치될 수 있다. 이때, 홀(H1)과 대응되는 영역에서 이웃하는 서브 화소(SP)들 각각의 제1 전극(161)들 및 뱅크(170)들은 서로 이격되어 있다. 여기서, 이웃하는 서브 화소(SP)들 각각의 유기층(162)의 길이가 연장될 수 있다. 따라서, 서로 다른 색을 발광하는 서브 화소(SP)의 사이에 유기층(162)의 공통층을 통해 흐르는 누설 전류가 최소화될 수 있다.

또한, 유기층(162)뿐만 아니라, 유기층(162) 상의 제2 전극(163)도 길이가 연장된 구조를 갖도록 형성될 수 있다.

예를 들면, 복수의 서브 화소(SP) 사이의 돌출부(152) 중 적어도 일부 영역에서 이웃하는 서브 화소(SP)들 각각의 공통층 및 제2 전극(163)은 서로 이격된 구조를 가질 수 있다. 예를 들면, 누설 전류가 흐르는 경로가 연장되어, 인접한 서브 화소(SP)로 누설 전류가 흐르는 경로가 지연될 수 있다. 이에, 한 서브 화소(SP)의 구동 시, 인접한 서브 화소(SP)로 누설 전류가 흘러 의도하지 않은 서브 화소(SP)가 발광하는 것이 최소화될 수 있다. 또한, 누설 전류로 인하여 혼색 등에 의해 얼룩이 시인되고 색재현율이 저하되는 문제를 최소화하고, 표시 품질을 향상시킬 수 있다.

본 명세서의 실시예에 따른 표시 장치(100)에서는 홀(H1)과 중첩하는 영역에서, 뱅크(170)는 제1 전극(161)의 측면을 커버하도록 형성될 수 있다. 이에, 제2 전극(163)과 제1 전극(161)의 쇼트(short)를 방지할 수 있다. 도 3 및 도4에서는 제2 전극(163)이 유기층(162)의 상면에만 배치되도록 도시되었으나, 제2 전극(163)은 유기층(162)의 측면 및 뱅크(170)의 측면의 일부 영역에도 배치될 수 있다. 예를 들어, 제2 전극(163)은 유기층(162)에 비하여 스텝 커버리지(step coverage)가 우수한 물질로 이루어질 수 있다. 제2 전극(163)은 유기층(162)의 상면뿐만 아니라 유기층(162)의 측면 및 뱅크(170)의 측면에도 증착될 수 있다. 이때, 뱅크(170)가 제1 전극(161)의 측면을 커버하지 않을 경우, 제2 전극(163)이 제1 전극(161)의 측면까지 증착되어 둘 사이에 쇼트가 발생할 수 있다. 따라서, 본 명세서에서는 뱅크(170)가 제1 전극(161)의 측면을 커버하도록 배치되어, 제1 전극(161)과 제2 전극(163)이 접촉하는 것을 방지하고, 표시 장치(100)의 불량을 방지할 수 있다.

제2 전극(163) 상에는 적어도 1층의 봉지부(990)가 배치될 수 있다.

예를 들면, 봉지부(990)는 제2 전극(163) 상에 배치된 제1 봉지부(991), 제1 봉지부(991) 상에 배치된 제2 봉지부(992) 및 제2 봉지부(992) 상에 배치된 제3 봉지부(991)을 포함할 수 있다.

이와 같이, 봉지부(990)가 다중층으로 이루어질 경우, 적어도 한 층은 무기 절연물질을 포함하고, 적어도 다른 한 층은 유기 절연물질을 포함할 수 있다.

본 명세서의 실시예에서는, 제1 봉지부(991)와 제3 봉지부(991)는 무기 절연물질을 포함하고, 제2 봉지부(992)는 유기 절연물질을 포함할 수 있으나, 본 명세서가 이에 한정되는 것은 아니다.

봉지부(990)는 발광 소자(160) 상에 배치되어 발광 소자(160)에 수분 또는 이물 등이 침투하는 것을 방지할 수 있다.

봉지부(990)가 표시 영역(AA) 및 비 표시 영역(NA)의 일부까지 연장되어 배치될 수 있다.

제3 봉지부(991) 상에는 제1 터치 버퍼층(1194)이 배치될 수 있다.

제1 터치 버퍼층(1194) 상에는 다수의 브리지 패턴(396)이 배치되고, 브리지 패턴(396) 상에는 제2 터치 버퍼층(1195)이 배치될 수 있다.

그리고, 제2 터치 버퍼층(1195) 상에는 다수의 터치 전극(320)이 배치될 수 있다. 다수의 터치 전극(320)은 제2 터치 버퍼층(1195)에 구비된 홀을 통해 브리지 패턴(396)과 컨택될 수 있다.

다수의 터치 전극(320)은 투명 전극이거나 불투명 전극일 수 있다.

제2 터치 버퍼층(1195) 상에는 복수의 터치 전극(320) 및 복수의 터치 라인(1450)이 배치될 수 있다.

동일한 행 (또는 동일한 열)에 배치된 터치 전극(320)들은 브리지 패턴(396)을 통해 전기적으로 연결되어 하나의 구동 터치 전극 라인을 형성하거나, 하나의 센싱 터치 전극 라인을 형성할 수 있다.

도 3에서는 터치 전극(320)과 터치 라인(1450)이 동일층에 위치한 구성을 도시하였으나, 본 명세서의 실시예는 이에 한정되지 않으며, 터치 전극(320)과 터치 라인(1450)이 서로 다른 층에 위치할 수도 있다.

터치 라인(1450)은 브리지 패턴(396)과 동일층에 배치된 보조 라인(1460)과 전기적으로 연결될 수 있다. 터치 라인(1450)은 제2 터치 버퍼층(1195)에 구비된 컨택홀을 통해 제2 터치 버퍼층(1195) 하부에 배치된 보조 라인(1460)과 컨택될 수 있다.

터치 라인(1450)이 보조 라인(1460)과 전기적으로 연결됨으로써, 터치 라인(1450)의 저항을 감소시킬 수 있다.

터치 라인(1450)과 터치 전극(320)은 전기적으로 연결될 수 있다. 그리고, 터치 라인(1450)은 댐(1420) 상에 위치하고, 댐(1420)의 외곽에 위치하는 패드(1440)까지 연장된다. 터치 라인(1450)은 패드(1440)와 전기적으로 연결된다.

예를 들면, 터치 라인(1450)은 비 표시 영역(NA)에 구비된 패드(1440)와 전기적으로 연결될 수 있다. 터치 라인(1450)은 도 3에 도시된 바와 같이 패드 연결 라인(1430)을 통해 패드(1440)와 전기적으로 연결되는 구조를 도시하였으나, 본 명세서가 이에 한정되는 것은 아니다. 예를 들면, 패드(1440)와 터치 라인(1450)이 직접적으로 연결될 수도 있다.

터치 라인(1450)과 제3 봉지부(991)와 제1 및 제2 터치 버퍼층(1194, 1195)은 댐(1420) 상에 중첩하도록 배치될 수 있다. 본 명세서의 실시예는 이에 한정되지 않는다. 터치 라인(1450)은 댐(1420) 상에서 제3 봉지부(991)와 제1 및 제2 터치 버퍼층(1194, 1195) 중 적어도 하나의 구성과 중첩될 수 있다.

도 3에서는 댐(1420)이 하나인 구조로 도시되어 있으나, 본 명세서의 실시예가 이에 한정되는 것은 아니다. 본 명세서에서는 표시 장치(100)의 크기에 따라 댐(1420)의 수가 적절히 변경될 수 있다. 예를 들어, 댐(1420)은 2개 이상의 댐을 포함할 수 있으며, 다수의 댐(1420)이 기판(110) 상에 배치될 경우, 적어도 2개의 댐의 높이는 상이할 수도 있다.

도 4는 본 명세서의 다른 실시예에 따른 표시 장치의 확대 평면도이다,

도 4는 도1의 선 I-II'의 단면도이다. 도 4를 참조하면, 제2 오버 코팅층(150)은 제1 오버 코팅층(130) 상에 배치된다. 제2 오버 코팅층(150)은 제1 오버 코팅층(130)과 보조 전극(140)의 상부를 평탄화하기 위한 절연층이다. 제2 오버 코팅층(150)에는 보조 전극(140)을 노출시키기 위한 컨택홀이 형성된다.

제2 오버 코팅층(150)은 베이스부(151)와 복수의 돌출부(153)를 포함한다. 베이스부(151)와 복수의 돌출부(152)는 도 4에 도시된 바와 같이 일체로 이루어질 수 있다. 예를 들어, 베이스부(151)와 복수의 돌출부(152)는 동일한 물질로 이루어져 동시에 동일한 공정, 예를 들어, 마스크 공정을 통해 형성될 수 있으나, 이에 제한되는 것은 아니다.

베이스부(151)는 제1 오버 코팅층(130) 상에 배치된다. 베이스부(151)의 상면은 기판(110)과 평행한 면을 갖는다. 이에, 베이스부(151)는 하부에 배치된 구성요소로 인해 발생할 수 있는 단차를 평탄화할 수 있다.

복수의 돌출부(153)는 베이스부(151) 상에 배치된다. 복수의 돌출부(153)는 베이스부(151)와 일체로 형성되어 베이스부(151)로부터 돌출된 형상을 갖는다. 복수의 돌출부(153)는 하면보다 상면이 더 작은 형상을 가질 수도 있으나, 이에 제한되는 것은 아니다.

복수의 돌출부(153) 각각은 상면 및 측면을 포함한다. 돌출부(153)의 상면은 돌출부(153)에서 최상부에 위치하는 면으로, 베이스부(151) 또는 기판(110)과 실질적으로 평행한 면일 수 있다. 돌출부(153)의 측면은 돌출부(153)의 상면과 베이스부(151)를 연결하는 면일 수 있다. 돌출부(153)의 측면은 상면에서 베이스부(151)를 향하여 경사진 형상을 가질 수 있다.

복수의 돌출부(153) 중 적어도 일부는 홀(H2) 측면에 배치될 수 있다.

홀(H2)은 돌출부(153) 및 뱅크(173)가 배치되지 않은 영역일 수 있다. 홀(H2)은 복수의 서브 화소(SP)의 사이에 배치될 수 있다. 비 발광 영역(NEA) 중에서 제2 비 발광 영역(NEA2)에서의 뱅크(153)의 끝단은 돌출부(173)의 내주면에 대응하도록 배치될 수 있다. 홀(H2)은 돌출부(153)의 하면과 베이스부(151)의 상면이 이루는 각도가 둔각인 역 테이퍼(Reverse Taper) 형상으로 이루어질 수 있다. 홀 측면에 배치되는 돌출부(153)는 역 테이퍼(Reverse Taper) 형상일 수 있다. 본 명세서의 실시예들은 이에 한정되지 않는다. 홀(H2)에 의하여 베이스부(151)의 상면이 노출될 수 있으나, 이에 제한되지 않는다.

홀(H2)은 돌출부(153)의 일부가 식각됨으로써 형성될 수 있다. 돌출부(153)는 뱅크(173) 하부의 역 테이퍼(Reverse Taper) 영역(RT)을 포함할 수 있다. 홀(H2)측면에 배치되는 돌출부(153)는 역 테이퍼 형상일 수 있다. 역 테이퍼영역(RT)은 돌출부(153)의 물질이 식각되어 형성된 영역일 수 있다. 돌출부(153)가 역 스페이서 형상이기 때문에 유기층(162) 및 제2 전극(163)은 홀(H2)과 대응되는 영역에서 이격된(단절된) 구조를 갖도록 형성될 수 있다.

제1 전극(161)은 복수의 서브 화소(SP) 각각과 대응되도록 배치된다. 제1 전극(161)은 베이스부(151) 및 복수의 돌출부(153)에 대응대도록 배치된다. 예를 들면, 제1 전극(161)은 돌출부(153)가 배치되지 않은 베이스부(151)의 상면 및 복수의 돌출부(153)의 측면에 배치될 수 있다. 예를 들면, 제1 전극(161)은 베이스부(151) 및 돌출부(153)의 형상을 따라 배치된다. 또한, 제1 전극(161)은 복수의 돌출부(153)의 상면 중 일부 영역에도 형성될 수 있다. 본 명세서의 실시예들은 이에 한정되지 않는다.

제1 전극(161)은 돌출부(153)의 상면 중 일부 영역에 증착될 수 있다. 그 후, 홀(H2) 이외의 영역을 마스크로 하여 돌출부(153)의 일부가 식각되고, 뱅크(173)의 일부가 식각됨으로써, 홀(H2)이 형성될 수 있다. 따라서, 제1 전극(161)은 홀(H2) 내에는 배치되지 않을 수 있다.

뱅크(173)는 제2 오버 코팅층(150) 및 제1 전극(161) 상에 배치된다. 뱅크 (173)는 제1 전극(161)의 일부를 커버하여 발광 영역(EA)과 비발광 영역(NEA)을 정의할 수 있다. 발광 영역(EA)은 복수의 서브 화소(SP) 각각에서 유기층(162)에 의하여 실질적으로 광이 생성되는 영역을 의미할 수 있다. 발광 영역에는 뱅크(173)가 배치되지 않고, 제1 전극(161) 상에 유기층(162)이 바로 위치하여 광이 생성될 수 있다. 비발광 영역(NEA)은 광이 생성되지 않는 영역을 의미할 수 있다. 다만, 추가 제1 발광 영역(EA1s)은 광이 생성되지는 않으나 광이 정면으로 추출되도록 광을 반사시키는 광 반사 영역을 포함할 수 있다. 광 반사 영역은 돌출부(153)의 측면인 경사면과 대응되는 영역에 해당될 수 있다. 광 반사 영역에서는 돌출부(153)의 경사면을 따라 배치된 제1 전극(161)에 의해 발광 소자(160)로부터 측부로 발광된 광이 정면으로 추출될 수 있다. 또한, 복수의 서브 화소(SP) 사이에서 뱅크(173)가 배치되지 않는 홀(H2)과 대응되는 영역, 예를 들면, 제2 비 발광 영역(NEA2) 역시 비 발광 영역(NEA)에 포함될 수 있다.

본 명세서의 실시예에 따르면, 발광 영역(EA), 비발광 영역(NEA) 및 광 반사 영역에 따라 제1 전극(161)은 제1 영역, 제2 영역 및 제3 영역으로 구분될 수 있다. 예를 들어, 제1 전극(161)의 평탄부인 제1 영역, 예를 들면, 제1 발광 영역(EA1)은 발광 영역(EA)과 대응되어 발광에 기여할 수 있다. 복수의 서브 화소(SP) 중 제1 서브 화소(SP1)에서의 제1 발광 영역(NEA1)은 평탄부인 제1 영역에서 뱅크(173)와 미 중첩된 영역일 수 있다. 제1 전극(161)의 제2 영역, 예를 들면, 추가 제1 발광 영역(EA1s)은 돌출부(153)의 경사면을 따라 배치되어 광 반사에 기여할 수 있다. 제1 서브 화소(SP1)의 발광 영역(EA)은 제1 발광 영역(NEA1)을 둘러싸는 추가 제1 발광 영역(EA1s)을 더 포함할 수 있다. 추가 제1 발광 영역(NEA1s)은 제1 전극(161)이 경사부와 중첩되는 영역에 대응할 수 있다. 제1 전극(161)의 제3 영역, 예를 들면, 추가 제1 발광 영역(NEA1s)은 돌출부(153)의 상면 및 상면의 연장선 상에서 홀(H2)의 측면에 배치될 수 있다. 비 발광 영역(NEA)은 제1 발광 영역(NEA1)과 추가 제1 발광 영역(NEA1s) 사이에 배치된 제1 비 발광 영역(NEA1)을 포함할 수 있다. 제1 전극(161)의 제1 영역, 제2 영역 및 제3 영역은 동일 공정에 의해 하나의 구성으로 형성되거나 증착될 수 있다.

뱅크(173)의 단부는 홀(H2)과 중첩할 수 있다. 예를 들면, 뱅크(173)는 홀(H2)과 대응되는 제1 전극(161)의 상면으로부터 측면을 덮도록 연장될 수 있다. 이에, 뱅크(173)는 돌출부(153)의 상면의 연장선 또는 제1 전극(161)의 상면의 연장선 상에서 홀(H2)을 커버하도록 돌출될 수 있다. 뱅크(173)는 돌출부(153)의 상면에서 제1 전극(161)을 커버하도록 증착될 수 있다. 그 후, 제1 전극(161) 및 뱅크(173)를 마스크로 하여 돌출부(153)의 일부가 식각됨으로써, 홀(H2)이 형성될 수 있다.

복수의 돌출부(153)는 역 테이퍼(Reverse Taper)를 형성하기에 적합한 물질로 이루어질 수 있다. 예를 들어, 복수의 돌출부(153)의 식각에는 산소(O2)를 이용한 건식 식각(Dry Etch)이 이용될 수 있다. 홀(H2)은 내측면이 뱅크(173)의 끝단부보다 더 안쪽으로 들어가도록 형성될 수 있다. 예를 들어, 뱅크(173)의 하부에는 역 스페이서 영역(RT)이 형성될 수 있다. 역 스페이서 영역(RT)으로 인하여 뱅크(173)의 하면은 홀(H2)에 의하여 노출될 수 있다.

홀(H2)과 대응되는 영역에서, 서로 이웃하는 서브 화소(SP)에 각각 배치된 뱅크(173)들은 서로 이격될 수 있다. 또한, 홀(H2)과 대응되는 영역에서, 서로 이웃하는 서브 화소(SP)에 각각 배치된 제1 전극(161)들은 서로 이격될 수 있다. 홀(H2)의 일측에 배치된 뱅크(173)와 홀(H2)의 타측에 배치된 뱅크(173) 사이의 거리는 홀(H2)의 폭보다 같거나 작을 수 있다. 여기서, 홀(H2)의 폭은 홀(H2)의 입구에 대응되는 최대 폭부터 홀(H2)의 저면에 대응되는 최소 폭 사이의 모든 홀(H2)의 내부 폭을 포함할 수 있다.

제1 전극(161) 및 뱅크(173)가 복수의 발광 영역(EA1, EA2) 사이의 제2 비 발광 영역(NEA2)에 비어있는 영역인 홀(H2)을 가짐으로써, 제1 전극(161) 상에 배치되는 유기층(162) 및 제2 전극(163)은 이격(또는 단절)된 구조를 가질 수 있다. 예를 들면, 제1 전극(161) 및 뱅크(173) 하부의 역 스페이서 영역(RT)에는 음영 효과(shadow effect)에 의해 유기층(162)과 제2 전극(163)이 증착되기 어려울 수 있다. 이에, 복수의 서브 화소(SP) 사이의 적어도 일부 영역에서 이웃하는 서브 화소(SP)들의 유기층(162)과 제2 전극(163)이 전기적으로 절연될 수 있다.

유기층(162)은 제1 전극(161) 및 뱅크(173) 상에 배치된다. 예를 들면, 유기층(162)은 발광 영역(EA)에서는 제1 전극(161) 상에 배치되고, 비 발광 영역(NEA)에서는 뱅크(173) 상에 배치된다. 유기층(162)은 제1 전극(161) 및 뱅크(173)의 형상을 따라 배치될 수 있다. 유기층(162)은 발광층 및 공통층을 포함한다.

제2 전극(163)은 유기층(162) 상에 배치된다. 제2 전극(163)은 유기층(162)의 형상을 따라 배치될 수 있다. 제2 전극(163)은 유기층(162)에 전자를 공급하므로, 일함수가 낮은 도전성 물질로 이루어질 수 있다. 제2 전극(163)은 발광 소자(160)의 캐소드일 수 있다. 제2 전극(163)은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질 또는 MgAg와 같은 금속 합금이나 이테르븀(Yb) 합금 등으로 형성될 수 있고, 금속 도핑층이 더 포함될 수도 있으며, 이에 제한되지 않는다. 도면에 도시되지는 않았으나, 제2 전극(163)은 저전위 전원 배선과 전기적으로 연결되어 저전위 전원 신호를 공급받을 수 있다.

홀(H2)에는 더미 유기층(162a) 및 더미 메탈(163a)이 배치된다. 더미 유기층(162a)은 유기층(162)의 증착 시 유기층(162)으로부터 끊어져 홀(H2)의 저면에 배치되는 층일 수 있다. 더미 메탈(163a)은 제2 전극(163)의 증착(또는 형성) 시 제2 전극(163)으로부터 끊어져 홀(H2)의 저면에 배치되는 층일 수 있다. 더미 유기층(162a)은 복수의 서브 화소(SP) 사이에서 서브 화소(SP) 각각의 유기층(162)과 이격될 수 있다. 더미 메탈(163a)은 복수의 서브 화소(SP) 사이에서 서브 화소(SP) 각각의 제2 전극(163)과 이격될 수 있다.

유기층(162) 및 제2 전극(163)은 복수의 서브 화소(SP) 사이에서 단절된 구조를 가질 수 있다. 예를 들면, 홀(H2)과 대응되는 영역에서, 홀(H2)의 일측에 배치된 서브 화소(SP)의 유기층(162), 홀(H2)의 저면에 배치된 더미 유기층(162a) 및 홀(H2)의 타측에 배치된 서브 화소(SP)의 유기층(162)은 연속되지 않고 끊어지도록 형성될 수 있다. 이에, 서로 이웃하는 서브 화소(SP)들 각각의 유기층(162)들은 서로 전기적으로 절연될 수 있다. 또한, 홀(H2)과 대응되는 영역에서, 홀(H2)의 일측에 배치된 서브 화소(SP)의 제2 전극(163), 홀(H2)의 저면에 배치된 더미 메탈(163a) 및 홀(H2)의 타측에 배치된 서브 화소(SP)의 제2 전극(163)은 연속되지 않고 끊어지도록 형성될 수 있다. 이에, 서로 이웃하는 서브 화소(SP)들 각각의 제2 전극(163)들은 서로 전기적으로 절연될 수 있다. 여기서, 복수의 서브 화소(SP) 각각에 서로 다른 발광층이 증착되는 경우, 단절된 유기층(162)은 공통층만을 포함할 수 있다. 복수의 서브 화소(SP) 전체에 동일한 발광층이 증착되는 경우, 단절된 유기층(162)은 발광층 및 공통층을 모두 포함할 수 있다.

예를 들면, 제1 전극(161)의 단부 및 뱅크(173)의 단부가 홀(H2)과 중첩하도록 돌출됨으로써, 제1 전극(161) 및 뱅크(173)의 하부에는 역 스페이서 영역(RT)이 형성될 수 있다. 이에, 유기층(162) 및 제2 전극(163)의 증착 공정에서, 음영 효과(Shadow effect)에 의해 역 스페이서 영역(RT)에는 유기층(162) 및 제2 전극(163)이 증착되기 어려울 수 있다. 예를 들면, 유기층(162) 및 제2 전극(163)은 홀(H2)의 내면들 중 제1 전극(161)과 뱅크(173)에 의하여 가려진 영역에는 증착되지 않는다. 예를 들면, 홀(H2)과 중첩되는 제1 전극(161)의 하면, 홀(H2)과 중첩되는 뱅크(173)의 하면, 홀(H2)의 측면, 및 제1 전극(161) 및 뱅크(173)와 마주보는 홀(H2)의 저면에는 유기층(162) 및 제2 전극(163)이 증착되지 않는다. 이에, 유기층(162) 및 제2 전극(163)은 복수의 서브 화소(SP) 사이에서 단절된 구조를 가질 수 있다. 따라서, 특정 서브 화소(SP)의 전류가 이웃한 서브 화소(SP)로 흐르게 되는 전류 누설 현상이 최소화되는 효과를 가질 수 있다.

홀(H2)은 복수의 서브 화소(SP) 각각을 둘러싸도록 구성될 수 있다. 예를 들면, 홀(H2)은 복수의 서브 화소(SP)를 완전히 둘러싸지는 않으며, 일부 영역에서는 홀(H2) 없이 돌출부(153)만이 존재할 수 있다. 예를 들면, 일부 영역에서는 이웃하는 서브 화소(SP)들 각각의 뱅크(173), 유기층(162) 및 제2 전극(163) 중 일부가 연결될 수도 있다. 만약, 홀(H2)이 복수의 서브 화소(SP) 각각을 완전히 둘러싸는 경우, 유기층(162) 및/또는 캐소드(163)가 서브 화소(SP) 별로 완전히 분리되어, 복수의 발광 소자(160) 각각이 발광하기 어려울 수 있다. 이에, 홀(H2)은 복수의 발광 소자(160) 각각을 둘러싸는 개곡선(open curve)으로 이루어질 수 있다.

홀(H2)은 서로 다른 색을 발광하는 서브 화소(SP)의 사이에 배치될 수도 있다. 예를 들어, 적색 서브 화소들의 사이, 녹색 서브 화소들의 사이 및 청색 서브 화소들의 사이에는 홀이 배치되지 않고 유기층(162) 및 제2 전극(163)이 연속적으로 형성될 수 있다. 그리고, 적색 서브 화소와 녹색 서브 화소의 사이, 적색 서브 화소와 청색 서브 화소의 사이 및 녹색 서브 화소와 청색 서브 화소의 사이에는 홀(H2)이 형성되고, 유기층(162) 및 제2 전극(163)이 단절된 구조를 가질 수 있다. 그러나, 본 명세서의 실시예들이 이에 제한되는 것은 아니며, 유기층(162)과 제2 전극(163)의 단절 구조 및 홀(H2)은 누설 전류 발생을 방지하기 위한 영역이라면 어디에든 형성될 수 있다.

본 명세서에 따르면, 발광층이 복수의 서브 화소 별로 분리되어 배치될 경우, 각각의 발광층들은 서로 상이한 턴-온 전압을 갖는다. 예를 들어, 청색 발광층이 배치된 청색 서브 화소를 구동하기 위한 턴-온 전압이 가장 크고, 적색 발광층이 배치된 적색 서브 화소를 구동하기 위한 턴-온 전압은 가장 작을 수 있다. 그리고, 턴-온 전압이 가장 큰 청색 서브 화소보다 턴-온 전압이 작은 적색 서브 화소 또는 녹색 서브 화소에서 전류가 흐를 수 있는 장벽이 낮으므로, 공통층을 통해 누설된 전류는 턴-온 전압이 큰 청색 서브 화소에서 턴-온 전압이 작은 적색 서브 화소 및 녹색 서브 화소로 쉽게 흐를 수 있다. 이에, 청색 서브 화소의 구동 시 턴-온 전압이 작은 적색 서브 화소 및 녹색 서브 화소가 함께 발광할 수 있다.

이에, 본 명세서에 따른 표시 장치(100)에서는 복수의 서브 화소(SP) 사이에서 유기층(162)이 단절된 구조를 가짐으로써, 공통층을 통한 누설 전류가 최소화될 수 있다. 예를 들면, 복수의 서브 화소(SP) 사이의 돌출부(153) 중 일부에는 홀(H2)이 형성되고, 제1 전극(161)의 단부 및 뱅크(173)의 단부는 홀(H2)과 중첩되도록 배치될 수 있다. 예를 들면, 홀(H2)과 대응되는 영역에서 이웃하는 서브 화소(SP)들 각각의 제1 전극(161)들 및 뱅크(173)들은 서로 이격되어 있다. 이에, 유기층(162)이 제1 전극(161) 및 뱅크(173) 상에 형성 또는 증착 시, 유기층(162)은 이웃하는 서브 화소(SP)들 사이에서 연속되지 않고 끊어지도록 증착될 수 있다. 예를 들면, 홀(H2)과 대응되는 영역에서, 유기층(162)은 홀(H2)과 중첩하는 뱅크(173)의 단부까지 증착되고, 더미 유기층(162a)은 홀(H2)의 저면에 증착될 수 있다. 여기서, 이웃하는 서브 화소(SP)들 각각의 유기층(162)은 서로 이격될 수 있다. 또한, 돌출부(153) 상의 유기층(162)과 베이스부(151) 상의 더미 유기층(162a)은 서로 이격될 수 있다. 따라서, 유기층(162)의 공통층을 통해 누설 전류가 흐르는 것이 저감될 수 있다.

또한, 유기층(162)뿐만 아니라, 유기층(162) 상의 제2 전극(163)도 단절된 구조를 갖도록 형성될 수 있다. 예를 들면, 제2 전극(163)은 이웃하는 서브 화소(SP)들 사이의 일부 영역에서 연속되지 않고 끊어지도록 증착될 수 있다. 예를 들면, 홀(H2)과 대응되는 영역에서, 제2 전극(163)은 홀(H2)과 중첩하는 유기층(162)의 단부까지 증착되고, 더미 메탈(163a)은 홀(H2)의 저면에 증착될 수 있다. 여기서, 이웃하는 서브 화소(SP)들 각각의 제2 전극(163)은 서로 이격될 수 있다. 또한, 돌출부(153) 상의 제2 전극(163)과 베이스부(151) 상의 더미 메탈(163a)은 서로 이격될 수 있다. 따라서, 제2 전극(163)을 통하여 발생할 수 있는 전류 누설 현상이 최소화될 수 있다.

예를 들면, 복수의 서브 화소(SP) 사이의 돌출부(153) 중 적어도 일부 영역에서 이웃하는 서브 화소(SP)들 각각의 공통층 및 제2 전극(163)은 서로 이격된 구조를 가질 수 있다. 예를 들면, 누설 전류가 흐르는 경로가 단절되어, 인접한 서브 화소(SP)로 누설 전류가 흐르는 경로가 차단될 수 있다. 이에, 한 서브 화소(SP)의 구동 시, 인접한 서브 화소(SP)로 누설 전류가 흘러 의도하지 않은 서브 화소(SP)가 발광하는 것이 최소화될 수 있다. 또한, 누설 전류로 인하여 혼색 등에 의해 얼룩이 시인되고 색재현율이 저하되는 문제를 최소화하고, 표시 품질을 향상시킬 수 있다.

본 명세서에 따른 표시 장치(100)에서 제1 전극(161)과 뱅크(173)는 무기물로 형성되고, 제2 오버 코팅층(150)의 돌출부(153)는 유기물로 형성될 수 있다. 이에, 제1 전극(161)과 뱅크(173)를 마스크로 하여 돌출부(153)의 일부를 식각할 때, 돌출부(153)만이 용이하게 제거되어 홀(H2)을 형성할 수 있다. 또한, 제1 전극(161)과 뱅크(173)를 마스크로 하므로, 홀(H2) 형성 시 제1 전극(161)과 뱅크(173) 하부에 역 스페이서 영역(RT)이 형성되도록 돌출부(153)를 식각할 수 있다. 이에, 뱅크(173) 상에 유기층(162) 및 제2 전극(163)이 증착될 때, 역 스페이서 영역(RT)에 의하여 유기층(162)과 제2 전극(163)의 단절 구조를 보다 용이하게 형성할 수 있다.

홀(H2)과 중첩하는 영역에서, 뱅크(173)는 제1 전극(161)의 측면을 커버하도록 형성될 수 있다. 이에, 제2 전극(163)과 제1 전극(161)의 쇼트(short)를 방지할 수 있다. 도 4에서는 제2 전극(163)이 유기층(162)의 상면에만 배치되도록 도시되었으나, 제2 전극(163)은 유기층(162)의 측면 및 뱅크(173)의 측면의 일부 영역에도 배치될 수 있다. 예를 들면, 제2 전극(163)은 유기층(162)에 비하여 스텝 커버리지(step coverage)가 우수한 물질로 이루어질 수 있다. 이에, 유기층(162)은 뱅크(173)의 상면에만 증착되는 반면, 제2 전극(163)은 유기층(162)의 상면뿐만 아니라 유기층(162)의 측면 및 뱅크(173)의 측면에도 증착될 수 있다. 예를 들면, 뱅크(173)가 제1 전극(161)의 측면을 커버하지 않을 경우, 제2 전극(163)이 제1 전극(161)의 측면까지 증착되어 둘 사이에 쇼트가 발생할 수 있다. 따라서, 본 명세서에서는 뱅크(173)가 제1 전극(161)의 측면을 커버하도록 배치되어, 제1 전극(161)과 제2 전극(163)이 접촉하는 것을 방지할 수 있으므로, 표시 장치(100)의 불량을 방지할 수 있다.

이하 도4를 참조하여, 본 명세서의 실시예에 따른 표시 장치의 제조 방법을 설명하고자 한다.

기판(110) 상에 버퍼층(111), 트랜지스터(120), 게이트 절연층(112), 층간 절연층(113), 제1 오버 코팅층(130), 보조 전극(140) 및 제2 오버 코팅층(150)을 형성한다. 이때, 제2 오버 코팅층(150)은 베이스부(151) 및 베이스부(151)로부터 돌출된 복수의 돌출부(153)를 포함할 수 있다. 베이스부(151)는 복수의 서브 화소(SP) 각각에서 발광 소자(160)가 배치될 영역에 해당될 수 있다. 복수의 돌출부(153)는 발광 소자(160) 사이의 비발광 영역에 해당될 수 있다. 또한, 복수의 돌출부(153) 중 보조 전극(140)과 대응되는 일부 영역에는 보조 전극(140)을 노출시키기 위한 컨택홀이 형성될 수 있다.

제2 오버 코팅층(150)은 유기물로 이루어질 수 있다. 예를 들면, 제2 오버 코팅층(150)은 아크릴계 수지, 에폭시 수지, 페놀 수지, 폴리아미드계 수지, 폴리이미드계 수지, 불포화 폴리에스테르계 수지, 폴리페닐렌계 수지, 폴리페닐렌설파이드계 수지, 벤조사이클로부텐 및 포토레지스트 중 하나로 형성될 수 있으나, 이에 제한되지 않는다.

돌출부(153)를 식각하여 돌출부(153)가 홀(H2)영역에 존재하지 않도록 할 수 있다.

제2 오버 코팅층(150)의 일부 영역 상에 제1 전극(161)을 배치한다. 제1 전극(161)은 복수의 서브 화소(SP) 각각과 대응되도록 패터닝될 수 있다. 예를 들면, 복수의 서브 화소(SP) 각각에 배치된 제1 전극(161)들은 서로 이격될 수 있다. 제1 전극(161)은 베이스부(151) 및 복수의 돌출부(153)를 덮도록 배치될 수 있다. 예를 들어, 제1 전극(161)은 베이스부(151)의 상면로부터 연장된 복수의 돌출부(153)의 측면을 덮도록 배치될 수 있다. 이에, 발광 소자(160)로부터 측부로 발광된 광의 진행 방향을 정면 방향으로 바꾸어 줌으로써 광 추출 효율을 향상시킬 수 있다.

제1 전극(161)은 반사층 및 투명 도전층을 포함할 수 있다. 반사층은 금속 물질로 이루어질 수 있고, 예를 들어, 알루미늄(Al), 은(Ag), 구리(Cu), 마그네슘-은 합금(Mg:Ag) 등과 같은 금속 물질로 이루어질 수도 있으나, 이에 제한되는 것은 아니다. 투명 도전층은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide, ITZO), 아연 산화물(Zinc Oxide, ZnO) 및 주석 산화물(Tin Oxide, TO) 계열의 투명 도전성 산화물로 이루어질 수 있으나, 이에 제한되는 것은 아니다.

제1 전극(161)의 일부 상에 뱅크(173)를 배치한다. 뱅크(173)는 복수의 돌출부(153) 상에 배치된 제1 전극(161)을 덮도록 배치될 수 있다. 예를 들어, 뱅크(173)는 복수의 돌출부(153) 상에서 제1 전극(161)의 끝단부를 덮도록 배치될 수 있다.예를 들어, 뱅크(173)는 제1 전극(161)의 측면을 커버함으로써, 제1 전극(161)이 다른 구성 요소와 전기적으로 연결되는 것을 방지할 수 있다.

뱅크(173)는 복수의 돌출부(153)의 상면 중 일부 영역을 노출시키도록 배치될 수 있다. 예를 들면, 뱅크(173)는 복수의 서브 화소(SP) 사이의 비발광 영역에 해당되는 돌출부(153)의 일부를 노출시킬 수 있다. 이에, 뱅크(173)는 기판(110) 상의 전면에 배치되지 않고, 복수의 서브 화소(SP) 사이의 일부 영역에서 끊어진 구조를 가질 수 있다.

뱅크(173)는 무기물로 이루어질 수 있다. 예를 들어, 뱅크(173)는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층, 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다. 다만, 이에 제한되지 않고 뱅크(173)는 유기물로 이루어질 수도 있다.

홀(H2)은 복수의 돌출부(153) 중 일부 영역에 형성될 수 있다. 홀(H2)은 복수의 서브 화소(SP) 사이에 제2 비 발광 영역(NEA2)에 배치될 수 있다. 홀(H2)은 베이스부(151)의 상면을 노출시키도록 형성될 수 있으나, 이에 제한되지는 않는다.

홀(H2)은 산소를 이용한 건식 식각을 통해 형성될 수 있다. 제1 전극(161) 및 뱅크(173)의 하부에는 역 테이퍼 영역(RT)이 형성될 수 있다. 이에, 이후 증착되는 유기층(162) 및 제2 전극(163)은 제1 전극(161) 및 뱅크(173)에 의하여 가려진 역 테이퍼 영역(RT)에는 증착되지 않는다. 따라서, 유기층(162) 및 제2 전극(163)은 단절된 구조를 가질 수 있다.

제1 전극(161) 및 뱅크(173) 상에 유기층(162)을 형성한다. 이웃하는 서브 화소(SP) 각각의 유기층(162)은 서로 이격될 수 있다. 예를 들면, 홀(H2)과 대응되는 영역에서, 서로 이웃하는 서브 화소(SP) 각각의 뱅크(173)들은 서로 이격되고, 뱅크(173) 하부에는 역 테이퍼 영역(RT)이 형성될 수 있다. 이에, 유기층(162)은 제1 전극(161) 및 뱅크(173) 상에만 배치되고, 제1 전극(161) 및 뱅크(173)에 의하여 가려진 역 테이퍼 영역(RT)에는 형성되지 않을 수 있다. 예를 들면, 유기층(162)은 홀(H2)의 측면에는 증착되지 않는다.

홀(H2)의 저면 중 제1 전극(161) 및 뱅크(173)에 의하여 가려지지 않는 영역에는 더미 유기층(162a)이 증착될 수 있다. 더미 유기층(162a)은 발광 영역(EA)의 제1 전극(161)과 동일층에 형성될 수 있다. 더미 유기층(162a)은 유기층(162)과 동일한 물질로 동시에 형성되는 층이다. 예를 들어, 복수의 서브 화소(SP) 각각에 서로 다른 발광층이 증착되는 경우, 더미 유기층(162a)은 유기층(162)의 공통층과 동일한 물질로 동시에 형성될 수 있다. 만약, 복수의 서브 화소(SP) 전체에 동일한 발광층이 증착되는 경우, 더미 유기층(162a)은 유기층(162)의 발광층 및 공통층 모두와 동일한 물질로 동시에 형성될 수 있다. 유기층(162)과 더미 유기층(162a)은 서로 이격될 수 있다. 또한, 홀(H2)의 일측에 배치된 서브 화소(SP)의 유기층(162)과 홀(H2)의 타측에 배치된 서브 화소(SP)의 유기층(162)은 서로 이격될 수 있다.

뱅크(173)의 단부 에 의하여 홀(H2) 외부의 일측에 배치된 서브 화소(SP)의 유기층(162), 홀(H2)의 저면에 배치된 더미 유기층(162a) 및 홀(H2) 외부의 타측에 배치된 서브 화소(SP)의 유기층(162)은 연속되지 않고 끊어지도록 형성될 수 있다. 예를 들면, 뱅크(173)의 단부 및 제1 전극(161)의 단부에 의하여 복수의 서브 화소(SP) 사이에서 유기층(162) 및 더미 유기층(162a)은 단절될 수 있다. 따라서, 유기층(162)의 공통층에 의하여 발생할 수 있는 전류 누설 현상이 최소화될 수 있다.

유기층(162) 상에 제2 전극(163)을 형성한다. 이웃하는 서브 화소(SP) 각각의 제2 전극(163)은 서로 이격될 수 있다. 예를 들면, 제2 전극(163)은 유기층(162) 상에만 배치되고, 제1 전극(161) 및 뱅크(173)에 의하여 가려진 역 테이퍼 영역(RT)에는 형성되지 않을 수 있다. 예를 들면, 제2 전극(163)은 홀(H2)의 측면, 에는 증착되지 않을 수 있다.

홀(H2)의 저면 중 제1 전극(161) 및 뱅크(173)에 의하여 가려지지 않는 영역에는 더미 메탈(163a)이 증착될 수 있다. 더미 메탈(163a)은 더미 유기층(162a)을 덮도록 배치될 수 있다. 더미 메탈(163a)은 제2 전극(163)과 동일한 물질로 동시에 형성되는 층이다. 제2 전극(163)과 더미 메탈(163a)은 서로 이격될 수 있다. 또한, 홀(H2) 외부의 일측에 배치된 서브 화소(SP)의 제2 전극(163)과 홀(H2) 외부의 타측에 배치된 서브 화소(SP)의 제2 전극(163)은 서로 이격될 수 있다.

뱅크(173)의 단부 및 제1 전극(161)의 단부에 의하여 홀(H2) 외부의 일측에 배치된 서브 화소(SP)의 제2 전극(163), 홀(H2)의 저면에 배치된 더미 메탈(163a) 및 홀(H2) 외부의 타측에 배치된 서브 화소(SP)의 제2 전극(163)은 연속되지 않고 끊어지도록 형성될 수 있다. 예를 들면, 뱅크(173)의 단부 및 제1 전극(161)의 단부에 의하여 복수의 서브 화소(SP) 사이에서 제2 전극(163) 및 더미 메탈(163a)은 단절될 수 있다. 따라서, 유기층(162)의 공통층에 의하여 발생할 수 있는 전류 누설 현상이 최소화될 수 있다.

도 5는 본 명세서의 실시예들에 따른 유기발광 표시패널의 표시 영역(AA)에포함된 발광 영역(EA)과 비 발광 영역(NEA)을 도시한 평면도이다.

도 3 내지 도 5를 참조하면, 표시 영역(AA)에는 복수의 발광 영역(EA)와 복수의 비 발광 영역(NEA)이 배치될 수 있다.

도 5에 도시된 바와 같이, 적어도 2개 이상의 서브 화소(SP)의 발광 영역(EA)의 면적은 다를 수 있으나, 본 명세서가 이에 한정되는 것은 아니다.

표시 영역(AA)에 배치된 각각의 서브 화소(SP)는 다수의 발광 영역(EA)을 포함하고, 적어도 하나의 발광 영역(EA)은 복수의 발광 영역(EA1, EA1s)를 포함할 수 있다.

예를 들면, 하나의 서브 화소(SP)의 발광 영역(EA)은 제1 발광 영역(EA1)와 제1 발광 영역(EA1)를 둘러싸는 제1 추가 발광 영역(EA1s)를 포함할 수 있다.

제1 발광 영역(EA1)와 제1 추가 발광 영역(EA1s) 사이에는 제1 비 발광 영역(NEA1)이 배치될 수 있다.

예를 들어, 제1 발광 영역(EA1)와 제1 추가 발광 영역(EA1s)은 제1 비 발광 영역(NEA1)를 통해 구분될 수 있다.

제1 비 발광 영역(NEA1)의 면적은 제1 발광 영역(EA1)의 면적보다 작을 수 있다.

제1 비 발광 영역(NEA1)은 표시 장치가 온(ON) 상태일 때, 블랙(black) 상태이거나, 제1 발광 영역(EA1)와 제1 추가 발광 영역(EA1s) 중 적어도 하나의 발광 영역으로부터 입사된 광으로 인해 제1 발광 영역 및 추가 발광 영역(EA1, EA1s)에 비해 휘도가 낮은 상태일 수 있다.

도 5에 도시된 바와 같이, 제1 발광 영역(EA1), 제1 추가 발광 영역(EA1s) 및 제1 비 발광 영역(NEA1)는 평면 상으로 육각형 형상일 수 있다. 다만, 본 명세서의 실시예가 이에 한정되는 것은 아니며, 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제1 비 발광 영역(NEA1)는 평면 상으로, 원형, 타원형 또는 다각형, 예를 들면, 삼각형, 사각형 또는 팔각형 등이 형상으로 이루어질 수 있으며, 이들의 조합 역시 가능하다.

한 쌍의 제1 발광 영역 및 추가 발광 영역(EA1, EAs)는 다른 한 쌍의 제1 발광 영역 및 추가 발광 영역(EA1, EAs)와 이격될 수 있으며, 이들 사이에는 제2 비 발광 영역(NEA2)이 배치될 수 있다.

제2 비 발광 영역(NEA2)는 제1 발광 영역 및 추가 발광 영역(EA1, EAs)의 구동을 위한 회로가 배치된 회로부의 일부 또는 전부와 대응되는 영역일 수 있다.

제2 비 발광 영역(NEA2)은 표시 장치가 온(ON) 상태일 때, 블랙(black) 상태이거나, 제2 발광 영역(EA2)로부터 입사된 광으로 인해 제1 발광 영역 및 추가 발광 영역(EA1, EAs)에 비해 휘도가 낮은 상태일 수 있다.

제1 비 발광 영역(NEA1)과 제2 비 발광 영역(NEA2)이 제1 발광 영역(EA1) 및 추가 발광 영역(EAs)에 비해 휘도가 낮은 상태일 경우, 제1 비 발광 영역(NEA1)의 휘도가 제2 비 발광 영역(NEA2)의 휘도보다 높을 수 있으나, 본 명세서의 실시예들이 이에 한정되는 것은 아니다.

본 명세서의 실시예들에 따른 표시 장치에서, 다수의 터치 전극(320, 또는 터치 배선)은 제3 비 발광 영역(NEA3)가 배치된 영역과 대응되는 영역에 배치될 수 있다.

다수의 터치 전극(320)이 불투명한 도전성 물질을 포함하더라도, 발광 영역(EA)과 중첩되지 않기 때문에 발광 영역(EA)의 면적을 감소하게 하지 않을 수 있다.

본 명세서의 실시예에 따른 표시 장치는 아래와 같이 설명될 수 있다.

본 명세서의 실시예에 따른 표시 장치는 적어도 하나의 발광 영역을 포함하는 복수의 서브 화소 및 적어도 하나의 비 발광 영역을 포함하는 표시 영역과, 비 표시 영역을 포함하는 표시 패널을 포함할 수 있다. 표시 패널은 기판 상에 배치되는 복수의 트랜지스터, 복수의 트랜지스터 상에 배치되며, 베이스부 및 상기 비 발광 영역에 대응되는 홀을 포함하는 복수의 돌출부를 갖는 오버 코팅층, 복수의 서브 화소 각각과 대응되도록 배치되고, 상기 베이스부 및 상기 복수의 돌출부 상에 배치되고 평탄부와 경사부를 포함하는 제1 전극, 제1 전극 상에 배치될 수 있다. 제1 전극의 상기 평탄부와 상기 경사부에 대응되는 영역에 배치되는 뱅크, 평탄부와 중첩되고, 상기 제1 전극 상에 배치되는 유기층 및 유기층 및 상기 뱅크 상에 배치된 제2 전극을 포함하고, 홀은 상기 복수의 서브 화소 사이에 배치되고, 비 발광 영역에서의 상기 뱅크의 끝단은 상기 돌출부의 내주면에 대응하도록 배치될 수 있다.

본 명세서의 몇몇 실시예에 따르면, 뱅크의 단부는 상기 제1 전극의 측면을 커버할 수 있다.

본 명세서의 몇몇 실시예에 따르면, 홀에 배치되는 더미 메탈을 더 포함하고, 더미 메탈은 제2 전극과 동일 물질로 구성되며, 제2 전극은 상기 더미 메탈과 이격될 수 있다.

본 명세서의 몇몇 실시예에 따르면, 제1 전극, 유기층, 제2 전극, 뱅크 중 적어도 하나 이상은 홀에서 이격될 수 있다.

본 명세서의 몇몇 실시예에 따르면, 유기층 및 제2 전극 중 적어도 하나는 홀에 배치될 수 있다.

본 명세서의 몇몇 실시예에 따르면, 돌출부는 역 테이퍼 형상일 수 있다.

본 명세서의 몇몇 실시예에 따르면, 제2 전극 상에 배치되는 봉지부 및

봉지부 상에 배치되는 터치 전극을 더 포함할 수 있다.

본 명세서의 실시예에 따른 표시 장치는 적어도 하나의 발광 영역을 포함하는 복수의 서브 화소 및 적어도 하나의 비 발광 영역을 포함하는 표시 영역과, 비 표시 영역을 포함하는 표시 패널을 포함할 수 있다. 표시 패널은 기판 상의 복수의 트랜지스터, 복수의 트랜지스터 상에 배치되며, 비 발광 영역의 베이스부 상에 배치되는 홀 외부의 복수의 돌출부를 갖는 오버 코팅층, 복수의 서브 화소 각각과 대응되도록 배치될 수 있다. 베이스부 및 상기 복수의 돌출부 상에 배치되고, 평탄부와 경사부를 포함하는 제1 전극, 제1 전극 상에 배치될 수 있다. 제1 전극의 평탄부와 경사부에 대응되는 영역에 배치되는 뱅크, 평탄부와 중첩되고, 제1 전극 상에 배치되며, 적어도 하나의 발광층을 포함하는 유기층 및 유기층 및 뱅크 상에 배치된 제2 전극을 포함할 수 있다. 홀은 복수의 서브 화소 사이에 배치되고, 홀과 대응되는 영역에서 복수의 서브 화소에 각각 배치된 뱅크는 서로 이격될 수 있다.

본 명세서의 몇몇 실시예에 따르면, 뱅크의 단부는 제1 전극의 측면을 커버할 수 있다.

본 명세서의 몇몇 실시예에 따르면, 뱅크, 제1 전극, 유기층 및 제2 전극 중 적어도 하나는 홀 측면에 배치될 수 있다.

본 명세서의 몇몇 실시예에 따르면, 제1 전극, 발광층, 제2 전극 중 적어도 하나 이상은 홀에서 이격될 수 있다.

본 명세서의 몇몇 실시예에 따르면, 홀 측면에 배치되는 돌출부는 역 테이퍼 형상일 수 있다.

본 명세서의 몇몇 실시예에 따르면, 복수의 서브 화소 중 적어도 하나의 발광 영역은 평탄부에서, 뱅크가 미 중첩된 영역인 제1 발광 영역을 포함할 수 있다.

본 명세서의 몇몇 실시예에 따르면, 적어도 하나의 발광 영역은 제1 발광 영역을 둘러싸는 추가 발광 영역을 더 포함하고, 추가 발광 영역은 제1 전극이 경사부와 중첩되는 영역에 대응할 수 있다.

본 명세서의 몇몇 실시예에 따르면, 적어도 하나의 비 발광 영역은 제1 발광 영역과 추가 발광 영역 사이에 배치된 제1 비 발광 영역을 포함할 수 있다.

본 명세서의 몇몇 실시예에 따르면, 제1 비 발광 영역의 면적은 제1 발광 영역의 면적보다 작을 수 있다.

봉지부 상에 배치되는 터치부를 더 포함할 수 있다.

본 명세서의 몇몇 실시예에 따르면, 홀은 서로 다른 색을 발광하는 서브 화소의 사이에 배치될 수 있다.

본 명세서의 몇몇 실시예에 따르면, 제1 전극은 홀을 제외한 영역에 배치되며, 돌출부와 중첩할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시 장치
110: 기판
111: 버퍼층
112: 게이트 절연층
113: 층간 절연층
120: 트랜지스터
121: 액티브층
122: 게이트 전극
123: 소스 전극
124: 드레인 전극
130: 제1 오버 코팅층
140: 보조 전극
150: 제2 오버 코팅층
151: 베이스부
152, 153: 돌출부
160: 발광 소자
161: 제1 전극
162: 유기층
163: 제2 전극
162a: 더미 유기층
163a: 더미 메탈
170, 173: 뱅크
SP: 서브 화소
A/A: 표시 영역
N/A: 비표시 영역

Claims

적어도 하나의 발광 영역을 포함하는 복수의 서브 화소 및 적어도 하나의 비 발광 영역을 포함하는 표시 영역과, 비 표시 영역을 포함하는 표시 패널을 포함하고,
상기 표시 패널은,
기판 상에 배치되는 복수의 트랜지스터;
상기 복수의 트랜지스터 상에 배치되며, 베이스부 및 상기 비 발광 영역에 대응되는 홀을 포함하는 복수의 돌출부를 갖는 오버 코팅층;
상기 복수의 서브 화소 각각과 대응되도록 배치되고, 상기 베이스부 및 상기 복수의 돌출부 상에 배치되고 평탄부와 경사부를 포함하는 제1 전극;
상기 제1 전극 상에 배치되며, 상기 제1 전극의 상기 평탄부와 상기 경사부에 대응되는 영역에 배치되는 뱅크;
상기 평탄부와 중첩되고, 상기 제1 전극 상에 배치되는 유기층; 및
상기 유기층 및 상기 뱅크 상에 배치된 제2 전극을 포함하고,
상기 홀은 상기 복수의 서브 화소 사이에 배치되고,
상기 비 발광 영역에서의 상기 뱅크의 끝단은 상기 복수의 돌출부의 내주면에 대응하도록 배치되는, 표시 장치.
제1 항에 있어서,
상기 뱅크의 단부는 상기 제1 전극의 측면을 커버하는, 표시 장치.
제1 항에 있어서,
상기 홀에 배치되는 더미 메탈을 더 포함하고,
상기 더미 메탈은 상기 제2 전극과 동일 물질로 구성되며,
상기 제2 전극은 상기 더미 메탈과 이격되는, 표시 장치.
제1 항에 있어서,
상기 제1 전극, 상기 유기층, 상기 제2 전극, 상기 뱅크 중 적어도 하나 이상은 상기 홀에서 이격되는, 표시 장치.
제1 항에 있어서,
상기 유기층 및 상기 제2 전극 중 적어도 하나는 상기 홀에 배치되는, 표시 장치
제1 항에 있어서,
상기 복수의 돌출부는 역 테이퍼 형상인, 표시 장치.
제1 항에 있어서,
상기 제2 전극 상에 배치되는 봉지부; 및
상기 봉지부 상에 배치되는 터치 전극을 더 포함하는, 표시 장치.
적어도 하나의 발광 영역을 포함하는 복수의 서브 화소 및 적어도 하나의 비 발광 영역을 포함하는 표시 영역과, 비 표시 영역을 포함하는 표시 패널을 포함하고,
상기 표시 패널은,
기판 상의 복수의 트랜지스터;
상기 복수의 트랜지스터 상에 배치되며, 상기 비 발광 영역의 베이스부 상에 배치되는 홀 외부의 복수의 돌출부를 갖는 오버 코팅층;
상기 복수의 서브 화소 각각과 대응되도록 배치되고, 상기 베이스부 및 상기 복수의 돌출부 상에 배치되고, 평탄부와 경사부를 포함하는 제1 전극;
상기 제1 전극 상에 배치되고, 상기 제1 전극의 상기 평탄부와 상기 경사부에 대응되는 영역에 배치되는 뱅크;
상기 평탄부와 중첩되고, 상기 제1 전극 상에 배치되며, 적어도 하나의 발광층을 포함하는 유기층; 및
상기 유기층 및 상기 뱅크 상에 배치된 제2 전극을 포함하고,
상기 홀은 상기 복수의 서브 화소 사이에 배치되고,
상기 홀과 대응되는 영역에서 상기 복수의 서브 화소에 각각 배치된 상기 뱅크는 서로 이격되는, 표시 장치.
제8 항에 있어서,
상기 뱅크의 단부는 상기 제1 전극의 측면을 커버하는, 표시 장치.
제8 항에 있어서,
상기 뱅크, 상기 제1 전극, 상기 유기층 및 상기 제2 전극 중 적어도 하나는 상기 홀 측면에 배치되는, 표시 장치
제8 항에 있어서,
상기 홀에 배치되는 더미 메탈을 더 포함하고,
상기 더미 메탈은 상기 제2 전극과 동일 물질로 구성되며,
상기 제2 전극은 상기 더미 메탈과 이격되는, 표시 장치.
제8 항에 있어서,
상기 제1 전극, 상기 발광층, 상기 제2 전극 중 적어도 하나 이상은 상기 홀에서 이격되는, 표시 장치.
제8 항에 있어서,
상기 홀 측면에 배치되는 돌출부는 역 테이퍼 형상인, 표시 장치.
제8 항에 있어서,
상기 복수의 서브 화소 중 적어도 하나의 발광 영역은 상기 평탄부에서, 상기 뱅크가 미 중첩된 영역인 제1 발광 영역을 포함하는, 표시 장치.
제14 항에 있어서,
상기 적어도 하나의 발광 영역은 상기 제1 발광 영역을 둘러싸는 추가 발광 영역을 더 포함하고,
상기 추가 발광 영역은 상기 제1 전극이 상기 경사부와 중첩되는 영역에 대응하는, 표시 장치.
제15 항에 있어서,
상기 적어도 하나의 비 발광 영역은 상기 제1 발광 영역과 상기 추가 발광 영역 사이에 배치된 제1 비 발광 영역을 포함하는, 표시 장치.
제16 항에 있어서,
상기 제1 비 발광 영역의 면적은 상기 제1 발광 영역의 면적보다 작은, 표시 장치.
제8 항에 있어서,
상기 제2 전극 상에 배치되는 봉지부; 및
상기 봉지부 상에 배치되는 터치부를 더 포함하는, 표시 장치.
제8 항에 있어서,
상기 홀은 서로 다른 색을 발광하는 서브 화소의 사이에 배치되는, 표시 장치.
제8 항에 있어서,
상기 제1 전극은 상기 홀을 제외한 영역에 배치되며, 상기 돌출부와 중첩하는, 표시 장치.