KR20180070774A - 기판, 전자 장치 및 이를 구비하는 표시 장치 - Google Patents

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conductive
bumps
pad
bump
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김병용
이종혁
황정호
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삼성디스플레이 주식회사
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    • H01L2224/05169—Platinum [Pt] as principal constituent
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    • H01L2224/05173—Rhodium [Rh] as principal constituent
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    • H01L2224/05179—Niobium [Nb] as principal constituent
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    • H01L2224/0518—Molybdenum [Mo] as principal constituent
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    • H01L2224/05181—Tantalum [Ta] as principal constituent
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    • H01L2224/05184—Tungsten [W] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/16106—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting one bonding area to at least two respective bonding areas
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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Abstract

기판은 베이스 기판; 및 상기 베이스 기판 상의 일측에 제공되는 패드를 포함할 수 있다. 상기 패드는 상기 베이스 기판 상에 제공되는 제1 도전 패턴; 상기 제1 도전 패턴의 일부를 노출시키는 복수의 콘택 홀들을 구비하는 절연막; 및 상기 절연막 상에 서로 이격되어 제공되고, 상기 콘택 홀들을 통하여 상기 제1 도전 패턴에 접속되는 제2 도전 패턴들을 포함할 수 있다. 상기 제2 도전 패턴들의 측면은 노출될 수 있다.

Description

기판, 전자 장치 및 이를 구비하는 표시 장치{SUBSTRATE, ELECTRONIC DEVICE AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 기판, 전자 장치 및 이를 구비하는 표시 장치에 관한 것이다.
최근, 반도체 소자 및 표시 패널과 같은 전자 장치의 고성능화 및 고집적화에 의해, 상기 전자 장치에 구비되는 접속 단자들의 개수가 비약적으로 증가하고 있다. 이에 따라, 상기 접속 단자들의 미세화가 진행되고 있다. 상기 접속 단자들의 미세화에 의해 서로 인접하는 접속 단자들 사이의 거리도 단축되고 있다.
상기 전자 장치는 이방성 도전 필름(anisotropic conductive film; 이하, 'ACF'라 칭함)과 같은 접착제를 이용하여 타 전자 장치와 전기적으로 연결될 수 있다. 상기 ACF를 이용하여 전자 장치들을 연결하는 경우, 상기 접속 단자들 사이의 쇼트 결함 또는 상기 전자 장치들 사이의 오픈 불량이 발생할 수 있다. 일례로, 상기 ACF 내부에 포함된 도전 입자가 상기 서로 인접하는 접속 단자들, 예를 들면, 범프들의 측면에 밀집되어, 서로 인접한 범프들 사이의 쇼트 결함이 발생할 수 있다. 또는 상기 ACF의 상기 도전 입자가 미세 크기를 가지는 상기 범프들과 접촉하지 않아, 상기 전자 장치들 사이의 오픈 불량이 발생할 수도 있다.
본 발명이 해결하고자 하는 과제는 이방성 도전 필름의 도전 입자들에 의한 쇼트 결함 또는 오픈 불량을 방지할 수 있는 기판, 전자 장치 및 이를 구비하는 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 기판은 베이스 기판; 및 상기 베이스 기판 상의 일측에 제공되는 패드를 포함할 수 있다. 상기 패드는 상기 베이스 기판 상에 제공되는 제1 도전 패턴; 상기 제1 도전 패턴의 일부를 노출시키는 복수의 콘택 홀들을 구비하는 절연막; 및 상기 절연막 상에 서로 이격되어 제공되고, 상기 콘택 홀들을 통하여 상기 제1 도전 패턴에 접속되는 제2 도전 패턴들을 포함할 수 있다. 상기 제2 도전 패턴들의 측면은 노출될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 도전 패턴들은 순차 적층된 제1 도전층 및 제2 도전층을 구비하며, 상기 제1 도전층의 측면은 노출될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 도전층은 상기 제1 도전층에 포함되는 물질보다 경질(硬質)인 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 도전층은 금(Au), 알루미늄(Al), 구리(Cu), 주석(Sn), 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 도전층은 타이타늄(Ti), 몰리브덴(Mo), 주석(Sn), 니켈(Ni) 및 도전성 산화물 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전성 산화물은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Antimony Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), 및 SnO2(Tin Oxide) 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판은 상기 제1 도전층 및 상기 제1 도전 패턴 사이에 제공되는 제3 도전층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 도전층은 타이타늄(Ti), 몰리브덴(Mo), 주석(Sn), 니켈(Ni) 및 도전성 산화물 중 적어도 하나를 포함할 수 있다. 또는, 상기 제3 도전층은 상기 제2 도전층과 동일한 물질을 포함할 수도 있다.
본 발명의 일 실시예에 따른 전자 장치는 베이스 기판, 및 상기 베이스 기판 상에 제공되는 패드를 포함하는 기판; 및 상기 패드에 연결되는 범프를 구비하는 전자 소자를 포함할 수 있다. 상기 패드는 상기 베이스 기판 상에 제공되는 제1 도전 패턴; 상기 제1 도전 패턴의 일부를 노출시키는 복수의 콘택 홀들을 구비하는 절연막; 및 상기 절연막 상에 서로 이격되어 제공되고, 상기 콘택 홀들을 통하여 상기 제1 도전 패턴에 접속되는 제2 도전 패턴들을 포함할 수 있다. 상기 제2 도전 패턴들 중 적어도 일부는 상기 범프와 연결되며, 상기 제2 도전 패턴들 중 나머지의 측면이 노출될 수 있다.
본 발명의 일 실시예에 있어서, 상기 범프와 연결되는 제2 도전 패턴들은 제1 도전층을 포함할 수 있다. 여기서, 상기 전자 장치는 상기 제1 도전층 및 상기 범프 사이에 제공되고, 상기 제1 도전층 물질 및 상기 범프 물질이 혼합된 혼합 도전층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 나머지의 제2 도전 패턴들은 상기 제1 도전층, 및 상기 제1 도전층 상에 제공된 제2 도전층을 포함하고, 상기 제1 도전층의 측면이 노출될 수 있다.
본 발명의 일 실시예에 있어서, 상기 혼합 도전층은 상기 제2 도전층 물질을 포함하는 파편을 구비할 수 있다.
본 발명의 일 실시예에 있어서, 상기 전자 장치는 상기 범프와 상기 패드가 연결되는 영역 이외의 영역을 충진하는 비도전성 필름을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 비도전성 필름은 열에 의해 유동이 가능한 고분자 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 베이스 기판, 및 상기 베이스 기판 상에 제공되는 패드를 포함하는 기판; 및 상기 패드에 연결되는 범프를 구비하는 전자 소자를 포함할 수 있다. 상기 패드는 상기 베이스 기판 상에 제공되는 제1 도전 패턴; 상기 제1 도전 패턴의 일부를 노출시키는 복수의 콘택 홀들을 구비하는 절연막; 상기 절연막 상에 서로 이격되어 제공되고, 상기 콘택 홀들을 통하여 상기 제1 도전 패턴에 접속되는 제1 도전층을 포함하는 제2 도전 패턴들; 및 상기 제2 도전 패턴들 및 상기 범프 사이에 제공되는 혼합 도전층을 포함할 수 있다. 상기 혼합 도전층은 상기 제1 도전층 물질 및 상기 범프 물질이 혼합된 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 구비하고, 상기 비표시 영역에 제공되는 복수의 제1 패드들을 포함하는 제1 패드부와 복수의 제2 패드들을 포함하는 제2 패드부를 구비하는 표시 패널; 상기 제1 패드들에 연결되는 복수의 제1 범프들을 구비하는 제1 구동부; 상기 제2 패드부들에 연결되는 복수의 제2 범프들을 구비하는 연성 회로 기판; 및 상기 연성 회로 기판의 타단에 연결되는 제2 구동부를 포함할 수 있다. 상기 연성 회로 기판 및 상기 제2 구동부 중 하나는 제3 범프들을 구비하고, 상기 연성 회로 기판 및 상기 제2 구동부 중 다른 하나는 상기 제3 범프들에 연결되는 제3 패드들을 구비할 수 있다. 상기 제1 패드들, 상기 제2 패드들 및 상기 제3 패드들 각각은 제1 도전 패턴; 상기 제1 도전 패턴의 일부를 노출시키는 복수의 콘택 홀들을 구비하는 절연막; 및 상기 절연막 상에 서로 이격되어 제공되고, 상기 콘택 홀들을 통하여 상기 제1 도전 패턴에 접속되는 제2 도전 패턴들을 포함할 수 있다. 상기 제2 도전 패턴들 중 적어도 일부는 상기 제1 내지 제3 범프들 중 하나와 연결되며, 상기 제2 도전 패턴들 중 나머지의 측면은 노출될 수 있다.
본 발명의 일 실시예에 따르면, 기판 상의 패드들은 전자 소자의 입출력 단자, 예를 들면, 범프와 초음파 본딩을 통해 연결될 수 있다. 따라서, 기판 및 상기 전자 소자의 연결 구조는 이방성 도전 필름을 사용하지 않으므로, 쇼트 결함 또는 오픈 불량을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 기판을 설명하기 위한 사시도이다.
도 2는 도 1의 패드부의 확대도이다.
도 3은 도 2에 도시된 패드들 중 하나의 패드를 설명하기 위한 평면도이다.
도 4는 도 3의 I-I' 라인에 따른 단면도이다.
도 5는 도 3의 II-II' 라인에 따른 단면도이다.
도 6 및 도 7은 도 1 내지 도 5에 도시된 기판이 전자 소자에 전기적으로 연결되는 것을 설명하기 위한 단면도들이다.
도 8은 도 6 및 도 7에 도시된 혼합 도전층을 설명하기 위한 개념도이다.
도 9 내지 도 13은 도 1 내지 도 8에 도시된 기판 및 전자 소자를 연결하기 위한 공정을 설명하기 위한 단면도들이다.
도 14 내지 도 20은 도 1 내지 도 5에 도시된 패드의 형상을 예시한 평면도들이다.
도 21은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 사시도이다.
도 22는 도 21의 표시 패널을 설명하기 위한 평면도이다.
도 23은 도 21의 III-III' 라인에 따른 단면도이다.
도 24는 도 23의 EA1 영역의 확대도이다.
도 25는 도 21의 IV-IV' 라인에 따른 단면도이다.
도 26은 도 25의 EA2 영역의 확대도이다.
도 27은 도 21의 V-V' 라인에 따른 단면도이다.
도 28은 도 27의 EA3 영역의 확대도이다.
도 29는 도 21의 VI-VI' 라인에 따른 단면도이다.
도 30은 도 29의 EA4 영역의 확대도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 기판을 설명하기 위한 사시도이며, 도 2는 도 1의 패드부의 확대도이며, 도 3은 도 2에 도시된 패드들 중 하나의 패드를 설명하기 위한 평면도이며, 도 4는 도 3의 I-I' 라인에 따른 단면도이며, 도 5는 도 3의 II-II' 라인에 따른 단면도이다.
도 1 내지 도 5를 참조하면, 기판(SUB)은 베이스 기판(BS), 상기 베이스 기판(BS)의 적어도 일측에 제공된 패드부(PDA)를 포함할 수 있다.
상기 베이스 기판(BS)은 반도체 기판(semiconductor Substrate), 연성 회로 기판(Flexible Printed Circuit Board), 인쇄 회로 기판(Printed Circuit Board), 표시 패널의 어레이 기판(Array Substrate) 중 하나일 수 있으나, 이에 한정되는 것은 아니다. 또한, 상기 반도체 기판은 반도체 웨이퍼(Semiconductor Wafer)일 수 있다. 다만, 상기 반도체 기판은 이에 한정되지 않으며, 상기 반도체 기판의 재질 및 형상은 변경될 수 있다. 실시예에 따라, 상기 반도체 기판에는 도시되지 않은 다양한 회로 소자들 및/또는 배선들이 배치되는 회로층이 내재될 수도 있다.
상기 패드부(PDA)는 상기 베이스 기판(BS)의 적어도 일면 상에 배치될 수 있다. 상기 패드부(PDA)는 복수의 패드들(PD)을 포함할 수 있다. 상기 패드들(PD)은 상기 기판(SUB)을 타 전자 소자에 전기적으로 연결하기 위한 것으로, 일종의 입출력 단자일 수 있다.
상기 패드들(PD)은 상기 베이스 기판(BS) 상에 제공되는 제1 도전 패턴(CP1), 상기 제1 도전 패턴의 일부를 노출시키는 복수의 콘택 홀들을 구비하는 패드 절연막(PIL), 및 상기 패드 절연막(PIL) 상에 제공되는 제2 도전 패턴들(CP2)을 포함할 수 있다.
상기 제1 도전 패턴(CP1)은 도전성 금속, 도전성 유기물, 및 도전성 산화물 중 하나를 포함할 수 있다. 예를 들면, 상기 제1 도전 패턴(CP1)은 구리(Cu), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 주석(Sn), 알루미늄(Al), 코발트(Co), 로듐(Rh), 이리듐(Ir), 철(Fe), 루테늄(Ru), 오스뮴(Os), 망간(Mn), 몰리브덴(Mo), 텅스텐(W), 니오브(Nb), 탄탈럼(Ta), 타이타늄(Ti), 비스머스(Bi), 안티몬(Sb) 및 납(Pb) 중 적어도 하나를 포함할 수 있다. 또한, 상기 제1 도전 패턴(CP1)은 폴리티오펜계 화합물, 폴리피롤계 화합물, 폴리아닐린계 화합물, 폴리아세틸렌계 화합물, 폴리페닐렌계 화합물 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 또한, 상기 제1 도전 패턴(CP1)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Antimony Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide) 및 SnO2(Tin Oxide) 중 적어도 하나를 포함할 수 있다. 상기에서는 상기 제1 도전 패턴(CP1)이 도전성 금속, 도전성 유기물, 및 도전성 산화물 중 하나를 포함하는 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니다. 상기 제1 도전 패턴(CP1)은 도전성 금속, 도전성 유기물, 및 도전성 산화물 이외의 도전성을 가지는 물질을 포함할 수도 있다.
상기 패드 절연막(PIL)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다. 상기 유기 절연막은 광을 투과시킬 수 있는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 유기 절연막은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylene ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(Benzocyclobutenes resin) 중 적어도 하나를 포함할 수 있다. 상기 무기 절연막은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 무기 절연막은 실리콘 산화물을 포함하는 제1 막, 및 상기 제1 막 상에 배치되고 실리콘 질화물을 포함하는 제2 막을 구비할 수 있다.
상기 패드 절연막(PIL)의 상기 콘택 홀들은 상기 제1 도전 패턴(CP1)을 노출시킬 수 있다. 상기 콘택 홀들은 상기 제1 도전 패턴(CP1)의 길이 방향 또는 폭 방향에서 서로 이격되어 배치될 수 있다.
상기 제2 도전 패턴들(CP2)은 상기 패드 절연막(PIL) 상에 제공되고, 상기 제1 도전 패턴(CP1)의 길이 방향 또는 폭 방향에서 서로 이격되어 배치될 수 있다. 상기 제2 도전 패턴들(CP2) 각각은 상기 콘택 홀들을 통해 상기 제1 도전 패턴(CP1)에 전기적으로 연결될 수 있다.
상기 제2 도전 패턴들(CP2)은 상기 패드 절연막(PIL) 상에 제공되는 제1 도전층(CL1), 및 상기 제1 도전층(CL1) 상에 제공되는 제2 도전층(CL2)을 포함할 수 있다.
상기 제1 도전층(CL1)은 도전성을 가지며, 연질(軟質)인 물질을 포함할 수 있다. 예를 들면, 상기 제1 도전층(CL1)은 금(Au), 알루미늄(Al), 구리(Cu), 주석(Sn), 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 또한, 서로 인접하는 제2 도전 패턴들(CP2)은 이격되어 배치되므로, 상기 제1 도전층(CL1)의 측면은 외부로 노출될 수 있다.
상기 제2 도전층(CL2)은 도전성을 가지며, 상기 제1 도전층(CL1)에 포함되는 물질(이하 "제1 도전층 물질"이라 칭함)보다 경질인 물질을 포함할 수 있다. 또한, 상기 제2 도전층(CL2)에 포함되는 물질(이하 "제2 도전층 물질"이라 칭함)의 용융 온도는 상기 제1 도전층 물질의 용융 온도보다 높을 수 있다. 예를 들면, 상기 제2 도전층(CL2)은 타이타늄(Ti), 몰리브덴(Mo), 주석(Sn), 니켈(Ni) 및 도전성 산화물 중 적어도 하나를 포함할 수 있다.
상기 제2 도전층(CL2)의 두께는 상기 제1 도전층(CL1)의 두께보다 작을 수 있다. 예를 들면, 상기 제2 도전층(CL2)의 두께는 10㎚ 내지 100㎚일 수 있다.
한편, 상기 제2 도전 패턴들(CP2)은 상기 제1 도전층(CL1)의 하부에 제공되는 제3 도전층(CL3)을 더 포함할 수 있다. 상기 제3 도전층(CL3)은 상기 패드 절연막(PIL)과 상기 제1 도전층(CL1) 사이 및 상기 제1 도전 패턴(CP1)과 상기 제1 도전층(CL1) 사이에 제공될 수 있다.
상기 제3 도전층(CL3)은 상기 제1 도전층 물질보다 경질인 물질을 포함할 수 있다. 예를 들면, 상기 제3 도전층(CL3)은 타이타늄(Ti), 몰리브덴(Mo), 주석(Sn), 니켈(Ni) 및 도전성 산화물 중 적어도 하나를 포함할 수 있다. 또한, 상기 제3 도전층(CL3)은 상기 제2 도전층(CL2)과 동일한 물질을 포함할 수 있다.
도 6 및 도 7은 도 1 내지 도 5에 도시된 기판이 전자 소자에 전기적으로 연결되는 것을 설명하기 위한 단면도들이며, 도 8은 도 6 및 도 7에 도시된 혼합 도전층을 설명하기 위한 개념도이다. 여기서, 도 6은 도 3의 I-I' 라인 방향의 연결 구조 단면도이며, 도 7은 도 3의 II-II' 라인 방향의 연결 구조 단면도이다.
도 1 내지 도 8을 참조하면, 기판(SUB)은 베이스 기판(BS), 및 상기 베이스 기판(BS)의 일측에 제공되고 복수의 패드들(PD)을 포함하는 패드부(PDA)를 포함할 수 있다.
상기 패드들(PD) 각각은 전자 소자(ED)의 범프들(BMP)에 연결될 수 있다.
상기 전자 소자(ED)는 상기 기판(SUB)에 따라 달라질 수 있다. 상기 기판(SUB)이 반도체 기판인 경우, 상기 전자 소자(ED)는 표시 패널의 어레이 기판, 연성 회로 기판 및 인쇄 회로 기판 중 하나일 수 있다. 또한, 상기 기판(SUB)이 표시 패널의 어레이 기판, 연성 회로 기판, 및 인쇄 회로 기판 중 하나인 경우, 상기 전자 소자(ED)는 반도체 기판일 수 있다.
상기 범프들(BMP)은 상기 기판(SUB)에 상기 전자 소자(ED)를 전기적으로 연결하기 위한 입출력 단자일 수 있다. 상기 범프들(BMP)은 상기 전자 소자(ED)의 일면에서 돌출된 형상을 가질 수 있다. 또한, 상기 범프들(BMP)의 표면, 즉, 상기 패드들(PD)에 마주하는 표면은 평탄면, 오목면, 및 볼록면 중 하나의 형상을 가질 수 있다.
상기 범프들(BMP)은 도전성을 가지며, 상기 패드들(PD)의 제2 도전층 물질보다 연질인 물질을 포함할 수 있다. 또한, 상기 범프들(BMP)에 포함되는 물질(이하 "범프 물질"로 칭함)의 용융 온도는 상기 패드들(PD)의 상기 제2 도전층 물질의 용융 온도보다 낮을 수 있다. 예를 들면, 상기 범프들(BMP)은 금(Au), 알루미늄(Al), 구리(Cu), 주석(Sn), 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 또한, 상기 범프들(BMP)은 상기 패드들(PD)의 제1 도전층(CL1)과 동일한 물질을 포함할 수 있다. 또한, 상기 범프들(BMP)은 상기 패드들(PD)의 제1 도전층(CL1)과 상이한 물질을 포함할 수도 있다.
상기 범프들(BMP) 및 상기 패드들(PD)은 초음파 본딩 공정을 통해 연결될 수 있다. 상기 초음파 본딩 공정은 상기 범프들(BMP) 및 상기 패드들(PD)이 접하도록 배치하고, 압력 및 초음파를 동시에 가하여 상기 범프들(BMP) 및 상기 패드들(PD)은 연결하는 공정일 수 있다.
각 범프(BMP)는 각 패드(PD)의 제2 도전 패턴들(CP2) 중 일부의 제2 도전 패턴들(CP2)에 연결되고, 나머지의 제2 도전 패턴들(CP2)에는 연결되지 않을 수 있다.
상기 범프(BMP)에 연결되지 않는 상기 제2 도전 패턴들(CP2)은 제1 도전층(CL1), 상기 제1 도전층(CL1) 상에 제공되는 제2 도전층(CL2), 및 상기 제1 도전층(CL1)과 상기 제1 도전 패턴(CP1) 사이에 제공되고, 상기 제1 도전 패턴(CP1)에 연결되는 제3 도전층(CL3)을 포함할 수 있다.
상기 범프(BMP)에 연결되는 상기 제2 도전 패턴들(CP2)은 제1 도전층(CL1), 및 제3 도전층(CL3)을 포함할 수 있다. 즉, 상기 범프(BMP)에 연결되는 상기 제2 도전 패턴들(CP2)은 상기 제2 도전층(CL2)을 구비하지 않을 수 있다. 다만, 상기 범프(BMP)에 연결되는 상기 제2 도전 패턴들(CP2)의 상기 제1 도전층(CL1) 및 상기 범프(BMP) 사이에는 혼합 도전층(CML)이 배치될 수 있다. 또한, 상기 혼합 도전층(CML)은 서로 인접하는 제2 도전 패턴들(CP2) 사이의 영역을 충진할 수 있다.
이를 보다 상세히 설명하면, 상기 초음파 본딩 공정 중 상기 범프(BMP)의 일부, 예를 들면, 상기 범프(BMP)의 상기 패드(BMP) 방향의 일부 두께가 국부적으로 용융될 수 있다. 또한, 상기 초음파 본딩 공정 중 상기 범프(BMP)에 연결되는 제2 도전 패턴들(CP2)의 제2 도전층(CL2)은 파괴되고, 상기 제1 도전층(CL1)의 일부, 예를 들면, 상기 제1 도전층(CL1)의 상기 범프(BMP) 방향의 일부 두께가 국부적으로 용융될 수 있다. 용융된 상기 범프 물질 및 상기 제1 도전층 물질은 서로 혼합될 수 있다. 혼합된 상기 범프 물질 및 상기 제1 도전층 물질은 상기 범프(BMP)와 상기 패드(PD)의 사이, 및 상기 서로 인접하는 제2 도전 패턴들(CP2) 사이에 배치되고, 냉각되어 상기 혼합 도전층(CML)을 형성할 수 있다.
상기 혼합 도전층(CML)에서, 상기 제1 도전층 물질 및 상기 범프 물질의 혼합 비율은 균일하지 않을 수 있다. 즉, 상기 제1 도전층 물질 및 상기 범프 물질의 혼합 비율은 상기 혼합 도전층(CML) 내의 영역에 따라 달라질 수 있다.
또한, 상기 혼합 도전층(CML)은 상기 제2 도전층 물질을 포함할 수도 있다. 상기 제2 도전층 물질의 용융 온도가 상기 제1 도전층 물질 및 상기 범프 물질의 용융 온도보다 높으므로, 도 8에 도시된 바와 같이, 상기 혼합 도전층(CML) 내의 상기 제2 도전층 물질은 파편(FRM)으로 존재할 수 있다. 이는 상기 제2 도전층 물질의 용융 온도가 상기 제1 도전층 물질 및 상기 범프 물질의 용융 온도보다 높기 때문이다.
한편, 상기 범프들(BMP)과 상기 패드들(PD) 사이의 영역은 비도전성 필름(NCF)으로 충진될 수 있다. 상기 비도전성 필름(NCF)은 열에 의해 유동이 가능한 고분자 물질을 포함할 수 있다. 따라서, 상기 범프들(BMP)과 상기 패드들(PD)을 초음파 본딩하는 공정에서 초음파와 함께 열을 가하면, 상기 비도전성 필름(NCF)은 열에 의하여 유동될 수 있다. 상기 비도전성 필름(NCF)가 열에 의해 유동되면, 상기 비도전성 필름(NCF)은 상기 범프들(BMP)과 상기 패드들(PD)의 초음파 본딩시 상기 범프들(BMP)과 상기 패드들(PD)이 연결되는 영역 이외의 영역을 충진할 수 있다. 따라서, 상기 비도전성 필름(NCF)에 의하여 상기 기판(SUB) 및 상기 전자 소자(ED)의 결합력이 향상될 수 있다.
도 9 내지 도 13은 도 1 내지 도 8에 도시된 기판 및 전자 소자를 연결하기 위한 공정을 설명하기 위한 단면도들이다.
도 9를 참조하면, 우선, 베이스 기판(BS), 상기 베이스 기판(BS) 상에 제공된 패드(PD)를 포함하는 기판(SUB)을 준비할 수 있다.
상기 베이스 기판(BS)은 반도체 기판(semiconductor Substrate), 연성 회로 기판(Flexible Printed Circuit Board), 인쇄 회로 기판(Printed Circuit Board), 표시 패널의 어레이 기판(Array Substrate) 중 하나일 수 있다.
상기 패드(PD)는 상기 베이스 기판(BS) 상에 제공되는 제1 도전 패턴(CP1), 상기 제1 도전 패턴의 일부를 노출시키는 복수의 콘택 홀들을 구비하는 패드 절연막(PIL), 및 상기 패드 절연막(PIL) 상에 제공되는 제2 도전 패턴들(CP2)을 포함할 수 있다.
상기 제1 도전 패턴(CP1)은 도전성 물질을 포함할 수 있다.
상기 패드 절연막(PIL)은 상기 제1 도전 패턴(CP1) 상에 제공되며, 상기 콘택 홀들은 상기 제1 도전 패턴(CP1)을 노출시킬 수 있다.
상기 제2 도전 패턴들(CP2)은 상기 패드 절연막(PIL) 상에 제공되는 제1 도전층(CL1), 상기 제1 도전층(CL1) 상에 제공되는 제2 도전층(CL2), 및 상기 제1 도전 패턴(CP1)과 상기 제1 도전층(CL1) 사이에 제공되는 제3 도전층(CL3)을 포함할 수 있다.
상기 제1 도전층 물질의 용융 온도는 상기 제2 도전층 물질의 용융 온도보다 낮을 수 있다. 또한, 상기 제2 도전층 물질은 상기 제1 도전층 물질보다 경질인 물질을 포함할 수 있으며, 상기 제3 도전층(CL3)에 포함되는 물질은 상기 제2 도전층 물질과 동일한 물질을 포함할 수 있다.
도 10을 참조하면, 상기 기판(SUB)을 준비한 후, 상기 기판(SUB) 상에 제1 비도전성 필름(NCF1)을 배치할 수 있다. 상기 제1 비도전성 필름(NCF1)은 열에 의해 유동이 가능한 고분자 물질을 포함할 수 있다.
상기 제1 비도전성 필름(NCF1)를 배치한 후, 상기 제1 비도전성 필름(NCF1) 상에 제1 전자 소자(ED1)를 배치할 수 있다.
상기 제1 전자 소자(ED1)의 일면, 예를 들면, 상기 기판(SUB)에 마주하는 면 상에는 범프(BMP)가 제공될 수 있다. 상기 범프(BMP)는 상기 패드(PD)와 마주할 수 있다. 상기 범프들(BMP)의 표면, 즉, 상기 패드들(PD)에 마주하는 표면은 평탄면, 오목면, 및 볼록면 중 하나의 형상을 가질 수 있다.
상기 범프(BMP)는 도전성을 가지며, 연질인 물질을 포함할 수 있다. 예를 들면, 상기 범프(BMP)는 상기 제2 도전층 물질보다 연질인 물질을 포함할 수 있다. 또한, 상기 범프(BMP)에 포함되는 물질의 용융 온도는 상기 제2 도전층 물질의 용융 온도보다 낮을 수 있다.
한편, 도면상에는 도시하지 않았으나, 상기 범프(BMP)의 표면에는 산화막이 제공될 수도 있다. 상기 산화막은 상기 범프(BMP)가 대기중에 노출되어 형성된 것으로, 범프 물질의 산화물을 포함할 수 있다.
상기 제2 도전 패턴들(CP2) 중 일부는 상기 범프(BMP)와 연결되지 않을 수 있다. 이는 상기 기판(SUB) 및 상기 제1 전자 소자(ED1) 사이에 연결 불량이 발생하는 경우, 리웍(rework) 공정을 수행하기 위한 것이다.
도 11을 참조하면, 상기 제1 비도전성 필름(NCF1) 상에 상기 제1 전자 소자(ED1)를 배치한 후, 초음파 본딩을 이용하여 상기 범프(BMP) 및 상기 패드(PD)를 연결하여 상기 기판(SUB) 및 상기 제1 전자 소자(ED1)를 전기적으로 연결할 수 있다. 상기 초음파 본딩은 열, 압력 및 초음파를 공급하여 상기 기판(SUB) 및 상기 제1 전자 소자(ED1)를 전기적으로 연결할 수 있다.
상기 초음파 본딩에 의한 상기 범프(BMP) 및 상기 패드(PD)의 연결은 하기와 같다.
우선, 상기 제1 비도전성 필름(NCF1)에 열을 가하면, 상기 제1 비도전성 필름(NCF1)은 유동 가능한 상태가 될 수 있다. 그런 다음, 상기 기판(SUB) 및 상기 제1 전자 소자(ED1)에 압력을 가하고, 상기 범프(BMP) 및 상기 패드(PD)에 초음파를 제공할 수 있다.
상기 압력이 제공되면, 상기 패드(PD) 및 상기 범프(BMP)가 맞닿을 수 있으며, 상기 제1 비도전성 필름(NCF1)은 상기 패드(PD) 및 상기 범프(BMP)가 맞닿은 영역 이외의 영역으로 이동할 수 있다. 또한, 상기 초음파가 제공되면, 상기 패드(PD) 및 상기 범프(BMP)가 진동할 수 있다. 여기서, 상기 패드(PD) 및 상기 범프(BMP)의 진동 방향은 상기 초음파의 진동 방향과 동일할 수 있다.
상기 패드(PD) 및 상기 범프(BMP)가 진동하면, 상기 패드(PD) 및 상기 범프(BMP)가 맞닿은 영역에 마찰이 발생한다. 상기 마찰에 의해, 상기 제2 도전층(CL2)이 파괴될 수 있다. 또한, 상기 마찰에 의하여 상기 범프(BMP) 표면의 산화막이 파괴될 수도 있다.
또한, 상기 산화막 및 상기 제2 도전층(CL2)이 파괴되면, 상기 제1 도전층(CL1) 및 상기 범프(BMP)가 맞닿을 수 있다. 상기 제1 도전층(CL1) 및 상기 범프(BMP)가 맞닿으면, 상기 마찰에 의하여 상기 제1 도전층(CL1)의 상기 범프(BMP) 방향의 일부 두께와 상기 범프(BMP)의 상기 제1 도전층(CL1) 방향의 일부 두께가 용융될 수 있다.
상기 용융에 의하여, 상기 제1 도전층(CL1) 및 상기 범프(BMP) 사이에는 상기 제1 도전층 물질과 상기 범프 물질을 포함하는 혼합 도전층(CML)이 생성될 수 있다.
또한, 상기 혼합 도전층(CML) 내부에는 상기 범프 물질의 산화물 및 상기 제2 도전층 물질이 파편으로 존재할 수 있다. 이는 상기 범프 물질의 산화물 및 상기 제2 도전층 물질들의 용융 온도가 상기 제1 도전층 물질 및 상기 범프 물질의 용융 온도보다 높기 때문이다.
상기 범프들(BMP)과 상기 패드들(PD) 사이의 영역은 상기 제1 비도전성 필름(NCF1)으로 충진될 수 있다. 상기 제1 비도전성 필름(NCF1)이 냉각되면, 상기 제1 비도전성 필름(NCF1)은 상기 기판(SUB)과 상기 제1 전자 소자(ED1)를 연결할 수 있다. 따라서, 상기 제1 비도전성 필름(NCF1)에 의하여 상기 기판(SUB) 및 상기 제1 전자 소자(ED1)의 결합력이 향상될 수 있다.
한편, 본 실시예에서는 초음파 본딩시 상기 열, 상기 압력 및 상기 초음파를 순차적으로 제공하는 것을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 초음파 본딩시, 상기 열, 상기 압력 및 상기 초음파은 동시에 제공될 수도 있다.
도 12를 참조하면, 상기 기판(SUB) 및 상기 제1 전자 소자(ED1)를 전기적으로 연결된 후, 테스트를 통하여 상기 기판(SUB) 및 상기 제1 전자 소자(ED1)의 연결 불량 검사가 수행될 수 있다. 상기 연결 불량이 검출되면, 상기 제1 전자 소자(ED1)를 상기 기판(SUB)에서 제거할 수 있다. 상기 제1 전자 소자(ED1)의 제거시, 상기 제1 도전층(CL1) 상의 상기 혼합 도전층(CML)의 일부도 제거될 수 있다.
도 13을 참조하면, 상기 제1 전자 소자(ED1)를 제거한 후, 제2 비도전성 필름(NCF2)과 제2 전자 소자(ED2)를 상기 기판(SUB) 상에 배치할 수 있다. 상기 제2 비도전성 필름(NCF2)은 상기 제1 비도전성 필름(NCF1)과 동일한 물질을 포함할 수 있다. 상기 제2 전자 소자(ED2)는 상기 제1 전자 소자(ED1)와 동일한 전자 소자일 수 있다. 즉, 상기 제1 전자 소자(ED1)와 같이, 상기 제2 전자 소자(ED2)의 일면에는 범프(BMP)가 제공될 수 있다.
그런 다음, 열, 압력 및 초음파를 가하여 상기 패드(PD) 및 상기 제2 전자 소자(ED2)의 상기 범프(BMP)를 연결하여, 상기 기판(SUB) 및 상기 제2 전자 소자(ED2)를 전기적으로 연결할 수 있다.
여기서, 상기 제2 전자 소자(ED2)의 상기 범프(BMP)는 상기 제2 도전 패턴들(CP2) 중 상기 제1 전자 소자(ED1)의 상기 범프(BMP)와 연결되지 않은 제2 도전 패턴들(CP2)과 연결될 수 있다.
상기 제1 전자 소자(ED1)의 상기 범프(BMP)와 연결되지 않은 제2 도전 패턴들(CP2)의 상기 제1 도전층(CL1) 및 상기 제2 전자 소자(ED2)의 상기 범프(BMP) 사이에는 상기 제1 도전층 물질과 상기 범프 물질을 포함하는 혼합 도전층(CML)이 생성될 수 있다. 또한, 상기 혼합 도전층(CML) 내부에는 상기 제2 도전층 물질이 파편으로 존재할 수 있다. 상기 혼합 도전층(CML)은 상기 제1 전자 소자(ED1) 및 상기 기판(SUB)의 연결시 형성된 상기 혼합 도전층(CML)과 연결될 수도 있다.
또한, 상기 제2 전자 소자(ED2)의 상기 범프(BMP)는 상기 제1 전자 소자(ED1)의 범프(BMP)와 연결되었던 제2 도전 패턴들(CP2) 중 적어도 일부와 중첩하여 연결될 수도 있다. 즉, 상기 제2 전자 소자(ED2)의 상기 범프(BMP)는 상기 제2 도전 패턴들(CP2) 중 적어도 일부와 중첩할 수 있다.
상기 범프들(BMP)과 상기 패드들(PD) 사이의 영역은 열에 의하여 유동된 상기 제2 비도전성 필름(NCF2)으로 충진될 수 있다. 상기 제2 비도전성 필름(NCF2)이 냉각되면, 상기 제2 비도전성 필름(NCF2)은 상기 기판(SUB)과 상기 제2 전자 소자(ED2)를 연결할 수 있다. 따라서, 상기 제2 비도전성 필름(NCF2)에 의하여 상기 기판(SUB) 및 상기 제2 전자 소자(ED2)의 결합력이 향상될 수 있다.
도 14 내지 도 20은 도 1 내지 도 5에 도시된 패드의 형상을 예시한 평면도들이다.
도 1 내지 도 5 및 도 14 내지 도 20을 참조하면, 패드(DP)는 베이스 기판(BS) 상의 제1 도전 패턴(CP1), 상기 제1 도전 패턴(CP1) 상에 제공되고 콘택 홀()을 구비하는 패드 절연막(PIL) 상에 제공되고 서로 이격되어 배치되는 제2 도전 패턴들(CP2)을 포함할 수 있다.
상기 제1 도전 패턴(CP1)은 사각 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 제1 도전 패턴(CP1)은 원, 타원, 반원, 반타원 등의 다양한 형상을 가질 수 있다.
상기 제2 도전 패턴들(CP2)은 다양한 형상을 가질 수 있다. 예를 들면, 도 3, 도 14 및 도 15에 도시된 바와 같이, 상기 제2 도전 패턴들(CP2)은 직사각 형상을 가질 수 있다. 도 16에 도시된 바와 같이, 상기 제2 도전 패턴들(CP2)은 상기 제1 도전 패턴(CP1)의 일 변에 경사진 방향으로 연장된 형상을 가질 수 있다. 도 17에 도시된 바와 같이, 상기 제2 도전 패턴들(CP2)은 마름모 형상 또는 육각 형상을 가질 수 있다. 도 18에 도시된 바와 같이, 상기 제2 도전 패턴들(CP2)은 원 형상을 가질 수 있다. 도 19 및 도 20에 도시된 바와 같이, 상기 제2 도전 패턴들(CP2)은 상기 장축이 상기 제1 도전 패턴(CP1)의 단변에 평행한 타원 형상을 가질 수 있다.
도 3, 도 15, 도 16, 도 17, 및 도 19에 도시된 바와 같이, 상기 제2 도전 패턴들(CP2)은 초음파의 진동 방향에 평행한 방향으로 배열될 수 있다. 그러나, 상기 제2 도전 패턴들(CP2)의 배열 형태는 초음파 진동 방향에 평행한 방향으로 배열되는 것에 한정되는 것은 아니다. 예를 들면, 상기 제2 도전 패턴들(CP2)은 도 14, 도 18 및 도 20에 도시된 바와 같이 매트릭스(matrix) 형태로 배열될 수도 있다.
도 21은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 사시도이며, 도 22는 도 21의 표시 패널을 설명하기 위한 평면도이며, 도 23은 도 21의 III-III' 라인에 따른 단면도이며, 도 24는 도 23의 EA1 영역의 확대도이다.
도 1 내지 도 8, 및 도 21 내지 도 24를 참조하면, 표시 장치는 표시 패널(PNL), 상기 표시 패널(PNL)의 일측에 실장되는 제1 구동부(DVR1), 상기 표시 패널(PNL)의 일측에 연결되는 연성 회로 기판(FPC), 및 상기 연성 회로 기판(FPC)에 연결되는 제2 구동부(DVR2)를 포함할 수 있다.
상기 표시 패널(PNL)은 다양한 형상을 가질 수 있다. 예를 들어 상기 표시 패널(PNL)은 직선의 변을 포함하는 닫힌 형태의 다각 형상을 가질 수 있다. 또한, 상기 표시 패널(PNL)은 곡선으로 이루어진 변을 포함하는 원, 타원 등의 형상을 가질 수 있다. 또한, 상기 표시 패널(PNL)은 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등의 형상을 가질 수도 있다.
상기 표시 패널(PNL)은 표시 영역(DA), 및 상기 표시 영역(DA)의 주변에 제공되는 비표시 영역(NDA)을 포함할 수 있다.
상기 표시 영역(DA)에는 복수의 화소들(PX)이 제공될 수 있다. 또한, 상기 표시 영역(DA)에는 복수의 게이트 라인들(미도시), 상기 게이트 라인들과 교차하는 복수의 데이터 라인들(미도시)이 제공될 수 있다. 상기 화소들(PX) 각각은 상기 게이트 라인들 중 하나와 상기 데이터 라인들 중 하나에 접속하는 적어도 하나의 박막 트랜지스터(TFT), 및 상기 박막 트랜지스터(TFT)와 접속되는 표시 소자(OLED)를 포함할 수 있다.
상기 표시 소자(OLED)는 액정 표시 소자(liquid crystal display element, LCD element), 전기 영동 표시 소자(electrophoretic display element, EPD element), 전기 습윤 표시 소자(electrowetting display element, EWD element), 및 유기 발광 표시 소자(organic light emitting display element, OLED element) 중 어느 하나일 수 있다. 한편, 하기에서는 설명의 편의를 위하여 상기 표시 소자(OLED)로 상기 유기 발광 표시 소자를 예로서 설명한다.
상기 비표시 영역(NDA)은 상기 표시 영역(DA)에 인접하여 배치될 수 있다. 예를 들면, 상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 외부에서, 상기 표시 영역(DA)을 감싸는 형상을 가질 수 있다. 또한, 상기 비표시 영역(NDA)의 일부에는 제1 구동부(DVR1)에 연결되는 복수의 제1 패드들(PD1)을 포함하는 제1 패드부(PDA1), 및 상기 연성 회로 기판(FPC)에 연결되는 복수의 제2 패드들(PD2)을 포함하는 제2 패드부(PDA2)가 제공될 수 있다.
하기에서는, 상기 표시 패널(PNL)의 구조를 적층 순서에 따라 설명한다.
상기 표시 영역(DA)에서, 상기 표시 패널(PNL)은 어레이 기판(ARS), 및 상기 어레이 기판(ARS) 상에 제공되는 표시층(DPL)을 포함할 수 있다.
상기 어레이 기판(ARS)은 절연 기판(DPS), 및 상기 절연 기판(DPS) 상에 제공되는 구동층(DVL)을 포함할 수 있다.
상기 절연 기판(DPS)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 상기 절연 기판(DPS)은 경성(rigid) 기판일 수 있다. 예를 들면, 상기 절연 기판(DPS)은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다.
또한, 상기 절연 기판(DPS)은 가요성(flexible) 기판일 수도 있다. 여기서, 상기 절연 기판(DPS)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 상기 절연 기판(DPS)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 상기 절연 기판(DPS)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등을 포함할 수도 있다.
상기 화소(PX)에서, 상기 구동층(DVL)은 적어도 하나의 박막 트랜지스터(TFT)를 포함할 수 있다.
상기 박막 트랜지스터(TFT)는 반도체층(SCL), 상기 반도체층(SCL)과 절연되는 게이트 전극(GE), 및 상기 반도체층(SCL)에 접속하는 소스 전극(SE) 및 드레인 전극(DE)을 구비할 수 있다.
상기 반도체층(SCL)은 상기 절연 기판(DPS) 상에 배치될 수 있다. 상기 반도체층(SCL)은 비정질 실리콘(a-Si), 다결정 실리콘(p-Si) 및 산화물 반도체, 유기 반도체 중 어느 하나를 포함할 수 있다. 여기서, 상기 산화물 반도체는 Zn, In, Ga, Sn 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 산화물 반도체는 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
상기 반도체층(SCL)에서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 접속하는 영역은 불순물이 도핑 또는 주입된 소스 영역 및 드레인 영역일 수 있다. 또한, 상기 소스 영역 및 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다.
한편, 도면 상에는 도시하지 않았으나, 상기 반도체층(SCL)이 산화물 반도체를 포함하는 경우, 상기 반도체층(SCL)의 상부 및 하부에 상기 반도체층(SCL)으로 유입되는 광을 차단하기 위한 광 차단막이 배치될 수도 있다.
상기 절연 기판(DPS) 및 상기 반도체층(SCL) 사이에는 버퍼층(BUL)이 배치될 수 있다. 상기 버퍼층(BUL)은 상기 절연 기판(DPS)에서 상기 반도체층(SCL)으로 불순물이 확산되어 침투하는 것을 방지하여, 상기 박막 트랜지스터의 전기적 특성 저하를 방지할 수 있다.
상기 버퍼층(BUL)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다. 상기 유기 절연막은 광을 투과시킬 수 있는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 유기 절연막은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylene ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(Benzocyclobutenes resin) 중 적어도 하나를 포함할 수 있다. 상기 무기 절연막은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 무기 절연막은 실리콘 산화물을 포함하는 제1 막, 및 상기 제1 막 상에 배치되고 실리콘 질화물을 포함하는 제2 막을 구비할 수 있다.
또한, 상기 버퍼층(BUL)은 외부에서 상기 표시 소자(OLED)로 수분 및 산소가 침투하는 것을 방지할 수 있다. 상기 버퍼층(BUL)은 상기 절연 기판(DPS)의 표면을 평탄화할 수도 있다.
상기 절연 기판(DPS) 및 상기 반도체층(SCL) 상에는 상기 반도체층(SCL)을 커버하는 게이트 절연막(GI)이 배치될 수 있다. 상기 게이트 절연막(GI)은 상기 반도체층(SCL) 및 상기 게이트 전극(GE)을 절연시킬 수 있다. 상기 게이트 절연막(GI)은 상기 버퍼층(BUL)과 같이, 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다.
상기 게이트 절연막(GI) 상에는 상기 게이트 전극(GE)이 배치될 수 있다. 상기 게이트 전극(GE)은 적어도 일부가 상기 반도체층(SCL)에 중첩될 수 있다. 또한, 상기 게이트 전극(GE)은 도전성 물질을 포함할 수 있다.
상기 게이트 절연막(GI) 및 상기 게이트 전극(GE) 상에는 층간 절연막(ILD)이 배치될 수 있다. 즉, 상기 층간 절연막(ILD)은 상기 게이트 전극(GE)을 커버할 수 있다. 상기 층간 절연막(ILD)은 상기 게이트 절연막(GI)과 같이, 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다. 또한, 상기 층간 절연막(ILD)의 일부는 제거되어, 상기 반도체층(SCL)의 상기 소스 영역 및 상기 드레인 영역을 노출시킬 수 있다.
상기 층간 절연막(ILD) 상에는 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 배치될 수 있다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 층간 절연막(ILD)에 의해 상기 게이트 전극(GE)과 절연될 수 있다. 또한, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 소스 영역 및 상기 드레인 영역과 접속될 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 층간 절연막(ILD) 상에 제공되는 제1 도전층(CL1), 상기 제1 도전층(CL1) 상에 제공되는 제2 도전층(CL2), 및 상기 제1 도전층(CL1)과 상기 층간 절연막(ILD) 사이에 제공되는 제3 도전층(CL3)을 포함할 수 있다.
상기 제1 도전층(CL1)은 도전성을 가지며, 연질인 물질을 포함할 수 있다. 예를 들면, 상기 제1 도전층(CL1)은 금(Au), 알루미늄(Al), 구리(Cu), 주석(Sn), 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
상기 제2 도전층(CL2)은 도전성을 가지며, 상기 제1 도전층 물질보다 경질인 물질을 포함할 수 있다. 또한, 제2 도전층 물질의 용융 온도는 상기 제1 도전층 물질의 용융 온도보다 높을 수 있다. 예를 들면, 상기 제2 도전층(CL2)은 타이타늄(Ti), 몰리브덴(Mo), 주석(Sn), 니켈(Ni) 및 도전성 산화물 중 적어도 하나를 포함할 수 있다.
상기 제3 도전층(CL3)은 상기 제1 도전층 물질보다 경질인 물질을 포함할 수 있다. 예를 들면, 상기 제3 도전층(CL3)은 타이타늄(Ti), 몰리브덴(Mo), 주석(Sn), 니켈(Ni) 및 도전성 산화물 중 적어도 하나를 포함할 수 있다. 또한, 상기 제3 도전층(CL3)은 상기 제2 도전층(CL2)과 동일한 물질을 포함할 수 있다.
한편, 본 실시예에서는 상기 박막 트랜지스터(TFT)가 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 박막 트랜지스터(TFT)는 바텀 게이트(bottom gate) 구조의 박막 트랜지스터일 수 있다.
상기 구동층(DVL)은 상기 박막 트랜지스터(TFT)를 커버하는 보호막(PSV)을 더 포함할 수 있다. 상기 보호막(PSV)은 상기 드레인 전극(DE)의 일부를 노출시킬 수 있다.
상기 보호막(PSV)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 상기 보호막(PSV)은 무기 보호막 및 유기 보호막 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 보호막(PSV)은 상기 박막 트랜지스터(TFT)를 커버하는 상기 무기 보호막 및 상기 무기 보호막 상에 배치되는 유기 보호막을 포함할 수 있다.
상기 보호막(PSV) 상에는 상기 표시층(DPL)이 배치될 수 있다. 상기 화소(PX)에서, 상기 표시층(DPL)은 상기 박막 트랜지스터(TFT)에 접속되는 표시 소자(OLED)를 포함할 수 있다.
상기 표시 소자(OLED)는 상기 드레인 전극(DE)과 접속하는 제1 전극(AE), 상기 제1 전극(AE) 상에 배치되는 유기막(OL), 및 상기 유기막(OL) 상에 배치되는 제2 전극(CE)을 포함할 수 있다.
상기 제1 전극(AE) 및 상기 제2 전극(CE) 중 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드 전극(cathode) 전극일 수 있다. 예를 들면, 상기 제1 전극(AE)은 애노드 전극일 수 있으며, 상기 제2 전극(CE)은 캐소드 전극일 수 있다.
또한, 상기 제1 전극(AE) 및 상기 제2 전극(CE) 중 적어도 하나는 투과형 전극일 수 있다. 예를 들면, 상기 표시 소자(OLED)가 배면 발광형 유기 발광 소자인 경우, 상기 제1 전극(AE)은 투과형 전극이며, 상기 제2 전극(CE)은 반사형 전극일 수 있다. 상기 표시 소자(OLED)가 전면 발광형 유기 발광 소자인 경우, 상기 제1 전극(AE)은 반사형 전극이며, 상기 제2 전극(CE)은 투과형 전극일 수 있다. 상기 표시 소자(OLED)가 양면 발광형 유기 발광 소자인 경우, 상기 제1 전극(AE) 및 상기 제2 전극(CE) 모두 투과형 전극일 수 있다. 하기에서는 상기 제1 전극(AE)이 애노드 전극이며, 상기 표시 소자(OLED)가 전면 발광형 경우를 예로서 설명한다.
상기 제1 전극(AE)은 상기 보호막(PSV) 상에 배치될 수 있다. 상기 제1 전극(AE)은 광을 반사시킬 수 있는 반사막(미도시), 및 상기 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 상기 반사막 및 상기 투명 도전막 중 적어도 하나는 상기 드레인 전극(DE)과 접속할 수 있다.
상기 반사막은 광을 반사시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 상기 반사막은 알루미늄(Al), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 투명 도전막은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 상기 투명 도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 적어도 하나의 투명 도전성 산화물을 포함할 수 있다.
상기 제1 전극(AE) 및 상기 보호막(PSV) 상에는 화소 정의막(PDL)이 배치될 수 있다. 상기 화소 정의막(PDL)은 상기 제1 전극(AE)의 일부를 노출시킬 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 상기 제1 전극(AE)의 에지 및 상기 보호막(PSV)을 커버하는 형상을 가질 수 있다.
상기 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, Polymethylmethacrylate), 폴리아크릴로니트릴(PAN, Polyacrylonitrile), 폴리아미드(PA, Polyamide), 폴리이미드(PI, Polyimide), 폴리아릴에테르(PAE, Polyarylether), 헤테로사이클릭 폴리머(Heterocyclic Polymer), 파릴렌(Parylene), 에폭시 수지(Epoxy resin), 벤조시클로부텐(BCB, Benzocyclobutene), 실록산계 수지(Siloxane based resin) 및 실란계 수지(Silane based resin) 중 적어도 하나를 포함할 수 있다.
상기 유기막(OL)은 적어도 발광층(emitting layer, EML)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 유기막(OL)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 상기 발광층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 상기 발광층, 전자를 상기 발광층으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다. 여기서, 상기 정공 주입층, 상기 정공 수송층, 상기 전자 수송층 및 상기 전자 주입층은 인접하는 화소들(PX)로 연장되어, 상기 화소들(PX)이 모두 공유하는 공통층일 수 있다. 한편, 상기 발광층에서 생성되는 광의 색상은 적색(red), 녹색(green), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 상기 유기막(OL)의 상기 발광층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수 있다.
상기 제2 전극(CE)은 상기 유기막(OL) 상에 배치될 수 있다. 상기 제2 전극(CE)은 반투과 반사막일 수 있다. 예를 들면, 상기 제2 전극(CE)은 광을 투과시킬 수 있을 정도의 두께를 가지는 박형 금속층일 수 있다. 상기 제2 전극(CE)은 상기 유기막(OL)에서 생성된 광의 일부는 투과시키고, 상기 유기막(OL)에서 생성된 광의 나머지는 반사시킬 수 있다. 상기 제2 전극(CE)에서 반사된 광은 상기 제1 전극(AE)의 상기 반사막에서 반사되어 보강 간섭에 의해 상기 제2 전극(CE)을 투과할 수 있다.
상기 제2 전극(CE)은 상기 제1 전극(AE)의 상기 투명 도전막에 비하여 일함수가 낮은 물질을 포함할 수 있다. 예를 들면, 상기 제2 전극(CE)은 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 봉지층(ECL)은 상기 제2 전극(CE) 상에 배치될 수 있다. 상기 봉지층(ECL)은 상기 표시 소자(OLED)를 외부 환경과 격리시킬 수 있다. 예를 들면, 상기 봉지층(ECL)은 외부의 수분 및 산소가 상기 표시 소자(OLED)로 침투하는 것을 방지할 수 있다. 상기 봉지층(ECL)은 상기 제2 전극(CE) 상에 배치되는 복수의 무기막(미도시) 및 복수의 유기막(미도시)을 포함하는 박막 봉지층일 수 있다. 예를 들면, 상기 봉지층(ECL)은 상기 무기막 및 상기 유기막이 교번 적층된 구조를 가질 수 있다.
한편, 본 실시예에서는 상기 표시 소자(OLED)를 외부 환경과 격리하기 위하여 상기 봉지층(ECL)을 적용함을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 상기 표시 소자(OLED)를 외부 환경과 격리하기 위하여, 상기 봉지층(ECL) 대신 봉지 기판이 적용될 수도 있다. 상기 봉지 기판은 실런트를 통하여 상기 절연 기판(DPS)과 합착될 수 있다. 상기 봉지 기판을 이용하여 상기 표시 소자(OLED)를 외부 환경과 격리하는 경우, 상기 봉지층(ECL)은 생략될 수도 있다.
상기 비표시 영역(NDA)에서, 상기 제1 패드들(PD1) 및 상기 제2 패드들(PD2)은 상기 절연 기판(DPS) 상에 제공될 수 있다. 상기 제1 패드들(PD1) 및 상기 제2 패드들(PD2)은 도 1 내지 도 8에 도시된 패드(DP)와 동일한 구조를 가질 수 있다. 즉, 상기 제1 패드들(PD1) 및 상기 제2 패드들(PD2)은 제1 도전 패턴(CP1), 상기 제1 도전 패턴(CP1) 상에 제공되는 패드 절연막(PIL), 및 상기 패드 절연막(PIL) 상에 제공되고 서로 이격되어 배치되는 복수의 제2 도전 패턴들(CP2)을 포함할 수 있다. 상기 패드 절연막(PIL)은 상기 제1 도전 패턴(CP1)을 노출시키는 복수의 콘택 홀들을 구비할 수 있으며, 상기 제2 도전 패턴들(CP2)은 상기 콘택 홀들을 통해 상기 제1 도전 패턴(CP1)에 연결될 수 있다.
상기 제1 도전 패턴(CP1)은 상기 게이트 전극(GE)과 동일한 물질을 포함하고, 동일한 공정에서 형성될 수 있다. 상기 패드 절연막(PIL)은 상기 층간 절연막(ILD)과 동일한 물질을 포함하고, 동일한 공정에서 형성될 수 있다. 상기 제2 도전 패턴들(CP2)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 동일한 구조를 포함할 수 있다.
상기 제1 패드들(PD1) 및 상기 제2 패드들(PD2) 각각은 상기 게이트 라인들 및 상기 데이터 라인들 중 하나와 연결될 수 있다. 예를 들면, 상기 제1 패드들(PD1) 각각은 상기 게이트 라인들에 연결될 수 있으며, 상기 제2 패드들(PD2) 각각은 상기 데이터 라인들에 연결될 수 있다.
상기 제1 패드들(PD1) 및 상기 제2 패드들(PD2) 중 하나, 예를 들면, 상기 제1 패드들(PD1)은 상기 제1 구동부(DVR1)에 연결될 수 있다. 또한, 상기 제1 패드들(PD1) 및 상기 제2 패드들(PD2) 중 다른 하나, 예를 들면, 상기 제2 패드들(PD2)은 상기 연성 회로 기판(FPC)에 연결될 수 있다.
상기 제1 구동부(DVR1)는 도 6 및 도 7에 도시된 전자 소자(ED)일 수 있다. 예를 들면, 상기 제1 구동부(DVR1)는 반도체 기판일 수 있으며, 상기 제1 구동부(DVR1)의 일면 상에는 상기 제1 패드들(PD1)에 마주하는 범프들(미도시)이 제공될 수 있다.
상기 제1 구동부(DVR1)는 상기 표시 패널(PNL)에 스캔 신호 및 데이타 신호 중 하나를 공급할 수 있다. 예를 들면, 상기 제1 구동부(DVR1)는 상기 표시 패널(PNL)에 스캔 신호를 공급할 수 있다.
상기 연성 회로 기판(FPC)의 일단은 상기 제2 패드들(PD2)에 연결될 수 있다. 또한, 상기 연성 회로 기판(FPC)의 타단은 상기 제2 구동부(DVR2)에 연결될 수 있다. 상기 연성 회로 기판(FPC)의 상기 일단에는 상기 제2 패드들(PD2)에 마주하는 범프들(미도시)이 제공될 수 있다. 상기 연성 회로 기판(FPC)의 상기 타단에는 상기 제2 구동부(DVR2)에 연결되는 범프들(미도시) 또는 도전 패드들(미도시)이 제공될 수 있다.
상기 제2 구동부(DVR2)는 상기 연성 회로 기판(FPC)에 연결될 수 있다. 상기 제2 구동부(DVR2)는 상기 연성 회로 기판(FPC) 및 상기 제2 패드들(PD2)을 통하여 상기 표시 패널(PNL)에 데이터 신호를 공급할 수 있다.
상기 제2 구동부(DVR2)는 인쇄 회로 기판으로 구현될 수 있다. 도면 상에는 도시하지 않았으나, 상기 제2 구동부(DVR2)가 데이터 신호를 공급하는 경우, 상기 제2 구동부(DVR2)는 데이터 구동 칩을 실장한 인쇄 회로 기판으로 구현될 수도 있다.
도 25는 도 21의 IV-IV' 라인에 따른 단면도이며, 도 26은 도 25의 EA2 영역의 확대도이다.
도 1 내지 도 8, 및 도 21 내지 25를 참조하면, 표시 패널(PNL)의 제1 패드들(PD1)은 제1 구동부(DVR1)에 연결될 수 있다. 상기 제1 구동부(DVR1)의 일면에는 상기 제1 패드들(PD1)에 각각 연결되는 제1 범프들(BMP1)이 제공될 수 있다. 상기 제1 범프들(BMP1)은 도 6 및 도 7에 도시된 범프(BMP)와 동일한 구조를 가질 수 있다.
상기 제1 패드들(PD1)은 도 1 내지 도 8에 도시된 패드(PD)와 동일한 구조를 가질 수 있다. 즉, 상기 제1 패드들(PD1)은 제1 도전 패턴(CP1), 상기 제1 도전 패턴(CP1) 상에 제공되는 패드 절연막(PIL), 및 상기 패드 절연막(PIL) 상에 제공되고 서로 이격되어 배치되는 복수의 제2 도전 패턴들(CP2)을 포함할 수 있다. 상기 패드 절연막(PIL)은 상기 제1 도전 패턴(CP1)을 노출시키는 복수의 콘택 홀들을 구비할 수 있으며, 상기 제2 도전 패턴들(CP2)은 상기 콘택 홀들을 통해 상기 제1 도전 패턴(CP1)에 연결될 수 있다.
상기 제1 도전 패턴(CP1)은 박막 트랜지스터(TFT)의 게이트 전극(GE)과 동일한 물질을 포함하고, 동일한 공정에서 형성될 수 있다. 상기 패드 절연막(PIL)은 어레이 기판(ARS)의 층간 절연막(ILD)과 동일한 물질을 포함하고, 동일한 공정에서 형성될 수 있다.
각 제1 패드(PD1)의 상기 제2 도전 패턴들(CP2) 중 일부는 각 제1 범프(BMP1)에 연결되고, 상기 제2 도전 패턴들(CP2) 중 나머지는 상기 제1 범프(BMP1)에 연결되지 않을 수 있다.
상기 제1 범프(BMP1)에 연결되지 않는 상기 제2 도전 패턴들(CP2)은 제1 도전층(CL1), 상기 제1 도전층(CL1) 상에 제공되는 제2 도전층(CL2), 및 상기 제1 도전층(CL1)과 상기 제1 도전 패턴(CP1) 사이에 제공되고, 상기 제1 도전 패턴(CP1)에 연결되는 제3 도전층(CL3)을 포함할 수 있다.
상기 제1 범프(BMP1)에 연결되는 상기 제2 도전 패턴들(CP2)은 제1 도전층(CL1), 및 상기 제1 도전층(CL1)과 상기 제1 도전 패턴(CP1) 사이에 제공되고, 상기 제1 도전 패턴(CP1)에 연결되는 제3 도전층(CL3)을 포함할 수 있다. 즉, 상기 제1 범프(BMP1)에 연결되는 상기 제2 도전 패턴들(CP2)은 상기 제2 도전층(CL2)을 구비하지 않을 수 있다. 다만, 상기 제1 범프(BMP1)에 연결되는 상기 제2 도전 패턴들(CP2)의 상기 제1 도전층(CL1) 및 상기 제1 범프(BMP1) 사이에는 혼합 도전층(CML)이 배치될 수 있다. 또한, 상기 혼합 도전층(CML)은 서로 인접하는 제2 도전 패턴들(CP2) 사이의 영역을 충진할 수 있다.
상기 혼합 도전층(CML)은 제1 도전층 물질 및 범프 물질이 혼합된 물질을 포함할 수 있다. 상기 혼합 도전층(CML)에서, 상기 제1 도전층 물질 및 상기 범프 물질의 혼합 비율은 균일하지 않을 수 있다. 즉, 상기 제1 도전층 물질 및 상기 범프 물질의 혼합 비율은 상기 혼합 도전층(CML) 내의 영역에 따라 달라질 수 있다. 또한, 상기 혼합 도전층(CML)은 상기 제2 도전층 물질의 파편을 포함할 수도 있다.
상기 제1 범프들(BMP1)과 상기 제1 패드들(PD1) 사이의 영역은 비도전성 필름(NCF)으로 충진되고, 상기 비도전성 필름(NCF)은 상기 표시 패널(PNL)과 상기 제1 구동부(DVR1)를 연결할 수 있다. 따라서, 상기 비도전성 필름(NCF)에 의하여 상기 표시 패널(PNL)과 상기 제1 구동부(DVR1)의 결합력이 향상될 수 있다.
도 27은 도 21의 V-V' 라인에 따른 단면도이며, 도 28은 도 27의 EA3 영역의 확대도이다.
도 1 내지 도 8, 도 21 내지 도 24, 도 27 및 도 28을 참조하면, 표시 패널(PNL)의 제2 패드들(PD2)은 연성 회로 기판(FPC)의 일단에 연결될 수 있다. 상기 연성 회로 기판(FPC)의 일면에는 상기 제2 패드들(PD2)에 각각 연결되는 제2 범프들(BMP2)이 제공될 수 있다. 상기 제2 범프들(BMP2)은 도 6 및 도 7에 도시된 범프(BMP)와 동일한 구조를 가질 수 있다.
상기 제2 패드들(PD2)은 도 1 내지 도 8에 도시된 패드(PD)와 동일한 구조를 가질 수 있다. 즉, 상기 제2 패드들(PD2)은 제1 도전 패턴(CP1), 상기 제1 도전 패턴(CP1) 상에 제공되는 패드 절연막(PIL), 및 상기 패드 절연막(PIL) 상에 제공되고 서로 이격되어 배치되는 복수의 제2 도전 패턴들(CP2)을 포함할 수 있다.
상기 제1 도전 패턴(CP1)은 박막 트랜지스터(TFT)의 게이트 전극(GE)과 동일한 물질을 포함하고, 동일한 공정에서 형성될 수 있다. 상기 패드 절연막(PIL)은 어레이 기판(ARS)의 층간 절연막(ILD)과 동일한 물질을 포함하고, 동일한 공정에서 형성될 수 있다.
각 제2 패드(PD2)의 상기 제2 도전 패턴들(CP2) 중 일부는 각 제2 범프(BMP2)에 연결되고, 상기 제2 도전 패턴들(CP2) 중 나머지는 상기 제2 범프(BMP2)에 연결되지 않을 수 있다.
상기 제2 범프(BMP2)에 연결되지 않는 상기 제2 도전 패턴들(CP2)은 제1 도전층(CL1), 상기 제1 도전층(CL1) 상에 제공되는 제2 도전층(CL2), 및 상기 제1 도전층(CL1)과 상기 제1 도전 패턴(CP1) 사이에 제공되고, 상기 제1 도전 패턴(CP1)에 연결되는 제3 도전층(CL3)을 포함할 수 있다.
상기 제2 범프(BMP2)에 연결되는 상기 제2 도전 패턴들(CP2)은 제1 도전층(CL1), 및 상기 제1 도전층(CL1)과 상기 제1 도전 패턴(CP1) 사이에 제공되고, 상기 제1 도전 패턴(CP1)에 연결되는 제3 도전층(CL3)을 포함할 수 있다. 즉, 상기 제2 범프(BMP2)에 연결되는 상기 제2 도전 패턴들(CP2)은 상기 제2 도전층(CL2)을 구비하지 않을 수 있다. 다만, 상기 제2 범프(BMP2)에 연결되는 상기 제2 도전 패턴들(CP2)의 상기 제1 도전층(CL1) 및 상기 제2 범프(BMP2) 사이에는 혼합 도전층(CML)이 배치될 수 있다. 또한, 상기 혼합 도전층(CML)은 서로 인접하는 제2 도전 패턴들(CP2) 사이의 영역을 충진할 수 있다.
상기 혼합 도전층(CML)은 제1 도전층 물질 및 범프 물질이 혼합된 물질을 포함할 수 있다. 상기 혼합 도전층(CML)에서, 상기 제1 도전층 물질 및 상기 범프 물질의 혼합 비율은 균일하지 않을 수 있다. 즉, 상기 제1 도전층 물질 및 상기 범프 물질의 혼합 비율은 상기 혼합 도전층(CML) 내의 영역에 따라 달라질 수 있다. 또한, 상기 혼합 도전층(CML)은 상기 제2 도전층 물질의 파편을 포함할 수도 있다.
상기 제2 범프들(BMP2)과 상기 제2 패드들(PD2) 사이의 영역은 비도전성 필름(NCF)으로 충진되고, 상기 비도전성 필름(NCF)은 상기 표시 패널(PNL)과 상기 연성 회로 기판(FPC)을 연결할 수 있다. 따라서, 상기 비도전성 필름(NCF)에 의하여 상기 표시 패널(PNL)과 상기 연성 회로 기판(FPC)의 결합력이 향상될 수 있다.
도 29는 도 21의 VI-VI' 라인에 따른 단면도이며, 도 30은 도 29의 EA4 영역의 확대도이다.
도 1 내지 도 8, 도 21 내지 도 24, 도 29 및 도 30을 참조하면, 연성 회로 기판(FPC)의 타단은 제2 구동부(DVR2)에 연결될 수 있다.
상기 연성 회로 기판(FPC) 및 상기 제2 구동부(DVR2) 중 하나의 일면, 예를 들면, 상기 제2 구동부(DVR2)의 일면에는 제3 패드들(PD3)이 제공될 수 있다. 또한, 상기 연성 회로 기판(FPC) 및 상기 제2 구동부(DVR2) 중 다른 하나의 일면, 예를 들면, 상기 연성 회로 기판(FPC)의 일면에는 상기 제3 패드들(PD3)에 각각 연결되는 제3 범프들(BMP3)이 제공될 수 있다. 상기 제3 범프들(BMP3)은 도 6 및 도 7에 도시된 범프(BMP)와 동일한 구조를 가질 수 있다.
상기 제3 패드들(PD3)은 도 1 내지 도 8에 도시된 패드(PD)와 동일한 구조를 가질 수 있다. 즉, 상기 제3 패드들(PD3)은 제1 도전 패턴(CP1), 상기 제1 도전 패턴(CP1) 상에 제공되는 패드 절연막(PIL), 및 상기 패드 절연막(PIL) 상에 제공되고 서로 이격되어 배치되는 복수의 제2 도전 패턴들(CP2)을 포함할 수 있다.
각 제3 패드(PD3)의 상기 제2 도전 패턴들(CP2) 중 일부는 각 제3 범프(BMP3)에 연결되고, 상기 제2 도전 패턴들(CP2) 중 나머지는 상기 제3 범프(BMP3)에 연결되지 않을 수 있다.
상기 제3 범프(BMP3)에 연결되지 않는 상기 제2 도전 패턴들(CP2)은 제1 도전층(CL1), 상기 제1 도전층(CL1) 상에 제공되는 제2 도전층(CL2), 및 상기 제1 도전층(CL1)과 상기 제1 도전 패턴(CP1) 사이에 제공되고, 상기 제1 도전 패턴(CP1)에 연결되는 제3 도전층(CL3)을 포함할 수 있다.
상기 제3 범프(BMP3)에 연결되는 상기 제2 도전 패턴들(CP2)은 제1 도전층(CL1), 및 상기 제1 도전층(CL1)과 상기 제1 도전 패턴(CP1) 사이에 제공되고, 상기 제1 도전 패턴(CP1)에 연결되는 제3 도전층(CL3)을 포함할 수 있다. 즉, 상기 제3 범프(BMP3)에 연결되는 상기 제2 도전 패턴들(CP2)은 상기 제2 도전층(CL2)을 구비하지 않을 수 있다. 다만, 상기 제3 범프(BMP3)에 연결되는 상기 제2 도전 패턴들(CP2)의 상기 제1 도전층(CL1) 및 상기 제3 범프(BMP3) 사이에는 혼합 도전층(CML)이 배치될 수 있다. 또한, 상기 혼합 도전층(CML)은 서로 인접하는 제2 도전 패턴들(CP2) 사이의 영역을 충진할 수 있다.
상기 혼합 도전층(CML)은 제1 도전층 물질 및 범프 물질이 혼합된 물질을 포함할 수 있다. 상기 혼합 도전층(CML)에서, 상기 제1 도전층 물질 및 상기 범프 물질의 혼합 비율은 균일하지 않을 수 있다. 즉, 상기 제1 도전층 물질 및 상기 범프 물질의 혼합 비율은 상기 혼합 도전층(CML) 내의 영역에 따라 달라질 수 있다. 또한, 상기 혼합 도전층(CML)은 상기 제2 도전층 물질의 파편을 포함할 수도 있다.
상기 제3 범프들(BMP3)과 상기 제3 패드들(PD3) 사이의 영역은 비도전성 필름(NCF)으로 충진되고, 상기 비도전성 필름(NCF)은 상기 제2 구동부(DVR2)와 상기 연성 회로 기판(FPC)을 연결할 수 있다. 따라서, 상기 비도전성 필름(NCF)에 의하여 상기 제2 구동부(DVR2)와 상기 연성 회로 기판(FPC)의 결합력이 향상될 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
SUB: 기판 BS: 베이스 기판
CP1: 제1 도전 패턴 CP2: 제2 도전 패턴
PIL: 패드 절연막 CL1: 제1 도전층
CL2: 제2 도전층 CL3: 제3 도전층
BMP: 범프 CML: 혼합 도전층

Claims (44)

  1. 베이스 기판; 및
    상기 베이스 기판 상의 일측에 제공되는 패드를 포함하고,
    상기 패드는
    상기 베이스 기판 상에 제공되는 제1 도전 패턴;
    상기 제1 도전 패턴의 일부를 노출시키는 복수의 콘택 홀들을 구비하는 절연막; 및
    상기 절연막 상에 서로 이격되어 제공되고, 상기 콘택 홀들을 통하여 상기 제1 도전 패턴에 접속되는 제2 도전 패턴들을 포함하고,
    상기 제2 도전 패턴들의 측면이 노출되는 기판.
  2. 제1 항에 있어서,
    상기 제2 도전 패턴들은 순차 적층된 제1 도전층 및 제2 도전층을 구비하며, 상기 제1 도전층의 측면이 노출되는 기판.
  3. 제2 항에 있어서,
    상기 제2 도전층은 상기 제1 도전층에 포함되는 물질보다 경질(硬質)인 물질을 포함하는 기판.
  4. 제3 항에 있어서,
    상기 제1 도전층은 금(Au), 알루미늄(Al), 구리(Cu), 주석(Sn), 및 몰리브덴(Mo) 중 적어도 하나를 포함하는 기판.
  5. 제3 항에 있어서,
    상기 제2 도전층은 타이타늄(Ti), 몰리브덴(Mo), 주석(Sn), 니켈(Ni) 및 도전성 산화물 중 적어도 하나를 포함하는 기판.
  6. 제5 항에 있어서,
    상기 도전성 산화물은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Antimony Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), 및 SnO2(Tin Oxide) 중 적어도 하나를 포함하는 기판.
  7. 제3 항에 있어서,
    상기 제1 도전층 및 상기 제1 도전 패턴 사이에 제공되는 제3 도전층을 더 포함하는 기판.
  8. 제7 항에 있어서,
    상기 제3 도전층은 타이타늄(Ti), 몰리브덴(Mo), 주석(Sn), 니켈(Ni) 및 도전성 산화물 중 적어도 하나를 포함하는 기판.
  9. 제7 항에 있어서,
    상기 제3 도전층은 상기 제2 도전층과 동일한 물질을 포함하는 기판.
  10. 베이스 기판, 및 상기 베이스 기판 상에 제공되는 패드를 포함하는 기판; 및
    상기 패드에 연결되는 범프를 구비하는 전자 소자를 포함하고,
    상기 패드는
    상기 베이스 기판 상에 제공되는 제1 도전 패턴;
    상기 제1 도전 패턴의 일부를 노출시키는 복수의 콘택 홀들을 구비하는 절연막; 및
    상기 절연막 상에 서로 이격되어 제공되고, 상기 콘택 홀들을 통하여 상기 제1 도전 패턴에 접속되는 제2 도전 패턴들을 포함하고,
    상기 제2 도전 패턴들 중 적어도 일부는 상기 범프와 연결되며,
    상기 제2 도전 패턴들 중 나머지의 측면이 노출되는 전자 장치.
  11. 제10 항에 있어서,
    상기 범프와 연결되는 제2 도전 패턴들은 제1 도전층을 포함하고,
    상기 제1 도전층 및 상기 범프 사이에 제공되고, 상기 제1 도전층 물질 및 상기 범프 물질이 혼합된 혼합 도전층을 더 포함하는 전자 장치.
  12. 제11 항에 있어서,
    상기 나머지의 제2 도전 패턴들은 상기 제1 도전층, 및 상기 제1 도전층 상에 제공된 제2 도전층을 포함하고, 상기 제1 도전층의 측면이 노출되는 전자 장치.
  13. 제12 항에 있어서,
    상기 제2 도전층은 상기 제1 도전층에 포함되는 물질보다 경질(硬質)인 물질을 포함하는 전자 장치.
  14. 제13 항에 있어서,
    상기 제1 도전층은 금(Au), 알루미늄(Al), 구리(Cu), 주석(Sn), 및 몰리브덴(Mo) 중 적어도 하나를 포함하는 전자 장치.
  15. 제13 항에 있어서,
    상기 제2 도전층은 타이타늄(Ti), 몰리브덴(Mo), 주석(Sn), 니켈(Ni) 및 도전성 산화물 중 적어도 하나를 포함하는 전자 장치.
  16. 제13 항에 있어서,
    상기 제1 도전층 및 상기 제1 도전 패턴 사이에 제공되는 제3 도전층을 더 포함하는 전자 장치.
  17. 제16 항에 있어서,
    상기 제3 도전층은 상기 제2 도전층과 동일한 물질을 포함하는 전자 장치.
  18. 제13 항에 있어서,
    상기 범프는 금(Au), 알루미늄(Al), 구리(Cu), 주석(Sn), 및 몰리브덴(Mo) 중 적어도 하나를 포함하는 전자 장치.
  19. 제13 항에 있어서,
    상기 범프는 제1 도전층과 동일한 물질을 포함하는 전자 장치.
  20. 제13 항에 있어서,
    상기 혼합 도전층은 상기 제2 도전층 물질을 포함하는 파편을 구비하는 전자 장치.
  21. 제10 항에 있어서,
    상기 범프와 상기 패드가 연결되는 영역 이외의 영역을 충진하는 비도전성 필름을 더 포함하는 전자 장치.
  22. 제21 항에 있어서,
    상기 비도전성 필름은 열에 의해 유동이 가능한 고분자 물질을 포함하는 전자 장치.
  23. 베이스 기판, 및 상기 베이스 기판 상에 제공되는 패드를 포함하는 기판; 및
    상기 패드에 연결되는 범프를 구비하는 전자 소자를 포함하고,
    상기 패드는
    상기 베이스 기판 상에 제공되는 제1 도전 패턴;
    상기 제1 도전 패턴의 일부를 노출시키는 복수의 콘택 홀들을 구비하는 절연막;
    상기 절연막 상에 서로 이격되어 제공되고, 상기 콘택 홀들을 통하여 상기 제1 도전 패턴에 접속되는 제1 도전층을 포함하는 제2 도전 패턴들; 및
    상기 제2 도전 패턴들 및 상기 범프 사이에 제공되는 혼합 도전층을 포함하며,
    상기 혼합 도전층은 상기 제1 도전층 물질 및 상기 범프 물질이 혼합된 물질을 포함하는 전자 장치.
  24. 제23 항에 있어서,
    상기 제1 도전층은 금(Au), 알루미늄(Al), 구리(Cu), 주석(Sn), 및 몰리브덴(Mo) 중 적어도 하나를 포함하는 전자 장치.
  25. 제24 항에 있어서,
    상기 범프는 금(Au), 알루미늄(Al), 구리(Cu), 주석(Sn), 및 몰리브덴(Mo) 중 적어도 하나를 포함하는 전자 장치.
  26. 제24 항에 있어서,
    상기 제1 도전층 및 상기 제1 도전 패턴 사이에 제공되는 상기 제2 도전층을 더 포함하는 전자 장치.
  27. 제26 항에 있어서,
    상기 혼합 도전층은 상기 제2 도전층 물질을 포함하는 파편을 포함하는 전자 장치.
  28. 제26 항에 있어서,
    상기 제2 도전층은 상기 제1 도전층에 포함되는 물질보다 경질(硬質)인 물질을 포함하는 전자 장치.
  29. 제26 항에 있어서,
    상기 제2 도전층은 타이타늄(Ti), 몰리브덴(Mo), 주석(Sn), 니켈(Ni) 및 도전성 산화물 중 적어도 하나를 포함하는 전자 장치.
  30. 제24 항에 있어서,
    상기 제1 도전층 및 상기 범프는 동일한 물질을 포함하는 전자 장치.
  31. 제23 항에 있어서,
    상기 범프와 상기 패드가 연결되는 영역 이외의 영역을 충진하는 비도전성 필름을 더 포함하는 전자 장치.
  32. 제31 항에 있어서,
    상기 비도전성 필름은 열에 의해 유동이 가능한 고분자 물질을 포함하는 전자 장치.
  33. 표시 영역 및 비표시 영역을 구비하고, 상기 비표시 영역에 제공되는 복수의 제1 패드들을 포함하는 제1 패드부와 복수의 제2 패드들을 포함하는 제2 패드부를 구비하는 표시 패널;
    상기 제1 패드들에 연결되는 복수의 제1 범프들을 구비하는 제1 구동부;
    상기 제2 패드부들에 연결되는 복수의 제2 범프들을 구비하는 연성 회로 기판; 및
    상기 연성 회로 기판의 타단에 연결되는 제2 구동부를 포함하며,
    상기 연성 회로 기판 및 상기 제2 구동부 중 하나는 제3 범프들을 구비하고, 상기 연성 회로 기판 및 상기 제2 구동부 중 다른 하나는 상기 제3 범프들에 연결되는 제3 패드들을 구비하고,
    상기 제1 패드들, 상기 제2 패드들 및 상기 제3 패드들 각각은
    제1 도전 패턴;
    상기 제1 도전 패턴의 일부를 노출시키는 복수의 콘택 홀들을 구비하는 절연막; 및
    상기 절연막 상에 서로 이격되어 제공되고, 상기 콘택 홀들을 통하여 상기 제1 도전 패턴에 접속되는 제2 도전 패턴들을 포함하고,
    상기 제2 도전 패턴들 중 적어도 일부는 상기 제1 내지 제3 범프들 중 하나와 연결되며,
    상기 제2 도전 패턴들 중 나머지의 측면이 노출되는 표시 장치.
  34. 제33 항에 있어서,
    상기 제1 내지 제3 범프들 중 하나와 연결되는 제2 도전 패턴들은 제1 도전층을 포함하고,
    상기 제1 도전층 및 상기 범프 사이에 제공되고, 상기 제1 도전층 물질 및 상기 범프 물질이 혼합된 혼합 도전층을 더 포함하는 표시 장치.
  35. 제34 항에 있어서,
    상기 나머지의 제2 도전 패턴들은 상기 제1 도전층, 및 상기 제1 도전층 상에 제공된 제2 도전층을 포함하고, 상기 제1 도전층의 측면이 노출되는 표시 장치.
  36. 제35 항에 있어서,
    상기 제2 도전층은 상기 제1 도전층에 포함되는 물질보다 경질(硬質)인 물질을 포함하는 표시 장치.
  37. 제36 항에 있어서,
    상기 제1 도전층은 금(Au), 알루미늄(Al), 구리(Cu), 주석(Sn), 및 몰리브덴(Mo) 중 적어도 하나를 포함하는 표시 장치.
  38. 제36 항에 있어서,
    상기 제2 도전층은 타이타늄(Ti), 몰리브덴(Mo), 주석(Sn), 니켈(Ni) 및 도전성 산화물 중 적어도 하나를 포함하는 표시 장치.
  39. 제36 항에 있어서,
    상기 제1 도전층 및 상기 제1 도전 패턴 사이에 제공되는 제3 도전층을 더 포함하는 표시 장치.
  40. 제39 항에 있어서,
    상기 제3 도전층은 상기 제2 도전층과 동일한 물질을 포함하는 표시 장치.
  41. 제36 항에 있어서,
    상기 제1 내지 제3 범프들은 금(Au), 알루미늄(Al), 구리(Cu), 주석(Sn), 및 몰리브덴(Mo) 중 적어도 하나를 포함하는 표시 장치.
  42. 제36 항에 있어서,
    상기 혼합 도전층은 상기 제2 도전층 물질을 포함하는 파편을 구비하는 표시 장치.
  43. 제33 항에 있어서,
    상기 제1 내지 상기 제3 범프들과 상기 제1 내지 제3 패드들이 연결되는 영역 이외의 영역을 충진하는 비도전성 필름을 더 포함하는 표시 장치.
  44. 제43 항에 있어서,
    상기 비도전성 필름은 열에 의해 유동이 가능한 고분자 물질을 포함하는 표시 장치.
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