KR102533660B1 - 표시 장치 - Google Patents

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Abstract

표시 장치가 제공된다. 표시 장치는 표시 영역 및 상기 표시 영역 주변에 배치된 비표시 영역을 포함하는 표시 장치로서, 기판; 및 상기 기판 상의 상기 비표시 영역에 배치되는 제1 단자를 포함하되, 상기 제1 단자는 복수의 제1 도전 패턴으로서 서로 이격되어 분리된 복수의 제1 도전 패턴, 상기 제1 도전 패턴을 덮는 절연층, 및 상기 절연층 상에 배치되고 상기 복수의 제1 도전 패턴을 덮으며 표면에 요철을 포함하는 제2 도전 패턴을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 이러한 표시 장치는 표시 영역과 비표시 영역으로 구획된 기판을 포함한다. 상기 표시 영역에서 상기 기판 상에는 복수의 화소가 배치되며, 상기 비표시 영역에서 상기 기판 상에는 복수의 패드(pad) 등이 배치된다. 상기 복수의 패드에는 구동 회로 등이 장착된 가요성 필름(COF Film) 등이 결합되어 상기 화소에 구동 신호를 전달한다.
가요성 필름은 상기 복수의 패드와 결합되는 복수의 리드들을 포함하고, 각 리드는 서로 분리된 패드에 본딩될 수 있다. 상기 본딩은 초음파 본딩 공정으로 이루어질 수 있다. 상기 초음파 본딩으로 가요성 필름의 각 리드를 패드에 접속시킬 때 상기 리드와 상기 패드의 계면에 스트레스가 가해지는데, 접촉하는 각 리드와 패드 간에 충분한 스트레스가 발생하지 않으면 본딩 불량이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 패드의 본딩 신뢰성을 높일 수 있는 표시 장치를 제공하는데 있다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역 주변에 배치된 비표시 영역을 포함하는 표시 장치로서, 기판; 및 상기 기판 상의 상기 비표시 영역에 배치되는 제1 단자를 포함하되, 상기 제1 단자는 복수의 제1 도전 패턴으로서 서로 이격되어 분리된 복수의 제1 도전 패턴, 상기 제1 도전 패턴을 덮는 절연층, 및 상기 절연층 상에 배치되고 상기 복수의 제1 도전 패턴을 덮으며 표면에 요철을 포함하는 제2 도전 패턴을 포함할 수 있다.
상기 제2 도전 패턴의 상기 표면의 철부는 상기 제1 도전 패턴에 중첩하고, 상기 제2 도전 패턴의 상기 표면의 요부는 상기 제1 도전 패턴이 배치되지 않은 영역에 중첩할 수 있다.
상기 절연층의 표면은 상기 복수의 제1 도전 패턴에 의한 단차를 컨포말하게 반영하고, 상기 제2 도전 패턴의 상기 표면의 요철은 상기 절연층의 상기 표면이 컨포말하게 반영될 수 있다.
상기 절연층은 무기 절연 물질을 포함할 수 있다.
상기 복수의 제1 도전 패턴과 상기 제2 도전 패턴은 서로 다른 물질을 포함할 수 있다.
상기 복수의 제1 도전 패턴은 몰리브덴을 포함하고, 상기 제2 도전 패턴은 알루미늄을 포함할 수 있다.
상기 절연층은 표면에 요철을 포함하되, 상기 제2 도전 패턴의 철부의 폭은 두께 방향으로 그에 대응하는 상기 절연층의 철부의 폭보다 크고, 상기 절연층의 철부의 폭은 두께 방향으로 그에 대응하는 상기 제1 도전 패턴의 폭보다 클 수 있다.
상기 제2 도전 패턴의 요부의 폭은 두께 방향으로 그에 대응하는 상기 절연층의 요부의 폭보다 작고, 상기 절연층의 요부의 폭은 두께 방향으로 그에 대응하는 상기 제1 도전 패턴의 비배치 공간의 폭보다 작을 수 있다.
상기 절연층은 적어도 하나 이상의 컨택홀을 포함하고 상기 컨택홀을 통해 상기 제1 도전 패턴과 상기 제2 도전 패턴이 전기적으로 연결될 수 있다.
상기 복수의 제1 도전 패턴과 상기 절연층 사이에 순차 배치된 제2 절연층 및 복수의 제3 도전 패턴을 더 포함하되, 상기 복수의 제3 도전 패턴은 상기 복수의 제1 도전 패턴과 두께 방향으로 중첩할 수 있다.
상기 절연층은 무기 절연 물질을 포함하고, 상기 복수의 제1 도전 패턴과 상기 복수의 제3 도전 패턴은 각각 몰리브덴을 포함하고, 상기 제2 도전 패턴은 알루미늄을 포함할 수 있다.
상기 제2 도전 패턴은 제1 방향으로 연장되고, 상기 각 제1 도전 패턴은 상기 제1 방향에 수직인 제2 방향으로 연장되며, 상기 복수의 제1 도전 패턴은 상기 제1 방향으로 배열될 수 있다.
상기 제2 도전 패턴은 제1 방향으로 연장되고, 상기 복수의 제1 도전 패턴은 섬형 형상을 갖고 상기 제1 방향 및 상기 제1 방향에 수직인 제2 방향을 따라 배열될 수 있다.
상기 제2 도전 패턴은 제1 방향으로 연장되고, 상기 각 제1 도전 패턴은 상기 제1 방향에 수직인 제2 방향을 따라 지그재그 형상으로 연장하고, 상기 복수의 제1 도전 패턴은 상기 제1 방향을 따라 배열될 수 있다.
상기 제2 도전 패턴은 제1 방향으로 연장되고, 상기 각 제1 도전 패턴은 상기 제1 방향을 따라 지그재그 형상으로 연장하고, 상기 복수의 제1 도전 패턴은 상기 제1 방향에 수직인 제2 방향을 따라 배열될 수 있다.
상기 제2 도전 패턴은 일체로 형성되고 상기 복수의 제1 도전 패턴의 일단 및 타단의 외측으로 연장되어 상기 복수의 제1 도전 패턴을 완전히 커버할 수 있다.
상기 비표시 영역에서 상기 기판 상에 부착되는 제1 필름을 더 포함하되, 상기 제1 필름은 상기 제1 단자와 초음파 접속되는 제2 단자를 포함할 수 있다.
상기 제1 필름에 부착된 회로 기판을 더 포함하되, 상기 제1 필름은 상기 제2 단자와 이격된 제3 단자를 더 포함하고, 상기 회로 기판은 상기 제2 단자와 초음파 접속되는 제4 단자를 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 박막 트랜지스터를 포함하는 표시 영역 및 상기 표시 영역 주변에 배치되고 패드 영역을 포함하는 비표시 영역을 포함하는 표시 장치로서, 기판; 상기 기판 상의 제1 도전층; 상기 제1 도전층 상의 제1 절연층; 및 상기 제1 절연층 상의 제2 도전층을 포함하고, 상기 제1 도전층은 상기 패드 영역에 배치된 복수의 제1 패드 도전 패턴을 포함하고, 상기 제2 도전층은 상기 패드 영역에 배치된 제2 패드 도전 패턴을 포함하며, 상기 제2 패드 도전 패턴은 상기 복수의 제1 패드 도전 패턴을 덮으며 표면에 요철을 포함할 수 있다.
상기 제2 도전층은 상기 표시 영역의 상기 박막 트랜지스터의 소스/드레인 전극을 더 포함할 수 있다.
상기 제1 도전층은 상기 표시 영역의 상기 박막 트랜지스터의 게이트 전극을 더 포함할 수 있다.
상기 표시 영역은 커패시터를 더 포함하고, 상기 제1 도전층은 상기 표시 영역의 상기 커패시터의 제1 전극을 포함할 수 있다.
상기 제2 패드 도전 패턴의 상기 표면의 철부는 상기 제1 패드 도전 패턴에 중첩하고, 상기 제2 패드 도전 패턴의 상기 표면의 요부는 상기 제1 패드 도전 패턴이 배치되지 않은 영역에 중첩할 수 있다.
상기 절연층의 표면은 상기 복수의 제1 패드 도전 패턴에 의한 단차를 컨포말하게 반영하고, 상기 제2 패드 도전 패턴의 상기 표면의 요철은 상기 절연층의 표면이 컨포말하게 반영될 수 있다.
상기 절연층은 무기 절연 물질을 포함할 수 있다.
상기 복수의 제1 패드 도전 패턴과 상기 제2 패드 도전 패턴은 서로 다른 물질을 포함할 수 있다.
상기 복수의 제1 패드 도전 패턴은 몰리브덴을 포함하고, 상기 제2 패드 도전 패턴은 알루미늄을 포함할 수 있다.
상기 절연층은 표면에 요철을 포함하되, 상기 제2 패드 도전 패턴의 철부의 폭은 두께 방향으로 그에 대응하는 상기 절연층의 철부의 폭보다 크고, 상기 절연층의 철부의 폭은 두께 방향으로 그에 대응하는 상기 제1 패드 도전 패턴의 폭보다 클 수 있다.
상기 제2 패드 도전 패턴의 요부의 폭은 두께 방향으로 그에 대응하는 상기 절연층의 요부의 폭보다 작고, 상기 절연층의 요부의 폭은 두께 방향으로 그에 대응하는 상기 제1 패드 도전 패턴의 비배치 공간의 폭보다 작을 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 본딩 신뢰성이 높은 표시 장치를 제공할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면 배치도이다.
도 2는 도 1의 표시 패널을 확대한 평면 배치도이다.
도 3은 도 1의 COF 필름의 평면 배치도이다.
도 4 및 도 5는 도 1의 PCB 기판의 평면 배치도 및 단면도이다.
도 6은 표시 패널의 단면도이다.
도 7은 도 2의 하나의 패널 패드 단자를 확대한 평면 배치도이다.
도 8은 각각 도 7의 Ⅷ-Ⅷ'선, Ⅸ-Ⅸ'선을 따라 절단한 단면도이다.
도 9 및 도 10은 도 1의 패널 패드 단자와 출력 리드 단자의 본딩 단계를 설명하기 위한 단면도들이다.
도 11은 다른 실시예에 따른 패널 패드 단자의 단면도이다.
도 12 및 도 13은 또 다른 실시예에 따른 패널 패드 단자의 평면 배치도 및 단면도이다.
도 14 및 도 15는 또 다른 실시예에 따른 패널 패드 단자의 평면 배치도 및 단면도이다.
도 16 및 도 17은 또 다른 실시예에 따른 패널 패드 단자의 평면 배치도 및 단면도이다.
도 18 및 도 19는 패널 패드 단자의 변형예들과 동일한 구조를 적용한 PCB 기판의 PCB 패드 단자의 평면 배치도 및 단면도이다.
도 20 내지 도 22은 또 다른 실시예에 따른 표시 패널의 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다른 형태로 구현될 수도 있다. 즉, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면 배치도이고, 도 2는 도 1의 표시 패널을 확대한 평면도이다.
표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 표시 장치는 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 및 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NA)을 포함한다. 표시 영역(DA)은 평면상 모서리가 수직인 직사각형 또는 모서리가 둥근 직사각형 형상일 수 있다. 표시 영역(DA)의 평면 형상은 직사각형에 제한되는 것은 아니고, 원형, 타원형이나 기타 다양한 형상을 가질 수 있다.
표시 영역(DA) 주변에는 비표시 영역(NA)이 배치된다. 비표시 영역(NA)은 표시 영역(DA)의 양 단변에 인접 배치될 수 있다. 나아가, 비표시 영역(NA)은 표시 영역(DA)의 양 단변 뿐만 아니라 양 장변에 인접 배치될 수 있고, 표시 영역(DA)의 모든 변을 둘러쌀 수 있다. 즉, 비표시 영역(NA)은 표시 영역(DA)의 테두리를 구성할 수 있다.
표시 장치(1)는 화상을 표시하는 표시 패널(100)을 포함할 수 있다.
표시 패널(100)은 예를 들어, 유기 발광 표시 패널이 적용될 수 있다. 이하의 실시예에서는 표시 패널로 유기 발광 표시 패널이 적용된 경우를 예시하지만, 이에 제한되지 않고, 액정 디스플레이 패널이나, 퀀텀 나노 발광 표시 패널이나, 마이크로 엘이디나, 전계 방출 디스플레이 패널이나, 전기 영동 장치 등 다른 종류의 표시 패널이 적용될 수도 있다.
표시 패널(100)은 복수의 화소(pixel)를 포함한다. 복수의 화소는 표시 영역(DA)에 배치될 수 있다. 또한, 표시 패널(100)은 비표시 영역(NA)에 배치된 패널 패드 영역(PA_P)을 포함할 수 있다. 패널 패드 영역(PA_P)은 비표시 영역(NA) 중 표시 영역(DA)의 일측 방향에 위치할 수 있다. 예를 들어, 도 1에 예시된 바와 같이 패널 패드 영역(PA_P)은 표시 영역(DA)의 제2 방향(DR2) 하변에 인접하도록 배치될 수 있다. 패널 패드 영역(PA_P)이 위치하는 비표시 영역(NA)(도면에서 표시 영역의 하변 측)의 제2 방향(DR2)으로의 폭은 패널 패드 영역(PA_P)이 위치하지 않는 다른 비표시 영역(NA)의 제1 방향(DR1) 및/또는 제2 방향(DR2)(도면에서 표시 영역의 상변, 좌변, 우변 측)보다 클 수 있다.
도 2에 도시된 바와 같이, 패널 패드 영역(PA_P)에는 복수개의 패널 패드 단자(PE_P)들이 배치될 수 있다. 복수의 패널 패드 단자(PE_P)들은 일 방향의 열을 이루며 배열될 수 있다. 예를 들어, 복수의 패널 패드 단자(PE_P)는 제1 방향(DR1)으로 배열될 수 있다. 도면에서 패널 패드 영역(PA_P)은 복수의 패널 패드 단자(PE_P)들의 하나의 열을 포함함을 도시하였으나, 이에 제한되지 않고 패널 패드 영역(PA_P)은 서로 제2 방향(DR2)으로 이격된 둘 이상의 열을 포함할 수 있다. 각 패널 패드 단자(PE_P)는 표시 영역(DA)으로부터 연장된 배선(미도시)에 연결될 수 있다. 또한, 각 패널 패드 단자(PE_P)는 후술할 데이터 구동 집적 회로과 전기적으로 연결될 수 있다. 각 패널 패드 단자(PE_P)는 표면 요철 형상을 가질 수 있다. 패널 패드 단자(PE_P)가 표면 요철 형상을 가짐으로써, 패널 패드 단자(PE_P)와 COF 필름(300) 간 본딩 신뢰도를 높일 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
일 실시예에서 데이터 구동 집적 회로는 데이터 구동 칩(D_IC) 형태일 수 있다. 데이터 구동 칩(D_IC)은 칩 온 플라스틱(chip on plastic, COP)이나, 칩 온 글래스(chip on glass, COG) 방식으로 플라스틱 기판 또는 유리 기판에 부착될 수 있다. 이하에서는 데이터 구동 칩(D_IC)이 가요성 필름을 통해 표시 패널에 부착되는 칩 온 필름(Chip on film, COF) 방식이 적용된 경우를 중심으로 설명하기로 한다.
칩 온 필름(Chip on film, COF) 방식이 적용된 경우, 도 1에 도시된 바와 같이 표시 패널(100)의 패널 패드 영역(PA_P)에는 데이터 구동 칩(D_IC)을 포함하는 COF 필름(300)이 부착될 수 있다. 일 실시예에서, COF 필름(300)의 제2 방향(DR2) 일측 단부는 표시 패널(100)의 패널 패드 영역(PA_P)에 부착될 수 있다. 한편, COF 필름(300)의 제2 방향(DR2) 타측 단부에는 PCB 기판(400)이 부착될 수 있다. COF 필름(300)과 PCB 기판(400)에 대한 상세한 설명은 후술하기로 한다.
도 3은 도 1의 COF 필름의 평면 배치도이다.
도 3에 도시된 바와 같이, COF 필름(300)은 베이스 필름(301), 베이스 필름(301) 상에 배치되는 데이터 구동 칩(D_IC), 복수의 입력 리드 단자(PE_ILB) 및 복수의 출력 리드 단자(PE_OLB)를 포함할 수 있다.
베이스 필름(301)은 베이스 필름(301) 상에 배치된 엘리먼트(aliment)들을 지지하는 역할을 할 수 있고, 연성 물질을 포함한다. 예를 들어, 베이스 필름(301)은 폴리에틸렌테레프탈레이트(PET), 폴리이미드(PI), 폴리카보네이트(PC), 폴리에틸렌(PE), 폴리프로필렌(PP), 폴리술폰(PSF), 폴리메틸메타크릴레이트(PMMA), 트리아세틸셀룰로오스(TAC), 시클로올레핀 폴리머(COP) 등을 포함할 수 있다.
베이스 필름(301)의 일 영역, 예컨대 중앙부에는 데이터 구동 칩(D_IC)이 배치될 수 있다. 데이터 구동 칩(D_IC)은 PCB 기판(400)에서 인가된 영상 신호를 입력 받아, 아날로그 전압 형태의 데이터 신호로 변환하고, 상기 데이터 신호를 화소에 전달하는 기능을 할 수 있다.
베이스 필름(301) 상의 제2 방향(DR2) 일측 단부에는 복수의 출력 리드 단자(PE_OLB)들이 배치될 수 있다. 출력 리드 단자(PE_OLB)들은 일 방향의 열을 이루며 배열될 수 있다. 예를 들어, 출력 리드 단자(PE_OLB)들은 제1 방향(DR1)으로 나란히 배열될 수 있다. 도면에서 출력 리드 단자(PE_OLB)들은 단일의 열로 배열되있음을 도시되었으나, 이에 제한되지 않고 제2 방향(DR2)으로 이격되는 복수의 열로 배열될 수도 있다. 출력 리드 단자(PE_OLB)는 예컨대 초음파 본딩을 통해 표시 패널(100)의 패널 패드 영역(PA_P)에 부착될 수 있다.
베이스 필름(301) 상의 제2 방향(DR2) 타측 단부에는 복수의 입력 리드 단자(PE_ILB)들이 배치될 수 있다. 입력 리드 단자(PE_ILB)들은 일 방향의 열을 이루며 배열될 수 있다. 예를 들어, 입력 리드 단자(PE_ILB)들은 제1 방향(DR1)으로 나란히 배열될 수 있다. 도면에서 입력 리드 단자(PE_ILB)들은 단일의 열로 배열되있음을 도시되었으나, 이에 제한되지 않고 제2 방향(DR2)으로 이격되는 복수의 열로 배열될 수도 있다. 입력 리드 단자(PE_ILB)는 예컨대 초음파 본딩을 통해 PCB 기판(400)의 PCB 패드 영역(PA_B)에 부착될 수 있다.
각 출력 리드 단자(PE_OLB) 및 입력 리드 단자(PE_ILB)는 패널 패드 단자(PE_P) 및 PCB 패드 단자(도 4 'PE_B' 참조)보다 그 크기가 작을 수 있지만, 이에 제한되지 않고, 그 크기가 동일하거나 더 클 수 있다.
복수의 출력 리드 단자(PE_OLB) 및 입력 리드 단자(PE_ILB)들은 패널 패드 단자(PE_P) 및 PCB 패드 단자(도 4 'PE_B' 참조)와 본딩이 용이한 물질이면 제한되지 않으나, 예를 들어, 금(Au), 니켈(Ni) 및 주석(Sn) 중 하나 이상의 물질로 형성될 수 있다. 복수의 출력 리드 단자(PE_OLB) 및 입력 리드 단자(PE_ILB)들은 상기 물질로 구성된 단일막 또는 적층막 구조를 가질 수 있다.
COF 필름(300)의 각 출력 리드 단자(PE_OLB)는 표시 패널(100)의 각 패널 패드 단자(PE_P)와 직접 본딩되어, 접속될 수 있다. 또한, 각 입력 리드 단자(PE_ILB)는 PCB 기판(400)의 각 PCB 패드 단자(PE_B)와 직접 본딩되어, 접속될 수 있다. 일 실시예에서, COF 필름(300)의 출력 리드 단자(PE_OLB) 및 입력 리드 단자(PE_ILB)는 다른 층이나 구성의 개재없이 각각 패널 패드 단자(PE_P) 및 PCB 기판(400)의 PCB 패드 단자(도 4 참조 'PE_B')에 직접 결합될 수 있다. 이와 같은 직접적인 결합은 초음파 본딩을 통해 이루어질 수 있다. 초음파 본딩에 대하여는 PCB 기판(400)의 구조 및 패널 패드 단자(PE_P)의 구조를 설명한 후에 도 9 및 도 10을 참조하여 더욱 상세히 설명하기로 한다.
도 4는 도 1의 PCB 기판을 확대한 평면도이도, 도 5는 도 4의 Ⅴ-Ⅴ' 선을 따라 자른 단면도이다.
도 4 및 도 5에 도시된 바와 같이, PCB 기판(400)은 베이스 기판(401), 베이스 기판(401) 상에 배치되는 복수의 PCB 패드 단자(PE_B)들을 포함할 수 있다.
베이스 기판(401)은 베이스 기판(401) 상에 배치된 엘리먼트(aliment)들을 지지하는 역할을 할 수 있다. 베이스 기판(401)은 유리, 석영 등의 물질을 포함하는 리지드(rigid) 기판일 수 있으나 이에 제한되지 않고, 베이스 기판(401)은 연성 물질을 포함하는 플렉시블(flexible) 기판일 수 있다. 베이스 기판(401)이 플렉시블(flexible) 기판일 경우, 베이스 기판(401)은 예를 들어, 폴리에틸렌테레프탈레이트(PET), 폴리이미드(PI), 폴리카보네이트(PC), 폴리에틸렌(PE), 폴리프로필렌(PP), 폴리술폰(PSF), 폴리메틸메타크릴레이트(PMMA), 트리아세틸셀룰로오스(TAC), 시클로올레핀 폴리머(COP) 등을 포함할 수 있다.
베이스 기판(401) 상의 일 영역에는 PCB 패드 영역(PA_B)이 배치될 수 있다. PCB 패드 영역(PA_B)에는 복수의 PCB 패드 단자(PE_B)들이 배치될 수 있다. 복수의 PCB 패드 단자(PE_B)들은 일 방향의 열을 이루며 배열될 수 있다. PCB 패드 단자(PE_B)들은 복수의 열을 구성할 수 있으며, 단일의 열을 구성할 수도 있다.
PCB 패드 단자(PE_B)는 도 5에 도시된 바와 같이, 베이스 기판(401) 상에 배치된 PCB 도전 패턴(CP_B)을 포함할 수 있다. PCB 도전 패턴(CP_B)는 일체로 형성된 PCB 도전 전극(410)을 포함할 수 있다. PCB 도전 전극(410)은 구리(Cu), 주석(Sn), 금(Au), 니켈(Ni) 중 하나의 물질로 형성될 수 있고, 단일막 또는 다층막으로 구성될 수 있다.
PCB 기판(400)의 각 PCB 패드 단자(PE_B)는 상술한 COF 필름(300)의 각 입력 리드 단자(PE_ILB)와 전기적으로 접속할 수 있다. 각 PCB 패드 단자(PE_B)와 각 입력 리드 단자(PE_ILB)는 초음파 본딩될 수 있다. 몇몇 실시예에서, PCB 패드 단자(PE_B)는 패널 패드 단자(PE_P)와 마찬가지로 표면 요철 형상을 가질 수 있다. PCB 패드 단자(PE_B)가 표면 요철 형상을 가질 경우, PCB 기판(400)과 COF 필름(300)의 본딩 신뢰도를 높일 수 있다. 이와 관련된 내용에 대해서는 도 18 및 도 19를 참조하여 후술하기로 한다.
이하, 표시 패널(100)의 화소 및 패드 영역의 단면 구조에 대해 더욱 상세히 설명한다.
도 6은 일 실시예에 따른 표시 패널의 단면도이다. 도 6은 도 2의 제2 방향을 따라 자른 일 화소 및 패드 영역의 단면 형상을 보여준다.
도 6을 참조하면, 표시 패널(100)은 베이스 기판(101), 베이스 기판(101) 상에 배치된 복수의 도전층, 복수의 절연층, 및 유기 발광층을 포함한다.
더욱 구체적으로 설명하면, 베이스 기판(101)은 그 위에 배치되는 각 층들을 지지할 수 있다. 베이스 기판은 표시 영역(DA) 및 비표시 영역(NA)에 걸쳐 배치될 수 있다. 베이스 기판(101)은 절연 기능을 가지는 고분자 물질을 포함할 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 또한, 베이스 기판(101)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다. 베이스 기판(101)은 유리, 석영 등으로 이루어진 리지드(rigid) 기판일 수도 있다.
베이스 기판(101) 상에 버퍼층(102)이 배치될 수 있다. 버퍼층(102)은 표시 영역(DA)과 비표시 영역(NA) 전체에 걸쳐 배치될 수 있다. 버퍼층(102)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(102)은 베이스 기판(101)의 표시 영역(DA)과 비표시 영역(NA) 대부분을 덮을 수 있다. 버퍼층(102)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다.
버퍼층(102) 상에는 반도체층(105)이 배치될 수 있다. 반도체층(105)은 박막 트랜지스터의 채널을 이룬다. 반도체층(105)은 표시 영역(DA)의 각 화소에 배치되고, 경우에 따라 비표시 영역(NA)에도 배치될 수 있다.
반도체층(105)은 소스/드레인 영역 및 활성 영역을 포함할 수 있다. 반도체층(105)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 반도체층(105)에서 박막 트랜지스터(TFT)의 소스/드레인 전극(141, 142)과 연결되는 부위(소스/드레인 영역)에는 불순물 이온(PMOS 트랜지스터의 경우 p형 불순물 이온)이 도핑되어 있을 수 있다. 붕소b 등 3가 도펀트가 p형 불순물 이온으로 사용될 수 있다. 다른 실시예에서, 반도체층(105)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘이나, 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 예를 들어 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 반도체층(105)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수 있다.
반도체층(105) 상에는 제1 절연층(111)이 배치될 수 있다. 제1 절연층(111)은 대체로 표시 영역(DA)과 비표시 영역(NA)를 포함하는 베이스 기판(101)의 전체면에 걸쳐 배치될 수 있다.
제1 절연층(111)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제1 절연층(111)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(111)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 절연층(111) 상에는 제1 게이트 도전층(120)이 배치될 수 있다. 일 실시예에서 제1 게이트 도전층(120)은 박막 트랜지스터(TFT)의 게이트 전극(121), 유지 커패시터(Cst)의 제1 전극(122) 및 제1 패드 도전 패턴(CP1)을 포함할 수 있다. 뿐만 아니라, 제1 게이트 도전층(120)은 게이트 전극(121)에 주사 신호를 전달하는 주사 신호선을 더 포함할 수 있다.
제1 패드 도전 패턴(CP1)은 복수의 도전 전극(123)들을 포함할 수 있다. 각각의 도전 전극(123)은 제2 방향으로 이격되어 배치될 수 있다. 제1 패드 도전 패턴(CP1)이 배치되지 않은 영역에는 버퍼층(102)이 노출될 수 있다. 일 실시예에서 패널 패드 단자(PE_P)의 형상은 제1 패드 도전 패턴(CP1)의 배치 여하에 따라 상이할 수 있다. 이와 관련된 내용에 대해서는 도 7 및 도 8을 참조하여 더욱 상세히 설명하기로 한다.
박막 트랜지스터(TFT)의 게이트 전극(121), 유지 커패시터(Cst)의 제1 전극(122) 및 제1 패드 도전 패턴(CP1)은 동일한 공정 하에서 동일한 물질로 형성될 수 있다. 일례로, 제1 게이트 도전층(123)은 각각 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 또한, 도면에서는 제1 게이트 도전층(120)이 단일막인 경우만을 도시하였으나, 경우에 따라, 제1 게이트 도전층(120)은 다층막으로 형성될 수 있다. 이 경우, 제1 게이트 도전층(120)의 다층막은 상술한 금속 중 서로 다른 금속의 적층막으로 형성될 수 있다.
제1 게이트 도전층(120) 상에는 제2 절연층(112)이 배치될 수 있다. 제2 절연층(112)은 표시 영역(DA)과 비표시 영역(NA)을 포함하는 베이스 기판(101)의 전체면에 걸쳐 배치될 수 있다. 제2 절연층(112)은 제1 게이트 도전층(120)과 제2 게이트 도전층(130)을 절연시킬 수 있다. 제2 절연층(112)은 층간 절연막일 수 있다.
제2 절연층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다. 무기 절연 물질로 이루어진 제2 절연층(112)은 하부의 단차를 컨포말하게 반영할 수 있다.
제2 절연층(112) 상에는 제2 게이트 도전층(130)이 배치될 수 있다. 제2 게이트 도전층(130)은 유지 커패시터(Cst)의 제2 전극(131)을 포함할 수 있다. 유지 커패시터(Cst)의 제2 전극(131)은 제2 절연층(112)을 사이에 두고 제1 전극(122)과 중첩할 수 있다. 즉, 제1 전극(122)과 제2 전극(131)은 제2 절연층(112)을 유전막으로 하는 유지 커패시터(Cst)를 이룰 수 있다.
제2 게이트 도전층(130)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 일 실시예에서, 제2 게이트 도전층(130)은 상술한 제1 게이트 도전층(120)과 동일한 물질로 이루어질 수 있다. 도면에서는 단일막의 제2 게이트 도전층(130)을 도시하였으나, 경우에 따라, 제2 게이트 도전층(130)은 다층막으로 이루어질 수도 있다.
제2 게이트 도전층(130) 상에는 제3 절연층(113)이 배치된다. 제3 절연층(113)은 제2 게이트 도전층(130)과 제1 소스/드레인 도전층(140)을 절연시킬 수 있다.
한편, 본 실시예에서는 패널 패드 영역(PA_P)에서 제2 절연층(112)이 제1 패드 도전 패턴(CP1) 상에 배치되고, 제3 절연층(113)은 패널 패드 영역(PA_P)에 배치되지 않는 경우를 예시하였지만, 이에 제한되는 것은 아니다. 예를 들어, 제3 절연층(113)은 표시 영역(DA) 및 패널 패드 영역(PA_P)을 포함하는 비표시 영역(NA) 전면에 걸쳐 배치되어, 제2 절연층(112)과 제1 패드 도전 패턴(CP1) 상에 배치될 수 있다. 이 경우, 제2 절연층(112)이 생략되고, 제3 절연층(113)이 제1 패드 도전 패턴(CP1) 상에 직접 배치될 수도 있다.
제3 절연층(113)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다.
제3 절연층(113) 상에는 제1 소스/드레인 도전층(140)이 배치될 수 있다. 일 실시예에서 제1 소스/드레인 도전층(140)은 박막 트랜지스터(TFT)의 소스 전극(141), 드레인 전극(142), 전원 전압 전극(143) 및 제2 패드 도전 패턴(CP2)을 포함할 수 있다. 박막 트랜지스터(TFT)의 소스 전극(141)과 드레인 전극(142)은 제3 절연층(113), 제2 절연층(112) 및 제1 절연층(111)을 관통하는 컨택홀을 통해 각각 반도체층(105)의 소스 영역 및 드레인 영역과 전기적으로 연결될 수 있다.
제2 패드 도전 패턴(CP2)은 패널 패드 영역(PA_P)의 제2 절연층(112) 상에 배치될 수 있다. 제2 패드 도전 패턴(CP2)는 하부의 단차를 컨포말하게 반영할 수 있다. 구체적으로 제2 패드 도전 패턴(CP2)은 단차를 가져 표면 요철을 포함하는 제1 패드 도전 패턴(CP1)과 중첩되는 영역과 비중첩되는 영역을 포함할 수 있는데, 제2 패드 도전 패턴(CP2)은 제1 패드 도전 패턴(CP1)의 단차를 컨포말하게 반영함으로써 제1 패드 도전 패턴(CP1)과 중첩하는 영역은 제1 패드 도전 패턴(CP1)이 배치되지 않은 영역에 비해 제1 패드 도전 패턴(CP1)의 두께만큼 두께 방향으로 돌출될 수 있다. 그에 따라 패널 패드 단자(PE_P) 내의 제2 패드 도전 패턴(CP2)의 상면은 요부와 철부를 포함할 수 있다.
제1 소스/드레인 도전층(140)의 상부에는 제1 비아층(151) 등이 적층되는데, 일 실시예에서 제1 소스/드레인 도전층(140)의 상부의 층들은 비표시 영역(DA)의 패널 패드 영역(PA_P)에는 배치되지 않아, 제2 패드 도전 패턴(CP2)을 노출할 수 있다. 상술한 COF 필름(300)의 각 출력 리드 단자(PE_OLB)는 노출된 제1 패드 도전 패턴(CP1)의 상면에 접속할 수 있다.
제1 소스/드레인 도전층(140)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 몰리브덴(Mo) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 소스/드레인 도전층(140)은 도면에 도시된 바와 같이 각각 단일막일 수 있다. 다만, 이에 제한되는 것은 아니고, 제1 소스/드레인 도전층(140)은 다층막일 수 있다. 예를 들어, 제1 소스/드레인 도전층(140)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다.
제1 소스/드레인 도전층(140) 상에는 제1 비아층(151)이 배치될 수 있다. 제1 비아층(151)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제1 비아층(151) 상에는 제2 소스/드레인 도전층(160)이 배치될 수 있다. 제2 소스/드레인 도전층(160)은 데이터 신호선(161), 연결 전극(162), 전원 전압 라인(163)을 포함할 수 있다. 데이터 신호선(161)은 제1 비아층(151)을 관통하는 컨택홀을 통해 박막 트랜지스터(TFT)의 소스 전극(141)과 전기적으로 연결될 수 있다. 연결 전극(162)은 제1 비아층(151)을 관통하는 컨택홀을 통해 박막 트랜지스터(TFT)의 드레인 전극(142)과 전기적으로 연결될 수 있다. 전원 전압 라인(163)은 제1 비아층(151)을 관통하는 컨택홀을 통해 전원 전압 전극(143)과 전기적으로 연결될 수 있다.
일 실시예에서 제2 소스/드레인 도전층(160)은 비표시 영역(NA)의 패널 패드 영역(PA_P)에 배치되지 않음을 예시한다. 다만, 몇몇 실시예에서 제2 소스/드레인 도전층(160)은 비표시 영역(NA)의 패널 패드 영역(PA_P)에 배치될 수도 있다. 이와 관련된 내용은 후술하기로 한다.
제2 소스/드레인 도전층(160)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 몰리브덴(Mo) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 소스/드레인 도전층(160)이 단일막일 수 있지만, 이에 제한되는 것은 아니고, 다층막으로 이루어질 수도 있다. 예를 들어, 제2 소스/드레인 도전층(160)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다.
제2 소스/드레인 도전층(160) 상에는 제2 비아층(152)이 배치된다. 제2 비아층(152)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제2 비아층(152) 상에는 애노드 전극(ANO)이 배치된다. 애노드 전극(ANO)은 제2 비아층(152)을 관통하는 컨택홀을 통해 연결 전극(162)과 연결되고, 그를 통해 박막 트랜지스터(TFT)의 드레인 전극(142)과 전기적으로 연결될 수 있다.
애노드 전극(ANO) 상에는 화소 정의막(181)이 배치될 수 있다. 화소 정의막(181)은 애노드 전극(ANO)을 노출하는 개구부를 포함할 수 있다. 화소 정의막(181)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 일 실시예로, 화소 정의막(181)은 포토 레지스트, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등의 재료를 포함할 수 있다.
애노드 전극(ANO) 상면 및 화소 정의막(181)의 개구부 내에는 유기층(EL)이 배치될 수 있다. 도면에서는 유기층(EL)이 화소 정의막(181) 개구부 내에만 배치된 것으로 도시하였으나, 이에 제한되지 않고, 유기층(EL)은 화소 정의막(181)의 개구부에서 화소 정의막(181) 상면에까지 연장되어 배치될 수 있다.
유기층(EL)은 유기 발광층(EL1), 정공 주입/수송층(EL2), 전자 주입/수송층(EL3)을 포함할 수 있다. 도면에서는 정공 주입/수송층(EL2), 전자 주입/수송층(EL3)이 하나의 층으로 이루어진 경우를 예시하였지만, 각각 주입층과 수송층의 복수층이 적층될 수도 있다. 또, 정공 주입/수송층(EL2)과 전자 주입/수송층(EL3) 중 적어도 하나는 복수의 화소에 걸쳐 배치된 공통층일 수 있다.
유기층(EL)과 화소 정의막(181) 상에는 캐소드 전극(CAT)이 배치된다. 캐소드 전극(160)은 복수의 화소에 걸쳐 배치된 공통 전극일 수 있다.
유기층(EL) 상에는 박막 봉지층(190)이 배치된다. 박막 봉지층(190)은 유기 발광 소자(OLED)를 덮을 수 있다. 박막 봉지층(190)은 무기막과 유기막이 교대로 적층된 적층막일 수 있다. 예컨대, 박막 봉지층(190)은 순차 적층된 제1 무기막(191), 유기막(192), 및 제2 무기막(193)을 포함할 수 있다.
이하, 일 실시예에 따른 패널 패드 영역(PA_P)의 하나의 패널 패드 단자(PE_P)의 구조에 관하여 자세히 설명하기로 한다.
도 7은 도 2의 하나의 패드 단자를 확대한 평면도이고, 도 8은 도 7의 Ⅷ-Ⅷ'선, Ⅸ-Ⅸ'선을 따라 절단한 단면도들이다.
상술한 바와 같이 제1 패드 도전 패턴(CP1)은 버퍼층(102)상에 배치될 수 있다. 제1 패드 도전 패턴(CP1)은 제2 방향(DR2)으로 분리 배치된 복수의 도전 전극(123)들을 포함할 수 있다. 제2 방향(DR2)으로 분리 배치된 복수의 도전 전극(123)들은 버퍼층(102) 상에서 표시 패널(100)의 표시 영역(DA)과 배선을 통해 연결되지 않고 플로팅(Floating)되어 형성될 수 있다.
제1 패드 도전 패턴(CP1)이 배치되지 않는 영역에는 버퍼층(102)이 노출될 수 있다. 하나의 패널 패드 단자(PE_P)는 제1 패드 도전 패턴(CP1)이 배치된 영역과 제1 패드 도전 패턴(CP1)이 배치되지 않은 영역을 포함할 수 있다. 제1 패드 도전 패턴(CP1)이 배치된 영역은 제1 패드 도전 패턴(CP1)이 배치되지 않은 영역에 비해 제1 패드 도전 패턴(CP1)의 두께의 크기만큼 돌출되어 철부를 이룰 수 있다. 반대로, 제1 패드 도전 패턴(CP1)이 배치되지 않은 영역은 상기 철부에 비해 제1 패드 도전 패턴(CP1)의 두께의 크기만큼 만입되어 요부를 이룰 수 있다. 즉, 제1 패드 도전 패턴(CP1)은 단차가 반복 배치되는 표면 요철 형상을 가질 수 있다.
제2 절연층(112)은 일체로 형성되어 제1 패드 도전 패턴(CP1) 상 및/또는 제1 패드 도전 패턴(CP1)의 노출된 상면에 배치될 수 있다. 제2 절연층(112)은 제1 패드 도전 패턴(CP1)을 덮을 수 있다. 제2 절연층(112)은 제1 패드 도전 패턴(CP1) 상 및/또는 제1 패드 도전 패턴(CP1)의 노출된 상 전면에 걸쳐 균일한 두께를 가질 수 있다. 다만, 이에 제한되지 않고 제1 패드 도전 패턴(CP1)이 배치되지 않은 영역에 배치된 제2 절연층(112)의 두께는 제1 패드 도전 패턴(CP1)이 배치된 영역에 배치된 제2 절연층(112)의 두께보다 클 수 있다. 제2 절연층(112)은 제1 패드 도전 패턴(CP1) 및 제2 패드 도전 패턴(CP2)보다 크기가 클 수 있다. 즉, 제2 절연층(112)은 제1 패드 도전 패턴(CP1) 및 제2 패드 도전 패턴(CP2)의 외측으로 연장되어 배치될 수 있다.
상술한 바와 같이 제2 절연층(112)은 무기 절연 물질로 이루어져 하부의 단차를 컨포말하게 반영하므로, 제2 절연층(112)의 표면은 제1 패드 도전 패턴의 유무에 따른 표면 단차가 반영되어 요철 형상을 가질 수 있다.
제2 절연층(112) 상에는 제2 패드 도전 패턴(CP2)이 배치될 수 있다. 제2 패드 도전 패턴(CP2)은 상술한 COF 필름(300)의 각 출력 리드 단자(PE_OLB)와 본딩되는 영역을 포함할 수 있다. 제2 패드 도전 패턴(CP2)은 제1 패드 도전 패턴(CP1)과 달리 표시 패널(100)의 표시 영역(DA)과 전기적인 컨택이 일어날 수 있다.
제2 패드 도전 패턴(CP2)은 일체로 형성될 수 있다. 제2 패드 도전 패턴(CP2)은 제1 패드 도전 패턴(CP1)이 배치된 영역을 덮을 수 있다. 즉, 제2 패드 도전 패턴(CP2)은 제1 패드 도전 패턴(CP1) 상에서 복수의 제1 패드 도전 패턴(CP1)의 단편을 모두 커버할 수 있다.
제2 패드 도전 패턴(CP2)은 소정의 요철 형상을 가질 수 있다. 상술한 바와 같이 제2 패드 도전 패턴(CP2)은 도전성 물질로 이루어져 하부의 단차를 컨포말하게 반영하므로, 제2 패드 도전 패턴(CP2)의 표면은 제1 패드 도전 패턴의 유무에 따른 표면 단차가 대체로 반영되어 다양한 요철 형상을 가질 수 있다.
구체적으로 설명하면, 제1 패드 도전 패턴(CP1)이 배치된 영역에서 제2 패드 도전 패턴(CP2)의 상면은 제1 패드 도전 패턴(CP1)이 배치되지 않은 영역에 비해 제1 패드 도전 전극(123)의 두께에 상당하는 단차를 갖는다. 즉, 제2 패드 도전 패턴(CP2)에서 제1 패드 도전 패턴(CP1)이 배치된 영역은 제1 패드 도전 패턴(CP1)이 배치되지 않은 영역에 비해 제1 패드 도전 패턴(CP1)의 두께의 크기만큼 돌출되어 철부를 이룬다. 또한, 제1 패드 도전 패턴(CP1)이 배치되지 않은 영역은 상기 철부에 비해 제1 패드 도전 패턴(CP1)의 두께의 크기만큼 만입되어 요부를 이룬다.
다만, 제1 패드 도전 패턴(CP1), 제2 절연층(112) 및 제2 패드 도전 패턴(CP2)이 순차 적층되는 구조로 인해 제2 패드 도전 패턴(CP2)의 철부와 요부의 두께 차이는 제2 절연층(112)의 철부와 요부의 두께 차이 및 제1 패드 도전 패턴(CP1)의 철부와 요부의 두께 차이보다 작을 수 있다. 나아가, 제2 절연층(112)의 철부와 요부의 두께 차이는 제1 패드 도전 패턴(CP1)의 철부와 요부의 두께 차이보다 더 작을 수 있다.
또한, 제1 패드 도전 패턴(CP1), 제2 절연층(112) 및 제2 패드 도전 패턴(CP2)의 순차 적층 구조에서 제2 패드 도전 패턴(CP2)의 표면 요철의 폭은 제1 패드 도전 패턴(CP1)의 표면 요철의 폭 및 제2 절연층(112)의 표면 요철의 폭보다 클 수 있다. 나아가, 제2 절연층(112)의 표면 요철의 폭은 제1 패드 도전 패턴(CP1)의 표면 요철의 폭보다 클 수 있다.
이와 다르게, 상기 제2 도전 패턴(CP2)의 요부의 폭은 두께 방향으로 그에 대응하는 상기 제2 절연층(112)의 요부의 폭보다 작고, 상기 제2 절연층(112)의 요부의 폭은 두께 방향으로 그에 대응하는 상기 제1 도전 패턴(CP1)의 비배치 공간의 폭보다 작을 수 있다.
이하, 일 실시예에 따른 패널 패드 단자(PE_P1)와 COF 필름(300)의 리드 단자와의 초음파 본딩 과정 및 패널 패드 단자(PE_P1)의 요철 구조로 인한 효과에 대해 설명한다.
도 9 및 도 10은 도 1의 패드 단자와 리드의 본딩 단계를 설명하기 위한 단면도들이다.
도 9 및 도 10을 참조하면, COF 필름(300)의 출력 리드 단자(PE_OLB)를 표시 패널(100)의 패널 패드 단자(PE_P) 위에 위치시키고 일정한 가압하에 초음파 처리를 행하면 계면에서 마찰력이 발생하여 부분적으로 용융될 수 있고, 동시에 각 성분들이 서로를 향해 확산될 수 있다. 구체적으로, COF 필름(300)의 출력 리드 단자(PE_OLB)가 포함하는 성분들은 부분적으로 패널 패드 단자(PE_P)로 확산될 수 있으며, 패널 패드 단자(PE_P)가 포함하는 성분들은 부분적으로 COF 필름(300)의 출력 리드 단자(PE_OLB)로 확산될 수 있다. 그 결과 패널 패드 단자(PE_P)는 COF 필름(300)의 출력 리드 단자(PE_OLB)가 포함하는 성분들이 확산된 일부 영역을 가질 수 있으며, 동시에 COF 필름(300)의 출력 리드 단자(PE_OLB)는 패널 패드 단자(PE_P)가 포함하는 성분들이 확산된 일부 영역을 가질 수 있다.
도 10에 도시된 것처럼 패널 패드 단자(PE_P)의 출력 리드 단자(PE_OLB)의 성분이 확산된 영역(144b)과 출력 리드 단자(PE_OLB)의 패널 패드 단자(PE_P)의 성분이 확산된 영역(144a)에서 출력 리드 단자(PE_OLB)와 패널 패드 단자(PE_P)가 상호 접하며 직접 결합할 수 있다. 직접 결합된 출력 리드 단자(PE_OLB)와 패널 패드 단자(PE_P)의 계면은 용융 및 응고를 거치면서 비평탄한 형상을 가질 수 있다. 또, 상호 성분들의 확산하면서 계면 부위에는 서로 다른 이종 물질들의 합금이 형성될 수 있다.
다만, COF 필름(300)의 각 출력 리드 단자(PE_OLB)를 패널 패드 단자(PE_P) 위에 위치시키고 일정한 가압하에 초음파 처리를 행하는 경우, 패널 패드 단자(PE_P)와 출력 리드 단자(PE_OLB) 간에 충분한 마찰력이 발생하지 않으면, 표시 패널(100)과 COF 필름(300)과의 본딩 신뢰성이 저해될 수 있다.
다만, 본 실시예에 따르면 패널 패드 단자(PE_P)와 출력 리드 단자(PE_OLB) 간의 본딩 신뢰성이 개선될 수 있다. 즉, 본 실시예에서와 같이 패널 패드 단자(PE_P)의 표면에 요철을 포함하면, 패널 패드 단자(PE_P)와 출력 리드 단자(PE_OLB)의 계면, 특히 패널 패드 단자(PE_P)의 철부에 가해지는 스트레스가 증가하여 철부에서의 마찰력이 증가하고, 그에 따라 패널 패드 단자(PE_P)와 출력 리드 단자(PE_OLB)가 잘 용융되면서 이들간의 결합이 잘 이루어질 수 있다. 따라서, COF 필름(300)의 본딩 신뢰성이 개선될 수 있다.
한편, 상술한 실시예에서는 패널 패드 단자(PE_P)가 제1 게이트 도전층(120)으로 이루어진 제1 패드 도전 패턴(CP1) 및 제1 소스/드레인 도전층(140)으로 이루어진 제2 패드 도전 패턴(CP2)을 포함하는 경우를 예시하였지만, 이에 제한되는 것은 아니다.
예를 들어, 제1 패드 도전 패턴(CP1)이 제1 게이트 도전층(120)으로 이루어지고, 제2 패드 도전 패턴(CP2)이 제2 게이트 도전층(130)으로 이루어지며, 제1 패드 도전 패턴(CP1)과 제2 패드 도전 패턴(CP2)사이에 제2 절연층(112)이 배치될 수 있다.
다른 예로, 제1 패드 도전 패턴(CP1)이 제1 게이트 도전층(120)으로 이루어지고, 제2 패드 도전 패턴(CP2)이 제2 소스/드레인 도전층(160)으로 이루어지며, 제1 패드 도전 패턴(CP1)과 제2 패드 도전 패턴(CP2)사이에 제2 절연층(112) 및/또는 제3 절연층(113)이 배치될 수 있다.
또 다른 예로, 제1 패드 도전 패턴(CP1)이 제1 게이트 도전층(120)으로 이루어지되, 제2 패드 도전 패턴(CP2)이 제2 게이트 도전층(130) 및 제1 소스/드레인 전극층(140)의 적층 구조로 이루어지고, 그 사이에 제2 절연층(112)이 배치될 수 있다. 이 경우, 제2 게이트 도전층(130)과 제1 소스/드레인 전극층(140) 사이에 제3 절연층(113)이 더 배치될 수 있으나, 이에 제한되는 것은 아니다.
또 다른 예로, 제1 패드 도전 패턴(CP1)이 제1 게이트 도전층(120)으로 이루어지되, 제2 패드 도전 패턴(CP2)이 제2 게이트 도전층(130) 및 제2 소스/드레인 전극층(160)으로 이루어지고, 그 사이에 제2 절연층(112)이 배치될 수 있다. 이 경우, 제2 게이트 도전층(130)과 제2 소스/드레인 전극층(140) 사이에 제3 절연층(113)이 더 배치될 수 있으나, 이에 제한되는 것은 아니다.
또 다른 예로, 제1 패드 도전 패턴(CP1)이 제1 게이트 도전층(120)으로 이루어지되, 제2 패드 도전 패턴(CP2)이 제1 소스/드레인 전극층(140) 및 제2 소스/드레인 전극층(160)의 적층 구조를 포함하여 이루어지고, 제1 패드 도전 패턴(CP1)과 제2 패드 도전 패턴(CP2) 사이에 제2 절연층(112) 및/또는 제3 절연층(113)이 배치될 수 있다. 이 경우, 제2 패드 도전 패턴(CP2)은 제1 소스/드레인 전극층(140) 사이에 제2 게이트 도전층(120)을 더 포함할 수 있으나, 이에 제한되는 것은 아니다.
이와 다른 예로, 제1 패드 도전 패턴(CP1)이 제2 게이트 도전층(130)으로 이루어지고, 앞서 설명한 제2 패드 도전 패턴(CP2)의 변형예들이 다양하게 적용될 수 있다.
패널 패드 단자(PE_P)는 그 밖의 다양한 도전층의 조합으로 이루어질 수 있다.
이하, 다른 실시예들에 대해 설명한다. 이하의 실시예에서 이미 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로서 지칭하고, 그 설명을 생략하거나 간략화한다.
도 11은 다른 실시예에 따른 패널 패드 단자의 단면도이다.
도 11을 참조하면, 다른 실시에에 따른 패널 패드 단자(PE_Pa)는 제2 절연층(112a)이 제1 패드 도전 패턴(CP1) 및 제2 패드 도전 패턴(CP2)를 전기적으로 연결시키는 컨택홀(CNT)을 더 포함한다는 점에서 도 1 내지 도 10의 실시예와 차이가 있다.
더욱 구체적으로 설명하면, 제2 절연층(112_1)은 제1 패드 도전 패턴(CP1) 상에 노출된 영역을 포함할 수 있다. 상기 노출된 영역은 제1 패드 도전 패턴(CP1)과 제2 패드 도전 패턴(CP2)이 전기적으로 연결되는 컨택홀(CNT)일 수 있다. 컨택홀(CNT)은 제1 패드 도전 패턴(CP1) 상면의 폭보다 작을 수 있으나, 이에 제한되지 않고 제1 패드 도전 패턴(CP1) 상면의 폭과 같거나 더 클 수도 있다.
본 실시예의 경우에도, COF 필름(300)의 각 출력 리드 단자(PE_OLB)를 패널 패드 단자(PE_P_1) 위에 위치시키고 일정한 가압하에 초음파 처리를 행하는 경우, 패널 패드 단자(PE_P_1)와 출력 리드 단자(PE_OLB) 간에 충분한 마찰력이 발생하지 않으면, 표시 패널(100_1)과 COF 필름(300)과의 본딩 신뢰성이 저해될 수 있다.
다만, 본 실시예에 따르면 패널 패드 단자(PE_P_1)와 출력 리드 단자(PE_OLB) 간의 본딩 신뢰성이 개선될 수 있다. 즉, 본 실시예에서와 같이 패널 패드 단자(PE_P_1)의 표면에 요철을 포함하면, 패널 패드 단자(PE_P_1)와 출력 리드 단자(PE_OLB)의 계면, 특히 패널 패드 단자(PE_P_1)의 철부에 가해지는 스트레스가 증가하여 철부에서의 마찰력이 증가하고, 그에 따라 패널 패드 단자(PE_P_1)와 출력 리드 단자(PE_OLB)가 잘 용융되면서 이들간의 결합이 잘 이루어질 수 있다. 따라서, COF 필름(300)의 본딩 신뢰성이 개선될 수 있다.
도 12 및 도 13은 다른 실시예에 따른 패널 패드 단자의 평면 배치도 및 단면도이다.
도 12 및 도 13을 참조하면, 다른 실시예에 따른 패널 패드 단자(PE_P_1)는 제1 패드 도전 패턴(CP1_1)이 제1 방향(DR1) 및 제2 방향(DR2)으로 각각 분리된 도전 전극(123_1)들을 포함한다는 점에서 도 1 내지 도 10에 따른 일 실시예와 차이가 있다.
더욱 구체적으로 설명하면, 다른 실시예에 따른 패널 패드 단자(PE_P_1)는 제1 패드 도전 패턴(CP1_1)이 제1 방향 및 제2 방향으로 각각 분리된 도전 전극(123_1)들을 포함할 수 있다.
본 실시예의 경우에도 COF 필름(300)의 각 출력 리드 단자(PE_OLB)를 패널 패드 단자(PE_P_1) 위에 위치시키고 일정한 가압하에 초음파 처리를 행하는 경우, 패널 패드 단자(PE_P_1)와 출력 리드 단자(PE_OLB) 간에 충분한 마찰력이 발생하지 않으면, 표시 패널(100_1)과 COF 필름(300)과의 본딩 신뢰성이 저해될 수 있다.
다만, 본 실시예에 따르면 패널 패드 단자(PE_P_1)와 출력 리드 단자(PE_OLB) 간의 본딩 신뢰성이 개선될 수 있다. 즉, 본 실시예에서와 같이 패널 패드 단자(PE_P_1)의 표면에 요철을 포함하면, 패널 패드 단자(PE_P_1)와 출력 리드 단자(PE_OLB)의 계면, 특히 패널 패드 단자(PE_P_1)의 철부에 가해지는 스트레스가 증가하여 철부에서의 마찰력이 증가하고, 그에 따라 패널 패드 단자(PE_P_1)와 출력 리드 단자(PE_OLB)가 잘 용융되면서 이들간의 결합이 잘 이루어질 수 있다. 따라서, COF 필름(300)의 본딩 신뢰성이 개선될 수 있다.
도 14 및 도 15는 또 다른 실시예에 따른 패널 패드 단자의 평면 배치도 및 단면도이다.
도 14 및 도 15를 참조하면, 또 다른 실시예에 따른 패널 패드 단자(PE_P_2)는 제1 패드 도전 패턴(CP1_2)은 대체로 제1 방향(DR1)으로 연장하되, 사선 방향 예컨대 제1 방향(DR1)과 제2 방향(DR2)의 상부 사잇 방향 및 하부 사잇 방향으로 연장될 수 있다. 제1 패드 도전 패턴(CP1_2)이 이러한 연장 방향을 가져 연장될 경우, 전체적으로 제1 방향(DR1)으로 연장되면서 제2 방향(DR2)의 서로 다른 방향으로 스윙하는 형상이 형성될 수 있다. 상기 스윙하는 형상은 지그재그(Zigzag) 형상으로 지칭될 수도 있다.
더욱 구체적으로 설명하면, 본 실시예에 따른 패널 패드 단자(PE_P_2)는 초음파 진동에 의해 제2 방향(DR2)으로 진동하는 COF 필름(300)의 출력 리드 단자(PE_OLB)와 본딩시에 제2 방향(DR2)으로 돌출된 영역과 만입된 영역에서 더 큰 스트레스를 받아, 용융점에 이르기 위한 충분한 마찰력이 발생할 수 있다.
본 실시예의 경우에도 COF 필름(300)의 각 출력 리드 단자(PE_OLB)를 패널 패드 단자(PE_P_2) 위에 위치시키고 일정한 가압하에 초음파 처리를 행하는 경우, 패널 패드 단자(PE_P_2)와 출력 리드 단자(PE_OLB) 간에 충분한 마찰력이 발생하지 않으면, 표시 패널(100_2)과 COF 필름(300)과의 본딩 신뢰성이 저해될 수 있다.
다만, 본 실시예에 따르면 패널 패드 단자(PE_P_2)와 출력 리드 단자(PE_OLB) 간의 본딩 신뢰성이 개선될 수 있다. 즉, 본 실시예에서와 같이 패널 패드 단자(PE_P_2)의 표면에 요철을 포함하면, 패널 패드 단자(PE_P_2)와 출력 리드 단자(PE_OLB)의 계면, 특히 패널 패드 단자(PE_P_2)의 철부에 가해지는 스트레스가 증가하여 철부에서의 마찰력이 증가하고, 그에 따라 패널 패드 단자(PE_P_2)와 출력 리드 단자(PE_OLB)가 잘 용융되면서 이들간의 결합이 잘 이루어질 수 있다. 따라서, COF 필름(300)의 본딩 신뢰성이 개선될 수 있다.
도 16 및 도 17은 또 다른 실시예에 따른 패널 패드 단자의 평면 배치도 및 단면도이다.
도 16 및 도 17을 참조하면, 또 다른 실시예에 따른 패널 패드 단자(PE_P_3)는 제1 패드 도전 패턴(CP1_3)이 제1 방향(DR1)으로 돌출된 영역과 만입된 영역이 반복된다는 점에서 도 1 내지 도 10에 따른 일 실시예와 차이가 있다.
또 다른 실시예에 따른 패널 패드 단자(PE_P_3)는 제1 패드 도전 패턴(CP1_3)은 대체로 제2 방향(DR2)으로 연장하되, 평면 시점에서 연장 방향의 사선 방향 예컨대 제1 방향(DR1)과 제2 방향(DR2)의 우측 사잇 방향 및 좌측 사잇 방향으로 연장될 수 있다. 제1 패드 도전 패턴(CP1_3)이 이러한 연장 방향을 가져 연장될 경우, 전체적으로 제2 방향(DR2)으로 연장되면서 제1 방향(DR2)의 서로 다른 방향으로 스윙하는 형상이 형성될 수 있다. 상기 스윙하는 형상은 지그재그(Zigzag) 형상으로 지칭될 수도 있다.
더욱 구체적으로 설명하면, 본 실시예에 따른 패널 패드 단자(PE_P_3)는 초음파 진동에 의해 제2 방향으로 진동하는 COF 필름(300)의 출력 리드 단자(PE_OLB)와 본딩될 수 있다. 이 경우, 패널 패드 단자(PE_P_3)는 제2 방향으로 연장되는 제1 패드 도전 패턴(CP1_3)을 가짐으로써 출력 리드 단자(PE_OLB)와의 본딩 영역이 확장될 수 있다. 나아가, 패널 패드 단자(PE_P_3)는 제2 방향으로 돌출 및/또는 만입되는 영역에서 더 큰 스트레스를 받아 용융점에 이르기 위한 충분한 마찰력이 발생할 수 있다.
본 실시예의 경우에도 COF 필름(300)의 각 출력 리드 단자(PE_OLB)를 패널 패드 단자(PE_P_3) 위에 위치시키고 일정한 가압하에 초음파 처리를 행하는 경우, 패널 패드 단자(PE_P_3)와 출력 리드 단자(PE_OLB) 간에 충분한 마찰력이 발생하지 않으면, 표시 패널(100_3)과 COF 필름(300)과의 본딩 신뢰성이 저해될 수 있다.
다만, 본 실시예에 따르면 패널 패드 단자(PE_P_3)와 출력 리드 단자(PE_OLB) 간의 본딩 신뢰성이 개선될 수 있다. 즉, 본 실시예에서와 같이 패널 패드 단자(PE_P_3)의 표면에 요철을 포함하면, 패널 패드 단자(PE_P_3)와 출력 리드 단자(PE_OLB)의 계면, 특히 패널 패드 단자(PE_P_3)의 철부에 가해지는 스트레스가 증가하여 철부에서의 마찰력이 증가하고, 그에 따라 패널 패드 단자(PE_P_3)와 출력 리드 단자(PE_OLB)가 잘 용융되면서 이들간의 결합이 잘 이루어질 수 있다. 따라서, COF 필름(300)의 본딩 신뢰성이 개선될 수 있다.
도 18 및 도 19는 패널 패드 단자의 일 실시예 및 변형예들과 동일한 구조를 적용한 PCB 기판의 PCB 패드 단자의 평면 배치도 및 단면도이다.
도 18 및 도 19를 참조하면, 또 다른 실시예에 따른 PCB 패드 단자(PE_B)는 다양한 변형예를 포함하는 요철 구조를 포함한다는 점에서 도 1 내지 도 10에 따른 일 실시예와 차이가 있다.
더욱 구체적으로 설명하면, COF 필름(300)의 입력 리드 단자(PE_ILB)를 PCB 기판(400)의 PCB 패드 단자(PE_B) 위에 위치시키고 일정한 가압하에 초음파 처리를 행하면 계면에서 마찰력이 발생하여 부분적으로 용융될 수 있고, 동시에 각 성분들이 서로를 향해 확산될 수 있다. 구체적으로, COF 필름(300)의 입력 리드 단자(PE_ILB)가 포함하는 성분들은 부분적으로 PCB 패드 단자(PE_B)로 확산될 수 있으며, PCB 패드 단자(PE_B)가 포함하는 성분들은 부분적으로 COF 필름(300)의 입력 리드 단자(PE_ILB)로 확산될 수 있다. 그 결과 PCB 패드 단자(PE_B)는 COF 필름(300)의 입력 리드 단자(PE_ILB)가 포함하는 성분들이 확산된 일부 영역을 가질 수 있으며, 동시에 COF 필름(300)의 입력 리드 단자(PE_ILB)는 PCB 패드 단자(PE_B)가 포함하는 성분들이 확산된 일부 영역을 가질 수 있다.
PCB 패드 단자(PE_B)의 입력 리드 단자(PE_ILB)의 성분이 확산된 영역과 입력 리드 단자(PE_ILB)의 PCB 패드 단자(PE_B)의 성분이 확산된 영역에서 입력 리드 단자(PE_ILB)와 PCB 패드 단자(PE_B)가 상호 접하며 직접 결합할 수 있다. 직접 결합된 입력 리드 단자(PE_ILB)와 PCB 패드 단자(PE_B)의 계면은 용융 및 응고를 거치면서 비평탄한 형상을 가질 수 있다. 또, 상호 성분들의 확산하면서 계면 부위에는 서로 다른 이종 물질들의 합금이 형성될 수 있다.
다만, COF 필름(300)의 각 입력 리드 단자(PE_ILB)를 PCB 패드 단자(PE_B) 위에 위치시키고 일정한 가압하에 초음파 처리를 행하는 경우, PCB 패드 단자(PE_B)와 입력 리드 단자(PE_ILB) 간에 충분한 마찰력이 발생하지 않으면, PCB 기판(400)과 COF 필름(300)과의 본딩 신뢰성이 저해될 수 있다.
다만, 본 실시예에 따르면 PCB 패드 단자(PE_B)와 입력 리드 단자(PE_ILB) 간의 본딩 신뢰성이 개선될 수 있다. 즉, 본 실시예에서와 같이 PCB 패드 단자(PE_B)의 표면에 요철을 포함하면, PCB 패드 단자(PE_B)와 입력 리드 단자(PE_ILB)의 계면, 특히 PCB 패드 단자(PE_B)의 철부에 가해지는 스트레스가 증가하여 철부에서의 마찰력이 증가하고, 그에 따라 PCB 패드 단자(PE_B)와 입력 리드 단자(PE_ILB)가 잘 용융되면서 이들간의 결합이 잘 이루어질 수 있다. 따라서, COF 필름(300)의 본딩 신뢰성이 개선될 수 있다.
도 20은 또 다른 실시예에 따른 표시 패널의 단면도이다.
도 20을 참조하면, 또 다른 실시예에 따른 표시 패널(100_4)은 제2 절연층(112) 상에 제3 패드 도전 패턴(CP3)을 더 포함한다는 점에서 도 1 내지 도 10에 따른 일 실시예와 차이점이 있다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 패널(100_4)은 제2 절연층(112) 상에 제3 패드 도전 패턴(CP3)을 더 포함할 수 있다. 제3 패드 도전 패턴(CP3)은 제2 절연층(112) 상에 일체로 형성될 수 있다. 제3 패드 도전 패턴(CP3)은 제2 게이트 도전층(130)으로 이루어질 수 있다. 제3 패드 도전 패턴(CP3)은 도전 전극(132)을 포함할 수 있다. 도면에서 제3 패드 도전 패턴(CP3)의 도전 전극(132)은 제2 방향으로 이격되어 분리되어 배치됨을 도시하였으나, 이에 제한되지 않는다. 본 실시예에서는 제1 패드 도전 패턴(CP1)과 제3 패드 도전 패턴(CP3) 사이에 제2 절연층(112)이 배치됨을 예시하였으나, 이에 제한되지 않고, 제2 절연층(112)은 생략될 수도 있다.
제2 패드 도전 패턴(CP2)은 소정의 요철 형상을 가질 수 있다. 구체적으로 설명하면, 제1 패드 도전 패턴(CP1) 및 제3 패드 도전 패턴(CP3)이 배치된 영역에서 제2 패드 도전 패턴(CP2)의 상면은 제1 패드 도전 패턴(CP1) 및 제3 패드 도전 패턴(CP3)이 배치되지 않은 영역에 비해 제1 패드 도전 전극(123) 및 제3 패드 도전 전극(144)의 두께에 상당하는 단차를 갖는다. 즉, 제2 패드 도전 패턴(CP2)에서 제1 패드 도전 패턴(CP1) 및 제3 패드 도전 패턴(CP3)이 배치된 영역은 제1 패드 도전 패턴(CP1) 및 제3 패드 도전 패턴(CP3)이 배치되지 않은 영역에 비해 제1 패드 도전 패턴(CP1) 및 제3 패드 도전 패턴(CP3)의 두께의 크기만큼 돌출되어 철부를 이룬다. 또한, 제1 패드 도전 패턴(CP1) 및 제3 패드 도전 패턴(CP3)이 배치되지 않은 영역은 상기 철부에 비해 제1 패드 도전 패턴(CP1) 및 제3 패드 도전 패턴(CP3)의 두께의 크기만큼 만입되어 요부를 이룬다. 따라서, 제2 패드 도전 패턴(CP2)은 제1 패드 도전 패턴(CP1) 및 제3 패드 도전 패턴(CP3)의 형상에 기인해 소정의 요철 형상을 가질 수 있다. 나아가, 제1 패드 도전 패턴(CP1) 및 제3 패드 도전 패턴(CP3)의 요부와 철부는 일 방향으로 교번하여 반복 배치되기 때문에 제2 패드 도전 패턴(CP2)은 반복되는 요철 구조를 가질 수 있다.
본 실시예의 경우에도 COF 필름(300)의 각 출력 리드 단자(PE_OLB)를 패널 패드 단자(PE_P_4) 위에 위치시키고 일정한 가압하에 초음파 처리를 행하는 경우, 패널 패드 단자(PE_P_4)와 출력 리드 단자(PE_OLB) 간에 충분한 마찰력이 발생하지 않으면, 표시 패널(100_4)과 COF 필름(300)과의 본딩 신뢰성이 저해될 수 있다.
다만, 본 실시예에 따르면 패널 패드 단자(PE_P_4)와 출력 리드 단자(PE_OLB) 간의 본딩 신뢰성이 개선될 수 있다. 즉, 본 실시예에서와 같이 패널 패드 단자(PE_P_4)의 표면에 요철을 포함하면, 패널 패드 단자(PE_P_4)와 출력 리드 단자(PE_OLB)의 계면, 특히 패널 패드 단자(PE_P_4)의 철부에 가해지는 스트레스가 증가하여 철부에서의 마찰력이 증가하고, 그에 따라 패널 패드 단자(PE_P_4)와 출력 리드 단자(PE_OLB)가 잘 용융되면서 이들간의 결합이 잘 이루어질 수 있다. 따라서, COF 필름(300)의 본딩 신뢰성이 개선될 수 있다.
도 21은 또 다른 실시예에 따른 표시 패널의 단면도이다.
도 21을 참조하면, 또 다른 실시예에 따른 표시 패널(100_5)은 제2 패드 도전 패턴(CP2) 상에 제4 패드 도전 패턴(CP4)을 더 포함한다는 점에서 도 20에 따른 또 다른 실시예와 차이점이 있다.
더욱 구체적으로 설명하면, 제4 패드 도전 패턴(CP4)은 제2 패드 도전 패턴(CP2) 상에 일체로 형성될 수 있다. 또한, 제4 패드 도전 패턴(CP4)은 제2 소스/드레인 도전층(140)으로 이루어질 수 있다.
제4 패드 도전 패턴(CP4)은 소정의 요철 형상을 가질 수 있다. 구체적으로 설명하면, 제1 패드 도전 패턴(CP1) 및 제3 패드 도전 패턴(CP3)이 배치된 영역에서 제4 패드 도전 패턴(CP4)의 상면은 제1 패드 도전 패턴(CP1) 및 제3 패드 도전 패턴(CP3)이 배치되지 않은 영역에 비해 제1 패드 도전 전극(123) 및 제3 패드 도전 전극(144)의 두께에 상당하는 단차를 갖는다. 즉, 제4 패드 도전 패턴(CP4)에서 제1 패드 도전 패턴(CP1) 및 제3 패드 도전 패턴(CP3)이 배치된 영역은 제1 패드 도전 패턴(CP1) 및 제3 패드 도전 패턴(CP3)이 배치되지 않은 영역에 비해 제1 패드 도전 패턴(CP1) 및 제3 패드 도전 패턴(CP3)의 두께의 크기만큼 돌출되어 철부를 이룬다. 또한, 제1 패드 도전 패턴(CP1) 및 제3 패드 도전 패턴(CP3)이 배치되지 않은 영역은 상기 철부에 비해 제1 패드 도전 패턴(CP1) 및 제3 패드 도전 패턴(CP3)의 두께의 크기만큼 만입되어 요부를 이룬다. 따라서, 제4 패드 도전 패턴(CP4)은 제1 패드 도전 패턴(CP1) 및 제3 패드 도전 패턴(CP3)의 형상에 기인해 소정의 요철 형상을 가질 수 있다. 나아가, 제1 패드 도전 패턴(CP1) 및 제3 패드 도전 패턴(CP3)의 요부와 철부는 일 방향으로 교번하여 반복 배치되기 때문에 제4 패드 도전 패턴(CP4)은 반복되는 요철 구조를 가질 수 있다.
본 실시예의 경우에도 COF 필름(300)의 각 출력 리드 단자(PE_OLB)를 패널 패드 단자(PE_P_5) 위에 위치시키고 일정한 가압하에 초음파 처리를 행하는 경우, 패널 패드 단자(PE_P_5)와 출력 리드 단자(PE_OLB) 간에 충분한 마찰력이 발생하지 않으면, 표시 패널(100_5)과 COF 필름(300)과의 본딩 신뢰성이 저해될 수 있다.
다만, 본 실시예에 따르면 패널 패드 단자(PE_P_5)와 출력 리드 단자(PE_OLB) 간의 본딩 신뢰성이 개선될 수 있다. 즉, 본 실시예에서와 같이 패널 패드 단자(PE_P_5)의 표면에 요철을 포함하면, 패널 패드 단자(PE_P_5)와 출력 리드 단자(PE_OLB)의 계면, 특히 패널 패드 단자(PE_P_5)의 철부에 가해지는 스트레스가 증가하여 철부에서의 마찰력이 증가하고, 그에 따라 패널 패드 단자(PE_P_5)와 출력 리드 단자(PE_OLB)가 잘 용융되면서 이들간의 결합이 잘 이루어질 수 있다. 따라서, COF 필름(300)의 본딩 신뢰성이 개선될 수 있다.
도 22는 또 다른 실시예에 따른 표시 패널의 단면도이다.
도 22를 참조하면, 또 다른 실시예에 따른 표시 패널(100_6)은 제2 패드 도전 패턴(CP2)이 제2 방향으로 이격되는 복수의 도전 전극(144_1)들을 포함한다는 점에서 도 21에 따른 또 다른 실시예와 차이점이 있다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 패널(100_6)은 제2 패드 도전 패턴(CP2)이 제2 방향으로 이격되는 복수의 도전 전극(144_1)들을 포함할 수 있다.
본 실시예의 경우에도, 제4 패드 도전 패턴(CP4)은 소정의 요철 형상을 가질 수 있다. 구체적으로 설명하면, 제1 패드 도전 패턴(CP1) 내지 제3 패드 도전 패턴(CP3)이 배치된 영역에서 제4 패드 도전 패턴(CP4)의 상면은 제1 패드 도전 패턴(CP1) 내지 제3 패드 도전 패턴(CP3)이 배치되지 않은 영역에 비해 제1 패드 도전 전극(123) 내지 제3 패드 도전 전극(144)의 두께에 상당하는 단차를 갖는다. 즉, 제4 패드 도전 패턴(CP4)에서 제1 패드 도전 패턴(CP1) 내지 제3 패드 도전 패턴(CP3)이 배치된 영역은 제1 패드 도전 패턴(CP1) 내지 제3 패드 도전 패턴(CP3)이 배치되지 않은 영역에 비해 제1 패드 도전 패턴(CP1) 내지 제3 패드 도전 패턴(CP3)의 두께의 크기만큼 돌출되어 철부를 이룬다. 또한, 제1 패드 도전 패턴(CP1) 내지 제3 패드 도전 패턴(CP3)이 배치되지 않은 영역은 상기 철부에 비해 제1 패드 도전 패턴(CP1) 내지 제3 패드 도전 패턴(CP3)의 두께의 크기만큼 만입되어 요부를 이룬다. 따라서, 제4 패드 도전 패턴(CP4)은 제1 패드 도전 패턴(CP1) 내지 제3 패드 도전 패턴(CP3)의 형상에 기인해 소정의 요철 형상을 가질 수 있다. 나아가, 제1 패드 도전 패턴(CP1) 내지 제3 패드 도전 패턴(CP3)의 요부와 철부는 일 방향으로 교번하여 반복 배치되기 때문에 제2 패드 도전 패턴(CP2)은 반복되는 요철 구조를 가질 수 있다.
본 실시예의 경우에도 COF 필름(300)의 각 출력 리드 단자(PE_OLB)를 패널 패드 단자(PE_P_4) 위에 위치시키고 일정한 가압하에 초음파 처리를 행하는 경우, 패널 패드 단자(PE_P_4)와 출력 리드 단자(PE_OLB) 간에 충분한 마찰력이 발생하지 않으면, 표시 패널(100_4)과 COF 필름(300)과의 본딩 신뢰성이 저해될 수 있다.
다만, 본 실시예에 따르면 패널 패드 단자(PE_P_4)와 출력 리드 단자(PE_OLB) 간의 본딩 신뢰성이 개선될 수 있다. 즉, 본 실시예에서와 같이 패널 패드 단자(PE_P_4)의 표면에 요철을 포함하면, 패널 패드 단자(PE_P_4)와 출력 리드 단자(PE_OLB)의 계면, 특히 패널 패드 단자(PE_P_4)의 철부에 가해지는 스트레스가 증가하여 철부에서의 마찰력이 증가하고, 그에 따라 패널 패드 단자(PE_P_4)와 출력 리드 단자(PE_OLB)가 잘 용융되면서 이들간의 결합이 잘 이루어질 수 있다. 따라서, COF 필름(300)의 본딩 신뢰성이 개선될 수 있다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 패널
101: 베이스 기판
120: 제1 도전층
140: 제2 도전층
160: 제3 도전층

Claims (29)

  1. 표시 영역 및 상기 표시 영역 주변에 배치된 비표시 영역을 포함하는 표시 장치로서,
    기판; 및
    상기 기판 상의 상기 비표시 영역에 배치되는 제1 단자를 포함하되,
    상기 제1 단자는
    복수의 제1 도전 패턴으로서 서로 이격되어 분리된 복수의 제1 도전 패턴,
    상기 제1 도전 패턴을 덮는 절연층, 및
    상기 절연층 상에 배치되고 상기 복수의 제1 도전 패턴을 덮으며 표면에 복수의 요부와 철부를 포함하는 요철을 포함하는 제2 도전 패턴을 포함하고,
    상기 제2 도전 패턴의 상기 복수의 요부 각각은 상기 제1 도전 패턴이 배치되지 않는 영역에 중첩하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 도전 패턴의 상기 표면의 상기 철부는 상기 제1 도전 패턴에 중첩하고, 상기 제2 도전 패턴의 상기 표면의 요부는 상기 제1 도전 패턴이 배치되지 않은 영역에 중첩하는 표시 장치.
  3. 제1 항에 있어서,
    상기 절연층의 표면은 상기 복수의 제1 도전 패턴에 의한 단차를 컨포말하게 반영하고, 상기 제2 도전 패턴의 상기 표면의 요철은 상기 절연층의 상기 표면이 컨포말하게 반영된 것인 표시 장치.
  4. 제3 항에 있어서,
    상기 절연층은 무기 절연 물질을 포함하는 표시 장치.
  5. 제2 항에 있어서,
    상기 복수의 제1 도전 패턴과 상기 제2 도전 패턴은 서로 다른 물질을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 복수의 제1 도전 패턴은 몰리브덴을 포함하고,
    상기 제2 도전 패턴은 알루미늄을 포함하는 표시 장치.
  7. 제2 항에 있어서,
    상기 절연층은 표면에 요철을 포함하되, 상기 제2 도전 패턴의 철부의 폭은 두께 방향으로 그에 대응하는 상기 절연층의 철부의 폭보다 크고, 상기 절연층의 철부의 폭은 두께 방향으로 그에 대응하는 상기 제1 도전 패턴의 폭보다 큰 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 도전 패턴의 요부의 폭은 두께 방향으로 그에 대응하는 상기 절연층의 요부의 폭보다 작고, 상기 절연층의 요부의 폭은 두께 방향으로 그에 대응하는 상기 제1 도전 패턴의 비배치 공간의 폭보다 작은 표시 장치.
  9. 제3 항에 있어서,
    상기 절연층은 적어도 하나 이상의 컨택홀을 포함하고 상기 컨택홀을 통해 상기 제1 도전 패턴과 상기 제2 도전 패턴이 전기적으로 연결되는 표시 장치.
  10. 제1 항에 있어서,
    상기 복수의 제1 도전 패턴과 상기 절연층 사이에 순차 배치된 제2 절연층 및 복수의 제3 도전 패턴을 더 포함하되, 상기 복수의 제3 도전 패턴은 상기 복수의 제1 도전 패턴과 두께 방향으로 중첩하는 표시 장치.
  11. 제10 항에 있어서,
    상기 절연층은 무기 절연 물질을 포함하고, 상기 복수의 제1 도전 패턴과 상기 복수의 제3 도전 패턴은 각각 몰리브덴을 포함하고, 상기 제2 도전 패턴은 알루미늄을 포함하는 표시 장치.
  12. 제1 항에 있어서,
    상기 제2 도전 패턴은 제1 방향으로 연장되고, 상기 각 제1 도전 패턴은 상기 제1 방향에 수직인 제2 방향으로 연장되며, 상기 복수의 제1 도전 패턴은 상기 제1 방향으로 배열되는 표시 장치.
  13. 제1 항에 있어서,
    상기 제2 도전 패턴은 제1 방향으로 연장되고, 상기 복수의 제1 도전 패턴은 섬형 형상을 갖고 상기 제1 방향 및 상기 제1 방향에 수직인 제2 방향을 따라 배열되는 표시 장치.
  14. 제1 항에 있어서,
    상기 제2 도전 패턴은 제1 방향으로 연장되고, 상기 각 제1 도전 패턴은 상기 제1 방향에 수직인 제2 방향을 따라 지그재그 형상으로 연장하고, 상기 복수의 제1 도전 패턴은 상기 제1 방향을 따라 배열되는 표시 장치.
  15. 제1 항에 있어서,
    상기 제2 도전 패턴은 제1 방향으로 연장되고, 상기 각 제1 도전 패턴은 상기 제1 방향을 따라 지그재그 형상으로 연장하고, 상기 복수의 제1 도전 패턴은 상기 제1 방향에 수직인 제2 방향을 따라 배열되는 표시 장치.
  16. 제1 항에 있어서,
    상기 제2 도전 패턴은 일체로 형성되고 상기 복수의 제1 도전 패턴의 일단 및 타단의 외측으로 연장되어 상기 복수의 제1 도전 패턴을 완전히 커버하는 표시 장치.
  17. 제1 항에 있어서,
    상기 비표시 영역에서 상기 기판 상에 부착되는 제1 필름을 더 포함하되, 상기 제1 필름은 상기 제1 단자와 초음파 접속되는 제2 단자를 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 필름에 부착된 회로 기판을 더 포함하되, 상기 제1 필름은 상기 제2 단자와 이격된 제3 단자를 더 포함하고, 상기 회로 기판은 상기 제2 단자와 초음파 접속되는 제4 단자를 포함하는 표시 장치.
  19. 박막 트랜지스터를 포함하는 표시 영역 및 상기 표시 영역 주변에 배치되고 패드 영역을 포함하는 비표시 영역을 포함하는 표시 장치로서,
    기판;
    상기 기판 상의 제1 도전층;
    상기 제1 도전층 상의 절연층; 및
    상기 절연층 상의 제2 도전층을 포함하고,
    상기 제1 도전층은 상기 패드 영역에 배치된 복수의 제1 패드 도전 패턴을 포함하고,
    상기 제2 도전층은 상기 패드 영역에 배치된 제2 패드 도전 패턴을 포함하며,
    상기 제2 패드 도전 패턴은 상기 복수의 제1 패드 도전 패턴을 덮으며 표면에 복수의 요부 및 철부를 포함하는 요철을 포함하고,
    상기 제2 패드 도전 패턴의 상기 복수의 요부 각각은 상기 제1 패드 도전 패턴이 배치되지 않는 영역에 중첩하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제2 도전층은 상기 표시 영역의 상기 박막 트랜지스터의 소스/드레인 전극을 더 포함하는 표시 장치.
  21. 제20 항에 있어서,
    상기 제1 도전층은 상기 표시 영역의 상기 박막 트랜지스터의 게이트 전극을 더 포함하는 표시 장치.
  22. 제20 항에 있어서,
    상기 표시 영역은 커패시터를 더 포함하고, 상기 제1 도전층은 상기 표시 영역의 상기 커패시터의 제1 전극을 포함하는 표시 장치.
  23. 제19 항에 있어서,
    상기 제2 패드 도전 패턴의 상기 표면의 상기 철부는 상기 제1 패드 도전 패턴에 중첩하고, 상기 제2 패드 도전 패턴의 상기 표면의 상기 요부는 상기 제1 패드 도전 패턴이 배치되지 않은 영역에 중첩하는 표시 장치.
  24. 제19 항에 있어서,
    상기 절연층의 표면은 상기 복수의 제1 패드 도전 패턴에 의한 단차를 컨포말하게 반영하고, 상기 제2 패드 도전 패턴의 상기 표면의 상기 요철은 상기 절연층의 표면이 컨포말하게 반영된 것인 표시 장치.
  25. 제24 항에 있어서,
    상기 절연층은 무기 절연 물질을 포함하는 표시 장치.
  26. 제23 항에 있어서,
    상기 복수의 제1 패드 도전 패턴과 상기 제2 패드 도전 패턴은 서로 다른 물질을 포함하는 표시 장치.
  27. 제26 항에 있어서,
    상기 복수의 제1 패드 도전 패턴은 몰리브덴을 포함하고, 상기 제2 패드 도전 패턴은 알루미늄을 포함하는 표시 장치.
  28. 제24 항에 있어서,
    상기 절연층은 표면에 요철을 포함하되, 상기 제2 패드 도전 패턴의 철부의 폭은 두께 방향으로 그에 대응하는 상기 절연층의 철부의 폭보다 크고, 상기 절연층의 철부의 폭은 두께 방향으로 그에 대응하는 상기 제1 패드 도전 패턴의 폭보다 큰 표시 장치.
  29. 제28 항에 있어서,
    상기 제2 패드 도전 패턴의 상기 요부의 폭은 두께 방향으로 그에 대응하는 상기 절연층의 요부의 폭보다 작고, 상기 절연층의 요부의 폭은 두께 방향으로 그에 대응하는 상기 제1 패드 도전 패턴의 비배치 공간의 폭보다 작은 표시 장치.

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109459895B (zh) * 2018-12-13 2021-05-14 厦门天马微电子有限公司 显示面板和显示装置
KR20200102622A (ko) 2019-02-21 2020-09-01 삼성디스플레이 주식회사 표시 장치
KR20200107018A (ko) 2019-03-05 2020-09-16 삼성디스플레이 주식회사 표시 장치
CN110462830B (zh) * 2019-06-27 2022-12-06 京东方科技集团股份有限公司 显示基板及其制备方法、显示面板和显示装置
CN112327073B (zh) * 2020-10-09 2022-11-01 武汉华星光电半导体显示技术有限公司 一种柔性屏测试设备及柔性屏测试方法
CN112951849B (zh) * 2021-02-10 2023-03-28 武汉华星光电半导体显示技术有限公司 显示面板及其制备方法
CN114531774A (zh) * 2022-02-21 2022-05-24 京东方科技集团股份有限公司 一种柔性电路板、制作方法和显示装置
WO2024192676A1 (zh) * 2023-03-21 2024-09-26 京东方科技集团股份有限公司 电路板、显示装置和电路板的制作方法

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100859464B1 (ko) * 2000-12-29 2008-09-23 엘지디스플레이 주식회사 디지털 엑스레이 검출기용 박막트랜지스터 어레이 패널 및 그 제조방법
KR100813019B1 (ko) 2001-10-19 2008-03-13 삼성전자주식회사 표시기판 및 이를 갖는 액정표시장치
KR100742376B1 (ko) * 2005-09-30 2007-07-24 삼성에스디아이 주식회사 패드부 및 그 제조 방법
JP2009054833A (ja) * 2007-08-28 2009-03-12 Seiko Epson Corp 電子デバイスとその製造方法、電気光学装置および電子機器
KR20100073924A (ko) * 2008-12-23 2010-07-01 제일모직주식회사 평판 디스플레이용 전극 구조체
JP5470894B2 (ja) * 2009-02-18 2014-04-16 セイコーエプソン株式会社 電気光学装置及び電子機器
JP5500712B2 (ja) * 2009-09-02 2014-05-21 株式会社ジャパンディスプレイ 液晶表示パネル
KR101744784B1 (ko) 2010-11-18 2017-06-09 삼성디스플레이 주식회사 터치 스크린 패널 일체형 평판표시장치
KR101764272B1 (ko) * 2010-12-02 2017-08-16 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
KR101822012B1 (ko) * 2010-12-07 2018-01-26 삼성디스플레이 주식회사 유기전계발광 표시 장치 및 그 제조 방법
JP2012212522A (ja) * 2011-03-30 2012-11-01 Dainippon Printing Co Ltd 電子素子用積層基板、電子素子、有機エレクトロルミネッセンス表示装置、電子ペーパー、および電子素子用積層基板の製造方法
DE102012105749A1 (de) * 2012-06-29 2014-01-02 Hochland Se Verfahren zum Separieren von Portionen einer Lebensmittelmasse
KR102038075B1 (ko) * 2012-12-14 2019-10-30 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조방법
KR102137474B1 (ko) * 2013-10-18 2020-07-27 삼성디스플레이 주식회사 패드 전극 구조물 및 상기 패드 전극 구조물을 포함하는 유기 발광 표시 장치
US10255863B2 (en) * 2014-04-02 2019-04-09 Samsung Display Co., Ltd. Display panel having a first region, a second region, and a third region between the first and second regions and including a drive portion on the third region
KR102271659B1 (ko) * 2014-08-29 2021-06-30 엘지디스플레이 주식회사 터치 패널 내장형 유기 발광 표시 장치
KR102232693B1 (ko) * 2014-10-17 2021-03-29 삼성디스플레이 주식회사 플렉서블 디스플레이 장치
KR102275190B1 (ko) * 2015-04-20 2021-07-12 삼성디스플레이 주식회사 표시 장치
US20170222207A1 (en) 2016-02-03 2017-08-03 Boston-Power, Inc. Battery Cell Connector, Interconnect Board And Battery Block System
JP6486291B2 (ja) 2016-02-24 2019-03-20 株式会社ジャパンディスプレイ 表示装置の製造方法、及び、表示装置
JP6663249B2 (ja) 2016-02-26 2020-03-11 株式会社ジャパンディスプレイ 表示装置
KR102514411B1 (ko) * 2016-03-31 2023-03-28 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법
KR102625286B1 (ko) 2016-04-22 2024-01-17 삼성디스플레이 주식회사 플렉서블 표시장치
KR102560703B1 (ko) 2016-04-29 2023-07-28 삼성디스플레이 주식회사 디스플레이 장치
US10510821B2 (en) * 2016-06-10 2019-12-17 Innovation Counsel Llp Display device
KR102654925B1 (ko) 2016-06-21 2024-04-05 삼성디스플레이 주식회사 디스플레이 장치 및 이의 제조 방법
KR102666884B1 (ko) * 2016-07-15 2024-05-17 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR101951939B1 (ko) * 2016-08-26 2019-02-25 엘지디스플레이 주식회사 표시장치
KR102664048B1 (ko) 2016-08-30 2024-05-16 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20180025431A (ko) 2016-08-30 2018-03-09 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102649645B1 (ko) * 2016-09-23 2024-03-22 삼성디스플레이 주식회사 표시 장치
KR20180066945A (ko) * 2016-12-09 2018-06-20 삼성디스플레이 주식회사 표시 장치
KR20180070774A (ko) * 2016-12-16 2018-06-27 삼성디스플레이 주식회사 기판, 전자 장치 및 이를 구비하는 표시 장치
KR102342822B1 (ko) * 2017-07-14 2021-12-23 삼성디스플레이 주식회사 표시 장치
KR102406966B1 (ko) * 2017-11-28 2022-06-08 엘지디스플레이 주식회사 Oled 조명 장치
JP2019101128A (ja) * 2017-11-30 2019-06-24 株式会社ジャパンディスプレイ 表示装置、及び表示装置の製造方法
KR102504134B1 (ko) * 2018-02-27 2023-02-28 삼성디스플레이 주식회사 디스플레이 장치
US10546912B2 (en) * 2018-04-19 2020-01-28 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Display panel and display device
KR102511074B1 (ko) * 2018-05-10 2023-03-16 삼성디스플레이 주식회사 표시 장치

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