KR100642765B1 - 하이브리드 범프를 포함하는 미세전자소자칩, 이의패키지, 이를 포함하는 액정디스플레이장치 및 이러한미세전자소자칩의 제조방법 - Google Patents

하이브리드 범프를 포함하는 미세전자소자칩, 이의패키지, 이를 포함하는 액정디스플레이장치 및 이러한미세전자소자칩의 제조방법 Download PDF

Info

Publication number
KR100642765B1
KR100642765B1 KR1020040073801A KR20040073801A KR100642765B1 KR 100642765 B1 KR100642765 B1 KR 100642765B1 KR 1020040073801 A KR1020040073801 A KR 1020040073801A KR 20040073801 A KR20040073801 A KR 20040073801A KR 100642765 B1 KR100642765 B1 KR 100642765B1
Authority
KR
South Korea
Prior art keywords
bump
microelectronic device
chip
gold
layer
Prior art date
Application number
KR1020040073801A
Other languages
English (en)
Other versions
KR20060024928A (ko
Inventor
박형건
장우진
김영호
문태성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040073801A priority Critical patent/KR100642765B1/ko
Priority to JP2005265758A priority patent/JP4773167B2/ja
Priority to DE102005045661A priority patent/DE102005045661B4/de
Priority to US11/226,797 priority patent/US7282801B2/en
Priority to CNB2005101039194A priority patent/CN100479140C/zh
Publication of KR20060024928A publication Critical patent/KR20060024928A/ko
Application granted granted Critical
Publication of KR100642765B1 publication Critical patent/KR100642765B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

EDS 테스트에서 프로브 팁에 이물질이 발생하지 않는 하이브리드 범프를 포함하는 미세전자소자칩이 제공된다. 미세전자소자칩은 기판 상에 형성된 미세전자소자와 연결되고, 미세전자소자와 칩 외부간의 전기적인 콘택이 이루어지는 칩 패드와, 칩 패드 상에 형성되고, 적어도 2층 이상의 복합막으로 구성된 범프를 포함한다.
시안금, 비시안금, 범프, 칩

Description

하이브리드 범프를 포함하는 미세전자소자칩, 이의 패키지, 이를 포함하는 액정디스플레이장치 및 이러한 미세전자소자칩의 제조방법{Microelectronic device chip including hybrid bump, package thereof, LCD apparatus having the same and method for fabricating the microelectronic device chip}
도 1 내지 도 8은 본 발명의 일 실시예에 따른 LDI 칩의 제조방법을 나타낸 단면도들이다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 의한 LDI 칩 상에 형성된 하이브리드 금 범프를 나타낸 SEM 사진들이다.
도 10은 본 발명의 일 실시예에 의한 하이브리드 금 범프의 XRD 피크를 나타낸 그래프이다.
도 11은 EDS 테스트 공정을 거친 후 프로브 팁의 오염정도를 나타내는 프로브 팁의 표면을 나타내는 SEM 사진이다.
도 12는 본 발명의 다른 실시예에 따른 LDI 칩의 제조방법을 나타낸 단면도들이다.
도 13a는 본 발명의 일 실시예에 따른 LDI 칩이 COG방식으로 실장된 LCD 패널 어셈블리의 평면도이다.
도 13b는 도 13a의 B-B'선을 따라 자른 단면도이다.
도 14은 본 발명의 다양한 실시예들에 따른 LDI 칩이 실장되는 테이프 배선 기판의 평면도이다.
도 15는 본 발명의 일 실시예에 따른 LDI 칩이 실장된 TCP 패키지의 단면도이다.
도 16는 본 발명의 일 실시예에 따른 LDI 칩이 실장된 COF 패키지의 단면도이다.
도 17은 본 발명의 실시예들에 따른 LDI 칩이 COF 패키지 형태로 실장된 LCD 패널 어셈블리의 개략도이다.
(도면의 주요부분에 대한 부호의 설명)
100: 기판 110: 칩 패드
120: 패시베이션층 130: 범프 하부 도전층
140: 비도전막 142: 비도전막 패턴
150: 시안금 도금층 160: 비시안금 도금층
170: 하이브리드 금 범프 200: LDI 칩
300: 액정 디스플레이 장치 310: TFT 패널
320: 컬러필터 패널 325: LCD 패널 어셈블리
330: 가요성 기판 335: PCB
340: 데이터 라인 345: 게이트 구동신호 전송라인
350: 게이트 라인 355: 게이트 구동신호 전송라인
360: 패드 370: ACF
372: 접착 필름 374: 도전성 입자
400: 테이프 배선 기판 410: 플렉서블 필름
420: 배선 425: 윈도우
430: 솔더레지스트 440: 사용자 영역
450: 레진
본 발명은 하이브리드 범프를 포함하는 미세전자소자칩, 이의 패키지, 이를 포함하는 액정디스플레이장치 및 이러한 미세전자소자칩의 제조방법에 관한 것이다.
정보통신과 컴퓨터 산업의 급속한 발전 및 휴대화에 따라 휴대 전화, 휴대 정보 단말기, LCD 장치 등의 평판디스플레이 장치, 노트북형 컴퓨터 등의 전자 기기에서의 소형화, 박형화, 경량화가 진전되고 있다. 이에 따라, 이들 기기에 실장되는 칩의 경박단소화가 동시에 진행되고 있다. 경박단소화된 칩의 패키지 및 외부 전자 기기에의 접속 수단으로 도전성 범프가 널리 적용되고 있다.
최근 도전성 범프를 전해도금법에 의해 형성하는 경우, 비시안(Non-cyan Au)계열의 도금액을 주로 사용하고 있다. 이전에 시안(Cyan)계열의 도금액을 사용하였으나, 최근 비시안계열의 도금액을 주로 사용하고 있다. KAu(CN)2를 포함하는 시안 계열의 도금액을 사용하는 것에 비해 Na3Au(SO3)2를 포함하는 비시안계열의 도금액을 사용하여 도전성 범프를 형성하는 경우, 완성된 범프의 표면이 거칠지 않고 치밀한 조직으로 구성되어 후속하는 결합작업에 용이하며, HCN과 같은 유해가스가 발생되지 않기 때문에 환경오염의 문제가 줄어들고 안전한 작업환경을 조성할 수 있다.
일반적으로, 미세전자소자가 형성된 칩에 대하여 전기적 테스트를 실시하는데, 이를 EDS(Electrical Die Sorting) 테스트라고 한다. 즉, EDS 테스트는 웨이퍼 상에 형성된 미세전자소자에 전기적 테스트를 하기 위해, 미세전자소자와 전기적으로 연결된 도전성 범프에 프로브 팁(Probe tip)을 접촉시킨 후 프로브 팁을 통하여 미세전자소자에 전기신호를 전달함으로써 칩이 정상인지 불량인지를 검사하는 것이다.
비시안계열의 도금액을 이용하여 형성한 도전성 범프를 채택할 경우 도전성 범프로부터 발생한 이물질이 프로브 팁에 묻어서 테스트 전기신호의 오류가 종종 발생한다. 이러한 프로브 팁에 묻어 있는 이물질은 실제 정상적으로 동작하는 칩에 대해서도 단락(Short) 또는 단선(Open)되었다는 테스트 결과를 출력하거나, 프로브 팁과 도전성 범프 간의 접촉저항(Contact resistance)을 변화시킴으로써 잘못된 테스트 결과를 출력하는 문제를 일으킨다.
이를 해결하기 위하여 칩들을 테스트할 때 프로브 팁을 세정해야 하는데, 일반적으로 20-50개의 칩들을 테스트할 때마다 프로브 팁의 세정공정을 거쳐야 한다. 이 경우 프로브 팁의 마모로 인하여 제조원가가 상승하게 되며, 프로브 팁의 세정 공정이 추가됨으로써 EDS 공정의 작업시간이 늘어나게되어 전체 수율이 떨어지는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, EDS 테스트에서 프로브 팁에 이물질이 발생하지 않는 하이브리드 범프를 포함하는 미세전자소자칩을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 이러한 미세전자소자칩을 포함하는 패키지를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 이러한 미세전자소자칩을 포함하는 액정디스플레이 장치를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 이러한 미세전자소자칩의 제조방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해되어질 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 미세전자소자칩은 기판 상에 형성된 미세전자소자와 연결되고, 상기 미세전자소자와 칩 외부간의 전기적인 콘택이 이루어지는 칩 패드와, 상기 칩 패드 상에 형성되고, 적어도 2층 이상의 복합막으로 구성된 범프를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 미세전자소자칩은 기판 상에 형성된 미세전자소자와 연결되고, 상기 미세전자소자와 칩 외부간의 전기적인 콘택이 이루어지는 칩 패드와, 상기 미세전자소자를 보호하고 상기 칩 패드를 노출시키는 패시베이션층과, 상기 패시베이션층에 의해 노출된 상기 칩 패드 상에 형성되고, 적어도 2층 이상의 복합막으로 구성된 범프와, 상기 칩 패드와 범프 사이에 형성되고, 상기 칩 패드와 범프 간의 상호 확산을 방지하고 상호 접착을 돕는 범프 하부 도전층을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 패키지는 이러한 미세전자소자칩과, 외부 접속 단자와 내부 접속 단자로 구성된 배선을 포함하고, 상기 미세전자소자칩의 상기 범프와 상기 내부 접속 단자가 전기적으로 접속하는 테이프 배선 기판을 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 액정디스플레이장치는, 미세전자소자칩과의 접속을 위한 배선이 형성되는 있는 액정표시패널어셈블리와, 이러한 미세전자소자칩을 포함하고, 상기 배선과 상기 미세전자소자칩의 상기 범프가 전기적으로 접속한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 미세전자소자칩의 제조방법은 (a) 기판 상에 형성된 미세전자소자와 연결되고, 상기 미세전자소자와 칩 외부간의 전기적인 콘택이 이루어지는 칩 패드를 준비하는 단계와, (b) 상기 칩 패드 상에 적어도 2층 이상의 복합막으로 구성된 범프를 형성하는 단계를 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 미세전자소자칩의 제조방법은 (a) 칩 패드를 노출시키는 패시베이션층을 형성하는 단계와, (b) 상기 (a) 단계의 결과물 상에 범프 하부 도전층을 형성하는 단계와, (c) 상기 범프 하부 도전층 상에 범프가 형성될 영역을 한정하는 비도전막 패턴을 형성하는 단계와, (d) 상기 비도전막 패턴을 마스크로 하여, 상기 범프 하부 도전층 상에 적어도 2층 이상의 복합막으로 구성된 범프를 형성하는 단계와, (e) 상기 비도전막 패턴을 제거하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 바람직한 실시예들은 첨부 도면들을 참조함으로써 가장 잘 이해될 수 있을 것이다. 이하 실시예들에서는 미세전자소자칩(이하, 칩)으로 칩 외부와 접속하는 범프가 많아서 더욱 범프 특성이 문제가 되는 되는 LDI(LCD Driver Integrated circuit) 칩을 예로 들어 설명한다.
이하, 도 1 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 하이브리드 금 범프 구조를 포함하는 LDI 칩을 제조하는 방법을 설명한다. 도 1 내지 도 8은 본 발명의 일 실시예에 따른 LDI 칩의 제조방법을 나타낸 단면도들이다.
도 1을 참조하면, 웨이퍼 상태의 기판(100)을 준비한다. 이 기판(100) 상에는 미세전자소자들(미도시)이 형성되어 있고, 미세전자소자들과 연결되고 최상층 배선으로 이루어진 칩 패드(110)가 형성되어 있다. 여기서, 칩 패드(110)에는 미세전자소자들과 칩 외부간의 전기적인 콘택이 이루어진다. 그리고, 칩 패드(110)는 전도성 물질을 사용하여 형성할 수 있고, 예컨대 금속물질을 사용할 수 있고, 더욱 바람직하게는 알루미늄 또는 구리를 사용하여 형성할 수 있다.
이러한 미세전자소자를 보호하고 칩 패드(110)를 노출시키는 패시베이션층(120)을 웨이퍼 상태의 기판(100)에 형성한다. 칩 패드(110)에서 칩 외부와 전기적 콘택이 이루어지기 위해서는 패시베이션층(120)은 칩 패드(110) 상부에 소정의 개구부를 가지는 것이 바람직하다. 패시베이션층(120) 내의 개구부는 마스크를 사용하여 사진 식각 공정으로 패터닝하여 형성할 수 있다.
이어서, 도 2에 도시된 바와 같이 패시베이션층(120)이 형성된 기판(100) 상에 범프 하부 도전층(130)을 형성한다. 범프 하부 도전층(130)은 알루미늄 또는 구리 칩 패드(110) 상에 외부와의 전기적인 커뮤니케이션 통로로 사용되는 범프(예컨대, 하이브리드 금 범프)를 직접 형성하기 어렵기 때문에 형성한다. 또한, 범프 하부 도전층(130)은 칩 패드(110)와 상부 배선 간의 상호 확산을 방지하는 역할을 할 수도 있다. 따라서, 범프 하부 도전층(130)은 칩 패드(110)와 패시베이션층(120)과 의 접착력이 좋고, 칩 패드(110)와의 전기 저항이 낮고, 기판(100)에 작용하는 스트레스를 최소화할 수 있고, 확산방지막으로서의 기능을 가지고 있는 것이 바람직하다. 그러므로, 범프 하부 도전층(130)은 TiW, Cr, Cu, Ti, Ni, NiV, Pd, Cr/Cu, TiW/Cu, TiW/Au 또는 NiV/Cu을 증발법, 스퍼터링법, 전해도금법 또는 무전해도금법을 이용하여 형성한다. 제조공정의 편의성과 재료의 안정성 등을 고려하여, 본 발명의 일 실시예는 스퍼터링법을 통하여 TiW와 Au를 순차적으로 증착하여, TiW/Au 구조를 가지는 범프 하부 도전층(130)을 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않는다. 다양한 재료와 공정을 통하여 칩 패드(110)와 범프 간의 상호 확산을 방지하고 상호 접착을 도울 수 있는 범프 하부 도전층(130)을 선택할 수 있다. 여기서, TiW층은 칩 패드(110)와 상부 배선 간의 확산 방지막으로서의 역할을 할 수 있다. 그리고, Au층은 칩 패드(110)와 범프 간의 접착력을 높여주고, 후속하는 상부 배선을 형성하기 위한 전해도금공정에서 시드층(Seed layer)로서의 역할을 할 수 있다.
본 발명의 일 실시예에 있어서, 범프 하부 도전층(130)은 0.01-1um 두께로 형성할 수 있다. 범프 하부 도전층(130)이 지나치게 얇으면 그 기능을 제대로 수행할 수 없고, 범프 하부 도전층(130)이 지나치게 두꺼우면 전기 저항이 커질 수 있기 때문이다. 예를 들어, 범프 하부 도전층(130)으로 TiW를 0.005-0.5um 두께로, Au를 0.005-0.5um 두께로 형성할 수 있다.
이어서, 도 3에 도시된 바와 같이, 범프 하부 도전층(130)이 형성된 기판(100) 상에 비도전막(140)을 형성한다. 여기서, 비도전막(140)으로는, 후속하는 하 이브리드 금 범프를 형성하기 위한 전해도금공정(도 5 및 도 6 참조)에서 범프 하부 도전층(130)에 흐르는 전류를 방해하여 범프가 형성될 영역을 제외한 범프 하부 도전층(130) 상에 도금되는 것을 방지하는 역할을 할 수 있는 절연물질이면 그 적용이 가능하다. 비도전막(140)과 범프 하부 도전층(130)과의 접착력 및 비도전막(140)에 대한 패터닝(Patterning)의 편리성 등을 고려하여, 비도전막(140)으로는 포토레지스트(Photo resist) 등을 사용하는 것이 바람직하다. 비도전막(140)은 무전해도금법(Electroless plating), 스퍼터링법(Sputtering), 진공증착법(Evaporation), 스핀코팅법(Spin-coating), 롤코팅법(Roll-coating), 슬릿다이법(Slit-die or slot die) 등으로 형성할 수 있다. 본 발명의 일 실시예에 있어서 비도전막(140)으로 포토레지스트를 사용하는 경우 비도전막(140)은 스핀코팅법(Spin-coating), 롤코팅법(Roll-coating), 슬릿다이법(Slit-die or slot die)에 의해 형성될 수 있다. 비도전막(140)은 파지티브(Positive) 포토레지스트 또는 네거티브(Negative) 포토레지스트를 사용할 수 있고, 포토레지스트의 도포 두께는 포토레지스트의 특성에 따라 변할 수 있다. 포토레지스트를 도포한 후에는 솔벤트(Solvent) 성분을 제거하기 위해 포토레지스트를 핫 플레이트(Hot plate)에서 소프트 베이크(Soft bake)를 수행하여 경화한다. 경화된 포토레지스트는 노광원과 패턴이 형성되어 있는 마스크(Mask)를 이용하여 선택적으로 노광 공정을 수행하고, 광이 조사된 영역과 조사되지 않은 영역을 구별하기 위하여 핫 플레이트에서 하드 베이크(Hard bake)를 수행하여 열경화한다.
도 4를 참조하면, 비도전막(140)을 범프 하부 도전층(130) 상에 형성한 후, 사진 식각 공정을 거쳐서 비도전막(140)을 패터닝하여 하이브리드 금 범프(도 6의 170 참고)가 형성될 영역을 한정하는 비도전막 패턴(142)을 형성한다. 도 4에 도시된 바와 같이, 하이브리드 금 범프(도 6의 170 참고)가 형성될 영역은 칩 패드(110) 상에 위치하는 것이 바람직하다.
이와 같이, 포토레지스트에 의한 비도전막 패턴(142)을 형성한 후, 범프 하부 도전층(130) 상에 잔존하는 유기물인 포토레지스트를 제거하기 위해 O2 플라즈마를 이용하여 에슁(Ashing)을 한다. 후속하는 범프 형성을 위한 전해도금공정을 위하여 O2 에슁공정을 통하여 범프 하부 도전층(130)이 친수성을 가지게 한다.
계속해서, 도 5 및 도 6을 참조하면, 비도전막 패턴(142)에 의해 노출된 범프 하부 도전층(130) 상에 하이브리드 금 범프(Hybrid Au bump)(170)를 형성한다. 우선, 도 5에 도시된 바와 같이, 비도전막 패턴(142)에 의해 노출된 범프 하부 도전층(130) 상에 시안금(Cyan Au) 도금층(150)을 전해도금법에 의해 형성한다. 여기서, 시안금 도금층(150)을 형성하기 위한 도금액으로는 KAu(CN)2를 포함하는 시안계열의 도금액을 사용할 수 있다. 그리고, 기판(100)을 세정용액으로 세정한다. 이어서, 도 6에 도시된 바와 같이, 시안금 도금층(150) 상에 비시안금(Non-cyan Au) 도금층(160)을 전해도금법에 의해 형성한다. 여기서, 비시안금 도금층(160)을 형성하기 위한 도금액으로는 Na3Au(SO3)2를 포함하는 비시안계열의 도금액을 사용할 수 있다.
본 발명의 일 실시예에 의한 하이브리드 금 범프(170)는 시안금 도금층(150) 과 비시안금 도금층(160)이 적층된 구조를 가진다. 종래 기술에 의해 시안금 도금층만을 이용하여 금 범프를 제조한 경우에는, 완성된 범프의 표면이 거칠고 조직이 엉성하여 후속하는 결합작업이 용이하지 못하고, 환경오염 등의 문제가 있었다. 또한, 종래 기술에 의해 비시안금 도금층만을 이용하여 금 범프를 제조한 경우에는, 금 범프로부터 이물질이 발생하여 후속하는 EDS(Electrical Die Sorting) 테스트 공정에서 프로브 팁(Probe tip)을 쉽게 오염시키는 문제가 있었다. 하지만, 본 발명에 의한 하이브리드 금 범프(170)는 EDS 테스트 공정에서 거의 프로브 팁을 오염시키지 않는다. 또, 매끈하고 치밀한 조직의 범프 표면을 가진다. 나아가, 시안금 도금층만을 사용하는 경우에 비해 상대적으로 환경오염을 줄일 수 있는 효과가 있다. 또한, 하이브리드 금 범프(170)를 구성하는 시안금 도금층(150)과 비시안금 도금층(160)을 번갈아가면 도금하여 형성하여도, 각 도금층의 특성을 저하되지 않는다. 이는 시안계열의 도금액과 비시안계열의 도금액을 번갈아가며 사용하여 도금하는 경우에도, 비도전막 패턴(142)에 도금액이 거의 흡수되지 않아서 다른 도금액을 오염시키지 않음을 알 수 있다. 또한, 이러한 과정에서 비도전막 패턴(142)은 거의 손상을 받지 않음을 알 수 있다. 구체적인 본 발명의 작용 및 효과에 대해서는 후술하도록 한다.
도 6을 참조하면, 본 발명의 일 실시예에 의한 하이브리드 금 범프(170)는 1-20um의 두께(t)로 형성하는 것이 바람직하다. 이 때, 하이브리드 금 범프(170)와 범프 하부 도전층(130)의 전체 두께는 칩 외부와의 전기적인 커뮤니케이션이 원활히 일어날 수 있는 범위내에서 가능한 얇게 형성하는 것이 제조 시간과 비용을 최 소화할 수 있으므로 바람직하다. 앞서 설명한 바와 같이 범프 하부 도전층(130)은 두께가 0.01-1um이고, 하이브리드 금 범프(170)는 두께(t)가 1-20um로 형성하는 것이 바람직하다. LDI 칩의 경우에는 TiW/Au으로 이루어진 범프 하부 도전층(130)과 Au 또는 Au합금으로 이루어진 하이브리드 금 범프(170)의 조합이 용이하게 적용될 수 있다.
하이브리드 금 범프(170)는 시안금 도금층(150)과 비시안금 도금층(160)으로 이루어져 있는데, 후속하는 열처리 공정을 통하여 시안금 도금층(150)과 비시안금 도금층(160)이 결합하여 새로운 결정구조를 가지기 위해서 각각 최소한으로 필요한 두께가 있다. 즉, 본 발명에서 시안금 도금층(150)의 두께(t1) 및 비시안금 도금층(160)의 두께(t2)는 각각 0.5um 이상으로 형성할 수 있다. 나아가, 각각 1um 이상으로 형성할 수 있다.
이어서, 도 7에 도시된 바와 같이, 비도전막 패턴(142)을 에슁과 스트리핑 공정에 의해 제거한다.
그리고, 도 8에 도시된 바와 같이, 하이브리드 금 범프(170)의 모양대로 범프 하부 도전층(130)을 식각하여 LDI 칩(200)을 완성한다. 본 발명의 일 실시예에 있어서, 범프 하부 도전층(130)은 습식 식각을 통하여 식각할 수 있다. 예를 들어, TiW/Au 구조를 가지는 범프 하부 도전층(130)일 경우, 1HCl : 3HNO3 : 5순수의 식각액을 사용하여 약 23℃에서 Au을 식각할 수 있고, 진한 과산화수소 용액을 이용하여 약 70℃에서 TiW를 식각할 수 있다. 계속해서, LDI 칩(200)을 열처리한다. 이러한 열처리 공정는 산소 또는 수소 분위기 하에서 250-360℃의 온도에서 수행한다. 바람직하게는, LDI 칩(200)의 열처리는 질소 분위기에서 약 280℃의 온도에서 수행하는 것이 적절하다.
그 후, 웨이퍼 상태의 기판(100)을 절단하여 개별적인 LDI 칩을 낱개로 분리하는 공정을 수행한다. 얻어진 개별 LDI칩들은 COG, COF, TCP 등의 다양한 실장 방식으로 실장된다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 의한 LDI 칩 상에 형성된 하이브리드 금 범프(170)를 나타낸 SEM(Scanning Electron Microscope) 사진들이다. 도 9a는 직육면체 모양의 하이브리드 금 범프(170)를 사선방향에서 찍은 SEM 사진이다. 도 9a에서 B부분은 하이브리드 금 범프(170)의 상면을 나타내고, A부분은 하이브리드 금 범프(170)의 측벽을 나타낸다. 도 9b는 도 9a의 하이브리드 금 범프(170)의 측벽 A부분을 확대한 SEM 사진이다. 도 9b에 도시된 바와 같이, 하이브리드 금 범프(170)를 구성하는 시안금 도금층(150)과 비시안금 도금층(160)의 경계(C)가 나타난다. 도 9c는 도 9b의 하이브리드 금 범프(170)의 측벽 A부분을 더욱 확대한 SEM 사진으로서, 시안금 도금층(150)과 비시안금 도금층(160)의 경계(C)가 명확히 드러남을 알 수 있다.
도 10은 본 발명의 일 실시예에 의한 하이브리드 금 범프의 XRD(X-Ray diffraction) 피크(Peak)를 나타낸 그래프이다. 본 실시예에 사용된 하이브리드 금 범프는 시안금 도금층(3um)과 비시안금 도금층(14um)을 적층한 구조를 가진다. 도 10은 본 발명의 일 실시예에 의한 하이브리드 금 범프와, 비교 대상인 단일 시안금 도금층으로 구성된 금 범프(이하, 단일 시안금 범프) 및 단일 비시안금 도금층으로 구성된 금 범프(이하, 단일 비시안금 범프)에 대하여, 열처리를 전후로 하여 XRD 피크를 측정한 결과이다.
이하, 도 10을 참조하여 하이브리드 금 범프, 단일 시안금 범프 및 단일 비시안금 범프의 결정구조를 설명한다.
단일 시안금 범프의 경우, 열처리 전후로 금 (111) 결정면과 금 (200) 결정면에 대하여 XRD 피크가 있으나 거의 미미함을 알 수 있다. 즉, 단일 시안금 범프의 결정구조는 열처리 전후로 거의 결정성이 매우 약한 것을 알 수 있다(도 10의 단일 시안금 부분 참조). 또한, 단일 비시안금 범프의 경우, 열처리 전에는 금 (111) 결정이 지배적이지만, 열처리 후에는 금 (111) 결정이 거의 사라지고 금 (200) 결정으로 변하는 것을 알 수 있다(도 10의 단일 비시안 부분 참조). 여기서, 본 발명의 일 실시예에 의한 하이브리드 금 범프에서 표면에 위치하는 비시안금 도금층의 열처리 전의 결정구조를 살펴보면, 금 (111) 피크가 나타나지만 단일 비시안금 범프와 비교하여 강도(Intensity)가 상대적으로 작게 나타난다(도 10의 하이브리드 금 부분 참조). 따라서, 열처리 전의 하이브리드 금 범프는 단일 비시안금 범프와 마찬가지로 금 (111) 결정이 지배적이지만 상대적으로 단일 비시안금 범프에 비해 결정성이 낮음을 알 수 있다. 또한, 하이브리드 금 범프의 열처리 후의 결정구조를 살펴보면, 금 (111) 결정이 거의 사라지고 금 (200) 결정으로 변하는 것을 알 수 있다(도 10의 하이브리드 금 부분 참조). 다만, 단일 비시안금 범프와 비교하여 강도가 상대적으로 높다. 따라서, 열처리 후의 하이브리드 금 범프는 단일 비시안금 범프와 마찬가지로 금 (200) 결정이 지배적이지만 상대적으로 단일 비시 안금 범프에 비해 결정성이 높은 것을 알 수 있다.
이와 같이, 본 발명의 일 실시예에 의한 하이브리드 금 범프의 XRD 피크를 살펴보면, 시안금 도금층(150)과 비시안금 도금층(160)를 적층하여 하이브리드 금 범프(170)를 형성할 때부터 하이브리드 금 범프(170)를 구성하는 비시안금 도금층(160)의 결정구조가 단일 비시안금 범프와 결정화 정도에서 차이가 있음을 알 수 있다. 또한, 이러한 하이브리드 금 범프(170)에 열처리를 가한 후에도, 하이브리드 금 범프(170)를 구성하는 비시안금 도금층(160)의 결정구조가 단일 비시안금 범프와 결정화 정도에서 차이가 있음을 알 수 있다. 이와 같이, 본 발명의 일 실시예에 의한 하이브리드 금 범프(170)는, 시안금 도금층(150)과 비시안금 도금층(160)이 단순히 적층된 구조를 가지는 것이 아니라, 두 층이 형성되거나 열처리되는 과정에서 서로의 결정구조에 영향을 주어서 후속하는 EDS 테스트 공정에서 프로브 팁을 오염시키는 문제를 방지하는 역할을 한다.
도 11은 EDS 테스트 공정을 거친 후 프로브 팁의 오염정도를 나타내는 프로브 팁의 표면을 나타내는 SEM 사진이다. 본 실시예에 사용된 하이브리드 금 범프는 시안금 도금층과 비시안금 도금층을 적층한 구조를 가진다. 도 11은 본 발명의 일 실시예에 의한 하이브리드 금 범프와, 단일 시안금 범프와, 단일 비시안금 범프에 대하여, 500회의 EDS 테스트를 거친 후의 프로브 팁의 표면을 찍은 SEM 사진이다. 도 11을 참조하면, 종래 기술에 의한 단일 시안금 범프의 경우 EDS 테스트에 의해 프로브 팁이 거의 오염되지는 않지만, 전술한 환경오염이나 위험한 작업환경 등과 같은 문제를 가지고 있다. 종래 기술에 의한 단일 비시안금 범프의 경우 단일 시안 금 범프와 같은 문제점은 없으나 EDS 테스트에 의해 프로브 팁이 심각하게 오염되는 문제를 가지고 있다. 이에 반해, 본 발명의 일 실시예에 의한 하이브리드 금 범프는 도 11에 도시된 바와 같이 500회 이상의 EDS 테스트에 의해서도 프로브 팁이 거의 오염되지 않으며, 시안금 범프에 비해 환경오염이나 위험한 작업환경에 관한 문제를 거의 해결할 수 있다.
이상, 본 발명의 일 실시예에 의한 LDI 칩의 제조방법에서는 시안금 도금층(150)이 형성되고 그 위에 비시안금 도금층(160)이 적층된 구조를 가지는 하이브리드 금 범프(170)의 경우를 설명하였으나, 경우에 따라서는 도 12에 도시된 바와 같이 비시안금 도금층(160)이 먼저 형성되고 나중에 시안금 도금층(150)이 적층된 하이브리드 금 범프(170')를 사용할 수도 있음은 물론이다. 즉, 본 발명에 사용되는 하이브리드 금 범프(170)는 그 적층순서에 한정되지 않는데, 열처리 과정 동안 결정성의 변화를 통하여 새로운 결정성을 가지는 시안금 도금층(150)과 비시안금 도금층(160)의 합금에 의해 하이브리드 금 범프(170)의 물성이 정의되기 때문이다. 마찬가지로, 본 발명은 하나의 시안금 도금층(150)과 하나의 비시안금 도금층(160)이 적층된 구조를 가지는 하이브리드 금 범프(170)에 한정되지 않으며, 본 발명은 하나 이상의 시안금 도금층(150)과 하나 이상의 비시안금 도금층(160)이 교대로 적층된 구조를 가지는 하이브리드 금 범프(170)에도 적용이 가능함은 물론이다.
표 1은 본 발명의 실시예들에 있어서, 다양한 구조를 가지는 하이브리드 금 범프의 EDS 테스트 결과를 나타낸 것이다. 표 1은 각 실시예마다 총 685개의 다이(Die)에 대하여 EDS 테스트를 한 후 프로브 팁의 오염에 의해 개방 불량(Open fail)된 다이의 수를 나타낸다. 이하, 표 1을 참조하여 하이브리드 금 범프의 EDS 테스트 결과를 설명한다.
종류 구조 열처리 조건 개방 불량인 다이 수(Bin20)
실험예1 C(13)/N(2) N2, 280℃ 0
실험예2 C(13)/N(2) O2, 355℃ 0
실험예3 C(2)/N(13) O2, 355℃ 0
실험예4 C(2)/N(13) N2, 280℃ 0
실험예5 N(2)/C(13) O2, 355℃ 0
실험예6 N(2)/C(13) N2, 280℃ 0
실험예7 N(13)/C(2) N2, 280℃ 0
실험예8 N(13)/C(2) O2, 355℃ 0
비교예1 C(0.35)/N(14) N2, 280℃ 57
(여기서, C는 시안금 도금층을, N은 비시안금 도금층을, 괄호안은 각 층의 두께를 나타낸다.)
실험예1의 하이브리드 금 범프는 범프 하부 도전층 상에 시안금 도금층(13um)과 비시안금 도금층(2um)이 순서대로 적층된 구조를 가지며, 280℃의 질소 분위기에서 열처리를 한 경우이다. 그리고, 실험예2는 시안금 도금층(13um)과 비시안금 도금층(2um)이 순서대로 적층된 구조를 가지며, 355℃의 산소 분위기에서 열처리를 한 경우이다. 그리고, 실험예3는 시안금 도금층(2um)과 비시안금 도금층(13um)이 순서대로 적층된 구조를 가지며, 355℃의 산소 분위기에서 열처리를 한 경우이다. 그리고, 실험예4은 시안금 도금층(2um)과 비시안금 도금층(13um)이 순서대로 적층된 구조를 가지며, 280℃의 질소 분위기에서 열처리를 한 경우이다. 그리고, 실험예5는 비시안금 도금층(2um)과 시안금 도금층(13um)이 순서대로 적층된 구조를 가지며, 355℃의 산소 분위기에서 열처리를 한 경우이다. 그리고, 실험예6는 비시안금 도금층(2um)과 시안금 도금층(13um)이 순서대로 적층된 구조를 가지며, 280℃의 질소 분위기에서 열처리를 한 경우이다. 그리고, 실험예7은 비시안금 도금층(13um)과 시안금 도금층(2um)이 순서대로 적층된 구조를 가지며, 280℃의 질소 분위기에서 열처리를 한 경우이다. 그리고, 실험예8은 비시안금 도금층(13um)과 시안금 도금층(2um)이 순서대로 적층된 구조를 가지며, 355℃의 산소 분위기에서 열처리를 한 경우이다. 그리고, 비교예1은 시안금 도금층(0.35um)과 비시안금 도금층(14um)이 순서대로 적층된 구조를 가지며, 280℃의 질소 분위기에서 열처리를 한 경우이다.
표 1을 살펴보면, 실험예1 내지 실험예8에 의한 본 발명의 하이브리드 금 범프의 경우, 중간에 프로브 팁을 세정하는 공정이 없이 685개의 다이에 대하여 EDS 테스트를 수행하여도 개방 불량(Open fail)이 거의 없는 것을 알 수 있다. 그러나, 0.35um 두께의 시안금 도금층이 가지는 비교예1을 살펴보면, 개방 불량이 프로브 팁의 오염에 의한 개방 불량이 상대적으로 많은 것을 알 수 있다. 더욱 구체적으로 살펴보면, 본 발명의 하이브리드 금 범프는 이를 구성하는 시안금 도금층과 비시안금 도금층의 적층순서에 상관없음을 알 수 있다. 또한, 하이브리드 금 범프를 구성하는 시안금 도금층 및 비시안금 도금층의 두께가 각각 0.5um이상일 때, 더욱 바람직하게는 각각 1um 이상일 때 프로브 팁의 오염이 없어지는 것을 알 수 있다. 이는 시안금 도금층과 비시안금 도금층이 결합하여 새로운 결정구조를 가지기 위하여 각각 최소한으로 필요한 두께가 있음을 말한다.
상기 실시예들에서는 LDI칩을 예로 들어 설명하였으나, 본 발명의 실시예들 에 따른 하이브리드 금 범프의 구조는 다양한 미세전자소자칩에 적용될 수 있음은 물론이다. 예를 들어, 본 발명에 따른 범프 구조는 DRAM, SRAM, 플래쉬 메모리, FRAM, MRAM, PRAM 등의 고집적 반도체 메모리칩, MEMS(Micro Electro Mechanical System) 칩, CPU, DSP 등의 프로세서 등에도 유용하게 적용될 수 있다. 또, 단일소자로 구성된 칩, 동종의 소자들을 포함하는 칩, 하나의 완전한 기능 또는 완전한 시스템을 제공하기 위해서 필요한 이종의 소자들을 포함하는 다양한 SoC(System on Chip)칩에도 적용될 수 있음은 물론이다.
도 1 내지 도 11에서 설명한 본 발명의 다양한 실시예들에 따른 LDI 칩은 다양한 실장 방법에 따라 실장될 수 있다. LDI 칩은 COG(Chip On Glass)방식으로 디스플레이 패널 위에 직접 실장될 수도 있고, 패키지 기판 상에 실장될 수도 있다. 패키지 기판으로는 몰딩된 리드 프레임, 인쇄 회로 기판, DBC(Direct Bond Copper), 플렉서블한 테이프 배선 기판 등이 다양하게 사용될 수 있다. 또, 패키지 기판으로는 반도체 칩과 어셈블리 기판 간의 전기적 접속 및/또는 기계적 유연성을 제공하는 인터포저(interposer)가 사용될 수도 있다. 인터포저는 테이프와 같은 신축성 재료, 폴리이미드, 또는 플라스틱 재료로 만들어질 수도 있고, 단일 또는 다수의 패턴화된 재배선층, 수동 소자등을 포함할 수도 있다. 본 발명의 실시예들에 따른 LDI 칩은 다양한 패키지 기판 중에서 플렉서블한 테이프 배선 기판에 TCP(Tape Carrier Package) 또는 COF(Chip On Film) 패키지 방식에 의해 실장된 후, 인쇄회로기판 또는 디스플레이 패널위에 최종 실장될 수 있다.
도 13a는 본 발명의 일 실시예에 따른 LDI 칩(200)이 COG방식으로 실장된 LCD 패널 어셈블리(325)의 평면도이고, 도 13b는 도 13a의 B-B'선을 따라 자른 단면도이다.
도 13a를 참조하면, 본 발명의 액정 디스플레이 장치(300)는 LDI 칩(200)과 LCD 패널 어셈블리(325)를 포함하고, TFT 패널(310)과 컬러필터 패널(320)로 이루어진 LCD 패널 어셈블리(325) 상에 LDI 칩(200)이 직접 실장되어 있다. PCB(Printed Circuit Board)(335) 또한 가요성 기판(330)을 통하여 LCD 패널 어셈블리(325)에 연결되어 있다. TFT 패널(310)은 복수개의 박막 트랜지스터(TFT)가 매트릭스 형태로 형성되어 있는 패널이다. 컬러필터 패널(320)은 격자형상의 블랙매트릭스, RGB화소 및 ITO전극등이 형성되어 있는 패널이다. 양 패널(310, 320) 사이에 액정(미도시)이 주입되어 있다. 유효 디스플레이 영역 이외의 TFT패널(310)상에 데이터 라인(340), 게이트 라인(350), 게이트 구동신호 전송 라인(345, 355)등의 배선이 형성되어 있다.
도 13b를 참조하면, 본 발명에 따른 하이브리드 금 범프(170)를 가진 LDI 칩(200)이 페이스다운 접합(face down bonding)에 의해서 TFT 패널(310) 상의 배선(340, 350, 345, 355) 또는 배선(340, 350, 345, 355)과 연결된 패드(360) 등과 직접 접속한다. 이때, LDI 칩(200)의 접속은 ACF(Anisotropic Conductive Film)(370)를 통해 이루어진다. ACF(370)는 접착 필름(372)에 작은 도전성 입자(374)가 산재되어 있는 상태의 필름을 말한다. 접착 필름(372)은 15~35 μm 정도이고, 도전성 입자(374)의 지름은 3~15㎛ 정도이다. 접착 필름(372)의 종류로는 스티렌 부타디엔 고무, 폴리비닐 부틸렌 등의 열가소성(Thermoplastic) 필름, 에폭시 수지, 폴리우 레탄, 아크릴 수지 등의 열경화성(Thermosetting) 필름 또는 열가소성과 열경화성의 혼합필름이 사용될 수 있다. 도전성 입자(374)는 금, 은, 니켈, 금속으로 코팅된 폴리머, 또는 글래스 볼일 수 있다. 접속을 하려는 LCD 패널 어셈블리(325)의 배선(340, 350, 345, 355) 또는 배선(340, 350, 345, 355)과 연결된 패드(360) 위에 ACF(370)를 붙이고 하이브리드 금 범프(170)를 패드(360)와 맞추어 부착한 후 열압착하면 하이브리드 금 범프(170)와 패드(360) 사이의 도전성 입자(374)에 의해 수직방향으로 전기적 접속이 된다.
도 13b에서는 ACF를 통한 COG 실장을 예시하였으나, 비도전성 접착제(Non Conductive Paste; NCP)를 사용한 COG 실장도 가능함은 물론이다. NCP를 사용하는 경우, 도면에는 도시하지 않았으나 하이브리드 금 범프(170)와 패드(360)가 직접적으로 접속하고, LCD 패널 어셈블리(325)와 LDI 칩(200)이 NCP에 의해 접착된다.
COG 방식의 실장은 보수 작업이 용이하고, LDI 칩(200)과 LCD패널 어셈블리(325) 간의 갭 공극 내에 수지를 충전하는 것이 요구되지 않으며, 다른 패키지 기판을 필요로 하지 않으므로 실장 코스트가 절감되는 매우 유용한 실장법이다.
도 14은 도 1 내지 도 11에서 설명한 본 발명의 다양한 실시예들에 따른 LDI 칩이 실장되는 테이프 배선 기판(400)의 평면도이다. 도 14을 참조하면, 휘어질 수 있는 재질, 예컨대 폴리이미드(Polyimide)와 같은 플렉서블 필름(410) 위에 배선(420)이 형성되어 있다. TCP(Tape Carrier Package)용 테이프 배선 기판의 경우에는 LDI 칩이 부착되는 영역인 윈도우(425)가 중간에 있다. COF(Chip On Film) 패키지용 테이프 배선 기판은 윈도우(425)가 없이 플렉서블 필름(410) 상에 배선(420) 이 배열된다는 점에서 TCP용 테이프 배선 기판과 차이가 있다. 배선(420)은 5㎛ ∼ 20㎛ 정도의 두께로 형성되어 있고, 일반적으로 동박(Cu), 동박의 표면에 주석, 금, 니켈 또는 솔더를 도금한 물질이 사용된다.
도면부호 430은 상기 배선(420)이 외부로 노출될 경우 산화되는 것을 방지하고, 이 물질(Foreign material)에 의한 단선 불량이 발생하는 것을 방지하기 위해 솔더 레지스트(Solder resist)가 코팅된 영역을 가리킨다. 도면부호 440은 플렉서블 필름(410)에서 절단되어 사용되는 사용자 영역을 가리킨다. 도면부호 A1, A2는 PCB나 LCD 패널에 직접 부착되는 외부연결단자이다.
도 15 및 도 16는 각각 본 발명의 일 실시예에 따른 LDI 칩(200)이 실장된 TCP와 COF 패키지의 단면도들이다. 도 15 및 도 16를 참조하면, 본 발명에 따른 하이브리드 금 범프(170)를 가진 LDI 칩(200)이 페이스 업 접합(face up bonding)에 의해서 플렉서블 필름(410) 상의 배선(420)의 내부 연결 단자에 접속한다. LDI 칩(200) 양측에는 레진(450)이 형성되며, 레진(450)은 솔더레지스트(430), 배선(420) 및 하이브리드 금 범프(170)로 이루어진 접합 구조를 덮는다.
도 17은 본 발명의 실시예들에 따른 LDI 칩이 COF 패키지 형태로 실장된 LCD 패널 어셈블리(325)의 개략도이다. 도 13a에 도시되어 있는 LCD 패널 어셈블리와 동일한 구성요소에 대해서는 설명을 생략한다. 테이프 배선 기판(400) 상의 외부 연결 단자(A1, A2)의 일측은 TFT 패널(310) 상의 데이터 라인(340) 또는 게이트 라인(350)이 연결되고, 외부 연결 단자(A1, A2)의 타측은 PCB 또는 게이트 구동신호 전송 라인(345, 355)에 접속된다. 위 실시예에서는 LDI 칩이 COF 패키지 형태로 실 장된 LCD 패널 어셈블리에 관하여 설명하였으나, 본 발명은 이에 한정되지 않으며 LDI 칩이 TCP 패키지 형태로 실장된 LCD 패널 어셈블리에도 적용가능하다는 것은 물론이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 하이브리드 범프를 포함하는 미세전자소자칩에 의하면, 후속하는 EDS 테스트에서 프로브 팁에 이물질이 발생하지 않고, 매끈하고 치밀한 조직의 범프 표면을 가지고, 나아가 시안금 도금층만을 사용한 경우에 비해 상대적으로 환경오염을 줄일 수 있는 하이브리드 범프를 포함하는 미세전자소자칩을 제공할 수 있다.

Claims (43)

  1. 기판 상에 형성된 미세전자소자와 연결되고, 상기 미세전자소자와 칩 외부간의 전기적인 콘택이 이루어지는 칩 패드; 및
    상기 칩 패드 상에 형성되고, 시안금 도금층과 비시안금 도금층이 적층된 하이브리드 금 범프를 포함하는 미세전자소자칩.
  2. 삭제
  3. 제1 항에 있어서,
    상기 하이브리드 금 범프의 두께는 1-20um인 것을 특징으로 하는 미세전자소자칩.
  4. 제1 항에 있어서,
    상기 시안금 도금층 및 비시안금 도금층의 두께는 각각 0.5um 이상인 것을 특징으로 하는 미세전자소자칩.
  5. 제4 항에 있어서,
    상기 하이브리드 금 범프는 상기 칩 패드 상에 상기 시안금 도금층이 위치하고, 상기 시안금 도금층 상에 상기 비시안금 도금층이 위치하는 구조인 것을 특징으로 하는 미세전자소자칩.
  6. 제4 항에 있어서,
    상기 하이브리드 금 범프는 상기 칩 패드 상에 상기 비시안금 도금층이 위치하고, 상기 비시안금 도금층 상에 상기 시안금 도금층이 위치하는 구조인 것을 특징으로 하는 미세전자소자칩.
  7. 기판 상에 형성된 미세전자소자와 연결되고, 상기 미세전자소자와 칩 외부간의 전기적인 콘택이 이루어지는 칩 패드;
    상기 미세전자소자를 보호하고 상기 칩 패드를 노출시키는 패시베이션층;
    상기 패시베이션층에 의해 노출된 상기 칩 패드 상에 형성되고, 시안금 도금층과 비시안금 도금층이 적층된 하이브리드 금 범프; 및
    상기 칩 패드와 범프 사이에 형성되고, 상기 칩 패드와 범프 간의 상호 확산을 방지하고 상호 접착을 돕는 범프 하부 도전층을 포함하는 미세전자소자칩.
  8. 삭제
  9. 제7 항에 있어서,
    상기 하이브리드 금 범프의 두께는 1-20um인 것을 특징으로 하는 미세전자소자칩.
  10. 제7 항에 있어서,
    상기 시안금 도금층 및 비시안금 도금층의 두께는 각각 0.5um 이상인 것을 특징으로 하는 미세전자소자칩.
  11. 제10 항에 있어서,
    상기 하이브리드 금 범프는 상기 칩 패드 상에 상기 시안금 도금층이 위치하고, 상기 시안금 도금층 상에 상기 비시안금 도금층이 위치하는 구조인 것을 특징으로 하는 미세전자소자칩.
  12. 제10 항에 있어서,
    상기 하이브리드 금 범프는 상기 칩 패드 상에 상기 비시안금 도금층이 위치하고, 상기 비시안금 도금층 상에 상기 시안금 도금층이 위치하는 구조인 것을 특징으로 하는 미세전자소자칩.
  13. 제10 항에 있어서,
    상기 범프 하부 도전층은 TiW, Cr, Cu, Ti, Ni, NiV, Pd, Cr/Cu, TiW/Cu, TiW/Au 또는 NiV/Cu로 이루어지는 것을 특징으로 하는 미세전자소자칩.
  14. 제13 항에 있어서,
    상기 범프 하부 도전층은 TiW를 0.005-0.5um 두께로, Au를 0.005-0.5um 두께로 적층한 TiW/Au 구조인 것을 특징으로 하는 미세전자소자칩.
  15. 제10 항에 있어서,
    상기 하이브리드 금 범프는 하나 이상의 시안금 도금층과 하나 이상의 비시안금 도금층이 교대로 적층된 구조인 것을 특징으로 하는 미세전자소자칩.
  16. 제1 항, 제3 항 내지 제7 항, 제9 항 내지 제15 항 중 어느 한 항에 따른 미세전자소자칩; 및
    외부 접속 단자와 내부 접속 단자로 구성된 배선을 포함하고, 상기 미세전자소자칩의 상기 범프와 상기 내부 접속 단자가 전기적으로 접속하는 테이프 배선 기판을 포함하는 패키지.
  17. 미세전자소자칩과의 접속을 위한 배선이 형성되는 있는 액정표시패널어셈블리; 및
    제1 항, 제3 항 내지 제7 항, 제9 항 내지 제15 항 중 어느 한 항에 따른 미세전자소자칩을 포함하고,
    상기 배선과 상기 미세전자소자칩의 상기 범프가 전기적으로 접속하는 액정디스플레이장치.
  18. 제17 항에 있어서,
    상기 미세전자소자칩과 상기 액정표시패널어셈블리는 COG, TCP 또는 COF방식으로 접속되는 것을 특징으로 하는 액정디스플레이장치.
  19. (a) 기판 상에 형성된 미세전자소자와 연결되고, 상기 미세전자소자와 칩 외부간의 전기적인 콘택이 이루어지는 칩 패드를 준비하는 단계; 및
    (b) 상기 칩 패드 상에 시안금 도금층과 비시안금 도금층이 적층된 하이브리드 금 범프를 형성하는 단계를 포함하는 미세전자소자칩의 제조방법.
  20. 삭제
  21. 제19 항에 있어서,
    상기 (b) 단계는 전해도금법을 이용하는 것을 특징으로 하는 미세전자소자칩의 제조방법.
  22. 제21 항에 있어서,
    상기 시안금 도금층은 KAu(CN)2 계열의 도금액을 사용하여 형성하고, 상기 비시안금 도금층은 Na3Au(SO3)2 계열의 도금액을 사용하여 형성하는 것을 특징으로 하는 미세전자소자칩의 제조방법.
  23. 제21 항에 있어서,
    상기 하이브리드 금 범프는 1-20um의 두께로 형성하는 것을 특징으로 하는 미세전자소자칩의 제조방법.
  24. 제19 항에 있어서,
    상기 시안금 도금층 및 비시안금 도금층은 각각 0.5um이상의 두께로 형성하는 것을 특징으로 하는 미세전자소자칩의 제조방법.
  25. 제24 항에 있어서,
    상기 (b) 단계는 상기 칩 패드 상에 시안금 도금층을 먼저 형성한 후, 비시안금 도금층을 형성하는 것을 특징으로 하는 미세전자소자칩의 제조방법.
  26. 제24 항에 있어서,
    상기 (b) 단계는 상기 칩 패드 상에 비시안금 도금층을 먼저 형성한 후, 시안금 도금층을 형성하는 것을 특징으로 하는 미세전자소자칩의 제조방법.
  27. 제24 항에 있어서,
    상기 (b) 단계 후, 열처리하는 단계를 더 포함하는 미세전자소자칩의 제조방법.
  28. 제27 항에 있어서,
    상기 열처리는 250-360℃의 산소 또는 질소 분위기에서 수행하는 것을 특징으로 하는 미세전자소자칩의 제조방법.
  29. (a) 칩 패드를 노출시키는 패시베이션층을 형성하는 단계;
    (b) 상기 (a) 단계의 결과물 상에 범프 하부 도전층을 형성하는 단계;
    (c) 상기 범프 하부 도전층 상에 범프가 형성될 영역을 한정하는 비도전막 패턴을 형성하는 단계;
    (d) 상기 비도전막 패턴을 마스크로 하여, 상기 범프 하부 도전층 상에 시안금 도금층과 비시안금 도금층이 적층된 하이브리드 금 범프를 형성하는 단계; 및
    (e) 상기 비도전막 패턴을 제거하는 단계를 포함하는 미세전자소자칩의 제조방법.
  30. 삭제
  31. 제29 항에 있어서,
    상기 (d) 단계는 전해도금법을 이용하는 것을 특징으로 하는 미세전자소자칩의 제조방법.
  32. 제31 항에 있어서,
    상기 시안금 도금층은 KAu(CN)2 계열의 도금액을 사용하여 형성하고, 상기 비시안금 도금층은 Na3Au(SO3)2 계열의 도금액을 사용하여 형성하는 것을 특징으로 하는 미세전자소자칩의 제조방법.
  33. 제31 항에 있어서,
    상기 하이브리드 금 범프는 1-20um의 두께로 형성하는 것을 특징으로 하는 미세전자소자칩의 제조방법.
  34. 제29 항에 있어서,
    상기 시안금 도금층 및 비시안금 도금층은 각각 0.5um이상의 두께로 형성하는 것을 특징으로 하는 미세전자소자칩의 제조방법.
  35. 제34 항에 있어서,
    상기 (d) 단계는 상기 범프가 형성될 영역에 시안금 도금층을 먼저 형성한 후, 비시안금 도금층을 형성하는 것을 특징으로 하는 미세전자소자칩의 제조방법.
  36. 제34 항에 있어서,
    상기 (d) 단계는 상기 범프가 형성될 영역에 비시안금 도금층을 먼저 형성한 후, 시안금 도금층을 형성하는 것을 특징으로 하는 미세전자소자칩의 제조방법.
  37. 제34 항에 있어서,
    상기 (b) 단계는 TiW, Cr, Cu, Ti, Ni, NiV, Pd, Cr/Cu, TiW/Cu, TiW/Au 또는 NiV/Cu로 상기 범프 하부 도전층을 형성하는 단계인 것을 특징으로 하는 미세전자소자칩의 제조방법.
  38. 제37 항에 있어서,
    상기 (b) 단계는 TiW와 Au를 순차적으로 스퍼터링하여 TiW/Au 구조를 가지는 상기 범프 하부 도전층을 형성하는 단계인 것을 특징으로 하는 미세전자소자칩의 제조방법.
  39. 제38 항에 있어서,
    상기 범프 하부 도전층은 TiW를 0.005-0.5um 두께로 Au를 0.005-0.5um 두께 로 적층한 TiW/Au로 형성하는 것을 특징으로 하는 미세전자소자칩의 제조방법.
  40. 제34 항에 있어서,
    상기 (e) 단계 후, 상기 하이브리드 금 범프를 마스크로 하여 상기 범프 하부 도전층을 제거하는 단계를 더 포함하는 미세전자소자칩의 제조방법.
  41. 제40 항에 있어서,
    상기 범프 하부 도전층을 제거한 후, 열처리하는 단계를 더 포함하는 미세전자소자칩의 제조방법.
  42. 제41 항에 있어서,
    상기 열처리는 250-360℃의 산소 또는 질소 분위기에서 수행하는 것을 특징으로 하는 미세전자소자칩의 제조방법.
  43. 제34 항에 있어서,
    상기 비도전막 패턴은 포토레지스트 패턴층인 것을 특징으로 하는 미세전자소자칩의 제조방법.
KR1020040073801A 2004-09-15 2004-09-15 하이브리드 범프를 포함하는 미세전자소자칩, 이의패키지, 이를 포함하는 액정디스플레이장치 및 이러한미세전자소자칩의 제조방법 KR100642765B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020040073801A KR100642765B1 (ko) 2004-09-15 2004-09-15 하이브리드 범프를 포함하는 미세전자소자칩, 이의패키지, 이를 포함하는 액정디스플레이장치 및 이러한미세전자소자칩의 제조방법
JP2005265758A JP4773167B2 (ja) 2004-09-15 2005-09-13 ハイブリッド金バンプを含む微細電子素子チップ、これのパッケージ、これを含む液晶ディスプレー装置及びこのような微細電子素子チップの製造方法
DE102005045661A DE102005045661B4 (de) 2004-09-15 2005-09-14 Mikroelektronischer Bauelementchip und Herstellungsverfahren, Packung und LCD-Vorrichtung
US11/226,797 US7282801B2 (en) 2004-09-15 2005-09-14 Microelectronic device chip including hybrid Au bump, package of the same, LCD apparatus including microelectronic device chip and method of fabricating microelectronic device chip
CNB2005101039194A CN100479140C (zh) 2004-09-15 2005-09-15 包括混合金凸点的微电子器件芯片及其封装、应用和制造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040073801A KR100642765B1 (ko) 2004-09-15 2004-09-15 하이브리드 범프를 포함하는 미세전자소자칩, 이의패키지, 이를 포함하는 액정디스플레이장치 및 이러한미세전자소자칩의 제조방법

Publications (2)

Publication Number Publication Date
KR20060024928A KR20060024928A (ko) 2006-03-20
KR100642765B1 true KR100642765B1 (ko) 2006-11-10

Family

ID=36164726

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040073801A KR100642765B1 (ko) 2004-09-15 2004-09-15 하이브리드 범프를 포함하는 미세전자소자칩, 이의패키지, 이를 포함하는 액정디스플레이장치 및 이러한미세전자소자칩의 제조방법

Country Status (5)

Country Link
US (1) US7282801B2 (ko)
JP (1) JP4773167B2 (ko)
KR (1) KR100642765B1 (ko)
CN (1) CN100479140C (ko)
DE (1) DE102005045661B4 (ko)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070103412A1 (en) * 2005-11-09 2007-05-10 Pao-Yun Tang Liquid crystal display having a voltage divider with a thermistor
KR101291796B1 (ko) * 2006-08-07 2013-07-31 엘지디스플레이 주식회사 액정 표시 모듈
KR101309319B1 (ko) * 2006-11-22 2013-09-13 삼성디스플레이 주식회사 액정표시장치 구동회로 및 그의 제조방법과 액정표시장치구동회로가 실장 된 액정표시장치
CN101226889B (zh) * 2007-01-15 2010-05-19 百慕达南茂科技股份有限公司 重配置线路结构及其制造方法
CN100511661C (zh) * 2007-02-01 2009-07-08 上海交通大学 带有弹性导电凸块的微电子元件及其制造方法和应用
KR100826726B1 (ko) * 2007-03-02 2008-04-30 스테코 주식회사 테스트공정용 탭패키지 파지장치 및 이를 포함한 탭패키지고온테스트장비
CN101613073B (zh) * 2008-06-26 2012-08-29 鸿富锦精密工业（深圳）有限公司 微机电系统
JP4987823B2 (ja) * 2008-08-29 2012-07-25 株式会社東芝 半導体装置
KR101023080B1 (ko) * 2008-11-13 2011-03-24 주식회사 동부하이텍 반도체 소자의 금속 배선 및 그 형성 방법
US8362612B1 (en) * 2010-03-19 2013-01-29 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US8338287B2 (en) * 2010-03-24 2012-12-25 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US20120139095A1 (en) * 2010-12-03 2012-06-07 Manusharow Mathew J Low-profile microelectronic package, method of manufacturing same, and electronic assembly containing same
US8492892B2 (en) 2010-12-08 2013-07-23 International Business Machines Corporation Solder bump connections
US8113412B1 (en) * 2011-05-13 2012-02-14 Taiwan Semiconductor Manufacturing Company, Ltd Methods for detecting defect connections between metal bumps
TWI462256B (zh) * 2011-11-02 2014-11-21 Chipmos Technologies Inc 晶片封裝結構
CN102856221A (zh) * 2012-08-17 2013-01-02 江苏汇成光电有限公司 Ic封装凸块的制造工艺
TWI600129B (zh) 2013-05-06 2017-09-21 奇景光電股份有限公司 玻璃覆晶接合結構
US20150262952A1 (en) * 2014-03-13 2015-09-17 Taiwan Semiconductor Manufacturing Co., Ltd Bump structure and method for forming the same
CN104008983B (zh) * 2014-05-04 2016-10-12 清华大学 一种金属凸点制造方法
CN103985647B (zh) * 2014-05-22 2017-02-01 中国科学院微电子研究所 一种制备铜柱凸点的方法
CN104037095B (zh) * 2014-06-24 2017-01-04 华进半导体封装先导技术研发中心有限公司 在引线上制备凸点的方法
CN104037094B (zh) * 2014-06-24 2016-09-21 华进半导体封装先导技术研发中心有限公司 封装基板上凸点的制备方法
US20210166320A1 (en) 2014-10-06 2021-06-03 State Farm Mutual Automobile Insurance Company System and method for obtaining and/or maintaining insurance coverage
US10817949B1 (en) 2014-10-06 2020-10-27 State Farm Mutual Automobile Insurance Company Medical diagnostic-initiated insurance offering
US10713728B1 (en) * 2014-10-06 2020-07-14 State Farm Mutual Automobile Insurance Company Risk mitigation for affinity groupings
US10664920B1 (en) 2014-10-06 2020-05-26 State Farm Mutual Automobile Insurance Company Blockchain systems and methods for providing insurance coverage to affinity groups
US11574368B1 (en) 2014-10-06 2023-02-07 State Farm Mutual Automobile Insurance Company Risk mitigation for affinity groupings
KR101726262B1 (ko) 2015-01-02 2017-04-13 삼성전자주식회사 패키지 기판용 필름, 이를 사용한 반도체 패키지 및 반도체 패키지를 포함하는 표시 장치
CN104965325B (zh) * 2015-08-03 2018-10-30 合肥鑫晟光电科技有限公司 一种阵列基板、其修复方法、显示面板及显示装置
KR102600926B1 (ko) * 2016-08-24 2023-11-14 삼성디스플레이 주식회사 반도체 칩, 표시패널 및 전자장치
KR20180070774A (ko) * 2016-12-16 2018-06-27 삼성디스플레이 주식회사 기판, 전자 장치 및 이를 구비하는 표시 장치
US10797010B2 (en) * 2017-12-29 2020-10-06 Texas Instruments Incorporated Semiconductor package having a metal barrier
KR102026561B1 (ko) * 2018-04-27 2019-11-05 매그나칩 반도체 유한회사 칩온필름형 반도체 패키지

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1982003727A1 (en) * 1981-04-21 1982-10-28 Seiichiro Aigoo Method of making a semiconductor device having a projecting,plated electrode
JPS636850A (ja) 1986-06-26 1988-01-12 Toshiba Corp 電子部品の製造方法
US5208186A (en) 1989-02-09 1993-05-04 National Semiconductor Corporation Process for reflow bonding of bumps in IC devices
JPH04155835A (ja) * 1990-10-18 1992-05-28 Mitsubishi Electric Corp 集積回路装置の製造方法
JPH065606A (ja) * 1992-06-16 1994-01-14 Fujitsu Ltd 半導体装置の製造方法
JP3446021B2 (ja) * 1992-08-25 2003-09-16 カシオ計算機株式会社 半導体装置のバンプ電極構造およびその形成方法
JP3156417B2 (ja) 1993-02-02 2001-04-16 松下電器産業株式会社 半導体素子の電極形成方法
DE19524739A1 (de) * 1994-11-17 1996-05-23 Fraunhofer Ges Forschung Kernmetall-Lothöcker für die Flip-Chip-Technik
JP3907131B2 (ja) 1997-01-27 2007-04-18 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 液晶表示装置を製造する方法
JPH10326917A (ja) * 1997-05-27 1998-12-08 Matsushita Electric Ind Co Ltd 半導体薄膜磁気抵抗素子
JP2000021916A (ja) 1998-07-02 2000-01-21 Citizen Watch Co Ltd 半導体装置とその製造方法
JP3822040B2 (ja) 2000-08-31 2006-09-13 株式会社ルネサステクノロジ 電子装置及びその製造方法
JP2002261111A (ja) 2001-03-06 2002-09-13 Texas Instr Japan Ltd 半導体装置及びバンプ形成方法
JP3943919B2 (ja) * 2001-12-04 2007-07-11 株式会社アドバンスト・ディスプレイ 液晶表示装置及びその検査方法
JP2003330041A (ja) 2002-05-10 2003-11-19 Sharp Corp 半導体装置及びそれを備えた表示パネルモジュール
US6596621B1 (en) * 2002-05-17 2003-07-22 International Business Machines Corporation Method of forming a lead-free tin-silver-copper based solder alloy on an electronic substrate
JP2004250747A (ja) * 2003-02-20 2004-09-09 Renesas Technology Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
CN1750258A (zh) 2006-03-22
DE102005045661A1 (de) 2006-03-30
US20060055037A1 (en) 2006-03-16
CN100479140C (zh) 2009-04-15
US7282801B2 (en) 2007-10-16
JP2006086532A (ja) 2006-03-30
DE102005045661B4 (de) 2007-08-09
JP4773167B2 (ja) 2011-09-14
KR20060024928A (ko) 2006-03-20

Similar Documents

Publication Publication Date Title
KR100642765B1 (ko) 하이브리드 범프를 포함하는 미세전자소자칩, 이의패키지, 이를 포함하는 액정디스플레이장치 및 이러한미세전자소자칩의 제조방법
KR102665438B1 (ko) 연성 회로기판, cof 모듈 및 이를 포함하는 전자 디바이스
US10912192B2 (en) Flexible circuit board, COF module and electronic device comprising the same
JP3925809B2 (ja) 半導体装置およびその製造方法
JP3877717B2 (ja) 半導体装置およびその製造方法
KR100546346B1 (ko) 재배선 범프 형성방법 및 이를 이용한 반도체 칩과 실장구조
US20030197285A1 (en) High density substrate for the packaging of integrated circuits
KR100831514B1 (ko) 플렉서블 프린트 배선판의 제조 방법 및 플렉서블 프린트배선판
US20040155337A1 (en) High density chip level package for the packaging of integrated circuits and method to manufacture same
JP2005340761A (ja) 半導体装置の実装方法、回路基板、電気光学装置並びに電子機器
US11974404B2 (en) Method of producing circuit boards
TWI391042B (zh) 撓性薄膜及包含它之顯示裝置
US6708398B2 (en) Substrate for use in package of semiconductor device, semiconductor package using the substrate, and methods for manufacturing the substrate and the semiconductor package
KR100632472B1 (ko) 측벽이 비도전성인 미세 피치 범프 구조를 가지는미세전자소자칩, 이의 패키지, 이를 포함하는액정디스플레이장치 및 이의 제조방법
US20070241462A1 (en) Wiring board, semiconductor device using the same, and method for manufacturing wiring board
JP2004327480A (ja) 半導体装置及びその製造方法、電子装置及びその製造方法並びに電子機器
TWI429033B (zh) 晶片封裝構造以及封裝方法
JP7528455B2 (ja) 配線基板及び配線基板の製造方法
JP4273347B2 (ja) 半導体装置
CN116326225A (zh) 布线基板以及布线基板的制造方法
KR20180018034A (ko) 연성 회로기판 및 이를 포함하는 전자 디바이스
JP3821426B2 (ja) 電子部品実装用基板
JP4413206B2 (ja) 半導体装置およびその製造方法
TW202401707A (zh) 電子裝置及其製造方法
JP2002057251A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110930

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee