JPH065606A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH065606A JPH065606A JP15708692A JP15708692A JPH065606A JP H065606 A JPH065606 A JP H065606A JP 15708692 A JP15708692 A JP 15708692A JP 15708692 A JP15708692 A JP 15708692A JP H065606 A JPH065606 A JP H065606A
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Abstract
(57)【要約】
【目的】本発明は、半導体チップ上に形成されたバンプ
のボンディング工程を含む半導体装置の製造方法に関
し、リードをバンプに接続する場合のバンプ同士の短絡
を防止するとともに、形状不良に対するマージンを大き
くすることを目的とする。 【構成】下層部９ｂが上層部９ａよりも硬質に形成され
たバンプ２を、半導体チップ２の上に形成する工程と、
前記バンプ２の上層部の上にリード１２を載せる工程
と、前記リード１２を前記バンプ２に押圧することによ
り前記リード１２と前記バンプ２を接続する工程とを含
み構成する。
のボンディング工程を含む半導体装置の製造方法に関
し、リードをバンプに接続する場合のバンプ同士の短絡
を防止するとともに、形状不良に対するマージンを大き
くすることを目的とする。 【構成】下層部９ｂが上層部９ａよりも硬質に形成され
たバンプ２を、半導体チップ２の上に形成する工程と、
前記バンプ２の上層部の上にリード１２を載せる工程
と、前記リード１２を前記バンプ２に押圧することによ
り前記リード１２と前記バンプ２を接続する工程とを含
み構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より詳しくは、半導体チップ上に形成されたバ
ンプのボンディング工程を含む半導体装置の製造方法に
関する。
に関し、より詳しくは、半導体チップ上に形成されたバ
ンプのボンディング工程を含む半導体装置の製造方法に
関する。
【０００２】
【従来の技術】半導体回路が形成された半導体チップの
リード線の引出し方法としてＴＡＢ(tape automated bo
nding)アッセンブリが採用されている。
リード線の引出し方法としてＴＡＢ(tape automated bo
nding)アッセンブリが採用されている。
【０００３】このボンディング法は、図３(a),(b) に示
すように、半導体チップ３１上の複数のバンプ３２と、
絶縁性シート３３上の複数のリード３４とを重ね合わせ
てから、これらをボンディングツール３５の平坦面で熱
圧着し、これにより複数のバンプ３２とリード３４を一
括して接続するもので、ギャングボンディングとも呼ば
れている。
すように、半導体チップ３１上の複数のバンプ３２と、
絶縁性シート３３上の複数のリード３４とを重ね合わせ
てから、これらをボンディングツール３５の平坦面で熱
圧着し、これにより複数のバンプ３２とリード３４を一
括して接続するもので、ギャングボンディングとも呼ば
れている。
【０００４】ところで、半導体チップ３１上にバンプ３
２を形成する場合には電解メッキ法が多く使用されてお
り、これによればバンプ３２の形状が崩れたり高さが不
均一になり易く、その後のアッセンブリ工程でのボンデ
ィング性に大きく影響する。
２を形成する場合には電解メッキ法が多く使用されてお
り、これによればバンプ３２の形状が崩れたり高さが不
均一になり易く、その後のアッセンブリ工程でのボンデ
ィング性に大きく影響する。
【０００５】例えば、バンプ３２の形状が崩れたり、そ
の高さがばらつくと、図３(c) に示すように、リード３
４とバンプ３２との接続不良が生じてボンディング性が
悪化し、歩留りを低下させることになるが、現状の技術
では複雑なメッキ反応を完璧に制御することは難しく、
形状不良は避けられない。
の高さがばらつくと、図３(c) に示すように、リード３
４とバンプ３２との接続不良が生じてボンディング性が
悪化し、歩留りを低下させることになるが、現状の技術
では複雑なメッキ反応を完璧に制御することは難しく、
形状不良は避けられない。
【０００６】この対策として、バンプ３２の材料となる
金属の硬度を低下させれば、それだけボンディングの際
にバンプ３２がリード３４を受入れ易くなり、バンプ３
２の高さのバラツキや形状不良に対してはマージンが上
がる。
金属の硬度を低下させれば、それだけボンディングの際
にバンプ３２がリード３４を受入れ易くなり、バンプ３
２の高さのバラツキや形状不良に対してはマージンが上
がる。
【０００７】
【発明が解決しようとする課題】しかし、バンプ２３の
硬度を低下させると、図３(d) に示すようにボンディン
グの際のリード３４の沈み込みが大きくなり、バンプ３
２との合金反応が進み過ぎて、その押圧力による合金３
６のはみ出し量も多くなり、これによりバンプ３２同士
がショートし易くなると言った問題がある。
硬度を低下させると、図３(d) に示すようにボンディン
グの際のリード３４の沈み込みが大きくなり、バンプ３
２との合金反応が進み過ぎて、その押圧力による合金３
６のはみ出し量も多くなり、これによりバンプ３２同士
がショートし易くなると言った問題がある。
【０００８】つまり、バンプ３２全体の硬度を小さくす
れば、ボンディング条件そのものに対してマージンが少
なくなり、このことはバンプ３２の数が増加してその間
隔が狭くなるにしたがって顕著になる。
れば、ボンディング条件そのものに対してマージンが少
なくなり、このことはバンプ３２の数が増加してその間
隔が狭くなるにしたがって顕著になる。
【０００９】本発明はこのような問題に鑑みてなされた
ものであって、リードをバンプに接続する場合のバンプ
同士の短絡を防止するとともに、形状不良に対するマー
ジンを大きくすることができる半導体装置の製造方法を
提供することを目的とする。
ものであって、リードをバンプに接続する場合のバンプ
同士の短絡を防止するとともに、形状不良に対するマー
ジンを大きくすることができる半導体装置の製造方法を
提供することを目的とする。
【００１０】
【課題を解決するための手段】上記した課題は、図１、
２に例示するように、下層部９ａが上層部９ｂよりも硬
質に形成されたバンプ２を、半導体チップ２の上に形成
する工程と、前記バンプ２の上層部の上にリード１２を
載せる工程と、前記リード１２を前記バンプ２に押圧す
ることにより前記リード１２と前記バンプ２を接続する
工程とを有することを特徴とする半導体装置の製造方法
により達成する。
２に例示するように、下層部９ａが上層部９ｂよりも硬
質に形成されたバンプ２を、半導体チップ２の上に形成
する工程と、前記バンプ２の上層部の上にリード１２を
載せる工程と、前記リード１２を前記バンプ２に押圧す
ることにより前記リード１２と前記バンプ２を接続する
工程とを有することを特徴とする半導体装置の製造方法
により達成する。
【００１１】または、前記バンプ２は、電解メッキによ
って形成された金から構成され、かつ、前記下層部９ａ
と上層部９ｂは、該電解メッキの際に電極に流す電流密
度を相違させることにより区分されていることを特徴と
する半導体装置の製造方法により達成する。
って形成された金から構成され、かつ、前記下層部９ａ
と上層部９ｂは、該電解メッキの際に電極に流す電流密
度を相違させることにより区分されていることを特徴と
する半導体装置の製造方法により達成する。
【００１２】または、前記バンプ２は、電解メッキによ
って形成された金より構成され、かつ、前記下層部９ａ
と上層部９ｂは、該電解メッキに用いるメッキ液の金の
含有量を相違させることにより区分されていることを特
徴とする請求項１記載の半導体装置の製造方法によって
達成する。
って形成された金より構成され、かつ、前記下層部９ａ
と上層部９ｂは、該電解メッキに用いるメッキ液の金の
含有量を相違させることにより区分されていることを特
徴とする請求項１記載の半導体装置の製造方法によって
達成する。
【００１３】
【作 用】本発明によれば、バンプ２の硬度を２層つに
分け、上層部９ｂを軟らかく、下層部９ａを硬く形成し
ている。
分け、上層部９ｂを軟らかく、下層部９ａを硬く形成し
ている。
【００１４】この構造では、ボンディングの際の反応が
上層部９ｂで柔軟に進むため、バンプ２の形状のバラツ
キに対してマージンが上がり、かつ、下層部９ａが基盤
の役割を果して反応が異常に進行するのを抑え、ボンデ
ィングのプロセスマージンを向上させる。
上層部９ｂで柔軟に進むため、バンプ２の形状のバラツ
キに対してマージンが上がり、かつ、下層部９ａが基盤
の役割を果して反応が異常に進行するのを抑え、ボンデ
ィングのプロセスマージンを向上させる。
【００１５】この結果、バンプ２とリード１２との合金
物のはみ出し量が少なくり、バンプ２同士のショートが
なくなる。このようにバンプ２の硬度を相違させる方法
としては、電解メッキの際のメッキ用電極の電流密度を
変える方法や、メッキ液の金の含有量を変える方法など
がある。
物のはみ出し量が少なくり、バンプ２同士のショートが
なくなる。このようにバンプ２の硬度を相違させる方法
としては、電解メッキの際のメッキ用電極の電流密度を
変える方法や、メッキ液の金の含有量を変える方法など
がある。
【００１６】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。 （ａ）本発明の第１実施例の説明 図１、２は、本発明の一実施例の工程を示す断面図であ
る。
いて説明する。 （ａ）本発明の第１実施例の説明 図１、２は、本発明の一実施例の工程を示す断面図であ
る。
【００１７】図２において符号１は、半導体回路が形成
された半導体チップで、その上には半導体回路に繋がる
バンプ２が複数形成され、バンプ２は、次に述べるよう
な工程により形成される。
された半導体チップで、その上には半導体回路に繋がる
バンプ２が複数形成され、バンプ２は、次に述べるよう
な工程により形成される。
【００１８】図１は、そのバンプの製造工程の一例を示
す断面図である。まず、図１(a) に示すように、ダイシ
ングされる前の半導体チップ１上の絶縁膜１ａの上に形
成された電極３を絶縁性保護膜４の開口部５から露出し
た後に、スパッタ法等により二層構造のパラジウム／チ
タン（Pd／Ti）膜６を全体に積層し、ついで、フォトレ
ジスト７を塗布する。
す断面図である。まず、図１(a) に示すように、ダイシ
ングされる前の半導体チップ１上の絶縁膜１ａの上に形
成された電極３を絶縁性保護膜４の開口部５から露出し
た後に、スパッタ法等により二層構造のパラジウム／チ
タン（Pd／Ti）膜６を全体に積層し、ついで、フォトレ
ジスト７を塗布する。
【００１９】次に、フォトレジスト７を露光・現像して
電極３の上に窓８を形成する（図１(b))。そして、亜硫
酸ナトリウムのような亜硫酸系メッキ液を使用して、電
解メッキ法によりフォトレジスト７の窓８の中に厚さ２
０μｍの金（Au）膜９を形成する（図１(c))。なお、メ
ッキ用電極としてPd／Ti膜６を使用する。
電極３の上に窓８を形成する（図１(b))。そして、亜硫
酸ナトリウムのような亜硫酸系メッキ液を使用して、電
解メッキ法によりフォトレジスト７の窓８の中に厚さ２
０μｍの金（Au）膜９を形成する（図１(c))。なお、メ
ッキ用電極としてPd／Ti膜６を使用する。
【００２０】この場合、Au膜９を成長する工程の前半の
１０μｍの厚さまでは、メッキ用電極となるPd／Ti膜６
に流す電流密度の大きさを0.８Ａ／cm2 とし、残りの１
０μｍの成長時にはその電流密度を0.２Ａ／cm2 とすれ
ば、Au膜９の下層部９ａの硬度は１２０Hkとなり、ま
た、上層部９ｂの硬度は６０Hkとなって下層部９ａより
も小さくなる。
１０μｍの厚さまでは、メッキ用電極となるPd／Ti膜６
に流す電流密度の大きさを0.８Ａ／cm2 とし、残りの１
０μｍの成長時にはその電流密度を0.２Ａ／cm2 とすれ
ば、Au膜９の下層部９ａの硬度は１２０Hkとなり、ま
た、上層部９ｂの硬度は６０Hkとなって下層部９ａより
も小さくなる。
【００２１】この後に、フォトレジスト７を除去してか
ら、Au膜９をマスクにしてPd／Ti膜６を選択的に除去
し、半導体チップ１の電極３の上にのみPd／Ti膜６を残
存させる（図１(d))。この場合、電極３の上に残ったAu
膜９をバンプ２とする。
ら、Au膜９をマスクにしてPd／Ti膜６を選択的に除去
し、半導体チップ１の電極３の上にのみPd／Ti膜６を残
存させる（図１(d))。この場合、電極３の上に残ったAu
膜９をバンプ２とする。
【００２２】次に、図２に示すように、半導体チップ１
のバンプ２をポリイミドテープ１１上のリード１２に接
続することになる。リード１２は、銅箔よりなるフィン
ガーパターンを錫で被覆して形成したものである。
のバンプ２をポリイミドテープ１１上のリード１２に接
続することになる。リード１２は、銅箔よりなるフィン
ガーパターンを錫で被覆して形成したものである。
【００２３】バンプ２とリード１２とを接続する場合に
は、まず、バンプ２の上にリード１２を載せ（図２
(a))、これをボンディングツール１３の平坦面により一
括して加熱押圧すると（図２(b))、バンプ２とリード１
２が共晶により接続する（図２(c))。
は、まず、バンプ２の上にリード１２を載せ（図２
(a))、これをボンディングツール１３の平坦面により一
括して加熱押圧すると（図２(b))、バンプ２とリード１
２が共晶により接続する（図２(c))。
【００２４】この場合、バンプ２の高さがばらついた
り、バンプ２の形状が崩れていることも多いので、全て
のリード１２がその下のバンプ２に確実に接続する程度
の力を加えることになるが、バンプ２の上層部９ｂの硬
度は小さいのでリード１２との合金化は容易であるが、
下層部９ａは硬質なので、それ以上の合金化は進みにく
く、それだけ合金１０の横方向へのはみ出し量は少なく
なり、これによりバンプ２同士のショートが避けられ
る。
り、バンプ２の形状が崩れていることも多いので、全て
のリード１２がその下のバンプ２に確実に接続する程度
の力を加えることになるが、バンプ２の上層部９ｂの硬
度は小さいのでリード１２との合金化は容易であるが、
下層部９ａは硬質なので、それ以上の合金化は進みにく
く、それだけ合金１０の横方向へのはみ出し量は少なく
なり、これによりバンプ２同士のショートが避けられ
る。
【００２５】なお、バンプ２のうち硬質層（下層部９
ａ）と軟質層（上層部９ｂ）を同一の厚さにしている
が、軟質層の厚さは、少なくともバラツキによるバンプ
２の高さの高低差程度あれば十分である。 （ｂ）本発明の他の実施例の説明 上記した実施例では、電解メッキの際にPd／Ti膜６に流
す電流密度の大小によってバンプ２の硬軟を決定してい
るが、メッキ液の組成を変えることにより硬軟を変化さ
せることもできる。例えば、下層部９ａを形成する場合
にはメッキ液中のAuの濃度を低くすれば硬質化し、上層
部９ｂの成長時にはその濃度を高くすれば軟質化する。
ａ）と軟質層（上層部９ｂ）を同一の厚さにしている
が、軟質層の厚さは、少なくともバラツキによるバンプ
２の高さの高低差程度あれば十分である。 （ｂ）本発明の他の実施例の説明 上記した実施例では、電解メッキの際にPd／Ti膜６に流
す電流密度の大小によってバンプ２の硬軟を決定してい
るが、メッキ液の組成を変えることにより硬軟を変化さ
せることもできる。例えば、下層部９ａを形成する場合
にはメッキ液中のAuの濃度を低くすれば硬質化し、上層
部９ｂの成長時にはその濃度を高くすれば軟質化する。
【００２６】また、上記した実施例では、亜硫酸系メッ
キ液を使用してAu膜９を成長しているが、シアン金、そ
の他のメッキ液を使用してもよい。なお、バンプ２の材
料は、Auに限るものではなく、Cu、半田等を使用しても
良く、少なくともバンプの上層部が軟らかく、下層部が
硬ければよい。
キ液を使用してAu膜９を成長しているが、シアン金、そ
の他のメッキ液を使用してもよい。なお、バンプ２の材
料は、Auに限るものではなく、Cu、半田等を使用しても
良く、少なくともバンプの上層部が軟らかく、下層部が
硬ければよい。
【００２７】
【発明の効果】以上述べたように本発明によれば、バン
プの硬度を２層つに分け、上層部を軟らかく、下層部を
硬く形成しているので、この構造では、ボンディングの
際の反応が上層部で柔軟に進むため、バンプの形状のバ
ラツキに対してマージンが上がり、かつ、その下層部が
基盤の役割を果して反応が異常に進行するのを抑えて、
ボンディングのプロセスマージンを向上させることが可
能になる。
プの硬度を２層つに分け、上層部を軟らかく、下層部を
硬く形成しているので、この構造では、ボンディングの
際の反応が上層部で柔軟に進むため、バンプの形状のバ
ラツキに対してマージンが上がり、かつ、その下層部が
基盤の役割を果して反応が異常に進行するのを抑えて、
ボンディングのプロセスマージンを向上させることが可
能になる。
【００２８】この結果、バンプとリードとの合金物のは
み出し量が少なくなり、バンプ同士のショートの発生を
防止できる。
み出し量が少なくなり、バンプ同士のショートの発生を
防止できる。
【図１】本発明の一実施例のバンプ形成工程を示す断面
図である。
図である。
【図２】本発明の一実施例のバンプのアッセンブリを示
す側面図である。
す側面図である。
【図３】従来の一例を示す側面図である。
１ 半導体チップ ２ バンプ ３ 電極 ４ 保護膜 ５ 開口部 ６ Pd／Ti膜 ７ フォトレジスト ８ 窓 ９ Au膜 １０ 合金 １１ ポリイミドテープ １２ リード １３ ボンディングテープ
Claims (3)
- 【請求項１】下層部（９ａ）が上層部（９ｂ）よりも硬
質に形成されたバンプ（２）を、半導体チップ（２）の
上に形成する工程と、 前記バンプ（２）の上層部の上にリード（１２）を載せ
る工程と、 前記リード（１２）を前記バンプ（２）に押圧すること
により前記リード（１２）と前記バンプ（２）を接続す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】前記バンプ（２）は、電解メッキによって
形成された金から構成され、かつ、前記下層部（９ａ）
と上層部（９ｂ）は、該電解メッキの際に電極に流す電
流密度を相違させることにより区分されていることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記バンプ（２）は、電解メッキによって
形成された金より構成され、かつ、前記下層部（９ａ）
と上層部（９ｂ）は、該電解メッキに用いるメッキ液の
金の含有量を相違させることにより区分されていること
を特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15708692A JPH065606A (ja) | 1992-06-16 | 1992-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15708692A JPH065606A (ja) | 1992-06-16 | 1992-06-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065606A true JPH065606A (ja) | 1994-01-14 |
Family
ID=15641943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15708692A Withdrawn JPH065606A (ja) | 1992-06-16 | 1992-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065606A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086532A (ja) * | 2004-09-15 | 2006-03-30 | Samsung Electronics Co Ltd | ハイブリッド金バンプを含む微細電子素子チップ、これのパッケージ、これを含む液晶ディスプレー装置及びこのような微細電子素子チップの製造方法 |
| CN103915406A (zh) * | 2013-01-02 | 2014-07-09 | 国际商业机器公司 | 信号路径和制造多重图案化的半导体器件的方法 |
| JPWO2019150825A1 (ja) * | 2018-02-01 | 2020-02-06 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
-
1992
- 1992-06-16 JP JP15708692A patent/JPH065606A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086532A (ja) * | 2004-09-15 | 2006-03-30 | Samsung Electronics Co Ltd | ハイブリッド金バンプを含む微細電子素子チップ、これのパッケージ、これを含む液晶ディスプレー装置及びこのような微細電子素子チップの製造方法 |
| CN103915406A (zh) * | 2013-01-02 | 2014-07-09 | 国际商业机器公司 | 信号路径和制造多重图案化的半导体器件的方法 |
| CN103915406B (zh) * | 2013-01-02 | 2016-09-07 | 国际商业机器公司 | 信号路径和制造多重图案化的半导体器件的方法 |
| JPWO2019150825A1 (ja) * | 2018-02-01 | 2020-02-06 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
| US11183615B2 (en) | 2018-02-01 | 2021-11-23 | Nuvoton Technology Corporation Japan | Semiconductor device |
| US11417805B2 (en) | 2018-02-01 | 2022-08-16 | Nuvoton Technology Corporation Japan | Semiconductor device |
| US11742461B2 (en) | 2018-02-01 | 2023-08-29 | Nuvoton Technology Corporation Japan | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |