JP4773167B2 - ハイブリッド金バンプを含む微細電子素子チップ、これのパッケージ、これを含む液晶ディスプレー装置及びこのような微細電子素子チップの製造方法 - Google Patents

ハイブリッド金バンプを含む微細電子素子チップ、これのパッケージ、これを含む液晶ディスプレー装置及びこのような微細電子素子チップの製造方法 Download PDF

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Description

本発明はハイブリッド金バンプを含む微細電子素子チップ、これのパッケージ、これを含む液晶ディスプレー装置及びこのような微細電子素子チップの製造方法に関する。
情報通信とコンピュータ産業の急速な発展及び携帯化によって携帯電話、携帯情報端末機、ＬＣＤ装置などの平板ディスプレー装置、ノート・パソコン型コンピュータなどの電子機器での小型化、薄形化、軽量化が進展している。これにより、これら機器に実装されるチップの軽薄短小化が同時に進行している。軽薄短小化されたチップのパッケージ及び外部電子機器への接続手段で導電性バンプが広く適用されている。
最近導電性バンプを電解メッキ法により形成する場合、非シアン（Ｎｏｎ−ｃｙａｎ）系の鍍金液を主に用いている。以前にシアン（Ｃｙａｎ）系の鍍金液を用いているが、最近非シアン系の鍍金液を主に用いている。ＫＡｕ（ＣＮ）２を含むシアン系の鍍金液を用いることに比べてＮａ３Ａｕ（ＳＯ３）２を含む非シアン系の鍍金液を用いて導電性バンプを形成する場合、完成したバンプの表面が粗くなくて緻密な組織で構成されて後続する結合作業に容易くて、ＨＣＮのような有害ガスが発生しないために環境汚染の問題が減って安全な作業環境を造成することができる。
一般的に、微細電子素子が形成されたチップに対して電気的テストを実施するが、これをＥＤＳ（Ｅｌｅｃｔｒｉｃａｌ Ｄｉｅ Ｓｏｒｔｉｎｇ）テストという。すなわち、ＥＤＳテストはウエーハ上に形成された微細電子素子に電気的テストをするために、微細電子素子と電気的に連結された導電性バンプにプローブチップ（Ｐｒｏｂｅ ｔｉｐ）を接触させた後プローブチップを介して微細電子素子に電気信号を伝達することによってチップが正常か不良なのかを検査するものである。
非シアン系の鍍金液を利用して形成した導電性バンプを採択する場合、導電性バンプから発生した異物がプローブチップについてテスト電気信号のエラーがたびたび発生する。このようなプローブチップについている異物は実際正常に動作するチップに対しても短絡（Ｓｈｏｒｔ）または断線（Ｏｐｅｎ）されたというテスト結果を出力したり、プローブチップと導電性バンプ間の接触抵抗（Ｃｏｎｔａｃｔ ｒｅｓｉｓｔａｎｃｅ）を変化させることによって誤ったテスト結果を出力するという問題を起こす。
これを解決するためにチップをテストする時プローブチップを洗浄しなければならないが、一般的に２０−５０個のチップをテストする時ごとにプローブチップの洗浄工程を経なければならない。この場合プローブチップの摩耗によって製造原価が上昇するようになって、プローブチップの洗浄工程が追加されることによってＥＤＳ工程の作業時間が増えるようになって全体収率が落ちるという問題が発生する。
特開2002-261111号公報
本発明が解決しようとする技術的課題は、ＥＤＳテストでプローブチップに異物が発生しないハイブリッド金バンプを含む微細電子素子チップを提供ことである。
本発明が解決しようとする他の技術的課題は、このような微細電子素子チップを含むパッケージを提供ことである。
本発明が解決しようとするまた他の技術的課題は、このような微細電子素子チップを含む液晶ディスプレー装置を提供ことである。
本発明が解決しようとするまた他の技術的課題は、このような微細電子素子チップの製造方法を提供ことである。
本発明の技術的課題は以上で言及した技術的課題に制限されないし、言及されない他の技術的課題は下記の記載から当業者に明確に理解されることができることである。
前記技術的課題を達成するための本発明の一実施形態による微細電子素子チップは基板上に形成された微細電子素子と連結されて、前記微細電子素子とチップ外部間の電気的なコンタクトが形成されるチップパッドと、前記チップパッド上に形成されて、少なくとも２層以上の複合膜で構成されたバンプを含む。
前記技術的課題を達成するための本発明の他の実施形態による微細電子素子チップは基板上に形成された微細電子素子と連結されて、前記微細電子素子とチップ外部間の電気的なコンタクトが形成されるチップパッドと、前記微細電子素子を保護して前記チップパッドを露出させるパッシベーション層と、前記パッシベーション層により露出した前記チップパッド上に形成されて、少なくとも２層以上の複合膜で構成されたバンプと、前記チップパッドとバンプ間に形成されて、前記チップパッドとバンプ間の相互拡散を防止して相互接着を助けるバンプ下部導電層を含む。
前記他の技術的課題を達成するための本発明の一実施形態によるパッケージはこのような微細電子素子チップと、外部接続端子と内部接続端子で構成された配線を含んで、前記微細電子素子チップの前記バンプと前記内部接続端子が電気的に接続するテープ配線基板を含む。
前記また他の技術的課題を達成するための本発明の一実施形態による液晶ディスプレー装置は、微細電子素子チップとの接続のための配線が形成されている液晶表示パネルアセンブリーと、このような微細電子素子チップを含んで、前記配線と前記微細電子素子チップの前記バンプが電気的に接続する。
前記また他の技術的課題を達成するための本発明の一実施形態による微細電子素子チップの製造方法は（ａ）基板上に形成された微細電子素子と連結されて、前記微細電子素子とチップ外部間の電気的なコンタクトが形成されるチップパッドを準備する段階と、（ｂ）前記チップパッド上に少なくとも２層以上の複合膜で構成されたバンプを形成する段階を含む。
前記また他の技術的課題を達成するための本発明の他の実施形態による微細電子素子チップの製造方法は（ａ）チップパッドを露出させるパッシベーション層を形成する段階と、（ｂ）前記（ａ）段階の結果物上にバンプ下部導電層を形成する段階と、（ｃ）前記バンプ下部導電層上にバンプが形成される領域を限定する非導電膜パターンを形成する段階と、（ｄ）前記非導電膜パターンをマスクにして、前記バンプ下部導電層上に少なくとも２層以上の複合膜で構成されたバンプを形成する段階と、（ｅ）前記非導電膜パターンを除去する段階を含む。
その他実施形態の具体的な事項は詳細な説明及び図面に含まれている。
上述したように本発明によるハイブリッド金バンプを含む微細電子素子チップによれば、後続するＥＤＳテストでプローブチップに異物が発生しなくて、なめらかで緻密な組織のバンプ表面を有して、ひいてはシアン金メッキ層のみを用いた場合に比べて相対的に環境汚染を減らすことができるハイブリッド金バンプを含む微細電子素子チップを提供することができる。
本発明の利点及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述する実施形態を参照すると明確になることである。しかし本発明は以下で開示する実施形態に限られることでなく相異なる多様な形態で具現されることができ、単に本実施形態は本発明の開示が完全なようにして、本発明が属する技術分野で通常の知識を有する者に発明の範ちゅうを完全に知らせるために提供することであり、本発明は請求項の範囲により定義されるだけである。明細書全体にかけて同一参照符号は同一構成要素を称する。
本発明の望ましい実施形態は添付図面を参照することによって最もよく理解することができることである。以下実施形態では微細電子素子チップ（以下、チップ）であってチップ外部と接続するバンプが多くてさらにバンプ特性が問題になるＬＤＩ（ＬＣＤ Ｄｒｉｖｅｒ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）チップを例に挙げて説明する。
以下、図１ないし図８を参照して本発明の一実施形態によるハイブリッド金バンプ構造を含むＬＤＩチップを製造する方法を説明する。図１ないし図８は本発明の一実施形態によるＬＤＩチップの製造方法を示した断面図である。
図１を参照すると、ウエーハ状態の基板１００を準備する。この基板１００上には微細電子素子（図示せず）が形成されていて、微細電子素子と連結されて最上層配線で構成されたチップパッド１１０が形成されている。ここで、チップパッド１１０には微細電子素子とチップ外部間の電気的なコンタクトが形成される。そして、チップパッド１１０は伝導性物質を用いて形成することができて、例えば金属物質を用いることができて、さらに望ましくはアルミニウムまたは銅を用いて形成することができる。
このような微細電子素子を保護してチップパッド１１０を露出させるパッシベーション層１２０をウエーハ状態の基板１００に形成する。チップパッド１１０でチップ外部と電気的コンタクトが形成されるためにはパッシベーション層１２０はチップパッド１１０上部に所定の開口部を有することが望ましい。パッシベーション層１２０内の開口部はマスクを用いて写真エッチング工程でパターニングして形成することができる。
続いて、図２に示したようにパッシベーション層１２０が形成された基板１００上にバンプ下部導電層１３０を形成する。バンプ下部導電層１３０はアルミニウムまたは銅チップパッド１１０上に外部との電気的なコミュニケーション通路で使われるバンプ（例えば、ハイブリッド金バンプ）を直接形成しにくいために形成する。また、バンプ下部導電層１３０はチップパッド１１０と上部配線間の相互拡散を防止する役割をすることができる。したがって、バンプ下部導電層１３０はチップパッド１１０とパッシベーション層１２０との接着力が良くて、チップパッド１１０との電気抵抗が低く、基板１００に作用するストレスを最小化することができて、拡散防止膜としての機能を持っていることが望ましい。それゆえ、バンプ下部導電層１３０はＴｉＷ、Ｃｒ、Ｃｕ、Ｔｉ、Ｎｉ、ＮｉＶ、Ｐｄ、Ｃｒ／Ｃｕ、ＴｉＷ／Ｃｕ、ＴｉＷ／ＡｕまたはＮｉＶ／Ｃｕを真空蒸着法、スパッタリング法、電解メッキ法または無電解メッキ法を利用して形成する。製造工程の便宜性と材料の安定性などを考慮して、本発明の一実施形態はスパッタリング法を介してＴｉＷとＡｕを順次的に蒸着して、ＴｉＷ／Ａｕ構造を有するバンプ下部導電層１３０を例に挙げて説明したが、本発明はこれに限られない。多様な材料と工程を介してチップパッド１１０とバンプ間の相互拡散を防止して相互接着を助けることができるバンプ下部導電層１３０を選択することができる。ここで、ＴｉＷ層はチップパッド１１０と上部配線間の拡散防止膜としての役割をすることができる。そして、Ａｕ層はチップパッド１１０とバンプ間の接着力を高めて、後続する上部配線を形成するための電解メッキ工程でシード層（Ｓｅｅｄ ｌａｙｅｒ）としての役割をすることができる。
本発明の一実施形態において、バンプ下部導電層１３０は０．０１−１μｍ厚さで形成することができる。バンプ下部導電層１３０が過度に薄ければその機能を適切に発揮することができなくて、バンプ下部導電層１３０が過度に厚ければ電気抵抗が大きくなってしまうためである。例えば、バンプ下部導電層１３０としてＴｉＷを０．００５−０．５μｍ厚さで、Ａｕを０．００５−０．５μｍ厚さで形成することができる。
続いて、図３に示したように、バンプ下部導電層１３０が形成された基板１００上に非導電膜１４０を形成する。ここで、非導電膜１４０としては、後続するハイブリッド金バンプを形成するための電解メッキ工程（図５及び図６参照）でバンプ下部導電層１３０に流れる電流を妨害してバンプが形成される領域を除外したバンプ下部導電層１３０上にメッキされることを防止する役割をすることができる絶縁物質ならばその適用が可能である。非導電膜１４０とバンプ下部導電層１３０との接着力及び非導電膜１４０に対するパターニング（Ｐａｔｔｅｒｎｉｎｇ）の便利性などを考慮して、非導電膜１４０としてはフォトレジスト（Ｐｈｏｔｏｒｅｓｉｓｔ）などを用いることが望ましい。非導電膜１４０は無電解メッキ法（Ｅｌｅｃｔｒｏｌｅｓｓ ｐｌａｔｉｎｇ）、スパッタリング法（Ｓｐｕｔｔｅｒｉｎｇ）、真空蒸着法（Ｅｖａｐｏｒａｔｉｏｎ）、スピンコーティング法（Ｓｐｉｎ−ｃｏａｔｉｎｇ）、ロールコーティング法（Ｒｏｌｌ−ｃｏａｔｉｎｇ）、スリットダイ法（Ｓｌｉｔ−ｄｉｅ ｏｒ ｓｌｏｔ ｄｉｅ）などで形成することができる。本発明の一実施形態において非導電膜１４０でフォトレジストを用いる場合、非導電膜１４０はスピンコーティング法（Ｓｐｉｎ−ｃｏａｔｉｎｇ）、ロールコーティング法（Ｒｏｌｌ−ｃｏａｔｉｎｇ）、スリットダイ法（Ｓｌｉｔ−ｄｉｅ ｏｒ ｓｌｏｔ ｄｉｅ）により形成されることができる。非導電膜１４０はポジティブ（Ｐｏｓｉｔｉｖｅ）フォトレジストまたはネガティブ（Ｎｅｇａｔｉｖｅ）フォトレジストを用いることができて、フォトレジストの塗布厚さはフォトレジストの特性によって変わることができる。フォトレジストを塗布した後には溶媒（Ｓｏｌｖｅｎｔ）成分を除去するためにフォトレジストをホットプレート（Ｈｏｔ ｐｌａｔｅ）でソフトベーク（Ｓｏｆｔ ｂａｋｅ）を遂行して硬化する。硬化したフォトレジストは露光源とパターンが形成されているマスク（Ｍａｓｋ）を利用して選択的に露光工程を遂行して、光が照射された領域と照射されない領域を区別するためにホットプレートでハードベーク（Ｈａｒｄ ｂａｋｅ）を遂行して熱硬化する。
図４を参照すると、非導電膜１４０をバンプ下部導電層１３０上に形成した後、写真エッチング工程を経て非導電膜１４０をパターニングしてハイブリッド金バンプ（図６の１７０参考）が形成される領域を限定する非導電膜パターン１４２を形成する。図４に示したように、ハイブリッド金バンプ（図６の１７０参考）が形成される領域はチップパッド１１０上に位置することが望ましい。
このように、フォトレジストによる非導電膜パターン１４２を形成した後、バンプ下部導電層１３０上に残存する有機物であるフォトレジストを除去するためにＯ２プラズマを利用して灰化（Ａｓｈｉｎｇ）をする。後続するバンプ形成のための電解メッキ工程のためにＯ２灰化工程を介してバンプ下部導電層１３０が親水性を有するようにする。
続いて、図５及び図６を参照すると、非導電膜パターン１４２により露出したバンプ下部導電層１３０上にハイブリッド金バンプ（Ｈｙｂｒｉｄ Ａｕ ｂｕｍｐ）１７０を形成する。まず、図５に示したように、非導電膜パターン１４２により露出したバンプ下部導電層１３０上にシアン金（Ｃｙａｎ Ａｕ）メッキ層１５０を電解メッキ法により形成する。ここで、シアン金メッキ層１５０を形成するための鍍金液としてはＫＡｕ（ＣＮ）２を含むシアン系の鍍金液を用いることができる。そして、基板１００を洗浄溶液で洗浄する。続いて、図６に示したように、シアン金メッキ層１５０上に非シアン金（Ｎｏｎ−ｃｙａｎ Ａｕ）メッキ層１６０を電解メッキ法により形成する。ここで、非シアン金メッキ層１６０を形成するための鍍金液としてはＮａ３Ａｕ（ＳＯ３）２を含む非シアン系の鍍金液を用いることができる。
本発明の一実施形態によるハイブリッド金バンプ１７０はシアン金メッキ層１５０と非シアン金メッキ層１６０が積層された構造を有する。従来技術によりシアン金メッキ層のみを利用して金バンプを製造した場合には、完成したバンプの表面が粗くて組織が粗雑で後続する結合作業が容易でなく、環境汚染などの問題があった。また、従来技術により非シアン金メッキ層のみを利用して金バンプを製造した場合には、金バンプから異物が発生して後続するＥＤＳ（Ｅｌｅｃｔｒｉｃａｌ Ｄｉｅ Ｓｏｒｔｉｎｇ）テスト工程でプローブチップ（Ｐｒｏｂｅ ｔｉｐ）を容易に汚染させる問題があった。しかし、本発明によるハイブリッド金バンプ１７０はＥＤＳテスト工程でほとんどプローブチップを汚染させない。また、なめらかで緻密な組織のバンプ表面を有する。ひいては、シアン金メッキ層のみを用いる場合に比べて相対的に環境汚染を減らすことができる効果がある。また、ハイブリッド金バンプ１７０を構成するシアン金メッキ層１５０と非シアン金メッキ層１６０を交互にメッキして形成しても、各メッキ層の特性を低下しない。これはシアン系の鍍金液と非シアン系の鍍金液を交互に用いてメッキする場合にも、非導電膜パターン１４２に鍍金液がほとんど吸収されなくて他の鍍金液を汚染させないことが分かる。また、このような過程で非導電膜パターン１４２はほとんど損傷を受けないことを分かる。具体的な本発明の作用及び効果に対しては後述するようにする。
図６を参照すると、本発明の一実施形態によるハイブリッド金バンプ１７０は１−２０μｍの厚さｔで形成することが望ましい。この時、ハイブリッド金バンプ１７０とバンプ下部導電層１３０の全体厚さはチップ外部との電気的なコミュニケーションが円滑に起こることができる範囲内で可能な限り薄く形成することが製造時間と費用を最小化することができるので望ましい。先に説明したようにバンプ下部導電層１３０は厚さが０．０１−１μｍであって、ハイブリッド金バンプ１７０は厚さｔが１−２０μｍで形成することが望ましい。ＬＤＩチップの場合にはＴｉＷ／Ａｕでなされたバンプ下部導電層１３０とＡｕまたはＡｕ合金で構成されたハイブリッド金バンプ１７０の組合が容易く適用されることができる。
ハイブリッド金バンプ１７０はシアン金メッキ層１５０と非シアン金メッキ層１６０で構成されているが、後続する熱処理工程を介してシアン金メッキ層１５０と非シアン金メッキ層１６０が結合して新しい結晶構造を有するためにそれぞれ最小限で必要な厚さがある。すなわち、本発明でシアン金メッキ層１５０の厚さｔ１及び非シアン金メッキ層１６０の厚さｔ２はそれぞれ０．５μｍ以上に形成することができる。ひいては、それぞれ１μｍ以上に形成することができる。
続いて、図７に示したように、非導電膜パターン１４２を灰化とストリッピング工程により除去する。
そして、図８に示したように、ハイブリッド金バンプ１７０の形状に対応してバンプ下部導電層１３０をエッチングしてＬＤＩチップ２００を完成する。本発明の一実施形態において、バンプ下部導電層１３０は湿式エッチングを介してエッチングすることができる。例えば、ＴｉＷ／Ａｕ構造を有するバンプ下部導電層１３０の場合、１ＨＣｌ：３ＨＮＯ３：５純水のエッチング液を用いて約２３℃でＡｕをエッチングすることができて、濃い過酸化水素溶液を利用して約７０℃でＴｉＷをエッチングすることができる。続いて、ＬＤＩチップ２００を熱処理する。このような熱処理工程は酸素または水素雰囲気下で２５０−３６０℃の温度で遂行する。望ましくは、ＬＤＩチップ２００の熱処理は窒素雰囲気で約２８０℃の温度で遂行することが適切である。
その後、ウエーハ状態の基板１００を切断して個別的なＬＤＩチップをばらに分離する工程を遂行する。得られた個別ＬＤＩチップはＣＯＧ、ＣＯＦ、ＴＣＰなどの多様な実装方式で実装される。
図９Ａないし図９Ｃは本発明の一実施形態によるＬＤＩチップ上に形成されたハイブリッド金バンプ１７０を示したＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真である。図９Ａは直方体状のハイブリッド金バンプ１７０を斜線方向で撮ったＳＥＭ写真である。図９ＡでＢ部分はハイブリッド金バンプ１７０の上面を示して、Ａ部分はハイブリッド金バンプ１７０の側壁を示す。図９Ｂは図９Ａのハイブリッド金バンプ１７０の側壁Ａ部分を拡大したＳＥＭ写真である。図９Ｂに示したように、ハイブリッド金バンプ１７０を構成するシアン金メッキ層１５０と非シアン金メッキ層１６０の境界Ｃが現われる。図９Ｃは図９Ｂのハイブリッド金バンプ１７０の側壁Ａ部分をさらに拡大したＳＥＭ写真であって、シアン金メッキ層１５０と非シアン金メッキ層１６０の境界Ｃが明確に現われることがわかる。
図１０は本発明の一実施形態によるハイブリッド金バンプのＸＲＤ（Ｘ−Ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）ピーク（Ｐｅａｋ）を示したグラフである。本実施形態に使われたハイブリッド金バンプはシアン金メッキ層（３μｍ）と非シアン金メッキ層（１４μｍ）を積層した構造を有する。図１０は本発明の一実施形態によるハイブリッド金バンプと、比較対象である単一シアン金メッキ層で構成された金バンプ（以下、単一シアン金バンプ）及び単一非シアン金メッキ層で構成された金バンプ（以下、単一非シアン金バンプ）に対して、熱処理の前後にＸＲＤピークを測定した結果である。
以下、図１０を参照してハイブリッド金バンプ、単一シアン金バンプ及び単一非シアン金バンプの結晶構造を説明する。
単一シアン金バンプの場合、熱処理前後に金（１１１）結晶面と金（２００）結晶面に対してＸＲＤピークがあるが微小であることがわかる。すなわち、単一シアン金バンプの結晶構造は熱処理前後に結晶性が非常に弱いことを分かる（図１０の単一シアン金部分参照）。また、単一非シアン金バンプの場合、熱処理前には金１１１結晶が支配的だが、熱処理後には金１１１結晶がほとんど消えて金２００結晶に変わることを分かる（図１０の単一非シアン部分参照）。ここで、本発明の一実施形態によるハイブリッド金バンプで表面に位置する非シアン金メッキ層の熱処理前の結晶構造をよく見れば、金１１１ピークが現れるが単一非シアン金バンプと比較して強度（Ｉｎｔｅｎｓｉｔｙ）が相対的に小さく現われる（図１０のハイブリッド金部分参照）。したがって、熱処理前のハイブリッド金バンプは単一非シアン金バンプと同様に金１１１結晶が支配的だが相対的に単一非シアン金バンプに比べて結晶性が低いことが分かる。また、ハイブリッド金バンプの熱処理後の結晶構造をよく見れば、金１１１結晶がほとんど消えて金２００結晶に変わることを分かる（図１０のハイブリッド金部分参照）。但し、単一非シアン金バンプと比較して強度が相対的に高い。したがって、熱処理後のハイブリッド金バンプは単一非シアン金バンプと同様に金２００結晶が支配的だが相対的に単一非シアン金バンプに比べて結晶性が高いことが分かる。
このように、本発明の一実施形態によるハイブリッド金バンプのＸＲＤピークをよく見れば、シアン金メッキ層１５０と非シアン金メッキ層１６０を積層してハイブリッド金バンプ１７０を形成する時からハイブリッド金バンプ１７０を構成する非シアン金メッキ層１６０の結晶構造が単一非シアン金バンプと結晶化程度に差があることを分かる。また、このようなハイブリッド金バンプ１７０に熱処理を加えた後にも、ハイブリッド金バンプ１７０を構成する非シアン金メッキ層１６０の結晶構造が単一非シアン金バンプと結晶化程度に差があることを分かる。このように、本発明の一実施形態によるハイブリッド金バンプ１７０は、シアン金メッキ層１５０と非シアン金メッキ層１６０が単純に積層された構造を有することでなく、両層が形成されたり熱処理される過程で相互の結晶構造に影響を与えて後続するＥＤＳテスト工程でプローブチップを汚染させる問題を防止する役割をする。
図１１はＥＤＳテスト工程を経た後プローブチップの汚染程度を示すプローブチップの表面を示すＳＥＭ写真である。本実施形態に使われたハイブリッド金バンプはシアン金メッキ層と非シアン金メッキ層を積層した構造を有する。図１１は本発明の一実施形態によるハイブリッド金バンプと、単一シアン金バンプと、単一非シアン金バンプに対して、５００回のＥＤＳテストを経た後のプローブチップの表面を撮ったＳＥＭ写真である。図１１を参照すると、従来技術による単一シアン金バンプの場合ＥＤＳテストによりプローブチップがほとんど汚染しないが、前述した環境汚染や危険な作業環境等のような問題を有している。従来技術による単一非シアン金バンプの場合単一シアン金バンプのような問題点はないがＥＤＳテストによりプローブチップが深刻に汚染される問題を有している。これに反して、本発明の一実施形態によるハイブリッド金バンプは図１１に示したように５００回以上のＥＤＳテストによってもプローブチップがほとんど汚染されないし、シアン金バンプに比べて環境汚染や危険な作業環境に関する問題をほとんど解決することができる。
以上、本発明の一実施形態によるＬＤＩチップの製造方法ではシアン金メッキ層１５０が形成されてその上に非シアン金メッキ層１６０が積層された構造を有するハイブリッド金バンプ１７０の場合を説明したが、場合によっては図１２に示したように非シアン金メッキ層１６０が先に形成されて後ほどシアン金メッキ層１５０が積層されたハイブリッド金バンプ１７０’を用いることもできることはもちろんである。すなわち、本発明に使われるハイブリッド金バンプ１７０はその積層順序に限定されないが、熱処理過程間結晶性の変化を介して新しい結晶性を有するシアン金メッキ層１５０と非シアン金メッキ層１６０の合金によりハイブリッド金バンプ１７０の物性が定義されるためである。同様に、本発明は一つのシアン金メッキ層１５０と一つの非シアン金メッキ層１６０が積層された構造を有するハイブリッド金バンプ１７０に限定されないし、本発明は一つ以上のシアン金メッキ層１５０と一つ以上の非シアン金メッキ層１６０が交代で積層された構造を有するハイブリッド金バンプ１７０にも適用が可能なことはもちろんである。
表１は本発明の実施形態において、多様な構造を有するハイブリッド金バンプのＥＤＳテスト結果を示したものである。表１は各実施形態毎に総計６８５個のダイ（Ｄｉｅ）に対してＥＤＳテストをした後プローブチップの汚染により開放不良（Ｏｐｅｎ ｆａｉｌ）されたダイの数を示す。以下、表１を参照してハイブリッド金バンプのＥＤＳテスト結果を説明する。
（ここで、Ｃはシアン金メッキ層を、Ｎは非シアン金メッキ層を、括弧の中は各層の厚さを示す。）
実験例１のハイブリッド金バンプはバンプ下部導電層上にシアン金メッキ層（１３μｍ）と非シアン金メッキ層（２μｍ）が順序通り積層された構造を有しており、２８０℃の窒素雰囲気で熱処理をした場合である。そして、実験例２はシアン金メッキ層（１３μｍ）と非シアン金メッキ層（２μｍ）が順序通り積層された構造を有しており、３５５℃の酸素雰囲気で熱処理をした場合である。そして、実験例３はシアン金メッキ層（２μｍ）と非シアン金メッキ層（１３μｍ）が順序通り積層された構造を有しており、３５５℃の酸素雰囲気で熱処理をした場合である。そして、実験例４はシアン金メッキ層（２μｍ）と非シアン金メッキ層（１３μｍ）が順序通り積層された構造を有しており、２８０℃の窒素雰囲気で熱処理をした場合である。そして、実験例５は非シアン金メッキ層（２μｍ）とシアン金メッキ層（１３μｍ）が順序通り積層された構造を有しており、３５５℃の酸素雰囲気で熱処理をした場合である。そして、実験例６は非シアン金メッキ層（２μｍ）とシアン金メッキ層（１３μｍ）が順序通り積層された構造を有しており、２８０℃の窒素雰囲気で熱処理をした場合である。そして、実験例７は非シアン金メッキ層（１３μｍ）とシアン金メッキ層（２μｍ）が順序通り積層された構造を有しており、２８０℃の窒素雰囲気で熱処理をした場合である。そして、実験例８は非シアン金メッキ層（１３μｍ）とシアン金メッキ層（２μｍ）が順序通り積層された構造を有しており、３５５℃の酸素雰囲気で熱処理をした場合である。そして、比較例１はシアン金メッキ層（０．３５μｍ）と非シアン金メッキ層（１４μｍ）が順序通り積層された構造を有しており、２８０℃の窒素雰囲気で熱処理をした場合である。
表１をよく見れば、実験例１ないし実験例８による本発明のハイブリッド金バンプの場合、中間にプローブチップを洗浄する工程がなく６８５個のダイに対してＥＤＳテストを遂行しても開放不良（Ｏｐｅｎ ｆａｉｌ）がほとんどないことが分かる。しかし、０．３５μｍ厚さのシアン金メッキ層が有する比較例１をよく見れば、開放不良がプローブチップの汚染による開放不良が相対的に多くのことが分かる。さらに具体的によく見れば、本発明のハイブリッド金バンプはこれを構成するシアン金メッキ層と非シアン金メッキ層の積層順序に構わないことが分かる。また、ハイブリッド金バンプを構成するシアン金メッキ層及び非シアン金メッキ層の厚さがそれぞれ０．５μｍ以上である時、さらに望ましくはそれぞれ１μｍ以上である時プローブチップの汚染が消えることが分かる。これはシアン金メッキ層と非シアン金メッキ層が結合して新しい結晶構造を有するためにそれぞれ最小限に必要な厚さがあることを意味している。
前記実施形態ではＬＤＩチップを例に挙げて説明したが、本発明の実施形態によるハイブリッド金バンプの構造は多様な微細電子素子チップに適用できることはもちろんである。例えば、本発明によるバンプ構造はＤＲＡＭ、ＳＲＡＭ、フラッシュメモリー、ＦＲＡＭ、ＭＲＡＭ、ＰＲＡＭなどの高集積半導体メモリーチップ、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）チップ、ＣＰＵ、ＤＳＰなどのプロセッサーなどにも有用に適用されることができる。また、単一素子で構成されたチップ、同種の素子を含むチップ、一つの完全な機能または完全なシステムを提供するために必要な異種の素子を含む多様なＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）チップにも適用されることができることはもちろんである。
図１ないし図１１で説明した本発明の多様な実施形態によるＬＤＩチップは多様な実装方法によって実装されることができる。ＬＤＩチップはＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式でディスプレーパネル上に直接実装されることもできて、パッケージ基板上に実装されることもできる。パッケージ基板としてはモールディングされたリードフレーム、印刷回路基板、ＤＢＣ（Ｄｉｒｅｃｔ Ｂｏｎｄ Ｃｏｐｐｅｒ）、フレキシブルなテープ配線基板などが多様に使われることができる。また、パッケージ基板としては半導体チップとアセンブリー基板間の電気的接続及び／または機械的柔軟性を提供するインターポーザ（ｉｎｔｅｒｐｏｓｅｒ）が使われることもできる。インターポーザはテープのような伸縮性材料、ポリイミド、またはプラスチック材料で作られることもできて、単一または複数のパターン化された再配線層、パッシブ素子などを含むこともできる。本発明の実施形態によるＬＤＩチップは多様なパッケージ基板中でフレキシブルなテープ配線基板にＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）またはＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）パッケージ方式により実装された後、印刷回路基板またはディスプレーパネル上に最終実装されることができる。
図１３Ａは本発明の一実施形態によるＬＤＩチップ２００がＣＯＧ方式で実装されたＬＣＤパネルアセンブリー３２５の平面図であって、図１３Ｂ図１３ＡのＢ−Ｂ’線に沿って切った断面図である。
図１３Ａを参照すると、本発明の液晶ディスプレー装置３００はＬＤＩチップ２００とＬＣＤパネルアセンブリー３２５を含んで、ＴＦＴパネル３１０とカラーフィルターパネル３２０で構成されたＬＣＤパネルアセンブリー３２５上にＬＤＩチップ２００が直接実装されている。ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）３３５も可撓性基板３３０を介してＬＣＤパネルアセンブリー３２５に連結されている。ＴＦＴパネル３１０は複数個の薄膜トランジスタ（ＴＦＴ）がマトリックス状に形成されているパネルである。カラーフィルターパネル３２０は格子状のブラックマトリックス、ＲＧＢ画素及びＩＴＯ電極などが形成されているパネルである。両パネル３１０、３２０間に液晶（図示せず）が注入されている。有効ディスプレー領域以外のＴＦＴパネル３１０上にデータライン３４０、ゲートライン３５０、ゲート駆動信号伝送ライン３４５、３５５等の配線が形成されている。
図１３Ｂを参照すると、本発明によるハイブリッド金バンプ１７０を有したＬＤＩチップ２００がフェースダウン接合（ｆａｃｅ ｄｏｗｎ ｂｏｎｄｉｎｇ）によってＴＦＴパネル３１０上の配線３４０、３５０、３４５、３５５または配線３４０、３５０、３４５、３５５と連結したパッド３６０などと直接接続する。この時、ＬＤＩチップ２００の接続はＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）３７０を介してなされる。ＡＣＦ ３７０は接着フィルム３７２に小さな導電性粒子３７４が散在されている状態のフィルムをいう。接着フィルム３７２は１５〜３５μｍ程度であって、導電性粒子３７４の直径は３〜１５μｍ程度である。接着フィルム３７２の種類ではスチレンブタジエンゴム、ポリビニールブチレンなどの熱可塑性（Ｔｈｅｒｍｏｐｌａｓｔｉｃ）フィルム、エポキシ樹脂、ポリウレタン、アクリル樹脂などの熱硬化性（Ｔｈｅｒｍｏｓｅｔｔｉｎｇ）フィルムまたは熱可塑性と熱硬化性の混合フィルムが使われることができる。導電性粒子３７４は金、銀、ニッケル、金属でコーティングされたポリマー、またはガラスボールであることである。接続をしようとするＬＣＤパネルアセンブリー３２５の配線３４０、３５０、３４５、３５５または配線３４０、３５０、３４５、３５５と連結したパッド３６０上にＡＣＦ ３７０を付けてハイブリッド金バンプ１７０をパッド３６０と合せて付着した後、熱圧着すればハイブリッド金バンプ１７０とパッド３６０間の導電性粒子３７４により垂直方向に電気的接続になる。
図１３ＢではＡＣＦを介したＣＯＧ実装を例示したが、非導電性接着剤（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ；ＮＣＰ）を用いたＣＯＧ実装も可能なことはもちろんである。ＮＣＰを用いる場合、図面には図示していないがハイブリッド金バンプ１７０とパッド３６０が直接的に接続して、ＬＣＤパネルアセンブリー３２５とＬＤＩチップ２００がＮＣＰにより接着される。
ＣＯＧ方式の実装は補修作業が容易で、ＬＤＩチップ２００とＬＣＤパネルアセンブリー３２５間のギャップ孔隙内に樹脂を充填することが要求されないし、他のパッケージ基板を必要としないので実装コストが節減される非常に有用な実装法である。
図１４は図１ないし図１１で説明した本発明の多様な実施形態によるＬＤＩチップが実装されるテープ配線基板４００の平面図である。図１４を参照すると、曲がることができる材質、例えばポリイミド（Ｐｏｌｙｉｍｉｄｅ）のようなフレキシブルフィルム４１０上に配線４２０が形成されている。ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）用テープ配線基板の場合にはＬＤＩチップが付着される領域であるウィンドー４２５が中間にある。ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）パッケージ用テープ配線基板はウィンドー４２５がなくフレキシブルフィルム４１０上に配線４２０が配列されるという点でＴＣＰ用テープ配線基板と差がある。配線４２０は５μｍ〜２０μｍ程度の厚さに形成されていて、一般的に銅薄（Ｃｕ）、銅薄の表面にスズ、金、ニッケルまたはソルダをメッキした物質が使われる。
図面符号４３０は前記配線４２０が外部に露出される場合酸化されることを防止して、異物質（Ｆｏｒｅｉｇｎ ｍａｔｅｒｉａｌ）による断線不良が発生することを防止するためにソルダレジスト（Ｓｏｌｄｅｒ ｒｅｓｉｓｔ）がコーティングされた領域を指し示す。図面符号４４０はフレキシブルフィルム４１０で切断されて使われるユーザー領域を指し示す。図面符号Ａ１、Ａ２はＰＣＢやＬＣＤパネルに直接付着する外部連結端子である。
図１５及び図１６はそれぞれ本発明の一実施形態によるＬＤＩチップ２００が実装されたＴＣＰとＣＯＦパッケージの断面図である。図１５及び図１６を参照すると、本発明によるハイブリッド金バンプ１７０を有したＬＤＩチップ２００がフェースアップ接合（ｆａｃｅ ｕｐ ｂｏｎｄｉｎｇ）によってフレキシブルフィルム４１０上の配線４２０の内部連結端子に接続する。ＬＤＩチップ２００両側にはレジン４５０が形成され、レジン４５０はソルダレジスト４３０、配線４２０及びハイブリッド金バンプ１７０で構成された接合構造を覆う。
図１７は本発明の実施形態によるＬＤＩチップがＣＯＦパッケージ形態で実装されたＬＣＤパネルアセンブリー３２５の概略図である。図１３Ａに示しているＬＣＤパネルアセンブリーと等しい構成要素に対しては説明を省略する。テープ配線基板４００上の外部連結端子Ａ１、Ａ２の一側はＴＦＴパネル３１０上のデータライン３４０またはゲートライン３５０が連結されて、外部連結端子Ａ１、Ａ２の他側はＰＣＢまたはゲート駆動信号伝送ライン３４５、３５５に接続される。上の実施形態ではＬＤＩチップがＣＯＦパッケージ形態で実装されたＬＣＤパネルアセンブリーに関して説明したが、本発明はこれに限られないしＬＤＩチップがＴＣＰパッケージ形態で実装されたＬＣＤパネルアセンブリーにも適用可能であるということはもちろんである。
以上添付した図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須な特徴を変更しなくて他の具体的な形態で実施できるということを理解することができることである。それゆえ以上で記述した実施形態はすべての面で例示的なことであって限定的でないことを理解しなければならない。
本発明は携帯電話、携帯情報端末機、ＬＣＤ装置などの平板ディスプレー装置、ノート・パソコン型コンピュータなどの電子機器に適用されることができる。但し、上で言及した電子機器は例示に過ぎない。
本発明の一実施形態によるＬＤＩチップの製造方法を示した断面図である。 本発明の一実施形態によるＬＤＩチップの製造方法を示した断面図である。 本発明の一実施形態によるＬＤＩチップの製造方法を示した断面図である。 本発明の一実施形態によるＬＤＩチップの製造方法を示した断面図である。 本発明の一実施形態によるＬＤＩチップの製造方法を示した断面図である。 本発明の一実施形態によるＬＤＩチップの製造方法を示した断面図である。 本発明の一実施形態によるＬＤＩチップの製造方法を示した断面図である。 本発明の一実施形態によるＬＤＩチップの製造方法を示した断面図である。 本発明の一実施形態によるＬＤＩチップ上に形成されたハイブリッド金バンプを示したＳＥＭ写真である。 本発明の一実施形態によるＬＤＩチップ上に形成されたハイブリッド金バンプを示したＳＥＭ写真である。 本発明の一実施形態によるＬＤＩチップ上に形成されたハイブリッド金バンプを示したＳＥＭ写真である。 本発明の一実施形態によるハイブリッド金バンプのＸＲＤピークを示したグラフである。 ＥＤＳテスト工程を経た後プローブチップの汚染程度を示すプローブチップの表面を示すＳＥＭ写真である。 本発明の他の実施形態によるＬＤＩチップの製造方法を示した断面図である。 本発明の一実施形態によるＬＤＩチップがＣＯＧ方式で実装されたＬＣＤパネルアセンブリーの平面図である。 図１３ＡのＢ−Ｂ’線に沿って切った断面図である。 本発明の多様な実施形態によるＬＤＩチップが実装されるテープ配線基板の平面図である。 本発明の一実施形態によるＬＤＩチップが実装されたＴＣＰパッケージの断面図である。 本発明の一実施形態によるＬＤＩチップが実装されたＣＯＦパッケージの断面図である。 本発明の実施形態によるＬＤＩチップがＣＯＦパッケージ形態で実装されたＬＣＤパネルアセンブリーの概略図である。
符号の説明
１００：基板
１１０：チップパッド
１２０：パッシベーション層
１３０：バンプ下部導電層
１４０：非導電膜
１４２：非導電膜パターン
１５０：シアン金メッキ層
１６０：非シアン金メッキ層
１７０：ハイブリッド金バンプ
２００：ＬＤＩチップ
３００：液晶ディスプレー装置
３１０：ＴＦＴパネル
３２０：カラーフィルターパネル
３２５：ＬＣＤパネルアセンブリー
３３０：可撓性基板
３３５：ＰＣＢ
３４０：データライン
３４５：ゲート駆動信号伝送ライン
３５０：ゲートライン
３５５：ゲート駆動信号伝送ライン
３６０：パッド
３７０：ＡＣＦ
３７２：接着フィルム
３７４：導電性粒子
４００：テープ配線基板
４１０：フレキシブルフィルム
４２０：配線
４２５：ウィンドー
４３０：ソルダレジスト
４４０：ユーザー領域
４５０：レジン

Claims (35)

  1. 基板上に形成された微細電子素子と連結されて、前記微細電子素子とチップ外部間の電気的なコンタクトを形成するチップパッド；及び
    前記チップパッド上に形成されて、少なくとも２層以上の複合膜で構成されたバンプを含み、
    前記バンプは前記チップパッド上に非シアン金メッキ層が位置して、前記非シアン金メッキ層上にシアン金メッキ層が位置する構造である
    ことを特徴とする微細電子素子チップ。
  2. 前記バンプはシアン金メッキ層と非シアン金メッキ層が積層されたハイブリッド金バンプである
    ことを特徴とする請求項１に記載の微細電子素子チップ。
  3. 前記ハイブリッド金バンプの厚さは１−２０μｍである
    ことを特徴とする請求項２に記載の微細電子素子チップ。
  4. 前記シアン金メッキ層及び非シアン金メッキ層の厚さはそれぞれ０．５μｍ以上である
    ことを特徴とする請求項３に記載の微細電子素子チップ。
  5. 基板上に形成された微細電子素子と連結されて、前記微細電子素子とチップ外部間の電気的なコンタクトを形成するチップパッドと；
    前記微細電子素子を保護して前記チップパッドを露出させるパッシベーション層と；
    前記パッシベーション層により露出した前記チップパッド上に形成されて、少なくとも２層以上の複合膜で構成されたバンプ；及び
    前記チップパッドとバンプ間に形成されて、前記チップパッドとバンプ間の相互拡散を防止して相互接着を助けるバンプ下部導電層を含み、
    前記バンプは前記チップパッド上に非シアン金メッキ層が位置して、前記非シアン金メッキ層上に前記シアン金メッキ層が位置する構造である
    ことを特徴とする微細電子素子チップ。
  6. 前記バンプはシアン金メッキ層と非シアン金メッキ層が積層されたハイブリッド金バンプである
    ことを特徴とする請求項５に記載の微細電子素子チップ。
  7. 前記ハイブリッド金バンプの厚さは１−２０μｍである
    ことを特徴とする請求項６に記載の微細電子素子チップ。
  8. 前記シアン金メッキ層及び非シアン金メッキ層の厚さはそれぞれ０．５μｍ以上である
    ことを特徴とする請求項７に記載の微細電子素子チップ。
  9. 前記バンプ下部導電層はＴｉＷ、Ｃｒ、Ｃｕ、Ｔｉ、Ｎｉ、ＮｉＶ、Ｐｄ、Ｃｒ／Ｃｕ、ＴｉＷ／Ｃｕ、ＴｉＷ／ＡｕまたはＮｉＶ／Ｃｕで構成される
    ことを特徴とする請求項７に記載の微細電子素子チップ。
  10. 前記バンプ下部導電層はＴｉＷを０．００５−０．５μｍ厚さで、Ａｕを０．００５−０．５μｍ厚さで積層したＴｉＷ／Ａｕ構造である
    ことを特徴とする請求項９に記載の微細電子素子チップ。
  11. 前記ハイブリッド金バンプは一つ以上のシアン金メッキ層と一つ以上の非シアン金メッキ層が交代で積層された構造である
    ことを特徴とする請求項６に記載の微細電子素子チップ。
  12. 第１項ないし第１１項のうちいずれか一つの項による微細電子素子チップ；及び
    外部接続端子と内部接続端子で構成された配線を含んで、前記微細電子素子チップの前記バンプと前記内部接続端子が電気的に接続するテープ配線基板を含む
    ことを特徴とするパッケージ。
  13. 微細電子素子チップとの接続のための配線が形成されている液晶表示パネルアセンブリー；及び
    第１項ないし第１１項のうちいずれか一つの項による微細電子素子チップを含んで、
    前記配線と前記微細電子素子チップの前記バンプが電気的に接続する
    ことを特徴とする液晶ディスプレー装置。
  14. 前記微細電子素子チップと前記液晶表示パネルアセンブリーはＣＯＧ、ＴＣＰまたはＣＯＦ方式で接続される
    ことを特徴とする請求項１３に記載の液晶ディスプレー装置。
  15. （ａ）基板上に形成された微細電子素子と連結されて、前記微細電子素子とチップ外部間の電気的なコンタクトを形成するチップパッドを準備する段階；及び
    （ｂ）前記チップパッド上に少なくとも２層以上の複合膜で構成されたバンプを形成する段階を含み、
    前記（ｂ）段階は前記チップパッド上に非シアン金メッキ層を先に形成した後、シアン金メッキ層を形成する
    ことを特徴とする微細電子素子チップの製造方法。
  16. 前記（ｂ）段階は前記チップパッド上にシアン金メッキ層と非シアン金メッキ層の積層構造で構成されたハイブリッド金バンプを形成する段階である
    ことを特徴とする請求項１５に記載の微細電子素子チップの製造方法。
  17. 前記（ｂ）段階は電解メッキ法を利用する
    ことを特徴とする請求項１６に記載の微細電子素子チップの製造方法。
  18. 前記シアン金メッキ層はＫＡｕ（ＣＮ）２系の鍍金液を用いて形成して、前記非シアン金メッキ層はＮａ３Ａｕ（ＳＯ３）２系の鍍金液を用いて形成する
    ことを特徴とする請求項１７に記載の微細電子素子チップの製造方法。
  19. 前記ハイブリッド金バンプは１−２０μｍの厚さで形成する
    ことを特徴とする請求項１７に記載の微細電子素子チップの製造方法。
  20. 前記シアン金メッキ層及び非シアン金メッキ層はそれぞれ０．５μｍ以上の厚さで形成する
    ことを特徴とする請求項１９に記載の微細電子素子チップの製造方法。
  21. 前記（ｂ）段階後、熱処理する段階をさらに含む
    ことを特徴とする請求項１６に記載の微細電子素子チップの製造方法。
  22. 前記熱処理は２５０−３６０℃の酸素または窒素雰囲気で遂行する
    ことを特徴とする請求項２１に記載の微細電子素子チップの製造方法。
  23. （ａ）チップパッドを露出させるパッシベーション層を形成する段階と；
    （ｂ）前記（ａ）段階の結果物上にバンプ下部導電層を形成する段階と；
    （ｃ）前記バンプ下部導電層上にバンプが形成される領域を限定する非導電膜パターンを形成する段階と；
    （ｄ）前記非導電膜パターンをマスクにして、前記バンプ下部導電層上に少なくとも２層以上の複合膜で構成されたバンプを形成する段階；及び
    （ｅ）前記非導電膜パターンを除去する段階を含み、
    前記（ｄ）段階は前記バンプが形成される領域に非シアン金メッキ層を先に形成した後、シアン金メッキ層を形成する
    ことを特徴とする微細電子素子チップの製造方法。
  24. 前記（ｄ）段階は前記バンプ下部導電層上にシアン金メッキ層と非シアン金メッキ層の積層構造で構成されたハイブリッド金バンプを形成する段階である
    ことを特徴とする請求項２３に記載の微細電子素子チップの製造方法。
  25. 前記（ｄ）段階は電解メッキ法を利用する
    ことを特徴とする請求項２４に記載の微細電子素子チップの製造方法。
  26. 前記シアン金メッキ層はＫＡｕ（ＣＮ）２系の鍍金液を用いて形成して、前記非シアン金メッキ層はＮａ３Ａｕ（ＳＯ３）２系の鍍金液を用いて形成する
    ことを特徴とする請求項２５に記載の微細電子素子チップの製造方法。
  27. 前記ハイブリッド金バンプは１−２０μｍの厚さで形成する
    ことを特徴とする請求項２５に記載の微細電子素子チップの製造方法。
  28. 前記シアン金メッキ層及び非シアン金メッキ層はそれぞれ０．５μｍ以上の厚さで形成する
    ことを特徴とする請求項２７に記載の微細電子素子チップの製造方法。
  29. 前記（ｂ）段階はＴｉＷ、Ｃｒ、Ｃｕ、Ｔｉ、Ｎｉ、ＮｉＶ、Ｐｄ、Ｃｒ／Ｃｕ、ＴｉＷ／Ｃｕ、ＴｉＷ／ＡｕまたはＮｉＶ／Ｃｕで前記バンプ下部導電層を形成する段階である
    ことを特徴とする請求項２４に記載の微細電子素子チップの製造方法。
  30. 前記（ｂ）段階はＴｉＷとＡｕを順次的にスパッタリングしてＴｉＷ／Ａｕ構造を有する前記バンプ下部導電層を形成する段階である
    ことを特徴とする請求項２９に記載の微細電子素子チップの製造方法。
  31. 前記バンプ下部導電層はＴｉＷを０．００５−０．５μｍ厚さでＡｕを０．００５−０．５μｍ厚さで積層したＴｉＷ／Ａｕで形成する
    ことを特徴とする請求項３０に記載の微細電子素子チップの製造方法。
  32. 前記（ｅ）段階後、前記ハイブリッド金バンプをマスクにして前記バンプ下部導電層を除去する段階をさらに含む
    ことを特徴とする請求項２４に記載の微細電子素子チップの製造方法。
  33. 前記バンプ下部導電層を除去した後、熱処理する段階をさらに含む
    ことを特徴とする請求項３２に記載の微細電子素子チップの製造方法。
  34. 前記熱処理は２５０−３６０℃の酸素または窒素雰囲気で遂行する
    ことを特徴とする請求項３３に記載の微細電子素子チップの製造方法。
  35. 前記非導電膜パターンはフォトレジストパターン層である
    ことを特徴とする請求項２４に記載の微細電子素子チップの製造方法。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070103412A1 (en) * 2005-11-09 2007-05-10 Pao-Yun Tang Liquid crystal display having a voltage divider with a thermistor
KR101291796B1 (ko) * 2006-08-07 2013-07-31 엘지디스플레이 주식회사 액정 표시 모듈
KR101309319B1 (ko) * 2006-11-22 2013-09-13 삼성디스플레이 주식회사 액정표시장치 구동회로 및 그의 제조방법과 액정표시장치구동회로가 실장 된 액정표시장치
CN101226889B (zh) * 2007-01-15 2010-05-19 百慕达南茂科技股份有限公司 重配置线路结构及其制造方法
CN100511661C (zh) * 2007-02-01 2009-07-08 上海交通大学 带有弹性导电凸块的微电子元件及其制造方法和应用
KR100826726B1 (ko) * 2007-03-02 2008-04-30 스테코 주식회사 테스트공정용 탭패키지 파지장치 및 이를 포함한 탭패키지고온테스트장비
CN101613073B (zh) * 2008-06-26 2012-08-29 鸿富锦精密工业（深圳）有限公司 微机电系统
JP4987823B2 (ja) * 2008-08-29 2012-07-25 株式会社東芝 半導体装置
KR101023080B1 (ko) * 2008-11-13 2011-03-24 주식회사 동부하이텍 반도체 소자의 금속 배선 및 그 형성 방법
US8362612B1 (en) * 2010-03-19 2013-01-29 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US8338287B2 (en) * 2010-03-24 2012-12-25 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US20120139095A1 (en) * 2010-12-03 2012-06-07 Manusharow Mathew J Low-profile microelectronic package, method of manufacturing same, and electronic assembly containing same
US8492892B2 (en) 2010-12-08 2013-07-23 International Business Machines Corporation Solder bump connections
US8113412B1 (en) * 2011-05-13 2012-02-14 Taiwan Semiconductor Manufacturing Company, Ltd Methods for detecting defect connections between metal bumps
TWI462256B (zh) * 2011-11-02 2014-11-21 Chipmos Technologies Inc 晶片封裝結構
CN102856221A (zh) * 2012-08-17 2013-01-02 江苏汇成光电有限公司 Ic封装凸块的制造工艺
TWI600129B (zh) 2013-05-06 2017-09-21 奇景光電股份有限公司 玻璃覆晶接合結構
US20150262952A1 (en) * 2014-03-13 2015-09-17 Taiwan Semiconductor Manufacturing Co., Ltd Bump structure and method for forming the same
CN104008983B (zh) * 2014-05-04 2016-10-12 清华大学 一种金属凸点制造方法
CN103985647B (zh) * 2014-05-22 2017-02-01 中国科学院微电子研究所 一种制备铜柱凸点的方法
CN104037095B (zh) * 2014-06-24 2017-01-04 华进半导体封装先导技术研发中心有限公司 在引线上制备凸点的方法
CN104037094B (zh) * 2014-06-24 2016-09-21 华进半导体封装先导技术研发中心有限公司 封装基板上凸点的制备方法
US11574368B1 (en) 2014-10-06 2023-02-07 State Farm Mutual Automobile Insurance Company Risk mitigation for affinity groupings
US20210358045A1 (en) 2014-10-06 2021-11-18 State Farm Mutual Automobile Insurance Company Medical diagnostic-initiated insurance offering
US10713728B1 (en) * 2014-10-06 2020-07-14 State Farm Mutual Automobile Insurance Company Risk mitigation for affinity groupings
US20210166320A1 (en) 2014-10-06 2021-06-03 State Farm Mutual Automobile Insurance Company System and method for obtaining and/or maintaining insurance coverage
US10664920B1 (en) 2014-10-06 2020-05-26 State Farm Mutual Automobile Insurance Company Blockchain systems and methods for providing insurance coverage to affinity groups
KR101726262B1 (ko) 2015-01-02 2017-04-13 삼성전자주식회사 패키지 기판용 필름, 이를 사용한 반도체 패키지 및 반도체 패키지를 포함하는 표시 장치
CN104965325B (zh) * 2015-08-03 2018-10-30 合肥鑫晟光电科技有限公司 一种阵列基板、其修复方法、显示面板及显示装置
KR102600926B1 (ko) * 2016-08-24 2023-11-14 삼성디스플레이 주식회사 반도체 칩, 표시패널 및 전자장치
KR20180070774A (ko) * 2016-12-16 2018-06-27 삼성디스플레이 주식회사 기판, 전자 장치 및 이를 구비하는 표시 장치
US10797010B2 (en) * 2017-12-29 2020-10-06 Texas Instruments Incorporated Semiconductor package having a metal barrier
KR102026561B1 (ko) * 2018-04-27 2019-11-05 매그나칩 반도체 유한회사 칩온필름형 반도체 패키지

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1982003727A1 (en) * 1981-04-21 1982-10-28 Seiichiro Aigoo Method of making a semiconductor device having a projecting,plated electrode
JPS636850A (ja) * 1986-06-26 1988-01-12 Toshiba Corp 電子部品の製造方法
US5208186A (en) 1989-02-09 1993-05-04 National Semiconductor Corporation Process for reflow bonding of bumps in IC devices
JPH04155835A (ja) * 1990-10-18 1992-05-28 Mitsubishi Electric Corp 集積回路装置の製造方法
JPH065606A (ja) * 1992-06-16 1994-01-14 Fujitsu Ltd 半導体装置の製造方法
JP3446021B2 (ja) * 1992-08-25 2003-09-16 カシオ計算機株式会社 半導体装置のバンプ電極構造およびその形成方法
JP3156417B2 (ja) 1993-02-02 2001-04-16 松下電器産業株式会社 半導体素子の電極形成方法
DE19524739A1 (de) * 1994-11-17 1996-05-23 Fraunhofer Ges Forschung Kernmetall-Lothöcker für die Flip-Chip-Technik
WO1998033163A1 (en) * 1997-01-27 1998-07-30 Koninklijke Philips Electronics N.V. Method of manufacturing a liquid crystal display module
JPH10326917A (ja) * 1997-05-27 1998-12-08 Matsushita Electric Ind Co Ltd 半導体薄膜磁気抵抗素子
JP2000021916A (ja) 1998-07-02 2000-01-21 Citizen Watch Co Ltd 半導体装置とその製造方法
JP3822040B2 (ja) 2000-08-31 2006-09-13 株式会社ルネサステクノロジ 電子装置及びその製造方法
JP2002261111A (ja) 2001-03-06 2002-09-13 Texas Instr Japan Ltd 半導体装置及びバンプ形成方法
JP3943919B2 (ja) * 2001-12-04 2007-07-11 株式会社アドバンスト・ディスプレイ 液晶表示装置及びその検査方法
JP2003330041A (ja) * 2002-05-10 2003-11-19 Sharp Corp 半導体装置及びそれを備えた表示パネルモジュール
US6596621B1 (en) * 2002-05-17 2003-07-22 International Business Machines Corporation Method of forming a lead-free tin-silver-copper based solder alloy on an electronic substrate
JP2004250747A (ja) * 2003-02-20 2004-09-09 Renesas Technology Corp 半導体装置の製造方法

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