DE102005045661B4 - Mikroelektronischer Bauelementchip und Herstellungsverfahren, Packung und LCD-Vorrichtung - Google Patents

Mikroelektronischer Bauelementchip und Herstellungsverfahren, Packung und LCD-Vorrichtung Download PDF

Info

Publication number
DE102005045661B4
DE102005045661B4 DE102005045661A DE102005045661A DE102005045661B4 DE 102005045661 B4 DE102005045661 B4 DE 102005045661B4 DE 102005045661 A DE102005045661 A DE 102005045661A DE 102005045661 A DE102005045661 A DE 102005045661A DE 102005045661 B4 DE102005045661 B4 DE 102005045661B4
Authority
DE
Germany
Prior art keywords
bump
cyan
layer
chip
plating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102005045661A
Other languages
English (en)
Other versions
DE102005045661A1 (de
Inventor
Hyung-keun Yongin Park
Woo-Jin Jang
Young-ho Suwon Kim
Tae-sung Osan Moon
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102005045661A1 publication Critical patent/DE102005045661A1/de
Application granted granted Critical
Publication of DE102005045661B4 publication Critical patent/DE102005045661B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Mikroelektronischer Bauelementchip mit
– einer Chipkontaktstelle (110), die mit einem auf einem Substrat ausgebildeten mikroelektronischen Bauelement verbunden ist, um das mikroelektronische Bauelement mit einer Außenseite des Chips in elektrischen Kontakt zu bringen, und
– einem Bondhügel (170), der auf der Chipkontaktstelle ausgebildet ist und eine Kompositschicht mit zwei oder mehr Schichten beinhaltet,
dadurch gekennzeichnet, dass
– der Bondhügel (170) ein Hybrid-Au-Bondhügel ist, bei dem eine oder mehr Cyan-Au-Plattierungsschichten (150) und eine oder mehr cyanfreie Au-Plattierungsschichten (160) abwechselnd unmittelbar übereinander gestapelt sind.

Description

  • Die Erfindung bezieht sich auf einen mikroelektronischen Bauelementchip sowie auf ein zugehöriges Herstellungsverfahren und auf eine zugehörige Packung und Flüssigkristallanzeige(LCD)-Vorrichtung.
  • Mit der raschen technologischen Entwicklung und dem Trend zu tragbaren Geräten wurden elektronische Bauelemente wie Mobiltelefone, Personaldatenassistenzeinheiten (PDAs), Flachbildschirme und speziell LCD-Einheiten und Notebook-Computer so entwickelt, dass sie dünn, leicht und klein sind. Als Ergebnis wurden Chips, die in diese elektronischen Geräte eingebaut werden, in Richtung Miniaturisierung entwickelt. Als Mittel zum Verbinden von Chippackungen mit externen elektronischen Geräten werden verbreitet leitfähige Hügelelemente verwendet, nachfolgend austauschbar als Lothügel oder Bondhügel bezeichnet.
  • Seit kurzem werden diese leitfähigen Lothügel hauptsächlich unter Verwendung eines elektrolytischen Plattierungsverfahrens gebildet, das eine Plattierlösung außerhalb der Cyanreihe beinhaltet, während früher hauptsächlich eine Plattierlösung der Cyanreihe verwendet wurde.
  • Wenn der leitfähige Lothügel unter Verwendung einer Plattierlösung außerhalb der Cyanreihe gebildet wird, die Na3Au(SO3)2 beinhaltet, ist eine Oberfläche des fertiggestellten Bondhügels im Vergleich zu der Verwendung einer Plattierlösung der Cyanreihe, die KAu(CN)2 beinhaltet, nicht grob, sondern weist eine feine Textur auf, was es leicht macht, einen nachfolgenden Verbindungsprozess durchzuführen. Da des Weiteren kein schädliches Gas wie HCN erzeugt wird, kann Umweltverschmutzung reduziert werden, und es kann eine sicherere Arbeitsumgebung erreicht werden.
  • An dem auf einem Wafer ausgebildeten mikroelektronischen Bauelement wird üblicherweise ein elektrischer Test ausgeführt, der als ein elektrischer Einzelchipsortiertest (EDS-Test) bezeichnet wird, um die Qualität des Chips zu überprüfen. Der EDS-Test wird durchgeführt, indem eine Sondenspitze mit dem leitfähigen Bondhügel in Kontakt gebracht wird, der mit dem mikroelektronischen Bauelement elektrisch verbunden ist, und dann ein elektrisches Signal über die Sondenspitze an das mikroelektronische Bauelement übertragen wird.
  • Wenn der leitfähige Bondhügel unter Verwendung der Plattierlösung außerhalb der Cyanreihe gebildet wird, haften eventuell von dem leitfähigen Bondhügel erzeugte Fremdstoffe an der Sondenspitze, wodurch häufig Fehler in dem elektrischen Signal des EDS-Tests verursacht werden. Die unrichtigen Testergebnisse, bei denen festgestellt wurde, dass fehlerfreie Chips kurzgeschlossen oder unterbrochen sind, sind häufig in diesen Fremdstoffen begründet. Des Weiteren ändern die Fremdstoffe den Kontaktwiderstand zwischen der Sondenspitze und dem leitfähigen Hügel, wodurch ein falsches Testergebnis erzeugt wird.
  • Um die vorstehenden Probleme zu lösen, wenn ein Chiptest durchgeführt wird, kann versucht werden, die Sondenspitze zu reinigen. Das heißt, nach einer Prüfung von 20 bis 50 Chips muss der Sondenspitzen reinigungsprozess durchgeführt werden. Dies führt zu einer Abrasion der Sondenspitze, was die Produktionskosten erhöht. Des Weiteren nimmt die EDS-Prüfzeit zu, wodurch eine Abnahme der Ausbeute verursacht wird.
  • In der Patentschrift US 5 208 186 A ist ein Verfahren zur Herstellung eines gebondeten Halbleiterbauelements mit einer Aluminium-Bondkontaktstelle an seiner Oberfläche offenbart, bei dem innerhalb der Kanten der Bondkontaktstelle ein Au-Bondhügel gebildet wird, z.B. durch Elektroplattieren unter Verwendung eines Goldsulfit-Elektrolyten, auf dessen Oberseite nacheinander eine Zinnschicht, z.B. durch Elektroplattieren unter Verwendung eines Sulfonsäure-Elektrolyten, und eine Au-Schicht, z.B. durch Elektroplattieren unter Verwendung eines Goldcyanid-Elektrolyten, aufgebracht werden. Dann wird ein goldbeschichteter Kupferfinger gegen die Au-Schicht gedrückt und diese Konstellation über die Schmelztemperatur des Au-Sn-Eutektikums aufgeheizt, so dass sich das Zinn mit dem Gold unter Bildung einer eutektischen Flüssigphase verbindet, die an den Kupferfinger auf dem Au-Bondhügel angrenzt. Die Menge an aufgebrachtem Zinn wird so gesteuert, dass das Zinn nach dem Aufheizschritt vollständig als eutektische Legierung vorliegt. Nach Abkühlen ist der Kupferfinger an den Au-Bondhügel gelötet, wobei kein freies Zinn in der Lötverbindung vorliegt.
  • Die Offenlegungsschrift US 2002/0149118 A1 offenbart ein Halbleiterbauelement mit einem leitfähigen Bondhügel auf einer Kontaktstelle sowie ein zugehöriges Verfahren zur Bildung des Bondhügels. Der Bondhügel beinhaltet mehrere gestapelte Teile unterschiedlichen Durchmessers, die alle aus dem gleichen Material bestehen, z.B. aus Au, Ni, Cu oder Pd.
    •
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines mikroelektronischen Halbleiterchips der eingangs genannten Art sowie ei nes zugehörigen Herstellungsverfahrens und einer zugehörigen Packung und LCD-Vorrichtung zugrunde, mit denen sich die oben erwähnten Schwierigkeiten des Standes der Technik reduzieren oder eliminieren lassen.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines mikroelektronischen Bauelementchips mit den Merkmalen des Anspruchs 1, einer Packung mit den Merkmalen des Anspruchs 9, einer Flüssigkristallanzeigevorrichtung mit den Merkmalen des Anspruchs 10 und eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 12 oder 13.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Gemäß der Erfindung wird ein Hügelelement auf einer Chipkontaktstelle bereitgestellt, das eine spezielle zusammengesetzte Schicht mit zwei oder mehr Schichtlagen umfasst. Mit ihm lassen sich die Schwierigkeiten bezüglich Fremdstoffen auf einer Sondenspitze für einen EDS-Test reduzieren bzw. eliminieren.
    •
  • Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:
  • 1 bis 8 Querschnittansichten, die ein Verfahren zur Herstellung eines integrierten Flüssigkristallanzeige-Treiberschaltkreischips (LDI-Chips) zeigen,
  • 9A bis 9C Rasterelektronenmikroskop(REM)-Aufnahmen eines hybriden Au-Bondhügels, der auf einem LDI-Chip ausgebildet ist,
  • 10 eine graphische Darstellung, die einen Spitzenwert einer Röntgenstrahlbeugung (XRD) des hybriden Au-Bondhügels zeigt,
  • 11 eine REM-Aufnahme einer Oberfläche einer Sondenspitze, die ein Maß an Verunreinigung der Sondenspitze nach Durchführung eines elektrischen Einzelchipsortier(EDS)-Tests zeigt,
  • 12 eine Querschnittansicht, die ein weiteres Verfahren zur Herstellung eines LDI-Chips zeigt,
  • 13A eine perspektivische Draufsicht auf einen LCD(Flüssigkristallanzeige)-Panelaufbau, auf dem ein LDI-Chip unter Verwendung eines Chip-auf-Glas(COG)-Verfahrens angebracht ist,
  • 13B eine Querschnittansicht entlang einer Linie B-B' von 13A,
  • 14 eine Draufsicht auf eine Tapeverdrahtungsplatine, auf welcher ein LDI-Chip montiert wird,
  • 15 eine Querschnittansicht einer Tapeträgerpackung (TCP), auf welcher ein LDI-Chip angebracht ist,
  • 16 eine Querschnittansicht einer Chip-auf-Film(COF)-Packung, auf welcher ein LDI-Chip angebracht ist, und
  • 17 eine schematische Ansicht eines LCD-Panelaufbaus, bei dem ein LDI-Chip in Form einer COF-Packung angebracht ist.
  • Im Folgenden wird auf einen integrierten Flüssigkristallanzeige-Treiberchip (LDI-Chip) als beispielhafter mikroelektronischer Bauelementchip, der im Folgenden einfach als ein Chip bezeichnet wird, Bezug genommen, um Eigenschaften von Lothügeln gemäß der Erfindung zu beschreiben.
  • Ein Verfahren zur Herstellung eines LDI-Chips mit einer Hybrid-Au-Lothügelstruktur gemäß der Erfindung wird unter Bezugnahme auf die 1 bis 8 beschrieben, die den LDI-Chip in aufeinanderfolgenden Herstellungsstufen zeigen.
  • Bezugnehmend auf 1 wird ein Substrat 100 auf Waferniveau präpariert. Auf dem Substrat 100 werden nicht gezeigte mikroelektronische Bauelemente und Chipkontaktstellen 110 gebildet, die mit den mikroelektronischen Bauelementen verbunden sind und aus Zwischenverbindungen einer obersten Schichtlage bestehen. Der elektrische Kontakt zwischen den mikroelektronischen Bauelementen und der Außenseite des Chips wird durch die Chipkontaktstellen 110 erzielt. Die Chipkontaktstellen 110 können aus einem leitfähigen Material gebildet werden, wie einem Metall, vorzugsweise aus Aluminium oder Kupfer.
  • Auf dem Substrat 100 wird eine Passivierungsschicht 120 gebildet, die das mikroelektronische Bauelement schützt und die Chipkontaktstellen 110 freilegt. Um den elektrischen Kontakt in den Chipkontaktstellen 110 zu erreichen, ist es bevorzugt, dass die Passivierungsschicht 120 eine vorgegebene Öffnung auf einem oberen Teil der Chipkontaktstelle 110 aufweist. Die Öffnung der Passivierungsschicht 120 kann durch einen photolithographischen Ätzprozess unter Verwendung einer Maske gebildet werden.
  • Als nächstes wird, wie in 2 gezeigt, eine untere leitfähige Bondhügelschicht 130 auf dem Substrat 100 mit der Passivierungsschicht 120 gebildet. Es ist schwierig, einen Bondhügel, z.B. einen Hybrid-Au-Bondhügel, direkt auf der Aluminium- oder Kupfer-Chipkontaktstelle 110 zu bilden, und deshalb wird zuerst die untere leitfähige Bondhügelschicht 130 gebildet. Des Weiteren kann die untere leitfähige Bondhügelschicht 130 eine Rolle zur Verhinderung einer wechselseitigen Diffusion zwischen den Chipkontaktstellen 110 einerseits und oberen Zwischenverbindungen andererseits spielen. So ist es bevorzugt, dass die untere leitfähige Bondhügelschicht 130 eine gute Haftung an der Chipkontaktstelle 110 und der Passivierungsschicht 120 aufweist, um die auf das Substrat 100 wirkende mechanische Spannung zu minimieren und als eine Diffusionsbarrierenschicht zu fungieren. Des Weiteren ist ein niedriger elektrischer Widerstand zwischen der unteren leitfähigen Bondhügelschicht 130 und der Chipkontaktstelle 110 bevorzugt. Daher wird die untere leitfähige Bondhügelschicht 130 durch Aufdampfung, Sputtern, elektrolytisches Plattieren oder stromloses Plattieren unter Verwendung von TiW, Cr, Cu, Ti, Ni, NiV, Pd, Cr/Cu, TiW/Cu, TiW/Au oder NiV/Cu gebildet. In einer Ausführungsform der Erfindung werden TiW und Au sequentiell durch das Sputterverfahren aufgebracht und dann die untere leitfähige Bondhügelschicht 130 aus einer TiW/Au-Struktur gebildet. Die Erfindung ist jedoch nicht darauf beschränkt. Die untere leitfähige Bondhügelschicht 130 kann aus verschiedenen Materialien mittels verschiedener Fertigungsprozesse hergestellt werden. Eine TiW-Schicht kann als eine Diffusionsbarrierenschicht zwischen den Chipkontaktstellen 110 und den oberen Zwischenverbindungen fungieren. Des Weiteren vergrößert eine Au-Schicht die Haftung zwischen der Chipkontaktstelle 110 und dem Bondhügel und kann als eine Kristall keimschicht in dem nachfolgenden elektrolytischen Plattierungsprozess zur Bildung der oberen Zwischenverbindungen fungieren.
  • In einer Ausführungsform der Erfindung wird die untere leitfähige Bondhügelschicht 130 mit einer Dicke von 0,01μm bis 1μm gebildet. Wenn die untere leitfähige Bondhügelschicht 130 zu dünn ist, leistet sie die oben genannten Funktionen eventuell nur partiell. Wenn sie zu dick ist, nimmt der elektrische Widerstand zu. Zum Beispiel kann die TiW-Schicht mit einer Dicke von 0,005μm bis 0,5μm oder die Au-Schicht mit einer Dicke von 0,005μm bis 0,5μm als die untere leitfähige Bondhügelschicht 130 gebildet werden.
  • Als nächstes wird, wie in 3 gezeigt, eine nicht-leitfähige Schicht 140 auf der unteren leitfähigen Bondhügelschicht 130 gebildet. Es kann jegliches isolierende Material als nicht-leitfähige Schicht 140 verwendet werden, das eine Plattierung desselben auf dem verbleibenden Bereich der unteren leitfähigen Bondhügelschicht 130 mit Ausnahme eines Teilbereichs der unteren leitfähigen Bondhügelschicht 130 vermeidet, wo der Hybrid-Au-Bondhügel zu bilden ist, indem verhindert wird, dass in einem nachfolgenden elektrolytischen Plattierungsprozess, wie unten in Verbindung mit den 5 und 6 erläutert, zur Bildung des Hybrid-Au-Bondhügels Strom zu der unteren leitfähigen Bondhügelschicht 130 fließt. Es ist bevorzugt, dass im Hinblick auf die Haftung zwischen der nicht-leitfähigen Schicht 140 und der unteren leitfähigen Bondhügelschicht 130 und einer bequemen Strukturierung der nicht-leitfähigen Schicht 140 ein Photoresist als nicht-leitfähige Schicht 140 verwendet wird. Die nicht-leitfähige Schicht 140 kann unter Verwendung von stromlosem Plattieren, Sputtern, Aufdampfung, Aufschleudern, Walzbeschichten, Schlitz-oder-Slot-Prägen oder dergleichen gebildet werden. In einer Ausführungsform der Erfindung, bei der ein Photoresist als nicht-leitfähige Schicht 140 verwendet wird, wird selbige unter Verwendung von Aufschleudern, Walzbeschichten oder Schitz-oder-Slot-Prägen ge bildet. Als nicht-leitfähige Schicht 140 kann positives oder negatives Photoresist verwendet werden. Die aufgebrachte Dicke des Photoresists kann gemäß einer Charakteristik des Photoresists geändert werden. Nach dem Aufbringen des Photoresists wird selbiges in einer heißen Platte durch einen sanften Aushärtprozess gehärtet, um ein Lösungsmittel zu entfernen. Ein Belichtungsprozess wird selektiv an dem gehärteten Photoresist unter Verwendung einer Belichtungsquelle und einer Maske durchgeführt, auf der eine Struktur ausgebildet ist. Dann wird das Photoresist in der heißen Platte durch einen starken Härtungsprozess thermisch gehärtet, um einen Bereich, der mit Licht bestrahlt wurde, von einem Bereich zu unterscheiden, der nicht mit Licht bestrahlt wurde.
  • Bezugnehmend auf 4 wird nach der Bildung der nicht-leitfähigen Schicht 140 auf der unteren leitfähigen Bondhügelschicht 130 die nicht-leitfähige Schicht 140 durch einen photolithographischen Ätzprozess strukturiert. Als Ergebnis wird eine nicht-leitfähige Schichtstruktur 142 gebildet, die einen Bereich definiert, in dem später ein Hybrid-Au-Bondhügel 170 gebildet wird, siehe 6. Wie in 4 gezeigt, ist es bevorzugt, dass sich der Hybrid-Au-Bondhügel über der Chipkontaktstelle 110 befindet.
  • Nach der Bildung der nicht-leitfähigen Schichtstruktur 142 wird unter Verwendung eines O2-Plasmas ein Veraschungsprozess durchgeführt, um organisches Material zu entfernen, das heißt das Photoresist, das auf der unteren leitfähigen Bondhügelschicht 130 verblieben ist. Die untere leitfähige Bondhügelschicht 130 entwickelt durch diesen O2-Veraschungsprozess eine hydrophile Eigenschaft.
  • Bezugnehmend auf die 5 und 6 wird auf dem Bereich der unteren leitfähigen Bondhügelschicht 130, der durch die nicht-leitfähige Schichtstruktur 142 freigelegt ist, der Hybrid-Au-Bondhügel 170 gebildet. Als erstes wird dazu, wie in 5 gezeigt, durch ein elektrolytisches Plattie rungsverfahren auf dem Bereich der unteren leitfähigen Bondhügelschicht 130, der durch die nicht-leitfähige Schichtstruktur 142 freigelegt ist, eine Cyan-Au-Plattierungsschicht 150 gebildet. Hierbei kann eine Plattierungslösung der Cyanreihe, die KAu(CN)2 beinhaltet, zur Bildung der Cyan-Au-Plattierungsschicht 150 verwendet werden. Dann wird das Substrat 100 unter Verwendung einer Reinigungslösung gereinigt. Nachfolgend wird, wie in 6 gezeigt, durch das elektrolytische Plattierungsverfahren eine cyanfreie Au-Plattierungsschicht 160 auf der Cyan-Au-Plattierungsschicht 150 gebildet. Hierbei kann eine Plattierungslösung außerhalb der Cyanreihe, die Na3Au(SO3)2 beinhaltet, zur Bildung der cyanfreien Au-Plattierungsschicht 160 verwendet werden.
  • Der Hybrid-Au-Bondhügel 170 weist gemäß einer Ausführungsform der Erfindung eine Struktur auf, bei der die Cyan-Au-Plattierungsschicht 150 und die cyanfreie Au-Plattierungsschicht 160 gestapelt sind. In einem Fall, in dem ein Au-Bondhügel unter Verwendung von lediglich einer Cyan-Au-Plattierungsschicht gemäß dem Stand der Technik hergestellt wird, ist eine Oberfläche des fertiggestellten Au-Bondhügels hügelig und weist eine grobe Textur auf, was es schwierig macht, einen nachfolgenden Verbindungsprozess durchzuführen, und Umweltverschmutzungsprobleme erzeugt. Des Weiteren werden in einem Fall, in dem ein Au-Bondhügel unter Verwendung von lediglich einer cyanfreien Au-Plattierungsschicht gemäß dem Stand der Technik hergestellt wird, Fremdstoffe aus dem Au-Bondhügel erzeugt, die eine Sondenspitze verunreinigen, die in einem nachfolgenden elektrischen Einzelchipsortier(EDS)-Test verwendet wird. Der Hybrid-Au-Bondhügel 170 gemäß der Erfindung weist hingegen eine glatte Oberfläche auf und verunreinigt die Sondenspitze in dem EDS-Test nicht. Außerdem kann eine Umweltverschmutzung im Vergleich mit dem Fall, bei dem lediglich die Cyan-Au-Plattierungsschicht verwendet wird, reduziert werden. Des Weiteren werden, wenngleich der Hybrid-Au-Bondhügel 170 durch abwechselndes Plattieren der Cyan-Au-Plattierungsschicht 150 und der cyanfreien Au- Plattierungsschicht 160 gebildet wird, die Eigenschaften der Plattierungsschichten 150 und 160 nicht degradiert. Das heißt, selbst wenn ein Plattierungsprozess durch abwechselndes Verwenden einer Plattierungslösung der Cyanreihe und einer Plattierungslösung außerhalb der Cyanreihe durchgeführt wird, werden beide Lösungen nicht durch die nicht-leitfähige Schichtstruktur 142 absorbiert und die Plattierungslösungen werden nicht voneinander beeinflusst. Des Weiteren wird die nicht-leitfähige Schichtstruktur 142 in den vorstehenden Prozessen nicht signifikant geschädigt. Weitere Vorgänge und Effekte der Erfindung werden nachstehend detailliert beschrieben.
  • Bezugnehmend auf 6 ist es bevorzugt, dass der Hybrid-Au-Bondhügel 170 gemäß einer Ausführungsform der Erfindung mit einer Dicke t von 1μm bis 20μm gebildet wird. Es ist bevorzugt, dass die Gesamtdicke des Hybrid-Au-Bondhügels 170 und der unteren leitfähigen Bondhügelschicht 130 innerhalb dieses Bereichs so dünn wie möglich ist und dass der Hybrid-Au-Bondhügel 170 und die untere leitfähige Bondhügelschicht 130 mit der Außenseite des Chips in elektrischer Verbindung stehen. Als Ergebnis können die Fertigungszeit und die Produktionskosten minimiert werden. Wie vorstehend beschrieben, ist es bevorzugt, dass die untere leitfähige Bondhügelschicht 130 mit einer Dicke von 0,01μm bis 1μm gebildet wird und der Hybrid-Au-Bondhügel 170 mit einer Dicke von 1μm bis 20μm gebildet wird. Im Fall des LDI-Chips kann ohne Weiteres eine Kombination der unteren leitfähigen Bondhügelschicht 130 aus TiW/Au und des Hybrid-Au-Bondhügels 170 angewendet werden, der aus Au oder einer Au-Legierung gebildet ist.
  • Der Hybrid-Au-Bondhügel 170 bildet aufgrund eines thermischen Prozesses, der auf die Cyan-Au-Plattierungsschicht 150 und die cyanfreie Au-Plattierungsschicht 160 angewendet wird, eine neue Kristallstruktur. Zu diesem Zweck weisen die Cyan-Au-Plattierungsschicht 150 und die cyanfreie Au-Plattierungsschicht 160 jeweils die geringste Dicke auf, die in der neuen Kristallstruktur erforderlich ist. Das heißt, eine Dicke t1 der Cyan-Au-Plattierungsschicht 150 und eine Dicke t2 der cyanfreien Au-Plattierungsschicht 160 können gemäß der Erfindung 0,5μm oder mehr betragen. Die Dicken t1 und t2 können insbesondere auch 1μm oder mehr betragen.
  • Als nächstes wird, wie in 7 gezeigt, die nicht leitfähige Schichtstruktur 142 durch Veraschungs- und Ablöseprozesse entfernt.
  • Wie in 8 gezeigt, wird dann die untere leitfähige Bondhügelschicht 130 gemäß einer Form des Hybrid-Au-Bondhügels 170 geätzt, wodurch ein LDI-Chip 200 vervollständigt wird. Die untere leitfähige Bondhügelschicht 130 kann in einer Ausführungsform der Erfindung unter Verwendung eines Nassätzprozesses geätzt werden. In einem Fall, in dem die untere leitfähige Bondhügelschicht 130 eine TiW/Au-Struktur aufweist, kann Au zum Beispiel bei einer Temperatur von etwa 23°C unter Verwendung eines Ätzmittels geätzt werden, das HCl, HNO3 und deionisiertes Wasser in einem Verhältnis von 1:3:5 enthält, und TiW kann bei einer Temperatur von etwa 70°C unter Verwendung einer dicken Wasserstoffperoxidlösung geätzt werden. Dann wird ein thermischer Prozess an dem LDI-Chip 200 in einer Atmosphäre von Sauerstoff, Stickstoff oder Wasserstoff bei einer Temperatur von 250°C bis 360°C durchgeführt. Es ist z.B. günstig, dass der thermische Prozess des LDI-Chips 200 in einer Atmosphäre von Stickstoff bei einer Temperatur von etwa 280°C durchgeführt wird.
  • Danach wird das Substrat 100 in Chips zerlegt, so dass der LDI-Chip 200 in mehrere einzelne LDI-Chips separiert wird. Die erhaltenen einzelnen LDI-Chips werden unter Verwendung von verschiedenen Arten von Anbringungsverfahren montiert, wie Chip-auf-Glas (COG), Chip-auf-Film (COF) oder Tapeträgerpackung (TCP).
  • Die 9A bis 9C sind Rasterelektronenmikroskop(REM)-Aufnahmen des gemäß einer Ausführungsform der Erfindung auf dem LDI-Chip ausgebildeten Hybrid-Au-Bondhügels 170. 9A ist eine REM-Aufnahme des rechteckförmigen Hybrid-Au-Bondhügels 170 entlang einer diagonalen Richtung. Ein Bereich B zeigt eine Oberfläche des Hybrid-Au-Bondhügels 170 an, und ein Bereich A zeigt eine Seitenwand des Hybrid-Au-Bondhügels 170 an. 9B ist eine vergrößerte REM-Aufnahme des Seitenwandbereichs A des Hybrid-Au-Bondhügels 170 von 9A. Wie in 9B gezeigt, ist eine Grenze C zwischen der Cyan-Au-Plattierungsschicht 150 und der cyanfreien Au-Plattierungsschicht 160 sichtbar. 9C ist eine REM-Aufnahme, welche den Seitenwandbereich A des Hybrid-Au-Bondhügels 170 von 9B weiter vergrößert zeigt. Die Grenze zwischen der Cyan-Au-Plattierungsschicht 150 und der cyanfreien Au-Plattierungsschicht 160 ist deutlich sichtbar.
  • 10 ist eine graphische Darstellung, die einen Röntgenstrahlbeugungs(XRD)-Spitzenwert des Hybrid-Au-Bondhügels gemäß einer Ausführungsform der Erfindung zeigt. Der erfindungsgemäß verwendete Hybrid-Au-Bondhügel weist eine Stapelstruktur aus einer 3μm dicken Cyan-Au-Plattierungsschicht und einer 14μm dicken cyanfreien Au-Plattierungsschicht auf. 10 zeigt XRD-Spitzenwerte eines Hybrid-Au-Bondhügels gemäß einer Ausführungsform der Erfindung, eines Au-Bondhügels, der lediglich aus einer Cyan-Au-Plattierungsschicht gebildet ist (im Folgenden als ein Nur-Cyan-Au-Bondhügel bezeichnet), und eines Au-Bondhügels, der lediglich aus einer Au-Plattierungsschicht ohne Cyan gebildet ist (im Folgenden als cyanfreier Nur-Au-Bondhügel bezeichnet), vor und nach der Durchführung thermischer Prozesse.
  • Im Folgenden werden unter Bezugnahme auf 10 Kristallstrukturen des Hybrid-Au-Bondhügels, des Nur-Cyan-Au-Bondhügels und des Nur-Au-Bondhügels ohne Cyan beschrieben.
  • Für den Nur-Cyan-Au-Bondhügel sind die XRD-Spitzenwerte bezüglich einer <111>-Au-Kristallebene und einer <200>-Au-Kristallebene vor und nach der Durchführung eines thermischen Prozesses gezeigt. Die XRD-Spitzenwerte sind vernachlässigbar klein. Das heißt, der Nur-Cyan-Au-Bondhügel weist vor und nach der Durchführung des thermischen Prozesses eine schlechte Kristallstruktur auf (siehe die in 10 gezeigten Nur-Cyan-Au-XRD-Spitzenwerte). In dem Nur-Au-Bondhügel ohne Cyan erscheint eine <111>-Au-Kristallebene vor der Durchführung eines thermischen Prozesses dominant, verschwindet jedoch nach der Durchführung des thermischen Prozesses, und eine <200>-Au-Kristallebene erscheint (siehe die in 10 gezeigten Nur-Au-XRD-Spitzenwerte ohne Cyan). In dem Hybrid-Au-Bondhügel gemäß einer Ausführungsform der Erfindung erscheint ein XRD-Peak der <111>-Au-Kristallebene in der Au-Plattierungsschicht ohne Cyan vor der Durchführung eines thermischen Prozesses, er ist jedoch niedriger als jener des Nur-Au-Bondhügels ohne Cyan (siehe die in 10 gezeigten Hybrid-Au-XRD-Spitzenwerte). Wenngleich die <111>-Au-Kristallebene des Hybrid-Au-Bondhügels vor der Durchführung des thermischen Prozesses dominant erscheint, ist sie demgemäß nicht so vorherrschend wie die gleiche Ebene des Nur-Au-Bondhügels ohne Cyan. Des Weiteren erscheint eine <200>-Au-Kristallebene nach der Durchführung des thermischen Prozesses. Hierbei ist die Kristallinität der <200>-Au-Kristallebene des Hybrid-Au-Bondhügels größer als jene des cyanfreien Nur-Au-Bondhügels.
  • Daher ist es anhand des XRD-Spitzenwerts des Hybrid-Au-Bondhügels klar, dass sich die Kristallstruktur der cyanfreien Au-Plattierungsschicht 160, die den Hybrid-Au-Bondhügel 170 bildet, von jenem des cyanfreien Nur-Au-Bondhügels unterscheidet; dies liegt daran, dass der Hybrid-Au-Bondhügel 170 durch Stapeln der Cyan-Au-Plattierungsschicht 150 und der cyanfreien Au-Plattierungsschicht 160 gebildet wird. Des Weiteren ist es offensichtlich, dass sich die Kristallstruktur der cyanfreien Au-Plattierungsschicht 160, die den Hybrid-Au-Bondhügel 170 bildet, von jener des cyanfreien Nur-Au-Bondhügels nach Durchführung des thermischen Prozesses an dem Hybrid-Au-Bondhügel 170 unterscheidet. Wie vorstehend beschrieben, weist der Hybrid-Au-Bondhügel gemäß einer Ausführungsform der Erfindung eine Struktur auf, bei der die Kristallstrukturen der Cyan-Au-Plattierungsschicht 150 und der cyanfreien Au-Plattierungsschicht 160 durch den thermischen Prozess gegenseitig beeinflusst werden. Demgemäß spielt der Hybrid-Au-Bondhügel 170 bei der Verhinderung einer Verschmutzung einer Sondenspitze in einem nachfolgenden EDS-Testprozess eine Rolle.
  • 11 zeigt REM-Aufnahmen einer Oberfläche einer Sondenspitze, die einen Grad an Verschmutzung der Sondenspitze nach Durchführen eines EDS-Tests zeigt. Der in einer Ausführungsform der Erfindung verwendete Hybrid-Au-Bondhügel weist die Struktur auf, bei der die Cyan-Au-Plattierungsschicht und die cyanfreie Au-Plattierungsschicht gestapelt sind. 11 zeigt REM-Aufnahmen der Oberfläche der Sondenspitze nach einem 500-maligen Durchführen des EDS-Tests an dem Hybrid-Au-Bondhügel gemäß einer Ausführungsform der Erfindung, dem Nur-Cyan-Au-Bondhügel bzw. dem cyanfreien Nur-Au-Bondhügel. Bezugnehmend auf 11 erleidet die Sondenspitze bei dem Nur-Cyan-Au-Bondhügel gemäß dem Stand der Technik nach Durchführen des EDS-Tests eine geringe Degradation, es bestehen jedoch andere Probleme, wie die vorstehend beschriebene Umweltverschmutzung und eine gefährlichere Arbeitsumgebung. Der cyanfreie Nur-Au-Bondhügel gemäß dem Stand der Technik weist diese Probleme nicht auf, nach Durchführen des EDS-Test ist die Sondenspitze jedoch ernsthaft degradiert. Der Hybrid-Au-Bondhügel gemäß einer Ausführungsform der Erfindung erzeugt hingegen eine geringe Degradation der Sondenspitze, selbst nach Durchführen des EDS-Test 500 Mal oder mehr, und Probleme hinsichtlich Umweltverschmutzung und gefährlicher Arbeitsumgebung sind kein Thema.
  • Wenngleich der Hybrid-Au-Bondhügel 170 mit der Stapelstruktur, bei der die Cyan-Au-Plattierungsschicht 150 und dann die cyanfreie Au-Plattierungsschicht 160 darauf gebildet werden, bei der Herstellung des LDI-Chips gemäß einer Ausführungsform der Erfindung verwendet wird, ist es selbstverständlich, dass gemäß einer weiteren Ausführungsform der Erfindung, wie in 12 gezeigt, ein Hybrid-Au-Bondhügel 170' mit einer Stapelstruktur, bei der zuerst eine cyanfreie Au-Plattierungsschicht 160 gebildet und dann eine Cyan-Au-Plattierungsschicht 150 darauf gebildet wird, bei Bedarf bei der Herstellung eines LDI-Chips 200 verwendet werden kann. Das heißt, die Hybrid-Au-Bondhügel 170 und 170', die in dieser Erfindung verwendet werden, sind nicht auf eine bestimmte Stapelreihenfolge der Plattierungsschichten 150 und 160 beschränkt, da physikalische Eigenschaften der Hybrid-Au-Bondhügel 170 und 170' lediglich durch die Kombination der Cyan-Au-Plattierungsschicht 150 und der cyanfreien Au-Plattierungsschicht 160 bestimmt sind, die jeweils aufgrund des thermischen Prozesses eine neue Kristallinität aufweisen. Des Weiteren ist die Erfindung nicht auf den Hybrid-Au-Bondhügel mit der Struktur beschränkt, bei der eine Cyan-Au-Plattierungsschicht und eine cyanfreie Au-Plattierungsschicht gestapelt sind. So versteht es sich, dass die Erfindung auch Hybrid-Au-Bondhügel mit einer Struktur umfasst, bei der eine oder mehrere Cyan-Au-Plattierungsschichten und eine oder mehrere cyanfreie Au-Plattierungsschichten abwechselnd gestapelt sind.
  • Tabelle 1 zeigt das Ergebnis des EDS-Tests des Hybrid-Au-Bondhügels mit verschiedenen Strukturen in Ausführungsformen der Erfindung. Speziell zeigt Tabelle 1 die Anzahl von Chips mit Unterbrechungsausfällen, verursacht durch Degradation der Sondenspitze nach Durchführen des EDS-Tests an 685 Chips. Im Folgenden werden die EDS-Testergebnisse des Hybrid-Au-Bondhügels unter Bezugnahme auf Tabelle 1 erläutert.
  • Tabelle 1: EDS-Testbedingungen und -Testergebnisse
    Figure 00170001
  • Hierbei bezeichnet C eine Cyan-Au-Plattierungsschicht und N bezeichnet eine cyanfreie Au-Plattierungsschicht, und die Werte in Klammern bezeichnen die Dicke der Plattierungsschicht.
  • Ein Hybrid-Au-Bondhügel des experimentellen Beispiels 1 weist eine Struktur auf, bei der eine 13μm dicke Cyan-Au-Plattierungsschicht und 10 eine 2μm dicke Au-Plattierungsschicht ohne Cyan sequentiell auf einer unteren leitfähigen Bondhügelschicht gestapelt sind und der thermische Prozess in einer Stickstoffatmosphäre bei einer Temperatur von 280°C durchgeführt wird. Ein Hybrid-Au-Bondhügel des experimentellen Beispiels 2 weist eine Struktur auf, bei der eine 13μm dicke Cyan-Au-Plattierungsschicht und eine 2μm dicke Au-Plattierungsschicht ohne Cyan sequentiell gestapelt sind und der thermische Prozess in einer Sauerstoffatmosphäre bei einer Temperatur von 355°C durchgeführt wird. Ein Hybrid-Au-Bondhügel des experimentellen Beispiels 3 weist eine Struktur auf, bei der eine Cyan-Au-Plattierungsschicht von 2μm und eine cyanfreie Au-Plattierungsschicht von 13μm sequentiell gestapelt sind und der thermische Prozess in einer Sauerstoffatmosphäre bei einer Temperatur von 355°C durchgeführt wird. Ein Hybrid-Au-Bondhügel des experimentellen Beispiels 4 weist eine Struktur auf, bei der eine 2μm dicke Cyan-Au-Plattierungsschicht und eine 13μm dicke Au-Plattierungsschicht ohne Cyan sequentiell gestapelt sind und der thermische Prozess in einer Stickstoffatmosphäre bei einer Temperatur von 280°C durchgeführt wird. Ein Hybrid-Au-Bondhügel des experimentellen Beispiels 5 weist eine Struktur auf, bei der eine 2μm dicke Au-Plattierungsschicht ohne Cyan und eine 13μm dicke Cyan-Au-Plattierungsschicht sequentiell gestapelt sind und der thermische Prozess in einer Sauerstoffatmosphäre bei einer Temperatur von 355°C durchgeführt wird. Ein Hybrid-Au-Bondhügel des experimentellen Beispiels 6 weist eine Struktur auf, bei der eine 2μm dicke Au-Plattierungsschicht ohne Cyan und eine 13μm dicke Cyan-Au-Plattierungsschicht sequentiell gestapelt sind und der thermische Prozess in einer Stickstoffatmosphäre bei einer Temperatur von 280°C durchgeführt wird. Ein Hybrid-Au-Bondhügel des experimentellen Beispiels 7 weist eine Struktur auf, bei der eine 13μm dicke Au-Plattierungsschicht ohne Cyan und eine 2μm dicke Cyan-Au-Plattierungsschicht sequentiell gestapelt sind und der thermische Prozess in einer Stickstoffatmosphäre bei einer Temperatur von 280°C durchgeführt wird. Ein Hybrid-Au-Bondhügel des experimentellen Beispiels 8 weist eine Struktur auf, bei der eine 13μm dicke Au-Plattierungsschicht ohne Cyan und eine 2μm dicke Cyan-Au-Plattierungsschicht se quentiell gestapelt sind und der thermische Prozess in einer Sauerstoffatmosphäre bei einer Temperatur von 355°C durchgeführt wird. Ein Hybrid-Au-Bondhügel des Vergleichsbeispiels 1 weist eine Struktur auf, bei der eine 0,35μm dicke Cyan-Au-Plattierungsschicht und eine 14μm dicke Au-Plattierungsschicht ohne Cyan sequentiell gestapelt sind und der thermische Prozess in einer Stickstoffatmosphäre bei einer Temperatur von 280°C durchgeführt wird.
  • Bezugnehmend auf Tabelle 1 wurden, obwohl der EDS-Test bei 685 Chips des Hybrid-Au-Bondhügels der Erfindung gemäß den experimentellen Beispielen 1 bis 8 ohne einen Sondenspitzenreinigungsprozess durchgeführt wurde, keine Chips mit Unterbrechungsausfall festgestellt. In dem Vergleichsbeispiel 1 mit einer 0,35μm dicken Cyan-Au-Plattierungsschicht wurden jedoch viele Chips mit Unterbrechungsausfall festgestellt. Wie zuvor erwähnt, ist der Hybrid-Au-Bondhügel der Erfindung unabhängig von der Stapelreihenfolge der Cyan-Au-Plattierungsschicht und der Au-Plattierungsschicht ohne Cyan, die den Hybrid-Au-Bondhügel bilden. Wenn des Weiteren die Dicken der Cyan-Au-Plattierungsschicht und der Au-Plattierungsschicht ohne Cyan, die den Hybrid-Au-Bondhügel bilden, 0,5μm oder mehr betragen, und bevorzugter 1μm oder mehr, wird die Belastung der Sondenspitze minimiert. Das heißt, dass die Cyan-Au-Plattierungsschicht und die cyanfreie Au-Plattierungsschicht jeweils eine sehr geringe Dicke aufweisen, um sie zu kombinieren und die neue Kristallstruktur herzustellen.
  • Wenngleich in den vorstehenden Ausführungsformen eine Beschreibung für einen LDI-Chip angegeben wurde, ist es selbstverständlich, dass die Struktur des Hybrid-Au-Bondhügels gemäß Ausführungsformen der Erfindung auf verschiedene mikroelektronische Bauelementchips angewendet werden kann. Die Struktur des Bondhügels gemäß der Erfindung kann zum Beispiel nützlich für Chips eines hochintegrierten Halbleiterspeicherbauelements verwendet werden, wie eines DRAMs, SRAMs, Flash-Speichers, FRAMs, MRAMs, mikroelektromechanischen Systemchips (MEMS-Chips) und eines Chips eines Prozessors wie einer CPU oder eines DSPs. Des Weiteren ist es selbstverständlich, dass die Struktur des Bondhügels gemäß der Erfindung auf einen Chip, der aus einem einzelnen Element besteht, einen Chip, der mehrere gleiche Elemente beinhaltet, und einen System-auf-Chip (SOC) angewendet werden kann, der verschiedene Arten von Elementen beinhaltet, wobei eine vollständige Funktion oder ein vollständiges System bereitgestellt wird.
  • Der LDI-Chip gemäß den verschiedenen, in den 1 bis 12 beschriebenen Ausführungsformen der Erfindung kann auf verschiedenen Strukturen gemäß verschiedenen Anbringungsverfahren montiert werden. Zum Beispiel kann der LDI-Chip durch ein Chip-auf-Glas(COG)-Verfahren direkt auf einem Anzeigepanel angebracht werden. Er kann auch auf einem Packungssubstrat angebracht werden, wie einem gegossenen Leiterrahmen, einer Leiterplatte (PCB), einer flexiblen Tapeverdrahtungsplatine oder auf direktem Bondkupfer (DBC). Des Weiteren kann eine Zwischenlage (Interposer), die eine elektrische Verbindung und/oder eine mechanische Flexibilität zwischen einem Halbleiterchip und einem Aufbausubstrat bereitstellt, als das Packungssubstrat verwendet werden. Die Zwischenlage kann aus einem elastischen Material bestehen, wie einem Tape, Polyimid oder einem Kunststoffmaterial, und kann eine einzelne strukturierte Umverteilungsschicht, auch als Umverdrahtungsschicht bezeichnet, oder eine große Anzahl strukturierter Umverteilungsschichten und ein passives Element beinhalten. Nach Anbringung des LDI-Chips gemäß Ausführungsformen der Erfindung auf einer flexibeln Tapeverdrahtungsplatine durch ein Tapeträgerpackungs(TCP)-Verfahren oder ein Chip-auf-Film(COF)-Packungsverfahren kann der LDI-Chip schließlich auf einer PCB oder einem Anzeigepanel angebracht werden.
  • 13A ist eine Draufsicht auf einen LCD(Flüssigkristallanzeige)-Panelaufbau, auf dem der LDI-Chip 200 gemäß einer Ausführungsform der Erfindung durch ein COG-Verfahren angebracht ist, und 13B ist eine Querschnittansicht entlang einer Linie B-B' von 13A. Bezugnehmend auf die 13A und 13B beinhaltet ein LCD-Bauelement 300 der Erfindung den LDI-Chip 200 und einen LCD-Panelaufbau 325. Der LDI-Chip 200 ist direkt auf dem LCD-Panelaufbau 325 angebracht, der aus einem Dünnfilmtransistor(TFT)-Panel 310 und einem Farbfilterpanel 320 besteht. Des Weiteren ist eine PCB 335 durch ein flexibles Substrat 330 mit dem LCD-Panelaufbau 325 verbunden. Das TFT-Panel 310 enthält eine Matrix von TFTs. Das Farbfilterpanel 320 enthält eine gitterförmige Schwarzmatrix, rote/grüne/blaue Pixel (RGB-Pixel) und eine Indiumzinnoxid(ITO)-Elektrode. Ein nicht gezeigtes Flüssigkristallmaterial ist zwischen die beiden Panels 310 und 320 eingebracht. Benachbart zu dem effektiven Anzeigebereich ist eine Verdrahtung, wie Datenleitungen 340, Gateleitungen 350 und Übertragungsleitungen 345 und 355 für ein Gateansteuersignal, auf dem TFT-Panel 310 ausgebildet.
  • Bezugnehmend auf 13B ist der LDI-Chip 200 mit dem Hybrid-Au-Bondhügel 170 gemäß der Erfindung direkt mit den Verdrahtungen 340, 350, 345, 355 auf dem TFT-Panel 310 oder einer Kontaktstelle 360 verbunden, die mit den Verdrahtungen 340, 350, 345, 355 durch ein Facedown-Bondverfahren verbunden ist. Gleichzeitig wird ein anisotroper leitfähiger Film (ACF) 370 verwendet, um eine Verbindung mit dem LDI-Chip herzustellen. Der ACF 370 besteht aus kleinen leitfähigen Partikeln 374, die in einem Klebefilm 372 verteilt sind. Der Klebefilm 372 weist eine Dicke von etwa 15μm bis 35μm auf, und der Durchmesser der leitfähigen Partikel 374 beträgt etwa 3μm bis 15μm. Der Klebefilm 372 kann z.B. aus einem thermoplastischen Film, wie Styrolbutadien-Gummi, Polyvinylbutylen, einem aushärtbaren Film, wie Epoxidharz, Polyurethan, Acrylharz oder einem Mischfilm aus einem thermoplastischen Film und einem aushärtbaren Film gebildet werden. Die leitfähigen Partikel 374 können z.B. aus Gold, Silber, Nickel, Glas oder Polymer beschichtet mit einem Metall bestehen. Nachdem der ACF 370 an den Verdrahtungen 340, 350, 345, 355 oder dem LCD-Panelaufbau 325 haftet oder die Kontaktstelle 360 mit den Verdrahtungen 340, 350, 345, 355 verbunden ist und der Hybrid-Au-Bondhügel 170 an der ACF 370 entsprechend der Kontaktstelle 360 angebracht ist, werden sie thermisch komprimiert. Als Ergebnis wird eine elektrische Verbindung zwischen dem Hybrid-Au-Bondhügel 170 und der Kontaktstelle 360 durch die leitfähigen Partikel 374 erreicht.
  • Wenngleich das COG-Anbringungsverfahren, das den ACF verwendet, in 13B gezeigt ist, versteht es sich, dass auch ein COG-Anbringungsverfahren, das eine nicht-leitfähige Paste (NCP) verwendet, eingesetzt werden kann. Bei dem nicht gezeigten COG-Anbringungsverfahren, das die NCP verwendet, ist der Hybrind-Au-Bondhügel 170 mit der Kontaktstelle 360 direkt verbunden, und der LDI-Chip haftet durch die NCP an dem LCD-Panelaufbau 325.
  • Das COG-Anbringungsverfahren weist die Vorteile auf, dass es leicht zu reparieren ist und kein Harz notwendig ist, um eine Lücke bzw. einen Hohlraum zwischen dem LDI-Chip 200 und dem LDC-Panelaufbau 325 zu füllen, und da ein zusätzliches Packungssubstrat nicht notwendig ist, sind die Montagekosten reduziert.
  • 14 ist eine Draufsicht auf eine Tapeverdrahtungsplatine 400, auf welcher der LDI-Chip gemäß verschiedenen Ausführungsformen der Erfindung, die in den 1 bis 12 beschrieben sind, angebracht werden kann. Bezugnehmend auf 14 ist eine Verdrahtung 420 auf einem flexiblen Film 410 ausgebildet, der aus einem biegbaren Material wie Polyimid besteht. In einem Fall, bei dem die Tapeverdrahtungsplatine 400 für eine Tapeträgerpackung (TCP) dient, befindet sich ein Bereich, auf den der LDI-Chip geklebt wird, das heißt ein Fenster 425, in der Mit te des flexiblen Films 410. Eine Tapeverdrahtungsplatine für eine COF-Packung unterscheidet sich von einer Tapeverdrahtungsplatine für eine TCP dahingehend, dass die Verdrahtung 420 auf dem flexiblen Film 410 ohne das Fenster 425 angeordnet ist. Die Verdrahtung 420 ist z.B. aus Kupfer (Cu) und einer Materialpackung aus Zinn, Gold, Nickel oder einem Lotmittel auf einer Cu-Oberfläche mit einer Dicke von etwa 5μm bis 20μm ausgebildet.
  • Ein mit Lotmittelresist beschichteter Bereich 430 verhindert, dass die Verdrahtung 420, wenn sie dem Außenraum ausgesetzt ist, oxidiert und Fremdmaterial ausgesetzt ist. Ein Bezugszeichen 440 bezeichnet einen Nutzbereich, der von dem flexiblen Bereich 410 abgeschnitten wird. Bezugszeichen A1 und A2 bezeichnen externe Verbindungsanschlüsse, die direkt an einer PCB oder einem LCD-Panel angeklebt werden.
  • Die 15 und 16 sind Querschnittansichten der TCP- bzw. der COF-Packung, auf denen jeweils der LDI-Chip 200 gemäß einer Ausführungsform der Erfindung angebracht ist. Bezugnehmend auf die 15 und 16 ist der LDI-Chip 200 mit dem Hybrid-Au-Bondhügel 170 gemäß der Erfindung mit internen Verbindungsanschlüssen der Verdrahtung 420 auf dem flexiblen Film 410 durch ein Face-up-Bondverfahren verbunden. Ein Harz 450 ist an beiden Seiten des LDI-Chips 200 ausgebildet, um eine Bondstruktur zu bedecken, die aus dem Lotmittelresist 430, der Verdrahtung 420 und dem Hybrid-Au-Bondhügel 170 besteht.
  • 17 ist eine schematische Ansicht eines LCD-Panelaufbaus 325, bei dem der LDI-Chip gemäß Ausführungsformen der Erfindung in Form einer COF-Packung angebracht ist. Auf eine wiederholte Beschreibung hinsichtlich Komponenten, die identisch oder äquivalent zu jenen des in 13A gezeigten LCD-Panelaufbaus 325 sind, kann hier verzichtet werden. Erste Seiten von externen Verbindungsanschlüssen auf der Tapeverdrahtungsplatine 400 sind mit Datenleitungen 340 beziehungs weise Gateleitungen 350 auf einem TFT-Panel 310 verbunden, und zweite Seiten sind mit Übertragungsleitungen 345 und 355 für ein Gatetreibersignal verbunden. Wenngleich der LCD-Panelaufbau 325, bei dem der LDI-Chip in Form der COF-Packung angebracht ist, in dieser Ausführungsform beschrieben ist, ist die Erfindung nicht darauf beschränkt. Es ist selbstverständlich, dass auch der LCD-Panelaufbau 325, bei dem der LDI-Chip in Form einer TCP angebracht ist, angewendet werden kann.
  • Wie vorstehend beschrieben, werden bei einem mikroelektronischen Bauelementchip, der einen Hybrid-Au-Bondhügel gemäß der Erfindung beinhaltet, keine Fremdstoffe in einer Sondenspitze bei einem nachfolgenden EDS-Test erzeugt, und der Hybrid-Au-Bondhügel weist eine feine Textur auf. Des Weiteren kann die Umweltverschmutzungsproblematik im Vergleich zu einem Fall reduziert werden, bei dem lediglich eine Cyan-Au-Plattierungsschicht verwendet wird.

Claims (26)

  1. Mikroelektronischer Bauelementchip mit – einer Chipkontaktstelle (110), die mit einem auf einem Substrat ausgebildeten mikroelektronischen Bauelement verbunden ist, um das mikroelektronische Bauelement mit einer Außenseite des Chips in elektrischen Kontakt zu bringen, und – einem Bondhügel (170), der auf der Chipkontaktstelle ausgebildet ist und eine Kompositschicht mit zwei oder mehr Schichten beinhaltet, dadurch gekennzeichnet, dass – der Bondhügel (170) ein Hybrid-Au-Bondhügel ist, bei dem eine oder mehr Cyan-Au-Plattierungsschichten (150) und eine oder mehr cyanfreie Au-Plattierungsschichten (160) abwechselnd unmittelbar übereinander gestapelt sind.
  2. Mikroelektronischer Bauelementchip nach Anspruch 1, dadurch gekennzeichnet, dass der Hybrid-Au-Bondhügel eine Dicke im Bereich von 1μm bis 20μm aufweist.
  3. Mikroelektronischer Bauelementchip nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Dicken der Cyan-Au-Plattierungsschicht und der cyanfreien Au-Plattierungsschicht nicht weniger als 0,5μm betragen.
  4. Mikroelektronischer Bauelementchip nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass sich die Cyan-Au-Plattierungsschicht des Hybrid-Au-Bondhügels auf der Chipkontaktstelle befindet und sich die cyanfreie Au-Plattierungsschicht des Hybrid-Au-Bondhügels auf der Cyan-Au-Plattierungsschicht befindet.
  5. Mikroelektronischer Bauelementchip nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass sich die cyanfreie Au-Plattierungsschicht des Hybrid-Au-Bondhügels auf der Chipkontaktstelle befindet und sich die Cyan-Au-Plattierungsschicht des Hybrid-Au-Bondhügels auf der cyanfreien Au-Plattierungsschicht befindet.
  6. Mikroelektronischer Bauelementchip nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass eine Passivierungsschicht (120) vorgesehen ist, die das mikroelektronische Bauelement schützt und die Chipkontaktstelle freilässt, und der Bondhügel auf der durch die Passivierungsschicht freigelassenen Chipkontaktstelle ausgebildet ist, wobei eine untere leitfähige Bondhügelschicht (130) zwischen der Chipkontaktstelle und dem Bondhügel ausgebildet ist, um eine wechselseitige Diffusion zwischen der Chipkontaktstelle und dem Bondhügel zu verhindern und/oder die Haftung zwischen der Chipkontaktstelle und dem Bondhügel zu verbessern.
  7. Mikroelektronischer Bauelementchip nach Anspruch 6, dadurch gekennzeichnet, dass die untere leitfähige Bondhügelschicht we nigstens eines der Materialien TiW, Cr, Cu, Ti, Ni, NiV, Pd, Cr/Cu, TiW/Cu, TiW/Au und NiV/Cu beinhaltet.
  8. Mikroelektronischer Bauelementchip nach Anspruch 7, dadurch gekennzeichnet, dass die untere leitfähige Bondhügelschicht eine Stapelstruktur aufweist, die TiW mit einer Dicke von 0,005μm bis 0,5μm und Au mit einer Dicke von 0,005μm bis 0,5μm beinhaltet.
  9. Packung, gekennzeichnet durch einen mikroelektronischen Bauelementchip gemäß einem der Ansprüche 1 bis 8 und eine Tapeverdrahtungsplatine (400), die Verdrahtungen beinhaltet, die einen oder mehrere externe Verbindungsanschlüsse und einen oder mehrere interne Verbindungsanschlüsse beinhalten, von denen wenigstens einer mit einem Bondhügel des mikroelektronischen Bauelementchips elektrisch verbunden ist.
  10. Flüssigkristallanzeigevorrichtung, gekennzeichnet durch einen mikroelektronischen Bauelementchip nach einem der Ansprüche 1 bis 8 und einen Flüssigkristallanzeigepanelaufbau, bei dem Verdrahtungen zur Verbindung mit dem mikroelektronischen Bauelementchip ausgebildet sind, wobei wenigstens ein Bondhügel des mikroelektronischen Bauelementchips mit einer zugehörigen der Verdrahtungen elektrisch verbunden ist.
  11. Flüssigkristallanzeigevorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass der mikroelektronische Bauelementchip unter Verwendung eines Chip-auf-Glas(COG)-Verfahrens, eines Tapeträgerpackungs(TCP)-Verfahrens oder eines Chip-auf-Film(COF)-Verfahrens mit dem Flüssigkristallanzeigepanelaufbau verbunden ist.
  12. Verfahren zur Herstellung eines mikroelektronischen Bauelementchips, bei dem – eine Chipkontaktstelle (110) hergestellt wird, die mit einem auf einem Substrat ausgebildeten mikroelektronischen Bauelement verbunden wird, um das mikroelektronische Bauelement mit einer Außenseite des Chips in elektrischen Kontakt zu bringen, und – ein Bondhügel (170) hergestellt wird, der auf der Chipkontaktstelle ausgebildet ist und eine Kompositschicht mit zwei oder mehr Schichten beinhaltet, dadurch gekennzeichnet, dass – die Bildung des Bondhügels das Bilden eines Hybrid-Au-Bondhügels beinhaltet, bei dem eine Cyan-Au-Plattierungsschicht und eine cyanfreie Au-Plattierungsschicht auf der Chipkontaktstelle unmittelbar übereinander gestapelt sind.
  13. Verfahren zur Herstellung eines mikroelektronischen Bauelementchips, mit folgenden Schritten: – Bilden einer Passivierungsschicht, die eine Chipkontaktstelle freilässt, – Bilden einer unteren leitfähigen Bondhügelschicht auf der resultierenden Struktur, – Bilden einer nicht-leitfähigen Schichtstruktur, die einen Bereich definiert, in dem ein Bondhügel zu bilden ist, auf der unteren leitfähigen Bondhügelschicht, – Bilden des Bondhügels aus einer Kompositschicht mit zwei oder mehr Schichten auf der unteren leitfähigen Bondhügelschicht unter Verwendung der nicht-leitfähigen Schichtstruktur als Maske, wobei die Bildung des Bondhügels das Bilden eines Hybrid-Au-Bondhügels beinhaltet, bei dem eine Cyan-Au-Plattierungsschicht und eine cyanfreie Au-Plattierungsschicht unmittelbar übereinander gestapelt sind, und – Entfernen der nicht-leitfähigen Schichtstruktur.
  14. Verfahren nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass der Bondhügel unter Verwendung eines elektrolytischen Plattierungsverfahrens gebildet wird.
  15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass die Cyan-Au-Plattierungsschicht unter Verwendung einer Plattierungslösung der KAu(CN)2-Reihe gebildet wird und die cyanfreie Au-Plattierungsschicht unter Verwendung einer Plattierungslösung der Na3Au(SO3)2-Reihe gebildet wird.
  16. Verfahren nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass der Hybrid-Au-Bondhügel eine Dicke im Bereich von 1μm bis 20μm aufweist.
  17. Verfahren nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, dass die Dicken der Cyan-Au-Plattierungsschicht und der cyanfreien Au-Plattierungsschicht nicht weniger als 0,5μm betragen.
  18. Verfahren nach einem der Ansprüche 12 bis 17, dadurch gekennzeichnet, dass das Bilden des Bondhügels das Bilden der Cyan-Au-Plattierungsschicht auf der Chipkontaktstelle und das anschließende Bilden der cyanfreien Au-Plattierungsschicht darauf beinhaltet.
  19. Verfahren nach einem der Ansprüche 12 bis 18, dadurch gekennzeichnet, dass das Bilden des Bondhügels das Bilden der cyanfreien Au-Plattierungsschicht auf der Chipkontaktstelle und das anschließende Bilden der Cyan-Au-Plattierungsschicht darauf beinhaltet.
  20. Verfahren nach einem der Ansprüche 12 bis 19, weiter gekennzeichnet durch ein Durchführen eines thermischen Prozesses nach der Bildung des Bondhügels.
  21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass der thermische Prozess in einer Sauerstoff- oder Stickstoffatmosphäre bei einer Temperatur im Bereich von 250°C bis 360°C durchgeführt wird.
  22. Verfahren nach einem der Ansprüche 13 bis 21, dadurch gekennzeichnet, dass die untere leitfähige Bondhügelschicht unter Verwendung von wenigstens einem der Materialien TiW, Cr, Cu, Ti, Ni, NiV, Pd, Cr/Cu, TiW/Cu, TiW/Au und NiV/Cu gebildet wird.
  23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass die untere leitfähige Bondhügelschicht das Bilden einer TiW/Au-Struktur durch sequentielles Sputtern von TiW und Au beinhaltet.
  24. Verfahren nach Anspruch 22 oder 23, dadurch gekennzeichnet, dass die untere leitfähige Bondhügelschicht mit einer TiW/Au-Struktur gebildet wird, bei der TiW mit einer Dicke von 0,005μm bis 0,5μm und Au mit einer Dicke von 0,005μm bis 0,5μm gestapelt werden.
  25. Verfahren nach einem der Ansprüche 13 bis 24, dadurch gekennzeichnet, dass die untere leitfähige Bondhügelschicht unter Verwendung des Hybrid-Au-Bondhügels als Maske nach Entfernen der nicht-leitfähigen Schichtstruktur entfernt wird.
  26. Verfahren nach einem der Ansprüche 13 bis 25, dadurch gekennzeichnet, dass die nicht-leitfähige Schichtstruktur eine Photoresiststruktur ist.
DE102005045661A 2004-09-15 2005-09-14 Mikroelektronischer Bauelementchip und Herstellungsverfahren, Packung und LCD-Vorrichtung Expired - Fee Related DE102005045661B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020040073801A KR100642765B1 (ko) 2004-09-15 2004-09-15 하이브리드 범프를 포함하는 미세전자소자칩, 이의패키지, 이를 포함하는 액정디스플레이장치 및 이러한미세전자소자칩의 제조방법
KR10-2004-0073801 2004-09-15

Publications (2)

Publication Number Publication Date
DE102005045661A1 DE102005045661A1 (de) 2006-03-30
DE102005045661B4 true DE102005045661B4 (de) 2007-08-09

Family

ID=36164726

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102005045661A Expired - Fee Related DE102005045661B4 (de) 2004-09-15 2005-09-14 Mikroelektronischer Bauelementchip und Herstellungsverfahren, Packung und LCD-Vorrichtung

Country Status (5)

Country Link
US (1) US7282801B2 (de)
JP (1) JP4773167B2 (de)
KR (1) KR100642765B1 (de)
CN (1) CN100479140C (de)
DE (1) DE102005045661B4 (de)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070103412A1 (en) * 2005-11-09 2007-05-10 Pao-Yun Tang Liquid crystal display having a voltage divider with a thermistor
KR101291796B1 (ko) * 2006-08-07 2013-07-31 엘지디스플레이 주식회사 액정 표시 모듈
KR101309319B1 (ko) * 2006-11-22 2013-09-13 삼성디스플레이 주식회사 액정표시장치 구동회로 및 그의 제조방법과 액정표시장치구동회로가 실장 된 액정표시장치
CN101226889B (zh) * 2007-01-15 2010-05-19 百慕达南茂科技股份有限公司 重配置线路结构及其制造方法
CN100511661C (zh) * 2007-02-01 2009-07-08 上海交通大学 带有弹性导电凸块的微电子元件及其制造方法和应用
KR100826726B1 (ko) * 2007-03-02 2008-04-30 스테코 주식회사 테스트공정용 탭패키지 파지장치 및 이를 포함한 탭패키지고온테스트장비
CN101613073B (zh) * 2008-06-26 2012-08-29 鸿富锦精密工业（深圳）有限公司 微机电系统
JP4987823B2 (ja) * 2008-08-29 2012-07-25 株式会社東芝 半導体装置
KR101023080B1 (ko) * 2008-11-13 2011-03-24 주식회사 동부하이텍 반도체 소자의 금속 배선 및 그 형성 방법
US8362612B1 (en) * 2010-03-19 2013-01-29 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US8338287B2 (en) * 2010-03-24 2012-12-25 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US20120139095A1 (en) * 2010-12-03 2012-06-07 Manusharow Mathew J Low-profile microelectronic package, method of manufacturing same, and electronic assembly containing same
US8492892B2 (en) 2010-12-08 2013-07-23 International Business Machines Corporation Solder bump connections
US8113412B1 (en) * 2011-05-13 2012-02-14 Taiwan Semiconductor Manufacturing Company, Ltd Methods for detecting defect connections between metal bumps
TWI462256B (zh) * 2011-11-02 2014-11-21 Chipmos Technologies Inc 晶片封裝結構
CN102856221A (zh) * 2012-08-17 2013-01-02 江苏汇成光电有限公司 Ic封装凸块的制造工艺
TWI600129B (zh) 2013-05-06 2017-09-21 奇景光電股份有限公司 玻璃覆晶接合結構
US20150262952A1 (en) * 2014-03-13 2015-09-17 Taiwan Semiconductor Manufacturing Co., Ltd Bump structure and method for forming the same
CN104008983B (zh) * 2014-05-04 2016-10-12 清华大学 一种金属凸点制造方法
CN103985647B (zh) * 2014-05-22 2017-02-01 中国科学院微电子研究所 一种制备铜柱凸点的方法
CN104037094B (zh) * 2014-06-24 2016-09-21 华进半导体封装先导技术研发中心有限公司 封装基板上凸点的制备方法
CN104037095B (zh) * 2014-06-24 2017-01-04 华进半导体封装先导技术研发中心有限公司 在引线上制备凸点的方法
US10664920B1 (en) 2014-10-06 2020-05-26 State Farm Mutual Automobile Insurance Company Blockchain systems and methods for providing insurance coverage to affinity groups
US20210357481A1 (en) 2014-10-06 2021-11-18 State Farm Mutual Automobile Insurance Company Medical diagnostic-initiated insurance offering
US10713728B1 (en) * 2014-10-06 2020-07-14 State Farm Mutual Automobile Insurance Company Risk mitigation for affinity groupings
US20210166320A1 (en) 2014-10-06 2021-06-03 State Farm Mutual Automobile Insurance Company System and method for obtaining and/or maintaining insurance coverage
US11574368B1 (en) 2014-10-06 2023-02-07 State Farm Mutual Automobile Insurance Company Risk mitigation for affinity groupings
KR101726262B1 (ko) 2015-01-02 2017-04-13 삼성전자주식회사 패키지 기판용 필름, 이를 사용한 반도체 패키지 및 반도체 패키지를 포함하는 표시 장치
CN104965325B (zh) * 2015-08-03 2018-10-30 合肥鑫晟光电科技有限公司 一种阵列基板、其修复方法、显示面板及显示装置
KR102600926B1 (ko) * 2016-08-24 2023-11-14 삼성디스플레이 주식회사 반도체 칩, 표시패널 및 전자장치
KR20180070774A (ko) * 2016-12-16 2018-06-27 삼성디스플레이 주식회사 기판, 전자 장치 및 이를 구비하는 표시 장치
US10797010B2 (en) * 2017-12-29 2020-10-06 Texas Instruments Incorporated Semiconductor package having a metal barrier
KR102026561B1 (ko) * 2018-04-27 2019-11-05 매그나칩 반도체 유한회사 칩온필름형 반도체 패키지

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855251A (en) * 1986-06-26 1989-08-08 Kabushiki Kaisha Toshiba Method of manufacturing electronic parts including transfer of bumps of larger particle sizes
US5171711A (en) * 1990-10-18 1992-12-15 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing integrated circuit devices
US5208186A (en) * 1989-02-09 1993-05-04 National Semiconductor Corporation Process for reflow bonding of bumps in IC devices
EP0895633B1 (de) * 1997-01-27 2002-05-15 Koninklijke Philips Electronics N.V. Herstellungsverfahren für ein flüssigkristallanzeigenmodul
US20020149118A1 (en) * 2001-03-06 2002-10-17 Katsumi Yamaguchi Semiconductor device and bump formation method
US20030155943A1 (en) * 2001-12-04 2003-08-21 Hitoshi Morishita Liquid crystal display device and its testing method
US20030209803A1 (en) * 2002-05-10 2003-11-13 Takehiro Suzuki Semiconductor device and display panel module incorporating thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4486945A (en) * 1981-04-21 1984-12-11 Seiichiro Aigoo Method of manufacturing semiconductor device with plated bump
JPH065606A (ja) * 1992-06-16 1994-01-14 Fujitsu Ltd 半導体装置の製造方法
JP3446021B2 (ja) * 1992-08-25 2003-09-16 カシオ計算機株式会社 半導体装置のバンプ電極構造およびその形成方法
JP3156417B2 (ja) 1993-02-02 2001-04-16 松下電器産業株式会社 半導体素子の電極形成方法
DE19524739A1 (de) * 1994-11-17 1996-05-23 Fraunhofer Ges Forschung Kernmetall-Lothöcker für die Flip-Chip-Technik
JPH10326917A (ja) * 1997-05-27 1998-12-08 Matsushita Electric Ind Co Ltd 半導体薄膜磁気抵抗素子
JP2000021916A (ja) 1998-07-02 2000-01-21 Citizen Watch Co Ltd 半導体装置とその製造方法
JP3822040B2 (ja) 2000-08-31 2006-09-13 株式会社ルネサステクノロジ 電子装置及びその製造方法
US6596621B1 (en) * 2002-05-17 2003-07-22 International Business Machines Corporation Method of forming a lead-free tin-silver-copper based solder alloy on an electronic substrate
JP2004250747A (ja) * 2003-02-20 2004-09-09 Renesas Technology Corp 半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855251A (en) * 1986-06-26 1989-08-08 Kabushiki Kaisha Toshiba Method of manufacturing electronic parts including transfer of bumps of larger particle sizes
US5208186A (en) * 1989-02-09 1993-05-04 National Semiconductor Corporation Process for reflow bonding of bumps in IC devices
US5171711A (en) * 1990-10-18 1992-12-15 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing integrated circuit devices
EP0895633B1 (de) * 1997-01-27 2002-05-15 Koninklijke Philips Electronics N.V. Herstellungsverfahren für ein flüssigkristallanzeigenmodul
US20020149118A1 (en) * 2001-03-06 2002-10-17 Katsumi Yamaguchi Semiconductor device and bump formation method
US20030155943A1 (en) * 2001-12-04 2003-08-21 Hitoshi Morishita Liquid crystal display device and its testing method
US20030209803A1 (en) * 2002-05-10 2003-11-13 Takehiro Suzuki Semiconductor device and display panel module incorporating thereof

Also Published As

Publication number Publication date
JP4773167B2 (ja) 2011-09-14
JP2006086532A (ja) 2006-03-30
DE102005045661A1 (de) 2006-03-30
CN1750258A (zh) 2006-03-22
KR100642765B1 (ko) 2006-11-10
US7282801B2 (en) 2007-10-16
US20060055037A1 (en) 2006-03-16
KR20060024928A (ko) 2006-03-20
CN100479140C (zh) 2009-04-15

Similar Documents

Publication Publication Date Title
DE102005045661B4 (de) Mikroelektronischer Bauelementchip und Herstellungsverfahren, Packung und LCD-Vorrichtung
DE60224544T2 (de) Vorrichtung mit elastischen elektrischen anschlüssen, und verfahren zu deren herstellung
DE69938582T2 (de) Halbleiterbauelement, seine herstellung, leiterplatte und elektronischer apparat
DE3685642T2 (de) Fluessigkristall-anzeigevorrichtung.
DE69535266T2 (de) Mikroelektronische montage mit mehrfachen leiterverformungen
DE3888476T2 (de) Elektrische Kontaktstellen und damit versehene Gehäuse.
DE102007017831B4 (de) Halbleitermodul und ein Verfahren zur Herstellung eines Halbleitermoduls
KR101087344B1 (ko) 도전성 범프와 그 제조 방법 및 전자 부품 실장 구조체
DE102018116531A1 (de) Anzeigevorrichtung, Halbleiterpackage und Film für ein Packagesubstrat
DE69826349T2 (de) Flüssigkristallanzeige
DE102008019336A1 (de) Halbleiterbausteinpackung zur Verbesserung der Funktion von Wärmeableitung und Erdungsabschirmung
DE10301512A1 (de) Verkleinertes Chippaket und Verfahren zu seiner Herstellung
DE102004012845A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung, Halbleitervorrichtung, Schaltungssubstrat und elektronischer Apparat
DE102012109319B4 (de) Bump-on-Trace-Baugruppenstruktur und Verfahren zur Herstellung derselben
DE69717331T2 (de) Kontaktierungsstruktur für Treiberschaltung und Anzeigevorrichtung mit dieser Kontaktierungsstruktur
DE69836944T2 (de) Verbesserte luftisolierte Kreuzungsstruktur
DE112021003770T5 (de) Verfahren zur Herstellung eines Verpackungssubstrats
DE69020009T2 (de) Verfahren zum Herstellen von Verbindungselektroden.
DE102019120820B4 (de) Anzeigevorrichtung
DE102014221650A1 (de) Elektronisches bauelement, elektronisches gerät und verfahren zur herstellung des elektronischen bauelements
DE112020004228T5 (de) Bilden einer bump-struktur
DE60210109T2 (de) Halbleitervorrichtung mit nachgiebigen elektrischen Anschlüssen, Einrichtung, die die Halbleitervorrichtung enthält und Verfahren zum Ausbilden der Vorrichtung
US5525838A (en) Semiconductor device with flow preventing member
DE3788263T2 (de) Verfahren zum elektrischen Verbinden von zwei Objekten.
DE10302022B4 (de) Verfahren zur Herstellung eines verkleinerten Chippakets

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20130403