JP3446021B2 - 半導体装置のバンプ電極構造およびその形成方法 - Google Patents
半導体装置のバンプ電極構造およびその形成方法Info
- Publication number
- JP3446021B2 JP3446021B2 JP24709192A JP24709192A JP3446021B2 JP 3446021 B2 JP3446021 B2 JP 3446021B2 JP 24709192 A JP24709192 A JP 24709192A JP 24709192 A JP24709192 A JP 24709192A JP 3446021 B2 JP3446021 B2 JP 3446021B2
- Authority
- JP
- Japan
- Prior art keywords
- bump
- gold bump
- gold
- semiconductor device
- hardness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置のバンプ電
極構造およびその形成方法に関する。 【０００２】 【従来の技術】ＴＡＢ方式と呼ばれる半導体装置（ＩＣ
チップ）の実装技術では、半導体装置をＴＡＢテープ上
に搭載している。この場合、半導体装置に金バンプを有
するバンプ電極を設け、このバンプ電極をＴＡＢテープ
のインナリードに金すず共晶法や金金熱圧着法等による
ボンディングによって接続している。 【０００３】ところで、従来の金バンプの硬度は５０Ｈ
ｖ（ビッカース硬さ）以上と比較的高くなるようにして
いる。この理由は、硬度が５０Ｈｖ未満の場合には、金
バンプが軟らかくてボンディング時につぶれることがあ
り、この結果半導体装置のエッジ（シリコン等の半導体
が露出している部分）がＴＡＢテープのインナリードに
接近して接触し、このエッジを介してインナリード同士
が短絡してしまうことがあり、したがってこのような不
都合を回避するためである。 【０００４】 【発明が解決しようとする課題】しかしながら、従来の
このような半導体装置のバンプ電極構造では、金バンプ
の硬度が５０Ｈｖ以上と比較的高いので、ボンディング
時における金バンプの変形量が少なく、このためボンデ
ィング時の加圧力を金バンプで十分に吸収することがで
きず、この結果半導体装置の表面に大きな圧力が加わ
り、半導体装置表面の絶縁膜や電極引き回し線にクラッ
クが生じることがあるという問題があった。また、金バ
ンプがあまり変形しないので、ＴＡＢテープのインナリ
ードとの密着性が十分に良いとはいえないという問題も
あった。この発明の目的は、ボンディング時に金バンプ
が不要につぶれることがなく、かつボンディング時の加
圧力を金バンプで十分に吸収することができ、さらにＴ
ＡＢテープのインナリードとの密着性を十分に良くする
ことのできる半導体装置のバンプ電極構造を提供するこ
とにある。この発明の他の目的は、金バンプを簡易な処
理工程で能率良く形成することのできる半導体装置のバ
ンプ電極形成方法を提供することにある。 【０００５】 【課題を解決するための手段】請求項１記載の発明は、
半導体基板上の接続用電極上に形成された下層金バンプ
と該下層金バンプ上面に形成された上層金バンプとから
なる金バンプを備えた半導体装置のバンプ電極の形成方
法において、ある電流密度で前記下層金バンプを電解メ
ッキにより形成し、次いで電流密度を下げて前記上層金
バンプを電解メッキにより形成した後、加熱処理を行っ
て、前記下層金バンプの硬度を５０Ｈｖ以上とし、前記
上層金バンプの硬度を５０Ｈｖ未満とするようにしたも
のである。 【０００６】 【作用】請求項１記載の発明によれば、下層金バンプと
この下層金バンプよりも硬度の低い上層金バンプとをメ
ッキ電流密度を変えて形成した後、熱処理を行うことに
よって、下層金バンプの硬度を５０Ｈｖ以上、上層金バ
ンプの硬度を５０Ｈｖ未満としているので、下層金バン
プと上層金バンプとからなる金バンプを簡易な処理工程
で能率良く形成することができる。 【０００７】 【実施例】図１はこの発明の一実施例における半導体装
置のバンプ電極構造を示したものである。このバンプ電
極構造では、シリコンウエハ１の上面にゲート電極等の
内部電極２および酸化シリコンからなる絶縁膜３が形成
されている。絶縁膜３の上面には、内部電極２と接続さ
れた接続用電極４が形成されている。接続用電極４はア
ルミニウム（Ａｌ）またはアルミニウム−けい素（Ａｌ
−Ｓｉ）、アルミニウム−銅−けい素（Ａｌ−Ｃｕ−Ｓ
ｉ）等のアルミニウム合金からなっている。接続用電極
４の周辺部および絶縁膜３の上面には窒化シリコンから
なる絶縁膜５が形成されている。したがって、接続用電
極４の中央部は絶縁膜５に形成された開口部６を介して
露出されている。この露出された接続用電極４およびそ
の周囲の絶縁膜５の上面には中間接続膜７が形成されて
いる。中間接続膜７はチタン−タングステン（Ｔｉ−
Ｗ）、白金−チタン（Ｐｔ−Ｔｉ）、パラジウム−チタ
ン（Ｐｄ−Ｔｉ）等の合金、すなわちバリアメタルと接
着メタルとの合金からなっている。中間接続膜７の上面
には金薄膜８が形成され、金薄膜８の上面には硬度が５
０Ｈｖ以上の下層金バンプ９が形成され、下層金バンプ
９の上面には硬度が５０Ｈｖ未満の上層金バンプ１０が
形成されている。 【０００８】次に、このようなバンプ電極構造を形成す
る場合について図２を参照しながら説明する。まず、図
２（Ａ）に示すように、シリコンウエハ１の上面に内部
電極２および酸化シリコンからなる絶縁膜３を形成し、
絶縁膜３の上面にアルミニウムまたはアルミニウム合金
からなる接続用電極４を形成する。次に、接続用電極４
を含む絶縁膜３の上面全体に窒化シリコンからなる絶縁
膜５を形成した後、絶縁膜５の所定の個所にエッチング
により開口部６を形成することにより、接続用電極４の
周辺部および絶縁膜３の上面に絶縁膜５を残存させると
ともに、絶縁膜５の開口部６を介して接続用電極４の中
央部を露出させる。次に、チタン−タングステン等の合
金および金をこの順で蒸着またはスパッタリングするこ
とにより、上面全体に中間接続膜形成用膜７ａおよび金
薄膜形成用薄膜８ａをそれぞれ数千Å程度の厚さに形成
する。 【０００９】次に、図２（Ｂ）に示すように、金薄膜形
成用薄膜８ａの上面に、フォトレジスト液を滴下してス
ピンコーティングすることにより、フォトレジスト膜１
１を膜厚が２０〜３０μｍ程度となるように比較的厚く
形成する。この場合、フォトレジスト膜１１の膜厚を２
０〜３０μｍ程度と比較的厚くするために、フォトレジ
スト液として粘度が数百〜千数百ＣＰＳ（センチポイ
ズ）で通常のスピンコーティングのものよりも数倍ない
し数十倍高いもの（例えば東京応化工業（株）製のＢＭ
Ｒ１０００）を使用し、スピンコーティング時の回転速
度を数百ｒｐｍとする。 【００１０】次に、フォトレジスト膜１１を所定のマス
クを介して露光して現像することにより、図２（Ｃ）に
示すように、フォトレジスト膜１１の所定の個所つまり
図１に示す下層金バンプ９および上層金バンプ１０を形
成すべき領域に対応する部分に開口部１２を形成する。
この場合、現像液としてはキシレンを主成分とする有機
溶剤（例えば東京応化工業（株）製のＣ−３）を用い
る。次に、開口部１２内に金を電解メッキすることによ
り、開口部１２内の金薄膜形成用薄膜８ａの上面に下層
金バンプ９を形成し、次いで図２（Ｄ）に示すように、
下層金バンプ９の上面に上層金バンプ１０を形成する。
この場合、下層金バンプ９を形成する時のメッキ電流密
度を８ｍＡ／ｃｍ2程度とし、上層金バンプ１０を形成
する時のメッキ電流密度を２ｍＡ／ｃｍ2程度とする。
すると、図３に示す金メッキにおける電流密度に対する
硬度の関係から明らかなように、この時点における硬度
が下層金バンプ９で９５Ｈｖ程度となり、上層金バンプ
１０で７０Ｈｖ程度となる。なお、上層金バンプ１０の
上面を平坦とするために、下層金バンプ９と上層金バン
プ１０と金薄膜形成用薄膜８ａの合計膜厚を２０〜３０
μｍ程度とし、上層金バンプ１０の上面がフォトレジス
ト膜１１の上面から突出しないようにする。また、上層
金バンプ１０の膜厚は、下層金バンプ９と上層金バンプ
１０の合計膜厚の１／４〜１／２とする。次に、２００
〜３００℃程度の温度下で３０分〜１時間程度の加熱処
理を行ない、これにより下層金バンプ９の硬度を９５Ｈ
ｖ以下で５０Ｈｖ以上望ましくは５０Ｈｖ以上で８０Ｈ
ｖ以下とし、上層金バンプ１０の硬度を５０Ｈｖ未満望
ましくは３０Ｈｖ以上で５０Ｈｖ未満とする。 【００１１】次に、フォトレジスト膜１１をエチルセル
ソルブ、ジクロルベンゼンを主成分とする有機溶剤（例
えば東京応化工業（株）製の剥離液ＳＰ）を用いて剥離
すると、図２（Ｅ）に示すようになる。次に、下層金バ
ンプ９および上層金バンプ１０をマスクとして金薄膜形
成用薄膜８ａの不要な部分をヨウ素系のエッチング液で
エッチングして除去し、次いで同様に下層金バンプ９お
よび上層金バンプ１０をマスクとして中間接続膜形成用
膜７ａの不要な部分をドライエッチングして除去する
と、図１に示すバンプ電極構造が得られる。なお、チタ
ン−タングステン合金からなる中間接続膜形成用膜７ａ
のエッチングは、フロン系ガスを用いた反応性イオンエ
ッチングが好ましい。その理由は、絶縁膜４の残り量が
少ない場合の高精度のエッチングに適するとともに、ア
ンダーカットを防止することができるからである。 【００１２】次に、図４および図５を参照して、上記の
ように構成された半導体装置のバンプ電極をＴＡＢテー
プのインナーリードに接続する場合について説明する。
まず、上述した処理工程を経た後シリコンウエハ１はダ
イシングにより切断され、複数の半導体装置２１に分割
される。ここで、１つの半導体装置２１には上述した下
層金バンプ９および上層金バンプ１０からなる金バンプ
が複数配列されている。一方、ＴＡＢテープ２２の複数
のインナーリード２３は、表面に半田２３ａがメッキさ
れた銅箔２３ｂをベーステープ２４上にラミネートした
後エッチングして所定の形状にパターン形成したものか
らなり、ベーステープ２４に形成されたデバイスホール
２５内に突出されている。この場合、銅箔２３ｂの表面
にメッキされた半田２３ａは、すず（Ｓｎ）と鉛（Ｐ
ｂ）との混合比が８０：２０の合金からなり、その厚さ
が０．２〜０．６μｍ程度となっている。 【００１３】さて、半導体装置２１のバンプ電極をＴＡ
Ｂテープ２２のインナーリード２３に接続する場合に
は、半導体装置２１をデバイスホール２５内に配置し、
各バンプ電極の上層金バンプ１０をそれぞれ対応するイ
ンナーリード２３に、温度２００〜４００℃、加圧力３
０〜３６０ｇ／ｍｍ2、時間１〜５ｓｅｃの条件でボン
ディングする。この場合、下層金バンプ９の硬度が５０
Ｈｖ以上と比較的高いので、ボンディング時における下
層金バンプ９の変形量が少なく、したがってボンディン
グ時に下層金バンプ９が不要につぶれることがなく、ひ
いては全体としての金バンプが不要につぶれないように
することができる。この結果、半導体装置２１のエッジ
とインナリード２３との間隔を保つことができ、したが
って半導体装置２１のエッジがインナリード２３に接触
しないようにすることができる。また、上層金バンプ１
０の硬度が５０Ｈｖ未満と比較的低いので、ボンディン
グ時における上層金バンプ１０の変形量が大きく、した
がってボンディング時の加圧力を上層金バンプ１０で十
分に吸収することができ、ひいては半導体装置２１の表
面に大きな圧力が加わることがなく、半導体装置２１の
表面の絶縁膜３、５や接続用電極４の引き回し線にクラ
ックが生じないようにすることができる。また、ボンデ
ィング時における上層金バンプ１０の変形量が大きいの
で、ＴＡＢテープ２２のインナリード２３との密着性を
十分に良くすることができる。さらに、下層金バンプ９
とこの下層金バンプ９よりも硬度の低い上層金バンプ１
０とをメッキ電流密度を変えて形成しているので、下層
金バンプ９と上層金バンプ１０とからなる金バンプを簡
易な処理工程で能率良く形成することができる。 【００１４】なお、半導体装置２１のバンプ電極をＴＡ
Ｂテープ２２のインナーリード２３に接続した後は、半
導体装置２１上に図示しない保護用レジンをポッティン
グして、このポッティングした保護用レジンによって半
導体装置２１を覆って保護し、この後図４において二点
鎖線で示す部分で切断することになる。 【００１５】 【発明の効果】以上説明したように、請求項１記載の発
明によれば、下層金バンプとこの下層金バンプよりも硬
度の低い上層金バンプとをメッキ電流密度を変えて形成
した後、熱処理を行うことによって、下層金バンプの硬
度を５０Ｈｖ以上、上層金バンプの硬度を５０Ｈｖ未満
としているので、下層金バンプと上層金バンプとからな
る金バンプを簡易な処理工程で能率良く形成することが
できる。
極構造およびその形成方法に関する。 【０００２】 【従来の技術】ＴＡＢ方式と呼ばれる半導体装置（ＩＣ
チップ）の実装技術では、半導体装置をＴＡＢテープ上
に搭載している。この場合、半導体装置に金バンプを有
するバンプ電極を設け、このバンプ電極をＴＡＢテープ
のインナリードに金すず共晶法や金金熱圧着法等による
ボンディングによって接続している。 【０００３】ところで、従来の金バンプの硬度は５０Ｈ
ｖ（ビッカース硬さ）以上と比較的高くなるようにして
いる。この理由は、硬度が５０Ｈｖ未満の場合には、金
バンプが軟らかくてボンディング時につぶれることがあ
り、この結果半導体装置のエッジ（シリコン等の半導体
が露出している部分）がＴＡＢテープのインナリードに
接近して接触し、このエッジを介してインナリード同士
が短絡してしまうことがあり、したがってこのような不
都合を回避するためである。 【０００４】 【発明が解決しようとする課題】しかしながら、従来の
このような半導体装置のバンプ電極構造では、金バンプ
の硬度が５０Ｈｖ以上と比較的高いので、ボンディング
時における金バンプの変形量が少なく、このためボンデ
ィング時の加圧力を金バンプで十分に吸収することがで
きず、この結果半導体装置の表面に大きな圧力が加わ
り、半導体装置表面の絶縁膜や電極引き回し線にクラッ
クが生じることがあるという問題があった。また、金バ
ンプがあまり変形しないので、ＴＡＢテープのインナリ
ードとの密着性が十分に良いとはいえないという問題も
あった。この発明の目的は、ボンディング時に金バンプ
が不要につぶれることがなく、かつボンディング時の加
圧力を金バンプで十分に吸収することができ、さらにＴ
ＡＢテープのインナリードとの密着性を十分に良くする
ことのできる半導体装置のバンプ電極構造を提供するこ
とにある。この発明の他の目的は、金バンプを簡易な処
理工程で能率良く形成することのできる半導体装置のバ
ンプ電極形成方法を提供することにある。 【０００５】 【課題を解決するための手段】請求項１記載の発明は、
半導体基板上の接続用電極上に形成された下層金バンプ
と該下層金バンプ上面に形成された上層金バンプとから
なる金バンプを備えた半導体装置のバンプ電極の形成方
法において、ある電流密度で前記下層金バンプを電解メ
ッキにより形成し、次いで電流密度を下げて前記上層金
バンプを電解メッキにより形成した後、加熱処理を行っ
て、前記下層金バンプの硬度を５０Ｈｖ以上とし、前記
上層金バンプの硬度を５０Ｈｖ未満とするようにしたも
のである。 【０００６】 【作用】請求項１記載の発明によれば、下層金バンプと
この下層金バンプよりも硬度の低い上層金バンプとをメ
ッキ電流密度を変えて形成した後、熱処理を行うことに
よって、下層金バンプの硬度を５０Ｈｖ以上、上層金バ
ンプの硬度を５０Ｈｖ未満としているので、下層金バン
プと上層金バンプとからなる金バンプを簡易な処理工程
で能率良く形成することができる。 【０００７】 【実施例】図１はこの発明の一実施例における半導体装
置のバンプ電極構造を示したものである。このバンプ電
極構造では、シリコンウエハ１の上面にゲート電極等の
内部電極２および酸化シリコンからなる絶縁膜３が形成
されている。絶縁膜３の上面には、内部電極２と接続さ
れた接続用電極４が形成されている。接続用電極４はア
ルミニウム（Ａｌ）またはアルミニウム−けい素（Ａｌ
−Ｓｉ）、アルミニウム−銅−けい素（Ａｌ−Ｃｕ−Ｓ
ｉ）等のアルミニウム合金からなっている。接続用電極
４の周辺部および絶縁膜３の上面には窒化シリコンから
なる絶縁膜５が形成されている。したがって、接続用電
極４の中央部は絶縁膜５に形成された開口部６を介して
露出されている。この露出された接続用電極４およびそ
の周囲の絶縁膜５の上面には中間接続膜７が形成されて
いる。中間接続膜７はチタン−タングステン（Ｔｉ−
Ｗ）、白金−チタン（Ｐｔ−Ｔｉ）、パラジウム−チタ
ン（Ｐｄ−Ｔｉ）等の合金、すなわちバリアメタルと接
着メタルとの合金からなっている。中間接続膜７の上面
には金薄膜８が形成され、金薄膜８の上面には硬度が５
０Ｈｖ以上の下層金バンプ９が形成され、下層金バンプ
９の上面には硬度が５０Ｈｖ未満の上層金バンプ１０が
形成されている。 【０００８】次に、このようなバンプ電極構造を形成す
る場合について図２を参照しながら説明する。まず、図
２（Ａ）に示すように、シリコンウエハ１の上面に内部
電極２および酸化シリコンからなる絶縁膜３を形成し、
絶縁膜３の上面にアルミニウムまたはアルミニウム合金
からなる接続用電極４を形成する。次に、接続用電極４
を含む絶縁膜３の上面全体に窒化シリコンからなる絶縁
膜５を形成した後、絶縁膜５の所定の個所にエッチング
により開口部６を形成することにより、接続用電極４の
周辺部および絶縁膜３の上面に絶縁膜５を残存させると
ともに、絶縁膜５の開口部６を介して接続用電極４の中
央部を露出させる。次に、チタン−タングステン等の合
金および金をこの順で蒸着またはスパッタリングするこ
とにより、上面全体に中間接続膜形成用膜７ａおよび金
薄膜形成用薄膜８ａをそれぞれ数千Å程度の厚さに形成
する。 【０００９】次に、図２（Ｂ）に示すように、金薄膜形
成用薄膜８ａの上面に、フォトレジスト液を滴下してス
ピンコーティングすることにより、フォトレジスト膜１
１を膜厚が２０〜３０μｍ程度となるように比較的厚く
形成する。この場合、フォトレジスト膜１１の膜厚を２
０〜３０μｍ程度と比較的厚くするために、フォトレジ
スト液として粘度が数百〜千数百ＣＰＳ（センチポイ
ズ）で通常のスピンコーティングのものよりも数倍ない
し数十倍高いもの（例えば東京応化工業（株）製のＢＭ
Ｒ１０００）を使用し、スピンコーティング時の回転速
度を数百ｒｐｍとする。 【００１０】次に、フォトレジスト膜１１を所定のマス
クを介して露光して現像することにより、図２（Ｃ）に
示すように、フォトレジスト膜１１の所定の個所つまり
図１に示す下層金バンプ９および上層金バンプ１０を形
成すべき領域に対応する部分に開口部１２を形成する。
この場合、現像液としてはキシレンを主成分とする有機
溶剤（例えば東京応化工業（株）製のＣ−３）を用い
る。次に、開口部１２内に金を電解メッキすることによ
り、開口部１２内の金薄膜形成用薄膜８ａの上面に下層
金バンプ９を形成し、次いで図２（Ｄ）に示すように、
下層金バンプ９の上面に上層金バンプ１０を形成する。
この場合、下層金バンプ９を形成する時のメッキ電流密
度を８ｍＡ／ｃｍ2程度とし、上層金バンプ１０を形成
する時のメッキ電流密度を２ｍＡ／ｃｍ2程度とする。
すると、図３に示す金メッキにおける電流密度に対する
硬度の関係から明らかなように、この時点における硬度
が下層金バンプ９で９５Ｈｖ程度となり、上層金バンプ
１０で７０Ｈｖ程度となる。なお、上層金バンプ１０の
上面を平坦とするために、下層金バンプ９と上層金バン
プ１０と金薄膜形成用薄膜８ａの合計膜厚を２０〜３０
μｍ程度とし、上層金バンプ１０の上面がフォトレジス
ト膜１１の上面から突出しないようにする。また、上層
金バンプ１０の膜厚は、下層金バンプ９と上層金バンプ
１０の合計膜厚の１／４〜１／２とする。次に、２００
〜３００℃程度の温度下で３０分〜１時間程度の加熱処
理を行ない、これにより下層金バンプ９の硬度を９５Ｈ
ｖ以下で５０Ｈｖ以上望ましくは５０Ｈｖ以上で８０Ｈ
ｖ以下とし、上層金バンプ１０の硬度を５０Ｈｖ未満望
ましくは３０Ｈｖ以上で５０Ｈｖ未満とする。 【００１１】次に、フォトレジスト膜１１をエチルセル
ソルブ、ジクロルベンゼンを主成分とする有機溶剤（例
えば東京応化工業（株）製の剥離液ＳＰ）を用いて剥離
すると、図２（Ｅ）に示すようになる。次に、下層金バ
ンプ９および上層金バンプ１０をマスクとして金薄膜形
成用薄膜８ａの不要な部分をヨウ素系のエッチング液で
エッチングして除去し、次いで同様に下層金バンプ９お
よび上層金バンプ１０をマスクとして中間接続膜形成用
膜７ａの不要な部分をドライエッチングして除去する
と、図１に示すバンプ電極構造が得られる。なお、チタ
ン−タングステン合金からなる中間接続膜形成用膜７ａ
のエッチングは、フロン系ガスを用いた反応性イオンエ
ッチングが好ましい。その理由は、絶縁膜４の残り量が
少ない場合の高精度のエッチングに適するとともに、ア
ンダーカットを防止することができるからである。 【００１２】次に、図４および図５を参照して、上記の
ように構成された半導体装置のバンプ電極をＴＡＢテー
プのインナーリードに接続する場合について説明する。
まず、上述した処理工程を経た後シリコンウエハ１はダ
イシングにより切断され、複数の半導体装置２１に分割
される。ここで、１つの半導体装置２１には上述した下
層金バンプ９および上層金バンプ１０からなる金バンプ
が複数配列されている。一方、ＴＡＢテープ２２の複数
のインナーリード２３は、表面に半田２３ａがメッキさ
れた銅箔２３ｂをベーステープ２４上にラミネートした
後エッチングして所定の形状にパターン形成したものか
らなり、ベーステープ２４に形成されたデバイスホール
２５内に突出されている。この場合、銅箔２３ｂの表面
にメッキされた半田２３ａは、すず（Ｓｎ）と鉛（Ｐ
ｂ）との混合比が８０：２０の合金からなり、その厚さ
が０．２〜０．６μｍ程度となっている。 【００１３】さて、半導体装置２１のバンプ電極をＴＡ
Ｂテープ２２のインナーリード２３に接続する場合に
は、半導体装置２１をデバイスホール２５内に配置し、
各バンプ電極の上層金バンプ１０をそれぞれ対応するイ
ンナーリード２３に、温度２００〜４００℃、加圧力３
０〜３６０ｇ／ｍｍ2、時間１〜５ｓｅｃの条件でボン
ディングする。この場合、下層金バンプ９の硬度が５０
Ｈｖ以上と比較的高いので、ボンディング時における下
層金バンプ９の変形量が少なく、したがってボンディン
グ時に下層金バンプ９が不要につぶれることがなく、ひ
いては全体としての金バンプが不要につぶれないように
することができる。この結果、半導体装置２１のエッジ
とインナリード２３との間隔を保つことができ、したが
って半導体装置２１のエッジがインナリード２３に接触
しないようにすることができる。また、上層金バンプ１
０の硬度が５０Ｈｖ未満と比較的低いので、ボンディン
グ時における上層金バンプ１０の変形量が大きく、した
がってボンディング時の加圧力を上層金バンプ１０で十
分に吸収することができ、ひいては半導体装置２１の表
面に大きな圧力が加わることがなく、半導体装置２１の
表面の絶縁膜３、５や接続用電極４の引き回し線にクラ
ックが生じないようにすることができる。また、ボンデ
ィング時における上層金バンプ１０の変形量が大きいの
で、ＴＡＢテープ２２のインナリード２３との密着性を
十分に良くすることができる。さらに、下層金バンプ９
とこの下層金バンプ９よりも硬度の低い上層金バンプ１
０とをメッキ電流密度を変えて形成しているので、下層
金バンプ９と上層金バンプ１０とからなる金バンプを簡
易な処理工程で能率良く形成することができる。 【００１４】なお、半導体装置２１のバンプ電極をＴＡ
Ｂテープ２２のインナーリード２３に接続した後は、半
導体装置２１上に図示しない保護用レジンをポッティン
グして、このポッティングした保護用レジンによって半
導体装置２１を覆って保護し、この後図４において二点
鎖線で示す部分で切断することになる。 【００１５】 【発明の効果】以上説明したように、請求項１記載の発
明によれば、下層金バンプとこの下層金バンプよりも硬
度の低い上層金バンプとをメッキ電流密度を変えて形成
した後、熱処理を行うことによって、下層金バンプの硬
度を５０Ｈｖ以上、上層金バンプの硬度を５０Ｈｖ未満
としているので、下層金バンプと上層金バンプとからな
る金バンプを簡易な処理工程で能率良く形成することが
できる。
【図面の簡単な説明】
【図１】この発明の一実施例における半導体装置のバン
プ電極構造の断面図。 【図２】（Ａ）〜（Ｅ）はそれぞれこの半導体装置のバ
ンプ電極構造の各形成工程の断面図。 【図３】金メッキにおける電流密度に対する硬度の関係
を示す図。 【図４】この半導体装置のバンプ電極をＴＡＢテープの
インナーリードに接続した状態の平面図。 【図５】図４の一部の断面図。 【符号の説明】 ９ 下層金バンプ １０ 上層金バンプ ２３ インナーリード
プ電極構造の断面図。 【図２】（Ａ）〜（Ｅ）はそれぞれこの半導体装置のバ
ンプ電極構造の各形成工程の断面図。 【図３】金メッキにおける電流密度に対する硬度の関係
を示す図。 【図４】この半導体装置のバンプ電極をＴＡＢテープの
インナーリードに接続した状態の平面図。 【図５】図４の一部の断面図。 【符号の説明】 ９ 下層金バンプ １０ 上層金バンプ ２３ インナーリード
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 半導体基板上の接続用電極上に形成され
た下層金バンプと該下層金バンプ上面に形成された上層
金バンプとからなる金バンプを備えた半導体装置のバン
プ電極の形成方法において、ある電流密度で前記下層金
バンプを電解メッキにより形成し、次いで電流密度を下
げて前記上層金バンプを電解メッキにより形成した後、
加熱処理を行って、前記下層金バンプの硬度を５０Ｈｖ
以上とし、前記上層金バンプの硬度を５０Ｈｖ未満とす
ることを特徴とする半導体装置のバンプ電極の形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24709192A JP3446021B2 (ja) | 1992-08-25 | 1992-08-25 | 半導体装置のバンプ電極構造およびその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24709192A JP3446021B2 (ja) | 1992-08-25 | 1992-08-25 | 半導体装置のバンプ電極構造およびその形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677232A JPH0677232A (ja) | 1994-03-18 |
| JP3446021B2 true JP3446021B2 (ja) | 2003-09-16 |
Family
ID=17158300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24709192A Expired - Fee Related JP3446021B2 (ja) | 1992-08-25 | 1992-08-25 | 半導体装置のバンプ電極構造およびその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3446021B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3351402B2 (ja) * | 1999-04-28 | 2002-11-25 | 株式会社村田製作所 | 電子素子、弾性表面波素子、それらの実装方法、電子部品または弾性表面波装置の製造方法、および、弾性表面波装置 |
| JP3494940B2 (ja) * | 1999-12-20 | 2004-02-09 | シャープ株式会社 | テープキャリア型半導体装置、その製造方法及びそれを用いた液晶モジュール |
| KR100361084B1 (ko) * | 2000-01-21 | 2002-11-18 | 주식회사 하이닉스반도체 | 반도체 패키지 및 그 제조방법 |
| KR100642765B1 (ko) * | 2004-09-15 | 2006-11-10 | 삼성전자주식회사 | 하이브리드 범프를 포함하는 미세전자소자칩, 이의패키지, 이를 포함하는 액정디스플레이장치 및 이러한미세전자소자칩의 제조방법 |
| JP5835866B2 (ja) | 2009-09-11 | 2015-12-24 | セイコーエプソン株式会社 | 記録方法 |
| DE102016101801B4 (de) | 2016-02-02 | 2021-01-14 | Infineon Technologies Ag | Lastanschluss eines leistungshalbleiterbauelements, leistungshalbleitermodul damit und herstellungsverfahren dafür |
| CN113611785B (zh) | 2018-02-01 | 2022-05-27 | 新唐科技日本株式会社 | 半导体装置 |
-
1992
- 1992-08-25 JP JP24709192A patent/JP3446021B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0677232A (ja) | 1994-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7642629B2 (en) | Methods and apparatus for packaging integrated circuit devices | |
| US4087314A (en) | Bonding pedestals for semiconductor devices | |
| KR100264479B1 (ko) | 범프전극의 구조와 그 형성방법 | |
| JP3362545B2 (ja) | 半導体装置の製造方法 | |
| US20060175686A1 (en) | Semiconductor device and fabrication method thereof | |
| JP2002190550A (ja) | 半導体装置の製造方法 | |
| JP2698827B2 (ja) | バンプ電極を備えた半導体装置の製造方法 | |
| JP2003188313A (ja) | 半導体装置およびその製造方法 | |
| JP3538029B2 (ja) | 半導体装置の製造方法 | |
| JP3446021B2 (ja) | 半導体装置のバンプ電極構造およびその形成方法 | |
| JP2000150518A (ja) | 半導体装置の製造方法 | |
| JP2730492B2 (ja) | 半導体装置 | |
| JP2958520B2 (ja) | 半導体装置の接合方法 | |
| JPH11224890A (ja) | 半導体装置およびその製造方法 | |
| JPS62160744A (ja) | 半導体素子の製造方法 | |
| JPH03198342A (ja) | 半導体装置の製造方法 | |
| JPH09321049A (ja) | バンプ構造体の製造方法 | |
| JPS6336548A (ja) | 半導体装置及びその製造方法 | |
| JPH0828365B2 (ja) | 半導体装置のバンプ電極の形成方法 | |
| JP2001028371A (ja) | 半導体装置及びその製造方法 | |
| JP3371757B2 (ja) | バンプ電極を備えた半導体装置 | |
| JPH01238044A (ja) | 半導体装置 | |
| JP2000040715A (ja) | フリップチップ実装型半導体装置およびフリップチップ実装型半導体装置の製造方法 | |
| JPS6031245A (ja) | 半導体装置 | |
| JPH04278543A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070704 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080704 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080704 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090704 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090704 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100704 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |