JPH04278543A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04278543A JPH04278543A JP3040438A JP4043891A JPH04278543A JP H04278543 A JPH04278543 A JP H04278543A JP 3040438 A JP3040438 A JP 3040438A JP 4043891 A JP4043891 A JP 4043891A JP H04278543 A JPH04278543 A JP H04278543A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に突起電極（以下バンプ電極と記す）を
有する半導体装置及びその製造方法に関する。
方法に関し、特に突起電極（以下バンプ電極と記す）を
有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来のバンプ電極を有する半導体装置に
ついて、図面を参照して説明する。
ついて、図面を参照して説明する。
【０００３】図５（ａ），（ｂ）及び図６（ａ），（ｂ
）は従来の半導体装置の製造方法を説明するための工程
順に示した半導体チップの断面図である。
）は従来の半導体装置の製造方法を説明するための工程
順に示した半導体チップの断面図である。
【０００４】まず、図５（ａ）に示すように、半導体基
板１上に設けた酸化シリコン膜９の上にアルミニウム層
を約０．５μｍの厚さにスパッタして堆積し、選択的に
エッチングしてアルミニウム配線２を所定の位置に形成
する。次に、気相成長（以下ＣＶＤと記す）法により全
面に窒化シリコン膜３を約１μｍの厚さに堆積し、選択
的にエッチングしてアルミニウム配線２上の所定の位置
に第１の開孔部８を形成する。次に、スパッター法によ
り全面にチタン−銅からなるバリア膜４を０．３〜０．
５μｍの厚さに形成する。
板１上に設けた酸化シリコン膜９の上にアルミニウム層
を約０．５μｍの厚さにスパッタして堆積し、選択的に
エッチングしてアルミニウム配線２を所定の位置に形成
する。次に、気相成長（以下ＣＶＤと記す）法により全
面に窒化シリコン膜３を約１μｍの厚さに堆積し、選択
的にエッチングしてアルミニウム配線２上の所定の位置
に第１の開孔部８を形成する。次に、スパッター法によ
り全面にチタン−銅からなるバリア膜４を０．３〜０．
５μｍの厚さに形成する。
【０００５】次に、図５（ｂ）に示すように、開孔部８
を含む表面にフォトレジスト膜１１を形成してパターニ
ングし、開孔部８を含み且つ開孔部８より大きい第２の
開孔部を形成する。次に、フォトレジスト膜１１をマス
クに用いて電気めっき法により銅めっき層５を１５〜２
０μｍの厚さに形成する。次に、銅めっき層５の表面に
電気めっき法を用いて金めっき層６を４〜５μｍの厚さ
に形成する。
を含む表面にフォトレジスト膜１１を形成してパターニ
ングし、開孔部８を含み且つ開孔部８より大きい第２の
開孔部を形成する。次に、フォトレジスト膜１１をマス
クに用いて電気めっき法により銅めっき層５を１５〜２
０μｍの厚さに形成する。次に、銅めっき層５の表面に
電気めっき法を用いて金めっき層６を４〜５μｍの厚さ
に形成する。
【０００６】次に、図６（ａ）に示すように、有機溶剤
を用いてフォトレジスト膜１１を除去し、銅めっき層５
をマスクとして露出したバリア膜４を構成している銅膜
及びチタン膜をそれぞれリン酸溶液と弗酸水溶液で除去
する。
を用いてフォトレジスト膜１１を除去し、銅めっき層５
をマスクとして露出したバリア膜４を構成している銅膜
及びチタン膜をそれぞれリン酸溶液と弗酸水溶液で除去
する。
【０００７】次に、図６（ｂ）に示すように、ポリイミ
ド樹脂を塗布して熱処理し全面にポリイミド樹脂膜７を
４〜５μｍの厚さに形成する。次に、全面にフォトレジ
スト膜１２を塗布してパターニングし、金めっき層６上
に開孔部を設けフォトレジスト膜１２をマスクとしてヒ
ドラジン溶液でポリイミド樹脂膜７を除去する。
ド樹脂を塗布して熱処理し全面にポリイミド樹脂膜７を
４〜５μｍの厚さに形成する。次に、全面にフォトレジ
スト膜１２を塗布してパターニングし、金めっき層６上
に開孔部を設けフォトレジスト膜１２をマスクとしてヒ
ドラジン溶液でポリイミド樹脂膜７を除去する。
【０００８】以下、フォトレジスト膜１２を有機溶剤で
除去し、半導体装置を構成する。
除去し、半導体装置を構成する。
【０００９】
【発明が解決しようとする課題】この従来の半導体装置
では、バンプ電極を形成した後にストレスバッファー用
のポリイミド樹脂膜を塗布形成しているため、次のよう
な問題点があった。
では、バンプ電極を形成した後にストレスバッファー用
のポリイミド樹脂膜を塗布形成しているため、次のよう
な問題点があった。
【００１０】（Ａ）バンプ電極上にポリイミド樹脂膜の
残渣が生じ易く、外部リードの密着性不良の原因となる
。
残渣が生じ易く、外部リードの密着性不良の原因となる
。
【００１１】（Ｂ）ポリイミド樹脂膜をエッチングする
際に、エッチングオーバーとなった場合、バンプ電極と
ポリイミド樹脂膜との間にすきまが生じストレスバッフ
ァーとしての効果がなくなる。
際に、エッチングオーバーとなった場合、バンプ電極と
ポリイミド樹脂膜との間にすきまが生じストレスバッフ
ァーとしての効果がなくなる。
【００１２】（Ｃ）ポリイミド樹脂膜を塗布する際に、
バンプ電極周辺部で気泡が発生し、ポリイミド樹脂膜の
剥れ不良を生ずる。
バンプ電極周辺部で気泡が発生し、ポリイミド樹脂膜の
剥れ不良を生ずる。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に設けたアルミニウム配線と、前記アルミ
ニウム配線を含む表面に設けた保護膜と、前記保護膜上
に設けたポリイミド樹脂膜と、前記アルミニウム配線上
の前記ポリイミド樹脂膜及び保護膜に設けた開孔部と、
前記開孔部のアルミニウム配線上に設けて開孔部周囲の
前記ポリイミド樹脂膜上に延在させたバリア膜と、前記
バリア膜上に設けた突起電極とを備えている。
半導体基板上に設けたアルミニウム配線と、前記アルミ
ニウム配線を含む表面に設けた保護膜と、前記保護膜上
に設けたポリイミド樹脂膜と、前記アルミニウム配線上
の前記ポリイミド樹脂膜及び保護膜に設けた開孔部と、
前記開孔部のアルミニウム配線上に設けて開孔部周囲の
前記ポリイミド樹脂膜上に延在させたバリア膜と、前記
バリア膜上に設けた突起電極とを備えている。
【００１４】本発明の半導体装置の製造方法は、半導体
基板上に設けたアルミニウム配線を含む表面に保護膜を
形成し前記保護膜上にポリイミド樹脂膜を設ける工程と
、前記アルミニウム配線上のポリイミド樹脂膜及び保護
膜に第１の開孔部を設けて前記アルミニウム配線の表面
を露出させる工程と、前記第１の開孔部を含む表面にバ
リア膜を設ける工程と、前記バリア膜上にフォトレジス
ト膜を塗布してパターニングし前記第１の開孔部を含み
且つ前記第１の開孔部より大きい第２の開孔部を設ける
工程と、電気めっき法により前記第２の開孔部のバリア
膜上に金属層を形成して突起電極を形成する工程と、前
記フォトレジスト膜を除去した後前記突起電極をマスク
として前記バリア膜を除去する工程とを含んで構成され
る。
基板上に設けたアルミニウム配線を含む表面に保護膜を
形成し前記保護膜上にポリイミド樹脂膜を設ける工程と
、前記アルミニウム配線上のポリイミド樹脂膜及び保護
膜に第１の開孔部を設けて前記アルミニウム配線の表面
を露出させる工程と、前記第１の開孔部を含む表面にバ
リア膜を設ける工程と、前記バリア膜上にフォトレジス
ト膜を塗布してパターニングし前記第１の開孔部を含み
且つ前記第１の開孔部より大きい第２の開孔部を設ける
工程と、電気めっき法により前記第２の開孔部のバリア
膜上に金属層を形成して突起電極を形成する工程と、前
記フォトレジスト膜を除去した後前記突起電極をマスク
として前記バリア膜を除去する工程とを含んで構成され
る。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１６】図１（ａ），（ｂ）及び図２（ａ），（ｂ
）は本発明の一実施例の製造方法を説明するための工程
順に示した半導体チップの断面図である。
）は本発明の一実施例の製造方法を説明するための工程
順に示した半導体チップの断面図である。
【００１７】まず、図１（ａ）に示すように、シリコン
基板１の表面に設けた酸化シリコン膜９の上にスパッタ
法によりアルミニウム層を０．５μｍの厚さに堆積して
選択的にエッチングし、アルミニウム配線２を形成する
。次に、アルミニウム配線２を含む表面にＣＶＤ法によ
り約３００℃の低温で窒化シリコン膜３を０．５μｍの
厚さに堆積し、窒化シリコン膜３の上にポリイミド樹脂
を塗布して約２００℃で熱処理し、外部リードの熱圧着
時に生ずる応力を緩和させるための厚さ４〜５μｍのポ
リイミド樹脂膜７を形成する。次に、ポリイミド樹脂膜
７の上にフォトレジスト膜１３を塗布してパターニング
し、アルミニウム配線２の領域上に第１の開孔部８を形
成する。
基板１の表面に設けた酸化シリコン膜９の上にスパッタ
法によりアルミニウム層を０．５μｍの厚さに堆積して
選択的にエッチングし、アルミニウム配線２を形成する
。次に、アルミニウム配線２を含む表面にＣＶＤ法によ
り約３００℃の低温で窒化シリコン膜３を０．５μｍの
厚さに堆積し、窒化シリコン膜３の上にポリイミド樹脂
を塗布して約２００℃で熱処理し、外部リードの熱圧着
時に生ずる応力を緩和させるための厚さ４〜５μｍのポ
リイミド樹脂膜７を形成する。次に、ポリイミド樹脂膜
７の上にフォトレジスト膜１３を塗布してパターニング
し、アルミニウム配線２の領域上に第１の開孔部８を形
成する。
【００１８】次に、フォトレジスト膜１３をマスクにし
てポリイミド樹脂膜７を５０℃に加熱したヒドラジン溶
液でエッチングし、続いて、フォトレジスト膜１３をマ
スクとして窒化シリコン膜３をＣＦ４ ＋Ｏ２ ガス使
用のプラズマエッチング法によってエッチングして除去
し、開孔部８内のアルミニウム配線２の表面を露出する
。
てポリイミド樹脂膜７を５０℃に加熱したヒドラジン溶
液でエッチングし、続いて、フォトレジスト膜１３をマ
スクとして窒化シリコン膜３をＣＦ４ ＋Ｏ２ ガス使
用のプラズマエッチング法によってエッチングして除去
し、開孔部８内のアルミニウム配線２の表面を露出する
。
【００１９】次に、図１（ｂ）に示すように、フォトレ
ジスト膜１３を有機溶剤等で除去した後、開孔部８を含
む全面にスパッタ法で厚さ０．３μｍのチタン膜と厚さ
０．３μｍの銅膜の２層構造からなるバリア膜４を形成
する。
ジスト膜１３を有機溶剤等で除去した後、開孔部８を含
む全面にスパッタ法で厚さ０．３μｍのチタン膜と厚さ
０．３μｍの銅膜の２層構造からなるバリア膜４を形成
する。
【００２０】次に、図２（ａ）に示すように、バリア膜
４の上にフォトレジスト膜１４を塗布してパターニング
し、開孔部８を含み且つ開孔部８より大きな口径の第２
の開孔部を形成する。次に、フォトレジスト膜１４をマ
スクにして硫酸銅溶液中でバリア膜４をめっき電極とし
て電気めっきし、厚さ１５〜２０μｍの銅めっき層５を
形成してバンプ電極を設ける。次に、銅めっき層５の表
面酸化防止及び外部リードとの密着性向上の為、銅めっ
き層５の表面に金めっき層６を４〜５μｍの厚さに形成
する。
４の上にフォトレジスト膜１４を塗布してパターニング
し、開孔部８を含み且つ開孔部８より大きな口径の第２
の開孔部を形成する。次に、フォトレジスト膜１４をマ
スクにして硫酸銅溶液中でバリア膜４をめっき電極とし
て電気めっきし、厚さ１５〜２０μｍの銅めっき層５を
形成してバンプ電極を設ける。次に、銅めっき層５の表
面酸化防止及び外部リードとの密着性向上の為、銅めっ
き層５の表面に金めっき層６を４〜５μｍの厚さに形成
する。
【００２１】次に、図２（ｂ）に示すように、フォトレ
ジスト膜１４を有機溶剤等で除去した後、銅めっき層５
をマスクとして露出したバリア膜４の銅膜をリン酸系溶
剤で除去し、続いてチタン膜を２％弗酸水溶液で除去す
る。
ジスト膜１４を有機溶剤等で除去した後、銅めっき層５
をマスクとして露出したバリア膜４の銅膜をリン酸系溶
剤で除去し、続いてチタン膜を２％弗酸水溶液で除去す
る。
【００２２】図３（ａ），（ｂ）及び図４（ａ），（ｂ
）は本発明の第２の実施例の製造方法を説明するための
工程順に示した半導体チップの断面図である。
）は本発明の第２の実施例の製造方法を説明するための
工程順に示した半導体チップの断面図である。
【００２３】まず、図３（ａ）に示すように、第１の実
施例と同様の工程により、シリコン基板１の上に設けた
酸化シリコン膜９の上にアルミニウム配線２を形成する
。次に、アルミニウム配線２を含む表面に保護膜として
窒化シリコン膜３をＣＶＤ法により堆積し、選択的にエ
ッチングしてアルミニウム配線２の上に開孔部８を形成
する。
施例と同様の工程により、シリコン基板１の上に設けた
酸化シリコン膜９の上にアルミニウム配線２を形成する
。次に、アルミニウム配線２を含む表面に保護膜として
窒化シリコン膜３をＣＶＤ法により堆積し、選択的にエ
ッチングしてアルミニウム配線２の上に開孔部８を形成
する。
【００２４】次に、図３（ｂ）に示すように、開孔部８
を含む表面に応力緩和用のポリイミド樹脂膜７を塗布し
、選択的にエッチングして開孔部８を含み且つ開孔部８
よりも大きい開孔部８ａを設けてアルミニウム配線２の
表面を露出する。
を含む表面に応力緩和用のポリイミド樹脂膜７を塗布し
、選択的にエッチングして開孔部８を含み且つ開孔部８
よりも大きい開孔部８ａを設けてアルミニウム配線２の
表面を露出する。
【００２５】次に、図４（ａ）に示すように、チタン膜
及び銅膜を順次スパッタして、バリア膜４を形成する。 次に、開孔部８，８ａを含む表面にフォトレジスト膜１
４を塗布してパターニングし、開孔部８ａを含み且つ開
孔部８ａより大きい開孔部を形成し、フォトレジスト膜
１４をマスクにして電気めっき法により銅めっき層５及
び金めっき層６を形成し、バンプ電極を形成する。次に
、フォトレジスト膜１４を除去し、露出したバリア膜４
を銅めっき層５をマスクとしてエッチング除去する。
及び銅膜を順次スパッタして、バリア膜４を形成する。 次に、開孔部８，８ａを含む表面にフォトレジスト膜１
４を塗布してパターニングし、開孔部８ａを含み且つ開
孔部８ａより大きい開孔部を形成し、フォトレジスト膜
１４をマスクにして電気めっき法により銅めっき層５及
び金めっき層６を形成し、バンプ電極を形成する。次に
、フォトレジスト膜１４を除去し、露出したバリア膜４
を銅めっき層５をマスクとしてエッチング除去する。
【００２６】この実施例では保護膜である窒化シリコン
膜３と応力緩衝膜であるポリイミド樹脂膜７の夫々に形
成した開孔部の大きさが異なり階段状となっている為に
めっき電極として作用するバリア膜４のステップカバレ
ージを改善し、銅めっき層５及び金めっき層６の膜厚均
一性が向上するという効果がある。
膜３と応力緩衝膜であるポリイミド樹脂膜７の夫々に形
成した開孔部の大きさが異なり階段状となっている為に
めっき電極として作用するバリア膜４のステップカバレ
ージを改善し、銅めっき層５及び金めっき層６の膜厚均
一性が向上するという効果がある。
【００２７】
【発明の効果】以上説明したように本発明は、ポリイミ
ド樹脂膜を形成した後にバンプ電極となるめっき層を形
成し、バンプ電極の下面に形成したバリア膜をポリイミ
ド樹脂膜上まで延在させることにより、以下の効果を有
する。
ド樹脂膜を形成した後にバンプ電極となるめっき層を形
成し、バンプ電極の下面に形成したバリア膜をポリイミ
ド樹脂膜上まで延在させることにより、以下の効果を有
する。
【００２８】（Ａ）ポリイミド樹脂膜とバンプ電極に生
じていたすきまの発生がなくなり応力緩衝膜としての効
果が向上する。
じていたすきまの発生がなくなり応力緩衝膜としての効
果が向上する。
【００２９】（Ｂ）バンプ上面にポリイミド樹脂膜を塗
布・エッチングする工程がないのでポリイミド樹脂膜の
残渣を無くして外部リードのボンディングの密着性を向
上させる。
布・エッチングする工程がないのでポリイミド樹脂膜の
残渣を無くして外部リードのボンディングの密着性を向
上させる。
【００３０】（Ｃ）約２０μｍの厚さに突起したバンプ
電極を形成する前の工程で、ポリイミド樹脂膜を塗布形
成するため気泡・塗布むらなどの不良発生を防止できる
。
電極を形成する前の工程で、ポリイミド樹脂膜を塗布形
成するため気泡・塗布むらなどの不良発生を防止できる
。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
【図２】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
【図３】本発明の第２の実施例の製造方法を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
【図４】本発明の第２の実施例の製造方法を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
【図５】従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図である。
工程順に示した半導体チップの断面図である。
【図６】従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図である。
工程順に示した半導体チップの断面図である。
１ シリコン基板
２ アルミニウム配線
３ 窒化シリコン膜
４ バリア膜
５ 銅めっき層
６ 金めっき層
７ ポリイミド膜
８，８ａ 開孔部
９ 酸化シリコン膜
Claims (2)
- 【請求項１】 半導体基板上に設けたアルミニウム配
線と、前記アルミニウム配線を含む表面に設けた保護膜
と、前記保護膜上に設けたポリイミド樹脂膜と、前記ア
ルミニウム配線上の前記ポリイミド樹脂膜及び保護膜に
設けた開孔部と、前記開孔部のアルミニウム配線上に設
けて開孔部周囲の前記ポリイミド樹脂膜上に延在させた
バリア膜と、前記バリア膜上に設けた突起電極とを備え
たことを特徴とする半導体装置。 - 【請求項２】 半導体基板上に設けたアルミニウム配
線を含む表面に保護膜を形成し前記保護膜上にポリイミ
ド樹脂膜を設ける工程と、前記アルミニウム配線上のポ
リイミド樹脂膜及び保護膜に第１の開孔部を設けて前記
アルミニウム配線の表面を露出させる工程と、前記第１
の開孔部を含む表面にバリア膜を設ける工程と、前記バ
リア膜上にフォトレジスト膜を塗布してパターニングし
前記第１の開孔部を含み且つ前記第１の開孔部より大き
い第２の開孔部を設ける工程と、電気めっき法により前
記第２の開孔部のバリア膜上に金属層を形成して突起電
極を形成する工程と、前記フォトレジスト膜を除去した
後前記突起電極をマスクとして前記バリア膜を除去する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040438A JPH04278543A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040438A JPH04278543A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278543A true JPH04278543A (ja) | 1992-10-05 |
Family
ID=12580647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3040438A Pending JPH04278543A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278543A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917231A (en) * | 1997-02-17 | 1999-06-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including an insulative layer having a gap |
| EP1003209A1 (en) * | 1998-11-17 | 2000-05-24 | Shinko Electric Industries Co. Ltd. | Process for manufacturing semiconductor device |
| JP2008004968A (ja) * | 2007-09-25 | 2008-01-10 | Seiko Epson Corp | 端子電極、半導体装置およびモジュール |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS642339A (en) * | 1987-06-24 | 1989-01-06 | Nec Corp | Manufacture of semiconductor device |
| JPH01298747A (ja) * | 1988-05-27 | 1989-12-01 | Hitachi Ltd | 半導体装置の電極とその製造方法 |
| JPH02177540A (ja) * | 1988-12-28 | 1990-07-10 | Fujitsu Ltd | 半導体装置 |
-
1991
- 1991-03-07 JP JP3040438A patent/JPH04278543A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS642339A (en) * | 1987-06-24 | 1989-01-06 | Nec Corp | Manufacture of semiconductor device |
| JPH01298747A (ja) * | 1988-05-27 | 1989-12-01 | Hitachi Ltd | 半導体装置の電極とその製造方法 |
| JPH02177540A (ja) * | 1988-12-28 | 1990-07-10 | Fujitsu Ltd | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917231A (en) * | 1997-02-17 | 1999-06-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including an insulative layer having a gap |
| EP1003209A1 (en) * | 1998-11-17 | 2000-05-24 | Shinko Electric Industries Co. Ltd. | Process for manufacturing semiconductor device |
| JP2008004968A (ja) * | 2007-09-25 | 2008-01-10 | Seiko Epson Corp | 端子電極、半導体装置およびモジュール |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971202 |