JPH01146343A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH01146343A JPH01146343A JP87306379A JP30637987A JPH01146343A JP H01146343 A JPH01146343 A JP H01146343A JP 87306379 A JP87306379 A JP 87306379A JP 30637987 A JP30637987 A JP 30637987A JP H01146343 A JPH01146343 A JP H01146343A
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- barrier metal
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
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- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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Landscapes
- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ＩＩ要）
基板上に設けられた配線に２層のバリアメタルを介して
メッキ電極を接続した構造の半導体装置に関し、 バリアメタルを１ツチングするに際し、バリアメタルの
サイドエッチによる配線へのエツチングを未然に防止し
得ることを目的とし、 下層バリアメタルに配線開口部より外側にリング状の溝
を設け、下層バリアメタルの表面に溝を充填して上層バ
リアメタルを設けた構成とする。
メッキ電極を接続した構造の半導体装置に関し、 バリアメタルを１ツチングするに際し、バリアメタルの
サイドエッチによる配線へのエツチングを未然に防止し
得ることを目的とし、 下層バリアメタルに配線開口部より外側にリング状の溝
を設け、下層バリアメタルの表面に溝を充填して上層バ
リアメタルを設けた構成とする。
本発明は、基板上に設けられＩこ配線に２層のバリアメ
タルを介してメッキ電極を接続した構造の半導体装置及
びその製造り法に関する。
タルを介してメッキ電極を接続した構造の半導体装置及
びその製造り法に関する。
この種の半導体装置はメッキ電極として例えば金メッキ
電極を用いられているが、これを製造する工程（バンブ
工程（ＴＡＢ ：テープ・オートマチック・ボンディン
グ）において、メッキ電極を形成するためのレジスト膜
剥離後のバリアメタルエツチング時に、バリアメタルが
サイドエッチされ、配線までエツチングされることがあ
る。そこで、このようなバリアメタルのサイドエッチの
影響が配線まで及ばないようにする構造が必要である。
電極を用いられているが、これを製造する工程（バンブ
工程（ＴＡＢ ：テープ・オートマチック・ボンディン
グ）において、メッキ電極を形成するためのレジスト膜
剥離後のバリアメタルエツチング時に、バリアメタルが
サイドエッチされ、配線までエツチングされることがあ
る。そこで、このようなバリアメタルのサイドエッチの
影響が配線まで及ばないようにする構造が必要である。
第２図は従来の製造工程を示す図である。同図（Ａ）に
示す如く、基板１上にアルミニウム配線２を形成し、次
にカバー膜３を形成してそこに配線開口部３ａを設け、
その上に例えばチタンのバリアメタル４及び例えばパラ
ジウムのバリアメタル５をこの順で蒸着又はスパッタリ
ング形成する。
示す如く、基板１上にアルミニウム配線２を形成し、次
にカバー膜３を形成してそこに配線開口部３ａを設け、
その上に例えばチタンのバリアメタル４及び例えばパラ
ジウムのバリアメタル５をこの順で蒸着又はスパッタリ
ング形成する。
次に、同図（Ｂ）に示す如く、レジスト膜６をパターニ
ングして金のメッキ電極７を形成し、次に、同図（Ｃ）
に示す如く、レジスト膜６を剥離し、表面に露出してい
るバリアメタル５を王水で、バリアメタル４をフッ酸で
夫々エツチングする。
ングして金のメッキ電極７を形成し、次に、同図（Ｃ）
に示す如く、レジスト膜６を剥離し、表面に露出してい
るバリアメタル５を王水で、バリアメタル４をフッ酸で
夫々エツチングする。
この場合、バリアメタル４はアルミニウム配線２と金メ
ッキ電極７との拡散を防止し、バリアメタル５はアルミ
ニウム配線２と金メッキ電極７との密着性を良好にし、
かつ、導電性を高める。
ッキ電極７との拡散を防止し、バリアメタル５はアルミ
ニウム配線２と金メッキ電極７との密着性を良好にし、
かつ、導電性を高める。
上記従来例は、第２図（Ｃ）に示す工程において、表面
に露出しているバリアメタル４，５を１ツヂングする時
、同図（Ｄ＞に示す如く、特にバリアメタル４が大きく
サイドエッチされ、その結果、アルミニウム配Ｆ！２ま
でエツチングされてしまい、信頼性が低い問題点があっ
た。
に露出しているバリアメタル４，５を１ツヂングする時
、同図（Ｄ＞に示す如く、特にバリアメタル４が大きく
サイドエッチされ、その結果、アルミニウム配Ｆ！２ま
でエツチングされてしまい、信頼性が低い問題点があっ
た。
本発明は、バリアメタルをエツチングするに際し、バリ
アメタルのりイドエッチによる配線へのエツチングを未
然に防止し得る半導体装置及びその′ｌＪ造方決方法供
することを目的とする。
アメタルのりイドエッチによる配線へのエツチングを未
然に防止し得る半導体装置及びその′ｌＪ造方決方法供
することを目的とする。
・ 本発明は、下層バリアメタルに配線開口部より外
側にリング状の満を設け、下層バリアメタルの表面に溝
を充填して上層バリアメタルを設ける。
側にリング状の満を設け、下層バリアメタルの表面に溝
を充填して上層バリアメタルを設ける。
つまり、溝に充填された上層バリアメタルによってここ
にいわゆる衝立を設け、特に下層バリアメタルをエツチ
ングする際のストッパとする。
にいわゆる衝立を設け、特に下層バリアメタルをエツチ
ングする際のストッパとする。
上層バリアメタルにて形成された衝立により、特に下層
バリアメタルをエツチングする際、従来例のようにサイ
ドエッチされることはなくなり、配線までエツチングさ
れることを未然に防止し得る。
バリアメタルをエツチングする際、従来例のようにサイ
ドエッチされることはなくなり、配線までエツチングさ
れることを未然に防止し得る。
第１図は本発明の製造工程を示す図である。同図（Ａ）
に示す如く、基板１上にアルミニウム配線２を形成し、
次にカバー膜３を形成してそこに配線開口部３ａを設け
、その上に例えばチタンの下層バリアメタル４を蒸着又
はスパッタリング形成する。次に、同図（Ｂ）に示す如
く、バリアメタル４をカバー膜３の配線開口部３ａから
外側にリング状にエツチングし、リング状の満４ａを形
成する。
に示す如く、基板１上にアルミニウム配線２を形成し、
次にカバー膜３を形成してそこに配線開口部３ａを設け
、その上に例えばチタンの下層バリアメタル４を蒸着又
はスパッタリング形成する。次に、同図（Ｂ）に示す如
く、バリアメタル４をカバー膜３の配線開口部３ａから
外側にリング状にエツチングし、リング状の満４ａを形
成する。
次に、同図（Ｃ）に示す如く、例えばパラジウムの上層
バリアメタル１１を蒸着又はスパッタリング形成し、溝
４ａから外側の部分１０をレジストマスクで王水でエツ
チングする。この蒸着又はスパッタリングでバリアメタ
ル１１は溝４ａにリング状に充填される。
バリアメタル１１を蒸着又はスパッタリング形成し、溝
４ａから外側の部分１０をレジストマスクで王水でエツ
チングする。この蒸着又はスパッタリングでバリアメタ
ル１１は溝４ａにリング状に充填される。
次に、同図（Ｄ）に示す如く、従来例と同様に、レジス
トｇ！６をパターニングして金メッキ電極７を形成し、
次に、同図（Ｅ）に示す如く、レジスト膜６を剥離し、
表面に露出しているバリアメタル４をエツチングする。
トｇ！６をパターニングして金メッキ電極７を形成し、
次に、同図（Ｅ）に示す如く、レジスト膜６を剥離し、
表面に露出しているバリアメタル４をエツチングする。
このとき、バリアメタル１１が溝４ａにリング状に充填
されているので、これがエツチングの際のストッパにな
り、特にバリアメタル４がサイドエッヂされてもその影
響はアルミニウム配線２まで及ぶことはない。この場合
、特にバリアメタル４のオーバエツチングを２倍以上行
なっても、アルミニウム配線はサイドエッチによる影響
がないことが確められた。
されているので、これがエツチングの際のストッパにな
り、特にバリアメタル４がサイドエッヂされてもその影
響はアルミニウム配線２まで及ぶことはない。この場合
、特にバリアメタル４のオーバエツチングを２倍以上行
なっても、アルミニウム配線はサイドエッチによる影響
がないことが確められた。
なお、本実施例では、第１図（Ｃ）に示す工程において
、金メッキ電極を形成する前に上１層バリアメタル１１
をエツチング形成しているので、金メッキ電極を形成し
た後にこれをマスクとしてエツチングする場合よりも上
層バリアメタル１１のサイドエッチを少なく抑え得る。
、金メッキ電極を形成する前に上１層バリアメタル１１
をエツチング形成しているので、金メッキ電極を形成し
た後にこれをマスクとしてエツチングする場合よりも上
層バリアメタル１１のサイドエッチを少なく抑え得る。
以上説明した如く、本発明によれば、下層バリアメタル
に設けられた溝にリング状に上層バリアメタルが充填さ
れていわゆる衝立を形成しているので、外部から何らか
の不要物の配線への侵入を防ぐことができ、又、その製
造に際し、上記衝立が下層バリアメタルのエツチングの
際のストッパとなり、下層バリアメタルがサイドエッチ
されてもその影響は配線まで及ぶことはなく、従来例に
比して信頼性を向上し得る。
に設けられた溝にリング状に上層バリアメタルが充填さ
れていわゆる衝立を形成しているので、外部から何らか
の不要物の配線への侵入を防ぐことができ、又、その製
造に際し、上記衝立が下層バリアメタルのエツチングの
際のストッパとなり、下層バリアメタルがサイドエッチ
されてもその影響は配線まで及ぶことはなく、従来例に
比して信頼性を向上し得る。
第１図は本発明の製造工程を示す図、
第２図は従来の製造工程を示す図である。
図において、
１は基板、
２はアルミニウム配線、
３はカバー膜、
３ａは配線開口部、
４は下層バリアメタル、
４ａは溝、
６はレジスト膜、
７は金メッキ電極、
１１は上層バリアメタル
を示す。
崖礒シ用の製造エネ！もホ１図
ｑｊ ロ
Claims (2)
- （１）基板（１）上に設けられた配線（２）上に２層の
バリアメタル（４）（１１）を介してメッキ電極（７）
を接続した構造の半導体装置において、下層バリアメタ
ル（４）に配線開口部（３ａ）より外側にリング状の溝
（４ａ）が設けられ、該下層バリアメタル（４）の該溝
（４ａ）を充填して上層バリアメタル（１１）が設けら
れてなることを特徴とする半導体装置。 - （２）基板（１）上に設けられた配線（２）上に２層の
バリアメタル（４）（１１）を介してメッキ電極（７）
を接続した構造の半導体装置において、下層バリアメタ
ル（４）に配線開口部（３ａ）より外側にリング状の溝
（４ａ）を設けられ、該下層バリアメタル（４）の表面
に該溝（４ａ）を充填して上層バリアメタル（１１）を
設けられた半導体装置を製造するに際し、 基板（１）に配線（２）を形成し、配線開口部（３ａ）
を有するカバー膜（３）を形成し、該カバー膜（３）の
表面及び配線開口部（３ａ）に下層バリアメタル（４）
を形成する工程と、 該下層バリアメタル（４）に該配線開口部 （３ａ）より外側にリング状の溝（４ａ）を形成する工
程と、 該下層バリアメタル（４）の表面に該溝（４ａ）を充填
して上層バリアメタル（１１）を形成する工程と、 該上層バリアメタル（１１）の表面に上記溝（４ａ）の
外側にレジスト膜（６）を施してメッキ電極（７）を形
成し、該レジスト膜（６）剥離後、該メッキ電極（７）
の形成によつて露出したバリアメタルを除去する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP87306379A JPH01146343A (ja) | 1987-12-03 | 1987-12-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP87306379A JPH01146343A (ja) | 1987-12-03 | 1987-12-03 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01146343A true JPH01146343A (ja) | 1989-06-08 |
Family
ID=17956326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP87306379A Pending JPH01146343A (ja) | 1987-12-03 | 1987-12-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01146343A (ja) |
-
1987
- 1987-12-03 JP JP87306379A patent/JPH01146343A/ja active Pending
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