JPH01146343A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH01146343A JPH01146343A JP87306379A JP30637987A JPH01146343A JP H01146343 A JPH01146343 A JP H01146343A JP 87306379 A JP87306379 A JP 87306379A JP 30637987 A JP30637987 A JP 30637987A JP H01146343 A JPH01146343 A JP H01146343A
- Authority
- JP
- Japan
- Prior art keywords
- barrier metal
- wiring
- upper layer
- etched
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000004888 barrier function Effects 0.000 claims abstract description 68
- 229910052751 metal Inorganic materials 0.000 claims abstract description 68
- 239000002184 metal Substances 0.000 claims abstract description 68
- 239000010408 film Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000013039 cover film Substances 0.000 claims abstract description 6
- 238000007747 plating Methods 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 16
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 abstract description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052763 palladium Inorganic materials 0.000 abstract description 3
- 239000010936 titanium Substances 0.000 abstract description 3
- 229910052719 titanium Inorganic materials 0.000 abstract description 3
- 238000000059 patterning Methods 0.000 abstract 1
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 2
- 208000010412 Glaucoma Diseases 0.000 description 1
- 241001191378 Moho Species 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(II要)
基板上に設けられた配線に2層のバリアメタルを介して
メッキ電極を接続した構造の半導体装置に関し、 バリアメタルを1ツチングするに際し、バリアメタルの
サイドエッチによる配線へのエツチングを未然に防止し
得ることを目的とし、 下層バリアメタルに配線開口部より外側にリング状の溝
を設け、下層バリアメタルの表面に溝を充填して上層バ
リアメタルを設けた構成とする。
メッキ電極を接続した構造の半導体装置に関し、 バリアメタルを1ツチングするに際し、バリアメタルの
サイドエッチによる配線へのエツチングを未然に防止し
得ることを目的とし、 下層バリアメタルに配線開口部より外側にリング状の溝
を設け、下層バリアメタルの表面に溝を充填して上層バ
リアメタルを設けた構成とする。
本発明は、基板上に設けられIこ配線に2層のバリアメ
タルを介してメッキ電極を接続した構造の半導体装置及
びその製造り法に関する。
タルを介してメッキ電極を接続した構造の半導体装置及
びその製造り法に関する。
この種の半導体装置はメッキ電極として例えば金メッキ
電極を用いられているが、これを製造する工程(バンブ
工程(TAB :テープ・オートマチック・ボンディン
グ)において、メッキ電極を形成するためのレジスト膜
剥離後のバリアメタルエツチング時に、バリアメタルが
サイドエッチされ、配線までエツチングされることがあ
る。そこで、このようなバリアメタルのサイドエッチの
影響が配線まで及ばないようにする構造が必要である。
電極を用いられているが、これを製造する工程(バンブ
工程(TAB :テープ・オートマチック・ボンディン
グ)において、メッキ電極を形成するためのレジスト膜
剥離後のバリアメタルエツチング時に、バリアメタルが
サイドエッチされ、配線までエツチングされることがあ
る。そこで、このようなバリアメタルのサイドエッチの
影響が配線まで及ばないようにする構造が必要である。
第2図は従来の製造工程を示す図である。同図(A)に
示す如く、基板1上にアルミニウム配線2を形成し、次
にカバー膜3を形成してそこに配線開口部3aを設け、
その上に例えばチタンのバリアメタル4及び例えばパラ
ジウムのバリアメタル5をこの順で蒸着又はスパッタリ
ング形成する。
示す如く、基板1上にアルミニウム配線2を形成し、次
にカバー膜3を形成してそこに配線開口部3aを設け、
その上に例えばチタンのバリアメタル4及び例えばパラ
ジウムのバリアメタル5をこの順で蒸着又はスパッタリ
ング形成する。
次に、同図(B)に示す如く、レジスト膜6をパターニ
ングして金のメッキ電極7を形成し、次に、同図(C)
に示す如く、レジスト膜6を剥離し、表面に露出してい
るバリアメタル5を王水で、バリアメタル4をフッ酸で
夫々エツチングする。
ングして金のメッキ電極7を形成し、次に、同図(C)
に示す如く、レジスト膜6を剥離し、表面に露出してい
るバリアメタル5を王水で、バリアメタル4をフッ酸で
夫々エツチングする。
この場合、バリアメタル4はアルミニウム配線2と金メ
ッキ電極7との拡散を防止し、バリアメタル5はアルミ
ニウム配線2と金メッキ電極7との密着性を良好にし、
かつ、導電性を高める。
ッキ電極7との拡散を防止し、バリアメタル5はアルミ
ニウム配線2と金メッキ電極7との密着性を良好にし、
かつ、導電性を高める。
上記従来例は、第2図(C)に示す工程において、表面
に露出しているバリアメタル4,5を1ツヂングする時
、同図(D>に示す如く、特にバリアメタル4が大きく
サイドエッチされ、その結果、アルミニウム配F!2ま
でエツチングされてしまい、信頼性が低い問題点があっ
た。
に露出しているバリアメタル4,5を1ツヂングする時
、同図(D>に示す如く、特にバリアメタル4が大きく
サイドエッチされ、その結果、アルミニウム配F!2ま
でエツチングされてしまい、信頼性が低い問題点があっ
た。
本発明は、バリアメタルをエツチングするに際し、バリ
アメタルのりイドエッチによる配線へのエツチングを未
然に防止し得る半導体装置及びその′lJ造方決方法供
することを目的とする。
アメタルのりイドエッチによる配線へのエツチングを未
然に防止し得る半導体装置及びその′lJ造方決方法供
することを目的とする。
・ 本発明は、下層バリアメタルに配線開口部より外
側にリング状の満を設け、下層バリアメタルの表面に溝
を充填して上層バリアメタルを設ける。
側にリング状の満を設け、下層バリアメタルの表面に溝
を充填して上層バリアメタルを設ける。
つまり、溝に充填された上層バリアメタルによってここ
にいわゆる衝立を設け、特に下層バリアメタルをエツチ
ングする際のストッパとする。
にいわゆる衝立を設け、特に下層バリアメタルをエツチ
ングする際のストッパとする。
上層バリアメタルにて形成された衝立により、特に下層
バリアメタルをエツチングする際、従来例のようにサイ
ドエッチされることはなくなり、配線までエツチングさ
れることを未然に防止し得る。
バリアメタルをエツチングする際、従来例のようにサイ
ドエッチされることはなくなり、配線までエツチングさ
れることを未然に防止し得る。
第1図は本発明の製造工程を示す図である。同図(A)
に示す如く、基板1上にアルミニウム配線2を形成し、
次にカバー膜3を形成してそこに配線開口部3aを設け
、その上に例えばチタンの下層バリアメタル4を蒸着又
はスパッタリング形成する。次に、同図(B)に示す如
く、バリアメタル4をカバー膜3の配線開口部3aから
外側にリング状にエツチングし、リング状の満4aを形
成する。
に示す如く、基板1上にアルミニウム配線2を形成し、
次にカバー膜3を形成してそこに配線開口部3aを設け
、その上に例えばチタンの下層バリアメタル4を蒸着又
はスパッタリング形成する。次に、同図(B)に示す如
く、バリアメタル4をカバー膜3の配線開口部3aから
外側にリング状にエツチングし、リング状の満4aを形
成する。
次に、同図(C)に示す如く、例えばパラジウムの上層
バリアメタル11を蒸着又はスパッタリング形成し、溝
4aから外側の部分10をレジストマスクで王水でエツ
チングする。この蒸着又はスパッタリングでバリアメタ
ル11は溝4aにリング状に充填される。
バリアメタル11を蒸着又はスパッタリング形成し、溝
4aから外側の部分10をレジストマスクで王水でエツ
チングする。この蒸着又はスパッタリングでバリアメタ
ル11は溝4aにリング状に充填される。
次に、同図(D)に示す如く、従来例と同様に、レジス
トg!6をパターニングして金メッキ電極7を形成し、
次に、同図(E)に示す如く、レジスト膜6を剥離し、
表面に露出しているバリアメタル4をエツチングする。
トg!6をパターニングして金メッキ電極7を形成し、
次に、同図(E)に示す如く、レジスト膜6を剥離し、
表面に露出しているバリアメタル4をエツチングする。
このとき、バリアメタル11が溝4aにリング状に充填
されているので、これがエツチングの際のストッパにな
り、特にバリアメタル4がサイドエッヂされてもその影
響はアルミニウム配線2まで及ぶことはない。この場合
、特にバリアメタル4のオーバエツチングを2倍以上行
なっても、アルミニウム配線はサイドエッチによる影響
がないことが確められた。
されているので、これがエツチングの際のストッパにな
り、特にバリアメタル4がサイドエッヂされてもその影
響はアルミニウム配線2まで及ぶことはない。この場合
、特にバリアメタル4のオーバエツチングを2倍以上行
なっても、アルミニウム配線はサイドエッチによる影響
がないことが確められた。
なお、本実施例では、第1図(C)に示す工程において
、金メッキ電極を形成する前に上1層バリアメタル11
をエツチング形成しているので、金メッキ電極を形成し
た後にこれをマスクとしてエツチングする場合よりも上
層バリアメタル11のサイドエッチを少なく抑え得る。
、金メッキ電極を形成する前に上1層バリアメタル11
をエツチング形成しているので、金メッキ電極を形成し
た後にこれをマスクとしてエツチングする場合よりも上
層バリアメタル11のサイドエッチを少なく抑え得る。
以上説明した如く、本発明によれば、下層バリアメタル
に設けられた溝にリング状に上層バリアメタルが充填さ
れていわゆる衝立を形成しているので、外部から何らか
の不要物の配線への侵入を防ぐことができ、又、その製
造に際し、上記衝立が下層バリアメタルのエツチングの
際のストッパとなり、下層バリアメタルがサイドエッチ
されてもその影響は配線まで及ぶことはなく、従来例に
比して信頼性を向上し得る。
に設けられた溝にリング状に上層バリアメタルが充填さ
れていわゆる衝立を形成しているので、外部から何らか
の不要物の配線への侵入を防ぐことができ、又、その製
造に際し、上記衝立が下層バリアメタルのエツチングの
際のストッパとなり、下層バリアメタルがサイドエッチ
されてもその影響は配線まで及ぶことはなく、従来例に
比して信頼性を向上し得る。
第1図は本発明の製造工程を示す図、
第2図は従来の製造工程を示す図である。
図において、
1は基板、
2はアルミニウム配線、
3はカバー膜、
3aは配線開口部、
4は下層バリアメタル、
4aは溝、
6はレジスト膜、
7は金メッキ電極、
11は上層バリアメタル
を示す。
崖礒シ用の製造エネ!もホ1図
qj ロ
Claims (2)
- (1)基板(1)上に設けられた配線(2)上に2層の
バリアメタル(4)(11)を介してメッキ電極(7)
を接続した構造の半導体装置において、下層バリアメタ
ル(4)に配線開口部(3a)より外側にリング状の溝
(4a)が設けられ、該下層バリアメタル(4)の該溝
(4a)を充填して上層バリアメタル(11)が設けら
れてなることを特徴とする半導体装置。 - (2)基板(1)上に設けられた配線(2)上に2層の
バリアメタル(4)(11)を介してメッキ電極(7)
を接続した構造の半導体装置において、下層バリアメタ
ル(4)に配線開口部(3a)より外側にリング状の溝
(4a)を設けられ、該下層バリアメタル(4)の表面
に該溝(4a)を充填して上層バリアメタル(11)を
設けられた半導体装置を製造するに際し、 基板(1)に配線(2)を形成し、配線開口部(3a)
を有するカバー膜(3)を形成し、該カバー膜(3)の
表面及び配線開口部(3a)に下層バリアメタル(4)
を形成する工程と、 該下層バリアメタル(4)に該配線開口部 (3a)より外側にリング状の溝(4a)を形成する工
程と、 該下層バリアメタル(4)の表面に該溝(4a)を充填
して上層バリアメタル(11)を形成する工程と、 該上層バリアメタル(11)の表面に上記溝(4a)の
外側にレジスト膜(6)を施してメッキ電極(7)を形
成し、該レジスト膜(6)剥離後、該メッキ電極(7)
の形成によつて露出したバリアメタルを除去する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP87306379A JPH01146343A (ja) | 1987-12-03 | 1987-12-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP87306379A JPH01146343A (ja) | 1987-12-03 | 1987-12-03 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01146343A true JPH01146343A (ja) | 1989-06-08 |
Family
ID=17956326
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP87306379A Pending JPH01146343A (ja) | 1987-12-03 | 1987-12-03 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01146343A (ja) |
-
1987
- 1987-12-03 JP JP87306379A patent/JPH01146343A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5492235A (en) | Process for single mask C4 solder bump fabrication | |
JPS6149819B2 (ja) | ||
JP3053675B2 (ja) | 半導体装置およびその製造方法 | |
JPS63249346A (ja) | 集積回路チップにおけるパツドとその形成方法 | |
JPH02253628A (ja) | 半導体装置の製造方法 | |
JPH01146343A (ja) | 半導体装置及びその製造方法 | |
JPS63122248A (ja) | 半導体装置の製造方法 | |
JPH0697663B2 (ja) | 半導体素子の製造方法 | |
JPS6329940A (ja) | 半導体装置の製造方法 | |
JPH03101233A (ja) | 電極構造及びその製造方法 | |
JPH06342796A (ja) | 突起電極の形成方法 | |
JPH04217323A (ja) | 半導体装置用バンプ電極の製造方法 | |
JPH04278543A (ja) | 半導体装置及びその製造方法 | |
JPH02220440A (ja) | 半導体装置の製造方法 | |
JPS5815254A (ja) | 半導体素子の製造方法 | |
JPS58192351A (ja) | 半導体装置の製造方法 | |
JPH03190240A (ja) | 半導体装置の製造方法 | |
JPS61141157A (ja) | 半導体素子の製造方法 | |
JPH0715909B2 (ja) | 半導体装置の製造方法 | |
JPS6050060B2 (ja) | 半導体装置の製造方法 | |
JPH03132036A (ja) | 半導体装置の製造方法 | |
JPS6376460A (ja) | 半導体装置の製造方法 | |
JPH04162532A (ja) | 半導体装置 | |
JPS6158258A (ja) | 半導体装置の製造方法 | |
JPS58110055A (ja) | 半導体装置 |