JPS6329940A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6329940A JPS6329940A JP61174510A JP17451086A JPS6329940A JP S6329940 A JPS6329940 A JP S6329940A JP 61174510 A JP61174510 A JP 61174510A JP 17451086 A JP17451086 A JP 17451086A JP S6329940 A JPS6329940 A JP S6329940A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に突起電極を
有する半導体装置の製造方法に関する。
有する半導体装置の製造方法に関する。
一括ボンディング（ギヤングボンディング）に用いる突
起電極（以降バンプと称す）を有する従来の半導体装置
の製造方法を以下に説明する。
起電極（以降バンプと称す）を有する従来の半導体装置
の製造方法を以下に説明する。
第２図（ａ）〜（ｆ）は従来の半導体装置の製造方法の
一例を説明するための工程順に示した半導体チップの断
面図である。
一例を説明するための工程順に示した半導体チップの断
面図である。
この例は、先ず、第２図（ａ＞に示すように、シリコン
基板１′」−にアルミニウムによって素子間ご接続する
配線及びボンディング用の導体層３′を形成し、更に保
護膜としてＣＶＤ法等により絶縁膜４′を被覆した後、
ホトレジストを用いて導体層３′上の所定の位置に窓を
開孔する。
基板１′」−にアルミニウムによって素子間ご接続する
配線及びボンディング用の導体層３′を形成し、更に保
護膜としてＣＶＤ法等により絶縁膜４′を被覆した後、
ホトレジストを用いて導体層３′上の所定の位置に窓を
開孔する。
次に、第２図（ｂ）に示すように、スパッタ法等により
障壁用の導体層５′及び接着用の導体層６′を順次堆積
して二層の導体層を形成する。この二層の導体層は、例
えばチタン−パラジウム乃至クロム−銅及至チタンー白
金等の金属層であり、導体層５′及６′は、又、メッキ
時の電流経路としても用いられる。
障壁用の導体層５′及び接着用の導体層６′を順次堆積
して二層の導体層を形成する。この二層の導体層は、例
えばチタン−パラジウム乃至クロム−銅及至チタンー白
金等の金属層であり、導体層５′及６′は、又、メッキ
時の電流経路としても用いられる。
次に、第２図（ｃ）に示すように、絶縁膜４′の窓を囲
むような開孔部があるホトレジスト膜７′を形成した後
、電解メッキによって開孔部を覆うようにパン１８′含
形成する。ここで、パン１８′用の金属としては、例え
ば銅、ハンダ、金などを用いる、しかし使用量が多いの
で、半導体装置の価格を低減するためには、コストの安
い金属を使用する必要がある。
むような開孔部があるホトレジスト膜７′を形成した後
、電解メッキによって開孔部を覆うようにパン１８′含
形成する。ここで、パン１８′用の金属としては、例え
ば銅、ハンダ、金などを用いる、しかし使用量が多いの
で、半導体装置の価格を低減するためには、コストの安
い金属を使用する必要がある。
次に、第２図（ｄ）に示すように、ホＩ・レジスト膜７
′を除去した後、パン１８′をマスクとして金属のエツ
チング液によって導体層６′の露出部分を除去して導体
層６ａ′を形成する。ここで、金属のエツチング液には
、導体層６′に銅を使っていれば塩化第２銅溶液、パラ
ジウムならヨウ素・ヨウ化カリウム溶液を等を用いる。
′を除去した後、パン１８′をマスクとして金属のエツ
チング液によって導体層６′の露出部分を除去して導体
層６ａ′を形成する。ここで、金属のエツチング液には
、導体層６′に銅を使っていれば塩化第２銅溶液、パラ
ジウムならヨウ素・ヨウ化カリウム溶液を等を用いる。
次に、第２図（ｅ）に示すように、導体層５′の露出し
た面に、酸素プラズマなどの処理をして絶縁膜９′を形
成する。導体層５′がチタンやクロムの金属層の場合に
は、大気中でも自然に酸化膜が出来これが絶縁膜になる
が、酸素プラズマ処理等によって確実に絶縁膜９′を形
成する必要がある。この際、パン１８′の表面にも絶縁
膜が出来るが、これはメッキの前処理によって除去され
る。更に前処理の後に、無電解金メッキにより耐酸化性
耐薬品性の金属の導体層１０′を、パン１８′の表面に
、例えば０．１〜Ｏｊμｍの厚さで形成する。
た面に、酸素プラズマなどの処理をして絶縁膜９′を形
成する。導体層５′がチタンやクロムの金属層の場合に
は、大気中でも自然に酸化膜が出来これが絶縁膜になる
が、酸素プラズマ処理等によって確実に絶縁膜９′を形
成する必要がある。この際、パン１８′の表面にも絶縁
膜が出来るが、これはメッキの前処理によって除去され
る。更に前処理の後に、無電解金メッキにより耐酸化性
耐薬品性の金属の導体層１０′を、パン１８′の表面に
、例えば０．１〜Ｏｊμｍの厚さで形成する。
Ｒ後に、第２図（ｆ）に示すように、導体層１０′で被
覆したパン１８′をマスクとして絶縁膜９′と導体層５
′とを除去する。
覆したパン１８′をマスクとして絶縁膜９′と導体層５
′とを除去する。
しかし、上述した従来の半導体装置の製造方法は、下側
の障壁用の導体層５′例えばチタンの層をエツチングす
る時に、第２図（ｆ＞に示すバンプ１０’の端と絶縁膜
４の窓の端との間の距離Ｂが十分にとれないので、エツ
チング液につけると導体層５ａ’及び６ａ′の間の標準
電位の違いにより電池と同じ効果を生じるので、負側の
メタルを除去するときにエツチング速度が異常に増大し
て、下地配線のアルミニウムの導体層３′まで浸食し、
半導体装置の歩留りが低下するという欠点があった。
の障壁用の導体層５′例えばチタンの層をエツチングす
る時に、第２図（ｆ＞に示すバンプ１０’の端と絶縁膜
４の窓の端との間の距離Ｂが十分にとれないので、エツ
チング液につけると導体層５ａ’及び６ａ′の間の標準
電位の違いにより電池と同じ効果を生じるので、負側の
メタルを除去するときにエツチング速度が異常に増大し
て、下地配線のアルミニウムの導体層３′まで浸食し、
半導体装置の歩留りが低下するという欠点があった。
本発明の目的は、製造歩留りの低下な防止することがで
きる突起電極を有する半導体装置の製造方法を提供する
ことにある。
きる突起電極を有する半導体装置の製造方法を提供する
ことにある。
し問題点を解決するための手段〕
本発明の半導体装置の製造方法は、半導体基板上に第１
の絶縁膜を介して所定のパターンで第１の導体層を形成
する工程と、前記第１の導体層と前記第１の絶縁膜とを
覆うように第２の絶縁膜を形成して前記第１の導体層上
の前記第２の絶縁膜を開孔して突起電極形成用の窓を形
成する工程と、該窓を覆うように第２及び第３の導体層
を第１及び第２層目とする少くとも二層の複数導体層と
順次堆積する工程と、前記複数導体層上に前記窓を囲む
ような開孔部を有するホトレジスｌ〜膜を形成する工程
と、前記ホトレジスト膜の開孔部を覆うように突起電極
を形成する工程と、該突起電極をマスクとして前記突起
電極の下の前記ホトレジス１〜膜を残して前記ホトレジ
スト膜を除去する工程と、前記突起電極と前記突起電極
下の前記ホトレジスト膜をマスクとして前記複数導体層
上前記第３の導体層より上分除去して前記第２の導体層
表面を露出する工程と、前記第２の導体層の露出した表
面に第３の絶縁膜を形成する工程と、前記突起電極の下
の前記ホトレジス１へ膜を除去して前記ホトレジストに
覆われた部分の前記突起電極及び前記複数導体層の表面
を露出する工程と、前記突起電極及び複数導体層の表面
に耐酸化性の第４の導体層を形成する工程と、前記第４
の導体層をマスクとして前記第３の絶縁膜と前記第２の
導体層とを除去する工程と９含んで構成される。
の絶縁膜を介して所定のパターンで第１の導体層を形成
する工程と、前記第１の導体層と前記第１の絶縁膜とを
覆うように第２の絶縁膜を形成して前記第１の導体層上
の前記第２の絶縁膜を開孔して突起電極形成用の窓を形
成する工程と、該窓を覆うように第２及び第３の導体層
を第１及び第２層目とする少くとも二層の複数導体層と
順次堆積する工程と、前記複数導体層上に前記窓を囲む
ような開孔部を有するホトレジスｌ〜膜を形成する工程
と、前記ホトレジスト膜の開孔部を覆うように突起電極
を形成する工程と、該突起電極をマスクとして前記突起
電極の下の前記ホトレジス１〜膜を残して前記ホトレジ
スト膜を除去する工程と、前記突起電極と前記突起電極
下の前記ホトレジスト膜をマスクとして前記複数導体層
上前記第３の導体層より上分除去して前記第２の導体層
表面を露出する工程と、前記第２の導体層の露出した表
面に第３の絶縁膜を形成する工程と、前記突起電極の下
の前記ホトレジス１へ膜を除去して前記ホトレジストに
覆われた部分の前記突起電極及び前記複数導体層の表面
を露出する工程と、前記突起電極及び複数導体層の表面
に耐酸化性の第４の導体層を形成する工程と、前記第４
の導体層をマスクとして前記第３の絶縁膜と前記第２の
導体層とを除去する工程と９含んで構成される。
し実施例〕
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｇ＞は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
この実施例は、先ず、第１−図（ａ）に示すように、シ
リコン基板１上の絶縁膜２の表面に所定のパターンで素
子間を接続する配線及びボンディング用の導体層３をア
ルミニウムで形成し、更に配線と導体層３とを覆うよう
にＣＶＤ法等により絶縁膜４ｆ！−保護膜として形成し
、導体層３上の所定の位置にホＩ〜リングラフィ技術に
よりボンディング用の窓と開化する。
リコン基板１上の絶縁膜２の表面に所定のパターンで素
子間を接続する配線及びボンディング用の導体層３をア
ルミニウムで形成し、更に配線と導体層３とを覆うよう
にＣＶＤ法等により絶縁膜４ｆ！−保護膜として形成し
、導体層３上の所定の位置にホＩ〜リングラフィ技術に
よりボンディング用の窓と開化する。
次に、第１図（ｂ）に示すように、半導体チップ表面に
、スパッタ法等により二層の導体層５及び６を順次堆積
して被着する。この導体層５及び６は、例えばチタン−
パラジウム層あるいはクロム−銅層であり、それぞれ障
壁用及び接着用の導体層でしかも電解メッキ時の電極と
しても使われる。
、スパッタ法等により二層の導体層５及び６を順次堆積
して被着する。この導体層５及び６は、例えばチタン−
パラジウム層あるいはクロム−銅層であり、それぞれ障
壁用及び接着用の導体層でしかも電解メッキ時の電極と
しても使われる。
次に、第１図（ｃ＞に示すように、ボンディング用の窓
を囲むように開孔部を形成したポジ型のホトレジスト１
１！７で導体層６の表面を覆い、その開孔部に蓋をする
ような形で導体層３と導体層５及び６を介して接続した
マツシュルーム型のバンプ８を形成する。ここで、バン
プ８用の材料としては、銅、ニッケル、ハンダ、金及び
銀等を用いる。勿論、半導体装置の価格に応じて材料を
還択する必要がある。
を囲むように開孔部を形成したポジ型のホトレジスト１
１！７で導体層６の表面を覆い、その開孔部に蓋をする
ような形で導体層３と導体層５及び６を介して接続した
マツシュルーム型のバンプ８を形成する。ここで、バン
プ８用の材料としては、銅、ニッケル、ハンダ、金及び
銀等を用いる。勿論、半導体装置の価格に応じて材料を
還択する必要がある。
次に、第１図（ｄ）に示すように、ポジ型のホトレジス
ト膜７に光を照射して現像することによってバンプ８の
庇の下のホトレジスト膜７ａを残してホトレジスト膜７
を除去した後、バンプ８とホ１へレジスト膜７ａとをマ
スクとしてエツチング液によって導体層６を除去して導
体層６ａを形成する。
ト膜７に光を照射して現像することによってバンプ８の
庇の下のホトレジスト膜７ａを残してホトレジスト膜７
を除去した後、バンプ８とホ１へレジスト膜７ａとをマ
スクとしてエツチング液によって導体層６を除去して導
体層６ａを形成する。
次に、第１図（ｅ）に示すように、ホトレジスト膜７ａ
を除去した後、導体層５の露出した表面に絶縁膜９分形
成する。この時、従来例と同様バンプ表面にも絶縁膜が
できるが、無電解メッキの前処理で除去する。この場合
、導体層５がチタン層の時は前処理にフッ酸系のエツチ
ング液を選ばないようにしなければならない。
を除去した後、導体層５の露出した表面に絶縁膜９分形
成する。この時、従来例と同様バンプ表面にも絶縁膜が
できるが、無電解メッキの前処理で除去する。この場合
、導体層５がチタン層の時は前処理にフッ酸系のエツチ
ング液を選ばないようにしなければならない。
次に、第１図（ｆ）に示すように、前処理を行−）た後
、無電解メッキにより金などの耐酸化性・耐薬品性の導
体層１０を、バンプ８の露出した表面に、例えばＱｊμ
ｍ程度の厚さで形成する。
、無電解メッキにより金などの耐酸化性・耐薬品性の導
体層１０を、バンプ８の露出した表面に、例えばＱｊμ
ｍ程度の厚さで形成する。
最後に、第１図（ｇ）に示すように、絶縁膜９及び導体
層５を、バンプ８と導体層１０とをマスクとして、除去
する。
層５を、バンプ８と導体層１０とをマスクとして、除去
する。
この実施例では、第１図（ｆ）に示すように、導体層１
０の端と絶縁膜４の窓の端との間の距離Ａが従来例の距
ＭＢよりも広いので、導体層５を工・ソチングするとき
に余裕がある。
０の端と絶縁膜４の窓の端との間の距離Ａが従来例の距
ＭＢよりも広いので、導体層５を工・ソチングするとき
に余裕がある。
［１発明の効果〕
以上説明したように本発明は、マツシュルーム型のバン
プを形成するマスクとしてポジ型のホＩ・レジスト膜を
使用することにより、バンプ下の導体層のエツチング３
行なう際の余裕をもたせることができて、電池効果によ
る導体層のサイドエッチによる不良が発生しにくく歩留
り低下分防止すると共に信頼性を向上するという効果が
ある。
プを形成するマスクとしてポジ型のホＩ・レジスト膜を
使用することにより、バンプ下の導体層のエツチング３
行なう際の余裕をもたせることができて、電池効果によ
る導体層のサイドエッチによる不良が発生しにくく歩留
り低下分防止すると共に信頼性を向上するという効果が
ある。
勿論バンプ表面の導体層が金層であれば従来の金バンプ
と同等の信頼性を得ることができると期待されると共に
金の使用量を減らしコストを低減するという効果もある
。
と同等の信頼性を得ることができると期待されると共に
金の使用量を減らしコストを低減するという効果もある
。
第１図（ａ）〜（ｇ＞は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｆ）は従来の半導体装置の製造方法の一例を説明
するための工程順に示した半導体チップの断面図である
。 １．１′・・・シリコン基板、２，２′ ・・絶縁膜、
３．３′・・・導体層、４．４′・・・絶縁膜、５．５
ａ。 ５’ 、５ａ′、６．６ａ、６′、６ａ′・・・導体層
、７．７ａ、７′・・・ホトレジスト膜、８．８′・・
・バンブ、９．９′・・・絶縁膜、ｔｏ、１０’・・・
導体層。 第 １ 別 第２ 図
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｆ）は従来の半導体装置の製造方法の一例を説明
するための工程順に示した半導体チップの断面図である
。 １．１′・・・シリコン基板、２，２′ ・・絶縁膜、
３．３′・・・導体層、４．４′・・・絶縁膜、５．５
ａ。 ５’ 、５ａ′、６．６ａ、６′、６ａ′・・・導体層
、７．７ａ、７′・・・ホトレジスト膜、８．８′・・
・バンブ、９．９′・・・絶縁膜、ｔｏ、１０’・・・
導体層。 第 １ 別 第２ 図
Claims (1)
- 半導体基板上に第１の絶縁膜を介して所定のパターンで
第１の導体層を形成する工程と、前記第１の導体層と前
記第１の絶縁膜とを覆うように第２の絶縁膜を形成して
前記第１の導体層上の前記第２の絶縁膜を開孔して突起
電極形成用の窓を形成する工程と、該窓を覆うように第
２及び第３の導体層を第１及び第２層目とする少くとも
二層の複数導体層を順次堆積する工程と、前記複数導体
層上に前記窓を囲むような開孔部を有するホトレジスト
膜を形成する工程と、前記ホトレジスト膜の開孔部を覆
うように突起電極を形成する工程と、該突起電極をマス
クとして前記突起電極の下の前記ホトレジスト膜を残し
て前記ホトレジスト膜を除去する工程と、前記突起電極
と前記突起電極下の前記ホトレジスト膜をマスクとして
前記複数導体層の前記第３の導体層より上を除去して前
記第２の導体層表面を露出する工程と、前記第２の導体
層の露出した表面に第３の絶縁膜を形成する工程と、前
記突起電極の下の前記ホトレジスト膜を除去して前記ホ
トレジストに覆われた部分の前記突起電極及び前記複数
導体層の表面を露出する工程と、前記突起電極及び複数
導体層の表面に耐酸化性の第４の導体層を形成する工程
と、前記第４の導体層をマスクとして前記第３の絶縁膜
と前記第２の導体層とを除去する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174510A JPS6329940A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174510A JPS6329940A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6329940A true JPS6329940A (ja) | 1988-02-08 |
| JPH0558653B2 JPH0558653B2 (ja) | 1993-08-27 |
Family
ID=15979767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61174510A Granted JPS6329940A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329940A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63161649A (ja) * | 1986-12-25 | 1988-07-05 | Casio Comput Co Ltd | 半導体装置の製造方法 |
| JPH0346233A (ja) * | 1989-07-13 | 1991-02-27 | Sharp Corp | バンプの製造方法 |
| JPH0422131A (ja) * | 1990-05-17 | 1992-01-27 | Sharp Corp | 半導体装置の製造方法 |
| US5266519A (en) * | 1991-11-12 | 1993-11-30 | Nec Corporation | Method for forming a metal conductor in semiconductor device |
| US5454278A (en) * | 1992-11-25 | 1995-10-03 | Nsk Ltd. | Ball screw integrated linear guide unit |
| US5492235A (en) * | 1995-12-18 | 1996-02-20 | Intel Corporation | Process for single mask C4 solder bump fabrication |
-
1986
- 1986-07-23 JP JP61174510A patent/JPS6329940A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63161649A (ja) * | 1986-12-25 | 1988-07-05 | Casio Comput Co Ltd | 半導体装置の製造方法 |
| JPH0346233A (ja) * | 1989-07-13 | 1991-02-27 | Sharp Corp | バンプの製造方法 |
| JPH0422131A (ja) * | 1990-05-17 | 1992-01-27 | Sharp Corp | 半導体装置の製造方法 |
| US5266519A (en) * | 1991-11-12 | 1993-11-30 | Nec Corporation | Method for forming a metal conductor in semiconductor device |
| US5454278A (en) * | 1992-11-25 | 1995-10-03 | Nsk Ltd. | Ball screw integrated linear guide unit |
| US5492235A (en) * | 1995-12-18 | 1996-02-20 | Intel Corporation | Process for single mask C4 solder bump fabrication |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0558653B2 (ja) | 1993-08-27 |
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