JPH04278542A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04278542A JPH04278542A JP4029391A JP4029391A JPH04278542A JP H04278542 A JPH04278542 A JP H04278542A JP 4029391 A JP4029391 A JP 4029391A JP 4029391 A JP4029391 A JP 4029391A JP H04278542 A JPH04278542 A JP H04278542A
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- metal wiring
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法、特に、半導体装置の表面に電源ラインとして使
用する金属配線と突起電極（バンプ）とを形成する方法
と、その方法を使用して形成された金属配線と突起電極
とを有する半導体装置とに関する。
造方法、特に、半導体装置の表面に電源ラインとして使
用する金属配線と突起電極（バンプ）とを形成する方法
と、その方法を使用して形成された金属配線と突起電極
とを有する半導体装置とに関する。
【０００２】近年、半導体集積回路に対して高速・高密
度化が強く求められており、これに対応するため、半導
体チップのパッケージ化においてはＴＡＢ（Ｔａｐｅ
ＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）方式の利用が増加
する傾向にある。このため、電源ラインの形成において
は、高速・高密度化に適合した電解メッキ法による金属
配線（主として金を使用）の形成と、高速・高密度化に
有効なＴＡＢ方式に適合した突起電極（主として金を使
用）の形成とが必要になっている。
度化が強く求められており、これに対応するため、半導
体チップのパッケージ化においてはＴＡＢ（Ｔａｐｅ
ＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）方式の利用が増加
する傾向にある。このため、電源ラインの形成において
は、高速・高密度化に適合した電解メッキ法による金属
配線（主として金を使用）の形成と、高速・高密度化に
有効なＴＡＢ方式に適合した突起電極（主として金を使
用）の形成とが必要になっている。
【０００３】
【従来の技術】従来の金属配線及び突起電極の形成方法
を以下に説明する。
を以下に説明する。
【０００４】図３（ａ）に示すように、素子の形成され
た半コンタクト領域１上に絶縁膜２を形成し、半導体層
１に形成されているコンタクト領域３上に配線コンタク
ト用開口４を形成する。
た半コンタクト領域１上に絶縁膜２を形成し、半導体層
１に形成されているコンタクト領域３上に配線コンタク
ト用開口４を形成する。
【０００５】図３（ｂ）に示すように、半導体層１に形
成されているアルミニウム等のコンタクト領域３と、こ
のコンタクト領域３に接続して形成される金等の金属配
線との間の相互拡散を防止するためのチタン等の高融点
メタル層と密着強化材料である白金等の貴金属層との２
重層よりなるバリア層８を開口４内を含む絶縁膜２上に
形成する。次いで、全面にレジスト膜９を形成し、これ
をパターニングして金属配線形成領域上から除去する。
成されているアルミニウム等のコンタクト領域３と、こ
のコンタクト領域３に接続して形成される金等の金属配
線との間の相互拡散を防止するためのチタン等の高融点
メタル層と密着強化材料である白金等の貴金属層との２
重層よりなるバリア層８を開口４内を含む絶縁膜２上に
形成する。次いで、全面にレジスト膜９を形成し、これ
をパターニングして金属配線形成領域上から除去する。
【０００６】電解メッキ法を使用し、バリア層８を電流
パスとして使用して金メッキをなし、レジスト膜９が除
去されて露出しているバリア層８上に図３（ｃ）に示す
ように、金よりなる金属配線１０を形成する。
パスとして使用して金メッキをなし、レジスト膜９が除
去されて露出しているバリア層８上に図３（ｃ）に示す
ように、金よりなる金属配線１０を形成する。
【０００７】図３（ｄ）に示すように、金属配線１０を
マスクとしてエッチングをなし、金属配線１０に覆われ
ていない領域のバリア層８を除去する。
マスクとしてエッチングをなし、金属配線１０に覆われ
ていない領域のバリア層８を除去する。
【０００８】次に、図４（ａ）に示すように、全面に絶
縁膜１２を形成し、これをパターニングして突起電極形
成領域に開口１３を形成する。
縁膜１２を形成し、これをパターニングして突起電極形
成領域に開口１３を形成する。
【０００９】以後、前記の金属配線の形成と同一の工程
をもって、先ず全面にバリア層を形成し、次に、突起電
極形成領域に開口を有するレジスト膜を形成し、次いで
電解メッキ法を使用して金メッキをなして開口内のバリ
ア層上に金よりなる突起電極を形成した後、突起電極に
覆われていない領域のバリア層をエッチング除去し、図
４（ｂ）に示すように、金属配線１０にバリア層１４を
介して接続する突起電極１１を形成する。
をもって、先ず全面にバリア層を形成し、次に、突起電
極形成領域に開口を有するレジスト膜を形成し、次いで
電解メッキ法を使用して金メッキをなして開口内のバリ
ア層上に金よりなる突起電極を形成した後、突起電極に
覆われていない領域のバリア層をエッチング除去し、図
４（ｂ）に示すように、金属配線１０にバリア層１４を
介して接続する突起電極１１を形成する。
【００１０】
【発明が解決しようとする課題】金属配線１０と突起電
極１１とは、バリア層８を介して接着されているため両
者間の接着強度が低く、また、電気抵抗も高い。また、
電解メッキ工程上すべての金属配線またはすべての突起
電極はそれぞれ同一の膜厚に形成されるので、電流密度
の点から必要とされる膜厚以上の厚さに形成される場合
があり、高速化・高密度化を阻害する原因となっている
。
極１１とは、バリア層８を介して接着されているため両
者間の接着強度が低く、また、電気抵抗も高い。また、
電解メッキ工程上すべての金属配線またはすべての突起
電極はそれぞれ同一の膜厚に形成されるので、電流密度
の点から必要とされる膜厚以上の厚さに形成される場合
があり、高速化・高密度化を阻害する原因となっている
。
【００１１】本発明の目的は、この欠点を解消すること
にあり、膜厚の異なる金属配線と突起電極とをそれぞれ
所望の膜厚に、しかも両者の間にバリア層を介在させる
ことなく一体に形成する方法及びこの方法を使用して形
成された金属配線と突起電極とを有する半導体装置を提
供することにある。
にあり、膜厚の異なる金属配線と突起電極とをそれぞれ
所望の膜厚に、しかも両者の間にバリア層を介在させる
ことなく一体に形成する方法及びこの方法を使用して形
成された金属配線と突起電極とを有する半導体装置を提
供することにある。
【００１２】
【課題を解決するための手段】上記の目的は、素子が形
成され表面にコンタクト領域（３）を有する半導体層（
１）上に、配線コンタクト用開口（４）を有する絶縁膜
（２）が形成され、この絶縁膜（２）の前記の開口（４
）内に形成されたバリア層（８）に連結して、突起電極
（１１）と一体に形成されている金属配線（１０）が前
記のコンタクト領域（３）に接続されている半導体装置
と、素子が形成され表面にコンタクト領域（３）を有す
る半導体層（１）上に、前記のコンタクト領域（３）上
に配線コンタクト用開口（４）を有する絶縁膜（２）を
形成し、前記の開口（４）を含む前記の絶縁膜（２）上
にバリア層（８）を形成し、膜厚の薄い金属配線形成領
域（５）周辺の前記のバリア層（８）の一部領域にスリ
ット（７１）を形成し、次いで、金属配線（１０）と突
起電極（１１）との形成領域を除く領域にレジスト層（
９）を形成し、電解メッキ法を使用し、前記のバリア層
（８）を電流パスとして使用して金属メッキをなし、膜
厚の薄い金属配線（１０）と膜厚の厚い突起電極（１１
）とを同時に形成する工程を有する半導体装置の製造方
法とによって達成される。
成され表面にコンタクト領域（３）を有する半導体層（
１）上に、配線コンタクト用開口（４）を有する絶縁膜
（２）が形成され、この絶縁膜（２）の前記の開口（４
）内に形成されたバリア層（８）に連結して、突起電極
（１１）と一体に形成されている金属配線（１０）が前
記のコンタクト領域（３）に接続されている半導体装置
と、素子が形成され表面にコンタクト領域（３）を有す
る半導体層（１）上に、前記のコンタクト領域（３）上
に配線コンタクト用開口（４）を有する絶縁膜（２）を
形成し、前記の開口（４）を含む前記の絶縁膜（２）上
にバリア層（８）を形成し、膜厚の薄い金属配線形成領
域（５）周辺の前記のバリア層（８）の一部領域にスリ
ット（７１）を形成し、次いで、金属配線（１０）と突
起電極（１１）との形成領域を除く領域にレジスト層（
９）を形成し、電解メッキ法を使用し、前記のバリア層
（８）を電流パスとして使用して金属メッキをなし、膜
厚の薄い金属配線（１０）と膜厚の厚い突起電極（１１
）とを同時に形成する工程を有する半導体装置の製造方
法とによって達成される。
【００１３】
【作用】電解メッキ法を使用し、バリア層を電流パスと
して使用してその上に金属層をメッキ形成する場合に、
形成される金属層の膜厚はその金属層が形成される領域
のバリア層に供給される電流密度に比例する。したがっ
て、金属層を薄く形成しようとするならば、その領域の
バリア層に通ずる電流パスの面積を小さくして電流密度
を下げればよい。膜厚を薄く形成しようとする金属層の
周辺のバリア層の一部領域にスリットを形成して電流路
を遮断することによって、電流パスの面積を小さくする
ことができる。
して使用してその上に金属層をメッキ形成する場合に、
形成される金属層の膜厚はその金属層が形成される領域
のバリア層に供給される電流密度に比例する。したがっ
て、金属層を薄く形成しようとするならば、その領域の
バリア層に通ずる電流パスの面積を小さくして電流密度
を下げればよい。膜厚を薄く形成しようとする金属層の
周辺のバリア層の一部領域にスリットを形成して電流路
を遮断することによって、電流パスの面積を小さくする
ことができる。
【００１４】
【実施例】以下、図面を参照して、本発明の一実施例に
係る金属配線と突起電極とを同時に形成する方法につい
て説明する。
係る金属配線と突起電極とを同時に形成する方法につい
て説明する。
【００１５】図１（ａ）に示すように、素子の形成され
た半導体層１上にＰＳＧ等の絶縁膜２を形成し、これを
パターニングして半導体層１に形成されているコンタク
ト領域３上に配線コンタクト用開口４を形成する。同時
に、図２（ａ）の平面図と図２（ｂ）のＡ−Ａ’断面図
とに示すように、薄い膜厚の金属配線形成領域５を囲む
一部領域の絶縁膜２に溝７を形成する。なお、この溝７
は金属配線形成領域５を囲んで均等に分布させることが
望ましい。なお、図２（ａ）において、４は配線コンタ
クト用開口であり、６は突起電極形成領域である。
た半導体層１上にＰＳＧ等の絶縁膜２を形成し、これを
パターニングして半導体層１に形成されているコンタク
ト領域３上に配線コンタクト用開口４を形成する。同時
に、図２（ａ）の平面図と図２（ｂ）のＡ−Ａ’断面図
とに示すように、薄い膜厚の金属配線形成領域５を囲む
一部領域の絶縁膜２に溝７を形成する。なお、この溝７
は金属配線形成領域５を囲んで均等に分布させることが
望ましい。なお、図２（ａ）において、４は配線コンタ
クト用開口であり、６は突起電極形成領域である。
【００１６】図１（ｂ）に示すようにスパッタ法等を使
用して、開口４内を含む絶縁膜２上にチタン等の高融点
メタル層と白金等の貴金属層とを順次形成し、チタン等
の高融点メタル層と白金等の貴金属層との積層膜よりな
るバリア層８を形成する。
用して、開口４内を含む絶縁膜２上にチタン等の高融点
メタル層と白金等の貴金属層とを順次形成し、チタン等
の高融点メタル層と白金等の貴金属層との積層膜よりな
るバリア層８を形成する。
【００１７】このバリア層８は、図２（ｃ）の断面図に
示すように、絶縁膜２に形成された溝７においてカバレ
ージが不良となり、結果的にバリア層８にスリット７１
が形成されたことになる。
示すように、絶縁膜２に形成された溝７においてカバレ
ージが不良となり、結果的にバリア層８にスリット７１
が形成されたことになる。
【００１８】図１（ｃ）に示すようにレジスト膜９を形
成し、フォトリソグラフィー法を使用してパターニング
して金属配線と突起電極との形成領域から除去した後、
バリア層８を電流パスとして使用して金メッキをする。 図２に示すように金属配線形成領域５のバリア層に通ず
る電流パスの面積が縮小されているので、金属配線形成
領域５のバリア層８における電流密度が低下し、膜厚の
薄い金よりなる金属配線１０が形成される。一方、突起
電極形成領域６のバリア層８に通ずる電流パスの面積は
縮小されていないので、高い電流密度が得られ、膜厚の
厚い金よりなる突起電極１１が形成される。
成し、フォトリソグラフィー法を使用してパターニング
して金属配線と突起電極との形成領域から除去した後、
バリア層８を電流パスとして使用して金メッキをする。 図２に示すように金属配線形成領域５のバリア層に通ず
る電流パスの面積が縮小されているので、金属配線形成
領域５のバリア層８における電流密度が低下し、膜厚の
薄い金よりなる金属配線１０が形成される。一方、突起
電極形成領域６のバリア層８に通ずる電流パスの面積は
縮小されていないので、高い電流密度が得られ、膜厚の
厚い金よりなる突起電極１１が形成される。
【００１９】なお、膜厚の薄い金属配線形成領域５の周
辺のバリア層８の一部領域にスリット７１を形成する方
法としては、溝７におけるバリア層８のカバレージ不良
を利用する前記の方法に代えて、平坦な絶縁膜２上にバ
リア層８を形成し、このバリア層８をパターニングして
スリット７１を形成するようにしてもよい。
辺のバリア層８の一部領域にスリット７１を形成する方
法としては、溝７におけるバリア層８のカバレージ不良
を利用する前記の方法に代えて、平坦な絶縁膜２上にバ
リア層８を形成し、このバリア層８をパターニングして
スリット７１を形成するようにしてもよい。
【００２０】次いで、金属配線１０と突起電極１１とを
マスクとして使用してバリア層８を除去し、図１（ｄ）
に示すように、コンタクト領域３にバリア層８を介して
接触する金属配線１０と突起電極１１とが一体に形成さ
れる。
マスクとして使用してバリア層８を除去し、図１（ｄ）
に示すように、コンタクト領域３にバリア層８を介して
接触する金属配線１０と突起電極１１とが一体に形成さ
れる。
【００２１】また、上記の手法を使用すれば、膜厚の異
なる金属配線または膜厚の異なる突起電極を半導体ウェ
ーハまたは半導体チップ上に形成することができること
は云うまでもない。
なる金属配線または膜厚の異なる突起電極を半導体ウェ
ーハまたは半導体チップ上に形成することができること
は云うまでもない。
【００２２】
【発明の効果】以上説明したとおり、本発明に係る半導
体装置及びその製造方法においては、金属配線形成領域
と突起電極形成領域とに供給されるメッキ電流密度を変
えることによって、厚さの異なる金属配線と突起電極と
を同時に一体に形成することができるので、金属配線と
突起電極との間に接着不良と抵抗増加の原因となるバリ
ア層がなくなり、信頼性が著しく向上する。また、金属
配線または突起電極の形成領域に供給するメッキ電流密
度をそれぞれ制御することによって、金属配線または突
起電極をそれぞれの使用目的に適合した所望の厚さに形
成することができるので、半導体装置の高速・高密度化
に極めて有効である。
体装置及びその製造方法においては、金属配線形成領域
と突起電極形成領域とに供給されるメッキ電流密度を変
えることによって、厚さの異なる金属配線と突起電極と
を同時に一体に形成することができるので、金属配線と
突起電極との間に接着不良と抵抗増加の原因となるバリ
ア層がなくなり、信頼性が著しく向上する。また、金属
配線または突起電極の形成領域に供給するメッキ電流密
度をそれぞれ制御することによって、金属配線または突
起電極をそれぞれの使用目的に適合した所望の厚さに形
成することができるので、半導体装置の高速・高密度化
に極めて有効である。
【図１】本発明に係る金属配線及び突起電極の形成工程
図である。
図である。
【図２】メッキ用電流パスの面積を制御する方法を説明
する説明図である。
する説明図である。
【図３】従来技術に係る金属配線及び突起電極の形成工
程図である。
程図である。
【図４】従来技術に係る金属配線及び突起電極の形成工
程図である。
程図である。
１ 半導体層
２、１２ 絶縁膜
３ コンタクト領域
４、１３ 開口
５ 金属配線形成領域
６ 突起電極形成領域
７ 溝
７１ スリット
８、１４ バリア層
９ レジスト膜
１０ 金属配線
１１ 突起電極
Claims (2)
- 【請求項１】 素子が形成され表面にコンタクト領域
（３）を有する半導体層（１）上に、配線コンタクト用
開口（４）を有する絶縁膜（２）が形成され、該絶縁膜
（２）の前記開口（４）内に形成されたバリア層（８）
に連結して、突起電極（１１）と一体に形成されてなる
金属配線（１０）が前記コンタクト領域（３）に接続さ
れてなることを特徴とする半導体装置。 - 【請求項２】 素子が形成され表面にコンタクト領域
（３）を有する半導体層（１）上に、前記コンタクト領
域（３）上に配線コンタクト用開口（４）を有する絶縁
膜（２）を形成し、前記開口（４）を含む前記絶縁膜（
２）上にバリア層（８）を形成し、膜厚の薄い金属配線
形成領域（５）周辺の前記バリア層（８）の一部領域に
スリット（７１）を形成し、金属配線（１０）と突起電
極（１１）との形成領域を除く領域にレジスト層（９）
を形成し、電解メッキ法を使用し、前記バリア層（８）
を電流パスとして使用して金属メッキをなし、膜厚の薄
い金属配線（１０）と膜厚の厚い突起電極（１１）とを
同時に形成する工程を有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029391A JPH04278542A (ja) | 1991-03-06 | 1991-03-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029391A JPH04278542A (ja) | 1991-03-06 | 1991-03-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278542A true JPH04278542A (ja) | 1992-10-05 |
Family
ID=12576561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4029391A Withdrawn JPH04278542A (ja) | 1991-03-06 | 1991-03-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278542A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008501231A (ja) * | 2004-05-28 | 2008-01-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ２つのチップコンタクト群を備えるチップ |
| US7329562B2 (en) | 1999-02-18 | 2008-02-12 | Rohm Co., Ltd. | Process of producing semiconductor chip with surface interconnection at bump |
| JP2019102522A (ja) * | 2017-11-29 | 2019-06-24 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2022078279A (ja) * | 2017-11-29 | 2022-05-24 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1991
- 1991-03-06 JP JP4029391A patent/JPH04278542A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7329562B2 (en) | 1999-02-18 | 2008-02-12 | Rohm Co., Ltd. | Process of producing semiconductor chip with surface interconnection at bump |
| JP2008501231A (ja) * | 2004-05-28 | 2008-01-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ２つのチップコンタクト群を備えるチップ |
| US9318428B2 (en) | 2004-05-28 | 2016-04-19 | Nxp B.V. | Chip having two groups of chip contacts |
| JP2019102522A (ja) * | 2017-11-29 | 2019-06-24 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2022078279A (ja) * | 2017-11-29 | 2022-05-24 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
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