JP2019102522A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】外部への電磁ノイズの漏れ及び外部からの電磁ノイズの影響を抑えるとともに半導体基板の反りが少ない半導体装置を提供する。【解決手段】半導体基板１０の主面上に形成された下層絶縁層１５と、下層絶縁層１５の上面に接して形成された密着層１７と、密着層１７上に積層された第１の膜厚を有する第１の導電部材２１と、密着層上に第１の導電領域に接して積層されるとともに第１の膜厚より薄い第２の膜厚を有する第２の導電部材２０と、を有するシールド１９を設ける。【選択図】図２Ａ

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
ＬＳＩチップのパッケージとして、半導体基板のサイズとパッケージサイズが等しく、半導体基板の主面に形成された回路素子を再配線により外部素子と接続するウェハレベルＣＳＰ（Chip Size Package）が用いられている。
このようなウェハレベルＣＳＰにおいて、半導体基板の主面に形成された回路素子から外部に電磁ノイズが漏れ難くするため、回路素子のグランドに接続される再配線により半導体基板の全面を被覆することにより、シールドを形成する技術が提案されている（例えば、特許文献１）。
特開２００１−１５６２０９号公報
膜厚の厚い再配線が半導体基板の表面にメッキで形成されると、半導体基板に反りが生じる。半導体基板表面で膜厚の厚い再配線の占有面積率（パターンレシオ）が高くなると、半導体基板に生じる反り量がより大きくなる。
上記従来技術のように、回路素子からの電磁ノイズを抑制するシールドを膜厚の厚い再配線で半導体基板の全面に形成した場合には、再配線のパターンレシオが高いため、半導体基板に生じる反り量がウェハレベルＣＳＰの製造工程における許容範囲を超え、製造工程で不具合が生じるという問題があった。
例えば、反り量がウェハレベルＣＳＰの製造工程で許容可能な範囲から逸脱した半導体基板では、製造装置のステージに半導体基板を吸着する真空チャックや静電チャックの吸着不良が生じ、製造装置内で処理が停止するという不具合が生じる。
また、半導体基板表面にレジストパターンを形成するリソグラフィ工程でデフォーカス（フォーカスのズレ）が生じ、レジストパターンが所望の寸法で形成できなくなる。レジストパターンが所望の寸法で形成できないことにより、レジストパターンを基準として形成される絶縁部材や導電部材の寸法が所定の寸法と異なって形成されるため、半導体装置が所望の特性を満たさなくなるという不具合が生じる。
本発明は上記問題点に鑑みてなされたものであり、半導体基板の反りを低減しつつ外部への電磁ノイズの漏れ及び外部からの電磁ノイズの影響を防ぐことが可能な半導体装置及び半導体装置の製造方法を提供することを目的とする。
本発明に係る半導体装置は、半導体基板の主面上に形成された下層絶縁層と、前記下層絶縁層の上面に接して形成された密着層と、前記密着層上に積層された第１の膜厚を有する第１の導電部材と、前記密着層上に前記第１の導電部材に接して積層されるとともに前記第１の膜厚より薄い第２の膜厚を有する第２の導電部材と、を有する導電部材と、を備えることを特徴とする。
本発明に係る半導体装置は、半導体基板の主面上に形成された下層絶縁層と、前記下層絶縁層上に形成され、第１の膜厚を有する配線層と、前記下層絶縁層上に前記配線層の少なくとも２辺と所定の距離を離間して近接し、且つ、前記第１の膜厚より薄い第２の膜厚を有するシールド部と、を備えることを特徴とする。
また、本発明に係る半導体装置の製造方法は、電極が形成された半導体基板を準備する工程と、前記半導体基板の主面上に前記電極の表面の一部を露出する開口部を有する下層絶縁層を形成する第１の工程と、前記下層絶縁層の表面及び前記開口部から露出した前記電極の表面上に、密着層及びシード層からなるＵＢＭ膜を成膜する第２の工程と、前記下層絶縁層の前記開口部に対応する領域に第１の膜厚を有する第１の導電部材を形成する第３の工程と、前記シード層上のシールド部に対応する領域にレジストを形成する第４の工程と、前記レジスト及び前記第１の導電部材をマスクとして、前記ＵＢＭ膜を除去し、バリアメタル部を形成する第５の工程と、を含むことを特徴とする。
本発明に係る半導体装置によれば、半導体基板の反りを抑制しつつ外部への電磁ノイズの漏れ及び外部からの電磁ノイズの影響を防ぐことができる。これにより、半導体装置の製造工程において半導体基板の反りに起因する不具合の発生を抑制することが可能となる。
半導体装置１００の上面を示す上面図である。 図１におけるＸ−Ｘ線での断面を表す断面図である。 図１におけるＹ−Ｙ線での断面を表す断面図である。 図１におけるＺ−Ｚ線での断面を表す断面図である。 半導体装置１００の製造手順を示すフロー図である。 半導体装置１００の製造手順を示すフロー図である。 ウェハ準備工程におけるＺ−Ｚ線での断面を表す断面図である。 下層絶縁膜形成工程におけるＺ−Ｚ線での断面を表す断面図である。 熱硬化工程におけるＺ−Ｚ線での断面を表す断面図である。 ＵＢＭ膜形成工程におけるＺ−Ｚ線での断面を表す断面図である。 配線部ホトリソ工程におけるＺ−Ｚ線での断面を表す断面図である。 配線部メッキ工程におけるＺ−Ｚ線での断面を表す断面図である。 シールド部ホトリソ工程におけるＺ−Ｚ線での断面を表す断面図である。 ＵＢＭ膜除去工程におけるＺ−Ｚ線での断面を表す断面図である。 上層絶縁膜形成工程におけるＺ−Ｚ線での断面を表す断面図である。 熱硬化工程におけるＺ−Ｚ線での断面を表す断面図である。 ＵＢＭ膜形成工程におけるＺ−Ｚ線での断面を表す断面図である。 バリアメタル部ホトリソ工程におけるＺ−Ｚ線での断面を表す断面図である。 バリアメタル部メッキ工程におけるＺ−Ｚ線での断面を表す断面図である。 ＵＢＭ膜除去工程におけるＺ−Ｚ線での断面を表す断面図である。 外部接続端子形成工程におけるＺ−Ｚ線での断面を表す断面図である。 比較例において電極パッドとシールド部とを接続する際のエッチングの様子を示す図である。 比較例において電極パッドとシールド部とを接続する際のエッチングの様子を示す図である。 比較例において電極パッドとシールド部とを接続する際のエッチングの様子を示す図である。 比較例において電極パッドとシールド部とを接続する際のエッチングの様子を示す図である。 本実施例において電極パッドとシールド部とを接続する際のエッチングの様子を示す図である。 本実施例において電極パッドとシールド部とを接続する際のエッチングの様子を示す図である。 本実施例において電極パッドとシールド部とを接続する際のエッチングの様子を示す図である。 本実施例において電極パッドとシールド部とを接続する際のエッチングの様子を示す図である。
以下、本発明の実施例について、図面を参照して説明する。なお、以下の実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。
図１は、本発明に係る半導体装置１００の一部を素子形成面の上方から透視した上面図である。図２Ａは、図１におけるＸ−Ｘ線に沿った断面図である。また、図２Ｂは、図１におけるＹ−Ｙ線に沿った断面図である。また、図２Ｃは、図１におけるＺ−Ｚ線に沿った断面図である。
半導体装置１００は、ダイシングにより切断された側壁を備えており、図１に示すように、平面視（上面視）で矩形の形状を有する。
図２Ａ、図２Ｂ及び図２Ｃに示すように、第１導電型（例えばｐ型）のＳｉ（シリコン）等からなる半導体基板１０上には、層間絶縁膜１１が形成されている。層間絶縁膜１１中には、下層配線１２が形成されている。
層間絶縁膜１１上には、電極パッド１３と保護層としてのパッシベーション膜１４が形成されている。電極パッド１３は、接続部Ｌを介して下層配線１２に接続され、半導体基板１０に形成された回路素子（図示せず）に電気的に接続されている。回路素子は、電極パッド１３を介して固定電位に接続され又は信号の送受信を行う。以下の説明では、電極パッド１３のうち固定電位に接続されるものを電極パッド１３ａ、信号の送受信を行うものを電極パッド１３ｂとも称する。パッシベーション膜１４は、電極パッド１３の一部を露出し、電極パッド１３の外周及び側面と層間絶縁膜１１とを被覆して形成されている。
パッシベーション膜１４上には、下層絶縁層１５が形成されている。下層絶縁層１５は、パッシベーション膜１４の表面を被覆するとともに、パッシベーション膜１４から露出する電極パッド１３の表面を露出する開口部ＯＰ（図１に示す）を備えている。開口部ＯＰは、傾斜した側壁を有する。下層絶縁層１５は、ポリイミド、ＰＢＯ（ポリベンゾオキサゾール）といった感光性有機絶縁膜により構成されている。
下層絶縁層１５上には、一端が下層絶縁層１５の開口部ＯＰを介して電極パッド１３ｂに接続され、他端が外部接続端子に接続される再配線１６が形成されている。また、電極パッド１３の真上に外部接続端子が形成されている場合には、再配線１６の底面が下層絶縁層１５の開口部ＯＰを介して電極パッド１３に接続され、再配線１６の上面が外部接続端子に接続される。再配線１６は、密着層１７及び導電層１８から構成されている。
密着層１７は、スパッタで成膜されたＴｉやＴｉＷ等、下層絶縁層１５との密着性の高い膜から構成されている。導電層１８は、密着層１７上に形成されており、メッキで成膜されたＣｕから構成されている。密着層１７は約１５０ｎｍの膜厚を有し、導電層１８は約５μｍの膜厚を有する。
また、下層絶縁層１５上には、シールド１９が形成されている。図１及び図２Ｂに示すように、シールド１９は、再配線１６の少なくとも２辺と所定の距離を離間して近接する、または、再配線１６と所定の距離を離間して周囲を囲むとともに、下層絶縁層１５上の全面に亘って形成されている。シールド１９と再配線１６との距離は、ホトリソグラフィの解像度と重ね合わせ量より規定される５μｍ以上、電磁ノイズの外部への漏れを抑制可能な１０μｍ以下が望ましい。これにより、回路素子により生じる電磁ノイズの外部への漏れ及び外部からの電磁ノイズの影響が抑制される。
また、図２Ａ及び図２Ｃに示すように、シールド１９は、再配線１６よりも厚さが薄いシールド部２０と、再配線１６と同程度の厚さを有する配線部２１と、から構成されている。
配線部２１は、下層絶縁層１５の開口部ＯＰ及びその周辺領域Ｐ１（図２Ａに示す）や、上層絶縁層２３の開口部ＡＰ及びその周辺領域Ｐ２（図２Ａに示す）に形成されている。下層絶縁層１５の開口部ＯＰ及びその周辺領域Ｐ１に形成される配線部２１は、平面視において開口部ＯＰの下層絶縁層１５の表面側の外周と所定の距離を離間すると共に内包して形成される。周辺領域Ｐ１に形成される配線部２１の端部と開口部ＯＰの下層絶縁層１５の表面側の外周との距離は、ホトリソグラフィの寸法バラツキ及びマスクの重ね合わせのずれ量を考慮して２〜５μｍ程度とすることが望ましい。
シールド１９は一部が電極パッド１３ａに接続され、他の一部が外部接続端子２５に接続されている。これにより、シールド１９は電極パッド１３ａを介して回路素子のグランド端子に接続され、外部接続端子２５及び実装基板を介して固定電位に接続される。
シールド１９は、密着層１７及び導電部材２２から構成されている。導電部材２２は、メッキで成膜されたＣｕからなる第１の導電部材２２ａ及びスパッタで成膜されたＣｕからなる第２の導電部材２２ｂから構成されている。第１の導電部材２２ａは、約５μｍの膜厚を有し、密着層１７とともに配線部２１を構成している。第２の導電部材２２ｂは、約２００〜５００ｎｍの膜厚を有し、密着層１７とともにシールド部２０を構成している。
下層絶縁層１５の表面と再配線１６とシールド１９とを被覆して、上層絶縁層２３が形成されている。上層絶縁層２３は、再配線１６の他端とシールド１９の外部接続端子２５と接続される部分を含む領域に開口部ＡＰ（図１に示す）を有する。上層絶縁層２３は、ポリイミド、ＰＢＯ（ポリベンゾオキサゾール）、ノボラック系有機絶縁膜といった感光性有機絶縁膜により構成されている。また、上層絶縁層２３の開口部ＡＰ及びその周辺領域Ｐ２に形成される配線部２１は、平面視において開口部ＡＰが露出する配線部２１を内包して形成されると共に外部接続端子２５に内包される領域に形成される。配線部２１の端部と開口部ＡＰが露出する再配線の領域との距離は、ホトリソグラフィの寸法バラツキ及びマスクの重ね合わせのずれ量を考慮した２μｍ程度とすることが望ましい。
上層絶縁層２３の表面には、上層絶縁層２３の開口部ＡＰを介して再配線１６及びシールド１９に接続されるバリアメタル部２４が形成されている。バリアメタル部２４は、図２Ａに示すように、スパッタで構成されたＴｉ層２４ａ及びＣｕ層２４ｂからなる積層膜上にメッキで形成されたＮｉ層２４ｃが積層されることにより構成されている。
バリアメタル部２４上には、外部接続端子２５が形成されている。外部接続端子２５は、半導体装置１００が実装される基板の上に形成された配線に接続される。外部接続端子２５は、ＳｎＡｇから構成されている。
このように、本実施例の半導体装置１００では、メッキで形成される膜厚の厚い配線部２１とスパッタ膜で形成される膜厚の薄いシールド部２０とからなるシールド１９が、下層絶縁層１５上の全面に亘って形成されている。下層絶縁層１５の開口部ＯＰや上層絶縁層２３の開口部ＡＰの形成領域以外の大部分の領域が膜厚の薄いシールド部２０により構成されており、膜厚の厚い配線部２１の半導体基板表面に対する占有面積率は低い。このため、再配線１６及びこれと同等の厚さのシールドにより全面を被覆した場合と比べて、半導体基板に生じる反り量が小さい。従って、半導体基板の反りに起因する製造工程での不具合の発生を抑制することができる。
次に、半導体装置１００の製造方法について、図３及び図４に示す製造フローに沿って説明する。なお、各工程の説明では、図５Ａ〜Ｄ、図６Ａ〜Ｄ、図７Ａ〜Ｄ及び図８Ａ〜Ｃを参照しつつ説明を行う。各々の図面は、図１のＺ−Ｚ線に沿った断面図（すなわち、図２Ｃ）に対応している。
まず、図５Ａに示すように、半導体基板１０と、半導体基板１０上に形成された半導体素子（図示せず）と、半導体基板１０及び半導体素子を被覆する層間絶縁膜１１と、層間絶縁膜１１上に形成され半導体素子に接続される電極パッド１３と、電極パッド１３の一部を露出する開口部を備えたパッシベーション膜（保護層）１４と、を備える半導体ウェハを準備する（ウェハ準備工程：ＳＴＥＰ１０１）。
次に、図５Ａに示すウェハに対し、下層絶縁膜形成工程を実行する（ＳＴＥＰ１０２）。具体的には、スピンコート法等を用いて、ポリイミド又はＰＢＯ等の感光性の下層絶縁膜３１をパッシベーション膜１４及び電極パッド１３上に塗布する。さらに、一般的なホトリソグラフィ技術（露光、現像）を用いて、電極パッド１３を露出する開口部を形成する。これにより、図５Ｂに示すように、開口部ＯＰ１を有する下層絶縁膜３１が形成される。
なお、この下層絶縁膜形成工程及び以下に説明する各ホトリソ工程で用いるホトリソグラフィ技術は、ポジ型又はネガ型のいずれであっても良い。例えば、ポジ型のホトリソグラフィの場合、開口部ＯＰ１の形成位置以外に光を照射し、現像を行うことにより、開口部ＯＰ１が形成される。
次に、図５Ｂに示すウェハに対し、熱硬化工程を実行する（ＳＴＥＰ１０３）。具体的には、下層絶縁膜３１をキュア炉で熱硬化（キュア）させることにより、下層絶縁層１５を形成する。このとき、ＳＴＥＰ１０２の下層絶縁膜形成工程で形成された開口部ＯＰ１の側壁は、下層絶縁膜３１の熱収縮により垂直から順テーパ形状へと変化する。これにより、図５Ｃに示すような下層絶縁層１５の表面側の外周と下面側の内周とを備えた開口部ＯＰ２を有する下層絶縁層１５が形成される。
次に、図５Ｃで示すウェハに対し、ＵＢＭ膜形成工程を実行する（ＳＴＥＰ１０４）。具体的には、下層絶縁層１５の開口部ＯＰ２の側壁を含む表面全てと電極パッド１３の表面とを被覆するＵＢＭ（Under Barrier Metal）膜３２を形成する。ＵＢＭ膜３２の形成は、スパッタ法により密着層となるＴｉ及びシード層となるＣｕの積層膜を形成することにより行う。これにより、図５Ｄに示すように、Ｔｉ層３２ａ（密着層）及びＣｕ層３２ｂ（シード層）からなるＵＢＭ膜３２が形成される。
次に、図５Ｄに示すウェハに対し、配線部ホトリソ工程を実行する（ＳＴＥＰ１０５）。具体的には、配線部２１が形成される領域のＵＢＭ膜３２を露出する開口を備えたレジストマスク３３を形成する。レジストマスク３３は、レジストをウェハ上にスピンコート法で形成した後、露光、現像を行うことにより形成する。これにより、図６Ａに示すようなレジストマスク３３が形成される。
次に、図６Ａに示すウェハに対し、配線部メッキ工程を実行する（ＳＴＥＰ１０６）。具体的には、メッキ液にウェハの表面を浸漬し、ＵＢＭ膜に電圧を印加することにより、レジストマスク３３の開口に応じた箇所にＣｕを析出させる。その後、アッシャ装置によるアッシング若しくは有機剥離液への浸漬によりレジストを除去する。これにより、図６Ｂに示すような導電部材２２の第１の導電部材２２ａ及び導電層１８が形成される。
次に、図６Ｂに示すウェハに対し、シールド部ホトリソ工程を実行する（ＳＴＥＰ１０７）。具体的には、シールド部２０の形成領域を被覆するレジストマスク３４を形成する。次のＵＢＭ膜除去工程ではレジストマスク３４及び導電部材２２の第１の導電部材２２ａをマスクとしてエッチングを行うため、ここでは導電部材２２の第１の導電部材２２ａの全てをレジストマスク３４により被覆する必要はない。これにより、図６Ｃに示すようなレジストマスク３４が形成される。
次に、図６Ｃに示すウェハに対し、ＵＢＭ膜除去工程を実行する（ＳＴＥＰ１０８）。具体的には、ウェットエッチングにより、Ｃｕ層３２ｂ、Ｔｉ層３２ａを順に除去する。Ｃｕ層３２ｂのエッチング時には導電部材２２の第１の導電部材２２ａのＣｕとレジストマスク３４がエッチングマスクとして機能する。Ｔｉ層３２ａのエッチング時には導電部材２２の第１の導電部材２２ａのＣｕとレジストマスク３４がエッチングマスクとして機能する。ＵＢＭ膜３２の除去後に、アッシャ装置によるアッシング若しくは有機剥離液への浸漬でレジストマスク３４を除去する。これにより、図６Ｄに示すように、再配線１６とシールド部２０及び配線部２１からなるシールド１９が形成される。
次に、図６Ｄで示すウェハに対し、上層絶縁膜形成工程を実行する（ＳＴＥＰ１０９）。具体的には、下層絶縁層１５、再配線１６、配線部２１及びシールド部２０上にスピンコート法などを用いてポリイミド、ＰＢＯ又はノボラック系の上層絶縁膜３５を塗布する。さらに、一般的なホトリソグラフィ技術（露光、現像）を用いて再配線１６の一部及び配線部２１の一部を露出する開口部を形成する。これにより、図７Ａに示すような開口部ＡＰ１を有する上層絶縁膜３５が形成される。
次に、図７Ａで示すウェハに対し、熱硬化工程を実行する（ＳＴＥＰ１１０）。具体的には、上層絶縁膜３５をキュア炉で熱硬化（キュア）させることにより、上層絶縁層２３を形成する。このとき、ＳＴＥＰ１０９の上層絶縁膜形成工程で形成された開口部ＡＰ１の側壁は、上層絶縁膜３５の熱収縮により垂直から順テーパ形状へと変化する。これにより、図７Ｂに示すような開口部ＡＰ２を有する上層絶縁層２３が形成される。
次に、図７Ｂで示すウェハに対し、ＵＢＭ膜形成工程を実行する（ＳＴＥＰ１１１）。具体的には、上層絶縁層２３の開口部ＡＰ２の側壁を含む表面全てと開口部ＡＰ２から露出する再配線１６及び配線部２１の表面を被覆するＵＢＭ膜３６を形成する。ＵＢＭ膜３６の形成は、スパッタ法により密着層となるＴｉ及びシード層となるＣｕの積層膜を形成することにより行う。これにより、図７Ｃに示すように、Ｔｉ層３６ａ（密着層）及びＣｕ層３６ｂ（シード層）からなるＵＢＭ膜３６が形成される。
次に、図７Ｃで示すウェハに対し、バリアメタル部ホトリソ工程を実行する（ＳＴＥＰ１１２）。具体的には、バリアメタル部２４を形成する領域のＵＢＭ膜３６を露出する開口を備えたレジストマスク３７を形成する。レジストマスク３７の形成は、一般的なホトリソグラフィ技術を用いて行う。これにより、図７Ｄに示すようなレジストマスク３７が形成される。
次に、図７Ｄで示すウェハに対し、バリアメタル部メッキ工程を実行する（ＳＴＥＰ１１３）。具体的には、メッキ液にウェハの表面を浸漬し、ＵＢＭ膜３６に電圧を印加することで、レジストマスク３７の開口部に応じた箇所にＮｉを析出させる。その後、アッシャ装置によるアッシング若しくは有機剥離液を用いてレジストを除去する。これにより、図８Ａに示すようなＮｉ層２４ｃが形成される。
次に、図８Ａで示すウェハに対し、ＵＢＭ膜除去工程を実行する（ＳＴＥＰ１１４）。具体的には、ウェットエッチングにより、Ｎｉ層２４ｃをマスクとしてＣｕ層３６ｂ、Ｔｉ層３６ａを順に除去する。そして、ＵＢＭ膜３６の除去後にレジストをアッシャ装置によるアッシング若しくは有機剥離液への浸漬により除去する。これにより、図８Ｂに示すように、上層絶縁層２３上のＵＢＭ膜３６が除去され、Ｔｉ層２４ａ、Ｃｕ層２４ｂ及びＮｉ層２４ｃからなるバリアメタル部２４が形成される。
次に、図８Ｂで示すウェハに対し、外部接続端子形成工程を実行する（ＳＴＥＰ１１５）。具体的には、まず半田印刷（シルク印刷）若しくはボール搭載によりバリアメタル部２４上にＳｎ−Ａｇを主成分とする半田端子を配置する。そして、半田端子配置後にリフローを行うことにより、バリアメタル部２４上に外部接続端子２５を形成する。これにより、図８Ｃに示すように、外部接続端子２５を備えたウェハが形成される。
次に、図８Ｃで示すウェハに対し、半導体基板研削工程を実行する（ＳＴＥＰ１１６）。具体的には、ウェハの表面に保護テープを貼付後、ウェハの裏面をグラインダーにより研削し、ウェハの薄膜化を行う。
次に、薄膜化されたウェハに対し、個片化工程を実行する（ＳＴＥＰ１１７）。具体的には、ウェハ表面の保護テープを剥離後、ウェハの裏面にダイシングテープを貼り付けた後、ダイサーによりウェハをチップ毎に個片化する。
以上のような工程を経て半導体装置１００が製造される。
本実施例の半導体装置１００では、メッキで形成される膜厚の厚い配線部２１とスパッタ膜で形成される膜厚の薄いシールド部２０とからなるシールド１９が、下層絶縁層１５上の全面に亘って形成されている。そして、電極パッド１３や外部接続端子２５に接続される部分（下層絶縁層１５の開口部ＯＰや上層絶縁層２３の開口部ＡＰの形成領域）以外の広い領域が膜厚の薄いシールド部２０により構成されており、膜厚の厚い配線部２１の半導体基板表面に対する占有面積率は低い。このため、再配線１６及びこれと同等の厚さのシールドにより全面を被覆した場合と比べて、半導体基板に生じる反り量が小さい。
従って、本実施例の半導体装置１００によれば、半導体基板の反りを低減し、これに起因する製造工程での不具合の発生を抑制しつつ、半導体装置１００の外部への電磁波の漏れや外部からの電磁波の影響を抑えることができる。
また、本実施例の半導体装置１００の製造方法では、下層絶縁層１５の開口部ＯＰから露出する電極パッド１３とシールド部２０との接続を配線部２１により行っている。これにより、スパッタ膜でシールド部２０と電極パッド１３とを接続する際に生じる不具合を抑制することが可能となる。かかる不具合の発生及びその抑制のメカニズムについて、図９Ａ〜Ｄ（比較例）及び図１０Ａ〜Ｄ（本実施例）を参照して説明する。
スパッタ膜で電極パッドとシールド部とを接続する際には、一般的にレジストをマスクとしてウェットエッチングによりスパッタ膜のパターニングを行う。例えば、比較例である図９Ａに示すように、密着層４０（Ｔｉ）とスパッタで形成された導電膜４１（Ｃｕ）とを積層した積層膜をレジスト膜４２をマスクとしてパターニングを行う。
レジスト膜４２と導電膜４１とは密着性が低いため、図９Ｂに示すように、導電膜４１のエッチングが下層絶縁層１５の開口部の側壁まで進行する。傾斜した開口部の側壁に形成されたスパッタ膜は密度が低いため、エッチングレートが高いという特性を有する。このため、例えば開口部とシールド部との間隔（クリアランス）がシュリンクにより減少した場合や、ホトリソ工程におけるリソグラフィの合わせずれが生じた場合、そして熱硬化工程により下層絶縁膜が熱収縮を生じ下層絶縁膜１５の開口部の上部が広がったとき等、レジストパターンと下層絶縁層１５の開口部の下層絶縁層１５の表面側の外周とが近接した場合には、下層絶縁層１５の開口部の側壁に形成された導電膜４１はエッチングレートが高いため、下層絶縁層１５の開口部の側壁の途中までエッチングされる。
続いて密着層４０のエッチングを行った場合、下層絶縁層１５の開口部の側壁までエッチングが進行した導電膜４１をマスクとして密着層４０のエッチングが行われる。密着層４０のエッチングは下層絶縁層１５の開口部の側壁から開始され、上記の通り傾斜した下層絶縁層１５の開口部の側壁に形成されたスパッタ膜は密度が低くエッチングレートが高いため、図９Ｃに示すように、開口部の底部に露出する電極パッド１３の近傍まで進行する。このため、下層絶縁層１５と導電膜４１との隙間に生じたスリットには、密着層４０のＴｉエッチング液が残存しやすくなる。
導電膜４１と下層絶縁層１５との間に残存した残存エッチング液ＲＥは、上層絶縁層２３の形成により、図９Ｄに示すように半導体装置内に残存することになる。このため、残存エッチング液ＲＥにより電極パッド１３と導電膜４１との間の密着層４０が徐々に浸食され、長期の使用において電極パッド１３と導電膜４１とが導通不良を起こすという不具合が生じる。
これに対し、本実施例の半導体装置１００の製造方法では、図１０Ａに示すように、メッキにより形成された導電部材２２の第１の導電部材２２ａが導電膜４１のマスクとして機能する。導電膜４１をシード層としてメッキにより導電部材２２の第１の導電部材２２ａを形成すると、下層絶縁層１５の開口部の側壁に形成された導電膜４１は導電部材２２の第１の導電部材２２ａに取り込まれる。導電部材２２の第１の導電部材２２ａに取り込まれた導電膜４１の密度はメッキ膜の密度となり、エッチングレートはスパッタで形成された導電膜４１の１／１０程度となる。このため、配線部２１の端部と下層絶縁層１５の開口部の下層絶縁層１５の表面側の外周とが近接した場合でも、導電部材２２の第１の導電部材２２ａはエッチングによるサイドエッチが生じず、図１０Ｂに示すように、スパッタで形成された導電膜４１のエッチングは下層絶縁層１５の表面で止まり、開口部の側壁まで進行しない。
図１０Ｃに示すように、密着層４０のエッチングは開口部表面の導電部材２２の第１の導電部材２２ａをマスクとして開始する。このため、密着層４０のエッチングは、開口部の側壁に形成されたエッチングレートの高い部分まで進行しない。図１０Ｄに示すように、下層絶縁層１５と導電部材２２の第１の導電部材２２ａとの間にスリットも生じないため、エッチング液の残存も生じず、長期の使用による導通不良等の不具合が生じない。
また、本実施例の半導体装置１００では、上層絶縁層２３の開口部ＡＰにより露出される領域を配線部２１としている。これにより、上層絶縁層２３に開口部ＡＰを形成する際に生じる開口不良を抑制することが可能となる。この開口不良の抑制効果について、以下に説明する。
上層絶縁層は、一般的に感光性の有機絶縁膜が用いられる。例えば、ネガ型の感光性有機絶縁膜を上層絶縁膜とし且つ上層絶縁層の開口部から露出される領域がスパッタ膜である場合、露出される領域が配線部である場合と比べて露光を行う上層絶縁膜の膜厚が厚くなるため長時間の露光が必要となる。そして、露光量が不足した場合には、露光後の現像で開口部の底面に有機絶縁膜の膜残りが生じる。
一方、ポジ型の感光性有機絶縁膜を上層絶縁層とし且つ上層絶縁層の開口部から露出される領域がスパッタ膜である場合、露出される領域が配線部である場合と比べて現像で除去する上層絶縁膜の膜厚が厚くなるため長時間の現像が必要となる。そして、現像時間が不足した場合には、開口部の底面に有機絶縁膜の膜残りが生じる。
これらの有機絶縁膜の膜残りは、上層絶縁層上に形成される外部接続端子とシールド部との電気的な接続を阻害し、半導体装置の動作に不具合を生じさせる。また、膜残りを生じさせないためには長時間の露光や現像時間が必要となるため、過度な露光量又は現像時間により開口部の寸法拡大や形状異常といった不具合が生じる。
これに対し、本実施例の半導体装置１００では、上層絶縁層２３の開口部ＡＰが露出する領域は配線部により構成されているため、過度な露光量や現像時間を必要としない。このため、有機絶縁膜の膜残りによる半導体装置の動作の不具合や開口部の寸法拡大や形状異常といった不具合が生じない。
なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、バリアメタル部２４がＴｉ／Ｃｕ／Ｎｉの積層膜からなる場合を例として説明したが、これに限られず、例えばＴｉ／Ｎｉ、ＴｉＷ／Ｃｕ／Ｎｉ、ＴｉＷ／Ｎｉ等の積層膜によりバリアメタル部２４を構成しても良い。すなわち、バリアメタル部２４は、ＴｉやＴｉＷからなる密着層とＮｉにより構成されていれば良い。
また、実施形態では感光性有機絶縁膜からなる場合を例として説明したが、これに限らず、たとえば非感光性有機絶縁膜により下層絶縁層１５及び上層絶縁層２３を形成しても良い。この場合は、エッチングにより開口部ＯＰ１及びＡＰ１が形成された後、熱硬化工程により開口部ＯＰ２及びＡＰ２が形成される。
１００ 半導体装置
１０ 半導体基板
１１ 層間絶縁膜
１２ 下層配線
１３ 電極パッド
１４ パッシベーション膜
１５ 下層絶縁層
１６ 再配線
１７ 密着層
１８ 導電層
１９ シールド
２０ シールド部
２１ 配線部
２２ 導電部材
２２ａ 第１の導電部材
２２ｂ 第２の導電部材
２３ 上層絶縁層
２４ バリアメタル部
２４ａ Ｔｉ層
２４ｂ Ｃｕ層
２４ｃ Ｎｉ層
２５ 外部接続端子
３１ 下層絶縁膜
３２ ＵＢＭ膜
３２ａ Ｔｉ層
３２ｂ Ｃｕ層
３３ レジストマスク
３４ レジストマスク
３５ 上層絶縁膜
３６ ＵＢＭ膜
３６ａ Ｔｉ層
３６ｂ Ｃｕ層
３７ レジストマスク
４０ 密着層
４１ 導電部材
４２ レジスト膜
ＯＰ，ＡＰ 開口部

Claims (20)

  1. 半導体基板の主面上に形成された下層絶縁層と、
    前記下層絶縁層の上面に接して形成された密着層と、
    前記密着層上に積層された第１の膜厚を有する第１の導電部材と、前記密着層上に前記第１の導電部材に接して積層されるとともに前記第１の膜厚より薄い第２の膜厚を有する第２の導電部材と、を含む導電部材と、
    を備えることを特徴とする半導体装置。
  2. 前記下層絶縁層は前記上面に対向する下面を電極の表面に接して形成され、前記電極の前記表面の一部を露出すると共に上面側の外周と前記下層絶縁層の前記下面側の内周と前記外周と前記内周とを接続するテーパ形状の側壁とからなる第１開口部を備え、
    前記密着層は、前記下層絶縁層の前記上面上と、前記第１開口部の側壁上と、前記第１開口部が露出する前記電極の表面と、に延在し、
    前記第１の導電部材は前記第１開口部を介して前記電極に接続され、平面視における前記第１導電部材の前記下層絶縁層の上面に対応する領域は前記第１開口部の前記外周を内包する、
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記導電部材上に形成され、前記第１の導電部材の表面の一部を露出する第２開口部を有する上層絶縁層と、
    前記上層絶縁層の表面上に形成されると共に前記第２開口部を介して前記第１の導電部材に接続される外部接続端子と、
    を備えることを特徴とする請求項１又は２に記載の半導体装置。
  4. 平面視において、前記外部接続端子の前記上層絶縁層の表面に対応する領域は、前記第１の導電部材の前記上層絶縁層の表面に対応する領域を内包することを特徴とする請求項３に記載の半導体装置。
  5. 前記導電部材は一方の前記第１の導電部材と、前記一方の第１の導電部材と離間した他方の前記第１の導電部材と、前記一方の前記第１の導電部材と前記他方の前記第１の導電部材とに接する前記第２の導電部材と、を備え、
    前記一方の前記第１の導電部材は、前記下層絶縁層の開口部を介して電極と接続され、
    前記他方の前記第１の導電部材は、外部接続端子に接続される、
    ことを特徴とする請求項１に記載の半導体装置。
  6. 前記外部接続端子は、バリアメタル部を介して前記第１の導電部材と接続されることを特徴とする請求項３乃至５のいずれか１項に記載の半導体装置。
  7. 前記密着層と前記第１の膜厚の導電層とを有すると共に前記下層絶縁層の上面上に形成された配線層を更に備え、
    前記第２の導電部材と前記第２の導電部材に対応する前記密着層とは、前記下層絶縁層の上面上に延在すると共に前記配線層の少なくとも２辺と所定の距離を離間して近接する、
    ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記第２の導電部材と前記第２の導電部材に対応する前記密着層とは、前記配線層と所定の距離を離間して前記配線層を囲む
    ことを特徴とする請求項７に記載の半導体装置。
  9. 前記導電部材は、前記外部接続端子を介して固定電位に接続されることを特徴とする請求項３乃至８のいずれか１項に記載の半導体装置。
  10. 前記第１の導電部材はメッキにより形成され、前記第２の導電部材はスパッタにより形成されることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
  11. 半導体基板の主面上に形成された下層絶縁層と、
    前記下層絶縁層上に形成され、第１の膜厚を有する配線層と、
    前記下層絶縁層上に前記配線層の少なくとも２辺と所定の距離を離間して近接し、且つ、前記第１の膜厚より薄い第２の膜厚を有するシールド部と、
    を備えることを特徴とする半導体装置。
  12. 前記シールド部は、所定の距離を離間して前記配線層の周囲を囲むことを特徴とする請求項１１に記載の半導体装置。
  13. 前記下層絶縁層と前記配線層と前記シールド部とを被覆する上層絶縁層と、
    前記上層絶縁層の表面上に形成され、且つ、前記シールド部に電気的に接続された一方の外部接続端子と前記配線層の一端に接続された他方の外部接続端子とを含む外部接続端子と、
    を備えることを特徴とする請求項１１又は１２に記載の半導体装置。
  14. 前記配線層の他端は、前記下層絶縁層の開口部を介して電極に接続されることを特徴とする請求項１３に記載の半導体装置。
  15. 前記下層絶縁層上に形成された前記第１の膜厚を有する配線部を更に備え、
    前記他方の外部接続端子は、前記配線部を露出する前記上層絶縁層の開口部を介して前記配線部と接続され、
    前記シールド部は、前記配線部に接続されると共に前記配線部を介して前記一方の外部接続端子に接続される、
    ことを特徴とする請求項１３又は１４に記載の半導体装置。
  16. 前記シールド部は、前記一方の外部接続端子を介して固定電位に接続されることを特徴とする請求項１３乃至１５のいずれか１項に記載の半導体装置。
  17. 電極が形成された半導体基板を準備する工程と、
    前記半導体基板の主面上に前記電極の表面の一部を露出する開口部を有する下層絶縁層を形成する第１の工程と、
    前記下層絶縁層の表面及び前記開口部から露出した前記電極の表面上に、密着層及びシード層からなるＵＢＭ膜を成膜する第２の工程と、
    前記下層絶縁層の前記開口部に対応する領域に第１の膜厚を有する第１の導電部材を形成する第３の工程と、
    前記シード層上のシールド部に対応する領域にレジストを形成する第４の工程と、
    前記レジスト及び前記第１の導電部材をマスクとして前記ＵＢＭ膜を除去し、バリアメタル部を形成する第５の工程と、
    を含むことを特徴とする半導体装置の製造方法。
  18. 前記第３の工程は、前記シールド部に対応する領域から所定の距離を離間した導電層を形成し、
    前記第５の工程は、前記レジストと前記第１の導電部材と前記導電層をマスクとして前記ＵＢＭ膜を除去する、
    ことを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 前記第２の工程では、スパッタ法により前記密着層と前記シード層とを積層することにより前記ＵＢＭ膜を成膜することを特徴とする請求項１７又は１８に記載の半導体装置の製造方法。
  20. 前記第５の工程では、ウェットエッチングにより前記シード層及び前記密着層を除去
    することを特徴とする請求項１７乃至１９のいずれか１項に記載の半導体装置の製造方法。
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