JP2008235573A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置10は、基板20と、複数の電極パッド24と、複数の第1開口部26aを有する表面保護膜26と、第2開口部30bを有する絶縁膜30と、電極パッド24から絶縁膜上に導出されている、柱状電極接続領域44aを有する配線44であって、柱状電極接続領域が第1開口部の真上に位置しており、かつ配線の柱状電極接続領域側の端縁が第1開口部の輪郭内に位置している配線を含む再配線層40と、柱状電極接続領域に底面50bの一部分である第1部分領域50baが接続されていて、電極パッドの真上に少なくとも底面の第1部分領域を位置させており、かつ第2部分領域50bbを絶縁膜とは非接触として設けられている柱状電極50とを具えている。
【選択図】図2
Description
1.半導体装置の構成例
図1及び図2を参照して、この例の半導体装置の実施形態につき説明する。
次に図3、図4及び図5を参照して、この例の半導体装置の製造方法につき説明する。
1.半導体装置の構成例
図6を参照して、この例の半導体装置の実施形態につき説明する。
次に図7、図8及び図9を参照して、この例の半導体装置の製造方法につき説明する。
1.半導体装置の構成例
図10を参照して、この例の半導体装置の実施形態につき説明する。
次に図11(A)、(B)及び(C)を参照して、この例の半導体装置の製造方法につき説明する。
11:部分領域
12:チップ領域
20:基板
20a:第1主表面
20b:第2主表面
22:酸化膜
24:電極パッド
26:表面保護膜
26a:第1開口部
30:(第1)絶縁膜
30a:第2開口部
30b、84b:柱状電極形成領域
40:再配線層
42:下地金属パターン
42X:下地金属膜
44:配線
44a:柱状電極接続領域
50:柱状電極
50a:頂面
50b:底面
50ba:第1部分領域
50bb:第2部分領域
52:柱状電極用下地金属パターン
52X:柱状電極用下地金属膜
60、64:封止部
62:第2絶縁膜
62a,84a:貫通孔
70:外部端子
82:第1感光性樹脂パターン
84:第2感光性樹脂パターン
Claims (7)
- 第1主表面、当該第1主表面と対向する第2主表面を有しており、複数の機能素子が作り込まれている基板と、
前記第1主表面上に設けられている酸化膜と、
前記酸化膜上に設けられており、複数の前記機能素子と電気的に接続されている複数の電極パッドと、
前記酸化膜上に設けられており、複数の前記電極パッドそれぞれの一部分を露出している複数の第1開口部を有する表面保護膜と、
前記表面保護膜上に設けられており、前記第1開口部から露出している前記電極パッドのさらに一部分を露出している第2開口部を有する絶縁膜と、
前記第2開口部から露出している前記電極パッドから前記絶縁膜上に導出されている、柱状電極接続領域を有する配線であって、当該柱状電極接続領域が前記第1開口部の真上に位置しており、かつ前記配線の前記柱状電極接続領域側の端縁が前記第1開口部の輪郭内に位置している前記配線を含む再配線層と、
前記配線の前記柱状電極接続領域に底面の一部分である第1部分領域が接続されている複数の柱状電極であって、前記電極パッドの真上に少なくとも前記底面の前記第1部分領域を位置させており、かつ残存部分である第2部分領域を前記絶縁膜とは非接触として設けられている前記柱状電極と、
複数の前記配線、複数の前記柱状電極の側面及び前記底面の前記第2部分領域、並びに前記絶縁膜を覆っており、かつ前記柱状電極の頂面を露出して設けられている封止部と、
複数の前記柱状電極の前記頂面に設けられている複数の外部端子と
を具えていることを特徴とする半導体装置。 - 第1主表面、当該第1主表面と対向する第2主表面を有しており、複数の機能素子が作り込まれている基板と、
前記第1主表面上に設けられている酸化膜と、
前記酸化膜上に設けられており、複数の前記機能素子と電気的に接続されている複数の電極パッドと、
前記酸化膜上に設けられており、複数の前記電極パッドそれぞれの一部分を露出している複数の第1開口部を有する表面保護膜と、
前記表面保護膜上に設けられており、前記第1開口部から露出している前記電極パッドのさらに一部分を露出している第2開口部を有している第1絶縁膜と、
前記第2開口部から露出している前記電極パッドから前記第1絶縁膜上に導出されている、柱状電極接続領域を有する配線であって、当該柱状電極接続領域が前記第1開口部の真上に位置している前記配線を含む再配線層と、
前記第1絶縁膜上に、前記配線の前記柱状電極接続領域を露出して設けられている第2絶縁膜と、
前記配線の前記柱状電極接続領域から前記第2絶縁膜にまたがる前記柱状電極形成領域に設けられている柱状電極用下地金属パターンと、
前記柱状電極用下地金属パターン上に設けられている柱状電極と、
前記第2絶縁膜、複数の前記柱状電極用下地金属パターン、及び複数の前記柱状電極の側面を覆っており、かつ複数の前記柱状電極の頂面を露出して設けられている封止部と、
複数の前記柱状電極の前記頂面に設けられている複数の外部端子と
を具えていることを特徴とする半導体装置。 - 前記第2絶縁膜は、前記第1絶縁膜上に設けられており、前記配線の前記柱状電極接続領域を露出させて柱状電極形成領域に設けられ、かつ当該柱状電極形成領域外の前記配線及び前記第1絶縁膜を露出して設けられていて、
前記柱状電極用下地金属パターンは、前記配線の前記柱状電極接続領域から前記第2絶縁膜にまたがる前記柱状電極形成領域を覆って設けられていて、
前記柱状電極は、前記柱状電極用下地金属パターン上である前記柱状電極形成領域に設けられていて、
前記封止部は、露出している複数の前記柱状電極用下地金属パターン及び複数の前記柱状電極の側面を覆っており、かつ複数の前記柱状電極の頂面を露出して設けられていることを特徴とする請求項2に記載の半導体装置。 - 前記配線の直下に、前記第2開口部から露出している前記電極パッドから導出されていて、前記配線と同一パターンである複数の下地金属パターンをさらに具えていることを特徴とする請求項1から3のいずれか一項に記載の半導体装置。
- 第1主表面、当該第1主表面と対向する第2主表面、当該第1主表面上に形成されている酸化膜を有しており、複数のチップ領域が画成されていて、当該チップ領域内に複数の機能素子が作り込まれている基板を準備する工程と、
前記チップ領域の前記酸化膜上に、複数の前記機能素子に電気的に接続される複数の電極パッドを形成する工程と、
複数の前記電極パッドが設けられている前記酸化膜上に、複数の前記電極パッドそれぞれの一部分を露出している複数の第1開口部を有する表面保護膜を形成する工程と、
前記表面保護膜上に、前記第1開口部から露出している前記電極パッドのさらに一部分を露出させる第2開口部を有する絶縁膜を形成する工程と、
前記第2開口部内を含む前記絶縁膜上全面に、下地金属膜を形成する工程と、
前記下地金属膜上に、当該下地金属膜の一部分を露出させるパターンを有する第1感光性樹脂パターンを用いて、柱状電極接続領域を有する配線であって、当該柱状電極接続領域を前記第1開口部の真上に位置させており、かつ前記配線の前記柱状電極接続領域側の端縁が前記第1開口部の輪郭内に位置している前記配線を形成する工程と、
前記配線の前記柱状電極接続領域から前記第1感光性樹脂パターンにまたがる柱状電極形成領域を露出するパターンを有する第2感光性樹脂パターンを形成する工程と、
前記柱状電極形成領域に、前記第2感光性樹脂パターンを用いて、前記配線の前記柱状電極接続領域に底面の一部分が接続されている複数の柱状電極であって、前記電極パッドの真上に少なくとも底面の一部分を位置させている複数の前記柱状電極を形成する工程と、
前記第1感光性樹脂パターン及び前記第2感光性樹脂パターンを除去する工程と、
前記配線から露出した前記下地金属膜を除去して、下地金属パターンを形成する工程と、
前記柱状電極の底面のうち前記柱状電極接続領域には非接続の残存部分を覆い、かつ複数の前記柱状電極の頂面を露出させて封止部を形成する工程と、
複数の前記柱状電極の露出した頂面上に、複数の外部端子をそれぞれ搭載する工程と、
複数の前記チップ領域間を切削して、半導体装置の個片化を行う工程と
を含むことを特徴とする半導体装置の製造方法。 - 第1主表面、当該第1主表面と対向する第2主表面、当該第1主表面上に形成されている酸化膜を有しており、複数のチップ領域が画成されていて、当該チップ領域内に複数の機能素子が作り込まれている基板を準備する工程と、
前記チップ領域の前記酸化膜上に、複数の前記機能素子に電気的に接続される複数の電極パッドを形成する工程と、
複数の前記電極パッドが設けられている前記酸化膜上に、複数の前記電極パッドそれぞれの一部分を露出している複数の第1開口部を有する表面保護膜を形成する工程と、
前記表面保護膜上に、前記第1開口部から露出している前記電極パッドのさらに一部分を露出させる第2開口部を有する第1絶縁膜を形成する工程と、
前記第2開口部内を含む前記第1絶縁膜上全面に、下地金属膜を形成する工程と、
前記下地金属膜上に、当該下地金属膜の一部分を露出させるパターンを有する第1感光性樹脂パターンを用いて、柱状電極接続領域を有する配線であって、当該柱状電極接続領域を前記第1開口部の真上に位置させてさせており、かつ前記配線の前記柱状電極接続領域側の端縁が前記第1開口部の輪郭内に位置している前記配線を形成する工程と、
前記第1感光性樹脂パターンを除去する工程と、
前記配線から露出した前記下地金属膜を除去して、下地金属パターンを形成する工程と、
前記配線の前記柱状電極接続領域を露出させて、前記配線、前記下地金属パターン及び前記第1絶縁膜を覆う第2絶縁膜を形成する工程と、
前記配線の露出した前記柱状電極接続領域を含む前記第2絶縁膜上全面に、柱状電極用下地金属膜を形成する工程と、
前記配線の前記柱状電極接続領域から前記第2絶縁膜にまたがる柱状電極形成領域を露出するパターンを有する第2感光性樹脂パターンを形成する工程と、
前記柱状電極形成領域に、前記第2感光性樹脂パターンを用いて、前記配線の前記柱状電極接続領域に底面の一部分が接続されている複数の柱状電極であって、前記電極パッドの真上に少なくとも底面の一部分を位置させている複数の前記柱状電極を形成する工程と、
前記第2感光性樹脂パターン及び前記柱状電極から露出した前記柱状電極用下地金属膜を除去して、柱状電極用下地金属パターンを形成する工程と、
前記第2絶縁膜、複数の前記柱状電極用下地金属パターン及び複数の前記柱状電極の側面を覆い、かつ複数の前記柱状電極の頂面を露出させて封止部を形成する工程と、
複数の前記柱状電極の露出した頂面上に、複数の外部端子をそれぞれ搭載する工程と、
複数の前記チップ領域間を切削して、半導体装置の個片化を行う工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記第2絶縁膜を形成する工程は、前記第1絶縁膜上である前記柱状電極形成領域に、前記配線の前記柱状電極接続領域を露出させて形成する工程であり、
前記柱状電極用下地金属パターンを形成する工程は、前記配線の前記柱状電極接続領域から前記第2絶縁膜にまたがる前記柱状電極形成領域を覆って形成する工程であり、
前記柱状電極を形成する工程は、前記第2感光性樹脂パターンを用いて、前記柱状電極用下地金属パターン上である前記柱状電極形成領域に形成する工程であり、
前記封止部を形成する工程は、露出している前記柱状電極用下地金属パターン及び複数の前記柱状電極の側面を覆い、かつ前記柱状電極の頂面を露出させて形成する工程である
ことを特徴とする請求項6に記載の半導体装置の製造方法。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010062176A (ja) * | 2008-09-01 | 2010-03-18 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
JP2010192747A (ja) * | 2009-02-19 | 2010-09-02 | Seiko Instruments Inc | 半導体装置 |
KR20130107819A (ko) * | 2012-03-23 | 2013-10-02 | 삼성전자주식회사 | 인쇄회로기판 및 그 제조방법 |
US9653406B2 (en) | 2015-04-16 | 2017-05-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Conductive traces in semiconductor devices and methods of forming same |
Families Citing this family (1)
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1187558A (ja) * | 1997-09-11 | 1999-03-30 | Oki Electric Ind Co Ltd | 外部接続端子付半導体素子 |
JP2003158217A (ja) * | 2001-11-26 | 2003-05-30 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
JP2004095836A (ja) * | 2002-08-30 | 2004-03-25 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
JP2004165234A (ja) * | 2002-11-11 | 2004-06-10 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1187558A (ja) * | 1997-09-11 | 1999-03-30 | Oki Electric Ind Co Ltd | 外部接続端子付半導体素子 |
JP2003158217A (ja) * | 2001-11-26 | 2003-05-30 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
JP2004095836A (ja) * | 2002-08-30 | 2004-03-25 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
JP2004165234A (ja) * | 2002-11-11 | 2004-06-10 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010062176A (ja) * | 2008-09-01 | 2010-03-18 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
JP2010192747A (ja) * | 2009-02-19 | 2010-09-02 | Seiko Instruments Inc | 半導体装置 |
TWI501364B (zh) * | 2009-02-19 | 2015-09-21 | Seiko Instr Inc | 半導體裝置 |
KR20130107819A (ko) * | 2012-03-23 | 2013-10-02 | 삼성전자주식회사 | 인쇄회로기판 및 그 제조방법 |
KR101920434B1 (ko) * | 2012-03-23 | 2018-11-20 | 삼성전자주식회사 | 인쇄회로기판 및 그 제조방법 |
US9653406B2 (en) | 2015-04-16 | 2017-05-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Conductive traces in semiconductor devices and methods of forming same |
KR101779673B1 (ko) * | 2015-04-16 | 2017-09-18 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스에서의 도전성 트레이스 및 그 형성 방법 |
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