KR102542573B1 - 재배선 기판, 이의 제조 방법, 및 이를 포함하는 반도체 패키지 - Google Patents

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Abstract

제 1 도전 패턴을 형성하는 것, 상기 제 1 도전 패턴 상에 상기 제 1 도전 패턴을 노출시키는 제 1 관통 홀을 갖는 제 1 감광성 막을 형성하는 것, 상기 제 1 관통 홀 내에 제 1 비아를 형성하는 것, 상기 제 1 감광성 막을 제거하는 것, 상기 제 1 도전 패턴 및 상기 제 1 비아를 매립하는 제 1 절연층을 형성하는 것, 상기 제 1 절연층은 상기 제 1 비아의 상면을 노출하고, 및 상기 제 1 비아의 상면 상에 제 2 도전 패턴을 형성하는 것을 포함하는 재배선 기판의 제조 방법을 제공한다.

Description

재배선 기판, 이의 제조 방법, 및 이를 포함하는 반도체 패키지{A REDISTRIBUTION SUBSTRATE, A METHOD FOR MANUFACTURING THE SAME, AND A SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 발명은 재배선 기판, 이의 제조 방법, 및 이를 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄 회로 기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다.
한편, 반도체 칩이 고집적화됨에 따라 반도체 칩의 크기는 점차 줄어들고 있다. 그러나 반도체 칩이 작아짐에 따라, 원하는 수의 배선의 형성이 어려워지고 있다. 이러한 추세에 대응하여, 웨이퍼 레벨 패키지(Wafer Level Package) 및 패널 레벨 패키지(Panel Level Package)가 제공되고 있다.
본 발명이 해결하고자 하는 과제는 집적도가 향상된 재배선 기판, 이의 제조 방법, 및 이를 포함하는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 재배선 기판, 이의 제조 방법, 및 이를 포함하는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 재배선 기판의 제조 방법은 제 1 도전 패턴을 형성하는 것, 상기 제 1 도전 패턴 상에 상기 제 1 도전 패턴을 노출시키는 제 1 관통 홀을 갖는 제 1 감광성 막을 형성하는 것, 상기 제 1 관통 홀 내에 제 1 비아를 형성하는 것, 상기 제 1 감광성 막을 제거하는 것, 상기 제 1 도전 패턴 및 상기 제 1 비아를 매립하는 제 1 절연층을 형성하는 것, 상기 제 1 절연층은 상기 제 1 비아의 상면을 노출하고, 및 상기 제 1 비아의 상면 상에 제 2 도전 패턴을 형성하는 것을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 재배선 기판은 제 1 도전 패턴, 상기 제 1 도전 패턴의 상면에 연결되는 제 1 비아, 상기 제 1 비아 상의 제 2 도전 패턴, 상기 제 2 도전 패턴은 상기 제 1 비아와 연결되는 패드 및 상기 패드와 이격되어 배치되는 배선들을 포함하고, 상기 패드의 상면에 연결되는 제 2 비아, 및 상기 제 2 비아 상의 언더 범프 패드를 포함할 수 있다. 상기 제 1 비아의 측면과 상기 상기 제1 도전 패턴의 상면 사이의 각은 상기 제 2 비아와 상기 제 2 패드의 상면 사이의 각보다 클 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 절연막 내에 수직으로 이격되어 배치되는 제 1 도전 패턴 및 제 2 도전 패턴, 상기 제 1 도전 패턴과 상기 제 2 도전 패턴을 연결하는 제 1 비아들, 상기 제 2 도전 패턴 상에 배치되는 제 2 비아들, 상기 절연막 상에서 상기 제 2 비아들에 연결되는 언더 범프 패드들, 및 상기 언더 범프 패드들에 실장되는 반도체 칩을 포함할 수 있다. 상기 제 1 비아들은 폭이 일정한 기둥 형상을 가질 수 있다. 상기 제 2 비아들은 상기 제 2 도전 패턴의 상기 패드로부터 멀어질수록 폭이 증가하는 테이퍼진(tapered) 형상을 가질 수 있다.
본 발명의 실시예들에 따른 재배선 기판은 패드들이 좁은 폭을 갖기 때문에 그들 사이의 간격이 넓을 수 있으며, 이에 따라 패드들 사이에 많은 수의 배선이 배치될 수 있다. 즉, 재배선 기판은 재배선을 위한 배선의 밀도가 높을 수 있으며, 동일한 수의 배선을 형성하기 위하여 필요한 재배선 기판의 면적이 작을 수 있다. 이에 따라, 소형화된 반도체 패키지를 제공할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 작은 폭을 갖는 비아들을 형성할 수 있으며, 이에 따라 비아들 상에 형성되는 패드들의 폭 또한 작을 수 있다. 즉, 작은 크기의 패드들을 형성하기 용이할 수 있다. 이에 따라, 패드들 사이의 간격이 넓을 수 있으며, 패드들 사이에 많은 수의 배선들을 형성할 수 있다. 즉, 직접도가 높고 소형화된 반도체 패키지를 형성할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 도 1의 A영역을 확대 도시한 도면이다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6은 도 5의 B영역을 확대 도시한 도면이다.
도 7 내지 도 17은 본 발명의 실시예들에 따른 재배선 기판의 제조
도면들 참조하여 본 발명의 개념에 따른 재배선 기판 및 반도체 패키지를 설명한다. 도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2는 도 1의 A영역을 확대 도시한 도면이다.
도 1을 참조하여, 본 발명의 실시예들에 따른 반도체 패키지(10)는 재배선 기판(400), 반도체 칩(500) 및 몰딩층(600)을 포함할 수 있다.
재배선 기판(400)은 반도체 칩(500)의 하면과 몰딩층(600)의 하면 상에 제공될 수 있다. 재배선 기판(400)의 두께는 반도체 칩(500)의 두께보다 작을 수 있다. 재배선 기판(400)은 적어도 하나의 배선층을 포함할 수 있다. 배선층은 복수 개로 제공될 수 있다. 실시예에서, 재배선 기판(400)은 제 1 배선층(200) 및 제 2 배선층(300)을 포함할 수 있다. 이하, 도 1과 도 2를 함께 참조하여 재배선 기판(400)에 대해 상세히 설명한다.
도 1 및 도 2를 참조하여, 지지 기판(100)이 제공될 수 있다. 지지 기판(100)은 실리콘 기판 또는 절연 기판을 포함할 수 있다. 지지 기판(100)은 필요에 따라 제공되지 않을 수 있다.
지지 기판(100) 상에 제 1 배선층(200)이 제공될 수 있다. 제 1 배선층(200)은 제 1 도전 패턴(210), 제 1 비아들(220) 및 제 1 절연층(230)을 포함할 수 있다.
지지 기판(100) 상에 제 1 도전 패턴(210)이 제공될 수 있다. 제 1 도전 패턴(210)은 제 1 패드들(212) 및 제 1 배선들(214)을 포함할 수 있다. 여기서, 제 1 배선들(214)은 지지 기판(100)의 상면과 평행한 방향으로 연장되어 전기 회로를 구성하는 구성 요소로 정의되고, 제 1 패드들(212)은 제 1 배선들(214)보다 넓은 폭을 갖도록 형성되어 제 1 배선들(214) 및 제 1 비아들(220)이 접속되는 구성 요소로 정의될 수 있다. 제 1 배선들(214)은 제 1 패드들(212)의 사이 또는 제 1 패드들(212)의 일측에 위치할 수 있다. 제 1 배선들(214)은 제 1 패드들(212)과 전기적으로 연결될 수 있다. 이하에서, 전기적으로 연결된다는 것은 직접 또는 간접적으로 연결되는 것을 포함할 수 있다. 제 1 도전 패턴(210)은 도전성 물질을 포함할 수 있다. 예를 들면, 제 1 도전 패턴(210)은 구리(Cu), 구리 합금 또는 알루미늄(Al)을 포함할 수 있다.
제 1 도전 패턴(210)과 지지 기판(100) 사이에 제 1 시드막(216)이 제공될 수 있다. 제 1 시드막(216)은 구리(Cu)를 포함할 수 있다. 제 1 시드막(216)은 약 5Å 내지 50Å의 두께를 가질 수 있다.
제 1 도전 패턴(210) 상에 제 1 비아들(220)이 배치될 수 있다. 일 예로, 제 1 비아들(220)은 제 1 패드들(212)의 적어도 하나의 상면 상에 배치될 수 있다. 여기서, 제 1 비아들(220)은 제 1 배선층(200) 내의 제 1 도전 패턴(210)과 제 2 배선층(300)의 후술되는 제 2 도전 패턴(310)을 수직으로 연결하는 구성 요소로 정의될 수 있다. 제 1 비아들(220)의 측면(220a)과 제 1 패드들(212)의 상면 사이의 제 1 각(AG1)은 약 90도일 수 있다. 제 1 비아들(220)의 측면(220a)은 제 1 도전 패턴(210)의 상면에 실질적으로 수직할 수 있다. 제 1 비아들(220)은 폭(W1)이 일정한 기둥 형상을 가질 수 있다. 제 1 비아들(220)의 폭(W1)은 2um 내지 8um일 수 있다. 바람직하게는, 제 1 비아들(220)의 폭(W1)은 5um일 수 있다. 제 1 비아들(220)은 제 1 패드들(212)을 통해 제 1 배선들(214)에 전기적으로 연결될 수 있다. 제 1 비아들(220)은 도전성 물질을 포함할 수 있다. 예를 들면, 제 1 비아들(220)은 구리(Cu), 구리 합금 또는 알루미늄(Al)을 포함할 수 있다.
제 1 비아들(220)과 제 1 도전 패턴(210) 사이에 제 2 시드막(222)이 제공될 수 있다. 제 2 시드막(222)은 제 1 비아들(220)의 하면(220b)과 접하되, 제 1 비아들(220)의 측면(220a)을 덮지 않을 수 있다. 제 2 시드막(222)은 구리(Cu)를 포함할 수 있다. 제 2 시드막(222)은 약 5Å 내지 50 Å의 두께를 가질 수 있다.
지지 기판(100) 상에 제 1 절연층(230)이 제공될 수 있다. 제 1 절연층(230)은 제 1 도전 패턴(210)을 덮고, 제 1 비아들(220)을 둘러쌀 수 있다. 제 1 절연층(230)은 제 1 비아들(220)의 측면(220a) 및 제 2 시드막(222)의 측면과 접할 수 있다. 제 1 절연층(230)의 상면은 제 1 비아들(220)의 상면(220c)과 공면(coplanar)을 이룰 수 있다. 제 1 절연층(230)은 경화성 물질을 포함할 수 있다. 이에 따라, 제 1 절연층(230)은 열 또는 광에 의해 경화될 수 있다. 경화성 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물과 같은 무기 물질 및/또는 폴리아미드 계열의 고분자 물질을 포함하나, 이에 한정되지 않는다. 예를 들면, 경화성 물질은 감광성 폴리이미드(photosensitive polyimide; PSPI), 폴리벤조옥사졸(polybenzoxazole; PBO), 페놀계 폴리머(phenolic polymer), 벤조사이클로부텐인계(benzocyclobutene; BCB) 폴리머, 및 에폭시계 폴리머 중 적어도 하나를 포함할 수 있다.
제 2 배선층(300)은 제 1 배선층(200) 상에 제공될 수 있다. 제 2 배선층(300)은 제 2 도전 패턴(310), 제 2 비아(320) 및 제 2 절연층(330)를 포함할 수 있다.
제 1 배선층(200) 상에 제 2 도전 패턴(310)이 제공될 수 있다. 제 2 도전 패턴(310)은 제 2 패드들(312) 및 제 2 배선들(314)을 포함할 수 있다. 여기서, 제 2 배선들(314)은 제 1 배선층(200)의 상면과 평행한 방향으로 연장되어 전기 회로를 구성하는 구성 요소로 정의되고, 제 2 패드들(312)은 제 2 배선들(314)보다 넓은 폭으로 형성되어 제 2 배선들(314) 및 제 2 비아들(320)이 접속되는 구성 요소로 정의될 수 있다. 제 2 패드들(312) 중 일부는 제 1 비아들(220) 상에 배치되어, 제 1 비아들(220)에 접속될 수 있다. 제 2 패드들(312)의 폭(W2)은 제 1 비아들(220)의 폭(W1)보다 클 수 있다. 예를 들어, 제 2 패드들(312)의 폭(W2)은 제 1 비아들(220)의 폭(W1)의 1배 내지 2배일 수 있다. 제 2 패드들(312)의 폭(W2)은 2um 내지 15um일 수 있다. 바람직하게는, 제 2 패드들(312)의 폭(W2)은 10um 이내일 수 있다. 제 2 패드들(312)은 제 1 비아들(220)의 측면(220a) 상으로 돌출될 수 있다. 일 예로, 제 2 패드들(312)과 제 1 비아들(220)은 T자 형상의 단면을 구성할 수 있다. 또는, 제 2 패드들(312)과 제 1 비아들(220)은 볼트(blot) 형상을 구성할 수 있다. 제 2 패드들(312)은 제 1 비아들(220)을 통해 제 1 패드들(212)과 전기적으로 연결될 수 있다. 제 2 배선들(314)은 제 1 절연층(230) 상에 배치될 수 있다. 평면적 관점에서, 제 2 배선들(314)은 제 2 패드들(312)의 사이 또는 제 2 패드들(312)의 일측에 위치할 수 있다. 이때, 제 2 패드들(312) 사이에 배치되는 제 2 배선들(314)의 수는 8개 내지 15개일 수 있다. 바람직하게는, 제 2 패드들(312) 사이에 11개의 제 2 배선들(314)이 제공될 수 있다. 제 2 배선들(314)의 폭(LW)은 1 내지 3um일 수 있다. 바람직하게는, 제 2 패드들(312) 사이에서 제 2 배선들(314)의 폭(LW)은 2um일 수 있다. 제 2 배선들(314)은 1um 내지 3um의 간격(LG)으로 이격될 수 있다. 바람직하게는, 제 2 배선들(314)은 2um의 간격(LG)으로 이격될 수 있다. 제 2 배선들(314)은 재배선 역할을 할 수 있다. 제 2 배선들(314)은 제 2 패드들(312)과 전기적으로 연결될 수 있다. 제 2 도전 패턴(310)은 도전성 물질을 포함할 수 있다. 예를 들면, 제 2 도전 패턴(310)은 구리(Cu), 구리 합금 또는 알루미늄(Al)을 포함할 수 있다.
제 2 도전 패턴(310)과 제 1 절연층(230) 사이 및 제 2 도전 패턴(310)과 제 1 비아(220) 사이에 제 3 시드막(316)이 제공될 수 있다. 즉, 제 3 시드막(316)은 제 2 도전 패턴(310)의 하면 상에 제공될 수 있다. 제 3 시드막(316)은 구리(Cu)를 포함할 수 있다. 제 3 시드막(316)은 약 5Å 내지 50Å의 두께를 가질 수 있다.
제 2 도전 패턴(310) 상에 제 2 비아들(320)이 배치될 수 있다. 제 2 비아들(320)은 제 2 패드들(312)의 상면 상에 각각 배치될 수 있다. 여기서, 제 2 비아들(320)은 제 2 배선층(300) 내의 제 2 도전 패턴(310)과 후술되는 언더 범프 패드들(340)을 수직으로 연결하는 구성 요소로 정의될 수 있다. 제 2 비아들(320)의 측면(320a)과 제 2 패드들(312)의 상면 사이의 제 2 각(AG2)은 제 1 비아들(220)의 측면(220a)과 제 1 패드들(212)의 상면 사이의 제 1 각(AG1)보다 작을 수 있다. 일 예로, 제 2 각(AG2)은 90도보다 작은 예각일 수 있다. 제 2 비아들(320)의 측면(320a)은 제 2 도전 패턴(310)의 상면에 경사질 수 있다. 상세하게는, 제 2 비아들(320)은 제 2 도전 패턴(310)으로부터 멀어질수록 큰 폭을 갖는 테이퍼진(tapered) 형상을 가질 수 있다. 제 2 비아들(320)의 상면(320c)의 폭(W3b)은 제 2 비아들(320)의 하면(320b)의 폭(W3a)의 2배 내지 4배일 수 있다. 제 2 비아들(320)의 하면(320b)의 폭(W3a)은 제 1 비아들(220)의 폭(W1)과 같거나 클 수 있다. 제 2 비아들(320)의 하면(320b)의 폭(W3a)은 2um 내지 8um일 수 있다. 바람직하게는, 제 2 비아들(320)의 하면(230b)의 폭(W3a)은 5um일 수 있다. 제 2 비아들(320)은 제 2 패드들(312)을 통해 제 2 배선들(314)에 전기적으로 연결될 수 있다. 제 2 비아들(320)은 도전성 물질을 포함할 수 있다.
제 1 배선층(200) 상에 제 2 절연층(330)이 제공될 수 있다. 제 2 절연층(330)은 제 2 도전 패턴(310)을 덮고, 제 2 비아들(320)을 둘러쌀 수 있다. 제 2 절연층(330)은 제 2 도전 패턴(310)의 측면과 접할 수 있다. 제 2 비아들(320)의 상면(320c)은 제 2 절연층(330)의 상면보다 높은 레벨에 위치할 수 있다. 제 2 절연층(330)은 경화성 물질을 포함할 수 있다. 경화성 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물과 같은 무기 물질 및/또는 폴리아미드 계열의 고분자 물질을 포함하나, 이에 한정되지 않는다.
제 2 비아들(320)의 상면(320c) 상에 언더 범프 패드들(340)이 배치될 수 있다. 언더 범프 패드들(340)는 제 2 비아들(320)보다 넓은 폭으로 형성되어 제 2 비아들(320) 및 반도체 칩(500)의 후술되는 연결 단자들(510)이 접속되는 구성 요소로 정의될 수 있다. 언더 범프 패드들(340)의 폭(W4)은 제 2 패드들(312)의 폭보다 클 수 있다. 언더 범프 패드들(340)의 폭(W4)은 제 2 비아들(320)의 상면(320c)의 폭(W3b)보다 클 수 있다. 언더 범프 패드들(340)의 폭(W4)은 제 2 비아들(320)의 상면(320c)의 폭(W3b)의 1.5배 내지 3배일 수 있다. 언더 범프 패드들(340)은 제 2 비아들(320)과 일체로 제공될 수 있다. 예를 들어, 언더 범프 패드들(340)은 제 2 비아들(320)과 동일한 물질을 포함할 수 있다. 언더 범프 패드들(340)은 도전성 물질을 포함할 수 있다.
제 1 도전 패턴(210)은 제 1 절연층(230) 내에서 제 1 절연층(230)의 상면과 평행한 방향으로 연장되는 회로들(예를 들어, 제 1 배선들(214) 및 제 1 패드들(212))을 포함하고, 제 2 도전 패턴(310)은 제 2 절연층(330) 내에서 제 2 절연층(330)의 상면과 평행한 방향으로 연장되는 회로들(예를 들어, 제 2 배선들(314) 및 제 2 패드들(312))을 포함할 수 있다. 제 1 비아들(220)은 제 1 도전 패턴(210)과 제 2 도전 패턴(310)을 상하로 연결하고, 제 2 도전 패턴(310)과 언더 범프 패드들(340)을 상하로 연결할 수 있다.
본 발명에 따르면, 제 1 비아들(220)이 일정한 폭(W1)의 기둥 형상을 갖기 때문에 그의 상면의 폭이 작을 수 있으며, 제 1 비아들(220) 상의 제 2 패드들(312) 또한 좁은 폭을 갖도록 형성하기 용이할 수 있다. 더하여, 테이퍼진 형상의 제 2 비아(320)를 사이에 두고 언더 범프 패드(340) 및 제 2 패드(312)가 수직으로 이격되어 배치될 수 있다. 이때, 언더 범프 패드들(340)의 폭(W4)이 제 2 패드들(312)에 폭(W2)보다 크기 때문에, 언더 범프 패드들(340) 사이의 간격은 제 2 패드들(312) 사이의 간격보다 좁을 수 있다. 제 2 패드들(312)이 범프 패드들(340)과 동일한 피치(pitch)를 갖도록 배치되는 경우, 범프 패드들(340)보다 좁은 폭을 갖는 제 2 패드들(312)은 그들 사이의 간격이 넓을 수 있으며, 제 2 패드들(312) 사이에 많은 수의 제 2 배선들(314)이 배치될 수 있다. 즉, 재배선 기판(400)은 재배선을 위한 제 2 배선들(314)의 밀도가 높을 수 있으며, 동일한 수의 배선들(일 예로, 제 2 배선들(314))을 형성하기 위하여 필요한 재배선 기판(400)의 면적이 작을 수 있다.
제 2 비아들(320)과 제 2 도전 패턴(310) 사이에 제 4 시드막(322)이 제공될 수 있다. 제 4 시드막(322)은 제 2 비아들(320)의 하면(320b)으로부터 제 2 비아들(320)의 측면(320a)을 따라 제 2 절연층(330)과 언더 범프 패드들(340) 사이로 연장될 수 있다. 즉, 제 4 시드막(322)은 제 2 비아들(320) 및 언더 범프 패드들(340)과 제 2 절연층(330)을 이격시킬 수 있다. 이상과 같이, 본 발명에 따른 재배선 기판(400)이 제공될 수 있다.
도 1을 다시 참조하여, 반도체 칩(500)은 재배선 기판(400)의 상면 상에 위치될 수 있다. 재배선 기판(400)을 향하는 반도체 칩(500)의 하면은 활성면일 수 있다. 반도체 칩(500)은 실리콘(Si)을 포함할 수 있다. 반도체 칩(500)은 재배선 기판(400)에 플립 칩(flip chip) 방식으로 실장될 수 있다. 일 예로, 반도체 칩(500)은 그의 하면 상에 제공된 연결 단자들(510)을 가질 수 있다. 연결 단자들(510)은 재배선 기판(400)의 언더 범프 패드들(340)에 접속될 수 있다. 연결 단자들(510)은 솔더 볼 또는 솔더 범프를 포함할 수 있다. 반도체 칩(500)은 재배선 기판(400)의 언더 범프 패드들(340) 및 제 2 비아들(320)을 통해 제 2 배선들(314)과 전기적으로 연결될 수 있다. 재배선 기판(400)은 제 2 배선들(314)을 이용하여 반도체 칩(500)을 재배선할 수 있다.
몰딩층(600)은 재배선 기판(400) 상에 제공될 수 있다. 몰딩층(600)은 재배선 기판(400)의 상면 상에서 반도체 칩(500)을 덮을 수 있다. 예를 들어, 몰딩층(600)은 반도체 칩(500)의 상면 및 측면을 덮을 수 있다. 몰딩층(600)은 반도체 칩(500)과 재배선 기판(400) 사이의 공간을 채울 수 있다. 몰딩층(600)은 에폭시계 폴리머와 같은 절연 물질을 포함할 수 있다. 이와는 다르게, 반도체 칩(500)과 재배선 기판(400) 사이의 공간은 언더필(under fill) 부재로 채워질 수 있다.
본 발명에 따르면, 반도체 패키지(10)는 배선의 밀도가 높은 재배선 기판(400)을 포함할 수 있다. 이에 따라, 직접도가 향상되고 크기가 소형화된 반도체 패키지(10)가 제공될 수 있다.
다른 실시예들에 따르면, 재배선 기판(400)은 제 1 배선층(200) 아래에 외부 접속을 위한 외부 단자들(730)이 제공될 수 있다. 도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 3을 참조하여, 재배선 기판(400)의 하면 상에 지지 기판(100, 도 1 참조)이 아닌 보호층(700)이 제공될 수 있다. 보호층(700)은 에폭시(epoxy)계 폴리머와 같은 절연성 폴리머, ABF(Ajinomoto Build-up Film), 유기물질 또는 무기물질을 포함할 수 있다. 외부 단자들(730)이 보호층(700)의 하면 상에 배치될 수 있다. 외부 단자들(730)은 보호층(700)을 관통하여 제 1 도전 패턴(210)과 접속되는 외부 패드들(710) 상에 배치될 수 있다. 외부 단자들(730)은 외부 패드들(710)을 통해 재배선 기판(400)의 제 1 패드들(212)과 전기적으로 연결될 수 있다. 외부 패드들(710)과 보호층(700) 사이에 배리어 금속막(720)이 제공될 수 있다. 일 예로, 보호층(700)은 제 1 패드들(212)을 노출시키는 리세스를 갖고, 배리어 금속막(720)은 상기 리세스의 바닥면 및 내벽을 덮을 수 있다. 외부 패드들(710)은 상기 리세스를 채우도록 배리어 금속막(720) 상에 배치될 수 있다. 외부 단자들(730)은 솔더 볼 또는 솔더 범프를 포함할 수 있다. 외부 패드들(710)은 구리(Cu)와 같은 금속을 포함할 수 있다. 배리어 금속막(720)은 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, 및 WN 중 적어도 하나를 포함할 수 있다. 배리어 금속막(720)은 약 5Å 내지 50 Å의 두께를 가질 수 있다.
다른 실시예들에 따르면, 재배선 기판(400)은 둘 이상의 배선층들을 포함할 수 있다. 도 4는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4를 참조하여, 재배선 기판(400)은 제 1 배선층(200)과 제 2 배선층(300) 사이에 제공되는 제 3 배선층(800)을 더 포함할 수 있다. 제 3 배선층(800)은 제 3 도전 패턴(810), 제 3 비아들(820) 및 제 3 절연층(830)을 포함할 수 있다.
제 1 배선층(200) 상에 제 3 도전 패턴(810)이 제공될 수 있다. 제 3 도전 패턴(810)은 제 3 패드들(812) 및 제 3 배선들(814)을 포함할 수 있다. 제 3 패드들(812)의 일부는 제 1 비아들(220) 상에 배치되어, 제 1 비아들(220)에 접속될 수 있다. 제 3 패드들(812)의 폭은 제 1 비아들(220)의 폭보다 클 수 있다. 제 3 배선들(814)은 제 3 패드들(812)의 사이 또는 제 3 패드들(812)의 일측에 위치할 수 있다. 제 3 배선들(814)은 재배선 역할을 할 수 있다.
제 3 도전 패턴(810)과 제 1 절연층(230) 사이 및 제 3 도전 패턴(810)과 제 1 비아(220) 사이에 제 5 시드막(816)이 제공될 수 있다. 즉, 제 5 시드막(816)은 제 2 도전 패턴(310)의 하면 상에 제공될 수 있다.
제 3 도전 패턴(810) 상에 제 3 비아들(820)이 배치될 수 있다. 일 예로, 제 3 비아들(820)은 제 3 패드들(812)의 적어도 하나의 상면 상에 배치될 수 있다. 제 3 패드들(812) 상의 제 3 비아들(820)은 제 2 패드들(312)에 접속될 수 있다. 제 3 비아들(812)은 제 1 비아들(220)과 동일한 형상을 가질 수 있다. 일 예로, 제 3 비아들(820)의 측면은 제 3 도전 패턴(810)의 상면에 수직할 수 있다. 제 3 비아들(820)은 폭이 일정한 기둥 형상을 가질 수 있다. 제 3 비아들(820)의 폭은 2um 내지 8um일 수 있다. 제 3 비아들(820)과 제 3 도전 패턴(810) 사이에 제 6 시드막(822)이 제공될 수 있다. 제 6 시드막(822)은 제 3 비아들(820)의 하면과 접하되, 제 3 비아들(820)의 측면을 덮지 않을 수 있다.
제 1 배선층(200) 상에 제 3 절연층(830)이 제공될 수 있다. 제 3 절연층(830)은 제 3 도전 패턴(810)을 덮고, 제 3 비아들(820)을 둘러쌀 수 있다. 제 3 절연층(830)의 상면은 제 3 비아들(820)의 상면(320c)과 공면(coplanar)을 이룰 수 있다. 제 3 절연층(830)은 제 3 비아들(820)의 측면 및 제 6 시드막(822)의 측면과 접할 수 있다. 제 3 절연층(830)은 제 2 배선층(300)의 하면과 접할 수 있다.
도 4에서 3개의 배선층들(200, 300, 800)을 포함하는 재배선 기판(400)을 개시하였으나, 본 발명이 이에 한정되는 것은 아니다. 재배선 기판은 셋 이상의 복수의 배선층들을 포함할 수 있다.
본 발명에 따르면, 제 1 비아들(220) 및 제 3 비아들(820)이 일정한 폭의 기둥 형상을 갖기 때문에 그의 상면의 폭이 작을 수 있으며, 제 1 비아들(220) 상의 제 3 패드들(812) 및 제 3 비아들(820) 상의 제 2 패드들(312)이 좁은 폭을 갖도록 형성하기 용이할 수 있다. 좁은 폭을 갖는 제 2 패드들(312) 및 제 3 패드들(812)은 그들 사이의 간격이 넓을 수 있으며, 제 2 패드들(312) 및 제 3 패드들(812) 사이에 많은 수의 제 2 배선들(314) 및 제 3 배선들(814)이 배치될 수 있다. 즉, 재배선 기판(400)은 재배선을 위한 배선들(314, 814)의 밀도가 높을 수 있으며, 동일한 수의 배선들(314, 814)을 형성하기 위하여 필요한 재배선 기판(400)의 면적이 작을 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 6은 도 5의 B영역을 확대 도시한 도면이다. 설명의 편의를 위하여, 도 5 및 도 6에서 반도체 패키지의 일부 구성은 생략되어 있다. 이하 앞서 설명한 바와 중복되는 내용은 설명의 편의를 위하여 생략한다.
도 5 및 도 6을 참조하여, 본 발명의 실시예들에 따른 반도체 패키지(20)는 재배선 기판(400), 반도체 칩(500) 및 몰딩층(600)을 포함할 수 있다.
재배선 기판(400)은 반도체 칩(500)의 하면과 몰딩층(600)의 하면 상에 제공될 수 있다. 재배선 기판(400)은 제 1 배선층(200) 및 제 2 배선층(300)을 포함할 수 있다.
제 1 배선층(200)은 지지 기판(100) 상에 제공될 수 있다. 제 1 배선층(200)은 제 1 도전 패턴(210), 제 1 비아들(220) 및 제 1 절연층(230)을 포함할 수 있다.
지지 기판(100) 상에 제 1 도전 패턴(210)이 제공될 수 있다. 제 1 도전 패턴(210)은 제 1 패드들(212) 및 제 1 배선들(214)을 포함할 수 있다. 제 1 배선들(214)은 제 1 패드들(212)의 사이 또는 제 1 패드들(212)의 일측에 위치할 수 있다. 제 1 도전 패턴(210)과 지지 기판(100) 사이에 제 1 시드막(216)이 제공될 수 있다.
제 1 도전 패턴(210) 상에 제 1 비아들(220)이 배치될 수 있다. 일 예로, 제 1 비아들(220)은 제 1 패드들(212)의 적어도 하나의 상면 상에 배치될 수 있다. 제 1 비아들(220)의 측면(220a)은 제 1 도전 패턴(210)의 상면에 수직할 수 있다. 제 1 비아들(220)은 폭(W1)이 일정한 기둥 형상을 가질 수 있다. 제 1 비아들(220)은 도전성 물질을 포함할 수 있다. 제 1 비아들(220)과 제 1 도전 패턴(210) 사이에 제 2 시드막(222)이 제공될 수 있다. 제 2 시드막(222)은 제 1 비아들(220)의 하면(220b)과 접하되, 제 1 비아들(220)의 측면(220a)을 덮지 않을 수 있다.
지지 기판(100) 상에 제 1 절연층(230)이 제공될 수 있다. 제 1 절연층(230)은 제 1 도전 패턴(210)을 덮고, 제 1 비아들(220)을 둘러쌀 수 있다. 제 1 절연층(230)의 상면은 제 1 비아(220)의 상면(220c)과 공면(coplanar)을 이룰 수 있다. 제 1 절연층(230)은 제 1 비아들(220)의 측면(220a) 및 제 2 시드막(222)의 측면과 접할 수 있다.
제 2 배선층(300)은 제 1 배선층(200) 상에 제공될 수 있다. 제 2 배선층(300)은 제 2 도전 패턴(310), 제 2 비아들(320) 및 제 2 절연층(330)를 포함할 수 있다.
제 1 배선층(200) 상에 제 2 도전 패턴(310)이 제공될 수 있다. 제 2 도전 패턴(310)은 제 2 패드들(312) 및 제 2 배선들(314)을 포함할 수 있다. 제 2 패드들(312)의 일부는 제 1 비아들(220) 상에 배치되어, 제 1 비아들(220)에 접속될 수 있다. 제 2 패드들(312)의 폭(W2)은 제 1 비아들(220)의 폭(W1)보다 클 수 있다. 제 2 배선들(314)은 제 2 패드들(312)의 사이 또는 제 2 패드들(312)의 일측에 위치할 수 있다. 제 2 배선들(314)은 재배선 역할을 할 수 있다.
제 2 도전 패턴(310)과 제 1 절연층(230) 사이 및 제 2 도전 패턴(310)과 제 1 비아(220) 사이에 제 3 시드막(316)이 제공될 수 있다. 즉, 제 3 시드막(316)은 제 2 도전 패턴(310)의 하면 상에 제공될 수 있다.
제 2 도전 패턴(310) 상에 제 2 비아들(320)이 배치될 수 있다. 일 예로, 제 2 비아들(320)은 제 2 패드들(312)의 적어도 하나의 상면 상에 배치될 수 있다. 제 2 비아들(320)의 측면(320a)은 제 2 도전 패턴(310)의 상면에 수직할 수 있다. 제 2 비아들(320)은 폭(W3)이 일정한 기둥 형상을 가질 수 있다. 제 2 비아들(320)의 폭(W3)은 2um 내지 8um일 수 있다. 바람직하게는, 제 2 비아들(320)의 폭(W3)은 5um일 수 있다.
제 2 비아들(320)과 제 2 도전 패턴(310) 사이에 제 4 시드막(322)이 제공될 수 있다. 제 4 시드막(322)은 제 2 비아들(320)의 하면(320b)과 접하되, 제 2 비아들(320)의 측면(320a)을 덮지 않을 수 있다.
제 1 배선층(200) 상에 제 2 절연층(330)이 제공될 수 있다. 제 2 절연층(330)은 제 2 도전 패턴(310)을 덮고, 제 2 비아들(320)을 둘러쌀 수 있다. 제 2 절연층(330)의 상면은 제 2 비아들(320)의 상면(320c)과 공면(coplanar)을 이룰 수 있다. 제 2 절연층(330)은 제 2 비아들(320)의 측면(320a) 및 제 4 시드막(322)의 측면과 접할 수 있다.
제 2 절연층(330) 상에 언더 범프 패드들(340)이 배치될 수 있다. 언더 범프 패드들(340)은 제 2 비아들(320)의 상면(320c) 및 제 2 절연층(330)의 상면과 접할 수 있다. 언더 범프 패드들(340)의 폭(W4)은 제 2 비아들(320)의 폭(W3)보다 클 수 있다. 예를 들어, 언더 범프 패드들(340)의 폭(W4)은 제 2 비아들(320)의 폭(W3)의 1배 내지 2배일 수 있다.
도 7 내지 도 17은 본 발명의 실시예들에 따른 재배선 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 7을 참조하여, 지지 기판(100) 상에 제 1 도전 패턴(210)이 형성될 수 있다. 예를 들어, 지지 기판(100) 상에 제 1 시드막(216)을 형성한 후, 제 1 시드막(216) 상에 리세스들을 갖는 식각 마스크가 형성될 수 있다. 상기 리세스들은 제 1 도전 패턴(210)이 형성되는 영역을 정의할 수 있다. 도금 공정 등을 통해 상기 리세스들 내에 도전 물질을 채워 제 1 도전 패턴(210)이 형성될 수 있다. 이후, 상기 식각 마스크와 제 1 시드막(216)의 일부가 제거될 수 있다. 제 1 시드막(216)은 지지 기판(100)과 제 1 도전 패턴(210) 사이에 잔여할 수 있다. 또는, 지지 기판(100) 상에 도전 물질을 증착한 후, 상기 도전 물질을 패터닝하여 제 1 도전 패턴(210)이 형성될 수 있다. 제 1 도전 패턴(210)은 제 1 패드들(212) 및 제 1 배선들(214)을 포함할 수 있다.
도 8을 참조하여, 지지 기판(100) 상에 제 2 시드막(222)이 형성될 수 있다. 제 2 시드막(222)은 지지 기판(100)의 상면, 제 1 도전 패턴(210)의 측면 및 제 1 도전 패턴(210)의 상면을 따라 형성될 수 있다.
지지 기판(100) 상에 제 1 감광성 막(PS1)이 형성될 수 있다. 예를 들어, 지지 기판(100), 제 1 도전 패턴(210) 및 제 2 시드막(222) 상에 감광성 하드마스크 물질을 도포하여 제 1 감광성 막(PS1)이 형성될 수 있다. 감광성 하드마스크 물질은 레진, 감광 물질, 가교제, 및 용제를 포함할 수 있다.
이후, 제 1 감광성 막(PS1)에 제 1 관통 홀들(TH1)이 형성될 수 있다. 예를 들어, 제 1 감광성 막(PS1) 중 노광된 부분은 현상액에 의해 용해되고, 노광되지 않은 부분은 현상액에 의해 용해되지 않을 수 있다. 제 1 관통 홀들(TH1)은 제 1 감광성 막(PS1)을 관통하여 제 2 시드막(222)의 상면을 노출할 수 있다. 제 1 관통 홀들(TH1)은 제 1 패드들(212) 상에 형성될 수 있다. 제 1 관통 홀들(TH1)은 폭(HW1)이 일정한 기둥 형상으로 형성될 수 있다. 제 1 관통 홀들(TH1)의 폭(HW1)은 2um 내지 8um로 형성될 수 있다.
도 9를 참조하여, 제 1 도전 패턴(210) 상에 제 1 비아들(220)이 형성될 수 있다. 제 1 비아들(220)은 제 1 관통 홀들(TH1) 내에 도전 물질을 채워 형성될 수 있다. 예를 들어, 제 1 감광성 막(PS1)에 의해 노출된 제 2 시드막(222)을 시드로 이용하여 도금 공정이 수행될 수 있다. 상기 도금 공정에 의해 제 1 관통 홀들(TH1) 내에 상기 도전 물질이 채워질 수 있다. 상기 도금 공정은 상기 도전물질이 제 1 감광성 막(PS1) 상으로 돌출되기 전까지 수행될 수 있다. 제 1 관통 홀들(TH1)의 형상에 따라, 제 1 비아들(220)은 폭이 일정한 기둥 형상으로 형성될 수 있다.
비아를 형성하기 위하여 하드 마스크를 이용하는 경우, 도전 패턴 상에 형성된 하드 마스크를 식각하여 비아가 형성되는 관통 홀이 형성될 수 있다. 이때, 상기 하드 마스크의 식각 공정 중 상기 하드 마스크의 상부가 함께 손실될 수 있으며, 상기 관통 홀은 그의 하부보다 상부가 넓은 폭을 갖도록 형성된다. 이에 따라, 상기 관통 홀의 하부가 도전 패턴과 비아의 접촉을 위한 최소한의 폭을 갖도록 형성되더라도, 관통 홀의 상부는 하부보다 넓도록 형성된다.
반면 본 발명에 따르면, 제 1 관통 홀들(TH1)이 형성하기 위한 공정은 제 1 감광성 막(PS1)에 대한 노광 공정을 포함할 수 있다. 이때, 상기 노광 공정을 통해 제 1 감광성 막(PS1)의 일부의 물성을 변화시켜, 제 1 관통 홀들(TH1)이 형성되는 영역이 정의될 수 있으며, 상기 정의된 영역을 제외한 제 1 감광성 막(PS1)에 대한 과식각이 일어나지 않을 수 있다. 이에 따라, 제 1 관통 홀들(TH1)은 수직으로 곧은 형상(일 예로, 폭이 일정한 기둥 형상)을 갖도록 형성될 수 있으며, 제 1 관통 홀들(TH1)은 제 1 도전 패턴(210)과 제 1 비아들(220)의 접촉을 위한 최소한의 폭을 갖도록 형성되기 용이할 수 있다. 더하여, 본 발명은 노광 공정이 수행되는 제 1 감광성 막(PS1)을 도금 공정을 위한 몰드로 이용함으로써, 작은 폭을 갖는 제 1 관통 홀들(TH1)을 형성하기 용이할 수 있다.
도 10을 참조하여, 제 1 감광성 막(PS1)이 제거될 수 있다. 일 예로, 제 1 감광성 막(PS1)은 식각되어 제거되거나, 용해될 수 있다.
이후, 제 2 시드막(222)의 일부가 제거될 수 있다. 예를 들어, 지지 기판(100)의 상면, 제 1 도전 패턴(210)의 측면 및 제 1 도전 패턴(210)의 상면 상으로 노출되는 제 2 시드막(222)의 일부가 제거될 수 있다. 제 2 시드막(222)은 제 1 패드들(212)과 제 1 비아들(220) 사이에 잔여할 수 있다.
도 11을 참조하여, 지지 기판(100) 상에 제 1 절연층(230)이 형성될 수 있다. 예를 들어, 지지 기판(100), 제 1 도전 패턴(210) 및 제 1 비아들(220) 상에 봉지재를 도포 또는 증착하여 제 1 절연층(230)이 형성될 수 있다. 제 1 절연층(230)은 PECVD(Plasma Enhanced CVD), HDPCVD(High Density Plasma CVD), APCVD(Atmospheric Pressure CVD), 스핀 코팅(spin coating) 등을 이용하여 형성될 수 있다. 제 1 절연층(230)은 제 1 도전 패턴(210) 및 제 1 비아들(220)을 매립할 수 있다. 필요에 따라, 제 1 절연층(230)에 경화 공정이 수행될 수 있다.
도 12를 참조하여, 제 1 절연층(230) 상에 연마(grinding) 공정이 수행될 수 있다. 상기 연마 공정은 제 1 비아들(220)의 상면이 제 1 절연층(230)의 상면 상으로 노출될 때까지 수행될 수 있다. 상기 연마 공정이 수행된 후, 상기 제 1 절연층(230)의 상면과 상기 제 1 비아들(220)의 상면은 공면(coplanar)을 이룰 수 있다. 상기와 같은 공정을 수행하여 지지 기판(100) 상에 제 1 배선층(200)이 형성될 수 있다.
도 13을 참조하여, 제 1 배선층(200) 상에 제 2 도전 패턴(310)이 형성될 수 있다. 예를 들어, 제 1 절연층(230) 상에 제 3 시드막(316)이 형성될 수 있다. 제 3 시드막(316)은 제 1 절연층(230)을 덮을 수 있다.
제 3 시드막(316) 상에 마스크 패턴(MP)이 형성될 수 있다. 마스크 패턴(MP)은 제 1 비아들(220)을 노출하는 제 1 홀(H1) 및 제 1 홀(H1)과 이격되는 제 2 홀(H2)을 가질 수 있다. 제 1 홀(H1)은 제 2 패드들(312)이 형성되는 영역을 정의하고, 제 2 홀(H2)은 제 2 배선들(314)이 형성되는 영역을 정의할 수 있다. 제 1 홀(H1)의 평면 형상은 제 1 비아들(220)의 평면 형상과 동일하거나, 더 클 수 있다. 제 1 홀(H1)의 폭은 제 1 관통 홀들(TH1, 도 9 참조)의 폭의 1배 내지 2배일 수 있다. 제 1 홀(H1)의 폭은 2um 내지 15um일 수 있다. 제 2 홀(H2)은 제 1 홀(H1) 사이에 형성될 수 있다. 제 2 홀(H2)은 1um 내지 3um의 폭을 갖고, 1um 내지 3um의 간격으로 이격될 수 있다.
도금 공정 등을 통해 제 2 관통 홀(TH2) 및 제 3 관통 홀(TH3) 내에 도전 물질을 채워 제 2 도전 패턴(310)이 형성될 수 있다. 제 1 홀(H1)의 형상에 따라 제 2 패드들(312)은 2um 내지 15um의 폭을 갖도록 형성될 수 있다. 또는, 제 1 절연층(230) 상에 도전 물질을 증착한 후, 상기 도전 물질을 패터닝하여 제 2 도전 패턴(310)이 형성될 수 있다. 제 2 도전 패턴(310)은 제 2 패드들(312) 및 제 2 배선들(314)을 포함할 수 있다. 제 2 패드들(312)은 제 1 비아(220) 상에 형성될 수 있고, 제 2 배선들(314)은 제 2 패드들(312) 사이에 형성될 수 있다.
제 2 패드들(312)은 제 1 비아들(220)의 폭과 같거나 넓은 폭을 갖도록 형성될 수 있다. 본 발명에 따르면, 제 1 비아들(220)은 상부와 하부의 폭이 동일한 제 1 관통 홀들(TH1) 내에 형성될 수 있으며, 상부의 폭이 작은 제 1 비아들(220)을 형성하기 용이할 수 있다. 이에 따라, 제 1 비아들(220) 상에 형성되는 제 2 패드들(312)의 폭 또한 작을 수 있다. 또한, 제 1 비아들(220)을 형성한 후 제 2 패드들(312)을 별도로 형성함으로써, 작은 크기의 제 2 패드들(312)을 형성하기 용이할 수 있다. 이에 따라, 제 2 패드들(312) 사이의 간격이 넓을 수 있으며, 제 2 패드들(312) 사이에 많은 수의 제 2 배선들(314)이 제공될 수 있다. 즉, 직접도가 높고 소형화된 반도체 패키지를 형성할 수 있다.
반면, 제 1 비아들(220)이 하부보다 넓은 상부를 갖도록 형성되는 경우, 제 2 패드들(312)의 폭이 증가하여 제 2 패드들(312) 사이의 간격이 좁을 수 있으며, 제 2 패드들(312) 사이에 적은 수의 제 2 배선들(314)이 형성될 수 있다.
도 14를 참조하여, 마스크 패턴(MP)이 제거되고, 제 3 시드막(316)의 일부가 제거될 수 있다. 제 3 시드막(316)은 제 1 비아들(220)과 제 2 패드들(312) 사이, 및 제 1 절연층(230)과 제 2 배선들(314) 사이에 잔여할 수 있다.
제 1 배선층(200) 상에 제 2 절연층(330)이 형성될 수 있다. 예를 들어, 제 1 절연층(230) 및 제 2 도전 패턴(310) 상에 봉지재를 도포 또는 증착하여 제 2 절연층(330)이 형성될 수 있다. 제 2 절연층(330)은 PECVD(Plasma Enhanced CVD), HDPCVD(High Density Plasma CVD), APCVD(Atmospheric Pressure CVD), 스핀 코팅(spin coating) 등을 이용하여 형성될 수 있다. 제 2 절연층(330)은 제 2 도전 패턴(310)을 매립할 수 있다. 필요에 따라, 제 2 절연층(330)에 경화 공정이 수행될 수 있다.
도 15를 참조하여, 제 2 절연층(330)에 제 2 관통 홀들(TH2)이 형성될 수 있다. 예를 들어, 제 2 절연층(330) 상에 식각 공정을 수행하여 제 2 관통 홀들(TH2)이 형성될 수 있다. 이때, 상기 식각 공정에 의해 제 2 절연층(330)의 상부가 과식각될 수 있으며, 이에 따라 제 2 관통 홀들(TH2)은 제 2 도전 패턴(310)으로부터 멀어질수록 넓은 폭을 갖는 테이퍼진(tapered) 형상을 가질 수 있다. 제 2 관통 홀들(TH2)은 제 2 절연층(330)을 관통하여 제 2 패드들(312)의 상면을 노출할 수 있다. 제 2 관통 홀들(TH2)의 최상단의 폭은 제 2 관통 홀들(TH2)의 최하단의 폭의 2배 내지 4배일 수 있다. 제 2 관통 홀들(TH2)의 최하단의 폭은 제 1 관통 홀들(TH1)의 폭과 같거나 클 수 있다. 제 2 관통 홀들(TH2)의 최하단의 폭은 2um 내지 8um일 수 있다. 제 2 관통 홀들(TH2)은 제 2 비아들(320)이 형성되는 영역을 정의할 수 있다.
도 16을 참조하여, 제 2 절연층(330) 상에 제 4 시드막(322)이 형성될 수 있다. 제 4 시드막(322)은 제 2 절연층(330)의 상면, 제 2 관통 홀들(TH2)의 바닥면 및 제 2 관통 홀들(TH2)의 내측면을 따라 형성될 수 있다.
제 2 절연층(330) 상에 제 2 감광성 막(PS2)이 형성될 수 있다. 예를 들어, 제 4 시드막(322) 상에 감광성 하드마스크 물질을 도포하여 제 2 감광성 막(PS2)이 형성될 수 있다. 이후, 제 2 감광성 막(PS2)에 제 3 관통 홀들(TH3)이 형성될 수 있다. 제 3 관통 홀들(TH3)은 제 2 관통 홀들(TH2) 상에 형성될 수 있다. 즉, 제 2 감광성 막(PS2)의 제 3 관통 홀들(TH3)은 제 2 절연층(330)의 제 2 관통 홀들(TH2)과 연통될 수 있다. 제 3 관통 홀들(TH3)은 제 4 시드막(322)의 상면을 노출할 수 있다. 제 3 관통 홀들(TH3)은 언더 범프 패드들(340)이 형성되는 영역을 정의할 수 있다. 제 3 관통 홀들(TH3)의 평면 형상은 제 2 관통 홀들(TH2)의 평면 형상과 동일하거나, 더 클 수 있다. 제 3 관통 홀들(TH3)의 폭은 제 2 관통 홀들(TH2)의 폭의 1배 내지 2배일 수 있다.
도 17을 참조하여, 제 2 패드들(312) 상에 제 2 비아들(320) 및 언더 범프 패드들(340)이 형성될 수 있다. 제 2 비아들(320)은 제 2 관통 홀들(TH2) 내에 도전 물질을 채워 형성될 수 있다. 예를 들어, 제 2 관통 홀들(TH2)에 의해 노출된 제 4 시드막(322)을 시드로 이용하여, 제 2 관통 홀들(TH2) 내에 상기 도전 물질을 채우는 도금 공정이 수행될 수 있다. 제 2 관통 홀들(TH2)의 형상에 따라, 제 2 비아들(320)은 제 2 도전 패턴(310)으로부터 멀어질수록 폭이 증가하는 테이퍼진 형상으로 형성될 수 있다. 언더 범프 패드들(340)은 제 3 관통 홀들(TH3) 내에 도전 물질을 채워 형성될 수 있다. 예를 들어, 제 3 관통 홀들(TH3)에 의해 노출된 제 2 비아들(320)을 시드로 이용하여, 제 3 관통 홀들(TH3) 내에 상기 도전 물질 도금 공정이 수행될 수 있다. 제 2 비아들(320)을 형성하는 공정과 언더 범프 패드들(340)을 형성하는 공정을 나누어 설명하였으나, 제 2 비아들(320)을 형성하는 공정과 언더 범프 패드들(340)을 형성하는 공정은 연속적으로 수행될 수 있으며, 제 2 비아들(320)과 언더 범프 패드들(340)은 일체로 형성될 수 있다. 다른 실시예들에 따르면, 제 2 비아들(320)이 형성된 후, 별도의 공정을 통해 언더 범프 패드들(340)이 형성될 수 있다. 상기와 같은 공정을 수행하여 제 1 배선층(200) 상에 제 2 배선층(300)이 형성될 수 있다.
이후, 제 2 감광성 막(PS2)이 제거되어 재배선 기판(400)이 제조될 수 있다.
도 1을 다시 참조하여, 재배선 기판(400) 상에 반도체 칩(500)이 실장될 수 있다. 일 예로, 반도체 칩(500)은 플립 칩(flip chip) 방식으로 재배선 기판(400)의 언더 범프 패드들(340)에 접속될 수 있다.
재배선 기판(400) 상에 몰딩층(600)이 형성될 수 있다. 예를 들어, 절연 물질이 반도체 칩(500)을 덮도록 재배선 기판(400) 상에 공급될 수 있다. 상기와 같은 공정을 통해 도 1의 반도체 패키지(10)가 제조될 수 있다.
다른 실시예들에 따르면, 도 1의 반도체 패키지(10)에 외부 단자들(730)을 형성하기 위한 공정이 더 수행될 수 있다. 도 3을 참조하여, 지지 기판(100)이 제거되어 재배선 기판(400)의 하면이 노출될 수 있다. 재배선 기판(400) 아래에 보호층(700)이 형성될 수 있다. 예를 들어, 에폭시(epoxy)계 폴리머와 같은 절연성 폴리머, ABF(Ajinomoto Build-up Film), 유기물질 또는 무기물질을 재배선 기판(400)의 하면 상에 공급하여 보호층(700)이 형성될 수 있다. 이후, 보호층(700)에 제 1 패드들(212)을 노출시키는 그루브들을 형성한 후, 상기 그루브들 내에 도전물질을 채워 배리어 금속막(720) 및 외부 패드들(710)이 형성될 수 있다. 외부 패드들(710) 상에 솔더 볼 또는 솔더 범프와 같은 외부 단자들(730)을 제공하여 도 3의 반도체 패키지가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 패키지 100: 지지 기판
200: 제 1 배선층 210: 제 1 도전 패턴
220: 제 1 비아 230: 제 1 절연층
300: 제 2 배선층 310: 제 2 도전 패턴
320: 제 2 비아 330: 제 2 절연층
340: 언더 범프 패드 400: 재배선 기판
500: 반도체 칩 600: 몰딩층

Claims (20)

  1. 제 1 도전 패턴을 형성하는 것;
    상기 제 1 도전 패턴 상에 상기 제 1 도전 패턴을 노출시키는 제 1 관통 홀을 갖는 제 1 감광성 막을 형성하는 것;
    상기 제 1 관통 홀 내에 제 1 비아를 형성하는 것;
    상기 제 1 감광성 막을 제거하는 것;
    상기 제 1 도전 패턴 및 상기 제 1 비아를 매립하는 제 1 절연층을 형성하는 것, 상기 제 1 절연층은 상기 제 1 비아의 상면을 노출하고;
    상기 제 1 비아의 상기 상면 상에 제 2 도전 패턴을 형성하는 것;
    제 2 도전 패턴을 덮는 제 2 절연층을 형성하는 것;
    상기 제 2 절연층을 식각하여 상기 제 2 도전 패턴을 노출시키는 제 2 관통 홀을 형성하는 것; 및
    상기 제 2 관통 홀을 채우는 제 2 비아 및 상기 제 2 비아 상의 언더 범프 패드를 형성하는 것을 포함하되,
    상기 제 1 절연층의 상면은 상기 제 1 비아의 상기 상면과 공면을 이루고,
    상기 제 1 비아의 측면과 상기 제1 도전 패턴의 상면 사이의 각은 상기 제 2 비아의 측면과 상기 제 2 도전 패턴의 상면 사이의 각보다 큰 재배선 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 감광성 막의 상기 제 1 관통 홀은 폭이 일정한 기둥 형상을 갖는 재배선 기판의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 감광성 막을 형성하기 전에 상기 제 1 도전 패턴을 덮는 제 1 시드막을 형성하는 것을 더 포함하되,
    상기 제 1 비아를 형성하는 것은 상기 제 1 시드막을 시드로 상기 제 1 관통 홀 내에 도전 물질을 채우는 것을 포함하는 재배선 기판의 제조 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 2 관통 홀은 상기 제 2 도전 패턴으로부터 멀어질수록 폭이 증가하는 테이퍼진(tapered) 형상을 갖는 재배선 기판의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 비아 및 상기 언더 범프 패드를 형성하는 것은:
    상기 제 2 절연층 및 상기 제 2 관통 홀의 바닥면과 내벽을 덮는 제 2 시드막을 형성하는 것;
    상기 제 2 절연층 상에 상기 제 2 관통 홀을 노출시키는 제 3 관통 홀을 갖는 제 2 감광성 막을 형성하는 것; 및
    상기 제 2 시드막을 시드로 상기 제 3 관통 홀 내에 도전 물질을 채우는 것을 포함하는 재배선 기판의 제조 방법.
  7. 제 1 도전 패턴;
    상기 제 1 도전 패턴의 상면에 연결되는 제 1 비아;
    상기 제 1 도전 패턴을 덮고, 상기 제 1 비아를 둘러싸는 제 1 절연층, 상기 제 1 절연층의 상면은 상기 제 1 비아의 상면과 공면을 이루고;
    상기 제 1 비아 상의 제 2 도전 패턴, 상기 제 2 도전 패턴은 상기 제 1 비아와 연결되는 패드 및 상기 패드와 이격되어 배치되는 배선들을 포함하고;
    상기 제 1 비아와 상기 제 2 도전 패턴의 상기 패드 사이에 제공되는 제 3 시드막;
    상기 패드의 상면에 연결되는 제 2 비아; 및
    상기 제 2 비아 상의 언더 범프 패드를 포함하되,
    상기 제 1 비아의 측면과 상기 제1 도전 패턴의 상기 상면 사이의 각은 상기 제 2 비아의 측면과 상기 제 2 도전 패턴의 상기 패드의 상기 상면 사이의 각보다 큰 재배선 기판.
  8. 제 7 항에 있어서,
    상기 제 1 비아와 상기 제 1 도전 패턴 사이에 제공되는 제 1 시드막; 및
    상기 제 2 비아와 상기 제 2 도전 패턴의 상기 패드 사이에 제공되는 제 2 시드막을 더 포함하는 재배선 기판.
  9. 제 7 항에 있어서,
    상기 제 1 절연층은 상기 제 1 비아의 측면과 직접적으로 접하는 재배선 기판.
  10. 제 7 항에 있어서,
    상기 제 2 도전 패턴을 덮고, 상기 제 2 비아를 둘러싸는 제 2 절연층을 더 포함하되,
    상기 제 2 시드막은 상기 제 2 절연층과 상기 제 2 비아 사이 및 상기 제 2 절연층과 상기 언더 범프 패드 사이로 연장되는 재배선 기판.
  11. 제 7 항에 있어서,
    상기 제 1 비아의 측면은 상기 제 1 도전 패턴의 상면에 수직하고,
    상기 제 2 비아의 측면은 상기 제 2 패드의 상면에 경사진 재배선 기판.
  12. 삭제
  13. 제 7 항에 있어서,
    상기 제 1 비아는 폭이 일정한 기둥 형상을 갖고,
    상기 제 2 비아는 상기 제 2 도전 패턴의 상기 패드로부터 멀어질수록 폭이 증가하는 테이퍼진(tapered) 형상을 갖는 재배선 기판.
  14. 제 7 항에 있어서,
    상기 제 1 비아의 상면의 폭은 상기 제 2 비아의 하면의 폭과 같거나 작은 재배선 기판.
  15. 절연막 내에 수직으로 이격되어 배치되는 제 1 도전 패턴 및 제 2 도전 패턴;
    상기 제 1 도전 패턴과 상기 제 2 도전 패턴을 연결하는 제 1 비아들;
    상기 제 2 도전 패턴 상에 배치되는 제 2 비아들;
    상기 제 1 비아들과 상기 제 2 도전 패턴 사이에 제공되는 제 1 시드막;
    상기 절연막 상에서 상기 제 2 비아들에 연결되는 언더 범프 패드들; 및
    상기 언더 범프 패드들에 실장되는 반도체 칩을 포함하되,
    상기 제 1 비아들은 폭이 일정한 기둥 형상을 갖고,
    상기 제 2 비아들은 상기 제 2 도전 패턴으로부터 멀어질수록 폭이 증가하는 테이퍼진(tapered) 형상을 갖고,
    상기 절연막은:
    상기 제 1 도전 패턴 및 상기 제 1 비아들을 매립하는 제 1 절연막; 및
    상기 제 2 도전 패턴 및 상기 제 2 비아들을 매립하는 제 2 절연막을 포함하고,
    상기 제 1 절연막은 상기 제 1 비아들의 상면들과 공면을 이루는 상면을 갖는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제 2 도전 패턴은:
    상기 제 1 비아들 및 상기 제 2 비아들 중 적어도 하나가 접속되는 패드들; 및
    상기 패드들 사이에 배치되는 배선들을 포함하는 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 패드들 사이의 간격은 언더 범프 패드들 사이의 간격보다 넓은 반도체 패키지.
  18. 제 16 항에 있어서,
    상기 제 2 비아들과 상기 언더 범프 패드들은 직접적으로 접하여 일체를 이루는 반도체 패키지.
  19. 제 15 항에 있어서,
    상기 절연막은 상기 제 1 비아들의 측면과 접하고,
    상기 절연막은 제 2 시드막에 의해 상기 제 2 비아들의 측면과 이격되는 반도체 패키지.
  20. 제 15 항에 있어서,
    상기 제 1 비아들의 상면의 폭은 상기 제 2 비아들의 하면의 폭과 같거나 작은 반도체 패키지.

KR1020180109695A 2018-09-13 2018-09-13 재배선 기판, 이의 제조 방법, 및 이를 포함하는 반도체 패키지 KR102542573B1 (ko)

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