KR20190017266A - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR20190017266A
KR20190017266A KR1020170101832A KR20170101832A KR20190017266A KR 20190017266 A KR20190017266 A KR 20190017266A KR 1020170101832 A KR1020170101832 A KR 1020170101832A KR 20170101832 A KR20170101832 A KR 20170101832A KR 20190017266 A KR20190017266 A KR 20190017266A
Authority
KR
South Korea
Prior art keywords
pattern
layer
insulation
insulating
semiconductor chip
Prior art date
Application number
KR1020170101832A
Other languages
English (en)
Other versions
KR102440119B1 (ko
Inventor
석경림
이석현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170101832A priority Critical patent/KR102440119B1/ko
Priority to US16/010,872 priority patent/US10522471B2/en
Priority to SG10201806580YA priority patent/SG10201806580YA/en
Priority to JP2018149127A priority patent/JP7204371B2/ja
Priority to CN201810902543.0A priority patent/CN109390296B/zh
Publication of KR20190017266A publication Critical patent/KR20190017266A/ko
Priority to US16/696,759 priority patent/US10964643B2/en
Application granted granted Critical
Publication of KR102440119B1 publication Critical patent/KR102440119B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/2105—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/215—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명은 반도체 패키지 및 그 제조 방법이 제공된다. 반도체 패키지는 제1 절연 패턴, 제1 절연층, 및 재배선 패턴을 포함하는 재배선층; 및 상기 재배선층 상에 배치되고, 칩 패드를 갖는 반도체칩을 포함할 수 있다. 상기 제1 절연 패턴은 폴리머 및 제1 무기 필러를 포함할 수 있다. 상기 제1 절연층은 상기 제1 절연 패턴 상에 제공될 수 있다. 상기 재배선 패턴은 상기 제1 절연 패턴 및 상기 제1 절연층을 관통하며, 상기 칩 패드와 접속할 수 있다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method of fabricating the same}
본 발명은 반도체 패키지, 보다 구체적으로 재배선층을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 및 내구성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성 및 내구성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다. 본 발명의 개념에 따른 반도체 패키지는 제1 절연 패턴, 제1 절연층, 및 재배선 패턴을 포함하는 재배선층; 및 상기 재배선층 상에 배치되고, 칩 패드를 갖는 반도체칩을 포함할 수 있다. 상기 제1 절연 패턴은 폴리머 및 제1 무기 필러를 포함할 수 있다. 상기 제1 절연층은 상기 제1 절연 패턴 상에 제공될 수 있다. 상기 재배선 패턴은 상기 제1 절연 패턴 및 상기 제1 절연층을 관통하며, 상기 칩 패드와 접속할 수 있다.
본 발명의 개념에 따른 반도체 패키지의 제조 방법은 반도체칩 상에 폴리머 및 무기 필러를 포함하는 제1 절연 패턴을 형성하는 것; 상기 제1 절연 패턴 상에 제1 절연층을 형성하는 것; 상기 제1 절연 패턴 및 상기 제1 절연층 내에 오프닝을 형성하는 것; 및 상기 오프닝 내에 재배선 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 개념에 따른 반도체 패키지의 제조 방법은 재배선층을 형성하는 것; 및 상기 재배선층 상에 반도체칩을 제공하여, 상기 반도체칩을 상기 재배선층과 전기적으로 연결시키는 것을 포함할 수 있다. 상기 재배선층을 형성하는 것은: 캐리어 기판 상에 절연 패턴을 형성하되, 상기 절연 패턴은 폴리머 및 무기 필러를 포함하는 것으은 상기 절연 패턴 상에 절연층을 형성하는 것; 및 상기 절연 패턴 및 상기 절연층 내에 재배선 패턴을 형성하는 것을 포함할 수 있다.
본 발명에 따르면, 절연 패턴들 및 절연층들을 형성하여, 재배선층이 제조될 수 있다. 절연 패턴들은 폴리머들 및 필러를 포함할 수 있다. 절연 패턴들은 칩 패드가 반응성 물질에 의해 손상되는 것을 방지/감소시킬 수 있다. 이에 따라, 반도체 패키지의 신뢰성 및 내구성이 향상될 수 있다.
도 1, 도 2a, 도 3a, 도 4a, 도 5a, 및 도 6a는 실시예들에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 2b는 도 2a의 A영역을 확대 도시하였다.
도 3b는 실시예들에 따른 제1 오프닝의 형성 공정을 설명하기 위한 도면으로, 도 3a의 A영역을 확대 도시한 도면에 대응된다.
도 3c는 도 3b의 B영역을 확대 도시하였다.
도 3d 및 도 3e는 실시예들에 따른 제1 오프닝의 형성 공정을 설명하기 위한 도면들로, 도 3a의 A영역을 확대 도시한 도면들에 대응된다.
도 3f는 도 3e의 B영역을 확대 도시하였다.
도 4b는 도 4a의 A영역을 확대 도시하였다.
도 4c는 실시예들에 따른 제1 재배선 패턴을 나타낸 도면으로, 도 4a의 A영역을 확대 도시한 도면에 대응된다.
도 4d 및 도 4e는 실시예들에 따른 제1 재배선 패턴의 형성 공정을 도시한 도면들로, 도 4a의 A영역을 확대 도시한 도면들에 대응된다.
도 5b 및 도 6b는 각각 도 5a 및 도 6a의 A영역을 확대 도시하였다.
도 7a 및 도 7b는 실시예들에 따른 반도체 패키지의 제조 과정을 도시한 단면도이다.
도 8a 내지 도 8d는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 9는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 10a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 10b는 도 9a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 10c는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 11a 내지 도 11c는 실시예들에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 12는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 13a는 실시예들에 따른 반도체 모듈을 도시한 단면도이다.
도 13b는 도 12a의 A영역을 확대 도시하였다.
이하, 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1, 도 2a, 도 3a, 도 4a, 도 5a, 및 도 6a는 실시예들에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다. 도 2b, 도 4b, 도 5b, 및 도 6b는 각각 도 2a, 도 4a, 도 5a, 및 도 6a의 A영역을 확대 도시한 도면들이다. 도 4b는 도 4a의 A영역을 확대 도시하였다. 도 4c는 실시예들에 따른 제1 재배선 패턴을 나타낸 도면으로, 도 4a의 A영역을 확대 도시한 도면이다. 도 4c 및 도 4d는 실시예들에 따른 제1 재배선 패턴의 형성 공정을 도시한 도면들로, 도 4a의 A영역을 확대 도시한 도면들에 대응된다.
도 1을 참조하면, 반도체칩(100) 및 몰딩막(200)이 캐리어 기판(910) 상에 배치될 수 있다. 반도체칩(100)은 대향하는 상면 및 하면(100b)을 가질 수 있다. 본 명세서에서, 제1 방향(D1)은 반도체칩(100)의 상면(100a)과 나란한 방향으로, 제2 방향(D2)은 반도체칩(100)의 상면(100a)에 수직한 방향으로 정의될 수 있다. 반도체칩(100)의 하면(100b)은 캐리어 기판(910)을 향할 수 있다. 반도체칩(100)은 그 하면(100b) 상에 칩 패드(110)를 가질 수 있다. 칩 패드(110)는 알루미늄과 같은 금속을 포함할 수 있다. 칩 패드(110)는 반도체칩(100)의 집적 회로들(미도시)과 전기적으로 연결될 수 있다. 본 명세서에서 전기적으로 연결된다/접속한다는 것은 직접적인 연결/접속 또는 다른 도전 구성요소를 통한 간접적인 연결/접속을 포함한다. 반도체칩(100)의 집적회로들은 트랜지스터들을 포함할 수 있다. 반도체칩(100)은 보호층(120)을 포함하고, 상기 보호층(120)은 칩 패드(110)를 노출시킬 수 있다. 도시되지 않았으나, 보호층(120)은 적층된 복수의 층들을 포함할 수 있다.
몰딩막(200)이 캐리어 기판(910) 상에 형성되어, 반도체칩(100)의 적어도 일부를 덮을 수 있다. 일 예로, 몰딩막(200)은 반도체칩(100)의 상면(100a) 및 측면을 덮을 수 있다. 도시된 바와 달리, 몰딩막(200)은 반도체칩(100)의 측면을 덮되, 상면(100a)을 노출시킬 수 있다. 몰딩막(200)은 예를 들어, 에폭시계 몰딩 컴파운드(EMC)를 포함할 수 있다. 도시되지 않았으나, 캐리어 기판(910)과 반도체칩(100) 사이 및 캐리어 기판(910)과 몰딩막(200) 사이에 접착층이 더 개재될 수 있다. 이후. 캐리어 기판(910)이 제거되어, 반도체칩(100)의 하면(100b) 및 몰딩막(200)의 하면(200b)이 노출될 수 있다.
도 2a 및 도 2b를 참조하면, 제1 절연 패턴(310)이 반도체칩(100) 상에 형성될 수 있다. 제1 절연 패턴(310)은 증착 또는 코팅 공정에 의해 형성될 수 있다. 제1 절연 패턴(310)은 반도체칩(100)의 하면(100b) 및 몰딩막(200)의 하면(200b)을 덮을 수 있다. 제1 절연 패턴(310)은 반도체칩(100)의 보호층(120) 및 칩 패드(110) 상에 제공될 수 있다. 도 2b와 같이, 제1 절연 패턴(310)은 제1 폴리머(311) 및 제1 무기 필러(filler)(312)을 포함할 수 있다.
일 예로, 제1 폴리머(311)는 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는 예를 들어, 감광성 폴리이미드(photosensitive polyimide, PSPI), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀계 폴리머(phenolic polymer), 및 benzocyclobutene계 폴리머(BCB) 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 제1 폴리머(311)는 비감광성 폴리머를 포함할 수 있다. 비감광성 폴리머는 에폭시계 폴리머를 포함할 수 있다. 제1 무기 필러(312)는 제1 폴리머(311) 내에 분산될 수 있다. 일 예로, 제1 무기 필러(312)는 이온 트랩제(ion trapping agent)를 포함할 수 있다. 이온 트랩제는 마그네슘(Mg) 화합물, 알라바민(alabamine, Ab) 화합물, 및 비스무트(Bi) 화합물 중에서 적어도 하나를 포함할 수 있다. 상기 이온 트랩제는 염소 이온과 같은 반응성 물질을 포획 및 제거할 수 있다. 다른 예로, 제1 무기 필러(312)는 실리콘 산화물(SiO2) 및 알루미늄 산화물(Al2O3) 중에서 적어도 하나를 포함할 수 있다.
제1 절연층(320)이 제1 절연 패턴(310) 상에 형성될 수 있다. 제1 절연층(320)은 증착 또는 코팅 공정에 의해 형성될 수 있다. 제1 절연층(320)은 감광성 폴리머를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리이미드(photosensitive polyimide, PSPI), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀계 폴리머(phenolic polymer), 및 benzocyclobutene계 폴리머(BCB) 중에서 적어도 하나를 포함할 수 있다. 제1 절연층(320)은 제1 폴리머(311)와 동일한 감광성 폴리머일 수 있으나, 이에 제한되지 않는다. 제1 절연층(320)은 무기 필러, 예를 들어, 마그네슘(Mg) 화합물, 알라바민(Ab) 화합물, 비스무트(Bi) 화합물, 실리콘 산화물(SiO2), 및 알루미늄 산화물(Al2O3)을 포함하지 않을 수 있다. 제1 절연층(320)은 제1 절연층(320)의 두께(T2)는 제1 절연 패턴(310)의 두께(T1)보다 두꺼울 수 있다. 예를 들어, 제1 절연 패턴(310)의 두께(T1)는 제1 절연층(320)의 두께(T2)의 10% 내지 70%일 수 있다. 제1 절연층(320) 및 제1 절연 패턴(310) 사이에 도전성 구성 요소(예를 들어, 재배선 패턴 또는 도전 패턴)가 개재되지 않을 수 있다.
도 3a을 참조하면, 제1 오프닝(335)이 제1 절연 패턴(310) 및 제1 절연층(320) 내에 형성될 수 있다. 제1 오프닝(335)은 제1 절연 패턴(310) 및 제1 절연층(320)을 관통할 수 있다. 제1 오프닝(335)은 칩 패드(110)를 노출시킬 수 있다. 이하, 제1 오프닝(335)의 형성 공정에 대하여 보다 상세하게 설명한다.
도 3b는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면으로, 도 3a의 A영역을 확대 도시한 도면에 대응된다. 도 3c는 도 3b의 B영역을 확대 도시하였다.
도 3a, 도 3b, 및 도 3c를 참조하면, 제1 절연층(320) 및 제1 절연 패턴(310)이 패터닝될 수 있다. 제1 절연 패턴(310)의 제1 폴리머(311)는 감광성 폴리머를 포함할 수 있다. 제1 절연층(320) 및 제1 절연 패턴(310)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 제1 절연 패턴(310)의 제1 폴리머(311)는 제1 절연층(320)의 감광성 폴리머와 동일한 물질을 포함할 수 있다. 제1 절연 패턴(310)이 제1 절연층(320)과 단일한 공정에 의해 패터닝될 수 있다. 제1 무기 필러(312)는 빛을 반사 또는 산란시킬 수 있다. 제1 절연층(320)은 무기 필러를 포함하지 않을 수 있다. 제1 절연층(320)의 투과도는 제1 절연 패턴(310)의 투과도보다 클 수 있다. 실시예들에 따르면, 제1 절연 패턴(310)이 형성된 후, 제1 절연층(320)이 제1 절연 패턴(310) 상에 형성될 수 있다. 이에 따라, 제1 절연층(320)이 양호하게 노광될 수 있다.
제1 절연 패턴(310)의 두께(T1)가 제1 절연층(320)의 두께(T2)의 70%보다 두꺼우면, 칩 패드(110)가 노출되기 어려울 수 있다. 실시예들에 따르면, 제1 절연 패턴(310)의 두께(T1)는 제1 절연층(320)의 두께(T2)의 70%보다 작아, 제1 오프닝(335)이 용이하게 형성될 수 있다.
도 3c와 같이, 제1 절연 패턴(310)의 측벽(310c)은 비교적 매끈할 수 있다. 예를 들어, 제1 절연 패턴(310)의 측벽(310c)의 표면 거칠기는 제1 절연층(320)의 측벽(320c)의 표면 거칠기와 동일 또는 유사할 수 있다. 상기 현상 공정 후, 제1 절연층(320)의 잔여물 및/또는 제1 절연 패턴(310)의 잔여물(미도시)이 점선으로 도시한 바와 같이 제1 오프닝(335) 내에 남아있을 수 있다. 제1 절연층(320)의 잔여물 및/또는 제1 절연 패턴(310)의 잔여물 제거 공정이 더 수행될 수 있다.
도 3d 및 도 3e는 실시예들에 따른 제1 오프닝의 형성 공정을 설명하기 위한 도면들로, 도 3a의 A영역을 확대 도시한 도면들에 대응된다. 도 3f는 도 3e의 B 영역을 확대 도시하였다.
도 3a 및 도 3d를 참조하면, 제1 절연층(320)이 패터닝되어, 제1 절연 패턴(310)이 노출될 수 있다. 제1 절연층(320)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 제1 폴리머(311)는 비감광성 폴리머를 포함할 수 있다. 제1 절연층(320)의 패터닝 공정 후, 제1 절연층(320)은 제1 절연 패턴(310)을 노출시킬 수 있다. 제1 절연층(320)의 잔여물(325)이 제1 절연 패턴(310) 상에 남아있을 수 있다.
도 3a, 도 3e, 및 도 3f를 참조하면, 식각 공정이 제1 절연 패턴(310) 상에 수행되어, 제1 절연층(320)의 잔여물(325)이 제거될 수 있다. 상기 식각 공정은 CF4와 같은 불소 함유 가스 또는 아르곤 가스를 사용한 플라즈마 식각 공정에 의해 진행될 수 있다. 제1 절연층(320)은 제1 절연 패턴(310)에 대해 식각 선택성을 가질 수 있다. 상기 식각 공정에 의해, 제1 절연층(320)에 의해 노출된 제1 절연 패턴(310)이 제거될 수 있다. 상기 식각 공정은 칩 패드(110)가 노출될 때까지 진행될 수 있다. 이에 따라, 제1 오프닝(335)이 형성될 수 있다. 제1 절연 패턴(310)의 두께(T1)는 제1 절연층(320)의 두께(T2)의 70%보다 작아, 제1 오프닝(335)이 용이하게 형성될 수 있다. 제1 절연층(320)의 잔여물(325)이 제거되는 동안, 제1 절연 패턴(310)이 식각되므로, 별도의 제1 절연 패턴(310)의 패터닝 공정이 생략될 수 있다. 이에 따라, 반도체 패키지의 제조 공정이 간소화될 수 있다. 제1 절연층(320)이 제1 절연 패턴(310) 상에 형성되므로, 제1 절연층(320)의 잔여물(325)의 제거 공정이 제1 절연 패턴(310)의 식각 공정과 단일한 공정에 의해 수행될 수 있다.
도 3f에 도시된 바와 같이, 제1 절연 패턴(310)의 측벽(310c) 및 제1 절연층(320)의 측벽(320c)은 제1 오프닝(335)에 의해 노출될 수 있다. 제1 절연 패턴(310)은 제1 절연층(320)과 별도의 공정에 의해 패터닝되므로, 제1 절연 패턴(310)의 측벽(310c)은 제1 절연층(320)의 측벽(320c)과 다른 표면 거칠기를 가질 수 있다. 예를 들어, 제1 절연 패턴(310)은 식각 공정에 의해 패터닝되므로, 비교적 거칠 수 있다. 제1 절연 패턴(310)의 측벽(310c)의 표면 거칠기는 제1 절연층(320)의 측벽(320c)의 표면 거칠기보다 더 클 수 있다.
도 4a, 도 4b, 및 도 4c를 참조하면, 제1 재배선 패턴(330)이 제1 오프닝(335) 내에 형성될 수 있다. 제1 재배선 패턴(330)은 제1 절연 패턴(310) 및 제1 절연층(320)을 관통할 수 있다. 제1 재배선 패턴(330)은 칩 패드(110)와 접속할 수 있다. 일 예로, 제1 재배선 패턴(330)은 칩 패드(110)와 직접 접촉할 수 있다. 제1 재배선 패턴(330)은 비아 부분(330A) 및 배선 부분(330B)을 포함할 수 있다. 제1 재배선 패턴(330)의 비아 부분(330A)은 제1 오프닝(335) 내에 제공될 수 있다. 제1 재배선 패턴(330)의 배선 부분(330B)은 제1 절연층(320) 상에 배치될 수 있다. 제1 재배선 패턴(330)의 배선 부분(330B)은 비아 부분(330A)과 연결될 수 있다. 도 4b을 참조하면, 제1 재배선 패턴(330)은 도 3b 및 도 3c와 같이 형성된 제1 오프닝(335) 내에 배치될 수 있다. 도 4c를 참조하면, 제1 오프닝(335)은 도 3d 내지 도 3f와 같이 형성된 제1 오프닝(335) 내에 배치될 수 있다. 제1 절연 패턴(310)의 측벽(도 3f에서 310c)은 거칠 수 있고, 제1 재배선 패턴(330)은 제1 절연 패턴(310)의 측벽(310c)을 덮을 수 있다. 이하, 설명의 간소화를 위해 본 명세서의 도면들에 있어서, 도 3b 및 도 3c와 같이 제조된 제1 오프닝(335)에 대하여 도시한다. 제1 재배선 패턴의 형성에 대하여 보다 상세하게 설명한다.
도 4d 및 도 4e는 실시예들에 따른 제1 재배선 패턴의 형성 공정을 도시한 도면들로, 도 4a의 A영역을 확대 도시한 도면들에 대응된다.
도 4d를 참조하면, 씨드 패턴(331)이 제1 절연층(320) 상에 및 제1 오프닝(335) 내에 콘포말하게 형성될 수 있다. 씨드 패턴(331)은 제1 오프닝(335)에 의해 노출된 제1 절연층(320)의 측벽 및 제1 절연 패턴(310)의 측벽 상으로 연장되며, 칩 패드(110)를 덮을 수 있다. 마스크 패턴(339)이 씨드 패턴(331) 상에 형성될 수 있다. 마스크 패턴(339)은 씨드 패턴(331)의 일부를 노출시킬 수 있다. 상기 씨드 패턴(331)을 전극으로 사용한 전기 도금 공정을 실시하여, 도전 패턴(333)이 형성될 수 있다. 도전 패턴(333)은 마스크 패턴(339)에 의해 노출된 씨드 패턴(331) 상에 선택적으로 형성될 수 있다. 도전 패턴(333)은 구리와 같은 금속을 포함할 수 있다. 이후, 마스크 패턴(339)이 제거되어, 씨드 패턴(331)의 일부가 노출될 수 있다.
도 4e를 참조하면, 상기 노출된 씨드 패턴(331)이 식각 공정에 의해 제거되어, 제1 재배선 패턴(330)이 형성될 수 있다. 상기 식각 공정 후, 제1 절연층(320)의 일부가 노출될 수 있다. 도전 패턴(333)은 씨드 패턴(331)에 대해 식각 선택성을 가질 수 있다. 제1 재배선 패턴(330)은 씨드 패턴(331) 및 도전 패턴(333)을 포함할 수 있다. 도 4d 및 도 4e를 제외한 도면들에 있어서, 편의를 위해 씨드 패턴(331) 및 도전 패턴(333)을 별도로 도시하지 않는다.
도 5a 및 도 5b을 참조하면, 제2 절연 패턴(340) 및 제2 절연층(350)이 제1 절연층(320) 상에 차례로 형성될 수 있다. 제2 절연 패턴(340)은 제1 절연층(320) 및 제1 재배선 패턴(330)을 덮을 수 있다. 제2 절연 패턴(340)은 제2 폴리머(341) 및 제2 무기 필러(342)를 포함할 수 있다. 제2 무기 필러(342)는 제2 폴리머(341) 내에 분산될 수 있다. 제2 폴리머(341)는 도 2a 및 도 2b의 제1 폴리머(311)의 예에서 설명한 물질들 중에서 적어도 하나를 포함할 수 있다. 예를 들어, 제2 무기 필러(342)는 마그네슘(Mg) 화합물, 알라바민(Ab) 화합물, 비스무트(Bi) 화합물, 실리콘 산화물(SiO2), 및 알루미늄 산화물(Al2O3) 중에서 적어도 하나를 포함할 수 있다. 제2 폴리머(341)는 감광성 폴리머를 포함할 수 있다. 다른 예로, 제2 폴리머(341)는 비감광성 폴리머를 포함할 수 있다. 제2 무기 필러(342)는 제1 무기 필러(312)의 예에서 설명한 물질들 중에서 적어도 하나를 포함할 수 있다. 제2 절연 패턴(340)은 증착 또는 코팅 공정에 의해 형성될 수 있다.
제2 절연층(350)은 제2 절연 패턴(340)을 덮을 수 있다. 제2 절연층(350)은 감광성 폴리머를 포함할 수 있다. 제2 절연층(350)은 제2 폴리머(341)와 동일한 감광성 폴리머일 수 있으나, 이에 제한되지 않는다. 제2 절연층(350)은 무기 필러를 포함하지 않을 수 있다. 제2 절연층(350)의 투과도는 제2 절연 패턴(340)의 투과도보다 더 클 수 있다. 제2 절연층(350)의 두께는 제2 절연 패턴(340)의 두께보다 두꺼울 수 있다. 예를 들어, 제2 절연 패턴(340)의 두께는 제2 절연층(350)의 두께의 10% 내지 70%일 수 있다. 제2 절연층(350)은 증착 또는 코팅 공정에 의해 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 제2 오프닝(365)이 제2 절연층(350) 및 제2 절연 패턴(340) 내에 형성될 수 있다. 제2 오프닝(365)은 제2 절연층(350) 및 제2 절연 패턴(340)을 관통하며, 제1 재배선 패턴(330)을 노출시킬 수 있다. 제2 오프닝(365)의 형성은 도 3b 및 도 3c의 제1 오프닝(335)의 형성예 또는 도 3d 내지 도 3f의 제1 오프닝(335) 형성예에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 제2 오프닝(365) 내에 제2 재배선 패턴(360)이 형성될 수 있다. 제2 재배선 패턴(360)은 제1 재배선 패턴(330)과 접속할 수 있다. 제2 재배선 패턴(360)은 비아 부분(360A) 및 배선 부분(360B)을 포함할 수 있다. 제2 재배선 패턴(360)은 도 4a 내지 도 4e에서 설명한 제1 재배선 패턴(330)의 형성 방법과 실질적으로 동일할 수 있다. 예를 들어, 제2 재배선 패턴(360)은 제2 오프닝(365) 및 제1 절연층(320) 상에 씨드 패턴(미도시)을 형성한 후, 상기 씨드 패턴을 사용한 전기 도금 공정에 의해 형성될 수 있다. 제2 재배선 패턴(360)은 구리를 포함할 수 있으나, 이에 제한되지 않는다.
제3 절연 패턴(370)이 제2 절연층(350) 상에 형성될 수 있다. 도 6b와 같이, 제3 절연 패턴(370)은 제3 폴리머(371) 및 제3 무기 필러(372)를 포함할 수 있다. 제3 무기 필러(372)는 제3 폴리머(371) 내에 분산될 수 있다. 제3 폴리머(371)는 도 2a 및 도 2b의 제1 폴리머(311)의 예에서 설명한 물질들 중에서 적어도 하나를 포함할 수 있다. 제3 폴리머(371)는 감광성 폴리머를 포함할 수 있다. 다른 예로, 제3 폴리머(371)는 비감광성 폴리머를 포함할 수 있다. 제3 무기 필러(372)는 제1 무기 필러(312)의 예에서 설명한 물질들 중에서 적어도 하나를 포함할 수 있다.
제3 절연층(380)이 제3 절연 패턴(370) 상에 형성될 수 있다. 제3 절연층(380)은 감광성 폴리머를 포함할 수 있다. 제3 절연층(380)은 제3 폴리머(371)와 동일한 감광성 폴리머를 포함할 수 있으나, 이에 제한되지 않는다. 제3 절연층(380)은 무기 필러를 포함하지 않을 수 있다. 제3 절연층(380)의 투과도는 제3 절연 패턴(370)의 투과도보다 더 클 수 있다. 제3 절연층(380)의 두께는 제3 절연 패턴(370)의 두께보다 두꺼울 수 있다. 예를 들어, 제3 절연 패턴(370)의 두께는 제3 절연층(380)의 두께의 10% 내지 70%일 수 있다.
제3 오프닝(395)이 제3 절연층(380) 및 제3 절연 패턴(370)을 관통하여, 제2 재배선 패턴(360)을 노출시킬 수 있다. 제3 재배선 패턴(390)이 제3 오프닝(395) 내에 형성될 수 있다. 제3 재배선 패턴(390)은 구리와 같은 도전 물질을 포함할 수 있다. 도시되지 않았으나, 제3 재배선 패턴(390)은 제3 절연층(380) 상으로 더 연장될 수 있다.
연결 패드(410) 및 연결 단자(400)가 제3 재배선 패턴(390) 상에 형성될 수 있다. 연결 패드(410)는 연결 단자(400) 및 제3 재배선 패턴(390) 사이에 형성될 수 있다. 연결 단자(400)는 제3 재배선 패턴(390)과 전기적으로 연결될 수 있다. 연결 단자(400)는 재배선 패턴들(330, 360, 390)을 통하여 칩 패드(110)와 접속할 수 있다. 연결 단자(400)는 칩 패드(110)와 평면적 관점에서 중첩되지 않을 수 있다. 예를 들어, 연결 단자(400)는 칩 패드(110)와 제2 방향(D2)을 따라 정렬되지 않을 수 있다. 연결 단자(400)는 몰딩막(200)과 평면적 관점에서 중첩될 수 있다. 재배선 패턴들(330, 360, 390)이 제공됨에 따라, 연결 단자(400)가 칩 패드(110)의 배치로부터 보다 자유롭게 배치될 수 있다. 연결 단자(400)는 솔더볼, 범프, 또는 필라를 포함할 수 있다. 연결 단자(400)는 금속과 같은 도전 물질을 포함할 수 있다. 지금까지 설명한 제조예에 의해 반도체 패키지(1)의 제조가 완성될 수 있다.
반도체 패키지(1) 동작 시, 반도체칩(100)에서 열이 발생할 수 있다. 무기 필러들(312, 342, 372)은 폴리머들(311, 341, 371) 및 절연층들(320, 350, 380)보다 높은 열전도율을 가질 수 있다. 무기 필러들(312, 342, 372)이 제공됨에 따라, 반도체칩(100)의 열방출 특성이 향상될 수 있다.
재배선층(300)의 열팽창계수(Coefficient of thermal expansion)들은 반도체칩(100)의 열팽창계수와 다를 수 있다. 예를 들어, 재배선 패턴들(330, 360, 390)의 열팽창계수들은 반도체칩(100)의 열팽창계수보다 클 수 있다. 재배선층(300) 및 반도체칩(100)의 열팽창계수의 차이가 증가하면, 반도체 패키지(1)의 휨(warpage)이 발생할 수 있다. 실시예들에 따르면, 제1 내지 제3 무기 필러들(312, 342, 372) 각각은 제1 내지 제3 폴리머들(311, 341, 371)보다 더 작은 열팽창계수를 가질 수 있다. 무기 필러들(312, 342, 372) 각각은 절연층들(320, 350, 380)보다 작은 열팽창계수를 가질 수 있다. 예를 들어, 무기 필러들(312, 342, 372) 각각은 대략 2ppm/℃ 내지 대략 20ppm/℃의 열팽창계수들을 가질 수 있다. 재배선층(300)이 무기 필러들(312, 342, 372)을 포함함에 따라, 재배선층(300)과 반도체칩(100) 사이의 열팽창계수의 차이가 감소될 수 있다. 이에 따라, 반도체 패키지(1)의 제조 과정에서, 반도체 패키지(1)의 휨(warpage)이 방지될 수 있다.
절연 패턴들(310, 340, 370), 절연층들(320, 350, 380), 및 재배선 패턴들(330, 360, 390)의 개수는 다양하게 변형될 수 있다. 예를 들어, 제4 절연 패턴, 제4 절연층, 및 제4 재배선 패턴(미도시)이 제3 절연층(380) 및 연결 단자(400) 사이에 더 형성될 수 있다. 다른 예로, 제3 절연 패턴(370), 제3 절연층(380), 및 제3 재배선 패턴(390)은 생략될 수 있다. 또 다른 예로, 제1 내지 제3 절연 패턴들(310, 340, 370) 중에서 적어도 하나는 생략될 수 있다.
도 7a 및 도 7b는 실시예들에 따른 반도체 패키지의 제조 과정을 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7a를 참조하면, 반도체칩(100)이 캐리어 기판(910) 상에 제공될 수 있다. 반도체칩들(100)은 복수로 제공될 수 있다. 몰딩막(200)이 캐리어 기판(910) 상에서 반도체칩들(100)을 덮을 수 있다. 이후, 캐리어 기판(910)이 제거되어, 몰딩막(200)의 하면(200b) 및 반도체칩들(100)의 하면들(100b)이 노출될 수 있다.
도 7b를 참조하면, 재배선층(300)이 노출된 몰딩막(200)의 하면(200b) 및 반도체칩들(100)의 하면들(100b) 상에 형성될 수 있다. 재배선층(300)은 절연 패턴들(310, 340, 370), 절연층들(320, 350, 380), 및 재배선 패턴들(330, 360, 390)을 포함할 수 있다. 재배선층(300)은 도 1 내지 도 6b에서 설명한 바와 동일한 방법에 의해 형성될 수 있다. 다만, 재배선층(300)은 패널 레벨 또는 웨이퍼 레벨로 형성될 수 있다. 연결 패드(410) 및 연결 단자(400)가 재배선층(300)의 하면 상에 형성될 수 있다. 반도체 패키지(1)는 복수로 형성될 수 있다. 일점 쇄선을 따라 몰딩막(200) 및 재배선층(300)들이 쏘잉되어, 복수의 반도체 패키지들(1)이 서로 분리될 수 있다. 본 명세서에서, 반도체 패키지들(1)은 칩 레벨, 패널 레벨 또는 웨이퍼 레벨로 제조될 수 있다. 이하, 설명의 간소화를 위해 단수의 반도체 패키지(1)에 대하여 도시 및 서술한다.
도 8a 내지 도 8d는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 8a를 참조하면, 제1 절연 패턴(310) 및 제1 절연층(320)이 제1 캐리어 기판(910') 상에 형성될 수 있다. 제1 절연 패턴(310)은 도 6b와 같이 제1 폴리머(311) 및 제1 무기 필러(312)를 포함할 수 있다. 제1 절연층(320)은 제1 절연 패턴(310)을 덮을 수 있다. 제1 절연층(320)은 감광성 폴리머를 포함할 수 있다. 제1 오프닝(335)이 제1 절연 패턴(310) 및 제1 절연층(320) 내에 형성될 수 있다. 제1 오프닝(335)은 제1 캐리어 기판(910')을 노출시킬 수 있다. 제1 오프닝(335)의 형성 방법은 도 3b 및 도 3c의 제1 오프닝(335)의 형성예 또는 도 3d 내지 도 3f의 제1 오프닝(335) 형성예에서 설명한 바와 동일한 방법에 의해 형성될 수 있다. 제1 재배선 패턴(330)이 제1 오프닝(335) 내에 및 제1 절연층(320) 상에 형성될 수 있다.
제2 절연 패턴(340) 및 제2 절연층(350)이 제1 절연층(320) 상에 형성될 수 있다. 제2 오프닝(365)이 형성되어, 제1 재배선 패턴(330)을 노출시킬 수 있다. 제2 오프닝(365)은 제1 절연 패턴(310) 및 제1 절연층(320)을 관통할 수 있다. 제2 재배선 패턴(360)이 제2 오프닝(365) 내에 및 제1 절연층(320) 상에 형성될 수 있다.
제3 절연 패턴(370) 및 제3 절연층(380)이 제2 절연층(350) 상에 형성될 수 있다. 제3 오프닝(395)이 제2 절연 패턴(340) 및 제2 절연층(350) 내에 형성될 수 있다 제3 오프닝(395)은 제2 절연 패턴(340) 및 제2 절연층(350)을 관통할 수 있다. 제3 재배선 패턴(390)이 제2 오프닝(365) 내에 형성되어, 제2 재배선 패턴(360)과 접속할 수 있다. 이에 따라, 재배선층(300)이 제조될 수 있다. 재배선층(300)은 절연 패턴들(310, 340, 370), 절연층들(320, 350, 380), 및 재배선 패턴들(330, 360, 390)을 포함할 수 있다.
도 8b를 참조하면, 제2 캐리어 기판(920)이 제3 절연층(380) 상에 부착될 수 있다. 이후, 제1 캐리어 기판(910')이 제거되어, 제1 절연 패턴(310) 및 제1 재배선 패턴(330)이 노출될 수 있다.
도 8c를 참조하면, 반도체칩(100)이 재배선층(300) 상에 배치되며, 재배선층(300)과 전기적으로 연결될 수 있다. 본 명세서에서, 재배선층(300)과 전기적으로 연결된다는 것은 재배선층(300)의 재배선 패턴들(330, 360, 390)과 전기적으로 연결된다는 것을 의미할 수 있다.
실시예들에 따르면, 노출된 제1 재배선 패턴(330) 상에 도전 패드(160)가 형성될 수 있다. 다른 예로, 도 8a에서 제1 재배선 패턴(330)을 형성하기 이전에, 도전 패드(160)가 제1 캐리어 기판(910') 상에 형성될 수 있다. 반도체칩(100)의 칩 패드(110)가 재배선층(300)을 향하도록 반도체칩(100)이 제1 절연 패턴(310) 상에 배치될 수 있다. 이 때, 칩 패드(110) 및 도전 패드(160) 사이에 연결부(150)가 형성될 수 있다. 연결부(150)는 솔더, 필라, 또는 범프를 포함할 수 있다. 연결부(150)는 칩 패드(110) 및 도전 패드(160)와 전기적으로 연결될 수 있다. 이에 따라, 반도체칩(100)이 재배선 패턴들(330, 360, 390)과 전기적으로 연결될 수 있다.
몰딩막(200)이 재배선층(300), 예를 들어, 제1 절연 패턴(310) 상에 형성되어, 반도체칩(100)을 덮을 수 있다. 도시된 바와 달리, 몰딩막(200)은 반도체칩(100)의 측면을 덮되, 상면을 노출시킬 수 있다. 몰딩막(200)은 반도체칩(100)과 재배선층(300) 사이의 갭으로 더 연장되어, 연결부(150)를 밀봉할 수 있다. 이 후, 제2 캐리어 기판(920)이 제거되어, 제3 절연층(380) 및 제3 재배선 패턴(390)의 일부가 노출될 수 있다.
도 8d를 참조하면, 연결 패드(410) 및 연결 단자(400)가 재배선층(300)의 하면 상에 형성될 수 있다. 연결 단자(400)는 제3 재배선 패턴(390)과 전기적으로 연결될 수 있다. 이에 따라, 반도체 패키지(2)가 제조될 수 있다.
도 9는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9를 참조하면, 반도체 패키지(3)는 재배선층(300) 및 반도체칩(100)을 포함할 수 있다. 다만, 도 6b의 반도체 패키지(1) 및 도 8d의 반도체 패키지(2)와 달리, 몰딩막(200)은 생략될 수 있다. 반도체칩(100)의 너비(W1)는 재배선층(300)의 너비(W2)와 실질적으로 동일할 수 있다.
제1 절연 패턴(310), 제1 절연층(320), 제1 재배선 패턴(330), 제2 절연 패턴(340), 제2 절연층(350), 제2 재배선 패턴(360), 제3 절연 패턴(370), 제3 절연층(380), 및 제3 재배선 패턴(390)이 반도체칩(100)의 하면(100b) 상에 형성되어, 재배선층(300)을 형성할 수 있다. 제1 절연 패턴(310)은 제1 절연층(320)보다 반도체칩(100)과 인접할 수 있다.
다른 예로, 반도체 패키지(3)는 도 8a 내지 도 8c에서 설명한 방법과 실질적으로 동일한 방법에 의해 제조될 수 있다. 몰딩막(200)은 형성되지 않을 수 있다. 이 경우, 칩 패드(110)와 제1 재배선 패턴(330) 사이에 연결부(도 8d에서 150)가 더 형성될 수 있다.
도 10a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 10b는 도 10a의 Ⅰ-Ⅱ선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 10a 및 도 10b를 참조하면, 반도체 패키지(4)는 재배선층(300), 반도체칩(100), 및 몰딩막(200)에 더하여, 배선 기판(500)을 포함할 수 있다. 재배선층(300), 반도체칩(100), 및 몰딩막(200)은 앞서 설명한 바와 실질적으로 동일할 수 있다.
배선 기판(500)은 베이스층들(510) 및 상기 베이스층들(510) 내의 도전 구조체(520)를 포함할 수 있다. 일 예로, 인쇄회로기판(PCB)이 배선 기판(500)으로 사용될 수 있다. 도전 구조체(520)는 하부 금속 패턴(521), 중간 금속 패턴(522), 비아들(523), 및 상부 금속 패턴(524)을 포함할 수 있다. 하부 금속 패턴(521)은 배선 기판(500)의 하면 상에 노출될 수 있다. 비아들(523)은 베이스층들(510) 중에서 적어도 하나를 관통할 수 있다. 중간 금속 패턴(522)은 베이스층들(510) 사이에 개재되며, 비아들(523)과 접속할 수 있다. 상부 금속 패턴(524)은 배선 기판(500)의 상면 상에 노출될 수 있다. 상부 금속 패턴(524)은 중간 금속 패턴(522) 및 비아들(523)을 통해 하부 금속 패턴(521)과 전기적으로 연결될 수 있다. 상부 금속 패턴(524)은 하부 금속 패턴(521)과 제2 방향(D2)으로 정렬되지 않을 수 있다. 상부 금속 패턴(524)의 개수는 하부 금속 패턴(521)의 개수와 다를 수 있다. 도시된 바와 달리, 중간 금속 패턴(522)이 생략되고, 상부 금속 패턴(524)은 하부 금속 패턴(521)과 제2 방향(D2)으로 정렬될 수 있다. 배선 기판(500)은 그 내부에 수동 소자(미도시)를 더 포함할 수 있다. 상기 수동 소자는 캐패시터, 레지스터, 또는 인덕터를 포함할 수 있다.
반도체칩(100)은 배선 기판(500)의 캐비티(590) 내에 제공될 수 있다. 캐비티(590)는 배선 기판(500)을 관통할 수 있다. 몰딩막(200)은 재배선층(300) 상에 형성되며, 반도체칩(100) 및 배선 기판(500)의 상면을 덮을 수 있다. 몰딩막(200)은 배선 기판(500) 및 반도체칩(100) 사이의 갭으로 연장될 수 있다. 이후, 홀(250)이 몰딩막(200) 내에 형성되어, 상부 금속 패턴(524)을 노출시킬 수 있다. 다른 예로, 솔더볼(미도시)가 상부 금속 패턴(524) 상에 더 제공되고, 상기 솔더볼은 홀(250)에 의해 노출될 수 있다.
재배선층(300)은 반도체칩(100)의 하면(100b) 및 배선 기판(500)의 하면 상에 형성될 수 있다. 재배선층(300)은 절연 패턴들(310, 340, 370), 절연층들(320, 350, 380), 및 재배선 패턴들(330, 360, 390)을 포함할 수 있다. 제1 재배선 패턴(330)은 복수의 제1 재배선 패턴들(330)을 포함할 수 있다. 제1 재배선 패턴들(330) 중 어느 하나는 칩 패드(110)와 접속하고, 제1 재배선 패턴들(330) 중 다른 하나는 하부 금속 패턴(521)과 접속할 수 있다. 도시되지 않았으나, 제1 재배선 패턴들(330) 중 또 다른 하나는 칩 패드(110) 및 하부 금속 패턴(521)과 접속할 수 있다. 배선 기판(500)은 재배선 패턴들(330, 360, 390)을 통해 연결 단자(400) 또는 반도체칩(100)과 전기적으로 연결될 수 있다. 재배선층(300)은 도 2 내지 도 6b에서 설명한 방법에 의해 형성될 수 있다. 다른 예로, 재배선층(300)은 도 8a 내지 도 8c의 예에서 설명한 방법을 사용하여 형성될 수 있다. 이 경우, 도시되지는 않았으나. 연결부(도 8b에서 150)는 복수의 연결부들(150)을 포함하고, 상기 연결부들(150)은 칩 패드(110) 및 제1 재배선 패턴들(330) 중 어느 하나 사이 그리고 하부 금속 패턴(521) 및 제1 재배선 패턴들(330) 중 어느 하나 사이에 개재될 수 있다.
도 10c는 실시예들에 따른 반도체 패키지를 도시한 단면도로, 도 10a의 Ⅰ-Ⅱ선 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 10a 및 도 10c를 참조하면, 반도체 패키지(6)는 제1 반도체 패키지(4') 및 제2 반도체 패키지(5)을 포함할 수 있다. 제1 반도체 패키지(4')는 도 10a 및 도 10b에서 설명한 반도체 패키지(4)와 실질적으로 동일할 수 있다. 예를 들어, 제1 반도체 패키지(4')는 재배선층(300), 반도체칩(100), 배선 기판(500), 및 몰딩막(200)을 포함할 수 있다. 제2 반도체 패키지(5)가 제1 반도체 패키지(4') 상에 배치될 수 있다. 제2 반도체 패키지(5)는 패키지 기판(710), 반도체 소자(720), 및 몰딩 패턴(730)을 포함할 수 있다. 패키지 기판(710)은 인쇄회로기판일 수 있다. 다른 예로, 도 2 내지 도 6b의 예 또는 도 8a 내지 도 8c의 예와 같이 제조된 재배선층(300)이 패키지 기판(710)으로 사용될 수 있다. 금속 패드(711)가 패키지 기판(710)의 하면 상에 배치될 수 있다. 반도체 소자(720)가 패키지 기판(710) 상에 배치될 수 있다. 반도체 소자(720)는 메모리칩, 로직칩, 또는 이들의 조합을 포함할 수 있다. 점선으로 도시된 바와 같이, 반도체 소자(720)는 패키지 기판(710)을 통해 금속 패드(711)와 전기적으로 연결될 수 있다. 도 10c에서 패키지 기판(710) 내의 점선은 패키지 기판(710) 내의 전기적 연결을 모식적으로 나타낸 것이다. 몰딩 패턴(730)이 패키지 기판(710) 상에서 반도체 소자(720)를 덮을 수 있다.
솔더 패턴(600)은 상부 금속 패턴(524) 및 금속 패드(711) 사이에 개재되어, 상부 금속 패턴(524) 및 금속 패드(711)와 접속할 수 있다. 이에 따라, 제2 반도체 패키지(5)가 솔더 페턴(600)을 통해 제1 반도체 패키지(4’)와 전기적으로 연결될 수 있다. 실시예들에 따르면, 도전 구조체(520)가 제공됨에 따라, 금속 패드(711)가 보다 자유롭게 배치될 수 있다. 이에 따라, 패키지 기판(710) 내의 회로 패턴들(미도시)이 보다 자유롭게 배치될 수 있다.
도 11a 내지 도 11c는 실시예들에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 11a을 참조하면, 캐리어 기판(910)이 준비될 수 있다. 재배선층(300)이 캐리어 기판(910) 상에 형성될 수 있다. 재배선층(300)의 형성은 도 8a에서 설명한 방법과 실질적으로 동일한 방법에 의해 수행될 있다. 재배선층(300)은 절연 패턴들(310, 340, 370), 절연층들(320, 350, 380), 및 재배선 패턴들(330, 360, 390)을 포함할 수 있다. 제3 재배선 패턴(390)은 제3 절연층(380)에 의해 노출될 수 있다. 도전 패드(161)가 제3 재배선 패턴(390) 상에 형성되어, 제3 재배선 패턴(390)과 전기적으로 연결될 수 있다.
도 11b를 참조하면, 반도체칩(100)이 재배선층(300), 예를 들어, 제3 절연층(380) 상에 배치될 수 있다. 제3 절연층(380)은 제3 절연 패턴(370)보다 반도체칩(100)과 인접할 수 있다. 이 때, 반도체칩(100)의 칩 패드(110)는 도전 패드(161)와 정렬될 수 있다. 연결부(150)가 칩 패드(110) 및 도전 패드(161) 사이에 형성될 수 있다. 반도체칩(100)은 연결부(150)를 통해 재배선 패턴들(330, 360, 390)과 전기적으로 연결될 수 있다. 몰딩막(200)이 제3 절연층(380) 상에 형성되어, 반도체칩(100)을 덮을 수 있다. 도시된 바와 달리, 몰딩막(200)은 반도체칩(100)의 측면을 덮되, 상면을 노출시킬 수 있다. 몰딩막(200)은 반도체칩(100)과 제3 절연층(380) 사이의 갭으로 더 연장될 수 있다. 이후, 캐리어 기판(910)이 제거되어, 제1 재배선 패턴(330)의 일부 및 제1 절연 패턴(310)이 노출될 수 있다.
도 11c를 참조하면, 연결 패드(410) 및 연결 단자(400)가 재배선층(300)의 하면 상에 형성될 수 있다. 연결 단자(400) 및 제1 재배선 패턴(330) 사이에 연결 패드(410)가 형성될 수 있다. 연결 단자(400)는 재배선 패턴들(330, 360, 390)과 전기적으로 연결될 수 있다. 이에 따라, 반도체 패키지(7)의 제조가 완성될 수 있다.
실시예들에 따르면, 반도체 패키지(7)는 도 9a 및 도 9b에서 설명한 배선 기판(500)을 더 포함할 수 있다. 이 경우, 재배선층(300)은 배선 기판(500)의 하면 상으로 더 연장되어, 도전 구조체(520)과 전기적으로 연결될 수 있다.
도 12는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 12를 참조하면, 반도체 패키지(8)는 재배선층(300) 및 반도체칩(100)을 포함할 수 있다. 몰딩막(200)은 생략될 수 있다. 반도체칩(100)의 너비(W1)는 재배선층(300)의 너비(W2)와 실질적으로 동일할 수 있다.
반도체 패키지(8)는 도 11a 내지 도 11c의 반도체 패키지(7)의 형성에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 다만, 몰딩막(200)은 형성되지 않고, 언더필 패턴(170)이 제3 절연층(380)과 반도체칩(100) 사이에 더 형성될 수 있다. 언더필 패턴(170)은 연결부(150)를 밀봉할 수 있다. 언더필 패턴(170)은 에폭시예 폴리머를 포함할 수 있다. 제3 절연층(380)은 제3 절연 패턴(370)보다 반도체칩(100)과 인접할 수 있다.
도 13a는 실시예들에 따른 반도체 모듈을 도시한 단면도이다. 도 13b는 도 13a의 A영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 13a 및 도 13b를 참조하면, 반도체 모듈(10)은 모듈 기판(1000), 언더필막(2000), 및 반도체 패키지(1)를 포함할 수 있다. 모듈 기판(1000)은 인쇄회로기판을 포함할 수 있다. 모듈 기판(1000)은 그 상면 상에 모듈 패드(1100)를 가질 수 있다. 반도체 패키지(1)는 도 1 내지 도 6b의 예와 같이 제조된 반도체 패키지일 수 있다. 도시된 바와 달리, 도 8d의 반도체 패키지(2), 도 9의 반도체 패키지(3), 도 10a 및 도 10b의 반도체 패키지(4), 도 10c의 반도체 패키지(6), 도 11c의 반도체 패키지(7), 또는 도 12의 반도체 패키지(8)가 모듈 기판(1000) 상에 실장될 수 있다. 연결 단자(400)가 모듈 패드(1100)와 접속할 수 있다. 반도체 패키지(1)는 연결 단자(400)를 통해 모듈 기판(1000)과 전기적으로 연결될 수 있다. 언더필막(2000)이 모듈 기판(1000) 및 반도체 패키지(1) 사이에 개재되어, 연결 단자(400)를 밀봉할 수 있다. 언더필막(2000)은 재배선층(300)과 물리적으로 접촉할 수 있다. 언더필막(2000)은 재배선층(300)의 측벽 상으로 더 연장될 수 있다.
언더필막(2000)은 도 13b에 도시된 바와 같이 에폭시계 폴리머 및 반응성 물질(2100)을 포함할 수 있다. 상기 반응성 물질(2100)은 염소 이온을 포함할 수 있다. 반도체 모듈(10)에 전압 또는 전류가 인가되면, 언더필막(2000) 내의 반응성 물질(2100)이 재배선층(300) 내로 유입될 수 있다. 반응성 물질(2100)이 반도체칩(100)의 칩 패드(110)와 접촉하면, 칩 패드(110)가 손상(예를 들어, 부식)될 수 있다. 무기 필러들(312, 342, 372) 중에 적어도 하나는 이온 트랩제(ion trapping agent)를 포함할 수 있다. 예를 들어, 무기 필러들(312, 342, 372)은 마그네슘(Mg) 화합물, 알라바민(Ab) 화합물, 또는 비스무트(Bi) 화합물을 포함할 수 있다. 이 경우, 무기 필러들(312, 342, 372)은 재배선층(300) 내로 유입된 반응성 물질(2100)을 포획 또는 제거할 수 있다. 반응성 물질(2100)이 절연층들(320, 350, 380) 내로 유입되더라도, 절연 패턴들(310, 340, 370)을 통과하기 어려울 수 있다. 이에 따라, 칩 패드(110)가 반응성 물질(2100)에 의해 손상되는 것이 방지/감소될 수 있다. 제1 절연 패턴(310)의 두께(도 2b에서 T1)가 제1 절연층(320)의 두께(T2)의 10%보다 얇으면, 제1 절연 패턴(310)이 반응성 물질(2100)의 유입을 방지하기 어려울 수 있다. 실시예들에 따르면, 제1 절연 패턴(310)의 두께(T1)는 제1 절연층(320)의 두께(T2)의 10%와 동일하거나 더 두꺼울 수 있다. 반도체 모듈(10)의 신뢰성 및 내구성이 향상될 수 있다. 제2 절연 패턴(340)의 두께는 제2 절연층(350)의 두께의 10% 이상일 수 있다. 제3 절연 패턴(370)의 두께는 제3 절연층(380)의 두께 의 10% 이상일 수 있다. 이에 따라, 반도체 모듈(10)의 신뢰성 및 내구성이 더욱 향상될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 절연 패턴, 제1 절연층, 및 재배선 패턴을 포함하는 재배선층; 및
    상기 재배선층 상에 배치되고, 칩 패드를 갖는 반도체칩을 포함하되,
    상기 제1 절연 패턴은 폴리머 및 제1 무기 필러를 포함하고,
    상기 제1 절연층은 상기 제1 절연 패턴 상에 제공되고,
    상기 재배선 패턴은 상기 제1 절연 패턴 및 상기 제1 절연층을 관통하며, 상기 칩 패드와 접속하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 무기 필러는 이온 트랩제를 포함하는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제1 절연층은 감광성 폴리머를 포함하는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 제1 절연 패턴의 상기 폴리머는 상기 제1 절연층의 상기 감광성 폴리머와 동일한 물질을 포함하는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 절연 패턴의 투과도는 상기 제1 절연층의 투과도보다 낮은 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 절연층은 무기 필러를 포함하지 않는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 재배선층의 상면 상에서 상기 반도체칩의 측면을 덮는 몰딩막; 및
    상기 재배선층의 하면 상에 제공되고, 상기 재배선 패턴과 전기적으로 연결되는 연결 단자를 더 포함하되,
    상기 연결 단자는 평면적 관점에서 상기 칩 패드와 중첩되지 않는 반도체 패키지.
  8. 제 1항에 있어서,
    상기 제1 절연층 상에 배치되고, 제2 무기 필러를 포함하는 제2 절연 패턴; 및
    상기 제2 절연 패턴 상에 배치되는 제2 절연층을 더 포함하되,
    상기 제2 절연층은 무기 필러를 포함하지 않는 반도체 패키지.
  9. 제 1항에 있어서,
    상기 재배선층 상에 배치되고, 그 내부를 관통하는 캐비티를 갖는 배선 기판을 더 포함하고,
    상기 반도체칩은 상기 배선 기판의 상기 캐비티 내에 제공되는 반도체 패키지.
  10. 제 1항에 있어서,
    상기 제1 무기 필러의 열전도율은 상기 폴리머의 열전도율보다 크고,
    상기 제1 무기 필러의 열팽창계수는 상기 폴리머의 열팽창계수보다 작은 반도체 패키지.
  11. 제 1항에 있어서,
    상기 반도체칩의 너비는 상기 재배선층의 너비와 동일한 반도체 패키지.
  12. 반도체칩 상에 폴리머 및 무기 필러를 포함하는 제1 절연 패턴을 형성하는 것;
    상기 제1 절연 패턴 상에 제1 절연층을 형성하는 것;
    상기 제1 절연 패턴 및 상기 제1 절연층 내에 오프닝을 형성하는 것; 및
    상기 오프닝 내에 재배선 패턴을 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  13. 제 12항에 있어서,
    상기 무기 필러는 마그네슘(Mg) 화합물, 알라바민(Ab) 화합물, 또는 비스무트(Bi) 화합물 중에서 적어도 하나를 포함하는 반도체 패키지 제조 방법.
  14. 제 12항에 있어서,
    상기 오프닝을 형성하는 것은 상기 제1 절연층 상에 노광 및 현상 공정을 수행하는 것을 포함하고,
    상기 제1 절연층의 투과도는 상기 제1 절연 패턴의 투과도보다 더 큰 반도체 패키지 제조 방법.
  15. 제 14항에 있어서,
    상기 노광 및 현상 공정에 의해 상기 제1 절연 패턴이 노출되고,
    상기 오프닝을 형성하는 것은 상기 제1 절연층에 의해 노출된 상기 제1 절연 패턴을 식각하는 것을 포함하는 것을 더 포함하는 반도체 패키지 제조 방법.
  16. 제 15항에 있어서,
    상기 오프닝은 상기 제1 절연층의 측벽 및 상기 제1 절연 패턴의 측벽을 노출시키고,
    상기 제1 절연 패턴의 상기 측벽은 상기 제1 절연층의 상기 측벽보다 더 큰 표면 거칠기를 갖는 반도체 패키지 제조 방법.
  17. 제 14항에 있어서,
    상기 노광 및 현상 공정에 의해 상기 제1 절연층 및 상기 제1 절연 패턴을 패터닝하는 것을 포함하되,
    상기 제1 절연 패턴은 상기 제1 절연층과 단일한 공정에 의해 패터닝되는 반도체 패키지 제조 방법.
  18. 제 12항에 있어서,
    상기 반도체칩은 칩 패드를 가지고,
    상기 재배선 패턴은 상기 칩 패드와 전기적으로 연결되는 반도체 패키지 제조 방법.
  19. 제 12항에 있어서,
    캐리어 기판을 준비하는 것;
    상기 캐리어 기판 상에 상기 반도체칩을 배치하는 것;
    상기 캐리어 기판 상에 상기 반도체칩을 덮는 몰딩막을 형성하는 것; 및
    상기 캐리어 기판을 제거하여, 상기 반도체칩의 하면 및 상기 몰딩막의 하면을 노출시키는 것을 더 포함하되,
    상기 제1 절연 패턴은 상기 반도체칩의 상기 하면 및 상기 몰딩막의 상기 하면 상에 형성되는 반도체 패키지 제조 방법.
  20. 재배선층을 형성하는 것; 및
    상기 재배선층 상에 반도체칩을 제공하여, 상기 반도체칩을 상기 재배선층과 전기적으로 연결시키는 것을 포함하되,
    상기 재배선층을 형성하는 것은:
    캐리어 기판 상에 절연 패턴을 형성하되, 상기 절연 패턴은 폴리머 및 무기 필러를 포함하는 것;
    상기 절연 패턴 상에 절연층을 형성하는 것; 및
    상기 절연 패턴 및 상기 절연층 내에 재배선 패턴을 형성하는 것을 포함하는 반도체 패키지 제조 방법.
KR1020170101832A 2017-08-10 2017-08-10 반도체 패키지 및 그 제조방법 KR102440119B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020170101832A KR102440119B1 (ko) 2017-08-10 2017-08-10 반도체 패키지 및 그 제조방법
US16/010,872 US10522471B2 (en) 2017-08-10 2018-06-18 Semiconductor package and method of fabricating the same
SG10201806580YA SG10201806580YA (en) 2017-08-10 2018-08-02 Semiconductor Package And Method Of Fabricating The Same
JP2018149127A JP7204371B2 (ja) 2017-08-10 2018-08-08 半導体パッケージ及びその製造方法
CN201810902543.0A CN109390296B (zh) 2017-08-10 2018-08-09 半导体封装件及其制造方法
US16/696,759 US10964643B2 (en) 2017-08-10 2019-11-26 Semiconductor package and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170101832A KR102440119B1 (ko) 2017-08-10 2017-08-10 반도체 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20190017266A true KR20190017266A (ko) 2019-02-20
KR102440119B1 KR102440119B1 (ko) 2022-09-05

Family

ID=65275655

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170101832A KR102440119B1 (ko) 2017-08-10 2017-08-10 반도체 패키지 및 그 제조방법

Country Status (5)

Country Link
US (2) US10522471B2 (ko)
JP (1) JP7204371B2 (ko)
KR (1) KR102440119B1 (ko)
CN (1) CN109390296B (ko)
SG (1) SG10201806580YA (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020205075A1 (en) * 2019-04-03 2020-10-08 Micron Technology, Inc. Semiconductor devices including redistribution layers
US10811057B1 (en) 2019-03-26 2020-10-20 Micron Technology, Inc. Centralized placement of command and address in memory devices
US10811059B1 (en) 2019-03-27 2020-10-20 Micron Technology, Inc. Routing for power signals including a redistribution layer
US10978117B2 (en) 2019-03-26 2021-04-13 Micron Technology, Inc. Centralized placement of command and address swapping in memory devices
KR20210079177A (ko) * 2019-12-19 2021-06-29 주식회사 네패스 반도체 패키지 및 그 제조방법
US11476211B2 (en) 2019-12-19 2022-10-18 Nepes Co., Ltd. Semiconductor package and manufacturing method thereof
US11961585B2 (en) 2021-02-25 2024-04-16 Micron Technology, Inc. Centralized placement of command and address swapping in memory devices

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11705414B2 (en) * 2017-10-05 2023-07-18 Texas Instruments Incorporated Structure and method for semiconductor packaging
WO2020174991A1 (ja) 2019-02-28 2020-09-03 住友化学株式会社 シアン色着色硬化性組成物
US11404346B2 (en) 2019-06-28 2022-08-02 Samsung Electronics Co., Ltd. Semiconductor package
WO2021161498A1 (ja) * 2020-02-14 2021-08-19 太陽誘電株式会社 部品モジュール
CN111554641A (zh) 2020-05-11 2020-08-18 上海天马微电子有限公司 半导体封装件及其制作方法
US11715755B2 (en) * 2020-06-15 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for forming integrated high density MIM capacitor
KR20220026809A (ko) * 2020-08-26 2022-03-07 삼성전자주식회사 반도체 패키지
KR20220031414A (ko) 2020-09-04 2022-03-11 삼성전자주식회사 반도체 패키지
US11817392B2 (en) * 2020-09-28 2023-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit
CN115831923A (zh) * 2021-09-17 2023-03-21 群创光电股份有限公司 电子装置及其制作方法
TWI790962B (zh) * 2022-04-22 2023-01-21 矽品精密工業股份有限公司 電子封裝件
TWI826023B (zh) * 2022-09-30 2023-12-11 群創光電股份有限公司 電子裝置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009158599A (ja) * 2007-12-25 2009-07-16 Kyocera Corp 配線基板及びその製造方法、並びに実装構造体
JP2012178499A (ja) * 2011-02-28 2012-09-13 Kyocera Corp 配線基板およびそれを用いた実装構造体
JP2016167637A (ja) * 2016-06-08 2016-09-15 京セラ株式会社 積層配線基板および積層体
KR20160132763A (ko) * 2015-05-11 2016-11-21 삼성전기주식회사 팬-아웃 반도체 패키지 및 그 제조방법

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2563652B2 (ja) 1990-07-17 1996-12-11 株式会社東芝 半導体装置及びその製造方法
JP2001144123A (ja) 1999-09-02 2001-05-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置
WO2001063991A1 (fr) * 2000-02-25 2001-08-30 Ibiden Co., Ltd. Carte a circuits imprimes multicouche et procede de production d'une carte a circuits imprimes multicouche
US7034402B1 (en) 2000-06-28 2006-04-25 Intel Corporation Device with segmented ball limiting metallurgy
JP2002053735A (ja) * 2000-08-09 2002-02-19 Sumitomo Bakelite Co Ltd エポキシ樹脂組成物及び半導体装置
US6586323B1 (en) 2000-09-18 2003-07-01 Taiwan Semiconductor Manufacturing Company Method for dual-layer polyimide processing on bumping technology
JP4513196B2 (ja) 2000-09-29 2010-07-28 住友ベークライト株式会社 半導体装置の製造方法および半導体装置
JP2002151551A (ja) 2000-11-10 2002-05-24 Hitachi Ltd フリップチップ実装構造、その実装構造を有する半導体装置及び実装方法
JP2005036126A (ja) 2003-07-16 2005-02-10 Nippon Kayaku Co Ltd エポキシ樹脂組成物及びそれを用いたフレキシブル印刷配線板材料。
US7491582B2 (en) 2004-08-31 2009-02-17 Seiko Epson Corporation Method for manufacturing semiconductor device and semiconductor device
US7160756B2 (en) 2004-10-12 2007-01-09 Agency For Science, Techology And Research Polymer encapsulated dicing lane (PEDL) technology for Cu/low/ultra-low k devices
US7699107B2 (en) * 2005-12-30 2010-04-20 Baker Hughes Incorporated Mechanical and fluid jet drilling method and apparatus
KR100858242B1 (ko) 2007-04-04 2008-09-12 삼성전자주식회사 재배선 구조를 포함하는 반도체 소자 및 그 형성 방법
KR20140127362A (ko) 2008-10-10 2014-11-03 스미토모 베이클리트 컴퍼니 리미티드 반도체 장치
US9082806B2 (en) 2008-12-12 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
WO2010147187A1 (ja) 2009-06-18 2010-12-23 ローム株式会社 半導体装置
US9548240B2 (en) * 2010-03-15 2017-01-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming repassivation layer for robust low cost fan-out semiconductor package
JP5587702B2 (ja) 2010-08-26 2014-09-10 株式会社テラプローブ 半導体装置及び半導体装置の製造方法
WO2012161135A1 (ja) 2011-05-26 2012-11-29 日立化成工業株式会社 半導体基板用パッシベーション膜形成用材料、半導体基板用パッシベーション膜及びその製造方法、並びに太陽電池素子及びその製造方法
US8580672B2 (en) 2011-10-25 2013-11-12 Globalfoundries Inc. Methods of forming bump structures that include a protection layer
US8765531B2 (en) 2012-08-21 2014-07-01 Infineon Technologies Ag Method for manufacturing a metal pad structure of a die, a method for manufacturing a bond pad of a chip, a die arrangement and a chip arrangement
US9472515B2 (en) 2014-03-11 2016-10-18 Intel Corporation Integrated circuit package
JP2017034192A (ja) 2015-08-05 2017-02-09 株式会社東芝 半導体装置とその製造方法
KR102104806B1 (ko) 2016-01-29 2020-04-27 후지필름 가부시키가이샤 감광성 수지 조성물, 경화막, 적층체, 경화막의 제조 방법, 적층체의 제조 방법, 및 반도체 디바이스
US20170365567A1 (en) * 2016-06-20 2017-12-21 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10128193B2 (en) * 2016-11-29 2018-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009158599A (ja) * 2007-12-25 2009-07-16 Kyocera Corp 配線基板及びその製造方法、並びに実装構造体
JP2012178499A (ja) * 2011-02-28 2012-09-13 Kyocera Corp 配線基板およびそれを用いた実装構造体
KR20160132763A (ko) * 2015-05-11 2016-11-21 삼성전기주식회사 팬-아웃 반도체 패키지 및 그 제조방법
JP2016167637A (ja) * 2016-06-08 2016-09-15 京セラ株式会社 積層配線基板および積層体

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10811057B1 (en) 2019-03-26 2020-10-20 Micron Technology, Inc. Centralized placement of command and address in memory devices
US10978117B2 (en) 2019-03-26 2021-04-13 Micron Technology, Inc. Centralized placement of command and address swapping in memory devices
US11164608B2 (en) 2019-03-26 2021-11-02 Micron Technology, Inc. Centralized placement of command and address in memory devices
US11727962B2 (en) 2019-03-26 2023-08-15 Micron Technology, Inc. Centralized placement of command and address in memory devices
US10811059B1 (en) 2019-03-27 2020-10-20 Micron Technology, Inc. Routing for power signals including a redistribution layer
US11176970B2 (en) 2019-03-27 2021-11-16 Micron Technology, Inc. Routing for power signals including a redistribution layer
WO2020205075A1 (en) * 2019-04-03 2020-10-08 Micron Technology, Inc. Semiconductor devices including redistribution layers
US11031335B2 (en) 2019-04-03 2021-06-08 Micron Technology, Inc. Semiconductor devices including redistribution layers
KR20210079177A (ko) * 2019-12-19 2021-06-29 주식회사 네패스 반도체 패키지 및 그 제조방법
US11476211B2 (en) 2019-12-19 2022-10-18 Nepes Co., Ltd. Semiconductor package and manufacturing method thereof
US11961585B2 (en) 2021-02-25 2024-04-16 Micron Technology, Inc. Centralized placement of command and address swapping in memory devices

Also Published As

Publication number Publication date
CN109390296B (zh) 2023-11-14
KR102440119B1 (ko) 2022-09-05
US10522471B2 (en) 2019-12-31
JP7204371B2 (ja) 2023-01-16
SG10201806580YA (en) 2019-03-28
CN109390296A (zh) 2019-02-26
JP2019036723A (ja) 2019-03-07
US20200098694A1 (en) 2020-03-26
US10964643B2 (en) 2021-03-30
US20190051607A1 (en) 2019-02-14

Similar Documents

Publication Publication Date Title
KR102440119B1 (ko) 반도체 패키지 및 그 제조방법
KR102492796B1 (ko) 반도체 패키지
US9831282B2 (en) Electronic device package and fabricating method thereof
US8278213B2 (en) Semiconductor device and manufacturing method of the same
US20150243636A1 (en) Packaged Semiconductor Devices and Packaging Methods
TWI710083B (zh) 重配置線路結構、整合扇出型封裝體、金屬特徵及封裝體的製造方法
US20220254708A1 (en) Interposer and manufacturing method thereof
TWI721038B (zh) 封裝結構、疊層封裝元件及其形成方法
JP2005327984A (ja) 電子部品及び電子部品実装構造の製造方法
US11600564B2 (en) Redistribution substrate, method of fabricating the same, and semiconductor package including the same
US20230420402A1 (en) Semiconductor package
US11948872B2 (en) Semiconductor package and method of fabricating the same
US10020284B2 (en) Functional spacer for SIP and methods for forming the same
US20220037279A1 (en) Semiconductor package
US20050258536A1 (en) Chip heat sink device and method
TWI723414B (zh) 電子封裝件及其製法
KR102540829B1 (ko) 반도체 패키지, 반도체 패키지 제조방법 및 재배선 구조체 제조방법
KR102604133B1 (ko) 반도체 패키지 및 그 제조방법
KR102605701B1 (ko) 반도체 패키지 및 이의 제조 방법
US11646260B2 (en) Semiconductor package and method of fabricating the same
US11798872B2 (en) Interconnection structure and semiconductor package including the same
US20230268197A1 (en) Substrate structure, and fabrication and packaging methods thereof
KR100842916B1 (ko) 스택 패키지의 제조방법
KR20230048196A (ko) 반도체 패키지 및 그 제조 방법
KR20220087784A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant