CN115117009A - 半导体封装件 - Google Patents

半导体封装件 Download PDF

Info

Publication number
CN115117009A
CN115117009A CN202111441749.6A CN202111441749A CN115117009A CN 115117009 A CN115117009 A CN 115117009A CN 202111441749 A CN202111441749 A CN 202111441749A CN 115117009 A CN115117009 A CN 115117009A
Authority
CN
China
Prior art keywords
pattern
under bump
redistribution
top surface
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111441749.6A
Other languages
English (en)
Inventor
金钟润
裵珉准
李贤锡
全光宰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN115117009A publication Critical patent/CN115117009A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Photovoltaic Devices (AREA)

Abstract

一种半导体封装件包括：再分布基板；半导体芯片，位于所述再分布基板的顶表面上；以及焊料端子，位于所述再分布基板的底表面上。所述再分布基板包括：凸块下图案，与所述焊料端子接触；电介质层，位于所述凸块下图案的侧壁上；凸块下种子图案，位于所述电介质层和所述凸块下图案的所述侧壁之间；以及再分布图案，位于所述凸块下图案上。所述凸块下图案具有中心区域和边缘区域。所述凸块下图案的所述边缘区域处的第一顶表面所处的高度高于所述凸块下图案的在所述中心区域处的第二顶表面的高度。所述凸块下图案的所述底表面和所述侧壁之间的角度在110°至140°的范围内。

Description

半导体封装件
相关申请的交叉引用
本申请要求于2021年3月23日在韩国知识产权局提交的韩国专利申请No.10-2021-0037518的优先权，其公开内容通过引用整体合并于此。
技术领域
本发明构思涉及半导体封装件，并且更具体地，涉及包括再分布基板的半导体封装件及其制造方法。
背景技术
提供了用于实现集成电路芯片以适合在电子产品中使用的半导体封装件。通常，半导体封装件被配置为使得半导体芯片安装在印刷电路板(PCB)上，并且使用接合布线或凸块将半导体芯片电连接到印刷电路板。随着电子行业的发展，已经对改善半导体封装件的可靠性和耐久性进行了各种研究。
发明内容
本发明构思的一些示例实施例提供了具有提高的可靠性的半导体封装件及其制造方法。
根据本发明构思的一些示例实施例，一种半导体封装件可以包括：再分布基板；半导体芯片，所述半导体芯片位于所述再分布基板的顶表面上；以及焊料端子，所述焊料端子位于所述再分布基板的底表面上。所述再分布基板可以包括：凸块下图案，所述凸块下图案与所述焊料端子接触；电介质层，所述电介质层位于所述凸块下图案的侧壁上；凸块下种子图案，所述凸块下种子图案位于所述电介质层和所述凸块下图案的所述侧壁之间，所述凸块下种子图案暴露所述凸块下图案的底表面；以及再分布图案，所述再分布图案位于所述凸块下图案上。当在俯视图中观察时，所述凸块下图案可以具有中心区域和边缘区域。所述凸块下图案的在所述凸块下图案的所述边缘区域处的第一顶表面所处的高度可以高于所述凸块下图案的在所述凸块下图案的所述中心区域处的第二顶表面的高度。所述凸块下图案的所述底表面和所述侧壁之间的角度可以在110°至140°的范围内。
根据本发明构思的一些示例实施例，一种半导体封装件可以包括：再分布基板；半导体芯片，所述半导体芯片位于所述再分布基板的顶表面上；以及焊料端子，所述焊料端子位于所述再分布基板的底表面上。所述再分布基板可以包括：凸块下图案；电介质层，所述电介质层位于所述凸块下图案的侧壁上；凸块下种子图案，所述凸块下种子图案介于所述电介质层和所述凸块下图案的所述侧壁之间；以及再分布图案，所述再分布图案位于所述凸块下图案的顶表面上。所述焊料端子可以位于所述凸块下图案的底表面上。所述凸块下图案的所述底表面所处的高度可以高于所述电介质层的底表面的高度。所述凸块下图案的所述底表面和所述侧壁之间的第一角度可以为钝角。所述凸块下种子图案可以不延伸到所述电介质层的顶表面和所述凸块下图案的底表面中的任一者上。
根据本发明构思的一些示例实施例，一种半导体封装件可以包括：再分布基板；第一半导体芯片，所述第一半导体芯片位于所述再分布基板的顶表面上；多个凸块，所述多个凸块位于所述再分布基板和所述第一半导体芯片之间；以及焊料端子，所述焊料端子位于所述再分布基板的底表面上。所述再分布基板可以包括：凸块下图案；电介质层，所述电介质层位于所述凸块下图案的侧壁上；凸块下种子图案，所述凸块下种子图案位于所述电介质层和所述凸块下图案的所述侧壁之间，所述凸块下种子图案暴露所述凸块下图案的底表面；第一再分布图案，所述第一再分布图案位于所述凸块下图案上，所述第一再分布图案包括第一通路部分和第一布线部分，所述第一通路部分位于所述凸块下图案和所述第一布线部分之间；以及第二再分布图案，所述第二再分布图案位于所述第一再分布图案上，所述第二再分布图案包括第二通路部分和第二布线部分。所述凸块下图案的厚度可以大于所述第一布线部分的厚度和所述第二布线部分的厚度。当在俯视图中观察时，所述凸块下图案可以具有中心区域和边缘区域。所述凸块下图案的在所述边缘区域处的第一顶表面所处的高度可以高于所述凸块下图案的在所述中心区域处的第二顶表面的高度。所述凸块下图案的底表面所处的高度可以高于所述电介质层的底表面的高度。所述凸块下图案的所述底表面与所述凸块下图案的所述侧壁之间的角度可以在110°至140°的范围内。所述焊料端子可以位于所述凸块下图案的所述底表面上。所述凸块下图案可以不延伸到所述电介质层的顶表面上。
根据本发明构思的一些示例实施例，一种制造半导体封装件的方法可以包括：在载体基板上涂覆光敏聚合物，以形成电介质层；在所述电介质层中形成开口；在所述电介质层上以及在所述开口的底表面和侧壁上形成凸块下种子层；在所述开口中形成第一抗蚀剂图案，所述第一抗蚀剂图案暴露所述凸块下种子层的一部分，所述凸块下种子层的所述一部分位于所述电介质层的顶表面上；以及蚀刻所述凸块下种子层的被暴露的所述一部分，以形成凸块下种子图案。形成所述凸块下种子图案的步骤可以包括暴露所述电介质层的所述顶表面。
附图说明
图1A示出了显示出根据一些示例实施例的半导体封装件的截面图。
图1B示出了显示出图1A的部分I的放大图。
图1C示出了显示出图1A的部分II的放大图。
图1D示出了显示出根据一些示例实施例的凸块下图案和凸块下种子图案的截面图。
图1E示出了显示出根据一些示例实施例的凸块下图案和凸块下种子图案的截面图。
图2A、图2B、图2D至图2I和图2K至图2R示出了显示出根据一些示例实施例的制造半导体封装件的方法的截面图。
图2C示出了显示出图2B的部分III的放大图。
图2J示出了显示出图2I的部分III的放大图。
图3A示出了显示出根据一些示例实施例的半导体封装件的俯视图。
图3B示出了沿着图3A的线A-B截取的截面图。
图4示出了显示出根据一些示例实施例的半导体封装件的截面图。
图5示出了显示出根据一些示例实施例的半导体封装件的截面图。
具体实施方式
在本说明书中，同样的附图标记可以指示同样的组件。现在，下面将描述根据本发明构思的半导体封装件及其制造方法。
当词语“大约”和“基本上”在本申请中与数值结合使用时，关联的数值旨在包括所述数值左右±10％的容差，除非另外明确定义。另外，无论数值是否被修饰为“大约”或“基本上”，将理解的是这些值应该被解释为包括所述数值左右±10％的容差。
图1A示出了显示出根据一些示例实施例的半导体封装件的截面图。图1B示出了显示出图1A的部分I的放大图。图1C示出了显示出图1A的部分II的放大图。
参照图1A至图1C，半导体封装件1可以包括焊料端子500、再分布基板100和/或半导体芯片200。再分布基板100可以包括凸块下图案150、凸块下种子图案155、第一再分布图案110、第一种子图案115、第二再分布图案120、第二种子图案125、再分布焊盘140、种子焊盘145和/或电介质层101、102、103和/或104。电介质层101、102、103和/或104可以包括堆叠的第一电介质层101、第二电介质层102、第三电介质层103和/或第四电介质层104。
凸块下图案150可以设置在第一电介质层101中。凸块下图案150可以被设置为多个，并且该多个凸块下图案150可以彼此横向地间隔开。短语“两个组件彼此横向地间隔开”可以意味着“两个组件彼此水平地间隔开”。术语“水平”可以指示“平行于第一电介质层101的底表面101b”。凸块下图案150可以用作焊料端子500的焊盘。凸块下图案150可以包括诸如铜的金属材料。下面将参考图1B描述单个凸块下图案150。
如图1B中所示，凸块下图案150可以具有底表面150b、顶表面150a和/或侧壁150c。凸块下图案150的底表面150b可以不被第一电介质层101覆盖。凸块下图案150的侧壁150c可以是倾斜侧壁。例如，凸块下图案150的侧壁150c可以相对于底表面150b倾斜。可以在凸块下图案150的底表面150b与侧壁150c之间形成钝角或第一角度θ1。例如，第一角度θ1的范围可以为110°至140°。凸块下图案150在其上部处的宽度可以大于在其下部处的宽度。
凸块下图案150的顶表面150a可以向下凸。例如，当在俯视图中观察时，凸块下图案150可以具有中心区域和边缘区域。当在俯视图中观察时，凸块下图案150的边缘区域可以设置在第一电介质层101和凸块下图案150的中心区域之间。当在俯视图中观察时，凸块下图案150的边缘区域可以围绕凸块下图案150的中心区域。凸块下图案150的顶表面150a可以具有第一顶表面150a1和第二顶表面150a2。凸块下图案150的第一顶表面150a1可以对应于凸块下图案150的边缘区域处的顶表面。凸块下图案150的第二顶表面150a2可以对应于凸块下图案150的中心区域处的顶表面。凸块下图案150的第一顶表面150a1可以位于比凸块下图案150的第二顶表面150a2的高度高的高度处。
凸块下图案150可以具有相对大的厚度T1。凸块下图案150的厚度T1可以是最小厚度，并可以对应于凸块下图案150的底表面150b和第二顶表面150a2之间的间隔。当凸块下图案150的厚度T1小于大约5μm时，半导体封装件1的高功率特性会降低。根据一些示例实施例，凸块下图案150的厚度T1的范围可以从大约5μm至大约10μm。半导体封装件1可以具有优异的高功率特性。当凸块下图案150的厚度T1小于大约10μm时，再分布基板100可以容易制造。另外，半导体封装件1的大小可以变小。
第一电介质层101可以设置在凸块下图案150的侧壁150c上。第一电介质层101可以是最下面的电介质层。如图1B中所示，凸块下图案150的底表面150b可以位于比第一电介质层101的底表面101b的高度高的高度处。在本说明书中，术语“高度”可以意指垂直高度，并且可以在垂直于第一电介质层101的底表面101b的方向上测量高度差。第一电介质层101可以包括诸如光敏聚合物的有机材料。在本说明书中，光敏聚合物可以包括例如从光敏聚酰亚胺、聚苯并噁唑、酚醛聚合物和/或苯并环丁烯聚合物中选择的至少一种。
凸块下种子图案155可以介于第一电介质层101和凸块下图案150的侧壁150c之间。凸块下种子图案155可以与凸块下图案150的侧壁150c直接物理接触。凸块下种子图案155可以具有彼此相对的顶表面155a和底表面155b。凸块下图案150可以延伸到凸块下种子图案155的顶表面155a上并覆盖凸块下种子图案155的顶表面155a。凸块下图案150的第一顶表面150a1可以位于比凸块下种子图案155的顶表面155a的高度高的高度处。当在俯视图中观察时，凸块下图案150的第一顶表面150a1可以与凸块下种子图案155的顶表面155a交叠。
凸块下种子图案155可以具有设置在第一电介质层101和凸块下图案150之间的底表面155b。凸块下种子图案155的底表面155b可以位于比第一电介质层101的底表面101b的高度高的高度处。凸块下种子图案155的底表面155b可以位于与凸块下图案150的底表面150b的高度相同或者比凸块下图案150的底表面150b的高度高的高度处。第一电介质层101的底表面101b与凸块下图案150的底表面150b之间的高度差可以是凸块下种子图案155的厚度T的大约80％至大约120％。例如，大约0.05μm至大约0.1μm的范围可以被给定作为第一电介质层101的底表面101b与凸块下图案150的底表面150b之间的高度差。
凸块下种子图案155可以覆盖凸块下图案150的侧壁150c，并因此可以减少或防止凸块下图案150由于外部杂质或由于第一电介质层101的杂质而被损坏。杂质可以是氯离子(chloride ion)。例如，即使当半导体封装件1反复操作时，也可以减少或防止凸块下图案150被腐蚀或与第一电介质层101间隔开。因此，半导体封装件1的可靠性和耐久性可以提高。
第二电介质层102可以设置在第一电介质层101和凸块下图案150的顶表面150a上。第二电介质层102可以覆盖凸块下图案150的顶表面150a。第二电介质层102可以包括例如光敏聚合物。例如，第二电介质层102可以包括与第一电介质层101的光敏材料相同的光敏材料。第一电介质层101和第二电介质层102可以在其间具有模糊的边界，但本发明构思不限于此。
参照图1A和图1C，第一再分布图案110可以设置在凸块下图案150上。第一再分布图案110可以包括诸如铜的金属。如图1C中所示，第一再分布图案110可以包括第一通路部分110V和/或第一布线部分110W。在本说明书中，特定导电组件的通路部分可以是用于垂直连接的部分。特定导电组件的布线部分可以是用于水平连接的部分。第一通路部分110V可以设置在第二电介质层102中并耦接到凸块下图案150。第一通路部分110V可以设置在凸块下图案150和第一布线部分110W之间。第一通路部分110V可以具有与凸块下图案150的顶表面150a的形状对应的形状。第一通路部分110V可以具有向下凸的底表面。第一通路部分110V可以具有比凸块下图案150的宽度小的宽度。
第一布线部分110W可以设置在第一通路部分110V上，并且第一布线部分110W和第一通路部分110V可以彼此连接，其间没有边界。第一布线部分110W可以具有比第一通路部分110V的宽度大的宽度。第一布线部分110W可以延伸到第二电介质层102的顶表面上，并可以具有在第一方向上延伸的主轴。第一方向可以平行于第一电介质层101的底表面101b。第一布线部分110W可以具有大约3μm至约大约5μm的厚度T2。
第一再分布图案110还可以包括第一精细布线部分110FW。第一精细布线部分110FW可以设置在第二电介质层102的顶表面上。尽管未示出，但每个或一个或更多个第一精细布线部分110FW可以连接到第一通路部分110V或第一布线部分110W。第一精细布线部分110FW和第一布线部分110W可以在单个工艺中形成。每个或一个或更多个第一精细布线部分110FW可以具有与第一布线部分110W的厚度T2基本上相同的厚度。
第一种子图案115可以设置在第一再分布图案110的底表面上。例如，第一种子图案115可以介于凸块下图案150和第一通路部分110V之间，并可以覆盖第一通路部分110V的侧壁和第一布线部分110W的底表面。第一种子图案115可以不延伸到第一布线部分110W的侧壁上。第一种子图案115可以设置在第一精细布线部分110FW的底表面上。第一种子图案115可以包括与凸块下图案150的材料和第一再分布图案110的材料不同的材料。例如，第一种子图案115可以包括导电种子材料。导电种子材料可以包括铜、钛和/或其任何合金中的一种或更多种。第一种子图案115可以用作阻挡层，以减少或防止第一再分布图案110中包括的材料的扩散。
第三电介质层103可以设置在第二电介质层102上并可以覆盖第一再分布图案110。第三电介质层103可以包括例如光敏聚合物。第三电介质层103可以包括与第二电介质层102的材料相同的材料。第二电介质层102和第三电介质层103可以在其间具有模糊的边界，但本发明构思不限于此。
第二再分布图案120可以设置在第一再分布图案110上并电连接到第一再分布图案110。第二再分布图案120可以包括诸如铜的金属。第二再分布图案120可以包括第二布线部分120W和/或第二通路部分120V。第二通路部分120V可以设置在第三电介质层103中并耦接到第一再分布图案110。第二布线部分120W可以设置在第二通路部分120V上，并且第二布线部分120W和第二通路部分120V可以彼此连接，其间没有边界。第二通路部分120V可以介于第一再分布图案110和第二布线部分120W之间。第二布线部分120W可以延伸到第三电介质层103的顶表面上。第二布线部分120W可以具有大约3μm至大约5μm的厚度T3。
第二再分布图案120还可以包括第二精细布线部分120FW。第二精细布线部分120FW可以设置在第三电介质层103的顶表面上。尽管未示出，但每个或一个或更多个第二精细布线部分120FW可以连接到第二通路部分120V。第二精细布线部分120FW和第二布线部分120W可以在单个工艺中形成。每个或一个或更多个第一精细布线部分120FW可以具有与第二布线部分120W的厚度T3基本上相同的厚度。每个或一个或更多个第二精细布线部分120FW的厚度的范围可以为大约3μm至大约5μm。
第二种子图案125可以设置在第二再分布图案120的底表面上。第二种子图案125可以介于第一再分布图案110和第二再分布图案120之间。例如，第二种子图案125可以覆盖第二通路部分120v的底表面和/或侧壁，并且还可以覆盖第二布线部分120W的底表面。第二种子图案125可以不延伸到第二布线部分120W的侧壁上。第二种子图案125还可以设置在第二精细布线部分120FW的底表面上。第二种子图案125可以包括例如导电种子材料。第二种子图案125可以用作阻挡层，以减少或防止第二再分布图案120中包括的材料的扩散。
第四电介质层104可以设置在第三电介质层103上并可以覆盖第二再分布图案120。第四电介质层104可以包括例如光敏聚合物。第四电介质层104可以包括与第三电介质层103的材料相同的材料。第三电介质层103和第四电介质层104可以在其间具有模糊的边界，但本发明构思不限于此。
再分布焊盘140可以设置在第二再分布图案120上并耦接到第二再分布图案120。因为设置了第一再分布图案110和第二再分布图案120，所以再分布焊盘140可以不与电连接到其的凸块下图案150垂直对准。因此，可以自由地设计凸块下图案150和/或再分布焊盘140的布置。再分布焊盘140可以具有设置在第四电介质层104中的下部。再分布焊盘140可以具有设置在第四电介质层104的顶表面上的上部。再分布焊盘140的上部可以具有比再分布焊盘140的下部的宽度大的宽度。再分布焊盘140可以包括诸如铜的金属。
尽管未示出，但再分布焊盘140还可以包括接合部分。接合部分可以暴露在再分布焊盘140的顶表面上。接合部分可以与将在下面讨论的焊料凸块250直接接触。接合部分可以包括镍、金和其任何合金中的一种或更多种。接合部分可以用作钝化层或粘合层。
种子焊盘145可以设置在再分布焊盘140的底表面上。种子焊盘145可以介于第二再分布图案120和再分布焊盘140之间，并可以在第四电介质层104和再分布焊盘140之间延伸。种子焊盘145可以包括与再分布焊盘140的材料不同的材料。种子焊盘145可以包括例如导电种子材料。
第一再分布图案110可以被设置为多个。多个第一再分布图案110可以彼此横向地间隔开并彼此电隔离。第二再分布图案120可以被设置为多个。多个第二再分布图案120可以电连接到对应的第一再分布图案110。第二再分布图案120可以彼此横向地间隔开并彼此电隔离。再分布焊盘140可以被设置为多个。多个再分布焊盘140可以耦接到对应的第二再分布图案120。再分布焊盘140可以彼此横向地间隔开并彼此电隔离。
当第一电介质层101延伸到凸块下图案150的顶表面150a上时，第一电介质层101可以在其顶表面上具有起伏。在这种情况下，多个第一再分布图案110可以在其顶表面上具有起伏。例如，第一再分布图案110的顶表面可以位于彼此不同的高度处。例如，等于或高于大约2μm的值可以被给定作为第一再分布图案110的顶表面的最上面部分和最下面部分之间的高度差。另外，多个第二再分布图案120可以在其顶表面上具有起伏。第二再分布图案120的顶表面可以位于彼此显著不同的高度处。凸块下图案150的厚度T1的增加可以使第一再分布图案110和第二再分布图案120的顶表面上的起伏增加。第一再分布图案110和第二再分布图案120的顶表面上的起伏可能引起第一再分布图案110与第二再分布图案120之间或第二再分布图案120与再分布焊盘140之间的电连接故障。
根据一些示例实施例，第一电介质层101可以不延伸到凸块下图案150的顶表面150a上。第一电介质层101的最上表面可以位于与凸块下图案150的顶表面150a的高度相同或相近的高度处。因此，可以减少或防止在第一再分布图案110和第二再分布图案120的顶表面上出现起伏。例如，等于或小于大约2μm的值可以被给定作为第一再分布图案110的顶表面的最上部分和最下部分之间的高度差。在本说明书中，第一再分布图案110的顶表面可以包括第一布线部分110W的顶表面和第一精细布线部分110FW的顶表面。等于或小于大约2μm的值可以被给定作为第二再分布图案120的顶表面的最上部分和最下部分之间的高度差。第二再分布图案120的顶表面可以包括第二布线部分120W的顶表面和/或第二精细布线部分120FW的顶表面。短语“等于或小于大约2μm的值是或可以被给定作为两个部分之间的高度差”可以包括“两个部分之间没有高度差”。例如，短语“等于或小于大约2μm的值是或可以被给定作为两个部分之间的高度差”可以包括两个部分位于基本上相同的高度处的情况。因此，可以在第一再分布图案110与第二再分布图案120之间以及在第二再分布图案120与再分布焊盘140之间提供良好的电连接。因此，半导体封装件1的可靠性可以提高。
凸块下图案150的厚度T1可以相对大。例如，凸块下图案150的厚度T1可以大于第一布线部分110W的厚度T2和/或第二布线部分120W的厚度T3。即使当凸块下图案150的厚度T1相对大时，第一电介质层101也可以不延伸到凸块下图案150的顶表面150a上，因此可以减少或防止第一再分布图案110和/或第二再分布图案120的顶表面上的起伏。
再分布图案110和120的堆叠数目可以不同地变化。例如，再分布基板100还可以包括第三再分布图案。在这种情况下，第三再分布图案可以介于第二再分布图案120和再分布焊盘140之间。
半导体芯片200可以安装在再分布基板100的顶表面上。如图1C中所示，半导体芯片200可以包括半导体衬底201、集成电路202、布线层和芯片焊盘205。集成电路202可以设置在半导体衬底201的底表面上。集成电路202可以包括逻辑电路、存储电路和/或其任何组合。布线层可以设置在半导体衬底201的底表面上。布线层可以包括电介质图案203和/或布线结构204。布线结构204可以设置在电介质图案203中。芯片焊盘205可以设置在布线层的底表面上。例如，芯片焊盘205可以暴露在半导体芯片200的底表面上。芯片焊盘205可以通过布线结构204耦接到集成电路202。短语“特定组件电连接到半导体芯片”可以意味着“特定组件通过半导体芯片的芯片焊盘电连接到半导体芯片的集成电路”。
参照图1A，焊料凸块250可以设置在再分布基板100和半导体芯片200之间，并可以将再分布焊盘140电连接到对应的芯片焊盘205。因此，半导体芯片200可以通过焊料凸块250耦接到再分布基板100。短语“耦接到再分布基板100”可以指示“耦接到第一再分布图案110和第二再分布图案120中的一个或更多个”。每个或一个或更多个焊料凸块250可以具有焊料球形状，并可以包括焊料材料。在本说明书中，焊料材料可以包括锡、铋、铅、银或其任何合金。尽管未示出，但每个或一个或更多个焊料凸块250还可以包括柱。
半导体封装件1还可以包括模制层300。模制层300可以设置在再分布基板100上并可以覆盖半导体芯片200。模制层300可以覆盖第一电介质层101、第二电介质层102、第三电介质层103和/或第四电介质层104中的最上面的一个。最上面的电介质层可以是第四电介质层104。模制层300可以包括诸如环氧类模制化合物的电介质聚合物。
半导体封装件1还可以包括底部填充层310。底部填充层310可以延伸到再分布基板100与半导体芯片200之间的间隙中，由此包封焊料凸块250。底部填充层310可以包括诸如环氧类模制化合物的电介质聚合物。然而，底部填充层310可以包括与模制层300的材料不同的材料。在一些示例实施例中，可以省略底部填充层310，并且模制层300可以延伸到再分布基板100和半导体芯片200之间的间隙中。
焊料端子500可以设置在再分布基板100的底表面上。例如，焊料端子500可以设置在凸块下图案150的对应的底表面150b上，并电连接到对应的凸块下图案150。焊料端子500可以与凸块下图案150的对应的底表面150b直接接触。因此，焊料端子500可以通过再分布基板100电连接到半导体芯片200。每个或一个或更多个焊料端子500可以具有焊料球形状，并可以包括焊料材料。焊料端子500可以具有比焊料凸块250的节距大的节距P1。
尽管未示出，但在半导体芯片200的顶表面和模制层300的顶表面上还可以设置散热结构。在这种情况下，模制层300可以暴露半导体芯片200的顶表面。散热结构可以包括散热器、散热块(heat slug)或热界面材料(TIM)层。
图1D示出了显示出根据一些示例实施例的凸块下图案和凸块下种子图案的在图1A中描绘的部分I的放大图。下面将省略重复描述。
参照图1D，凸块下种子图案155可以介于第一电介质层101和凸块下图案150的侧壁150c之间。凸块下种子图案155和凸块下图案150可以与参考图1A至图1C讨论的凸块下种子图案和凸块下图案基本上相同。例如，凸块下图案150的顶表面150a可以包括凸块下图案150的边缘区域处的第一顶表面150a1，并且还可以包括凸块下图案150的中心区域处的第二顶表面150a2。凸块下图案150的第二顶表面150a2可以位于比凸块下图案150的第一顶表面150a1的高度低的高度处。
凸块下图案150可以不延伸到凸块下种子图案155的顶表面155a上。凸块下图案150的第一顶表面150a1可以位于比凸块下种子图案155的顶表面155a的高度低的高度处。凸块下图案150的最上表面可以位于比凸块下种子图案155的顶表面155a的高度低的高度处。
第二电介质层102可以覆盖凸块下种子图案155的顶表面155a和凸块下图案150的顶表面150a。第二电介质层102也可以覆盖凸块下种子图案155的上内侧壁。凸块种子图案155的顶表面155a可以与第二电介质层102直接物理接触。
图1E示出了显示出根据一些示例实施例的凸块下图案和凸块下种子图案的在图1A中描绘的部分I的放大图。下面将省略重复描述。
参照图1E，凸块下种子图案155可以介于第一电介质层101和凸块下图案150的侧壁150c之间。凸块下种子图案155和凸块下图案150可以与参考图1A至图1C讨论的凸块下种子图案和凸块下图案基本上相同。然而，凸块下种子图案155的顶表面155a可以位于与凸块下图案150的最上表面的高度基本上相同的高度处。例如，凸块下种子图案155的顶表面155a可以位于与凸块下图案150的第一顶表面150a1的至少一部分的高度基本上相同的高度处。
图2A、图2B、图2D至图2I和图2K至图2R示出了显示出根据一些示例实施例的制造半导体封装件的方法的截面图。图2C示出了显示出图2B的部分III的放大图。图2J示出了显示出图2I的部分III的放大图。下面将省略重复描述。
参照图2A，在载体基板900上形成胶层910、蚀刻停止层950和/或第一电介质层101。根据一些示例实施例，可以在载体基板900上涂覆光敏聚合物，由此形成胶层910。沉积工艺可以在胶层910上形成蚀刻停止层950。沉积工艺可以包括溅射工艺。蚀刻停止层950可以通过胶层910附着到载体基板900。与所示出的内容不同，可以不形成胶层910或蚀刻停止层950。
可以在蚀刻停止层950上形成第一电介质层101。可以通过诸如旋涂和/或狭缝涂覆的涂覆工艺形成第一电介质层101。可以将第一电介质层101图案化，以在第一电介质层101中形成预备开口190P。可以通过曝光和/或显影工艺执行第一电介质层101的图案化。预备开口190P可以暴露蚀刻停止层950。预备开口190P可以基本上垂直于第一电介质层101的底表面101b。
参照图2B和图2C，可以使第一电介质层101固化，以形成开口190。可以执行热固化工艺，以使第一电介质层101固化。在使第一电介质层101固化的同时，第一电介质层101可以经历收缩，使得第一电介质层101的一部分可以如图2C中描绘的箭头所指示地流动。因此，预备开口190P可以形成为开口190。
开口190的侧壁可以相对于开口190的底表面倾斜。可以在开口190的侧壁和底表面之间形成锐角或第二角度θ2。例如，第二角度θ2的范围可以从大约110°至大约140°。开口190的侧壁可以对应于第一电介质层101的内侧壁。开口190的底表面可以是蚀刻停止层950的被暴露的顶表面。开口190在其上部处的宽度大于在其下部处的宽度。
参照图2D，可以在开口190中和/或第一电介质层101的顶表面上形成凸块下种子层155P。凸块下种子层155P可以共形地覆盖开口190的底表面和/或侧壁和/或第一电介质层101的顶表面。凸块下种子层155P可以包括位于开口190中的第一部分和/或位于第一电介质层101的顶表面上的第二部分。可以执行沉积工艺，以形成凸块下种子层155P。沉积工艺可以包括溅射工艺。凸块下种子层155P可以包括导电种子材料。凸块下种子层155P可以包括与蚀刻停止层950的材料相同的材料，但本发明构思不限于此。
可以在凸块下种子层155P上形成抗蚀剂层920并且抗蚀剂层920覆盖凸块下种子层155P。抗蚀剂层920可以填充开口190，并可以延伸到第一电介质层101的顶表面上。可以通过诸如旋涂和/或狭缝涂覆的涂覆工艺来执行抗蚀剂层920的形成。抗蚀剂层920可以包括聚合物和/或树脂。抗蚀剂层920可以包括光刻胶材料。
参照图2E，抗蚀剂层920可以经历曝光工艺，以形成第一抗蚀剂图案921和/或第二抗蚀剂图案923。在曝光工艺中，可以不单独地使用光掩模。然而，在曝光工艺中，可以调整曝光剂量。
抗蚀剂层920可以在其上部处具有由于光而改变的化学结构，结果，可以形成第二抗蚀剂图案923。例如，第二抗蚀剂图案923可以设置在第一电介质层101的顶表面上，并可以覆盖凸块下种子层155P的第一部分。第二抗蚀剂图案923可以是抗蚀剂层920的被曝光的部分。
第一抗蚀剂图案921可以是抗蚀剂层920的未曝光部分。第一抗蚀剂图案921可以是抗蚀剂层920的下部。在曝光工艺中，可以调整曝光剂量，使得没有光可以到达抗蚀剂层920的下部。因此，抗蚀剂层920可以在其下部处保持化学结构，并且相应地，可以形成第一抗蚀剂图案921。在曝光工艺终止之后，第二抗蚀剂图案923可以具有与第一抗蚀剂图案921的化学结构不同的化学结构。
曝光工艺可以一直继续，直到第一抗蚀剂图案921定位在开口190中。例如，第一抗蚀剂图案921可以设置在开口190中，并可以不延伸到第一电介质层101的顶表面上。第二抗蚀剂图案923可以覆盖位于第一电介质层101的顶表面上的凸块下种子层155P。
参照图2F，可以对第二抗蚀剂图案923执行显影工艺。抗蚀剂层920的第二抗蚀剂图案923可以具有变化的化学结构，并因此可以容易地用显影剂去除。第二抗蚀剂图案923的去除可以使第一抗蚀剂图案921和/或凸块下种子层155P在第一电介质层101的顶表面上暴露。
第一抗蚀剂图案921可以相对于显影剂具有低反应性或没有反应性。因此，第一抗蚀剂图案921可以在显影工艺终止之后保留。
与对图2E和图2F的描述不同，抗蚀剂层的图案化(参见图2D的920)和第一抗蚀剂图案921的形成可以既不通过曝光工艺也不通过显影工艺来实现。可以通过诸如干蚀刻的蚀刻工艺将抗蚀剂层920图案化。例如，蚀刻工艺可以一直继续，直到抗蚀剂层920的上部被去除，以在第一电介质层101的顶表面上暴露凸块下种子层155P。抗蚀剂层920的下部可以保留在开口190中，因此可以形成第一抗蚀剂图案921。
参照图2G，可以通过蚀刻工艺去除凸块下种子层155P的被暴露的第一部分，以形成凸块下种子图案155。可以采用湿蚀刻工艺作为蚀刻工艺。蚀刻工艺可以一直继续，直到第一电介质层101的顶表面被暴露。在蚀刻工艺中，抗蚀剂层920的第一抗蚀剂图案921可以具有蚀刻选择性，并因此可以不被去除。由于凸块下种子层155P的第二部分被第一抗蚀剂图案921覆盖，因此凸块下种子层155P的第二部分可以不暴露于蚀刻工艺。凸块下种子层155P的第二部分可以在蚀刻工艺终止之后形成为凸块下种子图案155。凸块下种子图案155可以定位在开口190中，并可以不延伸到第一电介质层101的顶表面上。
参照图2H，可以去除第一抗蚀剂图案921，以暴露凸块下种子图案155。可以执行剥离工艺，以去除抗蚀剂层920的第一抗蚀剂图案921。
参照图2I和图2J，可以在开口190中形成凸块下图案150。可以通过执行其中凸块下种子图案155用作电极的电镀工艺来形成凸块下图案150。第一电介质层101可以致使在开口190中形成凸块下图案150。电镀工艺可以在凸块下图案150延伸到第一电介质层101的顶表面上之前终止。因此，在形成凸块下图案150时，不单独需要或者不执行平坦化工艺。因此，可以以简化的工艺制造凸块下图案150。
当凸块下图案150形成在由抗蚀剂图案(未示出)限定的开口中时，大约90°的角度可以被给定为凸块下图案150的底表面150b和侧壁150c之间的第一角度θ1。根据一些示例实施例，因为凸块下图案150形成在由第一电介质层101限定的开口190中，所以可以跳过抗蚀剂图案的形成和去除。结果，可以简化半导体封装件的制造。根据一些示例实施例，凸块下图案150可以具有与开口190的形状对应的形状。例如，凸块下图案150的底表面150b和侧壁150c之间的第一角度θ1可以与开口190的底表面和侧壁之间的第二角度θ2基本上相同。例如，第一角度θ1的范围可以为大约110°至大约140°。
当在由抗蚀剂图案限定的开口190中形成凸块下图案150时，在形成凸块下图案150并去除抗蚀剂图案之后，可以在蚀刻停止层950上形成第一电介质层101。在这种情况下，第一电介质层101可以延伸到凸块下图案150的顶表面150a上。因此，第一电介质层101可以在其顶表面上具有起伏。例如，第一电介质层101的顶表面的最上部分和最下部分之间的高度差可以与凸块下图案150的厚度T1相同或相近。根据一些示例实施例，因为凸块下图案150形成在由第一电介质层101限定的开口190中，所以凸块下图案150的顶表面150a可以位于与第一电介质层101的顶表面的高度相同或相近的高度处。例如，凸块下图案150的顶表面150a与第一电介质层101的顶表面之间的高度差可以小于凸块下图案150的厚度T1。
因为凸块下种子图案155覆盖开口190的侧壁和底表面，并且因为凸块下图案150是通过其中凸块下种子图案155用作电极的电镀工艺形成的，所以凸块下图案150可以在其顶表面150a上具有向下凸的形状。例如，凸块下图案150的边缘区域处的第一顶表面150a1可以位于比凸块下图案150的中心区域处的第二顶表面150a2的高度高的高度处。
在电镀工艺中，凸块下图案150还可以形成在凸块下种子图案155的顶表面155a上。因此，凸块下图案150可以与凸块下种子图案155的顶表面155a直接物理接触。凸块下图案150的第一顶表面150a1可以位于比凸块下种子图案155的顶表面155a的高度高的高度处。
参照图2K，可以在第一电介质层101上形成第二电介质层102，并且第二电介质层102可以覆盖第一电介质层101和/或凸块下图案150。例如，第二电介质层102可以与凸块下图案150的顶表面150a直接接触。根据一些示例实施例，因为凸块下图案150形成在由第一电介质层101限定的开口190中，所以第二电介质层102可以在其顶表面上具有减少的起伏或没有起伏。可以通过涂覆工艺形成第二电介质层102。可以通过曝光和/或显影工艺将第二电介质层102图案化，以形成第一孔191。第一孔191可以穿透第二电介质层102，并可以暴露凸块下图案150。
可以在第一孔191中和/或第二电介质层102的顶表面上形成第一种子层115P。第一种子层115P可以共形地覆盖被暴露的凸块下图案150、第一孔191的内侧壁和/或第二电介质层102的顶表面。可以通过用于形成图2D中讨论的凸块下种子层155P的方法基本上相同的方法来执行第一种子层115P的形成。
参照图2L，可以在第一种子层115P上形成上抗蚀剂图案990。上抗蚀剂图案990可以具有引导开口195，以暴露第一种子层115P。引导开口195的侧壁可以基本上垂直于上抗蚀剂图案990的底表面。可以通过执行其中第一种子层115P用作电极的电镀工艺来形成第一再分布图案110。第一再分布图案110可以形成在第一孔191中，并可以填充引导开口195的下部。
第一再分布图案110可以包括第一通路部分110V和第一布线部分110W。可以在第一孔191中设置第一通路部分110V。可以在第一通路部分110V上以及第二电介质层102的顶表面上形成第一布线部分110W。
参照图2M，可以去除上抗蚀剂图案990，以暴露第一种子层115P的一部分的顶表面。可以蚀刻并去除第一种子层115P的被暴露的部分，以形成第一种子图案115。第一种子图案115可以设置在第一再分布图案110的底表面上。第一种子图案115可以是第一种子层115P的未暴露于蚀刻工艺的部分。
参照图2N，可以在第二电介质层102上形成第三电介质层103和/或第二再分布图案120。可以在第三电介质层103中形成第二孔192，并且第二孔192可以暴露第一再分布图案110。第二再分布图案120可以被形成为耦接到第一再分布图案110。第二再分布图案120可以包括第二通路部分120V和/或第二布线部分120W。可以在第二孔192中设置第二通路部分120V。可以在第二通路部分120V上形成第二布线部分120W，并且第二布线部分120W可以延伸到第三电介质层103的顶表面上。
可以在第二再分布图案120的底表面上形成第二种子图案125。可以通过用于形成图2L和图2M中讨论的第一种子图案115和第一再分布图案110的方法基本上相同的方法来执行第二种子图案125和第二再分布图案120的形成。例如，可以通过执行其中第二种子图案125用作电极的电镀工艺来形成第二再分布图案120。
可以在第三电介质层103上形成第四电介质层104，并且第四电介质层104可以覆盖第二再分布图案120。可以在第四电介质层104中形成第三孔193，并且第三孔192可以暴露第二再分布图案120。可以在第三孔193中形成再分布焊盘140，并且再分布焊盘140耦接到第二再分布图案120。可以在再分布焊盘140的底表面上形成种子焊盘145。根据一些示例实施例，可以通过执行其中种子焊盘145用作电极的电镀工艺来形成再分布焊盘140。因此，可以制造再分布基板100。再分布基板100可以包括第一电介质层101、第二电介质层102、第三电介质层103和/或第四电介质层104、凸块下种子图案155、凸块下图案150、第一种子图案115和/或第二种子图案125、第一再分布图案110和第二再分布图案120、种子焊盘145和/或再分布焊盘140。
参照图2O，可以制备具有芯片焊盘205的半导体芯片200。半导体芯片200可以安装在再分布基板100的顶表面上。例如，半导体芯片200可以设置在再分布基板100上，以使芯片焊盘205与多个再分布焊盘140对准。半导体芯片200的安装可以包括在芯片焊盘205和再分布焊盘140之间形成焊料凸块250。
可以在再分布基板100和半导体芯片200之间的间隙中形成底部填充层310，由此包封焊料凸块250。可以在再分布基板100的顶表面上形成模制层300，由此覆盖半导体芯片200。
参照图2P，可以去除载体基板900和/或胶层910，以暴露蚀刻停止层950。可以通过诸如干蚀刻的蚀刻工艺执行胶层910的去除。蚀刻停止层950的存在可以减少或防止第一电介质层101在蚀刻工艺中被蚀刻。
参照图2Q，可以去除蚀刻停止层950，以暴露凸块下种子图案155和/或第一电介质层101的底表面101b。可以通过例如蚀刻工艺来执行蚀刻停止层950的去除。可以采用湿蚀刻工艺作为蚀刻工艺。
参照图2R，可以去除凸块下种子图案155的一部分，以暴露凸块下图案150的底表面150b。可以执行蚀刻工艺，以部分地去除凸块下种子图案155。可以采用湿蚀刻工艺作为蚀刻工艺。在蚀刻工艺中，凸块下图案150和第一电介质层101可以具有其相对于凸块下种子图案155的蚀刻选择性。因此，凸块下图案150和/或第一电介质层101可以在蚀刻工艺终止之后保留。
凸块下种子图案155的被去除的部分可以是凸块下种子图案155的在第一电介质层101的底表面101b上暴露的部分。因此，凸块下种子图案155的部分去除可以暴露凸块下图案150的底表面150b。凸块下图案150的被暴露的底表面150b可以位于比第一电介质层101的底表面101b的高度高的高度处。第一电介质层101的底表面101b与凸块下图案150的底表面150b之间的高度差可以与凸块下种子图案155的厚度T相同或相近。例如，第一电介质层101的底表面101b与凸块下图案150的底表面150b之间的高度差可以是凸块下种子图案155的厚度T的大约80％至大约120％。
在蚀刻工艺之后，凸块下种子图案155可以具有底切部。可以在凸块下图案150和第一电介质层101之间形成凸块下种子图案155的底切部。因此，凸块下种子图案155可以具有位于比凸块下图案150的底表面150b的高度高的高度处的底表面155b。
在一些示例实施例中，对蚀刻工艺的条件的调整可以致使凸块下种子图案155的底表面155b位于与凸块下图案150的底表面150b的高度基本上相同的高度处。
与所示出的内容不同，可以执行单个蚀刻工艺，以部分地去除凸块下种子图案155，并且还去除图2P中的蚀刻停止层950。
再次参照图1A，可以在凸块下图案150的被暴露的底表面150b上形成焊料端子500。焊料端子500的形成可以包括执行焊料球附着工艺。
可以在焊料端子500与凸块下种子图案155之间提供相对小的粘合力。例如，焊料端子500与凸块下种子图案155之间的粘合力可以小于焊料端子500与凸块下图案150之间的粘合力。根据一些示例实施例，焊料端子500可以与凸块下图案150直接接触，因此焊料端子500可以刚性地接合到凸块下图案150。通过以上讨论的工艺，可以最终制造半导体封装件1。
为了简化描述，已经示出和讨论了单个半导体封装件1，但制造半导体封装件1的方法不限于芯片级制造。例如，半导体封装件1可以以芯片、面板或晶片级制造。
图3A示出了显示出根据一些示例实施例的半导体封装件的俯视图。图3B示出了沿着图3A的线A-B截取的截面图。下面将省略重复描述。
参照图3A和图3B，半导体封装件2可以包括封装基板800、再分布基板100、焊料凸块250、焊料端子500、第一半导体芯片210、芯片堆叠件2000和/或模制层300。焊料端子500和模制层300可以与在图1A至图1C中讨论的焊料端子和模制层基本上相同。焊料凸块250可以包括第一焊料凸块251和第二焊料凸块252。
封装基板800可以包括印刷电路板。封装基板800可以包括金属线820和金属焊盘810。金属线820可以设置在封装基板80中。短语“耦接到封装基板800”可以意指“耦接到金属线820”。金属焊盘810可以设置在封装基板800的顶表面上并电连接到金属线820。外部接合端子850可以设置在封装基板800的底表面上并电连接到金属线820。外部电信号可以通过外部接合端子850传送到金属线820。每个或一个或更多个外部接合端子850可以具有焊料球形状，并可以包括焊料材料。
再分布基板100可以设置在封装基板800上。再分布基板100可以用作中介基板。焊料端子500可以耦接到封装基板800的对应的金属焊盘810。再分布基板100可以通过焊料端子500电连接到封装基板800。焊料端子500可以具有比外部接合端子850的节距小的节距P1。
再分布基板100可以与图1A至图1C中讨论的再分布基板基本上相同。例如，再分布基板100可以包括凸块下种子图案155、凸块下图案150、电介质层101、102、103和/或104、第一种子图案115和/或第二种子图案125、第一再分布图案110和/或第二再分布图案120、种子焊盘145和/或再分布焊盘140。
第一半导体芯片210可以设置在再分布基板100的中心区域处的顶表面上。第一半导体芯片210可以与图1A和图1C的半导体芯片200基本上相同。然而，第一半导体芯片210可以是逻辑芯片、缓冲器芯片和/或片上系统(SOC)中的一种。第一半导体芯片210可以包括专用集成电路(ASIC)芯片和/或应用处理器(AP)芯片。ASIC芯片可以包括专用集成电路(ASIC)。或者，第一半导体芯片210可以包括中央处理单元(CPU)和/或图形处理单元(GPU)。
第一焊料凸块251可以设置在第一半导体芯片210的芯片焊盘215和对应的再分布焊盘140之间。第一焊料凸块251可以具有其与图1A和图1C中讨论的焊料凸块250的功能和材料基本上相同的功能和材料。第一焊料凸块251可以具有比焊料端子500的节距P1小的节距。
芯片堆叠件2000可以设置在再分布基板100的边缘区域处的顶表面上。芯片堆叠件2000可以与第一半导体芯片210横向地间隔开。芯片堆叠件2000可以被设置为多个，并且当在俯视图中观察时，第一半导体芯片210可以设置在多个芯片堆叠件2000之间。芯片堆叠件2000的数目可以不同地变化。例如，半导体封装件2可以包括单个芯片堆叠件2000。
每个或一个或更多个芯片堆叠件2000可以包括多个堆叠的第二半导体芯片220。第二半导体芯片220可以在其中包括集成电路。第二半导体芯片220可以具有与第一半导体芯片210不同的类型。例如，最下面的第二半导体芯片220可以是逻辑芯片，并且剩余的第二半导体芯片220可以是存储芯片。存储芯片可以包括高带宽存储器(HBM)芯片。最下面的第二半导体芯片220可以是其类型与第一半导体芯片210的类型不同的逻辑芯片。例如，最下面的第二半导体芯片220可以是用于控制存储芯片的控制器芯片。又如，最下面的第二半导体芯片220可以是存储芯片。
每个或一个或更多个第二半导体芯片220可以包括下焊盘225、贯穿电极227和/或上焊盘226。下焊盘225和/或上焊盘226可以分别设置在第二半导体芯片220的底表面和顶表面上。下焊盘225和/或上焊盘226可以电连接到第二半导体芯片220的对应的集成电路。贯穿电极227可以对应地设置在第二半导体芯片220中，并对应地耦接到下焊盘225和/或上焊盘226。最上面的第二半导体芯片220可以包括下焊盘225，但可以不包括贯穿电极227和/或上焊盘226。最上面的第二半导体芯片220可以具有比任何其他第二半导体芯片220的厚度大的厚度。
每个或一个或更多个芯片堆叠件2000还可以包括中介凸块229。中介凸块229可以介于邻近的第二半导体芯片220之间，并对应地耦接到下焊盘225和/或上焊盘226。因此，第二半导体芯片220可以彼此电连接。每个或一个或更多个中介凸块229可以包括焊料、柱和/或它们的组合。中介凸块229可以包括焊料材料和/或铜，但本发明构思不限于此。在一些示例实施例中，可以省略中介凸块229。在这种情况下，特定第二半导体芯片220的下焊盘225可以直接接合到面对特定第二半导体芯片220的其他第二半导体芯片220的上焊盘226。
芯片堆叠件2000还可以包括上底部填充层330。上底部填充层330可以设置在第二半导体芯片220之间的对应的间隙中，由此包封中介凸块229。上底部填充层330可以包括诸如环氧类聚合物的电介质聚合物。
第二焊料凸块252可以介于最下面的第二半导体芯片220和再分布基板100之间，并可以耦接到下焊盘225和/或对应的再分布焊盘140。因此，第二半导体芯片220可以通过再分布基板100电连接到第一半导体芯片210和/或焊料端子500。第二焊料凸块252的布置、功能和/或材料可以与图1A和图1C中讨论的焊料凸块250的布置、功能和/或材料基本上相同。例如，每个或一个或更多个第二焊料凸块252可以包括焊料、柱和/或它们的任何组合。第二焊料凸块252可以包括金属和/或焊料材料，但本发明构思不限于此。第二焊料凸块252可以具有比焊料端子500的节距P1小的节距。
半导体封装件2还可以包括底部填充图案320。底部填充图案320可以设置在再分布基板100和第一半导体芯片210之间的第一间隙中，由此包封第一焊料凸块251。底部填充图案320可以延伸到再分布基板100和芯片堆叠件2000之间的第二间隙中，由此包封第二焊料凸块252。底部填充图案320可以包括诸如环氧类聚合物的电介质聚合物。尽管未示出，但底部填充图案320可以不延伸到任何第二间隙中。在这种情况下，可以在每个或一个或更多个第二间隙中分开地形成底部填充层。
模制层300可以设置在再分布基板100上，并可以覆盖第一半导体芯片210的侧壁和/或第二半导体芯片220的侧壁。模制层300可以暴露第一半导体芯片210的顶表面和/或最上面的第二半导体芯片220的顶表面。与所示出的内容不同，模制层300还可以覆盖第一半导体芯片210的顶表面和/或最上面的第二半导体芯片220的顶表面。在一些示例实施例中，可以省略底部填充图案320，并且模制层300可以延伸到第一间隙和第二间隙中。模制层300可以包括与底部填充图案320和上底部填充层330的电介质聚合物不同的电介质聚合物。
半导体封装件2还可以包括散热结构890。散热结构890可以设置在第一半导体芯片210、芯片堆叠件2000的顶表面和/或模制层300的顶表面上。散热结构890可以延伸到模制层300的侧壁上。散热结构890可以包括其热导率高的材料。散热结构890可以包括散热器、散热块和/或热界面材料(TIM)层。当半导体封装体2运行时，散热结构890可以将从再分布基板100、第一半导体芯片210和/或第二半导体芯片220产生的热迅速向外部释放。散热结构890可以包括诸如铜的金属。散热结构890可以吸收外部物理冲击，以保护第一半导体芯片210和/或芯片堆叠件2000。
散热结构890可以具有导电性并且用作电磁场屏蔽层。例如，散热结构890可以屏蔽第一半导体芯片210和/或第二半导体芯片220的电磁干扰(EMI)。在这种情况下，散热结构890可以通过再分布基板100电接地，并可以减少或防止第一半导体芯片210和/或第二半导体芯片220因静电放电(ESD)而受到电损坏。
图4示出了显示出根据一些示例实施例的半导体封装件的截面图。下面将省略重复描述。
参照图4，半导体封装件3可以包括下封装件10和上封装件20。下封装件10可以包括再分布基板100、焊料端子500、第一下半导体芯片210A、第二下半导体芯片210B、模制层300和/或导电结构410。再分布基板100、焊料端子500和/或模制层300可以与在图1A和图1B中讨论的再分布基板、焊料端子和/或模制层基本上相同。
第二下半导体芯片210B可以与第一下半导体芯片210A横向地间隔开。第二下半导体芯片210b可以具有与第一下半导体芯片210A不同的类型。例如，第一下半导体芯片210A可以包括逻辑芯片、存储芯片和/或电源管理芯片中的一种，并且第二下半导体芯片210B可以包括逻辑芯片、存储芯片和/或电源管理芯片中的另一种。例如，第一下半导体芯片210A可以是ASIC芯片，并且第二下半导体芯片210B可以是电源管理芯片。每个或一个或更多个第一下半导体芯片210A和第二下半导体芯片210B可以与图1A和图1C中讨论的半导体芯片200类似。与所示出的内容不同，可以省略第二下半导体芯片210B。或者，还可以将第三半导体芯片安装到再分布基板100的顶表面。
下封装件10还可以包括第一下焊料凸块250A和/或第二下焊料凸块250B。第一下焊料凸块250A和/或第二下焊料凸块250B可以与图1A和图1C中讨论的焊料凸块250类似。第一下焊料凸块250A可以介于再分布基板100和第一下半导体芯片210A之间。第一下半导体芯片210A可以包括通过第一下焊料凸块250a电连接到再分布基板100的芯片焊盘205A。第二下焊料凸块250B可以介于再分布基板100和第二下半导体芯片210B之间。第二下半导体芯片210B可以包括通过第二下焊料凸块250B电连接到再分布基板100的芯片焊盘205B。因此，第二下半导体芯片210B可以通过再分布基板100电连接到第一下半导体芯片210A。
第一底部填充层310A可以设置在再分布基板100和第一下半导体芯片210A之间的第一间隙中。第一底部填充层310A可以包封第一下焊料凸块250A。第二底部填充层310B可以设置在再分布基板100和第二下半导体芯片210B之间的第二间隙中，由此包封第二下焊料凸块250B。第一底部填充层310A和第二底部填充层310B可以包括诸如环氧类聚合物的电介质聚合物。
导电结构410可以设置在再分布基板100的顶表面上并耦接到对应的再分布焊盘140。导电结构410可以与第一下半导体芯片210A和/或第二下半导体芯片210B横向地间隔开。当在俯视图中观察时，导电结构410可以设置在再分布基板100的边缘区域上。可以在再分布基板100上设置金属柱，从而形成导电结构410。例如，导电结构410可以是金属柱。导电结构410可以通过再分布基板100电连接到第一下半导体芯片210A、第二下半导体芯片210B和/或焊料端子500。导电结构410可以包括诸如铜的金属。
模制层300可以设置在再分布基板100的顶表面上，并可以覆盖第一下半导体芯片210A和第二下半导体芯片210B。模制层300可以覆盖导电结构410的侧壁。模制层300可以设置在第一下半导体芯片210A和第二下半导体芯片210B之间、第一下半导体芯片210A和导电结构410之间和/或第二下半导体芯片210B和导电结构410之间。模制层300可以暴露导电结构410的顶表面。
下封装件10还可以包括上再分布层600。上再分布层600可以设置在模制层300的顶表面上。上再分布层600可以包括上电介质层610、上再分布图案620和/或上再分布焊盘640。上电介质层610可以堆叠在模制层300上。上电介质层610可以包括光敏聚合物。每个或一个或更多个上再分布图案620可以包括上电介质层610中的通路部分和/或上电介质层610之间的布线部分。上再分布图案620可以包括诸如铜的金属。至少一个上再分布图案620可以与导电结构410的顶表面接触。因此，上再分布图案620可以耦接到导电结构410。上再分布焊盘640可以设置在最上面的上电介质层610上并耦接到上再分布图案620。上再分布焊盘640可以通过上再分布图案620和导电结构410电连接到焊料端子500、第一下半导体芯片210A和/或第二下半导体芯片210B。因为设置了上再分布图案620，所以上再分布焊盘640可以不与导电结构410垂直对准。因此，可以增加上再分布焊盘640的布置自由度。
上封装件20可以设置在下封装件10上。例如，上封装件20可以布设在上再分布层600上。上封装件20可以包括上基板710、上半导体芯片720和/或上模制层730。上基板710可以是印刷电路板。或者，上基板710可以是再分布层。例如，上基板710可以类似于图2A至图2R中讨论的再分布基板100来制造。第一连接焊盘701和/或第二连接焊盘702可以分别设置在上基板710的底表面和/或顶表面上。上基板710可以在其中设置有耦接到第一连接焊盘701和/或第二连接焊盘702的布线线路703。布线线路703被示意性示出，并可以在形状和布置上进行各种变化。第一连接焊盘701、第二连接焊盘702和/或布线线路703可以包括诸如金属的导电材料。
上半导体芯片720可以设置在上基板710上。上半导体芯片720可以包括集成电路(未示出)，并且集成电路可以包括存储电路、逻辑电路和/或它们的组合。上半导体芯片720可以具有与第一下半导体芯片210A和/或第二下半导体芯片210B不同的类型。例如，上半导体芯片720可以是存储芯片。导电凸块715可以介于上基板710和上半导体芯片720之间，并可以耦接到上半导体芯片720的第二连接焊盘702和/或芯片焊盘725。上半导体芯片720可以通过导电凸块715和/或布线线路703电连接到第一连接焊盘701。尽管未示出，但可以省略导电凸块715，并且芯片焊盘725可以直接耦接到第二连接焊盘702。
上模制层730可以设置在上基板710上，由此覆盖上半导体芯片720。上模制层730可以暴露上半导体芯片720的顶表面，但本发明构思不限于此。上模制层730可以包括诸如环氧类聚合物的电介质聚合物。
半导体封装件3还可以包括散热结构890。散热结构890可以设置在上模制层730的顶表面上。散热结构890可以延伸到上模制层300的侧壁和/或模制层300的侧壁上。
半导体封装件3还可以包括连接端子650。连接端子650可以介于上再分布焊盘640和第一连接焊盘701之间并耦接到上再分布焊盘640和第一连接焊盘701。因此，上封装件20可以通过连接端子650电连接到第一下半导体芯片210A、第二下半导体芯片210B和/或焊料端子500。上封装件20的电连接可以指示与上半导体芯片720中的集成电路的电连接。
在一些示例实施例中，可以省略上基板710，并且连接端子650可以直接耦接到上半导体芯片720的芯片焊盘725。在这种情况下，上模制层730可以直接形成在上再分布层600的顶表面上。或者，可以省略上基板710和/或连接端子650，并且上半导体芯片720的芯片焊盘725可以直接耦接到上再分布焊盘640。
图5示出了显示出根据一些示例实施例的半导体封装件的截面图。下面将省略重复描述。
参照图5，半导体封装件4可以包括下封装件11和上封装件20。下封装件11可以包括再分布基板100、焊料端子500、第一下焊料凸块250A、第二下焊料凸块250B、第一下半导体芯片210A、第二下半导体芯片210B、模制层300和/或连接基板400。再分布基板100、焊料端子500和/或模制层300可以与在图1A和图1B中讨论的再分布基板、焊料端子和/或模制层基本上相同。第一下半导体芯片210A、第二下半导体芯片210B、第一下焊料凸块250A和/或第二下焊料凸块250B可以与图4中讨论的第一下半导体芯片、第二下半导体芯片、第一下焊料凸块和/或第二下焊料凸块基本上相同。下封装件11还可以包括第一底部填充层310A和第二底部填充层310B。
连接基板400可以设置在再分布基板100上。连接基板400可以具有穿透其的基板孔490。例如，可以通过形成穿透印刷电路板的顶表面和底表面的基板孔490来制造连接基板400。当在俯视图中观察时，基板孔490可以与再分布基板100的中心部分交叠。第一下半导体芯片210A和/或第二下半导体芯片210B可以设置在连接基板400的基板孔490中。第一下半导体芯片210A和/或第二下半导体芯片210B可以与连接基板400的内侧壁间隔开。
连接基板400可以包括导电结构410和/或基体层420。与所示出的内容不同，基体层420可以包括堆叠层。基体层420可以包括电介质材料。例如，基体层420可以包括碳类材料、陶瓷和/或聚合物。基板孔490可以穿透基体层420。导电结构410可以设置在基体层420中。导电结构410可以是金属柱。连接基板400还可以包括第一焊盘431和/或第二焊盘432。第一焊盘431可以设置在导电结构410的底表面上。第二焊盘432可以设置在导电结构410的顶表面上。第二焊盘432可以通过导电结构410电连接到第一焊盘431。导电结构410、第一焊盘431和/或第二焊盘432可以包括例如铜、铝、钨、钛、钽、铁和/或其任何合金。
连接凸块255可以设置在再分布基板100和连接基板400之间。连接凸块255可以介于第一焊盘431和对应的再分布焊盘140之间并耦接到第一焊盘431和对应的再分布焊盘140。导电结构410可以通过连接凸块255电连接到再分布基板100。连接凸块255可以包括焊料球、凸块和/或柱中的一种或更多种。连接凸块255可以包括金属材料。第三底部填充层340可以设置在再分布基板100和连接基板400之间的间隙中，由此包封连接凸块255。第三底部填充层340可以包括电介质聚合物。
模制层300可以设置在第一下半导体芯片210A、第二下半导体芯片210B和/或连接基板400上。模制层300可以在第一下半导体芯片210A和第二下半导体芯片210B之间、第一下半导体芯片210A和连接基板400之间和/或第二下半导体芯片210B和连接基板400之间延伸。根据一些示例实施例，粘合电介质膜可以附着到连接基板400的顶表面、第一下半导体芯片210A和第二下半导体芯片210B的顶表面和/或第一下半导体芯片210A和第二下半导体芯片210B的侧壁，结果是可以形成模制层300。例如，味之素堆积膜(ABF)可以用作粘合电介质膜。又如，模制层300可以包括诸如环氧类聚合物的电介质聚合物。又如，可以省略第一底部填充层310A和/或第二底部填充层310B，并且模制层300可以延伸到第一下半导体芯片210A的底表面和/或第二下半导体芯片210B的底表面上。当省略了第三底部填充层340时，模制层300可以延伸到再分布基板100和连接基板400之间的间隙中。
下封装件11还可以包括上再分布层600。上再分布层600可以设置在模制层300和/或连接基板400上。上再分布层600可以包括上电介质层610、上再分布图案620和/或上再分布焊盘640。上电介质层610、上再分布图案620和/或上再分布焊盘640可以与以上在图4中讨论的上电介质层、上再分布图案和/或上再分布焊盘基本上相同。相比之下，至少一个上再分布图案620可以延伸到模制层300中，并因此可以耦接到第二焊盘432。
上封装件20可以设置在下封装件11上。例如，上封装件20可以布设在上再分布层600上。上封装件20可以包括上基板710、上半导体芯片720和/或上模制层730。上封装件20还可以包括散热结构890。
半导体封装件4还可以包括连接端子650。连接端子650可以介于下封装件10和上封装件20之间。
根据本发明构思，凸块下图案可以形成在由电介质层限定的开口中。再分布图案可以在其顶表面上具有减少的起伏或没有起伏。因此，可以在再分布图案之间提供良好的电连接。半导体封装件可以表现出改善的可靠性。
凸块下种子图案可以覆盖凸块下图案的侧壁，因此可以减少或防止凸块下图案受损。
本发明构思的该详细描述不应被解释为限于本文阐述的示例实施例，并且在不脱离本发明构思的精神和范围的情况下，本发明构思旨在涵盖本发明的各种组合、修改和变形。

Claims (20)

1.一种半导体封装件，所述半导体封装件包括：
再分布基板；
半导体芯片，所述半导体芯片位于所述再分布基板的顶表面上；以及
焊料端子，所述焊料端子位于所述再分布基板的底表面上，
其中，所述再分布基板包括：
凸块下图案，所述凸块下图案与所述焊料端子接触；
电介质层，所述电介质层位于所述凸块下图案的侧壁上；
凸块下种子图案，所述凸块下种子图案位于所述电介质层和所述凸块下图案的所述侧壁之间，所述凸块下种子图案暴露所述凸块下图案的底表面；以及
再分布图案，所述再分布图案位于所述凸块下图案上，
其中，当在俯视图中观察时，所述凸块下图案具有中心区域和边缘区域，
其中，所述凸块下图案的在所述凸块下图案的所述边缘区域处的第一顶表面所处的高度高于所述凸块下图案的在所述凸块下图案的所述中心区域处的第二顶表面的高度，并且
其中，所述凸块下图案的所述底表面和所述侧壁之间的角度在110°至140°的范围内。
2.根据权利要求1所述的半导体封装件，其中，所述凸块下图案的所述第一顶表面所处的高度不同于所述凸块下种子图案的顶表面的高度。
3.根据权利要求2所述的半导体封装件，其中，所述凸块下图案的所述第一顶表面的高度比所述凸块下种子图案的所述顶表面的高度高。
4.根据权利要求2所述的半导体封装件，其中，所述凸块下图案的所述第一顶表面的高度比所述凸块下种子图案的所述顶表面的高度低。
5.根据权利要求1所述的半导体封装件，其中，所述电介质层暴露所述凸块下种子图案的底表面，
其中，所述凸块下种子图案的所述底表面所处的高度高于所述凸块下图案的所述底表面的高度。
6.根据权利要求5所述的半导体封装件，其中，所述焊料端子与所述凸块下图案的所述底表面直接接触。
7.一种半导体封装件，所述半导体封装件包括：
再分布基板；
半导体芯片，所述半导体芯片位于所述再分布基板的顶表面上；以及
焊料端子，所述焊料端子位于所述再分布基板的底表面上，
其中，所述再分布基板包括：
凸块下图案；
电介质层，所述电介质层位于所述凸块下图案的侧壁上；
凸块下种子图案，所述凸块下种子图案位于所述电介质层和所述凸块下图案的所述侧壁之间；
再分布图案，所述再分布图案位于所述凸块下图案的顶表面上，
其中，所述焊料端子位于所述凸块下图案的底表面上，
其中，所述凸块下图案的所述底表面所处的高度高于所述电介质层的底表面的高度，
其中，所述凸块下图案的所述底表面和所述侧壁之间的第一角度为钝角，并且
其中，所述凸块下种子图案不延伸到所述电介质层的顶表面和所述凸块下图案的所述底表面中的任一者上。
8.根据权利要求7所述的半导体封装件，其中，所述第一角度的范围为从110°至140°。
9.根据权利要求7所述的半导体封装件，其中，所述凸块下图案的所述底表面的高度与所述电介质层的所述底表面的高度之间的差为所述凸块下种子图案的厚度的80％至120％。
10.根据权利要求7所述的半导体封装件，其中，所述凸块下图案的所述顶表面具有向下凸的形状。
11.根据权利要求7所述的半导体封装件，其中，所述凸块下图案延伸到所述凸块下种子图案的顶表面上。
12.根据权利要求7所述的半导体封装件，其中，
所述凸块下图案的所述顶表面所处的高度与所述凸块下种子图案的顶表面的高度相同或低于所述凸块下种子图案的所述顶表面的高度，并且
所述电介质层覆盖所述凸块下种子图案的所述顶表面。
13.根据权利要求7所述的半导体封装件，其中，所述再分布图案包括布线部分以及位于所述布线部分和所述凸块下图案之间的通路部分，
其中，所述凸块下图案的厚度大于所述布线部分的厚度。
14.一种半导体封装件，所述半导体封装件包括：
再分布基板；
第一半导体芯片，所述第一半导体芯片位于所述再分布基板的顶表面上；
多个凸块，所述多个凸块位于所述再分布基板和所述第一半导体芯片之间；以及
焊料端子，所述焊料端子位于所述再分布基板的底表面上，
其中，所述再分布基板包括：
凸块下图案；
电介质层，所述电介质层位于所述凸块下图案的侧壁上；
凸块下种子图案，所述凸块下种子图案位于所述电介质层和所述凸块下图案的所述侧壁之间，所述凸块下种子图案暴露所述凸块下图案的底表面；
第一再分布图案，所述第一再分布图案位于所述凸块下图案上，所述第一再分布图案包括第一通路部分和第一布线部分，所述第一通路部分位于所述凸块下图案和所述第一布线部分之间；以及
第二再分布图案，所述第二再分布图案位于所述第一再分布图案上，所述第二再分布图案包括第二通路部分和第二布线部分，
其中，所述凸块下图案的厚度大于所述第一布线部分的厚度和所述第二布线部分的厚度，
其中，当在俯视图中观察时，所述凸块下图案具有中心区域和边缘区域，
其中，所述凸块下图案的在所述边缘区域处的第一顶表面所处的高度高于所述凸块下图案的在所述中心区域处的第二顶表面的高度，
其中，所述凸块下图案的所述底表面所处的高度高于所述电介质层的底表面的高度，
其中，所述凸块下图案的所述底表面与所述凸块下图案的所述侧壁之间的角度在110°至140°的范围内，
其中，所述焊料端子位于所述凸块下图案的所述底表面上，并且
其中，所述凸块下图案不延伸到所述电介质层的顶表面上。
15.根据权利要求14所述的半导体封装件，其中，所述凸块下种子图案的底表面所处的高度与所述凸块下图案的所述底表面的高度相同或高于所述凸块下图案的所述底表面的高度。
16.根据权利要求14所述的半导体封装件，所述半导体封装件还包括芯片堆叠件，所述芯片堆叠件安装在所述再分布基板的所述顶表面上并且与所述第一半导体芯片横向地间隔开，
其中，所述芯片堆叠件包括堆叠的多个第二半导体芯片。
17.根据权利要求14所述的半导体封装件，其中，
所述凸块下图案延伸到所述凸块下种子图案的顶表面上，并且
所述凸块下图案的所述第一顶表面的高度比所述凸块下种子图案的所述顶表面的高度高。
18.根据权利要求14所述的半导体封装件，所述半导体封装件还包括：
模制层，所述模制层位于所述再分布基板上，所述模制层覆盖所述第一半导体芯片；
上再分布层，所述上再分布层位于所述模制层上；以及
导电结构，所述导电结构位于所述再分布基板和所述上再分布层之间，所述导电结构与所述第一半导体芯片横向地间隔开。
19.根据权利要求14所述的半导体封装件，所述半导体封装件还包括：
散热结构，所述散热结构位于所述第一半导体芯片上。
20.根据权利要求14所述的半导体封装件，所述半导体封装件还包括：
上封装件，所述上封装件位于所述第一半导体芯片上，所述上封装件包括上基板、上半导体芯片和上模制层，其中，
所述上半导体芯片经由导电结构电连接到所述第二再分布图案。
CN202111441749.6A 2021-03-23 2021-11-30 半导体封装件 Pending CN115117009A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210037518A KR20220132337A (ko) 2021-03-23 2021-03-23 반도체 패키지 및 그 제조 방법
KR10-2021-0037518 2021-03-23

Publications (1)

Publication Number Publication Date
CN115117009A true CN115117009A (zh) 2022-09-27

Family

ID=83324943

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111441749.6A Pending CN115117009A (zh) 2021-03-23 2021-11-30 半导体封装件

Country Status (3)

Country Link
US (2) US11948872B2 (zh)
KR (1) KR20220132337A (zh)
CN (1) CN115117009A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220033289A (ko) * 2020-09-09 2022-03-16 삼성전자주식회사 반도체 패키지
KR20230032587A (ko) * 2021-08-31 2023-03-07 삼성전자주식회사 반도체 패키지

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734568B2 (en) 2001-08-29 2004-05-11 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
KR100447851B1 (ko) 2002-11-14 2004-09-08 삼성전자주식회사 반도체장치의 플립칩 방식 측면 접합 본딩 방법 및 이를이용한 ｍｅｍｓ 소자 패키지 및 패키지 방법
TWI371809B (en) 2007-06-04 2012-09-01 Advanced Semiconductor Eng Wafer structure and method for fabricating the same
US20090091028A1 (en) 2007-10-03 2009-04-09 Himax Technologies Limited Semiconductor device and method of bump formation
US8872326B2 (en) 2012-08-29 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional (3D) fan-out packaging mechanisms
WO2015025618A1 (ja) 2013-08-20 2015-02-26 株式会社 村田製作所 弾性表面波デバイス及びその製造方法
US9842825B2 (en) 2014-09-05 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Substrateless integrated circuit packages and methods of forming same
KR102551034B1 (ko) 2018-09-07 2023-07-05 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR102615198B1 (ko) 2019-10-15 2023-12-18 삼성전자주식회사 반도체 패키지

Also Published As

Publication number Publication date
US11948872B2 (en) 2024-04-02
US20240203850A1 (en) 2024-06-20
US20220310496A1 (en) 2022-09-29
KR20220132337A (ko) 2022-09-30

Similar Documents

Publication Publication Date Title
US20230245975A1 (en) Semiconductor package and method of fabricating the same
KR102492796B1 (ko) 반도체 패키지
US20210407962A1 (en) Semiconductor package
US9165878B2 (en) Semiconductor packages and methods of packaging semiconductor devices
CN109427658B (zh) 掩模组件和用于制造芯片封装件的方法
US20240203850A1 (en) Semiconductor package and method of fabricating the same
US20230420402A1 (en) Semiconductor package
US20230215799A1 (en) Semiconductor package
US11676927B2 (en) Semiconductor package device
US20220102282A1 (en) Semiconductor package
KR20210146608A (ko) 반도체 패키지
US11742271B2 (en) Semiconductor package
US11569158B2 (en) Semiconductor package
US11804427B2 (en) Semiconductor package
US20230275011A1 (en) Semiconductor package
KR20220033204A (ko) 반도체 패키지
US20220285328A1 (en) Semiconductor package including redistribution substrate
KR20230003727A (ko) 반도체 패키지 및 그 제조 방법
US12014975B2 (en) Semiconductor package
US20220375829A1 (en) Semiconductor package
US20230109448A1 (en) Semiconductor package and method of fabricating the same
KR20230045977A (ko) 반도체 패키지
KR20230048196A (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination