KR20210146608A - 반도체 패키지 - Google Patents

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KR20210146608A
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under bump
insulating layer
patterns
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
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    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81466—Titanium [Ti] as principal constituent
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81484—Tungsten [W] as principal constituent
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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Abstract

본 발명의 실시예들에 따른 반도체 패키지는 재배선 기판; 및 상기 재배선 기판의 상면 상에 배치된 반도체칩을 포함하고, 상기 재배선 기판은: 서로 옆으로 이격 배치된 언더 범프 패턴들; 상기 언더 범프 패턴들 사이에 개재된 더미 패턴; 상기 더미 패턴의 하면 상에 배치된 패시베이션 패턴; 상기 언더 범프 패턴들의 상면들과 측벽들 및 상기 더미 패턴의 측벽과 상면을 덮는 절연층; 및상기 언더 범프 패턴들 중 어느 하나 상에 배치되고, 상기 언더 범프 패턴들 중 상기 어느 하나와 전기적으로 연결된 재배선 패턴을 포함하고, 상기 패시베이션 패턴은 상기 절연층과 다른 물질을 포함할 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 개념에 따른 반도체 패키지가 제공된다. 본 발명에 따르면, 반도체 패키지는 재배선 기판; 및 상기 재배선 기판의 상면 상에 배치된 반도체칩을 포함하고, 상기 재배선 기판은: 서로 옆으로 이격 배치된 언더 범프 패턴들; 상기 언더 범프 패턴들 사이에 개재된 더미 패턴; 상기 더미 패턴의 하면 상에 배치된 패시베이션 패턴; 상기 언더 범프 패턴들의 상면들과 측벽들 및 상기 더미 패턴의 측벽과 상면을 덮는 절연층; 및상기 언더 범프 패턴들 중 어느 하나 상에 배치되고, 상기 언더 범프 패턴들 중 상기 어느 하나와 전기적으로 연결된 재배선 패턴을 포함하고, 상기 패시베이션 패턴은 상기 절연층과 다른 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 재배선 기판; 및 상기 재배선 기판의 상면 상에 배치된 반도체칩을 포함하고, 상기 재배선 기판은: 언더 범프 패턴; 상기 언더 범프 패턴의 측벽과 수평적으로 이격된 더미 패턴; 및 상기 언더 범프 패턴의 상면 상에 배치되고 상기 언더 범프 패턴과 전기적으로 연결된 재배선 패턴을 포함하고, 상기 재배선 패턴은: 상기 언더 범프 패턴의 상기 상면과 나란한 방향으로 연장된 배선 부분; 및 상기 언더 범프 패턴 및 상기 배선 부분 사이에 개재되며, 상기 언더 범프 패턴의 상기 상면과 접촉하는 비아 부분을 포함하고, 상기 더미 패턴의 하면 및 측벽 사이의 각도는 상기 비아 부분의 바닥면 및 측벽 사이의 각도보다 작을 수 있다.
본 발명에 따르면, 더미 패턴이 언더 범프 패턴들 사이에 제공될 수 있다. 이에 따라, 재배선 패턴들의 상면들은 완화된 굴곡(undulation)을 가지거나 굴곡을 가지지 않을 수 있다. 이에 따라, 재배선 패턴들 사이의 전기적 연결이 향상될 수 있다. 재배선 기판 및 이를 포함하는 반도체 패키지는 향상된 신뢰성을 나타낼 수 있다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 1b는 도 1a의 Ⅰ영역을 확대 도시하였다.
도 1c는 실시예들에 따른 재배선 기판을 설명하기 위한 도면이다.
도 1d는 실시예들에 따른 재배선 기판을 설명하기 위한 도면이다.
도 2a 내지 도 2f 및 도 2h 내지 도 2p는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 2g는 도 2f의 Ⅱ영역을 확대 도시하였다.
도 3은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 4는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 5a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 5b는 도 5a의 Ⅲ영역을 확대 도시하였다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 도 1b는 도 1a의 Ⅰ영역을 확대 도시하였다.
도 1a 및 도 1b를 참조하면, 반도체 패키지(10)는 재배선 기판(100) 및 반도체칩(200)을 포함할 수 있다. 재배선 기판(100)은 언더 범프 패턴(150), 더미 패턴(160), 더미 씨드 패턴(172), 패시베이션 패턴(180), 제1 재배선 패턴(110), 제2 재배선 패턴(120), 제3 재배선 패턴(130), 본딩 패드(140) 및 절연층들(101, 102, 103, 104)을 포함할 수 있다. 절연층은 적층된 제1 내지 제4 절연층들(101, 102, 103, 104)을 포함할 수 있다. 재배선 기판(100)은 배선 구조체로 명명될 수 있다.
언더 범프 패턴(150)이 제1 절연층(101) 내에 제공될 수 있다. 언더 범프 패턴(150)의 하면(150b)은 제1 절연층(101)에 덮이지 않을 수 있다. 언더 범프 패턴(150)은 도전 단자(400)의 패드로 기능할 수 있다. 언더 범프 패턴(150)은 구리와 같은 금속 물질을 포함할 수 있다. 언더 범프 패턴(150)은 예를 들어, 티타늄을 포함하지 않을 수 있다. 인접한 두 언더 범프 패턴들(150) 사이의 간격(D10)은 30μm 내지 80μm일 수 있다.
언더 범프 패턴(150)은 도 1b와 같이 비교적 두꺼운 두께(T10)를 가질 수 있다. 언더 범프 패턴(150)의 두께(T10)가 8μm보다 작은 경우, 반도체 패키지(10)의 고전력(high power) 특성이 저하될 수 있다. 실시예들에 따른 언더 범프 패턴(150)의 두께(T10)는 대략 8μm 내지 20μm일 수 있다. 반도체 패키지(10)는 우수한 고전력 특성을 가질 수 있다.
더미 패턴(160)이 제1 절연층(101) 내에서 언더 범프 패턴(150)의 측벽과 옆으로 배치될 수 있다. 더미 패턴(160)은 언더 범프 패턴(150)과 수평적으로 이격될 수 있다. 본 명세서에서 에서 “수평적”은 제1 절연층(101)의 하면(101b) 또는 언더 범프 패턴(150)의 상면과 평행한 것을 의미할 수 있다. 어떤 두 구성 요소들이 옆으로 이격된 것은 수평적으로 이격된 것을 의미할 수 있다. 언더 범프 패턴(150)은 서로 옆으로 이격 배치된 복수의 언더 범프 패턴들(150)을 포함할 수 있다. 더미 패턴(160)은 상기 언더 범프 패턴들(150) 사이에 배치될 수 있다. 도 1b와 같이 더미 패턴(160) 및 언더 범프 패턴(150) 사이의 간격(D11)은 5μm 내지 10μm일 수 있다. 이 때, 상기 언더 범프 패턴(150)은 제1 언더 범프 패턴으로 지칭될 있다. 제1 언더 범프 패턴은 더미 패턴(160)과 인접할 수 있다. 이하, 본 명세서에서 더미 패턴(160) 및 언더 범프 패턴(150) 사이의 간격(D11)은 더미 패턴(160) 및 제1 언더 범프 패턴 사이의 간격을 의미할 수 있다. 더미 패턴(160) 및 언더 범프 패턴(150) 사이의 간격(D11)이 5μm보다 작으면, 반도체 패키지(10)의 신뢰성이 저하될 수 있다. 실시예들에 따르면, 반도체 패키지(10)의 동작이 반복되더라도, 반도체 패키지(10)는 높은 신뢰성을 나타낼 수 있다. 이하, 단수의 언더 범프 패턴(150)에 관하여 기술한다.
더미 패턴(160)은 금속과 같은 도전 물질을 포함할 수 있다. 더미 패턴(160)에 포함된 금속은 언더 범프 패턴(150)에 포함된 금속과 동일할 수 있다. 예를 들어, 더미 패턴(160)은 구리를 포함할 수 있다. 더미 패턴(160)은 언더 범프 패턴(150), 제1 내지 제3 재배선 패턴들(110, 120, 130), 및 반도체칩(200)과 절연될 수 있다.
패시베이션 패턴(180)이 더미 패턴(160)의 하면 상에 배치될 수 있다. 패시베이션 패턴(180)의 너비는 더미 패턴(160)의 너비와 동일하거나 더 클 수 있다. 패시베이션 패턴(180)의 하면(180b)은 제1 절연층(101)에 의해 노출될 수 있다. 패시베이션 패턴(180)은 절연 물질을 포함할 수 있다. 다만, 패시베이션 패턴(180)은 제1 절연층(101)과 다른 물질을 포함할 수 있다. 예를 들어, 패시베이션 패턴(180)은 실리콘계 절연 물질(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 실리콘 탄화 질화물 및/또는 실리콘 탄화 산화물)을 포함할 수 있으나, 이에 제약되지 않는다.
더미 씨드 패턴(172)이 패시베이션 패턴(180) 및 더미 패턴(160) 사이에 개재될 수 있다. 더미 씨드 패턴(172)은 더미 패턴(160)과 접촉할 수 있다. 더미 씨드 패턴(172)은 도전 물질을 포함할 수 있다. 예를 들어, 더미 씨드 패턴(172)은 구리, 티타늄, 및 이들의 합금 중에서 적어도 하나를 포함할 수 있다. 패시베이션 패턴(180)은 더미 패턴(160) 또는 더미 씨드 패턴(172)이 외부에 노출되는 것을 방지할 수 있다.
제1 절연층(101)은 언더 범프 패턴(150)의 상면과 측벽, 패시베이션 패턴(180)의 측벽, 더미 씨드 패턴(172)의 측벽, 및 더미 패턴(160)의 측벽과 상면을 덮을 수 있다. 제1 절연층(101)은 최하부 절연층일 수 있다. 도 1b와 같이 언더 범프 패턴(150)의 하면(150b)은 제1 절연층(101)에 의해 덮이지 않을 수 있다. 언더 범프 패턴(150)의 하면(150b)은 제1 절연층(101)의 하면(101b)보다 더 높은 레벨에 배치될 수 있다. 제1 절연층(101)의 하면(101b)은 패시베이션 패턴(180)의 하면(180b)과 실질적으로 동일할 레벨에 배치될 수 있다. 예를 들어, 제1 절연층(101)의 하면(101b)은 패시베이션 패턴(180)의 하면(180b)과 공면(coplanar)을 이룰 수 있다. 본 명세서에서 레벨은 수직적 레벨을 의미할 수 있고, 레벨 차이는 제1 절연층(101)의 하면(101b)과 수직한 방향에서 측정될 수 있다. 제1 절연층(101)은 예를 들어, 감광성 폴리머와 같은 유기 물질을 포함할 수 있다. 본 명세서에서, 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제1 절연층(101)은 포지티브 타입의 감광성 폴리머일 수 있으나, 이에 제약되지 않는다.
제1 재배선 패턴(110)이 언더 범프 패턴(150) 상에 제공될 수 있다. 제1 재배선 패턴(110)은 제1 비아 부분(110V) 및 제1 배선 부분(110W)을 포함할 수 있다. 제1 비아 부분(110V)은 제1 절연층(101) 내에 배치될 수 있다. 제1 비아 부분(110V)은 언더 범프 패턴(150) 및 제1 배선 부분(110W) 사이에 배치될 수 있다. 제1 비아 부분(110V)은 언더 범프 패턴(150)의 상면과 직접 접촉할 수 있다. 제1 비아 부분(110V)의 너비는 언더 범프 패턴(150)의 너비보다 더 작을 수 있다. 언더 범프 패턴(150)의 하면(150b) 및 측벽 사이의 각도(θ10)는 제1 비아 부분(110V)의 바닥면 및 측벽 사이의 제1 각도(θ1)보다 작을 수 있다. 예를 들어, 제1 각도(θ1)는 120도 내지 135도일 수 있다. 언더 범프 패턴(150)의 하면(150b) 및 측벽 사이의 각도(θ10)는 80도 내지 100도일 수 있다. 상세하게, 언더 범프 패턴(150)의 하면(150b) 및 측벽 사이의 각도(θ10)는 85도 내지 95도일 수 있다. 제1 각도(θ1)는 더미 패턴(160)의 하면 및 측벽 사이의 각도(θ20)보다 작을 수 있다. 더미 패턴(160)의 하면 및 측벽 사이의 각도(θ10)는 80도 내지 100도일 수 있다. 상세하게, 더미 패턴(160)의 하면(110b) 및 측벽(110c) 사이의 각도(θ10)는 85도 내지 95도일 수 있다.
제1 배선 부분(110W)은 제1 비아 부분(110V) 상에 제공되고, 제1 비아 부분(110V)과 연결될 수 있다. 제1 배선 부분(110W)은 제1 비아 부분(110V)보다 더 큰 너비 또는 더 큰 길이를 가질 수 있다. 제1 배선 부분(110W)은 제1 절연층(101)의 상면 상으로 연장되고, 제1 방향으로 연장된 장축을 가질 수 있다. 제1 방향은 제1 절연층(101)의 하면(101b)과 나란할 수 있다. 예를 들어, 제1 배선 부분(110W)의 상면은 제1 절연층(101)의 하면(101b) 또는 언더 범프 패턴(150)의 상면과 실질적으로 나란할 수 있다. 제1 배선 부분(110W)의 적어도 일부는 더미 패턴(160)의 상면 상에 배치되고, 더미 패턴(160)의 상면과 수직적으로 이격될 수 있다. 제1 배선 부분(110W)의 두께(T1)는 3μm 내지 5 μm일 수 있다.
제1 재배선 패턴(110)은 제1 씨드 패턴(111) 및 제1 도전층(113)을 포함할 수 있다. 제1 도전층(113)은 제1 절연층(101)의 상면 상에 및 제1 절연층(101) 내에 배치될 수 있다. 제1 도전층(113)은 언더 범프 패턴(150)과 직접 접촉하지 않을 수 있다. 제1 도전층(113)은 구리와 같은 금속을 포함할 수 있다. 제1 씨드 패턴(111)은 언더 범프 패턴(150)과 제1 도전층(113) 사이 그리고 제1 절연층(101)과 제1 도전층(113) 사이에 개재될 수 있다. 제1 씨드 패턴(111)은 언더 범프 패턴(150)과 직접 접촉할 수 있다. 제1 씨드 패턴(111)은 구리, 티타늄, 및/또는 이들의 합금과 같은 도전 물질을 포함할 수 있다.
제1 비아 부분(110V) 및 제1 배선 부분(110W) 각각은 제1 씨드 패턴(111) 및 제1 도전층(113)을 포함할 수 있다. 제1 비아 부분(110V)의 제1 씨드 패턴(111)은 제1 배선 부분(110W)의 제1 씨드 패턴(111)과 경계면 없이 직접 연결될 수 있다. 제1 씨드 패턴(111)은 제1 비아 부분(110V)의 제1 도전층(113)의 바닥면과 언더 범프 패턴(150) 사이에 제공되고, 제1 비아 부분(110V)의 제1 도전층(113)의 측벽과 제1 절연층(101) 사이 및 제1 배선 부분(110W)의 제1 도전층(113)의 바닥면과 제1 절연층(101) 사이에 개재될 수 있다. 제1 씨드 패턴(111)은 제1 배선 부분(110W)의 제1 도전층(113)의 측벽 및 상면 상으로 연장되지 않을 수 있다. 제1 비아 부분(110V)의 제1 도전층(113)은 제1 배선 부분(110W)의 제1 도전층(113)과 직접 연결될 수 있다.
제2 절연층(102)이 제1 절연층(101) 상에 배치되어, 제1 절연층(101)의 상면 및 제1 배선 부분(110W)의 상면과 측벽을 덮을 수 있다. 제2 절연층(102)은 제1 도전층(113)의 상면의 적어도 일부와 접촉할 수 있다. 제2 절연층(102)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제1 절연층(101) 및 제2 절연층(102) 사이의 경계면은 구분되지 않을 수 있으나, 이에 제한되지 않는다.
제2 재배선 패턴(120)이 제1 재배선 패턴(110) 상에 배치되어, 제1 재배선 패턴(110)과 전기적으로 연결될 수 있다. 제2 재배선 패턴(120)은 제2 배선 부분(120W) 및 제2 비아 부분(120V)을 포함할 수 있다. 제2 비아 부분(120V)은 제2 절연층(102) 내에 제공될 수 있다. 언더 범프 패턴(150)의 하면(150b) 및 측벽 사이의 각도(θ10)는 제2 비아 부분(120V)의 바닥면 및 측벽 사이의 제2 각도(θ2) 보다 작을 수 있다. 더미 패턴(160)의 하면 및 측벽 사이의 각도(θ20)는 제2 각도(θ2) 보다 작을 수 있다. 예를 들어, 제2 각도(θ2)는 120도 내지 135도일 수 있다.
제2 배선 부분(120W)은 제2 비아 부분(120V) 상에 및 제2 절연층(102)의 상면 상에 배치될 수 있다. 제1 재배선 패턴(110) 및 제2 배선 부분(120W) 사이에 제2 비아 부분(120V)이 개재될 수 있다. 제2 배선 부분(120W)은 제2 비아 부분(120V)과 전기적으로 연결될 수 있다. 제2 배선 부분(120W)은 제1 방향과 나란한 장축을 가질 수 있다. 제2 배선 부분(120W)의 상면은 제1 절연층(101)의 하면(101b) 또는 언더 범프 패턴(150)의 상면과 실질적으로 나란할 수 있다. 제2 배선 부분(120W)의 두께(T2)는 3μm 내지 5 μm일 수 있다.
제2 재배선 패턴(120)은 제2 씨드 패턴(121) 및 제2 도전층(123)을 포함할 수 있다. 예를 들어, 제2 재배선 패턴(120)의 제2 비아 부분(120V) 및 제2 배선 부분(120W) 각각은 제2 씨드 패턴(121) 및 제2 도전층(123)을 포함할 수 있다. 제2 도전층(123)은 제2 절연층(102)의 상면 상에 및 제2 절연층(102) 내에 배치될 수 있다. 제2 씨드 패턴(121)은 제1 재배선 패턴(110)과 제2 도전층(123) 사이 및 제2 절연층(102)과 제2 도전층(123) 사이에 개재될 수 있다. 제2 씨드 패턴(121)은 제1 재배선 패턴(110)과 직접 접촉할 수 있다. 제2 씨드 패턴(121)은 제2 비아 부분(120V)의 제2 도전층(123)의 바닥면 상에 제공되고, 제2 비아 부분(120V)의 제2 도전층(123)의 측벽과 제2 절연층(102) 사이 및 제2 배선 부분(120W)의 제2 도전층(123)의 바닥면과 제2 절연층(102) 사이에 개재될 수 있다. 제2 씨드 패턴(121)은 제2 배선 부분(120W)의 제2 도전층(123)의 측벽 및 상면 상으로 연장되지 않을 수 있다. 제2 씨드 패턴(121)은 제1 씨드 패턴(111)의 예에서 설명한 물질을 포함할 수 있다. 제2 도전층(123)은 제1 도전층(113)의 예에서 설명한 물질을 포함할 수 있다.
제3 절연층(103)이 제2 절연층(102) 상에 배치되어, 제2 절연층(102)의 상면 및 제2 배선 부분(120W)의 측벽과 상면을 덮을 수 있다. 제3 절연층(103)은 제2 도전층(123)의 상면의 적어도 일부와 직접 접촉할 수 있다. 제3 절연층(103)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제3 절연층(103)은 제2 절연층(102)과 동일할 물질을 포함할 수 있다. 제3 절연층(103) 및 제2 절연층(102) 사이의 경계면은 구분되지 않을 수 있으나, 이에 제한되지 않는다.
제3 재배선 패턴(130)이 제2 재배선 패턴(120) 상에 배치되어, 제2 재배선 패턴(120)과 전기적으로 연결될 수 있다. 제3 재배선 패턴(130)은 제3 배선 부분(130W) 및 제3 비아 부분(130V)을 포함할 수 있다. 제3 비아 부분(130V)은 제3 절연층(103) 내에 제공될 수 있다. 제3 비아 부분(130V)은 제2 재배선 패턴(120) 및 제3 배선 부분(130W) 사이에 개재될 수 있다. 언더 범프 패턴(150)의 하면(150b) 및 측벽 사이의 각도(θ10)는 제3 비아 부분(130V)의 바닥면 및 측벽 사이의 제3 각도(θ3) 보다 작을 수 있다. 제3 각도(θ3)는 더미 패턴(160)의 하면 및 측벽 사이의 각도(θ20)보다 작을 수 있다. 예를 들어, 제3 각도(θ3)는 120도 내지 135도일 수 있다.
제3 배선 부분(130W)은 제3 비아 부분(130V) 상에 및 제3 절연층(103)의 상면 상에 배치될 수 있다. 제3 배선 부분(130W)은 제3 비아 부분(130V)과 전기적으로 연결될 수 있다. 제3 배선 부분(130W)의 상면은 제1 절연층(101)의 하면(101b) 또는 언더 범프 패턴(150)의 상면과 실질적으로 나란할 수 있다. 제3 배선 부분(130W)의 두께(T3)는 3μm 내지 5 μm일 수 있다.
제3 재배선 패턴(130)은 제3 씨드 패턴(131) 및 제3 도전층(133)을 포함할 수 있다. 제3 도전층(133)은 제3 절연층(103)의 상면 상에 및 제3 절연층(103) 내에 배치될 수 있다. 제3 씨드 패턴(131)은 제2 재배선 패턴(120)과 제3 도전층(133) 사이 및 제3 도전층(133)과 제2 절연층(102) 사이에 개재될 수 있다. 제3 씨드 패턴(131)은 제2 재배선 패턴(120)과 직접 접촉할 수 있다. 예를 들어, 제3 비아 부분(130V) 및 제3 배선 부분(130W) 각각은 제3 씨드 패턴(131) 및 제3 도전층(133)을 포함할 수 있다. 제3 씨드 패턴(131)은 제3 비아 부분(130V)의 제3 도전층(133)의 바닥면 상에 제공되고, 제3 비아 부분(130V)의 제3 도전층(133)의 측벽과 제3 절연층(103) 사이 및 제3 배선 부분(130W)의 제3 도전층(133)의 바닥면과 제3 절연층(103) 사이에 개재될 수 있다. 제3 씨드 패턴(131)은 제3 배선 부분(130W)의 제3 도전층(133)의 측벽 및 상면 상으로 연장되지 않을 수 있다. 제3 씨드 패턴(131)은 제1 씨드 패턴(111)의 예에서 설명한 물질을 포함할 수 있다. 제3 도전층(133)은 제1 도전층(113)의 예에서 설명한 물질을 포함할 수 있다.
언더 범프 패턴(150)의 두께(T10)는 비교적 클 수 있다. 예를 들어, 언더 범프 패턴(150)의 두께(T1)는 제1 배선 부분(110W)의 두께(T1), 제2 배선 부분(120W)의 두께(T3), 및 3 배선 부분(130W)의 두께(T3)보다 더 클 수 있다. 이에 따라, 반도체 패키지(10)가 고전력(high power) 특성을 가질 수 있다.
제1 재배선 패턴(110)은 복수 개로 제공될 수 있다. 제2 재배선 패턴(120)은 복수 개로 제공될 수 있다. 제3 재배선 패턴(130)은 복수 개로 제공될 수 있다.
더미 패턴(160)이 생략된 경우, 언더 범프 패턴(150)의 두께(T10)로 인해 제1 절연층(101)의 상면은 굴곡(undulation)을 가질 수 있다. 이 경우, 복수의 제1 배선 부분들(110W)의 상면들(110a)은 서로 다른 레벨에 배치될 수 있다. 예를 들어, 제1 배선 부분들(110W)의 상면들의 최상부 및 최하부의 레벨 차이는 3μm 내지 5μm 일 수 있다. 마찬가지로, 제2 절연층(102)의 상면 및 제3 절연층(103)의 상면은 굴곡을 가질 수 있다. 이 경우, 복수의 제2 배선 부분들(120W)의 상면들이 서로 과도하게 다른 레벨에 배치될 수 있다. 복수의 제3 배선 부분들(130W) 상면들이 서로 과도하게 다른 레벨에 배치될 수 있다. 제1 배선 부분들(110W) 사이의 레벨 차이, 제2 배선 부분들(120W) 사이의 레벨 차이, 또는 제3 배선 부분들(130W) 사이의 레벨 차이에 의해 제1 내지 제3 재배선 패턴들(110, 120, 130) 사이의 전기적 연결의 불량이 발생할 수 있다.
실시예들에 따르면, 더미 패턴(160)이 복수의 언더 범프 패턴들(150) 사이에 개재될 수 있다. 더미 패턴(160)은 복수 개로 제공되고, 복수의 더미 패턴들(160)은 언더 범프 패턴들(150) 사이에 각각 개재될 수 있다. 예를 들어, 더미 패턴들(160) 및 언더 범프 패턴들(150)은 번갈아가며 배치될 수 있다. 각 더미 패턴(160)의 두께는 언더 범프 패턴들(150)의 두께(T10)와 동일 또는 유사할 수 있다. 더미 패턴(160)의 상면은 언더 범프 패턴들(150)의 상면들과 동일 또는 유사한 레벨에 배치될 수 있다. 제1 절연층(101)은 더미 패턴(160)의 상면 및 언더 범프 패턴들(150)의 상면들 상에 제공될 수 있다. 더미 패턴(160)이 제공되므로, 제1 재배선 패턴들(110)의 상면들의 굴곡, 제2 재배선 패턴들(120)의 상면들의 굴곡, 및 제3 재배선 패턴들(130)의 상면들의 굴곡의 발생이 감소되거나 방지될 수 있다. 예를 들어, 제1 재배선 패턴들(110)의 상면들의 최상부 및 최하부 사이의 레벨 차이는 1μm보다 작을 수 있다. 제2 재배선 패턴들(120)의 상면들의 최상부 및 최하부 사이의 레벨 차이는 1μm보다 작을 수 있다. 제3 재배선 패턴들(130)의 상면들의 최상부 및 최하부 사이의 레벨 차이는 1μm보다 작을 수 있다. 여기에서, 어떤 두 부분들의 레벨 차이가 1 μm보다 작다는 것은 상기 두 부분들의 레벨 차이가 0인 것을 포함할 수 있다. 즉, 두 부분들의 레벨 차이가 1 μm보다 작다는 것은 상기 두 부분들이 서로 실질적으로 동일한 레벨에 배치되는 경우를 포함할 수 있다. 이에 따라, 제1 내지 제3 재배선 패턴들(110, 120, 130) 사이의 전기적 연결이 양호할 수 있다.
언더 범프 패턴(150)의 두께(T10)가 20μm보다 큰 경우, 제1 내지 제3 재배선 패턴들(110, 120, 130) 중 적어도 하나가 비교적 큰 굴곡을 가질 수 있다. 실시예들에 따르면, 언더 범프 패턴(150)의 두께(T10)는 8μm 내지 20μm일 수 있다. 이에 따라, 제1 내지 제3 재배선 패턴들(110, 120, 130)의 과도한 굴곡의 발생이 방지될 수 있다.
더미 패턴(160) 및 언더 범프 패턴(150) 사이의 간격(D11)이 10μm보다 큰 경우, 제1 내지 제3 재배선 패턴들(110, 120, 130)의 굴곡 발생이 충분히 완화되기 어려울 수 있다. 실시예들에 따르면, 더미 패턴(160) 및 언더 범프 패턴(150) 사이의 간격(D11)은 5μm 내지 10μm 일 수 있다. 이에 따라, 제1 내지 제3 재배선 패턴들(110, 120, 130) 각각은 굴곡을 가지지 않거나 완화된 굴곡을 가질 수 있다.
배선 부분들(110W, 120W, 130W)의 너비들 및 간격들이 작아질수록, 제1 내지 제3 재배선 패턴들(110, 120, 130)의 굴곡 및 전기적 연결 불량이 쉽게 발생될 수 있다. 이 경우, 배선 부분들(110W, 120W, 130W)의 너비들, 간격들, 또는 배치에 대한 제약이 발생할 수 있다. 실시예들에 따르면, 더미 패턴(160)이 제공되므로, 배선 부분들(110W, 120W, 130W)의 너비들 및 배선 부분들(110W, 120W, 130W)의 간격이 미세화될 수 있다. 예를 들어, 제2 재배선 패턴(120)은 제2 미세 배선 부분들(120W')을 포함할 수 있다. 제2 미세 배선 부분들(120W')은 제2 절연층(102)의 상면 상에 배치될 수 있다. 제2 미세 배선 부분들(120W') 각각은 제2 씨드 패턴(121) 및 제2 도전층(123)을 포함할 수 있다. 도시되지 않았으나, 제2 미세 배선 부분들(120W') 각각은 제2 배선 부분(120W) 또는 제2 비아 부분(120V)과 연결될 수 있다. 제2 미세 배선 부분들(120W')은 제2 배선 부분(120W)과 단일 공정에 의해 형성될 수 있다. 상기 제2 미세 배선 부분들(120W')의 너비들(W2)은 0.01μm 내지 5μm일 수 있다. 제2 미세 배선 부분들(120W')의 사이의 간격들(D2)은 0.01μm 내지 5μm일 수 있다. 제2 미세 배선 부분들(120W')은 더미 패턴(160)과 수직적으로 오버랩될 수 있다.
제4 절연층(104)이 제3 절연층(103) 상에 배치되어, 제3 절연층(103)의 상면 및 제3 배선 부분(130W)의 측벽을 덮을 수 있다. 제4 절연층(104)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제4 절연층(104)은 제3 절연층(103)과 동일한 물질을 포함할 수 있다. 제3 절연층(103) 및 제4 절연층(104) 사이의 경계면은 구분되지 않을 수 있으나, 이에 제한되지 않는다.
본딩 패드(140)가 제3 재배선 패턴(130)의 상면 상에 배치될 수 있다. 본딩 패드(140)는 제3 재배선 패턴(130)과 접속할 수 있다. 본딩 패드(140)는 도전 물질을 포함할 수 있다. 예를 들어, 본딩 패드(140)는 구리, 티타늄, 알루미늄, 텅스텐, 및/또는 이들의 합금과 같은 금속을 포함할 수 있다. 도시되지 않았으나, 보호층이 제3 절연층(103) 상에 더 제공되어, 본딩 패드(140)의 측벽을 덮을 수 있다. 적층된 절연층들(101, 102, 103, 104)의 개수 및 재배선 패턴들(110, 120, 130)의 개수는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다.
반도체칩(200)은 재배선 기판(100)의 상면 상에 실장될 수 있다. 반도체칩(200)은 도 1b와 같이 칩 패드(205), 집적 회로들(215), 및 연결 구조체(216)를 포함할 수 있다. 칩 패드(205)는 반도체칩(200)의 하면 상에 노출될 수 있다. 집적 회로들(215)은 반도체칩(200) 내에 제공될 수 있다. 집적 회로들(215)은 메모리 회로, 로직 회로, 및/또는 이들의 조합을 포함할 수 있다. 연결 구조체(216)는 집적 회로들(215) 및 칩 패드(205) 사이에 개재될 수 있다. 연결 구조체(216)은 내부 금속 배선들 및 금속 비아들을 포함할 수 있다. 칩 패드(205)는 연결 구조체(216)를 통해 집적 회로들(215)과 전기적으로 연결될 수 있다. 어떤 구성 요소가 칩 패드(205)와 접속한다는 것은 상기 구성 요소가 반도체칩(200)과 접속한다는 것을 의미할 수 있다. 어떤 구성 요소가 반도체칩(200)과 접속한다는 것은 상기 구성 요소가 반도체칩(200)의 집적 회로들(215)과 접속한다는 것을 의미할 수 있다. 이하, 도 1b를 제외한 도면들에 있어서 간소화를 위해 집적 회로들(215) 및 연결 구조체(216)의 도시를 생략한다.
본딩 단자(250)가 반도체칩(200)의 칩 패드(205) 및 재배선 기판(100)의 본딩 패드(140) 사이에 제공되어, 칩 패드(205) 및 본딩 패드(140)와 전기적으로 연결될 수 있다. 본딩 단자(250)는 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 본딩 단자(250)는 솔더 물질과 같은 도전 물질을 포함할 수 있다. 솔더 물질은 예를 들어, 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다. 반도체칩(200)은 본딩 단자(250)를 통해 재배선 기판(100)과 전기적으로 연결될 수 있다. 본 명세서에서, 재배선 기판(100)과 전기적으로 연결된다는 것은 제1 내지 제3 재배선 패턴들(110, 120, 130) 중 적어도 하나와 전기적으로 연결된다는 것을 의미한다.
반도체 패키지(10)는 몰딩막(300)을 더 포함할 수 있다. 몰딩막(300)은 재배선 기판(100) 상에 배치되어, 반도체칩(200)을 덮을 수 있다. 몰딩막(300)은 절연층들(101, 102, 103, 104) 중 최상부 절연층을 덮을 수 있다. 상기 최상부 절연층은 제4 절연층(104)일 수 있다. 몰딩막(300)은 반도체칩(200)과 재배선 기판(100) 사이의 갭으로 더 연장되어, 본딩 단자(250)를 밀봉할 수 있다. 몰딩막(300)은 예를 들어, 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 다른 예로, 도시되지 않았으나 언더필막이 재배선 기판(100) 및 반도체칩(200) 사이의 갭에 더 개재될 수 있다.
도전 단자(400)가 재배선 기판(100)의 하면 상에 배치될 수 있다. 예를 들어, 예를 들어 도전 단자(400)가 언더 범프 패턴(150)의 하면(150b) 상에 배치되고, 언더 범프 패턴(150)과 전기적으로 연결될 수 있다. 도전 단자(400)는 언더 범프 패턴(150)과 직접 접촉할 수 있다. 이에 따라, 도전 단자(400)는 제1 내지 제3 재배선 패턴들(110, 120, 130) 및 본딩 단자(250)를 통해 반도체칩(200)과 전기적으로 연결될 수 있다. 도전 단자(400)는 솔더, 범프, 필라, 및/또는 이들의 조합을 포함할 수 있다. 도전 단자(400)는 솔더 물질을 포함할 수 있다. 도전 단자(400)는 더미 패턴(160)의 하면과 이격될 수 있다. 도전 단자(400)는 더미 패턴(160)과 절연될 수 있다. 도전 단자(400)의 형성 과정에서 오류가 발생하더라도, 패시베이션 패턴(180)은 더미 씨드 패턴(172) 및 도전 단자(400) 사이의 접촉을 방지할 수 있다. 이와 같은 도전 단자(400) 및 패시베이션 패턴(180)에 관해서는 도 1c에서 보다 상세하게 설명한다. 도 1a와 같이 복수의 도전 단자들(400)의 피치(P1)는 복수의 본딩 단자들(250)의 피치(P10)보다 더 클 수 있다.
도 1c는 실시예들에 따른 재배선 기판을 설명하기 위한 도면으로 도 1a의 Ⅰ영역을 확대 도시한 도면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1c를 참조하면, 재배선 기판(100)은 제1 내지 제4 절연층들(101, 102, 103, 104), 언더 범프 패턴(150), 더미 패턴(160), 더미 씨드 패턴(172), 패시베이션 패턴(180), 제1 재배선 패턴(110), 제2 재배선 패턴(120), 제3 재배선 패턴(130), 및 본딩 패드(140)를 포함할 수 있다. 절연층들(101, 102, 103, 104), 언더 범프 패턴들(150), 더미 패턴(160), 더미 씨드 패턴(172), 패시베이션 패턴(180), 제1 내지 제3 재배선 패턴들(110, 120, 130), 본딩 패드(140), 및 제2 미세 배선 부분들(120W’)은 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일할 수 있다.
다만, 제1 재배선 패턴(110)은 제1 미세 배선 부분들(110W')을 더 포함할 수 있다. 제1 미세 배선 부분들(110W')은 제1 절연층(101)의 상면 상에 배치될 수 있다. 제1 미세 배선 부분들(110W') 각각은 제1 씨드 패턴(111) 및 제1 도전층(113)을 포함할 수 있다. 도시되지 않았으나, 제1 미세 배선 부분들(110W') 각각은 제1 배선 부분(110W) 또는 제1 비아 부분(110V)과 연결될 수 있다. 제1 미세 배선 부분들(110W')은 제1 배선 부분(110W)과 단일 공정에 의해 형성될 수 있다. 제1 미세 배선 부분들(110W’)의 너비들(W1)은 0.01μm 내지 5μm일 수 있다. 제1 미세 배선 부분들(110W’)의 간격들(D1)은 0.01μm 내지 5μm일 수 있다. 제1 미세 배선 부분들(110W’)의 적어도 일부는 더미 패턴(160)과 수직적으로 오버랩될 수 있다.
제3 재배선 패턴(130)은 제3 미세 배선 부분들(130W’)을 더 포함할 수 있다. 제3 미세 배선 부분들(130W')은 제3 절연층(103)의 상면 상에 배치될 수 있다. 제3 미세 배선 부분들(130W') 각각은 제3 씨드 패턴(131) 및 제3 도전층(133)을 포함할 수 있다. 도시되지 않았으나, 제3 미세 배선 부분들(130W') 각각은 제3 배선 부분(130W) 또는 제3 비아 부분(130V)과 연결될 수 있다. 제3 미세 배선 부분들(130W’)의 너비들(W3)은 0.01μm 내지 5μm일 수 있다. 제3 미세 배선 부분들(130W’)의 간격들(D3)은 0.01μm 내지 5μm일 수 있다. 제3 미세 배선 부분들(130W’)의 적어도 일부는 더미 패턴(160)과 수직적으로 오버랩될 수 있다. 도시된 바와 달리, 제1 미세 배선 부분들(110W’), 제2 미세 배선 부분들(120W’), 및 제3 미세 배선 부분들(130W’) 중에서 어느 하나는 생략될 수 있다.
도전 단자(400)는 솔더볼 부착(attaching) 공정에 의해 형성될 수 있다. 도전 단자(400)의 제조 과정에서, 공정 상의 오류로 인해 도전 단자(400)의 일부가 더미 패턴(160)의 하면 상에 제공되더라도, 패시베이션 패턴(180)은 더미 씨드 패턴(172) 및 도전 단자(400) 사이의 접촉을 방지할 수 있다. 이에 따라, 더미 패턴(160)이 도전 단자(400)와 절연될 수 있다.
도 1d는 실시예들에 따른 재배선 기판을 설명하기 위한 도면으로 도 1a의 Ⅰ영역을 확대 도시한 도면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1d를 참조하면, 재배선 기판(100)은 제1 내지 제4 절연층들(101, 102, 103, 104), 언더 범프 패턴(150), 더미 패턴(160), 더미 씨드 패턴(172), 패시베이션 패턴(180), 제1 내지 제3 재배선 패턴들(110, 120, 130), 및 본딩 패드(140)을 포함할 수 있다. 절연층들(101, 102, 103, 104), 언더 범프 패턴들(150), 더미 패턴(160), 더미 씨드 패턴(172), 패시베이션 패턴(180), 제1 내지 제3 재배선 패턴들(110, 120, 130), 및 본딩 패드(140)는 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일할 수 있다 다만, 제1 내지 제4 절연층들(101, 102, 103, 104)은 네거티브 타입의 감광성 폴리머를 포함할 수 있다.
제1 재배선 패턴(110)의 제1 배선 부분(110W)에서, 제1 씨드 패턴(111)은 제1 도전층(113)의 측벽 상으로 더 연장될 수 있다. 제1 씨드 패턴(111)은 제1 도전층(113)의 측벽 및 제1 절연층(101) 사이에 제공될 수 있다.
제2 재배선 패턴(120)의 제2 배선 부분(120W)에서, 제2 씨드 패턴(121)은 제2 도전층(123)의 측벽 상으로 더 연장될 수 있다. 제2 씨드 패턴(121)은 제2 도전층(123)의 측벽 및 제2 절연층(102) 사이에 제공될 수 있다.
제3 재배선 패턴(130)의 제3 배선 부분(130W)에서, 제3 씨드 패턴(131)은 제3 도전층(133)의 측벽 상으로 더 연장될 수 있다. 제3 씨드 패턴(131)은 제3 도전층(133)의 측벽 및 제3 절연층(103) 사이에 제공될 수 있다.
제1 미세 배선 부분들(110W’), 제2 미세 배선 부분들(120W’), 및 제3 미세 배선 부분들(130W’) 중에서 어느 하나는 생략될 수 있다.
도 2a 내지 도 2f 및 도 2h 내지 도 2p는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 도 2g는 도 2f의 Ⅱ영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a를 참조하면, 패시베이션 패턴(180), 하부 씨드층(170), 및 제1 레지스트 패턴(191)이 캐리어 기판(900) 상에 형성될 수 있다. 이형층(910)이 캐리어 기판(900)과 패시베이션 패턴(180) 사이 그리고 캐리어 기판(900)과 하부 씨드층(170) 사이에 더 개재될 수 있다. 이형층(910)은 하부 씨드층(170) 및 패시베이션 패턴(180)을 캐리어 기판(900)에 부착시킬 수 있다.
패시베이션 패턴(180)을 형성하는 것은 절연 물질을 증착하여 예비 패시베이션층을 형성하는 것 및 상기 예비 패시베이션층을 상에 식각 공정을 수행하는 것을 포함할 수 있다. 상기 절연 물질의 증착은 예를 들어, 화학 기상 증착 공정에 의해 수행될 수 있으나, 이에 제약되지 않는다. 예비 패시베이션층의 식각 공정은 건식 식각 공정을 포함할 수 있다. 패시베이션 패턴(180)은 복수 개로 형성될 수 있고, 복수의 패시베이션 패턴들(180)은 서로 옆으로 이격 배치될 수 있다.
하부 씨드층(170)이 캐리어 기판(900) 상에 형성되어, 이형층(910)의 상면 및 패시베이션 패턴들(180)을 덮을 수 있다. 예를 들어, 하부 씨드층(170)은 패시베이션 패턴들(180)의 측벽들 및 상면들을 콘포말하게 덮을 수 있다. 하부 씨드층(170)은 증착 공정에 의해 형성될 수 있다. 하부 씨드층(170)은 도전 물질을 포함할 수 있다. 예를 들어, 하부 씨드층(170)은 구리, 티타늄, 및 이들의 합금 중에서 적어도 하나를 포함할 수 있다. 이하, 단수의 패시베이션 패턴(180)에 대해 기술한다.
제1 레지스트 패턴(191)은 하부 씨드층(170)의 상면 상에 형성될 수 있다. 제1 레지스트 패턴(191)은 패시베이션 패턴(180)의 엣지 부분들과 수직적으로 오버랩될 수 있다. 제1 하부 오프닝들(1911) 및 제2 하부 오프닝(1912)이 제1 레지스트 패턴(191) 내에 형성되어, 하부 씨드층(170)의 상면을 노출시킬 수 있다. 제1 하부 오프닝들(1911)은 패시베이션 패턴(180)과 수직적으로 오버랩되지 않을 수 있다. 제2 하부 오프닝(1912)은 패시베이션 패턴(180)과 수직적으로 오버랩될 수 있다. 제2 하부 오프닝(1912)은 인접한 제1 하부 오프닝들(1911) 사이에 배치될 수 있다. 제1 레지스트 패턴(191)의 형성 공정 및 제1 및 제2 하부 오프닝들(1911, 1912)의 형성 공정에서 별도의 경화 공정이 수행되지 않을 수 있다. 따라서, 제1 및 제2 하부 오프닝들(1911, 1912) 각각의 바닥면 및 측벽 사이의 각도는 80도 내지 100도일 수 있다. 제1 레지스트 패턴(191)은 포토 레지스트 물질을 포함할 수 있다.
도 2b를 참조하면, 언더 범프 패턴들(150) 및 더미 패턴(160)이 제1 하부 오프닝들(1911) 및 제2 하부 오프닝(1912) 내에 각각 형성되어, 하부 씨드층(170)을 덮을 수 있다. 언더 범프 패턴(150) 및 더미 패턴(160)의 형성은 하부 씨드층(170)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 언더 범프 패턴들(150) 및 더미 패턴(160)이 제1 레지스트 패턴(191)의 상면 상으로 연장되기 이전에 전기 도금 공정이 종료될 수 있다. 이에 따라, 언더 범프 패턴들(150) 및 더미 패턴(160)의 형성 과정에서, 별도의 평탄화 공정이 필요하지 않을 수 있다. 제1 레지스트 패턴(191)을 사용하여 언더 범프 패턴들(150) 및 더미 패턴(160)이 형성되므로, 언더 범프 패턴들(150) 각각의 바닥면과 측벽 사이의 각도(θ10)는 80도 내지 100도일 수 있다. 더미 패턴(160)의 바닥면과 측벽 사이의 각도(θ20)는 80도 내지 100도일 수 있다. 언더 범프 패턴들(150) 및 더미 패턴(160)은 단일 공정에 의해 형성될 수 있다. 언더 범프 패턴들(150)의 두께들(T10)은 더미 패턴(160)의 두께(T20)와 실질적으로 동일할 수 있다.
도 2c를 참조하면, 제1 레지스트 패턴(191)이 제거되어, 하부 씨드층(170)의 제1 부분의 상면, 언더 범프 패턴들(150)의 측벽들, 및 더미 패턴(160)의 측벽이 노출될 수 있다. 제1 레지스트 패턴(191)의 제거는 스트립(strip) 공정에 의해 진행될 수 있다.
도 2c 및 도 2d를 차례로 참조하면, 하부 씨드층(170)을 패터닝하여, 언더 범프 씨드 패턴들(171) 및 더미 씨드 패턴(172)을 형성할 수 있다. 하부 씨드층(170)을 패터닝하는 것은 노출된 하부 씨드층(170)의 제1 부분을 식각하는 것을 포함할 수 있다. 이에 따라, 하부 씨드층(170)의 제1 부분이 제거되고, 이형층(910)의 상면 및 패시베이션 패턴(180)의 측벽이 노출될 수 있다. 상기 식각 공정에서 언더 범프 패턴들(150) 및 더미 패턴(160)은 하부 씨드층(170)에 대해 식각 선택성을 가질 수 있다. 하부 씨드층(170)의 제2 부분들은 언더 범프 패턴들(150)의 하면들 상에 각각 제공되어, 상기 식각 공정에 의해 제거되지 않을 수 있다. 상기 식각 공정 후, 남아 있는 하부 씨드층(170)의 제2 부분들은 언더 범프 씨드 패턴들(171)을 형성할 수 있다. 하부 씨드층(170)의 제3 부분은 더미 패턴(160)의 하면 상에 배치되어, 상기 식각 공정에 의해 제거되지 않을 수 있다. 상기 식각 공정 후, 남아 있는 하부 씨드층(170)의 제3 부분은 더미 씨드 패턴(172)을 형성할 수 있다. 더미 씨드 패턴(172)은 언더 범프 씨드 패턴들(171)과 이격될 수 있다.
도 2e를 참조하면, 제1 절연층(101)이 이형층(910)의 상면, 언더 범프 패턴들(150)의 상면들(150a), 및 더미 패턴(160)의 상면 상에 형성되어, 언더 범프 패턴들(150)의 상면들(150a)과 측벽들 그리고 더미 패턴(160)의 상면과 측벽을 덮을 수 있다. 더미 패턴(160)이 제공되므로, 제1 절연층(101)의 상면이 굴곡을 갖지 않거나 완화된 굴곡을 갖도록 형성될 수 있다. 예를 들어, 언더 범프 패턴들(150)의 상면들(150a) 상의 제1 절연층(101)의 상면은 더미 패턴(160)의 상면 상의 제1 절연층(101)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다. 제1 절연층(101)의 형성은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다.
제1 절연층(101)이 패터닝되어, 제1 예비 홀(109P)이 제1 절연층(101) 내에 형성될 수 있다. 제1 절연층(101)의 패터닝은 노광 공정 및 현상 공정에 의해 진행될 수 있다. 제1 예비 홀(109P)은 언더 범프 패턴들(150) 중 어느 하나의 상면(150a)을 노출시킬 수 있다. 제1 예비 홀(109P)은 더미 패턴(160)을 노출시키지 않을 수 있다. 즉, 더미 패턴(160) 상에 제1 예비 홀(109P)이 형성되지 않을 수 있다. 제1 예비 홀(109P)의 측벽은 상기 대응되는 언더 범프 패턴(150)의 상면(150a)에 대해 실질적으로 수직할 수 있다.
도 2f 및 도 2g를 참조하면, 제1 절연층(101)의 경화 공정이 수행되어, 제1 홀(109)을 형성할 수 있다. 제1 절연층(101)의 경화 공정은 열경화 공정에 의해 수행될 수 있다. 상기 경화 공정 동안, 도 2g와 같이 제1 절연층(101)이 수축되고, 제1 절연층(101)의 일부가 화살표로 표시한 바와 같이 흐를 수 있다. 이에 따라, 제1 예비 홀(109P)부터 제1 홀(109)이 형성될 수 있다. 제1 홀(109)은 테이퍼진(tapered) 형상을 가질 수 있다. 예를 들어, 제1 홀(109)의 상부의 직경은 제1 홀(109)의 하부의 직경보다 더 클 수 있다. 제1 홀(109)의 상부의 너비는 제1 홀(109)의 하부의 너비보다 더 클 수 있다. 이 때, 제1 홀(109)의 하부는 언더 범프 패턴(150)에 인접할 수 있다. 제1 홀(109)은 제1 절연층(101)의 내측벽(101c)을 노출시킬 수 있다. 제1 절연층(101)의 내측벽(101c)은 제1 홀(109)의 측벽에 해당할 수 있다. 제1 홀(109)이 테이퍼진 형상을 가지므로, 제1 절연층(101)의 내측벽(101c) 및 언더 범프 패턴(150)의 노출된 상면(150a) 사이의 각도는 둔각일 수 있다. 예를 들어, 제1 절연층(101)의 내측벽(101c) 및 언더 범프 패턴(150)의 상기 노출된 상면(150a) 사이의 각도는 120도 내지 135도 일 수 있다. 제1 홀(109)은 복수개로 형성될 수 있다.
도 2h를 참조하면, 제1 씨드층(111P), 제2 레지스트 패턴(192), 및 제1 도전층들(113)이 제1 절연층(101)의 상면 상에 형성될 수 있다. 실시예들에 따르면, 제1 씨드층(111P)이 제1 절연층(101) 상에 및 제1 홀들(109) 내에 형성될 수 있다. 제1 씨드층(111P)은 제1 절연층(101)의 상면, 제1 절연층(101)의 내측벽, 및 언더 범프 패턴(150)의 노출된 상면(150a)을 콘포말하게 덮을 수 있다.
제2 레지스트 패턴(192)이 제1 씨드층(111P) 상에 형성될 수 있다. 제2 레지스트 패턴(192)을 형성하는 것은 포토 레지스트 물질을 제1 씨드층(111P) 상에 도포하는 것을 포함할 수 있다. 제2 레지스트 패턴(192)이 패터닝되어, 제1 오프닝들(1192)을 형성할 수 있다. 제2 레지스트 패턴(192)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 제1 오프닝들(1192)은 제1 홀들(109)과 각각 수직적으로 오버랩될 수 있다. 제1 오프닝들(1192)의 너비들은 대응되는 제1 홀들(109)의 너비들보다 클 수 있다. 또는 제1 오프닝들(1192)의 길이들은 대응되는 제1 홀들(109)의 길이들보다 클 수 있다. 제1 오프닝들(1192) 각각의 측벽은 바닥면과 실질적으로 수직할 수 있다. 제1 오프닝들(1192) 각각은 제1 씨드층(111P)을 노출시킬 수 있다.
제1 도전층들(113)이 제1 홀들(109) 내에 각각 형성되어, 제1 씨드층(111P)을 덮을 수 있다. 제1 도전층들(113)은 제1 오프닝들(1192)의 하부들을 각각 채울 수 있다. 예를 들어, 제1 도전층들(113)은 제1 홀들(109)을 각각 채우되, 제2 레지스트 패턴(192)의 상면 상으로 연장되지 않을 수 있다. 제1 도전층들(113)은 제1 씨드층(111P)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제1 도전층들(113)의 형성 과정에서, 별도의 평탄화 공정이 수행되지 않을 수 있다.
도 2i를 참조하면, 제2 레지스트 패턴(192)이 제거되어, 제1 씨드층(111P)의 제1 부분의 상면을 노출시킬 수 있다. 제2 레지스트 패턴(192)의 제거는 스트립 공정에 의해 수행될 수 있다.
도 2j를 참조하면, 제1 씨드층(111P)의 노출된 제1 부분이 제거되어, 제1 씨드 패턴들(111)을 형성할 수 있다. 제1 씨드층(111P)의 제1 부분의 제거는 식각 공정에 의해 수행될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 상기 식각 공정에서 제1 도전층들(113)은 제1 씨드층(111P)에 대해 식각 선택성을 가질 수 있다. 제1 씨드층(111P)의 제2 부분들은 제2 도전층들(123)의 하면 상에 배치되어, 상기 식각 공정에 노출되지 않을 수 있다. 상기 식각 공정이 종료된 후, 남아 있는 제1 씨드층(111P)의 제2 부분들은 제1 씨드 패턴들(111)을 형성할 수 있다. 이에 따라, 제1 재배선 패턴들(110)이 형성될 수 있다. 제1 재배선 패턴들(110)은 서로 옆으로 이격될 수 있다. 제1 재배선 패턴들(110)은 제1 씨드 패턴들(111) 및 제1 도전층들(113)을 각각 포함할 수 있다. 제1 도전층들(113)은 제1 씨드 패턴들(111) 상에 각각 배치될 수 있다. 제1 재배선 패턴들(110) 각각은 제1 비아 부분(110V) 및 제1 배선 부분(110W)을 포함할 수 있다. 제1 비아 부분(110V)은 제1 홀들(109) 중 어느 하나 내에 제공될 수 있다. 제1 비아 부분(110V)이 상기 제1 홀(109) 내에 제공되므로, 제1 비아 부분(110V)의 바닥면과 측벽 사이의 제1 각도(θ1)는 둔각일 수 있다. 예를 들어, 제1 각도(θ1)는 110도 내지 135도 일 수 있다. 제1 배선 부분(110W)은 제1 절연층(101)의 상면 및 제1 비아 부분(110V) 상에 제공될 수 있다. 제1 비아 부분(110V) 및 제1 배선 부분(110W)은 앞서 도 1a 및 도 1b의 예, 도 1c의 예, 또는 도 1d의 예에서 설명한 바와 동일할 수 있다.
도 2k를 참조하면, 제2 절연층(102)이 제1 절연층(101) 상에 형성되어, 제1 절연층(101) 및 제1 재배선 패턴들(110)을 덮을 수 있다. 예를 들어, 제2 절연층(102)은 제1 재배선 패턴들(110)의 상면들과 측벽들을 덮을 수 있다. 더미 패턴(160)이 제공되므로, 제2 절연층(102)의 상면이 완화된 굴곡을 갖거나 굴곡을 가지지 않을 수 있다. 제2 절연층(102)의 형성은 코팅 공정에 의해 진행될 수 있다.
제2 절연층(102)이 패터닝되어, 제2 예비 홀들(미도시)이 제2 절연층(102) 내에 형성될 수 있다. 제2 예비 홀들은 제1 재배선 패턴들(110)의 상면들을 노출시킬 수 있다. 예를 들어, 제2 예비 홀들 각각은 대응되는 제1 배선 부분(110W)의 상면을 노출시킬 수 있다. 제2 예비 홀들 각각은 제1 배선 부분(110W)의 상면에 대해 실질적으로 수직한 측벽을 가질 수 있다. 이 후, 제2 절연층(102)의 경화 공정이 수행될 수 있다. 경화 공정 동안, 제2 절연층(102)이 수축되고, 제2 절연층(102)의 일부가 제2 예비 홀들을 향해 흐를 수 있다. 경화 공정 후, 제2 홀들(108)이 형성될 수 있다. 제2 홀들(108)은 테이퍼진 형상을 가질 수 있다. 이에 따라, 제2 절연층(102)의 내측벽 및 제1 재배선 패턴(110)의 상면 사이의 각도는 둔각일 수 있다. 예를 들어, 제2 절연층(102)의 내측벽 및 제1 재배선 패턴(110)의 상면 사이의 각도는 120도 내지 135도 일 수 있다.
도 2l을 참조하면, 제2 재배선 패턴들(120)이 제2 홀들(108) 내에 각각 형성될 수 있다. 제2 재배선 패턴들(120)은 제2 절연층(102)의 상면 상으로 연장될 수 있다. 제2 재배선 패턴들(120)은 서로 옆으로 이격 배치될 수 있다. 제2 재배선 패턴들(120)을 형성하는 것은 제1 재배선 패턴들(110)을 형성하는 것과 동일한 방법에 의해 수행될 수 있다. 예를 들어, 제2 재배선 패턴들(120)을 형성하는 것은 제2 씨드층을 형성하는 것, 상기 제2 씨드층 상에 제3 오프닝을 갖는 제3 레지스트 패턴을 형성하는 것, 제2 홀들(108) 및 제3 오프닝들 내에 제2 도전층들(123)을 형성하는 것, 상기 제3 레지스트 패턴을 제거하여, 제2 씨드층의 일 부분을 노출시키는 것, 및 노출된 제2 씨드층의 노출된 일 부분을 식각하여, 제2 씨드 패턴들(121)을 형성하는 것을 포함할 수 있다. 제2 재배선 패턴들(120)은 제2 씨드 패턴들(121) 및 제2 도전층들(123)을 각각 포함할 수 있다. 제2 도전층들(123)은 제2 씨드 패턴들(121) 상에 각각 배치될 수 있다. 제2 재배선 패턴들(120) 각각은 제2 비아 부분(120V) 및 제2 배선 부분(120W)을 포함할 수 있다. 제2 비아 부분(120V) 및 제2 배선 부분(120W)은 앞서 도 1a 및 도 1b의 예, 도 1c의 예, 또는 도 1d의 예에서 설명한 바와 동일할 수 있다. 제2 비아 부분(120V)은 제2 홀들(108) 중 어느 하나 내에 형성되므로, 제2 비아 부분(120V)의 바닥면과 측벽 사이의 제2 각도(θ2)는 둔각일 수 있다. 예를 들어, 제2 각도(θ2)는 120도 내지 135도 일 수 있다.
제3 절연층(103)이 제2 절연층(102) 상에 형성되어, 제2 절연층(102) 및 제2 재배선 패턴들(120)을 덮을 수 있다. 더미 패턴(160)이 제공되므로, 제3 절연층(103)의 상면이 완화된 굴곡을 갖거나 굴곡을 가지지 않을 수 있다. 제3 절연층(103)의 형성은 코팅 공정에 의해 진행될 수 있다. 제3 절연층(103)이 패터닝되어, 제3 예비 홀들이 제3 절연층(103) 내에 형성될 수 있다. 이 후, 제3 절연층(103)의 경화 공정이 수행될 수 있다. 경화 공정 동안, 제3 절연층(103)이 수축되어, 제3 홀들(107)을 형성할 수 있다. 제3 홀들(107)은 제2 재배선 패턴들(120)의 상면들을 노출시킬 수 있다. 제3 홀들(107) 각각은 테이퍼진(tapered) 형상을 가질 수 있다. 이에 따라, 제3 절연층(103)의 내측벽 및 제2 재배선 패턴(120)의 상면 사이의 각도는 둔각일 수 있다.
도 2m를 참조하면, 제3 재배선 패턴들(130)이 제3 홀들(107) 내에 각각 형성될 수 있다. 제3 재배선 패턴들(130)은 제3 절연층(103)의 상면 상으로 연장될 수 있다. 제3 재배선 패턴들(130)은 서로 옆으로 이격 배치될 수 있다. 제3 재배선 패턴들(130)을 형성하는 것은 제1 재배선 패턴들(110)을 형성하는 것과 동일한 방법에 의해 수행될 수 있다. 예를 들어, 제3 재배선 패턴들(130)을 형성하는 것은 제3 씨드층을 형성하는 것, 상기 제3 씨드층 상에 제4 오프닝을 갖는 제4 레지스트 패턴을 형성하는 것, 제3 홀들(107) 및 제4 오프닝들 내에 제3 도전층들(133)을 형성하는 것, 상기 제4 레지스트 패턴을 제거하여 제3 씨드층을 노출시키는 것, 및 상기 노출된 제3 씨드층의 부분을 식각하여 제3 씨드 패턴들(131)을 형성하는 것을 포함할 수 있다. 제3 재배선 패턴들(130)은 제3 씨드 패턴들(131) 및 제3 도전층들(133)을 각각 포함할 수 있다. 제3 재배선 패턴들(130) 각각은 제3 비아 부분(130V) 및 제3 배선 부분(130W)을 포함할 수 있다. 제3 비아 부분(130V) 및 제3 배선 부분(130W)은 앞서 도 1a 및 도 1b의 예, 도 1c의 예, 또는 도 1d의 예에서 설명한 바와 동일할 수 있다. 제3 비아 부분(130V)이 대응되는 제3 홀(107) 내에 형성되므로, 제3 비아 부분(130V)의 바닥과 측벽 사이의 제3 각도(θ3)는 둔각일 수 있다. 예를 들어, 제3 각도(θ3)는 120도 내지 135도 일 수 있다.
이후, 제4 절연층(104)이 제3 절연층(103) 상에 형성되어, 제3 절연층(103)의 상면 및 제3 재배선 패턴들(130)을 덮을 수 있다. 제4 절연층(104)의 형성은 제1 절연층(101)의 형성에서 설명한 방법과 실질적으로 동일한 방법에 의해 형성될 수 있다. 본딩 패드들(140)이 제3 재배선 패턴들(130)의 상면들 상에 형성될 수 있다.
도 2n를 참조하면, 복수의 칩 패드들(205)을 갖는 반도체칩(200)이 준비될 수 있다. 칩 패드들(205)이 본딩 패드들(140)과 각각 정렬되도록, 반도체칩(200)이 제4 절연층(104) 상에 배치될 수 있다. 복수의 본딩 단자들(250)이 반도체칩(200) 및 재배선 기판(100) 사이에 형성될 수 있다. 본딩 단자들(250)은 칩 패드들(205) 및 본딩 패드들(140)과 각각 접속할 수 있다.
몰딩막(300)이 제4 절연층(104) 상에 형성되어, 반도체칩(200)을 밀봉할 수 있다. 몰딩막(300)은 제4 절연층(104)과 반도체칩(200) 사이의 갭 영역으로 더 연장되어, 본딩 단자들(250)을 밀봉할 수 있다.
도 2o를 참조하면, 이형층(910) 및 캐리어 기판(900)이 제1 절연층(101)으로부터 제거되어, 제1 절연층(101)의 하면(101b), 패시베이션 패턴들(180)의 하면들(180b), 및 언더 범프 씨드 패턴(171)의 하면이 노출될 수 있다.
도 2p를 참조하면, 언더 범프 씨드 패턴들(171)이 제거되어, 언더 범프 패턴들(150)의 하면들(150b)이 노출될 수 있다. 언더 범프 씨드 패턴들(171)의 제거는 식각 공정에 의해 수행될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 상기 식각 공정에서 언더 범프 패턴들(150), 제1 절연층(101), 및 패시베이션 패턴들(180)은 언더 범프 씨드 패턴들(171)에 대해 식각 선택성을 가질 수 있다. 따라서, 식각 공정의 종료 이후, 언더 범프 패턴들(150), 제1 절연층(101), 및 패시베이션 패턴들(180)은 남아 있을 수 있다. 패시베이션 패턴들(180)에 의해 더미 씨드 패턴(172)은 상기 식각 공정에 노출되지 않을 수 있다. 이에 따라, 더미 씨드 패턴(172)은 제거되지 않을 수 있다.
언더 범프 씨드 패턴들(171)이 제거되므로, 언더 범프 패턴들(150)의 하면(150b)은 패시베이션 패턴(180)의 하면(180b) 및 제1 절연층(101)의 하면(101b) 보다 더 낮은 레벨에 배치될 수 있다. 도 2c 및 도 2d에서 설명한 바와 같이 하부 씨드층(170)을 패터닝하여, 언더 범프 씨드 패턴들(171) 및 더미 씨드 패턴(172)을 형성할 수 있다. 언더 범프 씨드 패턴들(171)의 두께들 각각은 더미 씨드 패턴(172)의 두께(T4)와 실질적으로 동일할 수 있다. 언더 범프 패턴들(150)의 하면(150b) 및 제1 절연층(101)의 하면(101b) 사이의 레벨 차이는 더미 씨드 패턴(172)의 두께(T4)와 실질적으로 동일할 수 있다.
도 1a 및 도 1b를 다시 참조하면, 도전 단자들(400)이 언더 범프 패턴들(150)의 노출된 하면들(150b) 상에 각각 형성될 수 있다. 도전 단자들(400)을 형성하는 것은 솔더볼 부착(attaching) 공정을 수행하는 것을 포함할 수 있다.
도전 단자들(400) 및 언더 범프 씨드 패턴들(도 2o에서 171) 사이의 결합력은 비교적 약할 수 있다. 예를 들어, 도전 단자들(400) 및 언더 범프 씨드 패턴들(171) 사이의 결합력은 도전 단자들(400) 및 언더 범프 패턴들(150) 사이의 결합력보다 약할 수 있다. 실시예들에 따르면, 언더 범프 씨드 패턴들(171)이 제거된 후, 도전 단자들(400)이 언더 범프 패턴들(150) 상에 형성되므로, 도전 단자들(400)이 언더 범프 패턴들(150)에 견고하게 결합될 수 있다. 도전 단자들(400)은 언더 범프 패턴들(150)과 직접 접촉할 수 있다. 지금까지 설명한 제조예에 의해 반도체 패키지(10)의 제조가 완성될 수 있다.
이하, 설명의 간소화를 위해 단수의 반도체 패키지(10)에 대하여 도시 및 설명하였으나, 본 발명의 반도체 패키지(10) 제조 방법이 칩 레벨의 제조에 한정되는 것은 아니다. 예를 들어, 반도체 패키지(10)는 칩 레벨, 패널 레벨 또는 웨이퍼 레벨로 제조될 수 있다.
도 3은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3을 참조하면, 반도체 패키지(11)는 패키지 기판(800), 재배선 기판(100), 도전 단자(400), 제1 반도체칩(210), 칩 스택(2000), 및 몰딩막(300)을 포함할 수 있다. 도전 단자(400) 및 몰딩막(300)은 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일할 수 있다. 본딩 단자들(250)는 제1 본딩 단자(251) 및 제2 본딩 단자(252)를 포함할 수 있다.
패키지 기판(800)은 인쇄회로기판을 포함할 수 있다. 패키지 기판(800)은 금속 배선(820) 및 금속 패드(810)를 포함할 수 있다. 금속 배선(820)은 패키지 기판(800) 내에 제공될 수 있다. 본 명세서에서 패키지 기판(800)과 접속한다는 것은 금속 배선(820)과 접속하는 것을 의미할 수 있다. 금속 패드(810)는 패키지 기판(800)의 상면 상에 제공되어, 금속 배선(820)과 전기적으로 연결될 수 있다. 외부 접속 단자들(840)이 패키지 기판(800)의 하면 상에 제공되어, 금속 배선(820)과 각각 접속할 수 있다. 외부의 전기적 신호들은 외부 접속 단자들(840)을 통해 금속 배선(820)로 전달될 수 있다. 솔더볼들이 외부 접속 단자들(840)로 사용될 수 있다. 외부 접속 단자들(840)은 솔더 물질과 같은 금속을 포함할 수 있다.
재배선 기판(100)이 패키지 기판(800) 상에 배치될 수 있다. 재배선 기판(100)은 인터포저 기판의 역할을 할 수 있다. 도전 단자(400)는 패키지 기판(800)의 금속 패드(810)와 정렬되고, 금속 패드(810)와 접속할 수 있다. 재배선 기판(100)은 도전 단자(400)를 통해 패키지 기판(800)과 전기적으로 연결될 수 있다. 재배선 기판(100)은 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일할 수 있다. 다른 예로, 재배선 기판(100)은 도 1c의 예 또는 도 1d의 예에서 설명한 바와 실질적으로 동일할 수 있다.
제1 반도체칩(210)이 재배선 기판(100)의 상면 상에 실장될 수 있다. 예를 들어, 제1 본딩 단자(251)가 제1 반도체칩(210)의 칩 패드(205) 및 본딩 패드(140) 사이에 제공될 수 있다. 제1 반도체칩(210)은 도 1a 및 도 1b의 반도체칩(200)과 실질적으로 동일할 수 있고, 제1 본딩 단자(251)의 배치 관계, 기능, 및 물질은 도 1a 및 도 1b의 본딩 단자(250)의 예에서 설명한 바와 실질적으로 동일할 수 있다. 제1 본딩 단자(251)는 복수개로 제공될 수 있다. 복수의 제1 본딩 단자들(251)의 피치(P11)는 복수의 도전 단자들(400)의 피치(P1)보다 작을 수 있다. 복수의 제1 본딩 단자들(251)의 피치(P11)는 외부 접속 단자들(840)의 피치(P2)보다 작을 수 있다.
칩 스택(2000)이 재배선 기판(100)의 상면 상에 실장될 수 있다. 칩 스택(2000)은 제1 반도체칩(210)과 옆으로 이격 배치될 수 있다. 칩 스택(2000)은 적층된 복수의 제2 반도체칩들(220)을 포함할 수 있다. 제2 반도체칩들(220) 각각은 도 1a 및 도 1b의 반도체칩(200)과 동일 또는 유사할 수 있다. 다만, 제2 반도체칩들(220)은 제1 반도체칩(210)과 다른 종류의 반도체칩(200)일 수 있다. 예를 들어, 제1 반도체칩(210)은 로직칩, 버퍼칩, 및 시스템 온 칩(SOC) 중에서 어느 하나이고, 제2 반도체칩(220)은 로직칩, 메모리칩, 버퍼칩, 및 시스템 온 칩(SOC) 중에서 다른 하나일 수 있다. 본 명세서에서, 메모리칩은 고대역 메모리(High Bandwidth Memory, HBM) 칩을 포함할 수 있다. 일 예로, 제1 반도체칩(210)은 로직칩이고, 제2 반도체칩들(220)은 고대역 메모리(HBM) 칩들일 수 있다. 다른 예로, 최하부 제2 반도체칩(220)은 로직칩이고, 나머지 제2 반도체칩들(220)은 고대역 메모리칩들일 수 있다.
제2 반도체칩들(220) 각각은 하부 패드(225), 관통 전극(227), 및 상부 패드(226)를 포함할 수 있다. 하부 패드(225) 및 상부 패드(226)는 각 제2 반도체칩(220)의 하면 및 상면 상에 각각 제공될 수 있다. 하부 패드(225) 및 상부 패드(226) 중 적어도 하나는 제2 반도체칩(220)의 집적 회로들과 전기적으로 연결될 수 있다. 관통 전극(227)은 제2 반도체칩(220) 내에 배치되고, 하부 패드(225) 및 상부 패드(226)와 접속할 수 있다. 최상부 제2 반도체칩(220)은 하부 패드(225)를 포함하되, 관통 전극(227) 및 상부 패드(226)를 포함하지 않을 수 있다. 도시된 바와 달리, 최상부 제2 반도체칩(220)은 관통 전극(227) 및 상부 패드(226)를 더 포함할 수 있다. 인터포저 단자(229)가 인접한 두 제2 반도체칩들(220) 사이에 개재되어, 하부 패드(225) 및 상부 패드(226)와 각각 접속할 수 있다. 이에 따라, 복수의 제2 반도체칩들(220)이 서로 전기적으로 연결될 수 있다. 인터포저 단자(229)는 솔더, 필라, 또는 범프를 포함할 수 있다. 인터포저 단자(229)는 솔더 물질을 포함할 수 있으나, 이에 제약되지 않는다.
다른 예로, 인터포저 단자(229)가 생략될 수 있다. 이 경우, 인접한 반도체칩들(220)의 마주보는 하부 패드(225) 및 상부 패드(226)는 서로 직접 본딩될 수 있다.
제2 본딩 단자(252)가 최하부 제2 반도체칩(220) 및 재배선 기판(100) 사이에 개재되어, 하부 패드(225) 및 대응되는 본딩 패드(140)와 접속할 수 있다. 이에 따라, 제2 반도체칩들(220)은 재배선 기판(100)을 통해 제1 반도체칩(210) 및 도전 단자(400)와 전기적으로 연결될 수 있다. 제2 본딩 단자(252) 의 배치 관계, 기능, 및 물질은 도 1a 및 도 1b의 본딩 단자(250)의 예에서 설명한 바와 실질적으로 동일할 수 있다. 복수의 제2 본딩 단자들(252)의 피치(P12)는 도전 단자들(400)의 피치(P1) 및 외부 접속 단자들(840)의 피치(P2)보다 작을 수 있다.
칩 스택(2000)은 복수개로 제공될 수 있다. 칩 스택들(2000)은 서로 옆으로 이격 배치될 수 있다. 제1 반도체칩(210)은 칩 스택들(2000) 사이에 배치될 수 있다. 이에 따라, 제1 반도체칩(210)과 칩 스택들(2000) 사이의 전기적 통로의 길이가 감소할 수 있다.
제1 언더필 패턴(310)이 재배선 기판(100)과 제1 반도체칩(210) 사이의 제1 갭 영역에 제공되어, 제1 본딩 단자(251)를 밀봉할 수 있다. 제1 언더필 패턴(310)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제2 언더필 패턴들(320)이 재배선 기판(100)과 칩 스택들(2000) 사이의 제2 갭 영역들에 각각 제공되어, 대응되는 제2 본딩 단자(252)를 밀봉할 수 있다. 제2 언더필 패턴들(320)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 도시된 바와 달리, 단수개의 언더필 패턴이 제1 갭 영역 및 제2 갭 영역들 사이에 제공되어, 제1 본딩 단자(251) 및 제2 본딩 단자(252)를 밀봉할 수 있다.
제3 언더필 패턴(330)이 제2 반도체칩들(220) 사이에 제공되어, 인터포저 단자(229)를 밀봉할 수 있다. 제3 언더필 패턴(330)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
몰딩막(300)이 재배선 기판(100) 상에 배치되어, 제1 반도체칩(210)의 측벽 및 제2 반도체칩들(220)의 측벽들을 덮을 수 있다. 몰딩막(300)은 제1 반도체칩(210)의 상면 및 최상부 제2 반도체칩(220)의 상면을 노출시킬 수 있다. 도시된 바와 달리, 몰딩막(300)은 제1 반도체칩(210)의 상면 및 최상부 제2 반도체칩(220)의 상면을 덮을 수 있다. 다른 예로, 제1 언더필 패턴(310) 및 제2 언더필 패턴들(320)이 생략되고, 몰딩막(300)이 제1 갭 영역 및 제2 갭 영역들로 연장될 수 있다.
도시되지 않았으나, 도전 플레이트가 제1 반도체칩(210)의 상면, 칩 스택(2000)의 상면, 및 몰딩막(300)의 상면 상에 더 배치될 수 있다. 도전 플레이트는 몰딩막(300)의 측벽 상으로 더 연장될 수 있다. 도전 플레이트는 제1 반도체칩(210) 및 칩 스택(2000)을 외부로부터 보호할 수 있다. 예를 들어, 도전 플레이트는 불순물의 유입을 방지하거나 물리적 충격을 흡수할 수 있다. 도전 플레이트는 열전도율을 높은 물질을 포함하여, 히트 싱크 또는 히트 슬러그로 기능할 수 있다. 예를 들어, 반도체 패키지의 동작 시, 재배선 기판(100), 제1 반도체칩(210), 또는 제2 반도체칩들(220)에서 발생한 열이 도전 플레이트를 통해 빠르게 방출될 수 있다. 도전 플레이트는 전기 전도성을 가져, 전자기파 차폐층으로 기능할 수 있다. 예를 들어, 도전 플레이트는 제1 반도체칩(210) 및 제2 반도체칩들(220)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐시킬 수 있다. 도전 플레이트는 재배선 기판(100)을 통해 접지되어, 정전 방전(Electrostatic discharge, ESD)에 의한 제1 반도체칩(210) 또는 제2 반도체칩들(220)의 전기적 손상을 방지할 수 있다.
도시되지 않았으나, 제3 반도체칩이 재배선 기판(100) 상에 더 실장될 수 있다. 제3 반도체칩은 제1 및 제2 반도체칩들(210, 220)과 다른 종류의 반도체칩일 수 있다.
도 4는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4를 참조하면, 반도체 패키지(12)는 하부 반도체 패키지(20) 및 상부 반도체 패키지(22)를 포함할 수 있다. 하부 반도체 패키지(20)는 재배선 기판(100), 도전 단자(400), 본딩 단자들(250), 제1 반도체칩(210A), 제2 반도체칩(220A), 몰딩막(300), 및 도전 구조체(520)를 포함할 수 있다. 재배선 기판(100), 도전 단자(400), 및 몰딩막(300)은 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일할 수 있다. 다른 예로, 재배선 기판(100)은 도 1c의 예 또는 도 1d의 예에서 설명한 바와 실질적으로 동일할 수 있다.
제2 반도체칩(220A)은 제1 반도체칩(210A)과 옆으로 이격될 수 있다. 제2 반도체칩(220A)은 제1 반도체칩(210A)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제1 반도체칩(210A)은 로직칩, 메모리칩, 또는 전력 관리 칩 중에서 어느 하나를 포함하고, 제2 반도체칩(220A)은 로직칩, 메모리칩, 또는 전력 관리 칩 중에서 다른 하나를 포함할 수 있다. 로직칩은 ASIC칩 또는 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 전력 관리 칩은 전력 관리 집적 회로(Power Management Integrated Circuit, PMIC)를 포함할 수 있다. 일 예로, 제1 반도체칩(210A)은 ACIS 칩이고, 제2 반도체칩(220A)은 전력 관리 칩일 수 있다. 제1 반도체칩(210A) 및 제2 반도체칩(220A) 각각은 도 1a 및 도 1b에서 설명한 반도체칩(200)과 유사할 수 있다. 도시된 바와 달리, 제2 반도체칩(220A)은 생략될 수 있다. 또 다른 예로, 제3 반도체칩이 재배선 기판(100)의 상면 상에 더 실장될 수 있다.
본딩 단자들(250)은 제1 본딩 단자들(251A) 및 제2 본딩 단자들(252A)을 포함할 수 있다. 제1 본딩 단자들(251A) 각각은 도 3에서 설명한 제1 본딩 단자(251)와 유사하고, 제2 본딩 단자들(252A) 각각은 도 3에서 설명한 제2 본딩 단자(252)와 유사할 수 있다. 제1 반도체칩(210A)의 칩 패드들(215A)은 제1 본딩 단자들(251A)을 통해 재배선 기판(100)과 전기적으로 연결될 수 있다. 제2 반도체칩(220A)의 칩 패드들(225A)은 제2 본딩 단자들(252A)을 통해 재배선 기판(100)과 전기적으로 연결될 수 있다. 이에 따라, 제2 반도체칩(220A)이 재배선 기판(100)을 통해 제1 반도체칩(210A)과 전기적으로 연결될 수 있다.
도전 구조체(520)가 재배선 기판(100)의 상면 상에 배치되어, 대응되는 본딩 패드(140)와 접속할 수 있다. 도전 구조체(520)는 제1 및 제2 반도체칩들(210A, 220A)과 옆으로 이격 배치될 수 있다. 도전 구조체(520)는 평면적 관점에서 재배선 기판(100)의 엣지 영역 상에 제공될 수 있다. 금속 기둥이 재배선 기판(100) 상에 제공되어, 도전 구조체(520)를 형성할 수 있다. 즉, 도전 구조체(520)는 금속 기둥일 수 있다. 도전 구조체(520)는 재배선 기판(100)과 전기적으로 연결될 수 있다. 예를 들어, 도전 구조체(520)는 재배선 기판(100)을 통해 제1 반도체칩(210A), 제2 반도체칩(220A), 또는 도전 단자(400)와 전기적으로 연결될 수 있다. 도전 구조체(520)은 구리와 같은 금속을 포함할 수 있다.
몰딩막(300)은 재배선 기판(100)의 상면 상에 배치되어, 제1 및 제2 반도체칩들(210A, 220A)을 덮을 수 있다. 몰딩막(300)은 도전 구조체(520)의 측벽들을 밀봉할 수 있다. 몰딩막(300)은 제1 및 제2 반도체칩들(210A, 220A) 사이, 제1 반도체칩(210A)과 도전 구조체(520) 사이, 및 제2 반도체칩(220A)과 도전 구조체(520) 사이에 제공될 수 있다. 몰딩막(300)은 도전 구조체(520)의 상면(520a)을 노출시킬 수 있다.
하부 반도체 패키지(20)는 상부 재배선층(600)을 더 포함할 수 있다. 상부 재배선층(600)은 몰딩막(300)의 상면 상에 제공될 수 있다. 상부 재배선층(600)은 상부 절연 패턴들(610), 상부 재배선 패턴들(620), 및 상부 본딩 패드(640)를 포함할 수 있다. 상부 절연 패턴들(610)은 몰딩막(300) 상에 적층될 수 있다. 상부 절연 패턴들(610)은 감광성 폴리머를 포함할 수 있다. 상부 재배선 패턴들(620) 각각은 상부 절연 패턴들(610) 내의 비아 부분 및 상부 절연 패턴들(610) 사이의 배선 부분을 포함할 수 있다. 상부 재배선 패턴들(620)은 구리와 같은 금속을 포함할 수 있다. 상부 재배선 패턴들(620) 중 적어도 하나는 도전 구조체(520)의 상면(520a)과 접촉할 수 있다. 이에 따라, 상부 재배선 패턴들(620)은 도전 구조체(520)와 접속할 수 있다. 상부 본딩 패드(640)는 상부 절연 패턴들(610)의 최상부층 상에 배치되며, 상부 재배선 패턴들(620)과 접속할 수 있다. 상부 본딩 패드(640)는 상부 재배선 패턴들(620) 및 도전 구조체(520)를 통해 도전 단자(400), 제1 반도체칩(210A), 또는 제2 반도체칩(220A)과 전기적으로 연결될 수 있다. 상부 재배선 패턴들(620)이 제공되므로, 상부 본딩 패드(640)는 도전 구조체(520)와 수직적으로 정렬되지 않을 수 있다.
상부 반도체 패키지(22)는 하부 반도체 패키지(20) 상에 배치될 수 있다. 예를 들어, 상부 반도체 패키지(22)는 상부 재배선층(600) 상에 배치될 수 있다. 상부 반도체 패키지(22)는 상부 기판(710), 상부 반도체칩(720), 및 상부 몰딩막(730)을 포함할 수 있다. 상부 기판(710)은 인쇄회로기판일 수 있다. 다른 예로, 상부 기판(710)은 재배선층일 수 있다. 예를 들어, 상부 기판(710)은 도 2a 내지 도 2p에서 설명한 재배선 기판(100)의 예와 같이 제조될 수 있다. 제1 연결 패드(701) 및 제2 연결 패드(702)가 상부 기판(710)의 하면 및 상면 상에 각각 배치될 수 있다. 배선(703)이 상부 기판(710) 내에 제공되어, 제1 연결 패드(701) 및 제2 연결 패드(702)와 접속할 수 있다. 배선(703)의 도시는 모식적인 것으로, 배선(703)의 형상 및 배치는 다양하게 변형될 수 있다. 제1 연결 패드(701), 제2 연결 패드(702), 및 배선(703)은 금속과 같은 도전 물질을 포함할 수 있다.
상부 반도체칩(720)이 상부 기판(710) 상에 배치될 수 있다. 상부 반도체칩(720)은 집적 회로들(미도시)을 포함할 수 있고, 상기 집적 회로들은 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 상부 반도체칩(720)은 제1 및 제2 반도체칩들(210A, 220A)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 상부 반도체칩(720)은 메모리칩일 수 있다. 범프 단자(715)가 상부 기판(710) 및 상부 반도체칩(720) 사이에 개재되어, 제2 연결 패드(702) 및 상부 반도체칩(720)의 칩 패드(725)와 접속할 수 있다. 상부 반도체칩(720)은 범프 단자(715) 및 배선(713)을 통해 제1 연결 패드(701)와 전기적으로 연결될 수 있다. 도시된 바와 달리, 범프 단자(715)가 생략되고, 칩 패드(725)가 제2 연결 패드(702)와 직접 접속할 수 있다.
상부 몰딩막(730)이 상부 기판(710) 상에 제공되어, 상부 반도체칩(720)을 덮을 수 있다. 상부 몰딩막(730)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
상부 반도체 패키지(22)는 열 방출 구조체(780)를 더 포함할 수 있다. 열 방출 구조체(780)는 히트 싱크, 히트 슬러그, 또는 열전달물질(TIM)층을 포함할 수 있다. 열 방출 구조체(780)는 예를 들어, 금속을 포함할 수 있다. 열 방출 구조체(780)는 상부 몰딩막(730)의 상면에 배치될 수 있다. 열 방출 구조체(780)는 상부 몰딩막(730)의 측면 또는 몰딩막(300)의 측벽 상으로 더 연장될 수 있다.
반도체 패키지(12)는 연결 단자(650)를 더 포함할 수 있다. 연결 단자(650)는 상부 본딩 패드(640) 및 제1 연결 패드(701) 사이에 개재되어, 상부 본딩 패드(640) 및 제1 연결 패드(701)와 접속할 수 있다. 이에 따라, 상부 반도체 패키지(22)가 연결 단자(650)를 통해 제1 반도체칩(210A), 제2 반도체칩(220A), 및 도전 단자(400)와 전기적으로 연결될 수 있다. 상부 반도체 패키지(22)의 전기적 연결은 상부 반도체칩(720) 내의 집적 회로들과 전기적 연결을 의미할 수 있다.
다른 예로, 상부 기판(710)이 생략되고, 연결 단자(650)는 상부 반도체칩(720)의 칩 패드(725)와 직접 접속할 수 있다. 이 경우, 상부 몰딩막(730)은 상부 재배선층(600)의 상면과 직접 접촉할 수 있다. 또 다른 예로, 상부 기판(710) 및 연결 단자(650)가 생략되고, 상부 반도체칩(720)의 칩 패드(725)는 상부 본딩 패드(640)와 직접 접속할 수 있다.
도 5a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 도 5b는 도 5a의 Ⅲ영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5a 및 도 5b을 참조하면, 반도체 패키지(13)는 하부 반도체 패키지(21) 및 상부 반도체 패키지(22)를 포함할 수 있다. 하부 반도체 패키지(21)는 재배선 기판(100), 도전 단자(400), 본딩 단자들(250), 제1 반도체칩(210A), 제2 반도체칩(220A), 몰딩막(300), 및 연결 기판(500)을 포함할 수 있다. 재배선 기판(100), 도전 단자(400), 본딩 단자들(250), 제1 반도체칩(210A), 제2 반도체칩(220A), 및 몰딩막(300)은 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일할 수 있다. 다른 예로, 재배선 기판(100)은 도 1c의 예 또는 도 1d의 예에서 설명한 바와 실질적으로 동일할 수 있다. 제1 반도체칩(210A) 및 제2 반도체칩(220A)은 도 4에서 설명한 제1 반도체칩(210A) 및 제2 반도체칩(220A)과 각각 실질적으로 동일할 수 있다. 본딩 단자들(250)은 제1 본딩 단자들(251A) 및 제2 본딩 단자들(252A)을 포함할 수 있다. 제1 본딩 단자들(251A) 및 제2 본딩 단자들(252A)은 도 4에서 설명한 제1 본딩 단자들(251A) 및 제2 본딩 단자들(252A)과 각각 실질적으로 동일할 수 있다. 제1 언더필막(311)이 재배선 기판(100)과 제1 반도체칩(210A) 사이의 제1 갭 영역에 제공될 수 있다. 제1 언더필막(311)은 제1 본딩 단자들(251A)을 밀봉할 수 있다. 제2 언더필막(321)이 재배선 기판(100)과 제2 반도체칩(220A) 사이의 제2 갭 영역에 제공되어, 제2 본딩 단자들(252A)을 밀봉할 수 있다.
연결 기판(500)이 재배선 기판(100) 상에 배치될 수 있다. 연결 기판(500)은 그 내부를 관통하는 기판 홀(590)을 가질 수 있다. 일 예로, 인쇄회로기판의 상면 및 하면을 관통하는 기판 홀(590)을 형성하여, 연결 기판(500)이 제조될 수 있다. 평면적 관점에서, 기판 홀(590)은 재배선 기판(100)의 센터 부분에 형성될 수 있다. 도 4a와 같이 제1 및 제2 반도체칩들(210A, 220A)은 연결 기판(500)의 기판 홀(590) 내에 배치될 수 있다. 제1 및 제2 반도체칩들(210A, 220A)은 연결 기판(500)의 내측벽과 이격 배치될 수 있다.
연결 기판(500)은 베이스층(510) 및 도전 구조체(520')를 포함할 수 있다. 베이스층(510)은 적층된 복수의 베이스층들(510)을 포함할 수 있다. 베이스층들(510)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스층들(510)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 기판 홀(590)은 베이스층들(510)을 관통할 수 있다. 도전 구조체(520')는 베이스층들(510) 내에 제공될 수 있다. 도 5b와 같이 도전 구조체(520')는 제1 패드(521), 도전 배선(523), 비아들(524), 및 제2 패드(522) 포함할 수 있다. 제1 패드(521)는 연결 기판(500)의 하면(500b) 상에 노출될 수 있다. 도전 배선(523)은 베이스층들(510) 사이에 개재될 수 있다. 비아들(524)은 베이스층들(510)을 관통하며, 도전 배선(523)과 접속할 수 있다. 제2 패드(522)는 연결 기판(500)의 상면(500a) 상에 노출되며, 비아들(524) 중에서 어느 하나와 접속할 수 있다. 제2 패드(522)는 비아들(524) 및 도전 배선(523)을 통해 제1 패드(521)와 전기적으로 연결될 수 있다. 제2 패드(522)는 제1 패드(521)와 수직적으로 정렬되지 않을 수 있다. 제2 패드(522)의 개수는 제1 패드(521)의 개수와 다를 수 있다. 도전 구조체(520')는 금속을 포함할 수 있다. 도전 구조체(520')는 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨, 철, 및 이들의 합금 중에서 선택된 적어도 하나를 포함할 수 있다.
연결 범프(550)가 재배선 기판(100) 및 연결 기판(500) 사이에 배치될 수 있다. 연결 범프(550)는 제1 패드(521) 및 대응되는 본딩 패드(140) 사이에 개재되어, 제1 패드(521) 및 상기 대응되는 본딩 패드(140)와 접속할 수 있다. 도전 구조체(520')는 연결 범프(550)에 의해 재배선 기판(100)과 전기적으로 연결될 수 있다. 연결 범프(550)는 솔더볼, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 연결 범프(550)는 금속 물질을 포함할 수 있다. 제3 언더필막(331)이 재배선 기판(100) 및 연결 기판(500) 사이의 갭에 제공되어, 연결 범프(550)를 밀봉할 수 있다. 제3 언더필막(331)은 절연성 폴리머를 포함할 수 있다.
몰딩막(300)은 도 5a와 같이 제1 반도체칩(210A), 제2 반도체칩(220A), 및 연결 기판(500) 상에 제공될 수 있다. 몰딩막(300)은 제1 반도체칩(210A)과 제2 반도체칩(220A) 사이, 제1 반도체칩(210A)과 연결 기판(500) 사이, 및 제2 반도체칩(220A)과 연결 기판(500) 사이에 개재될 수 있다. 실시예들에 따르면, 접착성 절연 필름이 연결 기판(500)의 상면, 제1 및 제2 반도체칩들(210A, 220A)의 상면들, 그리고 제1 및 제2 반도체칩들(210A, 220A)의 측벽들 상에 부착되어, 몰딩막(300)을 형성할 수 있다. 예를 들어, 아지노모토 빌드 업 필름(ABF)이 접착성 절연 필름으로 사용될 수 있다. 다른 예로, 몰딩막(300)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 또 다른 예로, 제1 및 제2 언더필막들(311, 321)이 생략되고, 몰딩막(300)이 제1 반도체칩(210A)의 하면 및 제2 반도체칩(220A)의 하면 상으로 더 연장될 수 있다. 제3 언더필막(331)이 생략되는 경우, 몰딩막(300)은 재배선 기판(100)과 연결 기판(500) 사이의 갭으로 더 연장될 수 있다.
하부 반도체 패키지(21)는 상부 재배선층(600)을 더 포함할 수 있다. 상부 재배선층(600)은 몰딩막(300) 및 연결 기판(500) 상에 배치될 수 있다. 상부 재배선층(600)은 상부 절연 패턴들(610), 상부 재배선 패턴들(620), 및 상부 본딩 패드(640)를 포함할 수 있다. 상부 절연 패턴들(610), 상부 재배선 패턴들(620), 및 상부 본딩 패드(640)은 앞서 도 4의 예에서 설명한 바와 실질적으로 동일할 수 있디. 다만, 상부 재배선 패턴들(620) 중 적어도 하나는 몰딩막(300) 내로 연장되어, 제2 패드(522)와 접속할 수 있다.
상부 반도체 패키지(22)는 하부 반도체 패키지(21) 상에 배치될 수 있다. 예를 들어, 상부 반도체 패키지(22)는 상부 재배선층(600) 상에 배치될 수 있다. 상부 반도체 패키지(22)는 상부 기판(710), 상부 반도체칩(720), 및 상부 몰딩막(730)을 포함할 수 있다. 상부 반도체 패키지(22) 및 연결 단자(650)는 도 4에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 연결 단자(650)는 하부 반도체 패키지(20) 및 상부 반도체 패키지(22) 사이에 개재될 수 있다. 상부 반도체 패키지(22)는 열 방출 구조체(780)를 더 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 재배선 기판; 및
    상기 재배선 기판의 상면 상에 배치된 반도체칩을 포함하고,
    상기 재배선 기판은:
    서로 옆으로 이격 배치된 언더 범프 패턴들;
    상기 언더 범프 패턴들 사이에 개재된 더미 패턴;
    상기 더미 패턴의 하면 상에 배치된 패시베이션 패턴;
    상기 언더 범프 패턴들의 상면들과 측벽들 및 상기 더미 패턴의 측벽과 상면을 덮는 절연층; 및
    상기 언더 범프 패턴들 중 어느 하나 상에 배치되고, 상기 언더 범프 패턴들 중 상기 어느 하나와 전기적으로 연결된 재배선 패턴을 포함하고,
    상기 패시베이션 패턴은 상기 절연층과 다른 물질을 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 재배선 패턴은:
    상기 언더 범프 패턴들 중 상기 어느 하나와 접촉하는 비아 부분; 및
    상기 비아 부분 및 상기 절연층 상에 배치된 배선 부분을 포함하는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 더미 패턴의 상기 하면 및 측벽 사이의 각도는 상기 비아 부분의 바닥면 및 측벽 사이의 각도보다 작은 반도체 패키지.
  4. 제 2항에 있어서,
    상기 언더 범프 패턴들 중 상기 어느 하나의 두께는 상기 배선 부분의 두께보다 더 큰 반도체 패키지.
  5. 제 4항에 있어서,
    상기 언더 범프 패턴들 중 상기 어느 하나의 상기 두께는 8μm 내지 20μm이고,
    상기 배선 부분의 상기 두께는 3μm 내지 5 μm인 반도체 패키지.
  6. 제 1항에 있어서,
    상기 재배선 패턴은:
    상기 절연층 상에 배치된 도전층; 및
    상기 언더 범프 패턴 및 상기 도전층 사이에 개재된 씨드 패턴을 포함하는 반도체 패키지.
  7. 제 6항에 있어서,
    상기 씨드 패턴은 상기 언더 범프 패턴의 상면과 접촉하는 반도체 패키지.
  8. 제 1항에 있어서,
    상기 언더 범프 패턴들은 상기 더미 패턴과 인접한 제1 언더 범프 패턴을 포함하고,
    상기 더미 패턴과 상기 제1 언더 범프 패턴 사이의 간격은 5μm 내지 10μm인 반도체 패키지.
  9. 제 1항에 있어서,
    상기 절연층은 상기 패시베이션 패턴의 측벽을 덮되, 상기 패시베이션 패턴의 하면을 노출시키고,
    상기 절연층은 상기 언더 범프 패턴들의 하면들을 덮지 않는 반도체 패키지.
  10. 제 1항에 있어서,
    상기 언더 범프 패턴들의 하면들은 상기 패시베이션 패턴의 하면보다 더 높은 레벨에 배치되는 반도체 패키지.
  11. 제 1항에 있어서,
    상기 재배선 패턴 및 상기 언더 범프 패턴은 상기 더미 패턴과 절연된 반도체 패키지.
  12. 재배선 기판; 및
    상기 재배선 기판의 상면 상에 배치된 반도체칩을 포함하고,
    상기 재배선 기판은:
    언더 범프 패턴;
    상기 언더 범프 패턴의 측벽과 수평적으로 이격된 더미 패턴; 및
    상기 언더 범프 패턴의 상면 상에 배치되고 상기 언더 범프 패턴과 전기적으로 연결된 재배선 패턴을 포함하고,
    상기 재배선 패턴은:
    상기 언더 범프 패턴의 상기 상면과 나란한 방향으로 연장된 배선 부분; 및
    상기 언더 범프 패턴 및 상기 배선 부분 사이에 개재되며, 상기 언더 범프 패턴의 상기 상면과 접촉하는 비아 부분을 포함하고,
    상기 더미 패턴의 하면 및 측벽 사이의 각도는 상기 비아 부분의 바닥면 및 측벽 사이의 각도보다 작은 반도체 패키지.
  13. 제 12항에 있어서,
    상기 언더 범프 패턴의 하면 및 측벽 사이의 각도는 상기 비아 부분의 상기 바닥면 및 상기 측벽 사이의 상기 각도보다 작은 반도체 패키지.
  14. 제 12항에 있어서,
    상기 더미 패턴의 상기 하면 및 상기 측벽 사이의 상기 각도는 80도 내지 100도이고,
    상기 비아 부분의 상기 바닥면과 상기 측벽 사이의 상기 각도는 120도 내지 135도인 반도체 패키지.
  15. 제 12항에 있어서,
    상기 비아 부분의 너비는 상기 언더 범프 패턴의 너비보다 작은 반도체 패키지.
  16. 제 12항에 있어서,
    상기 재배선 기판은 상기 더미 패턴의 상기 하면 상에 배치된 패시베이션 패턴을 더 포함하되,
    상기 패시베이션 패턴은 상기 언더 범프 패턴의 하면 상에 제공되지 않는 반도체 패키지.
  17. 재배선 기판;
    상기 재배선 기판의 상면 상에 배치된 반도체칩;
    상기 재배선 기판 및 상기 반도체칩 사이에 개재된 본딩 단자; 및
    상기 재배선 기판의 하면 상에 배치된 도전 단자를 포함하고,
    상기 재배선 기판은:
    언더 범프 패턴;
    상기 언더 범프 패턴의 측벽과 수평적으로 이격 배치된 더미 패턴;
    상기 더미 패턴의 하면 상에 배치된 패시베이션 패턴;
    상기 패시베이션 패턴과 상기 더미 패턴 사이에 개재된 더미 씨드 패턴;
    상기 언더 범프 패턴의 상기 측벽 및 상면, 상기 더미 씨드 패턴의 측벽, 및 상기 더미 패턴의 측벽과 상면을 덮는 절연층;
    상기 더미 패턴의 상기 상면과 이격되고, 상기 언더 범프 패턴과 전기적으로 연결된 제1 재배선 패턴;
    상기 제1 재배선 패턴의 상면 상에 배치되고, 상기 제1 재배선 패턴과 접속하는 제2 재배선 패턴; 및
    상기 제2 재배선 패턴 및 상기 본딩 단자와 전기적으로 연결되는 본딩 패드를 포함하고,
    상기 제1 재배선 패턴은:
    제1 도전층; 및
    상기 언더 범프 패턴의 상면과 상기 제1 도전층 사이 그리고 상기 제1 도전층의 하면과 상기 절연층 사이에 개재된 제1 씨드 패턴을 포함하고,
    상기 제2 재배선 패턴은:
    제2 도전층; 및
    상기 제1 도전층과 상기 제2 도전층 사이에 개재된 제2 씨드 패턴을 포함하고,
    상기 도전 단자는 상기 언더 범프 패턴의 하면 상에 배치되어, 상기 언더 범프 패턴과 전기적으로 연결되고,
    상기 도전 단자는 상기 더미 패턴과 절연된 반도체 패키지.
  18. 제 17항에 있어서,
    상기 제1 재배선 패턴은:
    일 방향과 나란한 장축을 갖는 제1 배선 부분; 및
    상기 언더 범프 패턴 및 상기 제1 배선 부분 사이에 개재되며, 상기 언더 범프 패턴의 상기 상면과 접촉하는 제1 비아 부분을 포함하는 반도체 패키지.
  19. 제 18항에 있어서,
    상기 더미 패턴의 상기 하면 및 측벽 사이의 각도는 상기 제1 비아 부분의 바닥면 및 측벽 사이의 각도보다 작고,
    상기 언더 범프 패턴의 상기 하면 및 상기 측벽 사이의 각도는 상기 제1 비아 부분의 상기 바닥면 및 상기 측벽 사이의 상기 각도보다 작은 반도체 패키지.
  20. 제 17항에 있어서,
    상기 패시베이션 패턴은 상기 절연층과 다른 물질을 포함하고,
    상기 언더 범프 패턴의 상기 하면은 상기 절연층의 하면보다 더 높은 레벨에 배치되고,
    상기 패시베이션 패턴의 하면은 상기 절연층의 상기 하면과 공면(coplanar)을 이루는 반도체 패키지.
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