KR20230003727A - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20230003727A
KR20230003727A KR1020210085055A KR20210085055A KR20230003727A KR 20230003727 A KR20230003727 A KR 20230003727A KR 1020210085055 A KR1020210085055 A KR 1020210085055A KR 20210085055 A KR20210085055 A KR 20210085055A KR 20230003727 A KR20230003727 A KR 20230003727A
Authority
KR
South Korea
Prior art keywords
pattern
redistribution
under bump
insulating layer
layer
Prior art date
Application number
KR1020210085055A
Other languages
English (en)
Inventor
황현정
김동규
김민정
장연호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210085055A priority Critical patent/KR20230003727A/ko
Priority to US17/670,635 priority patent/US20220415771A1/en
Publication of KR20230003727A publication Critical patent/KR20230003727A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0233Structure of the redistribution layers
    • H01L2224/02331Multilayer structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0233Structure of the redistribution layers
    • H01L2224/02333Structure of the redistribution layers being a bump
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 패키지에 관한 것으로, 상세하게는 재배선 기판, 상기 재배선 기판의 상면 상에 실장된 반도체 칩, 및 상기 재배선 기판의 하면 상의 외부 단자를 포함하고, 상기 재배선 기판은 언더 범프 패턴, 상기 언더 범프 패턴의 상면 및 측벽을 덮는 재배선 절연층, 상기 언더 범프 패턴의 상면과 상기 재배선 절연층 사이 및 상기 언더 범프 패턴의 측벽과 상기 재배선 절연층 사이에 개재되는 보호 패턴, 및 상기 언더 범프 패턴 상의 재배선 패턴을 포함하되, 상기 외부 단자는 상기 언더 범프 패턴의 하면 상에 배치될 수 있다.

Description

반도체 패키지 및 그 제조 방법 {Semiconductor package and method of manufacturing the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 보다 상세하게는 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 일 기술적 과제는 신뢰성이 향상된 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 일 기술적 과제는 신뢰성이 향상된 반도체 패키지의 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 패키지는, 재배선 기판, 상기 재배선 기판의 상면 상에 실장된 반도체 칩, 및 상기 재배선 기판의 하면 상의 외부 단자를 포함하고, 상기 재배선 기판은 언더 범프 패턴, 상기 언더 범프 패턴의 상면 및 측벽을 덮는 재배선 절연층, 상기 언더 범프 패턴의 상면과 상기 재배선 절연층 사이 및 상기 언더 범프 패턴의 측벽과 상기 재배선 절연층 사이에 개재되는 보호 패턴, 및 상기 언더 범프 패턴 상의 재배선 패턴을 포함하되, 상기 외부 단자는 상기 언더 범프 패턴의 하면 상에 배치될 수 있다.
본 발명에 따른 반도체 패키지는, 재배선 기판, 상기 재배선 기판의 상면 상에 실장된 제1 반도체 칩, 및 상기 재배선 기판의 하면 상의 외부 단자를 포함하고, 상기 재배선 기판은 언더 범프 패턴, 상기 언더 범프 패턴의 하면과 상기 언더 범프 패턴의 측벽 사이의 각도는 예각이고, 상기 언더 범프 패턴의 상면 및 측벽을 덮는 재배선 절연층, 상기 언더 범프 패턴 상의 재배선 패턴, 상기 재배선 패턴은 비아 부분 및 상기 비아 부분 상의 배선 부분을 포함하고, 상기 언더 범프 패턴의 상면과 상기 재배선 절연층 사이 및 상기 언더 범프 패턴의 측벽과 상기 재배선 절연층 사이에 개재되는 보호 패턴, 및 상기 재배선 패턴 상의 패드 구조체를 포함할 수 있다.
본 발명에 따른 반도체 패키지의 제조 방법은 하부 시드막 상에 언더 범프 패턴을 형성하는 것, 상기 언더 범프 패턴에 의해 노출된 상기 하부 시드막의 일부를 제거하여, 하부 시드 패턴을 형성하는 것, 상기 언더 범프 패턴 상에 보호막을 형성하여, 상기 하부 시드 패턴의 측벽들, 상기 언더 범프 패턴의 상면, 및 상기 언더 범프 패턴의 측벽들을 덮는 것, 상기 보호막 상에 재배선 절연층을 형성하는 것, 상기 재배선 절연층 내에 재배선 패턴을 형성하여, 상기 보호막과 접속시키는 것, 반도체 칩의 칩 패드와 상기 재배선 패턴을 전기적으로 연결시키는 것, 상기 하부 시드 패턴을 제거하여, 상기 언더 범프 패턴의 하면을 노출시키는 것, 및 상기 언더 범프 패턴의 하면 상에 외부 단자를 형성하는 것을 포함할 수 있다.
본 발명의 반도체 패키지는, 언더 범프 패턴을 포함할 수 있고, 언더 범프 패턴은 그 상면의 폭이 그 하면의 폭보다 더 작은 테이퍼진(tapered) 형상을 가질 수 있다. 또한, 본 발명의 반도체 패키지는, 언더 범프 패턴의 상면 및 측벽들을 덮는 보호 패턴을 포함할 수 있다. 본 발명에 따르면, 언더 범프 패턴이 상면으로 갈수록 폭이 좁아지는 형상을 가짐에 따라, 보호 패턴은 언더 범프 패턴의 측벽들과 효과적으로 접촉될 수 있다. 또한, 보호 패턴에 의해, 보호 패턴과 절연층 사이의 계면에서, 보호 패턴과 절연층의 접착력이 향상될 수 있다. 이에 따라, 언더 범프 패턴과 보호 패턴 사이의 계면, 및 보호 패턴과 절연층 사이의 계면에서의 박리 현상 또는 크랙의 발생이 방지될 수 있다. 이에 더하여, 보호 패턴에 의해, 언더 범프 패턴의 표면 상에 산화막이 형성되는 것이 방지될 수 있다. 따라서, 신뢰성이 향상된 반도체 패키지 및 그 제조 방법이 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 도 1의 A영역을 확대 도시한 단면도이다.
도 3 내지 도 14는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 16은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 17은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 18은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 19는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 20은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2는 도 1의 A영역을 확대 도시한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(10)는 재배선 기판(100), 및 반도체 칩(200)을 포함할 수 있다.
상기 재배선 기판(100)이 제공될 수 있다. 상기 재배선 기판(100)은 제1 절연층(111), 제2 절연층(112), 제3 절연층(113), 제4 절연층(114), 제1 재배선 패턴(120), 제2 재배선 패턴(130), 제3 재배선 패턴(140), 언더 범프 패턴(150), 보호 패턴(151), 및 패드 구조체(160)를 포함할 수 있다. 본 명세서에서, 상기 제1 내지 제3 재배선 패턴들(120, 130, 140)은 재배선 패턴들로 지칭될 수 있다.
상기 제1 내지 제5 절연층들(111, 112, 113, 114, 115)은 순차적으로 적층될 수 있다. 예를 들어, 상기 제1 절연층(111)은 최하부의 절연층일 수 있고, 상기 제5 절연층(115)은 최상층의 절연층일 수 있다. 본 명세서에서, 상기 제1 내지 제5 절연층들(111, 112, 113, 114, 115)은 재배선 절연층으로 지칭될 수 있다. 일부 실시예에서, 상기 제1 내지 제5 절연층들(111, 112, 113, 114, 115)은 서로 동일한 물질을 포함할 수 있고, 상기 제1 내지 제5 절연층들(111, 112, 113, 114, 115) 사이의 경계면은 구분되지 않을 수 있다. 다른 실시예에서, 상기 제1 내지 제5 절연층들(111, 112, 113, 114, 115) 사이의 경계면은 구분될 수 있다. 상기 제1 내지 제5 절연층들(111, 112, 113, 114, 115)은 감광성 폴리머와 같은 유기 물질을 포함할 수 있다. 상기 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 상기 제1 내지 제5 절연층들(111, 112, 113, 114, 115)은 일 예로, PID(Photo Imageable Dielectric)을 포함할 수 있다.
언더 범프 패턴(150)이 상기 제1 절연층(111) 내에 제공될 수 있다. 상기 제1 절연층(111)은 상기 언더 범프 패턴(150)을 덮을 수 있다. 상기 제1 절연층(111)은 상기 언더 범프 패턴들(150)의 하면(150b)을 노출시킬 수 있다. 상기 언더 범프 패턴(150)은 상기 언더 범프 패턴(150)의 상기 상면(150a)으로 갈수록 폭이 좁아지는 테이퍼진(tapered) 형상을 가질 수 있다. 예를 들어, 상기 언더 범프 패턴(150)의 상기 상면(150a)의 폭(W1)은 상기 언더 범프 패턴(150)의 상기 하면(150b)의 폭(W2)보다 더 작을 수 있다. 상기 언더 범프 패턴(150)의 폭은 상기 언더 범프 패턴(150)의 상기 상면(150a)을 향해갈수록 더 작아질 수 있다. 이에 따라, 상기 언더 범프 패턴(150)의 상기 하면(150b)과 상기 언더 범프 패턴(150)의 상기 측벽(150c) 사이의 각도(θ)는 예각일 수 있다. 예를 들어, 상기 언더 범프 패턴(150)의 상기 하면(150b)과 상기 언더 범프 패턴(150)의 상기 측벽(150c) 사이의 상기 각도(θ)는 70도 이상 90도 미만일 수 있다. 보다 상세하게는, 상기 언더 범프 패턴(150)의 상기 하면(150b)과 상기 언더 범프 패턴(150)의 상기 측벽(150c) 사이의 상기 각도(θ)는 70도 내지 89도 일 수 있다. 예를 들어, 상기 언더 범프 패턴(150)은 사다리꼴의 형상을 가질 수 있다. 예를 들어, 상기 언더 범프 패턴(150)의 상기 하면(150b)은 실질적으로 편평(flat)할 수 있다. 상기 언더 범프 패턴(150)은 복수 개로 제공될 수 있고, 상기 언더 범프 패턴들(150)은 수평적으로(일 예로, 상기 재배선 기판(100)의 상면(100a)에 평행한 방향으로) 이격되어 배치될 수 있다. 상기 언더 범프 패턴들(150)은 후술할 외부 단자들(400)의 패드로 기능할 수 있고, 상기 재배선 패턴들 중 적어도 하나와 전기적으로 연결될 수 있다. 상기 언더 범프 패턴(150)은 도전성 금속 물질을 포함할 수 있고, 일 예로, 구리(Cu)를 포함할 수 있다.
보호 패턴(151)이 상기 언더 범프 패턴(150) 및 상기 제1 절연층(111) 사이에 개재될 수 있다. 상기 보호 패턴(151)은 상기 언더 범프 패턴(150)의 상기 상면(150a)과 상기 제1 절연층(111) 사이 및 상기 언더 범프 패턴(150)의 상기 측벽(150c)과 상기 제1 절연층(111) 사이에 개재될 수 있다. 상기 보호 패턴(151)은 상기 언더 범프 패턴(150)의 상기 상면(150a) 및 상기 측벽(150c)을 컨포멀하게 덮을 수 있다. 상기 보호 패턴(151)은 상기 언더 범프 패턴(150)의 상기 상면(150a) 및 상기 측벽(150c)과 직접 접촉할 수 있다. 상기 보호 패턴(151)은 상기 제1 절연층(111)과 직접 접촉할 수 있다. 상기 보호 패턴(151)은 상기 언더 범프 패턴(150)의 상기 하면(150b) 상에 배치되지 않을 수 있고, 상기 보호 패턴(151)은 상기 언더 범프 패턴(150)의 상기 하면(150b)을 노출시킬 수 있다. 예를 들어, 상기 보호 패턴(151)의 두께(T1)는 50 nm 내지 400 nm일 수 있다. 본 명세서에서, 두께는 상기 재배선 기판(100)의 상기 상면(100a)에 수직한 방향으로의 거리를 의미할 수 있다. 예를 들어, 상기 보호 패턴(151)의 내측벽부터 상기 보호 패턴(151)의 외측벽까지의, 상기 언더 범프 패턴(150)의 상기 측벽(150c)에 수직한 방향으로 측정된 거리는 50 nm 내지 400 nm일 수 있다. 상기 보호 패턴(151)은 상기 언더 범프 패턴(150)과 서로 다른 물질을 포함할 수 있다. 상기 보호 패턴(151)은 도전성 금속 물질을 포함할 수 있고, 일 예로, Ti, TiN, TiO2, CrN, TiCN, 및 TiAlN 중에서 적어도 하나를 포함할 수 있다.
본 발명에 따르면, 상기 언더 범프 패턴(150)은 그 상면(150a)의 폭(W1)이 그 하면(150b)의 폭(W2)보다 더 작은 테이퍼진(tapered) 형상을 가짐에 따라, 상기 보호 패턴(151)은 상기 언더 범프 패턴(150)의 측벽들(150S)과 효과적으로 접촉될 수 있다. 상기 보호 패턴(151)에 의해, 상기 보호 패턴(151)과 상기 제1 절연층(111) 사이의 계면에서, 상기 보호 패턴(151)과 상기 제1 절연층(111)의 접착력이 향상될 수 있다. 이에 따라, 상기 언더 범프 패턴(150)과 상기 보호 패턴(151) 사이의 계면, 및 상기 보호 패턴(151)과 상기 제1 절연층(111) 사이의 계면에서의 박리 현상 또는 크랙의 발생이 방지될 수 있다. 이에 더하여, 상기 보호 패턴(151)에 의해, 상기 언더 범프 패턴(150)의 표면 상에 산화막이 형성되는 것을 방지할 수 있다. 따라서, 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
제1 재배선 패턴(120)이 상기 재배선 기판(100) 내에 제공될 수 있다. 상기 제1 재배선 패턴(120)은 상기 언더 범프 패턴들(150) 중 대응되는 언더 범프 패턴(150) 상에 배치될 수 있다. 상기 제1 재배선 패턴(120)은 복수 개로 제공될 수 있고, 상기 제1 재배선 패턴들(120)은 수평적으로 이격될 수 있다. 상기 제1 재배선 패턴들(120)의 각각은 제1 시드 패턴(121) 및 제1 도전 패턴(125)을 포함할 수 있다. 상기 제1 도전 패턴(125)은 상기 제1 시드 패턴(121) 상에 배치될 수 있다.
상기 제1 도전 패턴(125)은 제1 비아 부분(120V) 및 제1 배선 부분(120W)을 포함할 수 있다. 상기 제1 배선 부분(120W) 및 상기 제1 비아 부분(120V)은 경계면 없이 연결될 수 있다. 상기 제1 배선 부분(120W)은 상기 제1 비아 부분(120V) 상에 제공될 수 있다. 상기 제1 배선 부분(120W)은 상기 재배선 기판(100)의 상기 상면(100a)에 평행한 방향으로 연장된 장축을 가질 수 있다. 상기 제1 배선 부분(120W)은 상기 제1 절연층(111)의 상면 상에 배치될 수 있다. 예를 들어, 상기 제1 배선 부분(120W)의 폭은 상기 제1 비아 부분(120V)의 폭보다 클 수 있다. 상기 제1 비아 부분(120V)은 상기 재배선 기판(100)의 하면(100b)을 향하여 돌출된 형태일 수 있다. 예를 들어, 상기 제1 비아 부분(120V)의 최상부의 폭은 상기 제1 비아 부분(120V)의 최하부의 폭보다 클 수 있다. 본 명세서에서, 폭은 상기 재배선 기판(100)의 상기 상면(100a)에 평행한 방향으로의 거리를 의미할 수 있다. 상기 제1 절연층(111)은 상기 제1 비아 부분(120V)의 적어도 일부를 덮을 수 있다. 상기 제1 절연층(111)은 상기 제1 배선 부분(120W)을 덮지 않을 수 있다. 상기 제2 절연층(112)은 상기 제1 배선 부분(120W)을 덮을 수 있다. 상기 제1 도전 패턴(125)은 도전성 금속 물질을 포함할 수 있고, 일 예로, 구리(Cu)를 포함할 수 있다.
상기 제1 시드 패턴(121)은 상기 제1 도전 패턴(125)의 하면 상에 제공될 수 있다. 상기 제1 시드 패턴(121)은 상기 보호 패턴(151)과 직접 접촉할 수 있다. 상기 제1 시드 패턴(121)은 상기 제1 도전 패턴(125)과 상기 제1 절연층(111) 사이, 및 상기 제1 도전 패턴(125)과 상기 보호 패턴(151) 사이에 개재될 수 있다. 상기 제1 시드 패턴(121)은 상기 제1 배선 부분(120W)의 하면과 상기 제1 절연층(111)의 상면 사이, 및 상기 제1 비아 부분(120V)의 측벽과 상기 제1 절연층(111)의 사이에 개재될 수 있고, 상기 제1 비아 부분(120V)의 하면과 상기 보호 패턴(151) 사이에 개재될 수 있다. 상기 제1 시드 패턴(121)은 도전성 금속 물질을 포함할 수 있고, 일 예로, 구리(Cu), 티타늄(Ti), 및/또는 이들의 합금을 포함할 수 있다.
제2 재배선 패턴(130)이 상기 재배선 기판(100) 내에 제공될 수 있다. 상기 제2 재배선 패턴(130)은 상기 제1 재배선 패턴(120) 상에 배치될 수 있다. 상기 제2 재배선 패턴(130)은 복수 개로 제공될 수 있고, 상기 제2 재배선 패턴들(130)은 수평적으로 이격될 수 있다. 상기 제2 재배선 패턴들(130)의 각각은 제2 시드 패턴(131) 및 제2 도전 패턴(135)을 포함할 수 있다. 상기 제2 도전 패턴(135)은 상기 제2 시드 패턴(131) 상에 배치될 수 있다.
상기 제2 도전 패턴(135)은 제2 비아 부분(130V) 및 제2 배선 부분(130W)을 포함할 수 있다. 상기 제2 배선 부분(130W) 및 상기 제2 비아 부분(130V)은 경계면 없이 연결될 수 있다. 상기 제2 배선 부분(130W)은 상기 제2 비아 부분(130V) 상에 제공될 수 있다. 상기 제2 배선 부분(130W)은 상기 재배선 기판(100)의 상기 상면(100a)에 평행한 방향으로 연장된 장축을 가질 수 있다. 상기 제2 배선 부분(130W)은 상기 제2 절연층(112)의 상면 상에 배치될 수 있다. 예를 들어, 상기 제2 배선 부분(130W)의 폭은 상기 제2 비아 부분(130V)의 폭보다 클 수 있다. 상기 제2 비아 부분(130V)은 상기 재배선 기판(100)의 상기 하면(100b)을 향하여 돌출된 형태일 수 있다. 예를 들어, 상기 제2 비아 부분(130V)의 최상부의 폭은 상기 제2 비아 부분(130V)의 최하부의 폭보다 클 수 있다. 상기 제2 절연층(112)은 상기 제2 비아 부분(130V)의 적어도 일부를 덮을 수 있다. 상기 제2 절연층(112)은 상기 제2 배선 부분(130W)을 덮지 않을 수 있다. 상기 제3 절연층(113)은 상기 제2 배선 부분(130W)을 덮을 수 있다. 상기 제2 도전 패턴(135)은 도전성 금속 물질을 포함할 수 있고, 일 예로, 구리(Cu)를 포함할 수 있다.
상기 제2 시드 패턴(131)은 상기 제2 도전 패턴(135)의 하면 상에 제공될 수 있다. 상기 제2 시드 패턴(131)은 상기 제1 재배선 패턴(120)과 직접 접촉할 수 있다. 상기 제2 시드 패턴(131)은 상기 제1 배선 부분(120W)과 직접 접촉할 수 있다. 상기 제2 시드 패턴(131)은 상기 제2 도전 패턴(135)과 상기 제2 절연층(112) 사이, 및 상기 제2 도전 패턴(135)과 상기 제1 재배선 패턴(120) 사이에 개재될 수 있다. 상기 제2 시드 패턴(131)은 상기 제2 배선 부분(130W)의 하면과 상기 제2 절연층(112)의 상면 사이, 및 상기 제2 비아 부분(130V)의 측벽과 상기 제2 절연층(112)의 사이에 개재될 수 있고, 상기 제2 비아 부분(130V)의 하면과 상기 제1 배선 부분(120W) 사이에 개재될 수 있다. 상기 제2 시드 패턴(131)은 도전성 금속 물질을 포함할 수 있고, 일 예로, 구리(Cu), 티타늄(Ti), 및/또는 이들의 합금을 포함할 수 있다.
제3 재배선 패턴(140)이 상기 재배선 기판(100) 내에 제공될 수 있다. 상기 제3 재배선 패턴(140)은 상기 제2 재배선 패턴(130) 상에 배치될 수 있다. 상기 제3 재배선 패턴(140)은 복수 개로 제공될 수 있고, 상기 제3 재배선 패턴들(140)은 수평적으로 이격될 수 있다. 상기 제3 재배선 패턴들(140)의 각각은 제3 시드 패턴(141) 및 제3 도전 패턴(145)을 포함할 수 있다. 상기 제3 도전 패턴(145)은 상기 제3 시드 패턴(141) 상에 배치될 수 있다.
상기 제3 도전 패턴(145)은 제3 비아 부분(140V) 및 제3 배선 부분(140W)을 포함할 수 있다. 상기 제3 배선 부분(140W) 및 상기 제3 비아 부분(140V)은 경계면 없이 연결될 수 있다. 상기 제3 배선 부분(140W)은 상기 제3 비아 부분(140V) 상에 제공될 수 있다. 상기 제3 배선 부분(140W)은 상기 재배선 기판(100)의 상기 상면(100a)에 평행한 방향으로 연장된 장축을 가질 수 있다. 상기 제3 배선 부분(140W)은 상기 제3 절연층(113)의 상면 상에 배치될 수 있다. 예를 들어, 상기 제3 배선 부분(140W)의 폭은 상기 제3 비아 부분(140V)의 폭보다 클 수 있다. 상기 제3 비아 부분(140V)은 상기 재배선 기판(100)의 상기 하면(100b)을 향하여 돌출된 형태일 수 있다. 예를 들어, 상기 제3 비아 부분(140V)의 최상부의 폭은 상기 제3 비아 부분(140V)의 최하부의 폭보다 클 수 있다. 상기 제3 절연층(113)은 상기 제3 비아 부분(140V)의 적어도 일부를 덮을 수 있다. 상기 제3 절연층(113)은 상기 제3 배선 부분(140W)을 덮지 않을 수 있다. 상기 제4 절연층(114)은 상기 제3 배선 부분(140W)을 덮을 수 있다. 상기 제3 도전 패턴(145)은 도전성 금속 물질을 포함할 수 있고, 일 예로, 구리(Cu)를 포함할 수 있다.
상기 제3 시드 패턴(141)은 상기 제3 도전 패턴(145)의 하면 상에 제공될 수 있다. 상기 제3 시드 패턴(141)은 상기 제2 재배선 패턴(130)과 직접 접촉할 수 있다. 상기 제3 시드 패턴(141)은 상기 제2 배선 부분(130W)과 직접 접촉할 수 있다. 상기 제3 시드 패턴(141)은 상기 제3 도전 패턴(145)과 상기 제3 절연층(113) 사이, 및 상기 제3 도전 패턴(145)과 상기 제2 재배선 패턴(130) 사이에 개재될 수 있다. 상기 제3 시드 패턴(141)은 상기 제3 배선 부분(140W)의 하면과 상기 제3 절연층(113)의 상면 사이, 및 상기 제3 비아 부분(140V)의 측벽과 상기 제3 절연층(113)의 사이에 개재될 수 있고, 상기 제3 비아 부분(140V)의 하면과 상기 제2 배선 부분(130W) 사이에 개재될 수 있다. 상기 제3 시드 패턴(141)은 도전성 금속 물질을 포함할 수 있고, 일 예로, 구리(Cu), 티타늄(Ti), 및/또는 이들의 합금을 포함할 수 있다.
패드 구조체(160)가 상기 제3 재배선 패턴(140) 상에 제공될 수 있다. 상기 패드 구조체(160)는 복수 개로 제공될 수 있고, 상기 패드 구조체들(160)은 수평적으로 이격될 수 있다. 상기 패드 구조체들(160)의 각각은 패드 시드 패턴(161), 패드 도전 패턴(165), 및 캐핑 패턴(167)을 포함할 수 있다. 상기 패드 도전 패턴(165)은 상기 패드 시드 패턴(161) 상에 배치될 수 있다.
상기 패드 도전 패턴(165)은 패드 비아 부분(160V) 및 패드 배선 부분(160W)을 포함할 수 있다. 상기 패드 배선 부분(160W) 및 상기 패드 비아 부분(160V)은 경계면 없이 연결될 수 있다. 상기 패드 배선 부분(160W)은 상기 패드 비아 부분(160V) 상에 제공될 수 있다. 상기 패드 배선 부분(160W)은 상기 재배선 기판(100)의 상기 상면(100a)에 평행한 방향으로 연장된 장축을 가질 수 있다. 상기 패드 배선 부분(160W)은 상기 제4 절연층(114)의 상면 상에 배치될 수 있다. 예를 들어, 상기 패드 배선 부분(160W)의 폭은 상기 패드 비아 부분(160V)의 폭보다 클 수 있다. 상기 패드 비아 부분(160V)은 상기 재배선 기판(100)의 상기 하면(100b)을 향하여 돌출된 형태일 수 있다. 예를 들어, 상기 패드 비아 부분(160V)의 최상부의 폭은 상기 패드 비아 부분(160V)의 최하부의 폭보다 클 수 있다. 상기 제4 절연층(114)은 상기 패드 비아 부분(160V)의 적어도 일부를 덮을 수 있다. 상기 제4 절연층(114)은 상기 패드 배선 부분(160W)을 덮지 않을 수 있다. 상기 패드 배선 부분(160W)은 상기 제4 절연층(114)의 상면 상으로 노출될 수 있다. 상기 패드 도전 패턴(165)은 도전성 금속 물질을 포함할 수 있고, 일 예로, 구리(Cu)를 포함할 수 있다.
상기 패드 시드 패턴(161)은 상기 패드 도전 패턴(165)의 하면 상에 제공될 수 있다. 상기 패드 시드 패턴(161)은 상기 제3 재배선 패턴(140)과 직접 접촉할 수 있다. 상기 패드 시드 패턴(161)은 상기 제3 배선 부분(140W)과 직접 접촉할 수 있다. 상기 패드 시드 패턴(161)은 상기 패드 도전 패턴(165)과 상기 제4 절연층(114) 사이, 및 상기 패드 도전 패턴(165)과 상기 제3 재배선 패턴(140) 사이에 개재될 수 있다. 상기 패드 시드 패턴(161)은 상기 패드 배선 부분(160W)의 하면과 상기 제4 절연층(114)의 상면 사이, 및 상기 패드 비아 부분(160V)의 측벽과 상기 제4 절연층(114)의 사이에 개재될 수 있고, 상기 패드 비아 부분(160V)의 하면과 상기 제3 배선 부분(140W) 사이에 개재될 수 있다. 상기 패드 시드 패턴(161)은 도전성 금속 물질을 포함할 수 있고, 일 예로, 구리(Cu), 티타늄(Ti), 및/또는 이들의 합금을 포함할 수 있다.
상기 캐핑 패턴(167)이 상기 패드 도전 패턴(165) 상에 제공될 수 있다. 상기 캐핑 패턴(167)은 상기 패드 도전 패턴(165)의 상면을 덮을 수 있다. 상기 캐핑 패턴(167)은 상기 패드 배선 부분(160W)의 상면을 덮을 수 있다. 상기 캐핑 패턴(167)은 상기 패드 도전 패턴(165)과 서로 다른 물질을 포함할 수 있다. 상기 캐핑 패턴(167)은 도전성 금속 물질을 포함할 수 있고, 일 예로, 니켈(Ni), 금(Au), 및/또는 이들의 합금을 포함할 수 있다.
상기 재배선 기판(100)의 상기 하면(100b) 상에 외부 단자(400)가 제공될 수 있다. 상기 외부 단자(400)는 복수 개로 제공될 수 있고, 상기 외부 단자들(400)은 수평적으로 이격될 수 있다. 상기 외부 단자(400)는 상기 언더 범프 패턴(150)의 상기 하면(150b) 상에 배치될 수 있다. 상기 외부 단자(400)는 상기 언더 범프 패턴(150)의 상기 하면(150b)과 직접 접촉할 수 있다. 상기 외부 단자(400)는 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 상기 외부 단자(400)는 도전성 금속 물질을 포함할 수 있고, 일 예로, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al) 및 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다. 상기 외부 단자(400)는 외부 장치(도시되지 않음)와 접속할 수 있다. 본 명세서에서, 두 구성 요소들이 전기적으로 연결/접속된다는 것은 상기 구성 요소들이 직접적으로 또는 다른 도전 구성요소를 통해 간접적으로 연결/접속되는 것을 포함할 수 있다.
상기 재배선 기판(100)의 상기 상면(100a) 상에 반도체 칩(200)이 실장될 수 있다. 상기 반도체 칩(200)은 일 예로, 메모리 칩(memory chip), 로직 칩(logic chip) 또는 센싱 칩(sensing chip)일 수 있으나, 이에 제한되는 것은 아니다. 상기 메모리 칩(memory chip)은 일 예로, DRAM, SRAM, MRAM, 또는 플래시 메모리일 수 있다. 상기 반도체 칩(200)은 상기 반도체 칩(200)의 하부에 칩 패드들(210)을 포함할 수 있다. 상기 칩 패드들(210)은 상기 반도체 칩(200) 내의 배선들을 통해 상기 반도체 칩(200)의 집적 회로들과 전기적으로 연결될 수 있다.
연결 단자(250)가 상기 패드 구조체(160) 상에 제공될 수 있다. 상기 연결 단자(250)는 복수 개로 제공될 수 있고, 상기 연결 단자들(250)은 수평적으로 이격될 수 있다. 상기 연결 단자(250)는 상기 반도체 칩(200) 및 상기 재배선 기판(100) 사이에 개재될 수 있다. 상기 연결 단자(250)는 상기 패드 구조체(160) 및 상기 칩 패드(210) 사이에 개재되어, 상기 패드 구조체(160) 및 상기 칩 패드(210)와 전기적으로 연결될 수 있다. 상기 반도체 칩(200)은 상기 연결 단자들(250)을 통해 상기 재배선 기판(100)과 전기적으로 연결될 수 있다. 상기 연결 단자들(250)의 각각은 상기 패드 구조체(160)의 상면에 접촉할 수 있다. 상기 연결 단자들(250)은 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 상기 연결 단자들(250)은 도전성 금속 물질을 포함할 수 있고, 일 예로, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al) 및 비스무스(Bi) 중에서 적어도 하나의 금속을 포함할 수 있다.
몰딩막(300)이 상기 재배선 기판(100) 상에 제공될 수 있다. 상기 몰딩막(300)은 상기 재배선 기판(100)의 상기 상면(100a) 및 상기 반도체 칩(200)을 덮을 수 있다. 상기 몰딩막(300)은 상기 반도체 칩(200)의 상면 및 상기 반도체 칩(200)의 측벽들을 덮을 수 있다. 상기 몰딩막(300)은 상기 연결 단자들(250) 사이에 개재되어, 상기 연결 단자들(250)을 덮을 수 있다. 상기 몰딩막(300)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 일부 실시예에서, 도시된 바와는 다르게, 상기 몰딩막(300)은 상기 반도체 칩(200)의 상면을 덮지 않고, 상기 반도체 칩(200)의 상면을 노출시킬 수 있다.
도 3 내지 도 13은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3을 참조하면, 제1 캐리어 기판(900)이 제공될 수 있다. 이형층(910)이 상기 제1 캐리어 기판(900) 상에 형성될 수 있다. 하부 시드막(156)이 상기 이형층(910) 상에 형성될 수 있다. 상기 이형층(910)에 의해 상기 하부 시드막(156)은 상기 제1 캐리어 기판(900) 상에 부착될 수 있다. 상기 하부 시드막(156)은 도전성 금속 물질을 포함할 수 있고, 일 예로, 티타늄(Ti)을 포함할 수 있다.
포토레지스트막(PR)이 상기 하부 시드막(156) 상에 형성될 수 있다. 예를 들어, 상기 포토레지스트막(PR)은 네거티브 포토레지스트(Negative Photoresist)일 수 있다. 상기 네거티브 포토레지스트(Negative Photoresist)는 노광된 부분이 화학적으로 결합되어 현상액에 의해 용해되지 않아 잔존하고, 노광되지 않은 부분이 현상액에 의해 제거되는 감광막일 수 있다. 마스크(930)가 상기 포토레지스트막(PR) 상에 제공될 수 있다. 상기 마스크(930)가 배치되지 않은 영역은 후술할 포토레지스트 패턴(PP)이 형성될 영역과 대응될 수 있다. 상기 마스크(930)가 배치된 영역은 후술할 개구부(OP)가 형성될 영역과 대응될 수 있다. 상기 포토레지스트막(PR) 상에 광을 조사하여, 노광 공정이 수행할 수 있다. 상기 마스크(930)에 의해 노출된 상기 포토레지스트막(PR)의 노광 영역(150R)이 상기 노광 공정으로 인해 화학적으로 결합될 수 있다. 화학적으로 결합된 상기 포토레지스트막(PR)의 상기 노광 영역(150R)은 후술할 현상 공정에 의해 제거되지 않고, 잔존할 수 있다.
도 4를 참조하면, 상기 포토레지스트막(PR) 상에 현상 공정이 수행될 수 있다. 상기 현상 공정에 의해, 상기 마스크(930)의 하면 상에 배치된 상기 포토레지스트막(PR)이 제거되어, 개구부(OP)를 갖는 포토레지스트 패턴들(PP)이 형성될 수 있다. 상기 개구부(OP)는 상기 하부 시드막(156)의 일부 및 상기 포토레지스트 패턴(PP)의 측벽을 노출시킬 수 있다. 상기 개구부(OP)의 측벽은 상기 포토레지스트 패턴(PP)의 측벽에 대응될 수 있다. 상기 개구부(OP)는 위로 갈수록 폭이 좁아지는 테이퍼진(tapered) 형상을 가질 수 있다. 예를 들어, 상기 개구부(OP)는 그 바닥면을 향해갈수록 더 커지는 폭을 가질 수 있다. 상기 개구부(OP)의 상부 폭은 상기 개구부(OP)의 하부 폭보다 더 작을 수 있다. 이에 따라, 상기 개구부(OP)의 상기 바닥면과 상기 개구부(OP)의 내측벽 사이의 각도는 예각일 수 있다. 예를 들어, 상기 개구부(OP)의 상기 바닥면과 상기 개구부(OP)의 상기 내측벽 사이의 상기 각도는 70도 이상 90도 미만일 수 있다. 보다 상세하게는, 상기 개구부(OP)의 상기 바닥면과 상기 개구부(OP)의 상기 내측벽 사이의 상기 각도는 70도 내지 89도 일 수 있다. 예를 들어, 상기 개구부(OP)는 사다리꼴의 형상을 가질 수 있다.
상기 포토레지스트막(PR)으로 네거티브 포토레지스트(Negative Photoresist)를 이용함에 따라, 상기 포토레지스트 패턴(PP)은 상기 포토레지스트 패턴(PP)의 하면으로 갈수록 폭이 좁아지는 테이퍼진(tapered) 형상을 가질 수 있다. 예를 들어, 상기 포토레지스트 패턴(PP)의 상면의 폭은 상기 포토레지스트 패턴(PP)의 상기 하면의 폭보다 더 클 수 있다. 상기 포토레지스트 패턴(PP)의 폭은 상기 포토레지스트 패턴(PP)의 상기 상면을 향해갈수록 더 커질 수 있다. 예를 들어, 상기 포토레지스트 패턴(PP)의 상기 하면과 상기 포토레지스트 패턴(PP)의 측벽 사이의 각도는 둔각일 수 있다. 예를 들어, 상기 포토레지스트 패턴(PP)의 상기 하면과 상기 포토레지스트 패턴(PP)의 상기 측벽 사이의 각도는 90도 이상 110도 미만일 수 있다. 보다 상세하게는, 상기 포토레지스트 패턴(PP)의 상기 하면과 상기 포토레지스트 패턴(PP)의 상기 측벽 사이의 각도는 91도 초과 110도 미만일 수 있다. 예를 들어, 상기 포토레지스트 패턴(PP)은 역사다리꼴의 형상을 가질 수 있다. 일부 실시예에서, 상기 제1 캐리어 기판(900)의 측벽에 인접한 포토레지스트 패턴(PP)의 상기 하면과 상기 포토레지스트 패턴(PP)의 상기 측벽 사이의 각도는 직각일 수 있다.
도 5를 참조하면, 언더 범프 패턴들(150)이 상기 개구부(OP) 내에 각각 형성될 수 있다. 예를 들어, 상기 언더 범프 패턴들(150)은 상기 하부 시드막(156)을 전극으로 이용한 전기 도금 공정에 의해 형성될 수 있다. 상기 언더 범프 패턴(150)은 상기 언더 범프 패턴(150)의 상면(150a)으로 갈수록 폭이 좁아지는 테이퍼진(tapered) 형상을 가질 수 있다.  
도 6을 참조하면, 상기 포토레지스트 패턴(PP)이 제거되어, 상기 하부 시드막(156)의 다른 일부 및 상기 언더 범프 패턴들(150)의 측벽들(150c)이 노출될 수 있다. 예를 들어, 상기 포토레지스트 패턴(PP)은 스트립(strip) 공정에 의해 제거될 수 있다.
상기 포토레지스트 패턴(PP)에 의해 노출된 상기 하부 시드막(156)의 상기 다른 일부가 제거되어, 하부 시드 패턴들(155)이 형성될 수 있다. 상기 하부 시드 패턴들(155)의 각각은 상기 언더 범프 패턴(150)의 상기 하면(150b) 상에 형성될 수 있다. 상기 하부 시드 패턴들(155)에 의해, 상기 이형층(910)의 일부가 노출될 수 있다. 예를 들어, 상기 하부 시드 패턴들(155)을 형성하는 것은 식각 공정을 포함할 수 있다. 상기 언더 범프 패턴들(150)은 상기 하부 시드막(156)에 대해 식각 선택성을 가질 수 있다. 상기 식각 공정에 의해, 상기 언더 범프 패턴들(150) 하면(150b) 상에 배치된 상기 하부 시드막(156)의 상기 일부가 제거되지 않아 상기 하부 시드 패턴들(155)이 형성될 수 있다.
도 7을 참조하면, 보호막(152)이 상기 이형층(910) 및 상기 언더 범프 패턴(150) 상에 형성될 수 있다. 상기 보호막(152)은 상기 이형층(910)의 상기 일부, 상기 하부 시드 패턴(155)의 측벽들, 상기 언더 범프 패턴(150)의 상기 상면(150a), 및 상기 언더 범프 패턴들(150)의 측벽들(150c)을 컨포멀하게 덮을 수 있다. 상기 보호막(152)을 형성하는 것은 물리기상증착(Physical Vapor Deposition, PVD) 또는 화학기상증착(Chemical Vapor Deposition, CVD) 공정에 의해 수행될 수 있다. 상기 보호막(152)은 도전성 금속 물질을 포함할 수 있고, 일 예로, Ti, TiN, TiO2, CrN, TiCN, 및 TiAlN 중에서 적어도 하나를 포함할 수 있다. 일부 실시예에서, 상기 보호막(152)은 상기 하부 시드막(156)과 동일한 물질을 포함할 수 있다.
도 8을 참조하면, 상기 보호막(152) 상에 제1 절연층(111)이 형성될 수 있다. 상기 제1 절연층(111)은 상기 보호막(152)을 덮을 수 있다. 상기 제1 절연층(111)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 상기 제1 절연층(111)이 패터닝되어 상기 제1 절연층(111) 내에 복수 개의 홀들(111T)이 형성될 수 있다. 상기 홀들(111T)의 각각은 상기 보호막(152)의 상면의 일부를 노출시킬 수 있다. 상기 제1 절연층(111)을 패터닝하는 것은 노광 공정 및 현상 공정에 의해 수행될 수 있다. 일 예로, 상기 홀들(111T)의 각각은 하부로 갈수록 폭이 좁아지는 테이퍼진(tapered) 형상을 가질 수 있다.
도 9를 참조하면, 복수 개의 제1 재배선 패턴들(120)이 상기 제1 절연층(111) 상에 형성될 수 있다. 상기 제1 재배선 패턴들(120)을 형성하는 것은, 제1 시드 패턴들(121)을 형성하는 것, 및 제1 도전 패턴들(125)을 형성하는 것을 포함할 수 있다. 상기 제1 시드 패턴들(121)의 각각은 상기 제1 절연층(111)의 상면의 일부, 상기 홀(111T)의 내측벽, 및 상기 홀(111T)의 바닥면을 컨포멀하게 덮을 수 있다. 상기 제1 시드 패턴(121)은 증착 공정 및 식각 공정에 의해 형성될 수 있다. 상기 제1 도전 패턴들(125)이 상기 제1 시드 패턴들(121) 상에 각각 형성될 수 있다. 상기 제1 도전 패턴들(125)은 각각 상기 홀들(111T)의 잔부를 채울 수 있고, 상기 제1 시드 패턴들(121)의 상면을 덮을 수 있다. 상기 제1 도전 패턴(125)은 상기 제1 시드 패턴(121)을 전극으로 이용한 전기 도금 공정 및 식각 공정에 의해 형성될 수 있다.
도 10을 참조하면, 제2 절연층(112)이 상기 제1 절연층(111) 상에 형성될 수 있다. 상기 제2 절연층(112)은 상기 제1 절연층(111), 및 상기 제1 재배선 패턴들(120)을 덮을 수 있다. 상기 제2 절연층(112)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 상기 제2 절연층 내에 홀(도시되지 않음)이 형성될 수 있다. 복수 개의 제2 재배선 패턴들(130)이 상기 제2 절연층(112) 상에 형성될 수 있다. 상기 제2 재배선 패턴들(130)을 형성하는 것은, 제2 시드 패턴들(131)을 형성하는 것, 및 제2 도전 패턴들(135)을 형성하는 것을 포함할 수 있다. 상기 제2 시드 패턴들(131)을 형성하는 것은 상기 제1 시드 패턴들(121)을 형성하는 것과 동일한 방법에 의해 형성될 수 있고, 상기 제2 도전 패턴들(135)을 형성하는 것은 상기 제1 도전 패턴들(125)을 형성하는 것과 동일한 방법에 의해 형성될 수 있다.
제3 절연층(113)이 상기 제2 절연층(112) 상에 형성될 수 있다. 상기 제3 절연층(113)은 상기 제2 절연층(112), 및 상기 제2 재배선 패턴들(130)을 덮을 수 있다. 상기 제3 절연층(113)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 상기 제3 절연층 내에 홀(도시되지 않음)이 형성될 수 있다. 복수 개의 제3 재배선 패턴들(140)이 상기 제3 절연층(113) 상에 형성될 수 있다. 상기 제3 재배선 패턴들(140)을 형성하는 것은, 제3 시드 패턴들(141)을 형성하는 것, 및 제3 도전 패턴들(145)을 형성하는 것을 포함할 수 있다. 상기 제3 시드 패턴들(141)을 형성하는 것은 상기 제1 시드 패턴들(121)을 형성하는 것과 동일한 방법에 의해 형성될 수 있고, 상기 제3 도전 패턴들(145)을 형성하는 것은 상기 제1 도전 패턴들(125)을 형성하는 것과 동일한 방법에 의해 형성될 수 있다.
제4 절연층(114)이 상기 제3 절연층(113) 상에 형성될 수 있다. 상기 제4 절연층(114)은 상기 제3 절연층(113), 및 상기 제3 재배선 패턴들(140)을 덮을 수 있다. 상기 제4 절연층(114)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 상기 제4 절연층 내에 홀(도시되지 않음)이 형성될 수 있다. 복수 개의 패드 구조체들(160)이 상기 제4 절연층(114) 상에 형성될 수 있다. 상기 패드 구조체들(160)을 형성하는 것은, 패드 시드 패턴들(161)을 형성하는 것, 패드 도전 패턴들(165)을 형성하는 것, 및 캐핑 패턴들(167)을 형성하는 것을 포함할 수 있다. 상기 패드 시드 패턴들(161)을 형성하는 것은 상기 제1 시드 패턴들(121)을 형성하는 것과 동일한 방법에 의해 형성될 수 있고, 상기 패드 도전 패턴들(165)을 형성하는 것은 상기 제1 도전 패턴들(125)을 형성하는 것과 동일한 방법에 의해 형성될 수 있다. 상기 캐핑 패턴들(167)은 각각 상기 패드 도전 패턴들(165)을 덮도록 형성될 수 있다. 이에 따라, 재배선 기판(100)이 형성될 수 있다.
도 11을 참조하면, 복수 개의 칩 패드들(210)을 포함하는 반도체 칩(200)이 상기 재배선 기판(100)의 상면(100a) 상에 실장될 수 있다. 상기 칩 패드들(210)은 상기 제1 내지 제3 재배선 패턴들(120, 130, 140) 중 적어도 하나와 전기적으로 연결될 수 있다. 상기 칩 패드들(210)이 상기 패드 구조체들(160)과 각각 정렬되도록, 상기 반도체 칩(200)이 배치될 수 있다. 연결 단자들(250)이 상기 반도체 칩(200)과 상기 재배선 기판(100) 사이에 형성될 수 있다. 상기 연결 단자들(250)은 상기 칩 패드들(210) 및 상기 패드 구조체들(160)과 전기적으로 연결될 수 있다.
몰딩막(300)이 상기 재배선 기판(100)의 상기 상면(100a) 상에 형성되어, 상기 제4 절연층(114)의 상면을 덮을 수 있다. 상기 몰딩막(300)은 상기 반도체 칩(200) 및 상기 연결 단자들(250)을 밀봉할 수 있다.
도 12를 참조하면, 제2 캐리어 기판(920)이 상기 몰딩막(300)의 상면 상에 형성될 수 있다. 상기 반도체 칩(200)의 하면이 위를 향하도록 상기 제2 캐리어 기판(920)이 뒤집어질 수 있다. 다만, 설명의 통일성을 위해 상면, 하면, 상부, 및 하부는 도 11을 기준으로 기술한다. 상기 제1 캐리어 기판(900) 및 상기 이형층(910)이 제거되어, 상기 보호막(152) 및 상기 하부 시드 패턴(155)이 노출될 수 있다.
도 13을 참조하면, 상기 하부 시드 패턴(155)이 제거될 수 있고, 상기 재배선 기판(100)의 하면(100b) 상에 배치된 상기 보호막(152)의 일부가 제거되어, 보호 패턴(151)이 형성될 수 있다. 상기 하부 시드 패턴(155)이 제거되는 것 및 상기 보호 패턴(151)이 형성되는 것은 식각 공정에 의해 수행될 수 있다. 상기 식각 공정에 의해, 상기 재배선 기판(100)의 상기 하면(100b) 및 상기 언더 범프 패턴(150)의 상기 하면(150b)이 노출될 수 있다. 상기 언더 범프 패턴들(150)은 상기 하부 시드 패턴(155) 및 상기 보호막(152)에 대해 식각 선택성을 가질 수 있다. 상기 식각 공정에 의해, 상기 언더 범프 패턴들(150)은 제거되지 않을 수 있다. 상기 보호막(152)의 일부 및 상기 하부 시드 패턴(155)이 제거되므로, 상기 언더 범프 패턴들(150)의 상기 하면(150b)은 상기 재배선 기판(100)의 상기 하면(100b)과 실질적으로 동일한 레벨에 위치할 수 있다. 일부 실시예에서, 상기 하부 시드 패턴(155) 및 상기 보호막(152)의 두께를 조절함에 따라, 상기 언더 범프 패턴들(150)의 상기 하면(150b)은 상기 재배선 기판(100)의 상기 하면(100b)보다 더 높은 레벨에 위치할 수 있고, 상기 언더 범프 패턴들(150)의 상기 하면(150b)은 상기 재배선 기판(100)의 상기 하면(100b)보다 더 낮은 레벨에 위치할 수 있다. 본 명세서에서, 레벨은 수직적인 높이를 의미할 수 있다.
도 14를 참조하면, 외부 단자들(400)이 상기 언더 범프 패턴(150)의 상기 하면(150b) 상에 형성될 수 있다. 상기 외부 단자들(400)을 형성하는 것은 솔더볼 부착(attaching) 공정을 수행하는 것을 포함할 수 있다.
다시 도 1을 참조하면, 상기 재배선 기판(100)의 상면(100a)이 위를 향하도록 상기 제2 캐리어 기판(920)이 뒤집어질 수 있다. 상기 제2 캐리어 기판(920)이 제거될 수 있다. 이에 따라, 반도체 패키지(10)가 형성될 수 있다. 설명의 간소화를 위해 단수의 반도체 패키지(10)의 제조 방법에 대하여 도시 및 설명하였으나, 본 발명의 실시예에 따른 반도체 패키지(10)의 제조 방법이 칩 레벨의 제조에 한정되는 것은 아니다. 예를 들어, 반도체 패키지(10)는 칩 레벨, 패널 레벨 또는 웨이퍼 레벨로 제조될 수 있다.
본 발명에 따르면, 상기 언더 범프 패턴(150)이 형성된 후, 상기 언더 범프 패턴(150) 상에 상기 보호막(152)이 형성될 수 있고, 상기 보호막(152) 상에 상기 제1 절연층(111)이 형성될 수 있다. 상기 언더 범프 패턴(150)이 상면으로 갈수록 폭이 좁아지는 테이퍼진(tapered) 형상을 가짐에 따라, 상기 보호막(152)은 상기 언더 범프 패턴(150)의 측벽들(150S)과 효과적으로 접촉되도록 형성될 수 있다. 상기 보호막(152)에 의해, 상기 보호막(152)과 상기 제1 절연층(111) 사이의 계면에서, 상기 보호막(152)과 상기 제1 절연층(111)의 접착력이 향상될 수 있다. 이에 따라, 상기 언더 범프 패턴(150)과 상기 보호막(152) 사이의 계면, 및 상기 보호막(152)과 상기 제1 절연층(111) 사이의 계면에서의 박리 현상 또는 크랙의 발생이 방지될 수 있다. 또한, 상기 보호막(152)에 의해, 상기 언더 범프 패턴(150)의 표면 상에 산화막이 형성되는 것이 방지될 수 있다. 이에 더하여, 상기 언더 범프 패턴(150)의 상기 하면(150b) 상의 상기 하부 시드 패턴(155)이 제거될 때, 상기 보호막(152)에 의해 상기 언더 범프 패턴(150) 및 상기 제1 절연층(111)이 식각되는 것이 방지될 수 있다. 따라서, 신뢰성이 향상된 반도체 패키지의 제조 방법이 제공될 수 있다.
도 15는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 15를 참조하면, 반도체 패키지(20)는 재배선 기판(100), 반도체 칩(200), 연결 단자(250), 및 외부 단자(400)에 더하여, 도전 구조체(550) 및 상부 재배선층(500)을 포함할 수 있다. 상기 재배선 기판(100)은 제1 내지 제5 절연층들(111, 112, 113, 114, 115), 제1 내지 제3 재배선 패턴들(120, 130, 140), 언더 범프 패턴(150), 보호 패턴(151), 및 패드 구조체(160)를 포함할 수 있다. 상기 재배선 기판(100), 상기 반도체 칩(200), 상기 연결 단자(250), 및 상기 외부 단자(400)에 대한 설명은 앞서 도 1 및 도 2를 참조하여 설명한 내용과 실질적으로 동일하다.
도전 구조체(550)가 상기 재배선 기판(100)의 상면(100a) 상에 배치되어, 대응되는 패드 구조체(160)와 전기적으로 연결될 수 있다. 일부 실시예에서, 상기 패드 구조체(160)와 상기 도전 구조체(550) 사이에 캐핑 패턴(167)이 개재되지 않을 수 있다. 상기 도전 구조체(550)는 상기 반도체 칩(200)과 수평적으로 이격될 수 있다. 상기 도전 구조체(550)는 평면적 관점에서, 상기 재배선 기판(100)의 엣지 영역 상에 배치될 수 있다. 상기 도전 구조체(550)는 제3 재배선 패턴들(140) 중 적어도 하나와 전기적으로 연결될 수 있다. 예를 들어, 상기 도전 구조체(550)는 금속 기둥일 수 있다. 예를 들어, 상기 도전 구조체(550)는 구리(Cu)를 포함할 수 있다.
몰딩막(300)이 상기 재배선 기판(100)의 상기 상면(100a) 상에 형성되어, 상기 재배선 기판(100)의 상기 상면(100a), 상기 도전 구조체(550)의 측벽, 및 상기 반도체 칩(200)을 덮을 수 있다. 상기 몰딩막(300)은 상기 도전 구조체(550)의 상면을 노출시킬 수 있다.
상부 재배선층(500)이 상기 도전 구조체(550) 및 상기 몰딩막(300) 상에 제공될 수 있다. 상기 상부 재배선층(500)은 절연 물질을 포함할 수 있고, 예를 들어, 감광성 폴리머를 포함할 수 있다. 상기 상부 재배선층(500) 내에 상부 재배선 패턴들(520) 및 상부 패드 구조체들(560)이 제공될 수 있다. 상기 상부 재배선 패턴들(520)은 수직적으로 적층될 수 있다. 상부 재배선 패턴들(520) 중 적어도 하나는 상기 도전 구조체(550)와 전기적으로 연결될 수 있다. 상기 상부 재배선 패턴들(520)의 각각은 상부 시드 패턴(521) 및 상부 도전 패턴(525)을 포함할 수 있다. 상기 상부 도전 패턴(525)은 상기 상부 시드 패턴(521) 상에 배치될 수 있다. 상기 상부 도전 패턴(525)은 비아 부분 및 상기 비아 부분 상의 배선 부분을 포함할 수 있다. 상기 상부 도전 패턴(525)은 도전성 금속 물질을 포함할 수 있고, 일 예로, 구리(Cu)를 포함할 수 있다. 상기 상부 시드 패턴(521)은 상기 상부 도전 패턴(525) 및 상기 상부 재배선층(500) 사이에 개재될 수 있다. 상기 상부 시드 패턴(521)은 도전성 금속 물질을 포함할 수 있고, 일 예로, 구리(Cu), 티타늄(Ti), 및/또는 이들의 합금을 포함할 수 있다.
상기 상부 패드 구조체들(560)은 최상층의 상부 재배선 패턴들(520) 상에 배치될 수 있다. 상기 상부 패드 구조체들(560)은 상기 상부 재배선 패턴들(520) 중 적어도 하나와 전기적으로 연결될 수 있다.
상기 상부 패드 구조체들(560)의 각각은 제1 패드 패턴(561) 및 제2 패드 패턴(565)을 포함할 수 있다. 상기 제2 패드 패턴(565)은 상기 제1 패드 패턴(561) 상에 배치될 수 있다. 상기 제2 패드 패턴(565)은 비아 부분 및 상기 비아 부분 상의 배선 부분을 포함할 수 있다. 상기 제2 패드 패턴(565)은 도전성 금속 물질을 포함할 수 있고, 일 예로, 구리(Cu)를 포함할 수 있다. 상기 제1 패드 패턴(561)은 상기 제2 패드 패턴(565) 및 상기 상부 재배선층(500) 사이에 개재될 수 있다. 상기 제1 패드 패턴(561)은 도전성 금속 물질을 포함할 수 있고, 일 예로, 구리(Cu), 티타늄(Ti), 및/또는 이들의 합금을 포함할 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 16을 참조하면, 반도체 패키지(30)는 재배선 기판(100), 반도체 칩(200), 연결 단자(250), 외부 단자(400), 도전 구조체(550), 상부 재배선층(500), 상부 재배선 패턴들(520), 및 상부 패드 구조체들(560)에 더하여, 상부 패키지를 포함할 수 있다. 상기 재배선 기판(100)은 제1 내지 제5 절연층들(111, 112, 113, 114, 115), 제1 내지 제3 재배선 패턴들(120, 130, 140), 언더 범프 패턴(150), 보호 패턴(151), 및 패드 구조체(160)를 포함할 수 있다. 상기 재배선 기판(100), 상기 반도체 칩(200), 상기 연결 단자(250), 및 상기 외부 단자(400)에 대한 설명은 앞서 도 1 및 도 2를 참조하여 설명한 내용과 실질적으로 동일하다. 상기 도전 구조체(550), 상기 상부 재배선층(500), 상기 상부 재배선 패턴(520), 및 상기 상부 패드 구조체(560)에 대한 설명은 앞서 도 15를 참조하여 설명한 내용과 실질적으로 동일하다.
상기 상부 패키지는 상기 상부 재배선층(500) 상에 배치될 수 있다. 상기 상부 패키지는 상부 기판(600), 상부 반도체 칩(700), 및 상부 몰딩막(340)을 포함할 수 있다. 예를 들어, 상기 상부 기판(600)은 인쇄회로기판(printed circuit board: PCB) 또는 재배선 기판일 수 있다. 상기 상부 기판(600)은 그 하면에 인접한 상부 기판 패드들(610)을 포함할 수 있다. 상기 상부 기판 패드(610) 및 상기 상부 패드 구조체(560) 사이에 상부 단자(650)가 개재될 수 있다. 상기 상부 단자(650)에 의해, 상기 상부 기판(600)과 상기 상부 재배선층(500)이 전기적으로 연결될 수 있다. 상기 상부 단자(650)는 도전성 금속 물질을 포함할 수 있고, 일 예로, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al) 및 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다.
상기 상부 반도체 칩(700)이 상기 상부 기판(600) 상에 실장될 수 있다. 예를 들어, 상기 상부 반도체 칩(700)은 일 예로, 메모리 칩(memory chip), 로직 칩(logic chip) 또는 센싱 칩(sensing chip)일 수 있으나, 이에 제한되는 것은 아니다. 상기 반도체 칩(700)은 그 하면에 인접한 상부 칩 패드들(710)을 포함할 수 있다. 상기 상부 칩 패드들(710)과 상기 상부 기판(600) 내의 배선들이 전기적으로 연결될 수 있다.
상기 상부 몰딩막(340)이 상기 상부 기판(600) 상에 제공될 수 있다. 상기 상부 몰딩막(340)은 상기 상부 기판(600)의 상면 및 상기 상부 반도체 칩(700)을 덮을 수 있다. 상기 상부 몰딩막(340)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
도 17은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 17을 참조하면, 반도체 패키지(40)는 재배선 기판(100) 및 외부 단자(400)에 더하여, 제1 반도체 칩(201) 및 제2 반도체 칩(202)을 포함할 수 있다. 상기 재배선 기판(100)은 제1 내지 제5 절연층들(111, 112, 113, 114, 115), 제1 내지 제3 재배선 패턴들(120, 130, 140), 언더 범프 패턴(150), 보호 패턴(151), 및 패드 구조체(160)를 포함할 수 있다. 상기 재배선 기판(100) 및 상기 외부 단자(400)에 대한 설명은 앞서 도 1 및 도 2를 참조하여 설명한 내용과 실질적으로 동일하다.
상기 재배선 기판(100)의 상면(100a) 상에 제1 반도체 칩(201) 및 제2 반도체 칩(202)이 실장될 수 있다. 상기 제2 반도체 칩(202)은 상기 제1 반도체 칩(201)과 수평적으로 이격될 수 있다. 상기 제1 반도체 칩(201)은 일 예로, 메모리 칩(memory chip), 로직 칩(logic chip) 또는 센싱 칩(sensing chip)일 수 있으나, 이에 제한되는 것은 아니다. 상기 제2 반도체 칩(202)은 일 예로, 메모리 칩(memory chip), 로직 칩(logic chip) 또는 센싱 칩(sensing chip)일 수 있으나, 이에 제한되는 것은 아니다. 상기 제1 반도체 칩(201) 및 상기 제2 반도체 칩(202)은 각각 그 하부에 칩 패드들(210)을 포함할 수 있다. 상기 제1 반도체 칩(201)의 상기 칩 패드들(210)은 상기 제1 반도체 칩(201) 내의 배선들을 통해 상기 제1 반도체 칩(201)의 집적 회로들과 전기적으로 연결될 수 있다. 상기 제2 반도체 칩(202)의 상기 칩 패드들(210)은 상기 제2 반도체 칩(202) 내의 배선들을 통해 상기 제2 반도체 칩(202)의 집적 회로들과 전기적으로 연결될 수 있다.
연결 단자들(250)이 상기 패드 구조체(160) 상에 제공될 수 있다. 상기 연결 단자들(250)은 상기 제1 반도체 칩(201)과 상기 재배선 기판(100) 사이, 및 상기 제2 반도체 칩(202)과 상기 재배선 기판(100) 사이에 개재될 수 있다. 상기 연결 단자들(250)의 각각은 상기 패드 구조체(160) 및 상기 칩 패드(210) 사이에 개재될 수 있다. 상기 제1 반도체 칩(201) 및 상기 제2 반도체 칩(202)은 각각 상기 연결 단자들(250)을 통해 상기 재배선 기판(100)과 전기적으로 연결될 수 있다.
언더필 막(320)이 상기 재배선 기판(100)과 상기 제1 반도체 칩(201) 사이의 갭 영역, 및 상기 재배선 기판(100)과 상기 제2 반도체 칩(202) 사이의 갭 영역에 제공될 수 있다. 상기 언더필 막(320)은 상기 연결 단자(250)를 밀봉할 수 있다. 상기 언더필 막(320)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
몰딩막(300)이 상기 재배선 기판(100) 상에 제공될 수 있다. 상기 몰딩막(300)은 상기 재배선 기판(100)의 상기 상면(100a), 상기 제1 반도체 칩(201), 및 상기 제2 반도체 칩(202)을 덮을 수 있다.
도 18은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 18을 참조하면, 반도체 패키지(50)는 재배선 기판(100), 제1 반도체 칩(201), 제2 반도체 칩(202), 연결 단자(250), 외부 단자(400), 도전 구조체(550), 상부 재배선층(500), 상부 재배선 패턴들(520), 상부 패드 구조체들(560), 상부 단자(650), 및 상부 패키지를 포함할 수 있다. 상기 재배선 기판(100)은 제1 내지 제5 절연층들(111, 112, 113, 114, 115), 제1 내지 제3 재배선 패턴들(120, 130, 140), 언더 범프 패턴(150), 보호 패턴(151), 및 패드 구조체(160)를 포함할 수 있다. 상기 재배선 기판(100) 및 상기 외부 단자(400)에 대한 설명은 앞서 도 1 및 도 2를 참조하여 설명한 내용과 실질적으로 동일하다. 상기 도전 구조체(550), 상기 상부 재배선층(500), 상기 상부 재배선 패턴(520), 및 상기 상부 패드 구조체(560)에 대한 설명은 앞서 도 15를 참조하여 설명한 내용과 실질적으로 동일하다. 상기 상부 패키지는 상부 기판(600), 상부 반도체 칩(700), 및 상부 몰딩막(340)을 포함할 수 있다. 상기 상부 패키지 및 상기 상부 단자(650)에 대한 설명은 앞서 도 16을 참조하여 설명한 내용과 실질적으로 동일하다. 상기 제1 반도체 칩(201), 상기 제2 반도체 칩(202), 상기 연결 단자(250), 및 언더필 막(320)에 대한 설명은 앞서 도 17을 참조하여 설명한 내용과 실질적으로 동일하다.
도 19는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 19를 참조하면, 반도체 패키지(60)는 재배선 기판(100), 반도체 칩(200), 연결 단자(250), 외부 단자(400), 상부 재배선층(500), 상부 재배선 패턴들(520), 상부 패드 구조체들(560), 상부 단자(650), 및 상부 패키지에 더하여, 연결 기판(555)을 더 포함할 수 있다. 상기 재배선 기판(100)은 제1 내지 제5 절연층들(111, 112, 113, 114, 115), 제1 내지 제3 재배선 패턴들(120, 130, 140), 언더 범프 패턴(150), 보호 패턴(151), 및 패드 구조체(160)를 포함할 수 있다. 상기 재배선 기판(100), 상기 반도체 칩(200), 및 상기 외부 단자(400)에 대한 설명은 앞서 도 1 및 도 2를 참조하여 설명한 내용과 실질적으로 동일하다. 상기 상부 재배선층(500), 상기 상부 재배선 패턴(520), 및 상기 상부 패드 구조체(560)에 대한 설명은 앞서 도 15를 참조하여 설명한 내용과 실질적으로 동일하다. 상기 상부 패키지는 상부 기판(600), 상부 반도체 칩(700), 및 상부 몰딩막(340)을 포함할 수 있다. 상기 상부 패키지 및 상기 상부 단자(650)에 대한 설명은 앞서 도 16을 참조하여 설명한 내용과 실질적으로 동일하다.
연결 기판(555)이 상기 재배선 기판(100) 상에 배치될 수 있다. 상기 연결 기판(555)은 그 내부를 관통하는 연결 홀(555H)을 가질 수 있다. 일 예로, 인쇄회로기판(PCB) 내에 상기 연결 홀(555H)을 형성하여, 연결 기판(555)이 제조될 수 있다. 평면적 관점에서, 상기 연결 홀(555H)은 상기 연결 기판(555)의 센터 영역에 형성될 수 있다. 상기 연결 기판(555)은 연결 구조체(530) 및 베이스층(540)을 포함할 수 있다. 상기 베이스층(540)은 단일층 또는 적층된 복수 개의 층들을 포함할 수 있다. 상기 베이스층(540)은 절연 물질을 포함할 수 있고, 예를 들어, 탄소계 물질(예를 들어, 그라파이트 또는 그래핀), 세라믹, 또는 폴리머(예를 들어, 나일론, 폴리카보네이트, 또는 폴리에틸렌)을 포함할 수 있다. 상기 연결 홀(555H)은 상기 베이스층(540)을 관통할 수 있다.
연결 구조체(530)가 상기 재배선 기판(100)의 상면(100a) 상에 제공되어, 대응되는 패드 구조체(160)와 접속할 수 있다. 상기 연결 구조체(530)는 상기 베이스층(540) 내에 제공될 수 있다. 상기 연결 구조체(530)는 상기 반도체 칩(200)과 이격되어 배치될 수 있다. 상기 연결 구조체(530)는 상기 재배선 기판(100)과 전기적으로 연결될 수 있다. 이에 따라, 상기 연결 구조체(530)는 상기 재배선 기판(100)을 통해 상기 반도체 칩(200) 또는 상기 외부 단자(400)와 전기적으로 연결될 수 있다. 일 예로, 상기 연결 구조체(530)는 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 스테인레스 스틸(SUS), 철(Fe), 및 이들의 합금 중에서 적어도 하나를 포함할 수 있다.
상기 연결 구조체(530)는 제1 패드(531), 제2 패드(532), 제3 패드(533), 및 비아들(534)을 포함할 수 있다. 상기 제1 패드(531)는 상기 연결 기판(555)의 하면 상에 노출될 수 있다. 상기 제3 패드(553)는 상기 베이스층들(540) 사이에 개재될 수 있다. 상기 비아들(534)은 상기 베이스층들(540)을 관통하며, 상기 제3 패드(533)과 접속할 수 있다. 상기 제2 패드(532)는 상기 연결 기판(555)의 상면 상에 노출되며, 상기 비아들(534) 중에서 어느 하나와 접속할 수 있다. 상기 제2 패드(532)는 상기 비아들(534) 및 상기 제3 패드(533)를 통해 상기 제1 패드(531)와 전기적으로 연결될 수 있다. 일부 실시예에서, 상기 제2 패드(532)는 상기 제1 패드(531)와 수직적으로 정렬되지 않을 수 있다.
상기 반도체 칩(200)이 상기 연결 기판(555)의 상기 연결 홀(555H) 내에 제공될 수 있다. 상기 반도체 칩(200)의 제공은 상기 연결 기판(555)의 배치 이전 또는 이후에 수행될 수 있다.
연결 단자들(250)이 상기 패드 구조체(160) 상에 제공될 수 있다. 상기 연결 단자들(250)은 상기 반도체 칩(200)과 상기 재배선 기판(100) 사이, 및 상기 연결 기판(555)과 상기 재배선 기판(100) 사이에 개재될 수 있다.
언더필 막(320)이 상기 재배선 기판(100)과 상기 반도체 칩(200) 사이의 갭 영역, 및 상기 재배선 기판(100)과 상기 연결 기판(555) 사이의 갭 영역에 제공될 수 있다. 상기 언더필 막(320)은 상기 연결 단자(250)를 밀봉할 수 있다.
몰딩막(300)이 상기 재배선 기판(100)의 상기 상면(100a) 상에 제공되어, 상기 연결 홀(555H)을 채울 수 있다. 상기 몰딩막(300)은 상기 반도체 칩(200)과 상기 연결 기판(555) 사이의 갭을 채우고, 상기 반도체 칩(200)을 덮을 수 있다. 이 경우, 상기 반도체 칩(200)은 상기 몰딩막(300)에 의해 연결 기판(555)에 고정될 수 있다. 상기 몰딩막(300)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 일 예로, 몰딩막(300)은 아지노모토 빌드 업 필름(Ajinomoto Build-up Film, ABF)과 같은 접착성 절연 필름을 포함할 수 있다.
도 20은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 20을 참조하면, 반도체 패키지(70)는 재배선 기판(100) 및 외부 단자(400)에 더하여, 패키지 기판(800), 제1 반도체 칩(201), 및 제2 반도체 칩(202)을 더 포함할 수 있다.
상기 패키지 기판(800)이 제공될 수 있다. 예를 들어, 상기 패키지 기판(800)은 인쇄회로기판(PCB)일 수 있다. 상기 패키지 기판(800)은 도전 패드들(810) 및 단자 패드들(820)을 포함할 수 있다. 상기 도전 패드들(810)은 상기 패키지 기판(800)의 상면에 인접할 수 있고, 상기 단자 패드들(820)은 상기 패키지 기판(800)의 하면에 인접할 수 있다. 상기 도전 패드들(810)은 상기 패키지 기판(800)의 상면 상에 노출될 수 있다. 상기 단자 패드들(820)은 상기 패키지 기판(800)의 하면 상에 노출될 수 있다. 상기 도전 패드들(810) 및 상기 단자 패드들(820)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다.
도전 단자들(850)이 상기 패키지 기판(800)의 하면 상에 제공될 수 있다. 상기 도전 단자들(850)은 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 상기 도전 단자들(850)은 도전성 금속 물질을 포함할 수 있고, 일 예로, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al) 및 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다. 상기 도전 단자들(850)은 외부 단자로 기능할 수 있다. 상기 도전 단자들(850)은 외부 장치(도시되지 않음)와 접속할 수 있다.
상기 재배선 기판(100)이 상기 패키지 기판(800) 상에 배치될 수 있다. 예를 들어, 상기 재배선 기판(100)은 인터포저 기판으로 기능할 수 있다. 상기 재배선 기판(100)은 제1 내지 제5 절연층들(111, 112, 113, 114, 115), 제1 내지 제3 재배선 패턴들(120, 130, 140), 언더 범프 패턴(150), 보호 패턴(151), 및 패드 구조체(160)를 포함할 수 있다. 상기 외부 단자(400)는 상기 패키지 기판(800)과 상기 재배선 기판(100)을 전기적으로 연결하는 연결 단자로 기능할 수 있다. 상기 재배선 기판(100) 및 상기 외부 단자(400)에 대한 설명은 앞서 도 1 및 도 2를 참조하여 설명한 내용과 실질적으로 동일하다.
제1 반도체 칩(201)이 상기 재배선 기판(100)의 상면(100a) 상에 실장될 수 있다. 상기 제1 반도체 칩(201)은 로직 칩, 버퍼 칩, 또는 시스템 온 칩(SOC)을 포함할 수 있다. 예를 들어, 상기 제1 반도체 칩(201)은 ASIC 칩 또는 어플리케이션 프로세서(AP) 칩일 수 있다. ASIC 칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 상기 제1 반도체 칩(201)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다.
복수 개의 제2 반도체 칩들(202)이 상기 재배선 기판(100)의 상기 상면(100a) 상에 실장될 수 있다. 상기 제2 반도체 칩들(202)은 상기 제1 반도체 칩(201)과 수평적으로 이격되어 배치될 수 있다. 상기 제2 반도체 칩들(202)은 상기 재배선 기판(100) 상에 수직적으로 적층되어, 칩 스택들을 형성할 수 있다. 일부 실시예에서, 상기 칩 스택은 복수 개로 제공될 수 있다. 상기 제2 반도체 칩들(202)은 상기 제1 반도체 칩(201)과 다른 종류의 반도체 칩일 수 있다. 상기 제2 반도체 칩들(202)은 메모리 칩들일 수 있다. 상기 메모리 칩들은 고대역 메모리(High Bandwidth Memory, HBM)들을 포함할 수 있다. 예를 들어, 상기 제2 반도체 칩들(202)은 디램(DRAM) 칩들을 포함할 수 있다. 다만, 도시된 바와는 다르게, 상기 칩 스택, 상기 제1 반도체 칩(201), 및 상기 제2 반도체 칩들(202)의 개수는 다양하게 변형될 수 있다.
상기 제1 반도체 칩(201)은 그 하면에 인접한 제1 칩 패드들(211)을 포함할 수 있다. 상기 제2 반도체 칩들(202)은 제2 칩 패드들(212) 및 칩 비아들(213)을 포함할 수 있다. 상기 제2 칩 패드들(212)은 상기 제2 반도체 칩(202)의 상면 및 하면에 인접하게 배치될 수 있다. 상기 칩 비아들(213)은 상기 제2 반도체 칩(202) 내에 배치될 수 있고, 상기 제2 칩 패드들(212)과 접속할 수 있다. 다만, 최상부의 제2 반도체 칩(202)의 상면에는 제2 칩 패드(212)가 제공되지 않을 수 있고, 상기 최상부의 제2 반도체 칩(202) 내에 칩 비아(213)가 제공되지 않을 수 있다. 상기 제1 및 제2 칩 패드들(211, 212)은 상기 재배선 기판(100)의 대응하는 패드 구조체(160)에 전기적으로 연결될 수 있다. 상기 제1 및 제2 칩 패드들(211, 212)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 및 티타늄(Ti) 중 적어도 하나의 금속을 포함할 수 있다.
인접한 두 제2 반도체 칩들(202) 사이에 상부 범프들(251)이 개재될 수 있다. 상기 상부 범프들(251)은 상기 제2 반도체 칩들(202) 중 대응하는 제2 반도체 칩(202)의 상기 칩 비아들(213)과 전기적으로 연결될 수 있다. 상기 상부 범프들(251)에 의해, 상기 제2 반도체 칩들(202)이 전기적으로 연결될 수 있다.
상기 제2 반도체 칩들(202) 중 인접한 두 제2 반도체 칩들(202) 사이에 상부 언더필막(330)이 개재될 수 있다. 상기 상부 언더필막(330)은 상기 상부 범프들(251) 사이의 공간을 채울 수 있고, 상기 상부 범프들(251)을 밀봉할 수 있다. 예를 들어, 상기 상부 언더필막(330)은 ABF(Ajinomoto Build-up Film)과 같은 비전도성 필름(NCF, non-conductive film)을 포함할 수 있다.
상기 재배선 기판(100)과 상기 제1 반도체 칩(201) 사이, 및 상기 재배선 기판(100)과 최하부의 제2 반도체 칩(202) 사이에 연결 단자들(250)이 개재될 수 있다. 상기 연결 단자들(250)에 의해 상기 재배선 기판(100)과 상기 제1 반도체 칩(201)이 전기적으로 연결될 수 있고, 상기 재배선 기판(100)과 상기 최하부의 제2 반도체 칩(202)이 전기적으로 연결될 수 있다. 제1 칩 패드들(211) 및 상기 제2 칩 패드들(212)의 각각은 상기 연결 단자들(250) 중 대응하는 하나를 통해 대응하는 패드 구조체(160)에 전기적으로 연결될 수 있다. 상기 연결 단자들(250)은 도전성 금속 물질을 포함할 수 있고, 솔더볼, 범프 및 필라 중 적어도 하나의 형태를 가질 수 있다. 상기 연결 단자들(250)의 피치는 상기 도전 단자들(850)의 피치보다 더 작을 수 있다.
상기 재배선 기판(100) 및 상기 제1 반도체 칩(201) 사이, 및 상기 재배선 기판(100) 및 상기 제2 반도체 칩(202) 사이에 언더필 막(320)이 개재될 수 있다. 상기 언더필 막(320)은 상기 연결 단자들(250) 사이의 공간을 채울 수 있고, 상기 연결 단자들(250)을 밀봉할 수 있다. 예를 들어, 상기 언더필 막(320)은 ABF(Ajinomoto Build-up Film)과 같은 비전도성 필름(NCF, non-conductive film)을 포함할 수 있다.
몰딩막(300)이 상기 재배선 기판(100) 상에 제공될 수 있다. 상기 몰딩막(300)은 상기 재배선 기판(100)의 상기 상면(100a), 상기 제1 반도체 칩(201)의 측벽, 및 상기 제2 반도체 칩들(202)의 측벽을 덮을 수 있다. 일부 실시예에서, 상기 몰딩막(300)은 상기 제1 반도체 칩(201)의 상면 및 상기 최상부의 제2 반도체 칩(202)의 상면을 노출시킬 수 있다. 상기 몰딩막(300)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)와 같은 절연성 폴리머를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 재배선 기판;
    상기 재배선 기판의 상면 상에 실장된 반도체 칩; 및
    상기 재배선 기판의 하면 상의 외부 단자를 포함하고,
    상기 재배선 기판은:
    언더 범프 패턴;
    상기 언더 범프 패턴의 상면 및 측벽을 덮는 재배선 절연층;
    상기 언더 범프 패턴의 상면과 상기 재배선 절연층 사이 및 상기 언더 범프 패턴의 측벽과 상기 재배선 절연층 사이에 개재되는 보호 패턴; 및
    상기 언더 범프 패턴 상의 재배선 패턴을 포함하되,
    상기 외부 단자는 상기 언더 범프 패턴의 하면 상에 배치되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 언더 범프 패턴의 상면의 폭은 상기 언더 범프 패턴의 하면의 폭보다 더 작은 반도체 패키지.
  3. 제1 항에 있어서,
    상기 보호 패턴은 상기 언더 범프 패턴의 하면을 노출시키고,
    상기 보호 패턴은 상기 언더 범프 패턴과 서로 다른 물질을 포함하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 재배선 패턴은 시드 패턴, 및 상기 시드 패턴 상의 도전 패턴을 포함하되,
    상기 도전 패턴은 비아 부분, 및 상기 비아 부분 상의 배선 부분을 포함하고,
    상기 배선 부분은 상기 재배선 기판의 상면에 평행한 방향으로 연장된 장축을 가지고,
    상기 비아 부분은 상기 재배선 기판의 하면을 향하여 돌출된 반도체 패키지.
  5. 재배선 기판;
    상기 재배선 기판의 상면 상에 실장된 제1 반도체 칩; 및
    상기 재배선 기판의 하면 상의 외부 단자를 포함하고,
    상기 재배선 기판은:
    언더 범프 패턴, 상기 언더 범프 패턴의 하면과 상기 언더 범프 패턴의 측벽 사이의 각도는 예각이고;
    상기 언더 범프 패턴의 상면 및 측벽을 덮는 재배선 절연층;
    상기 언더 범프 패턴 상의 재배선 패턴, 상기 재배선 패턴은 비아 부분 및 상기 비아 부분 상의 배선 부분을 포함하고;
    상기 언더 범프 패턴의 상면과 상기 재배선 절연층 사이 및 상기 언더 범프 패턴의 측벽과 상기 재배선 절연층 사이에 개재되는 보호 패턴; 및
    상기 재배선 패턴 상의 패드 구조체를 포함하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 보호 패턴은 상기 언더 범프 패턴의 상면 및 측벽과 직접 접촉하고,
    상기 보호 패턴은 상기 재배선 절연층과 직접 접촉하는 반도체 패키지.
  7. 제5 항에 있어서,
    상기 언더 범프 패턴은 사다리꼴 형상을 가지는 반도체 패키지.
  8. 제5 항에 있어서,
    상기 재배선 기판 상에 실장된 제2 반도체 칩을 더 포함하되,
    상기 제2 반도체 칩은 상기 제1 반도체 칩과 수평적으로 이격된 반도체 패키지.
  9. 하부 시드막 상에 언더 범프 패턴을 형성하는 것;
    상기 언더 범프 패턴에 의해 노출된 상기 하부 시드막의 일부를 제거하여, 하부 시드 패턴을 형성하는 것;
    상기 언더 범프 패턴 상에 보호막을 형성하여, 상기 하부 시드 패턴의 측벽들, 상기 언더 범프 패턴의 상면, 및 상기 언더 범프 패턴의 측벽들을 덮는 것;
    상기 보호막 상에 재배선 절연층을 형성하는 것;
    상기 재배선 절연층 내에 재배선 패턴을 형성하여, 상기 보호막과 접속시키는 것;
    반도체 칩의 칩 패드와 상기 재배선 패턴을 전기적으로 연결시키는 것;
    상기 하부 시드 패턴을 제거하여, 상기 언더 범프 패턴의 하면을 노출시키는 것; 및
    상기 언더 범프 패턴의 하면 상에 외부 단자를 형성하는 것을 포함하는 반도체 패키지의 제조 방법.
  10. 제9 항에 있어서,
    상기 언더 범프 패턴을 형성하는 것은:
    상기 하부 시드막 상에 포토레지스트막을 형성하는 것;
    상기 포토레지스트막 상에 노광 공정 및 현상 공정을 수행하여, 개구부를 갖는 포토레지스트 패턴을 형성하는 것; 및
    상기 포토레지스트 패턴을 제거하는 것을 포함하되,
    상기 포토레지스트막은 네거티브 포토레지스트(Negative Photoresist)인 반도체 패키지의 제조 방법.
KR1020210085055A 2021-06-29 2021-06-29 반도체 패키지 및 그 제조 방법 KR20230003727A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210085055A KR20230003727A (ko) 2021-06-29 2021-06-29 반도체 패키지 및 그 제조 방법
US17/670,635 US20220415771A1 (en) 2021-06-29 2022-02-14 Semiconductor package and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210085055A KR20230003727A (ko) 2021-06-29 2021-06-29 반도체 패키지 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20230003727A true KR20230003727A (ko) 2023-01-06

Family

ID=84542535

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210085055A KR20230003727A (ko) 2021-06-29 2021-06-29 반도체 패키지 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20220415771A1 (ko)
KR (1) KR20230003727A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230032587A (ko) * 2021-08-31 2023-03-07 삼성전자주식회사 반도체 패키지

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI317548B (en) * 2003-05-27 2009-11-21 Megica Corp Chip structure and method for fabricating the same
US11127688B2 (en) * 2019-08-22 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof

Also Published As

Publication number Publication date
US20220415771A1 (en) 2022-12-29

Similar Documents

Publication Publication Date Title
US12009350B2 (en) Semiconductor package and method of fabricating the same
US10043768B2 (en) Semiconductor device and method of manufacture thereof
US20230154836A1 (en) Semiconductor package
US20210375810A1 (en) Semiconductor package
US11862596B2 (en) Semiconductor package
US20240203850A1 (en) Semiconductor package and method of fabricating the same
KR20220026809A (ko) 반도체 패키지
US20230275011A1 (en) Semiconductor package
US20230420402A1 (en) Semiconductor package
US11837551B2 (en) Semiconductor package
US11742271B2 (en) Semiconductor package
US20240162133A1 (en) Semiconductor package
KR102517379B1 (ko) 반도체 패키지의 제조 방법
KR20230003727A (ko) 반도체 패키지 및 그 제조 방법
KR20230044059A (ko) 반도체 패키지
US12014975B2 (en) Semiconductor package
US20240055342A1 (en) Semiconductor packages and methods of manufacturing the same
US20230307334A1 (en) Semiconductor package and method of manufacturing the same
KR20220161758A (ko) 반도체 패키지
KR20220022218A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
KR20240023276A (ko) 반도체 패키지
KR20240016022A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination