KR20220026809A - 반도체 패키지 - Google Patents

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KR20220026809A
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insulating layer
pad
wiring pattern
seed
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권용환
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Abstract

반도체 패키지가 제공된다. 본 발명의 실시예들에 따른 반도체 패키지는 제1 배선 패턴; 상기 제1 배선 패턴을 덮는 절연층; 상기 절연층 상의 제2 배선 패턴으로서, 상기 제2 배선 패턴은 수평적으로 연장된 라인 부분 및 상기 라인 부분과 상기 제1 배선 패턴을 연결하는 비아 부분을 포함하는 것; 상기 제2 배선 패턴과 전기적으로 연결된 패드 패턴으로서, 상기 패드 패턴은 상기 라인 부분의 상면을 덮는 연결 부분 및 상기 라인 부분의 상기 상면에 비해 낮은 레벨에 위치한 상면을 갖는 확장 부분을 포함하는 것; 및 상기 확장 부분과 상기 절연층 사이의 시드 패턴을 포함할 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 재배선 구조체를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화되고 있다. 소형화, 고성능화 및 대용량화된 전자기기를 제조하기 위하여, TSV 구조를 포함하는 반도체 칩 및 이를 포함하는 반도체 패키지 에 대한 연구 및 개발이 지속적으로 이루어지고 있다. 반도체 장치의 고집적을 위하여, 반도체 소자들을 적층시키는 방안이 제시되고 있다. 예를 들어, 하나의 반도체 패키지 안에 복수의 칩들이 실장되는 멀티 칩 패키지(Multi-Chip Package) 또는 적층된 이종 칩들이 하나의 시스템으로 동작하는 시스템 인 패키지(System-In Package) 등이 제시되고 있다. 반도체 장치가 고집적화 됨에 따라, 적층된 복수의 칩들을 서로 연결하는 패드들 또한 소형화 되고 있다. 패드들의 소형화에 따라 적층된 복수의 칩들 간의 정밀한 정렬이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 재배선 층 내의 배선들의 집적도가 향상되고, 재배선 층 상의 도전성 구조체들의 정렬 정확도가 개선되며, 제조가 용이한 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
반도체 패키지가 제공된다. 본 발명의 실시예들에 따른 반도체 패키지는 제1 배선 패턴; 상기 제1 배선 패턴을 덮는 절연층; 상기 절연층 상의 제2 배선 패턴으로서, 상기 제2 배선 패턴은 수평적으로 연장된 라인 부분 및 상기 라인 부분과 상기 제1 배선 패턴을 연결하는 비아 부분을 포함하는 것; 상기 제2 배선 패턴과 전기적으로 연결된 패드 패턴으로서, 상기 패드 패턴은 상기 라인 부분의 상면을 덮는 연결 부분 및 상기 라인 부분의 상기 상면에 비해 낮은 레벨에 위치한 상면을 갖는 확장 부분을 포함하는 것; 및 상기 확장 부분과 상기 절연층 사이의 시드 패턴을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 하부 재배선 구조체; 상기 하부 재배선 구조체의 상면 상의 하부 반도체 칩; 상기 하부 반도체 칩의 상면 상의 절연층; 상기 절연층 내의 제1 배선 패턴; 상기 절연층의 상면 상의 제2 배선 패턴으로서, 상기 제2 배선 패턴은 수평적으로 연장된 라인 부분 및 상기 라인 부분과 상기 제1 배선 패턴을 연결하는 비아 부분을 포함하는 것; 상기 제2 배선 패턴과 전기적으로 연결된 패드 패턴으로서, 상기 패드 패턴은 상기 라인 부분의 상면을 덮는 연결 부분 및 상기 라인 부분의 상기 상면에 비해 낮은 레벨에 위치한 상면을 갖는 확장 부분을 포함하는 것; 상기 제2 배선 패턴 및 상기 연결 부분의 상면을 덮는 패시베이션 패턴으로서, 패시베이션 패턴은 상기 확장 부분의 상면의 적어도 일부를 노출하는 패드 오프닝을 갖는 것; 상기 패드 패턴과 상기 절연막 사이의 시드 패턴; 및 상기 패드 패턴의 확장 부분 상에서 상기 패드 오프냉 내의 연결 단자; 상기 연결 단자 상에 배치되고, 상기 연결 단차를 통하여 상기 하부 재배선 구조체와 전기적으로 연결되는 상부 반도체 칩을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 제1 배선 패턴; 상기 제1 배선 패턴을 덮는 절연층; 상기 절연층 상의 제2 배선 패턴으로서, 상기 제2 배선 패턴은 수평적으로 연장된 라인 부분 및 상기 라인 부분과 상기 제1 배선 패턴을 연결하는 비아 부분을 포함하는 것; 및 상기 제2 배선 패턴과 전기적으로 연결된 패드 패턴으로서, 상기 패드 패턴은 상기 라인 부분에 비해 큰 폭을 갖는 확장 부분 및 상기 확장 부분과 상기 라인 부분을 연결하는 연결 부분을 포함하되, 상기 연결 부분은 상기 라인 부분의 상면 및 측면을 덮을 수 있다.
본 발명의 실시예들에 따르면, 재배선 층 내의 배선 들의 집적도가 향상되고, 재배선 층 상의 도전성 구조체들의 정렬 정확도가 개선되며, 제조가 용이한 반도체 패키지가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 재배선 구조체의 일부를 나타낸 평면도이다.
도 2a는 도 1의 I~I' 선에 따른 단면도이다.
도 2b는 도 1의 II~II' 선에 따른 단면도이다.
도 3a는 도 2a의 A 부분을 확대한 확대단면도이다.
도 3b는 도 3a의 B 부분을 확대한 확대단면도이다.
도 4은 본 발명의 실시예들에 따른 재배선 구조체의 일부를 나타낸 평면도이다.
도 5는 도 4의 I~I' 선에 따른 단면도이다.
도 6a 내지 도 14a는 본 발명의 실시예들에 따른 재배선 구조체의 제조방법을 설명하기 위한 단면도들로서, 도 1의 I~I'선에 대응된다.
도 6b 내지 도 14b는 본 발명의 실시예들에 따른 재배선 구조체의 제조방법을 설명하기 위한 단면도들로서, 도 1의 II~II'선에 대응된다.
도 15는 본 발명의 실시예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 16은 도 15의 C 부분을 확대한 확대단면도이다.
도 17은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 확대단면도로, 도 15의 C 부분에 대응된다.
도 18은 본 발명의 실시예들에 따른 반도체 패키지를 나타낸 단면도이다.
이하 도면들 참조하여 본 발명의 개념에 따른 재배선 구조체 및 재배선 구조체를 포함하는 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 재배선 구조체의 일부를 나타낸 평면도이다. 도 2a는 도 1의 I~I' 선에 따른 단면도이다. 도 2b는 도 1의 II~II' 선에 따른 단면도이다. 도 3a는 도 2a의 A 부분을 확대한 확대단면도이다. 도 3b는 도 3a의 B 부분을 확대한 확대단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 재배선 구조체는 하부 패드(LP), 제1 배선 패턴(110), 제2 배선 패턴(120), 패드 패턴(130), 절연층들(111, 112) 및 패시베이션 패턴(140)을 포함할 수 있다. 절연층들(111, 112)은 순차적으로 적층된 제1 및 제2 절연층들(111, 112)을 포함할 수 있다. 재배선 구조체는 하부 기판(101) 상에 제공될 수 있다. 하부 기판(101)은 재배선 구조체를 형성 또는 운반하기 위한 캐리어 기판이거나 또는 재배선 구조체와 연결된 반도체 소자일 수 있다.
하부 패드(LP)가 하부 기판(101)의 상면 상에 제공될 수 있다. 하부 패드(LP)는 재배선 구조체를 외부 소자와 전기적으로 연결하기 위한 패드일 수 있다. 하부 패드(LP)는 구리와 같은 금속 물질을 포함할 수 있다. 하부 패드(LP)는 제1 절연층(111) 내에 제공될 수 있다. 하부 패드(LP)의 측면들 및 상면은 제1 절연층(111)에 의해 덮일 수 있다. 하부 패드(LP)의 하면은 제1 절연층(111)에 덮이지 않을 수 있다.
본 명세서에서, '상면' 및 '하면'이라는 용어가 구성요소들을 간결하게 설명하기 위하여 사용되었다. 그러나, '상면' 및 '하면'이라는 용어는 구성요소의 일 면을 다른 면과 구별하기 위하여 사용되었을 뿐이다. 본 발명의 실시예들에 따른 반도체 패키지의 구성요소의 '상면' 및 '하면'은 반도체 패키지가 놓여지는 방향에 따라 서로 뒤바뀔 수 있다. 따라서, 어느 실시예에서 '상면'으로 언급된 면은 다른 실시예에서는 '하면'으로 언급될 수 있고, 어느 실시예에서 '하면'으로 언급된 면은 다른 실시예에서는 '상면'으로 언급될 수도 있다.
제1 절연층(111)이 하부 기판(101) 상에 제공될 수 있다. 제1 절연층(111)은 재배선 구조체의 최하부 절연층일 수 있다. 제1 절연층(111)의 하면은 하부 패드(LP)의 하면과 공면(coplanar)을 이룰 수 있다. 제1 절연층(111)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산화질화물(SiON)과 같은 무기 물질을 포함할 수 있다. 실시예들에 따르면, 제1 절연층(111)은 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는, 예컨대, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐 (benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제1 절연층(111)은 포지티브 타입의 감광성 폴리머일 수 있으나, 이에 제한되지 않는다.
제1 배선 패턴(110)이 하부 패드(LP) 상에 제공될 수 있다. 제1 배선 패턴(110)은 제1 라인 부분(110W) 및 제1 비아 부분(110V)을 포함할 수 있다.
제1 라인 부분(110W)은 제1 절연층(111)의 상면 상에서 수평적으로 연장될 수 있다. 예컨대, 제1 라인 부분(110W)의 상면은 제1 절연층(111)의 하면 또는 하부 패드(LP)의 상면과 평행할 수 있다. 제1 라인 부분(110W)은 제1 비아 부분(110V) 상에 제공되고, 제1 비아 부분(110V)과 연결될 수 있다. 제1 라인 부분(110W)은 제1 비아 부분(110V)에 비해 큰 폭 및 긴 길이를 가질 수 있다.
제1 비아 부분(110V)은 하부 패드(LP)와 제1 라인 부분(110W)의 사이에 위치할 수 있다. 제1 비아 부분(110V)은 하부 패드(LP)와 제1 라인 부분(110W)을 전기적으로 연결할 수 있다. 제1 비아 부분(110V)은 제1 절연층(111) 내에 배치될 수 있다. 달리 말해서, 제1 비아 부분(110V)의 하면은 제1 절연층(111)의 상면에 비해 낮은 수직적 레벨에 위치할 수 있다. 제1 비아 부분(110V)은 하부 패드(LP)의 상면과 직접 접촉할 수 있다. 제1 비아 부분(110V)의 폭은 하부 패드(LP)의 폭에 비해 작을 수 있다. 제1 비아 부분(110V)의 폭은 하부 패드(LP)와 가까워질수록 작아질 수 있다.
실시예들에 따르면, 하부 패드(LP)는 생략될 수 있다. 하부 패드(LP)가 생략되는 경우, 제1 비아 부분(110V)은 제1 절연층(111)을 완전히 관통하여 제1 절연층(111)의 하면 상에 노출될 수 있다.
제1 배선 패턴(110)은 제1 시드 패턴(114) 및 제1 도전층(116)을 포함할 수 있다. 제1 도전층(116)은 제1 절연층(111)의 상면 상에 제공되어, 제1 절연층(111)의 상면 아래로 연장될 수 있다. 제1 도전층(116)은 하부 패드(LP)와 직접 접촉하지 않을 수 있다. 제1 도전층(116)은 구리와 같은 금속을 포함할 수 있다. 제1 시드 패턴(114)은 하부 패드(LP)와 제1 도전층(116) 사이 그리고 제1 절연층(111)과 제1 도전층(116) 사이에 개재될 수 있다. 제1 시드 패턴(114)은 하부 패드(LP)와 직접 접촉할 수 있다. 제1 시드 패턴(114)은 구리, 티타늄, 및/또는 이들의 합금과 같은 도전 물질을 포함할 수 있다. 실시예들에 따르면, 제1 시드 패턴(114) 및 제1 도전층(116)은 동일한 금속 물질로서, 예컨대, 구리를 포함할 수 있다. 제1 시드 패턴(114) 및 제1 도전층(116)이 동일한 물질을 포함하는 경우, 제1 시드 패턴(114)과 제1 도전층(116)의 경계면은 구분되지 않을 수 있다.
구체적으로, 제1 비아 부분(110V) 및 제1 라인 부분(110W) 각각은 제1 시드 패턴(114) 및 제1 도전층(116)을 포함할 수 있다. 제1 비아 부분(110V)의 제1 시드 패턴(114)은 제1 라인 부분(110W)의 제1 시드 패턴(114)과 경계면 없이 직접 연결될 수 있다. 제1 비아 부분(110V)의 제1 시드 패턴(114)은 제1 비아 부분(110V)의 제1 도전층(116)의 바닥면과 하부 패드(LP)의 상면 사이 및 제1 비아 부분(110V)의 제1 도전층(116)의 측벽들과 제1 절연층(111) 사이에 개재될 수 있다. 제1 라인 부분(110W)의 제1 시드 패턴(114)은 제1 라인 부분(110W)의 제1 도전층(116)의 바닥면과 제1 절연층(111) 사이에 개재될 수 있다. 제1 시드 패턴(114)은 제1 라인 부분(110W)의 제1 도전층(116)의 측벽 및 상면 상으로 연장되지 않을 수 있다. 제1 비아 부분(110V)의 제1 도전층(116)은 제1 라인 부분(110W)의 제1 도전층(116)과 직접 연결될 수 있다.
제2 절연층(112)이 제1 절연층(111) 상에 배치될 수 있다. 제2 절연층(112)은 제1 절연층(111)의 상면 및 제1 라인 부분(110W)의 상면과 측벽을 덮을 수 있다. 제2 절연층(112)은 제1 도전층(116)의 상면의 적어도 일부와 접촉할 수 있다. 제2 절연층(112)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산화질화물(SiON)과 같은 무기 물질을 포함할 수 있다. 실시예들에 따르면, 절연 패턴들(112)은 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는, 예컨대, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐 (benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 실시예들에 따르면, 제1 절연층(111) 및 제2 절연층(112)은 서로 동일한 물질을 포함할 수 있다. 제1 절연층(111) 및 제2 절연층(112)이 동일한 물질을 포함하는 경우, 제1 절연층(111)과 제2 절연층(112) 사이의 경계면은 구분되지 않을 수 있다.
제2 배선 패턴(120)이 제1 배선 패턴(110) 상에 배치되어, 제1 배선 패턴(110)과 전기적으로 연결될 수 있다. 제2 배선 패턴(120)은 제2 라인 부분(120W) 및 제2 비아 부분(120V)을 포함할 수 있다.
제2 라인 부분(120W)은 제2 절연층(112)의 상면 상에서 수평적으로 연장될 수 있다. 예컨대, 제2 라인 부분(120W)의 상면은 제1 절연층(111)의 하면 또는 하부 패드(LP)의 상면과 평행할 수 있다. 제2 라인 부분(120W)은 제2 비아 부분(120V)과 오버랩될 수 있으며, 제2 비아 부분(120V)과 전기적으로 연결될 수 있다. 제2 라인 부분(120W)은 제2 비아 부분(120V)에 비해 큰 폭 및 긴 길이를 가질 수 있다. 구체적으로, 도 1에 도시된 바와 같이, 제2 비아 부분(120V) 상에 위치한 제2 라인 부분(120W)의 일부분은 제2 비아 부분(120V) 상에 위치하지 않은 제2 라인 부분(120W)의 다른 부분에 비해 큰 폭을 가질 수 있다. 제2 비아 부분(120V) 상에 위치한 제2 라인 부분(120)W)의 일부분은 라운드진 형태를 가질 수 있다. 제2 라인 부분(120W)의 다른 부분은 라인의 형태를 가질 수 있다. 예컨대, 제2 라인 부분(120W)의 다른 부분은 제1 방향(D1)으로 연장된 라인의 형태를 가질 수 있다.
제2 비아 부분(120V)은 제1 라인 부분(110W)과 제2 라인 부분(120W)의 사이에 위치할 수 있다. 제2 비아 부분(120V)은 제1 배선 패턴(110)과 제2 라인 부분(120W)을 전기적으로 연결할 수 있다. 제2 비아 부분(120V)은 제2 절연층(112) 내에 배치될 수 있다. 달리 말해서, 제2 비아 부분(120V)의 하면은 제1 절연층(112)의 상면에 비해 낮은 수직적 레벨에 위치할 수 있다. 제2 비아 부분(120V)은 제1 배선 패턴(110)의 상면과 직접 접촉할 수 있다. 제2 비아 부분(120V)의 폭은 제1 배선 패턴(110)과 가까워질수록 작아질 수 있다.
제2 배선 패턴(120)은 제2 시드 패턴(124) 및 제2 도전층(126)을 포함할 수 있다. 제2 도전층(126)은 제2 절연층(112)의 상면 상에 및 제2 절연층(112) 내에 배치될 수 있다. 제2 시드 패턴(124)은 제1 배선 패턴(110)과 제2 도전층(126) 사이 및 제2 절연층(112)과 제2 도전층(126) 사이에 개재될 수 있다. 제2 시드 패턴(124)은 제1 배선 패턴(110)과 직접 접촉할 수 있다.
구체적으로, 제2 배선 패턴(120)의 제2 비아 부분(120V) 및 제2 라인 부분(120W) 각각은 제2 시드 패턴(124) 및 제2 도전층(126)을 포함할 수 있다. 제2 비아 부분(120V)의 제2 시드 패턴(124)은 제2 비아 부분(120V)의 제2 도전층(126)의 바닥면과 제1 도전층(116)의 사이 및 제2 비아 부분(120V)의 제2 도전층(126)의 측벽들과 제2 절연층(112) 사이에 제공될 수 있다.
제2 라인 부분(120W)의 제2 시드 패턴(124)은 제2 라인 부분(120W)의 제2 도전층(126)의 바닥면과 제2 절연층(112)의 상면 사이에 개재될 수 있다. 제2 라인 부분(120W)의 제2 시드 패턴(124)은 제2 라인 부분(120W)의 제2 도전층(126)의 측벽들 및 상면 상으로 연장되지 않을 수 있다. 제2 시드 패턴(124)은 제1 시드 패턴(114)의 예에서 설명한 물질을 포함할 수 있다. 제2 도전층(126)은 제1 도전층(116)의 예에서 설명한 물질을 포함할 수 있다.
패드 패턴(130)이 제2 배선 패턴(120)의 상면 및 제2 시드 패턴(124)의 상면 상에 제공될 수 있다. 제2 시드 패턴은 제2 절연층(112)의 상면을 따라 수평적으로 연장되어 패드 패턴(130)의 하면과 제2 절연층(112)의 상면의 사이에 제공될 수 있다. 패드 패턴(130)은 제2 배선 패턴(120)과 부분적으로 오버랩될 수 있다. 패드 패턴(130)은 제2 라인 부분(120W)을 덮는 연결 부분(CP) 및 제2 시드 패턴(124)의 상면 상의 확장 부분(PP)을 포함할 수 있다.
연결 부분(CP)은 제2 배선 패턴(120)의 일단과 인접하게 배치되어 제2 배선 패턴(120)의 상면 및 측면들을 부분적으로 덮을 수 있다. 연결 부분(CP)은 제2 라인 부분(120W)의 측벽들을 따라 제2 시드 패턴(124)의 상면 상으로 연장될 수 있다. 따라서, 연결 부분(CP)의 일부는 제2 시드 패턴(124)의 상면과 접촉할 수 있다. 연결 부분(CP)은 평면적 관점에서 사각형의 형상을 가질 수 있다. 연결 부분(CP)은 제2 방향(D1)으로 일정한 폭(w2)을 가질 수 있다. 예컨대, 연결 부분(CP)의 제2 방향(D2) 폭(w2)은 15μm 내지 30μm의 범위를 가질 수 있다.
확장 부분(PP)이 연결 부분(CP)의 일측에 제공될 수 있다. 확장 부분(PP)은 연결 부분(CP)에 의해 제2 배선 패턴(120)과 전기적으로 연결될 수 있다. 확장 부분(PP)과 연결 부분(CP)은 경계면 없이 직접 연결될 수 있다. 확장 부분(PP)은 평면적 관점에서 원형의 형상을 가질 수 있다. 확장 부분(PP)의 제2 방향(D2)의 폭(w1)은 연결 부분(CP)의 제2 방향(D2)의 폭(w2)에 비해 클 수 있다. 확장 부분(PP)의 폭(w1)은 연결 부분(CP)의 폭(w2)의 2 배 내지 4배의 범위를의 값을 가질 수 있다. 예컨대, 확장 부분(PP)의 제2 방향(D2)의 폭(w1)은 20μm 내지 60μm의 범위의 값을 가질 수 있다.
도 1, 도 3a 및 도 3b를 참조하면, 제2 시드 패턴(124)은 제2 라인 부분(120W)과 제2 절연층(112)의 사이로부터 패드 패턴(130)과 제2 절연층(112)의 사이로 연장될 수 있다. 이에 따라, 제2 라인 부분(120W)의 하면과 패드 패턴(130)의 하면은 공면을 이룰 수 있다. 패드 패턴(130)은 제2 시드 패턴(124)의 두께(t1)에 비해 두꺼운 두께(t2)를 가질 수 있다. 패드 패턴(130)은 제2 시드 패턴(124)의 두께(t1)의 1.5배 내지 10배 범위의 두께를 가질 수 있다. 예컨대, 제2 시드 패턴(124)은 0.1μm 내지 2μm의 두께(t1)를 가질 수 있다. 예컨대, 패드 패턴(130)은 2μm 내지 10μm의 두께(t2)를 가질 수 있다. 패드 패턴(130)이 제2 시드 패턴(124)에 비해 두꺼운 두께를 가짐으로써 패드 패턴(130) 상에 배치될 솔더볼과 같은 연결 단자들과 제2 배선 패턴(120) 사이의 전기 저항이 감소될 수 있다.
패드 패턴(130)은 제2 라인 부분(120w)의 두께(t3)에 비해 작은 두께(t2)를 가질 수 있다. 제2 라인 부분(120w)의 두께(t3)는 패드 패턴(130)의 두께(t2)의 2배 내지 5배 범위를 가질 수 있다. 제2 라인 부분(120w)은, 예컨대, 5μm 내지 15μm의 두께(t3)를 가질 수 있다.
패드 패턴(130)의 확장 부분(PP)은 제2 라인 부분(120W)과 제1 방향(D1)으로 서로 이격될 수 있고, 연결 부분(CP)은 확장 부분(PP)과 제2 라인 부분(120W)의 사이에 제공되어 확장 부분(PP)과 제2 라인 부분(120W)을 전기적으로 연결할 수 있다. 패드 패턴(130)은 연결 부분(CP)의 일단으로부터 확장 부분(PP)의 타단에 이르기까지 일정한 두께(t2)를 가질 수 있다.
연결 부분(CP)은, 확장 부분(PP)과 마주하는 제2 라인 부분(120W)의 제1 측벽(120s1)을 덮을 수 있다. 또한, 연결 부분(CP)은 제2 방향(D2)으로 대향하는 제2 라인 부분(120W)의 제2 측벽들(120s2)을 덮을 수 있다. 연결 부분(CP)은 제2 배선 패턴(120)의 상면(120t)의 일부, 제1 측면(120s1)의 일부 및 제2 측면들(120s2)의 일부를 컨포멀하게 덮을 수 있다. 연결 부분(CP)은 제2 시드 패턴(124)의 상면 상으로 연장되어 제2 시드 패턴(124)과 직접 접촉할 수 있다.
확장 부분(PP)은 제2 라인 부분(120W)의 제1 측벽(120s1)과 인접하게 배치되며, 수평적으로 연장될 수 있다. 확장 부분(PP)은 제2 라인 부분(120W)의 상면(120t)에 비해 낮은 수직적 레벨에 위치한 상면(130t)을 가질 수 있다. 확장 부분(PP)은 연결 부분(CP)을 통하여 제2 배선 패턴(120)과 전기적으로 연결될 수 있다.
패드 부분은(130) 제1 금속층(131) 및 제1 금속층(131) 상의 제2 금속층(133)을 포함할 수 있다. 제1 금속층(131)은 제2 금속층(133)에 비해 두꺼운 두께를 가질 수 있다. 제1 금속층(131)은, 예컨대, 2μm 내지 8μm의 두께를 가질 수 있다. 제2 금속층(133)은, 예컨대, 0.1μm 내지 0.8μm의 두께를 가질 수 있다. 제1 금속층(131)과 제2 금속층(133)은 서로 다른 금속 원소를 포함할 수 있다. 예컨대, 제1 금속층(131)은 니켈(Ni)을 포함할 수 있다. 예컨대, 제2 금속층(133)은 금(Au)을 포함할 수 있다.
다시 도 1, 도 2a 및 도 2b를 참조하면, 제2 절연층(112) 상에 제2 배선 패턴(120) 및 패드 패턴(130)을 덮는 패시베이션 패턴(140)이 제공될 수 있다. 패시베이션 패턴(140)은 제2 절연층(112)의 상면의 일부를 덮을 수 있다. 패시베이션 패턴(140)은 제2 라인 부분(120W)의 측면들 및 상면의 일부를 덮을 수 있다. 패시베이션 패턴(140)은 패드 패턴(130)의 상면의 일부를 덮을 수 있다. 패시베이션 패턴(140)은 패드 패턴(130)의 확장 부분(PP)의 상면의 일부를 노출하는 패드 오프닝(H)을 가질 수 있다. 패드 오프닝(H)에 의해 노출된 확장 부분(PP)은 상면은 솔더볼과 같은 연결 단자들을 제공하기 위한 패드 영역으로 기능할 수 있다. 패드 오프닝(H)의 바닥면(즉, 확장 부분(PP)의 상면(130t))은 제2 라인 부분(120W)의 상면(120t)에 비해 낮은 수직적 레벨에 위치할 수 있다. 따라서, 패드 오프닝(H) 내에 연결 단자가 제공되는 경우, 연결 단자의 하면은 제2 라인 부분(120W)의 상면(120t)에 비해 낮은 수직적 레벨에 위치할 수 있다. 패드 오프닝(H)의 내측벽들은 제2 절연층(112)의 상면의 수직방향에 대해 비스듬하게 기울어질 수 있다. 패드 오프닝(H)의 폭은 확장 부분(PP)의 상면(130t)에 가까워질수록 좁아질 수 있다.
패시베이션 패턴(140)은 에폭시(epoxy)계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 패시베이션 패턴(140)은, 예컨대, ABF(Ajinomoto Build-up Film)를 포함할 수 있다. 실시예들에 따르면, 패시베이션 패턴(140)은 감광성 물질을 포함할 수 있다. 감광성 물질은, 예컨대, PID(photo image-able dielectric)를 포함할 수 있다.
도 4은 본 발명의 실시예들에 따른 재배선 구조체의 일부를 나타낸 평면도이다. 도 5는 도 4의 III~III' 선에 따른 단면도이다.
도 4 및 도 5를 참조하면, 재배선 구조체는 패드 패턴(130)과 제2 시드 패턴(124)의 사이의 도전성 돌기들(125)을 더 포함할 수 있다. 패드 패턴(130)은 도전성 돌기들(125)의 측면들 및 상면들을 컨포멀하게 덮을 수 있다. 도전성 돌기들(125)의 각각은 아일랜드의 형상을 가질 수 있다. 일 예에 따르면, 도전성 돌기들(125)은 평면적 관점에서 사각형의 형상을 가질 수 있으나 이에 제한되지 않는다. 다른 예에 따르면, 도전성 돌기들(125)은 평면적 관점에서 원형 또는 다각형의 형상을 가질 수 있다.
도 6a 내지 도 14a는 본 발명의 실시예들에 따른 재배선 구조체의 제조방법을 설명하기 위한 단면도들로서, 도 1의 I~I'선에 대응된다. 도 6b 내지 도 14b는 본 발명의 실시예들에 따른 재배선 구조체의 제조방법을 설명하기 위한 단면도들로서, 도 1의 II~II'선에 대응된다.
도 1, 도 6a 및 도 6b를 참조하면, 하부 패드(LP)가 하부 기판(101) 상에 형성될 수 있다. 하부 패드(LP)을 형성하는 것은 하부 기판(101) 상에 금속막을 형성하는 것 및 금속막을 패터닝하는 것을 포함할 수 있다.
제1 절연층(111)이 하부 기판(101) 상에 형성될 수 있다. 제1 절연층(111)은 하부 패드(LP)의 상면 및 측면들을 덮을 수 있다. 제1 절연층(111)을 형성하는 것은 예컨대, 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다. 제1 절연층(111)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산화질화물(SiON)과 같은 무기 물질을 포함할 수 있다. 실시예들에 따르면, 절연 패턴들112)은 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는, 예컨대, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐 (benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 실시예들에 따르면, 하부 기판(101)과 제1 절연층(111) 사이에는 접착층이 더 형성될 수 있다. 접착층은 제1 절연층(111)을 하부 기판(101)에 부착시킬 수 있다.
제1 절연층(111)이 패터닝되어, 제1 홀(181)이 제1 절연층(111) 내에 형성될 수 있다. 제1 홀(181)은 하부 패드(LP)의 상면을 노출시킬 수 있다. 제1 절연층(111)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 상기 현상 공정은 네거티브 톤 현상 공정 또는 포지티브 톤 현상 공정일 수 있다.
이어서, 제1 절연층(111)에 대한 경화 공정이 수행될 수 있다. 상기 제1 절연층(111)의 경화 공정은 열경화 공정에 의해 수행될 수 있다. 상기 경화 공정이 진행되는 동안, 제1 홀(181)은 하부 패드(LP)와 가까워질수록 좁은 폭을 갖도록 변화된 형상을 가질 수 있다. 즉, 경화 공정 이후, 제1 홀(181)은 테이퍼진 형상을 가질 수 있다. 제1 홀(181)은 제1 절연층(111)의 내측벽을 노출시킬 수 있다. 제1 절연층(111)의 내측벽은 제1 홀(181)의 측벽에 해당할 수 있다.
도 1, 도 7a 및 도 7b를 참조하면, 제1 절연층(111) 상에 제1 배선 패턴(110)을 형성할 수 있다. 제1 배선 패턴(110)은 제1 홀(181)을 채우는 제1 비아 부분(110V) 및 제1 비아 부분(110V) 상의 제1 라인 부분(110W)을 포함할 수 있다. 제1 배선 패턴(110)은 제1 시드 패턴(114) 및 제1 시드 패턴(114) 상의 제1 도전층(116)을 포함할 수 있다. 제1 배선 패턴(110)을 형성하는 공정은 후술될 제2 배선 패턴(120)의 형성 공정과 유사하므로, 상세한 설명은 생략한다.
제1 절연층(111) 상에 제1 배선 패턴(110)을 덮는 제2 절연층(112)이 형성될 수 있다. 제1 절연층(111)은 제1 배선 패턴(110)의 측벽, 및 제1 배선 패턴(110)의 상면을 덮을 수 있다. 제2 절연층(112)은 예컨대, 제1 절연층(111)의 예시 물질로서 설명된 물질들 중 적어도 하나를 포함할 수 있다. 일 예에 따르면, 제1 절연층(111) 및 제2 절연층(112)은 동일한 물질로 형성될 수 있다. 제2 절연층(112) 및 제1 절연층(111) 사이의 경계면은 구분되지 않을 수 있으나, 이에 제한되지 않는다. 제2 홀(182)이 제2 절연층(112) 내에 형성되어, 제1 배선 패턴(110)의 상면을 노출시킬 수 있다. 제2 홀(182)의 형성 공정 이후, 제2 절연층(112)의 경화 공정이 수행될 수 있다. 이에 따라, 제2 홀(182)은 테이퍼진 형상을 가질 수 있다.
도 1, 도 8a 및 도 8b를 참조하면, 제2 시드층(124P)이 제2 홀(182) 내에 및 제2 절연층(112)의 상면 상에 형성될 수 있다. 제2 시드층(124P)은 노출된 제1 배선 패턴(110)의 상면, 제2 절연층(112)의 내측벽, 및 제2 절연층(112)의 상면을 콘포말하게 덮을 수 있다. 제2 시드층(124P)은 구리 티타늄 및/또는 탄탈륨과 같은 도전 물질을 포함할 수 있다.
도 1, 도 9a 및 도 9b를 참조하면, 제1 레지스트 패턴(171)이 제2 절연층(112) 상에 형성될 수 있다. 제1 레지스트 패턴(171)은 제1 트렌치(183)를 가질 수 있다. 제1 트렌치(183)는 제2 홀(182) 상에 형성될수 있다. 제1 레지스트 패턴(171)은 제1 절연층(111) 및 제2 절연층(112)과 다른 물질을 포함할 수 있다. 예컨대, 제1 레지스트 패턴(171)은 포토 레지스트 물질을 포함할 수 있다. 상기 포토 레지스트 물질은 폴리머와 같은 유기물을 포함할 수 있다. 제1 레지스트 패턴(171)이 포토 레지스트 물질을 포함하므로, 제1 레지스트 패턴(171)의 형성 동안, 경화 공정이 필요하지 않을 수 있다. 이에 따라, 제1 트렌치(183)는 테이퍼진 형상으로 변형되는 현상이 발생되지 않을 수 있다.
도 1, 도 10a 및 도 10b를 참조하면, 제2 도전 패턴(126)이 제1 트렌치(183) 및 제2 홀(182) 내에 형성되어, 제2 시드층(124P)을 덮을 수 있다. 제2 도전 패턴(126)은 제2 시드층(124P)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제2 도전 패턴(126)은 제2 홀(182)을 채우되, 제1 레지스트 패턴(171)의 상면 상으로 연장되지 않을 수 있다. 이에 따라, 별도의 평탄화 공정이 수행되지 않을 수 있다. 제2 도전 패턴(126)은 구리와 같은 금속을 포함할 수 있다.
도 1, 도 11a 및 도 11b를 참조하면, 제1 레지스트 패턴(171)이 제거되어, 제2 시드층(124p)의 상면 및 제2 도전 패턴(126)의 측벽을 노출시킬 수 있다.
도 1, 도 12a 및 도 12b를 참조하면, 제2 시드층(124p)의 상면 및 제2 도전 패턴(126)의 측면 및 상면 상에 제2 레지스트 패턴(172)을 형성할 수 있다. 제2 레지스트 패턴(172)은 제2 트랜치(184)를 가질 수 있다. 제2 트렌치(184)는 제2 도전 패턴(126)의 상면의 일부 및 측면의 일부를 노출할 수 있다. 또한, 제2 트렌치(184)는 제2 도전 패턴(126)과 인접한 제2 시드층(124p)의 상면의 일부를 노출할 수 있다. 제2 레지스트 패턴(172)은 포토 레지스트 물질을 포함할 수 있다. 상기 포토 레지스트 물질은 폴리머와 같은 유기물을 포함할 수 있다.
도 1, 도 13a 및 도 13b를 참조하면, 제2 트랜치(184) 내에 제1 금속층(131) 및 제2 금속층(133)을 순차적으로 형성할 수 있다. 제1 금속층(131)을 형성하는 것은 제2 도전 패턴(126) 및 제2 시드층(124P)을 전극으로 사용한 전기 도금 공정을 수행하는 것을 포함할 수 있다. 전기 도금 공정은 제1 금속층(131)이 2μm 내지 8μm의 두께를 가질 때까지 수행될 수 있다. 제2 금속층(133)은, 예컨대, 니켈(Ni)을 포함할 수 있다.
이어서, 제1 금속층(131)을 전극으로 사용한 전기 도금 공정을 수행하여 제1 금속층(131) 상에 제2 금속층(132)을 형성할 수 있다. 전기 도금 공정은 제1 금속층(131)이 0.1μm 내지 0.8μm의 두께를 가질 때까지 수행될 수 있다. 제2 금속층(133)은, 예컨대, 금(Au)을 포함할 수 있다.
도 1, 도 14a 및 도 14b를 참조하면, 제2 레지스트 패턴(172)이 제거되어, 제2 시드층(124p)의 상면 및 제2 도전 패턴(126)의 측벽들 및 제2 금속층(132)의 표면들을 노출시킬 수 있다.
다시 도 1, 도 2a 및 도 2b를 참조하면, 제2 절연층(112), 제2 배선 패턴들(120) 및 패드 패턴(130)을 덮는 패시베이션 패턴(140)이 형성될 수 있다.
패시베이션 패턴(140)의 형성에 앞서, 제2 시드층(124p)의 노출된 부분이 제거되어, 제2 절연층(112)의 상면이 노출될 수 있다. 제2 시드층(124p)의 제거는 식각 공정에 의해 수행될 수 있다. 상기 식각 공정에서 제2 도전 패턴(126) 및 패드 패턴(130)은 제2 시드층(124p)에 대해 식각 선택성을 가질 수 있다. 제2 시드층(124p)의 다른 일부는 제2 도전 패턴(126)의 하면 및 패드 패턴(130)의 하면 상에 배치되어, 상기 식각 공정에 의해 제거되지 않을 수 있다. 상기 식각 공정 후, 남아 있는 제2 시드층(124p)의 상기 다른 일부는 제2 시드 패턴(124)을 형성할 수 있다. 이에 따라, 제2 비아 부분(120V) 및 제2 라인 부분(120W)을 포함하는 제2 배선 패턴(120)이 형성될 수 있다.
패시베이션 패턴(140)을 형성하는 것은 예비 패시베이션 절연층을 제2 절연층(112) 상에 전면적으로 도포하여 예비 패시베이션 절연층을 형성하는 것 및 예비 패시베이션 절연층을 패터닝하여 패드 패턴(130)의 확장 부분(PP)의 상면(130t)의 일부를 노출하는 패드 오프닝(H)을 형성하는 것을 포함할 수 있다. 예비 패시베이션 절연층은 감광성 물질로서 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는, 예컨대, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 상기 현상 공정은 네거티브 톤 현상 공정 또는 포지티브 톤 현상 공정일 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 16은 도 15의 C 부분을 확대한 확대단면도이다. 앞서 설명된 구성들과 중복된 구성들에 대한 상세한 설명은 생략될 수 있다.
도 15 및 도 16을 참조하면, 반도체 패키지는 하부 패키지(10) 및 상부 패키지(20)를 포함할 수 있다. 즉, 반도체 패키지는 상부 패키지(20)가 하부 패키지(10) 상에 실장된 PoP(Package on Package)일 수 있다.
하부 패키지(10)는 하부 재배선 구조체(200), 하부 재배선 구조체(200) 상에 실장되는 제 1 반도체 칩(201) 및 하부 재배선 구조체(200) 상에서 제 1 반도체 칩(200)을 덮는 제1 몰딩 부재(250) 및 재배선 구조체(100)를 포함할 수 있다. 또한 하부 패키지(10)는 하부 재배선 구조체(200) 및 재배선 구조체(100) 사이의 연결 기판(300)을 포함할 수 있다.
하부 재배선 구조체(200)는 제1 하부 배선 패턴(210), 제2 하부 배선 패턴(220), 제3 하부 배선 패턴(230), 하부 절연층들(211, 212, 213, 214) 및 외부 접속 단자들(218)을 포함할 수 있다. 하부 절연층들(211, 212, 213, 214)은 순차적으로 적층된 제1 하부 절연층(211), 제2 하부 절연층(212), 제3 하부 절연층(213), 제4 하부 절연층(214)을 포함할 수 있다.
제1 내지 제4 하부 절연층들(211, 212, 213, 214)이 적층될 수 있다. 제1 하부 절연층(211)은 제2 내지 제4 하부 절연층들(212, 213, 214)과 다른 절연 물질을 포함할 수 있다. 제1 하부 절연층(211)은 에폭시(epoxy)계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제1 하부 절연층(211)은, 예컨대, ABF(Ajinomoto Build-up Film)를 포함할 수 있다. 실시예들에 따르면, 제1 하부 절연층(211)은 감광성 물질을 포함할 수 있다. 감광성 물질은, 예컨대, PID(photo image-able dielectric)를 포함할 수 있다. 제2 내지 제4 하부 절연층들(212, 213, 214)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산화질화물(SiON)과 같은 무기 물질을 포함할 수 있다.
하부 재배선 구조체(200)는 칩 퍼스트(chip first)공정에 의해 제1 반도체 칩(201)의 하면 및 연결 기판(300)의 하면 상에 형성될 수 있다. 구체적으로, 제4 하부 절연층(214)은 제1 내지 제3 하부 절연층(211, 212, 213)의 형성에 앞서 형성될 수 있다. 제3 하부 배선 패턴(230)이 제4 하부 절연층(214)의 하면 상에 형성될 수 있다. 이어서, 제3 하부 절연층(213) 및 제2 하부 절연층(212)이 순차적으로 형성될 수 있다. 제3 하부 절연층(213) 및 제2 하부 절연층(212)이 형성되는 동안 제2 하부 배선 패턴(220) 및 제1 하부 배선 패턴(210)이 형성될 수 있다. 제1 하부 절연층(211)은 제1 하부 배선 패턴(210)의 하면을 덮도록 형성될 수 있다.
제3 하부 배선 패턴(230)의 일부는 제4 하부 절연층(214)을 관통하여 제1 반도체 칩(201)의 하부 칩 패드(202)에 접속될 수 있다. 제3 하부 배선 패턴(230)의 다른 일부는 제4 하부 절연층(214)을 관통하여 연결 패드(304)에 접속될 수 있다. 제2 하부 배선 패턴(220)은 제3 하부 절연층(213)의 하면 상에 배치될 수 있다. 제2 하부 배선 패턴(220)은 제3 하부 절연층(213)을 관통하여 제3 하부 배선 패턴(230)에 접속될 수 있다. 제1 하부 배선 패턴(210)은 제2 하부 절연층(212)의 하면 상에 배치될 수 있다. 제1 하부 배선 패턴(210)은 제2 하부 절연층(212)을 관통하여 제2 하부 배선 패턴(220)에 접속될 수 있다.
제1 내지 제3 하부 배선 패턴들(210, 220, 230)의 각각은 하부 도전층들(216, 226, 236) 및 하부 도전층들(216, 226, 236)의 상부 표면을 덮는 하부 시드층들(214, 224, 234)을 포함할 수 있다. 하부 도전층들(216, 226, 236)은, 예컨대, 구리(Cu)를 포함할 수 있다. 하부 시드층들(214, 224, 234)은 하부 도전층들을 전해도금 공정으로 형성하기 위한 도전 물질을 포함할 수 있다. 하부 시드층들(214, 224, 234)은, 예컨대, 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다. 일 예에 따르면, 하부 시드층들(214, 224, 234)은 하부 도전층들(216, 226, 236)과 동일한 물질을 포함할 수 있으며, 이 경우, 하부 시드층들(214, 224, 234)과 하부 도전층들(216, 226, 236)의 경계면은 구분돠지 않을 수 있다.
제1 몰딩 부재(250)가 하부 재배선 구조체(200) 상에서 제1 반도체 칩(201)을 덮을 수 있다. 제1 몰딩 부재(250)는 제1 반도체 칩(201)의 측면들 및 상면을 덮을 수 있다.
연결 기판(300)이 하부 재배선 구조체(200) 상에 배치될 수 있다. 연결 기판(300)은 반도체칩(201)의 형성 이전 또는 이후에 형성될 수 있다. 연결 기판(300)은 반도체 칩(201)이 제공되는 홀을 가질 수 있다. 예컨대, 연결 기판(300)은 인쇄회로기판을 포함할 수 있고, 연결 기판(300)을 형성하는 것은 인쇄회로기판의 상면 및 하면을 관통하는 홀을 형성하는 것을 포함할 수 있다. 평면적 관점에서, 홀은 연결 기판(300)의 센터 부분에 형성될 수 있다. 연결 기판(300)은 베이스층들(302) 및 도전 구조체들(304, 306)을 포함할 수 있다. 베이스층들(302)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스층들(302)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 도전 구조체들(304, 306)은 연결 패드들(304) 및 연결 비아들(306)을 포함할 수 있다. 연결 비아들(306)은 베이스층들(302)을 수직적으로 관통하여 연결 패드들(304)에 접속될 수 있다. 도전 구조체들(304, 306)은 하부 재배선 구조체(200)와 재배선 구조체(100) 사이의 전기적 이동 경로를 제공할 수 있다.
연결 기판(300)의 상면 및 제1 몰딩 부재(250)의 상면 상에 재배선 구조체(100)가 제공될 수 있다. 재배선 구조체(100)는 하부 패드(LP), 제1 배선 패턴(110), 제2 배선 패턴(120), 패드 패턴(130), 절연층들(111, 112) 및 패시베이션 패턴(140)을 포함할 수 있다. 절연층들(111, 112)은 순차적으로 적층된 제1 및 제2 절연층들(111, 112)을 포함할 수 있다. 재배선 구조체(100)의 구체적인 구조는 도 1 내지 도 14b를 참조하여 설명한 것과 동일/유사할 수 있다. 재배선 구조체(100)의 하부 패드(LP)는 연결 기판(300)의 도전 구조체들(304, 306)과 전기적으로 연결될 수 있다.
패드 패턴(130) 상에 연결 단자(118)가 제공될 수 있다. 연결 단자(118)는 패드 패턴(130)의 확장 부분(PP)의 상면 상에 위치할 수 있다. 또한 연결 단자(118)는 확장 부분(PP)의 상면의 일부를 노출하는 패시베이션 패턴(140)의 패드 오프닝(H) 내에 위치할 수 있다. 연결 단자(118)는 제2 배선 패턴(120)의 상면(120t)보다 낮은 수직적 레벨에 위치한 하면을 가질 수 있다. 연결 단자(118)는 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 연결 단자(118)는 솔더 물질과 같은 도전 물질을 포함할 수 있다. 솔더 물질은 예를 들어, 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다.
상부 반도체 패키지(20)가 하부 반도체 패키지(10) 상에 배치될 수 있다. 상부 반도체 패키지(20)는 패키지 기판(410), 상부 반도체칩들(401, 402) 및 상부 몰딩막(450)을 포함할 수 있다. 패키지 기판(410)은 하부 금속 패드(412)를 포함할 수 있으며, 하부 금속 패드(412)는 패키지 기판(410)의 하면 상에 노출될 수 있다. 일 예로, 패키지 기판(410)은 인쇄회로기판일 수 있다. 다른 예로, 패키지 기판(410)은 재배선층일 수 있다.
상부 반도체칩들(401, 402)이 패키지 기판(410) 상에 배치될 수 있다. 상부 반도체 칩들(401)은 패키지 기판(410)의 상면 상에서 접착층(AD)들과 교대로 적층된 제1 상부 반도체 칩들(401) 및 제2 상부 반도체 칩들(402)을 포함할 수 있다. 상부 반도체칩들(401, 402)의 각각은 집적 회로들을 포함할 수 있고, 상기 집적 회로들은 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 상부 반도체칩들(401, 402)은 하부 반도체칩(201)과 다른 종류의 반도체칩일 수 있다. 실시예들에 따르면, 하부 반도체 칩(201)은 AP 칩(application processor chip)일 수 있고, 상부 반도체칩들(401, 402)은 메모리 칩일 수 있다. 상부 반도체칩들(401, 402)은 와이어들(W)을 통하여 패키지 기판(410)의 상부 금속 패드들(414)과 전기적으로 연결될 수 있다.
상부 몰딩막(450)이 패키지 기판(410) 상에 제공되어, 상부 반도체칩들(401, 402)을 덮을 수 있다. 상부 몰딩막(450)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 확대단면도로, 도 15의 C 부분에 대응된다. 중복된 구성들에 대한 상세한 설명은 생략될 수 있다.
도 15 및 도 17을 참조하면, 재배선 구조체(100)는 패드 패턴(130)의 제1 금속층(131)과 제2 시드 패턴(124)의 사이의 도전성 돌기들(125)을 더 포함할 수 있다. 패드 패턴(130)은 도전성 돌기들(125)의 측면들 및 상면들을 컨포멀하게 덮을 수 있다. 도전성 돌기들(125)의 각각은 아일랜드의 형상을 가질 수 있으며, 패시베이션 패턴(140) 패드 오프닝(H) 내에 배치될 수 있다.
연결 단자(118)는 패드 오프닝(H) 내의 제2 금속층(133)의 상면을 덮을 수 있다. 제2 금속층(133)의 상면이 굴곡된 형상을 가짐에 따라 연결 단자(118) 하면 또한 굴곡된 형상을 가질 수 있다. 이로써, 제2 금속층(133)과 연결 단자(118)의 접촉 면적이 증대될 수 있으며, 제2 금속층(133)과 연결 단자(118) 간의 접촉저항이 감소될 수 있다. 연결 단자(118)는 패시베이션 패턴(140) 패드 오프닝(H)을 완전히 채울 수 있다. 연결 단자(118)의 최하부 표면은 제2 배선 패턴(120)의 상면보다 낮은 수직적 레벨에 위치할 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 패키지를 나타낸 단면도이다. 앞서 설명된 구성들과 차이점 위주로 설명되며 중복된 구성들에 대한 상세한 설명은 생략될 수 있다.
도 18을 참조하면, 연결 기판(300)은 제1 몰딩 부재(250) 및 도전 비아(308)를 포함할 수 있다.
제1 몰딩 부재(250)는 하부 재배선 구조체(200) 상에서 제1 반도체 칩(201)을 덮을 수 있다. 제1 몰딩 부재(250)는 제1 반도체 칩(201)의 측면들, 상면 및 하면의 일부를 덮을 수 있다. 제1 몰딩 부재(250)는 하부 재배선 구조체(100)의 상면을 완전히 덮을 수 있다. 제1 몰딩 부재(250)의 폭은 하부 재배선 구조체(100)의 폭과 동일할 수 있다. 달리 말해서, 제1 몰딩 부재(250)의 측벽은 하부 재배선 구조체(100)의 측벽과 정렬될 수 있다.
제1 몰딩 부재(250)를 관통하는 도전 비아(308)가 하부 재배선 구조체(200)와 재배선 구조체(100)의 사이에 제공될 수 있다. 도전 비아(308)는 하부 재배선 구조체(200)와 재배선 구조체(100)를 전기적으로 연결할 수 있다. 도전 비아(308)는 기둥의 형상을 가질 수 있고, 금속으로서 구리를 포함할 수 있다. 도전 비아(308)의 상면은 제1 배선 패턴(110)의 하면과 연결될 수 있고, 도전 비아(308)의 하면은 제3 하부 배선 패턴(230)의 상면과 연결될 수 있다.
제1 반도체 칩(201)은 하부 연결 단자(204)를 통하여 하부 재배선 구조체(200)과 전기적으로 연결될 수 있다. 하부 연결 단자(204)는 제3 하부 배선 패턴(230)과 하부 칩 패드(202)의 사이에 게재되어, 제1 반도체 칩(201)과 하부 재배선 구조체(200)를 전기적으로 연결할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 배선 패턴;
    상기 제1 배선 패턴을 덮는 절연층;
    상기 절연층 상의 제2 배선 패턴으로서, 상기 제2 배선 패턴은 수평적으로 연장된 라인 부분 및 상기 라인 부분과 상기 제1 배선 패턴을 연결하는 비아 부분을 포함하는 것;
    상기 제2 배선 패턴과 전기적으로 연결된 패드 패턴으로서, 상기 패드 패턴은 상기 라인 부분의 상면을 덮는 연결 부분 및 상기 라인 부분의 상기 상면에 비해 낮은 레벨에 위치한 상면을 갖는 확장 부분을 포함하는 것; 및
    상기 확장 부분과 상기 절연층 사이의 시드 패턴을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 패드 패턴은 상기 시드 패턴에 비해 두꺼운 두께를 갖고 상기 배선 패턴에 비해 얇은 두께를 갖는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 확장 부분은 상기 시드 패턴과 직접 접촉하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제2 배선 패턴 및 상기 연결 부분의 상면을 덮는 패시베이션 패턴을 포함하고, 상기 패시베이션 패턴은 상기 절연층과 다른 물질을 포함하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제2 배선 패턴 및 상기 연결 부분의 상면을 덮는 패시베이션 패턴을 포함하고,
    상기 패시베이션 패턴은 상기 확장 부분의 상면의 적어도 일부를 노출하는 패드 오프닝을 갖는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 확장 부분 상의 연결 단자 및 상기 연결 단자와 접속되는 패드를 갖는 상부 반도체 패키지를 더 포함하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 패드 패턴은 제1 금속층 및 상기 제1 금속층과 다른 물질을 포함하는 제2 금속층을 포함하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 제1 금속층은 상기 제2 금속층에 비해 두꺼운 두께를 갖는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 연결 부분 및 상기 확장 분은 제1 방향으로 서로 인접하고,
    상기 연결 부분의 상기 제1 방향과 수직한 제2 방향의 폭은 상기 확장 부분의 상기 제2 방향의 폭에 비해 작은 반도체 패키지.
  10. 하부 재배선 구조체;
    상기 하부 재배선 구조체의 상면 상의 하부 반도체 칩;
    상기 하부 반도체 칩의 상면 상의 절연층;
    상기 절연층 내의 제1 배선 패턴;
    상기 절연층의 상면 상의 제2 배선 패턴으로서, 상기 제2 배선 패턴은 수평적으로 연장된 라인 부분 및 상기 라인 부분과 상기 제1 배선 패턴을 연결하는 비아 부분을 포함하는 것;
    상기 제2 배선 패턴과 전기적으로 연결된 패드 패턴으로서, 상기 패드 패턴은 상기 라인 부분의 상면을 덮는 연결 부분 및 상기 라인 부분의 상기 상면에 비해 낮은 레벨에 위치한 상면을 갖는 확장 부분을 포함하는 것;
    상기 제2 배선 패턴 및 상기 연결 부분의 상면을 덮는 패시베이션 패턴으로서, 패시베이션 패턴은 상기 확장 부분의 상면의 적어도 일부를 노출하는 패드 오프닝을 갖는 것;
    상기 패드 패턴과 상기 절연막 사이의 시드 패턴; 및
    상기 패드 패턴의 확장 부분 상에서 상기 패드 오프냉 내의 연결 단자;
    상기 연결 단자 상에 배치되고, 상기 연결 단차를 통하여 상기 하부 재배선 구조체와 전기적으로 연결되는 상부 반도체 칩을 포함하는 반도체 패키지.
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