KR20220126850A - 반도체 패키지 - Google Patents

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KR20220126850A
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substrate
width
insulating layer
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KR1020210030913A
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장재권
석경림
배민준
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삼성전자주식회사
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Abstract

본 발명의 개념에 따르면, 반도체 패키지는 재배선 기판; 및 상기 재배선 기판의 상면 상에 배치되는 반도체 칩을 포함하되, 상기 재배선 기판은: 절연층; 및 상기 절연층 내에 제공된 제1 재배선 패턴, 제2 재배선 패턴 및 제3 재배선 패턴을 포함하고, 상기 제1 내지 제3 재배선 패턴들은 상기 재배선 기판의 하면에서 상기 상면을 향하는 방향으로 순차적으로 제공되면서 서로 전기적으로 연결되며, 상기 제1 내지 제3 재배선 패턴들 각각은 상기 재배선 기판의 상기 상면에 나란한 방향으로 연장되는 배선 부분을 포함하고, 상기 제1 및 제3 재배선 패턴들 각각은 상기 배선 부분으로부터 상기 재배선 기판의 상기 상면에 수직한 방향으로 연장되는 비아 부분을 포함하되, 상기 제2 재배선 패턴은 상기 제2 재배선 패턴의 상기 배선 부분의 너비보다 작은 너비를 갖는 제1 미세 배선 패턴들을 더 포함하고, 서로 인접하는 상기 제1 미세 배선 패턴들 간의 간격은 0.5 μm 내지 2 μm이고, 상기 제1 재배선 패턴의 상기 비아 부분은 그의 상면에서 최소 너비를 갖고, 상기 제3 재배선 패턴의 상기 비아 부분은 그의 바닥면에서 최소 너비를 가질 수 있다.

Description

반도체 패키지 {Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로써, 보다 구체적으로 재배선 기판을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성 및 전기적 특성이 향상된 반도체 패키지를 제공하는 것에 있다.
본 발명의 개념에 따르면, 반도체 패키지는 재배선 기판; 및 상기 재배선 기판의 상면 상에 배치되는 반도체 칩을 포함하되, 상기 재배선 기판은: 절연층; 및 상기 절연층 내에 제공된 제1 재배선 패턴, 제2 재배선 패턴 및 제3 재배선 패턴을 포함하고, 상기 제1 내지 제3 재배선 패턴들은 상기 재배선 기판의 하면에서 상기 상면을 향하는 방향으로 순차적으로 제공되면서 서로 전기적으로 연결되며, 상기 제1 내지 제3 재배선 패턴들 각각은 상기 재배선 기판의 상기 상면에 나란한 방향으로 연장되는 배선 부분을 포함하고, 상기 제1 및 제3 재배선 패턴들 각각은 상기 배선 부분으로부터 상기 재배선 기판의 상기 상면에 수직한 방향으로 연장되는 비아 부분을 포함하되, 상기 제2 재배선 패턴은 상기 제2 재배선 패턴의 상기 배선 부분의 너비보다 작은 너비를 갖는 제1 미세 배선 패턴들을 더 포함하고, 서로 인접하는 상기 제1 미세 배선 패턴들 간의 간격은 0.5 μm 내지 2 μm이고, 상기 제1 재배선 패턴의 상기 비아 부분은 그의 상면에서 최소 너비를 갖고, 상기 제3 재배선 패턴의 상기 비아 부분은 그의 바닥면에서 최소 너비를 가질 수 있다.
본 발명의 다른 개념에 따르면, 반도체 패키지는 재배선 기판; 상기 재배선 기판의 상면 상에 배치되는 반도체 칩, 상기 반도체 칩은 상기 재배선 기판과 전기적으로 연결되는 칩 패드를 포함하고; 및 상기 재배선 기판의 하면 상에 배치되는 도전 단자를 포함하되, 상기 재배선 기판은: 절연층; 및 상기 재배선 기판의 상기 하면에서 상기 상면을 향하는 방향을 따라 순차적으로 제공되어 서로 전기적으로 연결되는 제1 재배선 패턴, 제2 재배선 패턴 및 제3 재배선 패턴을 포함하고, 상기 제1 내지 제3 재배선 패턴들 각각은 상기 재배선 기판의 상기 상면에 나란한 방향으로 연장되는 배선 부분을 포함하며, 상기 제1 및 제3 재배선 패턴들 각각은 상기 배선 부분으로부터 상기 재배선 기판의 상기 상면에 수직한 방향으로 연장되는 비아 부분을 포함하고, 상기 제2 재배선 패턴은 상기 제2 재배선 패턴의 상기 배선 부분의 너비보다 작은 너비를 갖는 제1 미세 배선 패턴들을 더 포함하되, 상기 제1 재배선 패턴의 상기 비아 부분의 너비는 상기 재배선 기판의 상기 하면에서 상기 상면을 향하는 방향으로 갈수록 점차 작아지고, 상기 제3 재배선 패턴의 상기 비아 부분의 너비는 상기 재배선 기판의 상기 하면에서 상기 상면을 향하는 방향으로 갈수록 점차 커질 수 있다.
본 발명의 또 다른 개념에 따르면, 반도체 패키지는 재배선 기판; 상기 재배선 기판의 상면 상에 배치되는 반도체 칩, 상기 반도체 칩은 상기 재배선 기판과 전기적으로 연결되는 칩 패드를 포함하고; 상기 반도체 칩을 덮는 몰딩막; 상기 재배선 기판 및 상기 칩 패드 사이에 개재되는 본딩 단자; 및 상기 재배선 기판의 하면 상에 배치되는 도전 단자를 포함하되, 상기 재배선 기판은: 언더 범프 패턴; 상기 언더 범프 패턴 상에 제공된 절연층; 상기 언더 범프 패턴 상에 제공되고, 상기 언더 범프 패턴과 접촉하는 제1 재배선 패턴; 상기 제1 재배선 패턴 상에 제공되고, 상기 제1 재배선 패턴과 접촉하는 제2 재배선 패턴; 상기 제2 재배선 패턴 상에 제공되고, 상기 제2 재배선 패턴과 접촉하는 제3 재배선 패턴; 상기 제3 재배선 패턴 상에 제공되고, 상기 제3 재배선 패턴과 접촉하는 제4 재배선 패턴; 및 상기 제4 재배선 패턴 상에 제공되고, 상기 제4 재배선 패턴과 접촉하는 본딩 패드를 포함하되, 상기 제1 내지 제4 재배선 패턴들은 상기 절연층 내에 제공되고, 상기 제1 내지 제4 재배선 패턴들 각각은 상기 재배선 기판의 상기 상면에 나란한 방향으로 연장되는 배선 부분을 포함하고, 상기 제1 재배선 패턴, 상기 제3 재배선 패턴 및 상기 제4 재배선 패턴 각각은 상기 배선 부분으로부터 상기 재배선 기판의 상기 상면에 수직한 방향으로 연장되는 비아 부분을 포함하며, 상기 제2 재배선 패턴은 상기 제2 재배선 패턴의 상기 배선 부분의 너비보다 작은 너비를 갖는 제1 미세 배선 패턴들을 더 포함하고, 상기 제4 재배선 패턴은 상기 제4 재배선 패턴의 상기 배선 부분의 너비보다 작은 너비를 갖는 제2 미세 배선 패턴들을 더 포함하되, 서로 인접하는 상기 제1 미세 배선 패턴들 간의 간격은 0.5 μm 내지 2 μm이고, 상기 제1 재배선 패턴의 상기 비아 부분은 그의 상면에서 최소 너비를 갖고, 상기 제3 재배선 패턴의 상기 비아 부분은 그의 바닥면에서 최소 너비를 가질 수 있다.
본 발명에 따르면, 미세 배선 패턴들을 포함하는 제2 재배선 패턴을 언더 범프 패턴보다 먼저 형성할 수 있다. 이로써, 언더 범프 패턴 사이의 절연층이 제조 공정 중 수축하여 발생할 수 있는 미세 배선 패턴들의 굴곡(undulation) 현상을 완화하고 보다 균일한 선폭의 확보가 가능하다. 결과적으로, 반도체 패키지의 신뢰성이 향상될 수 있다.
본 발명에 따르면, 언더 범프 패턴을 비교적 두껍게 형성할 수 있다. 결과적으로, 반도체 패키지의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 도 1의 A 영역을 확대 도시하였다.
도 3a 내지 도 3h는 본 발명의 실시예들에 따른 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 9는 도 8의 B 영역을 확대 도시하였다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 도 2는 도 1의 A 영역을 확대 도시하였다.
도 1 및 도 2를 참조하면, 반도체 패키지(10)는 재배선 기판(100) 및 반도체 칩(200)을 포함할 수 있다. 재배선 기판(100)은 절연층들(101, 102, 103, 104, 105), 제1 재배선 패턴(110), 제2 재배선 패턴(120), 제3 재배선 패턴(130), 제4 재배선 패턴(140), 본딩 패드(150) 및 언더 범프 패턴(160)을 포함할 수 있다. 재배선 기판(100)은 상면(100a) 및 상면(100a)에 대향하는 하면(100b)을 포함할 수 있다. 절연층들은 재배선 기판(100)의 하면(100b)에서 상면(100a)을 향하는 방향으로 순차적으로 적층된 제1 내지 제5 절연층들(101, 102, 103, 104, 105)을 포함할 수 있다. 다시 말하면, 제1 내지 제5 절연층들(101, 102, 103, 104, 105)은 재배선 기판(100)의 상면(100a)에 수직한 방향으로 순차적으로 적층될 수 있다. 재배선 기판(100)은 배선 구조체로 명명될 수 있다. 재배선 기판(100)의 상면(100a)은 제5 절연층(105)의 상면일 수 있다. 재배선 기판(100)의 하면(100b)은 제1 절연층(101)의 하면일 수 있다.
언더 범프 패턴(160)이 재배선 기판(100)의 하면(100b) 상에 제공될 수 있다. 언더 범프 패턴(160)은 후술할 도전 단자(400)의 패드로 기능할 수 있다. 언더 범프 패턴(160)은 구리와 같은 금속 물질을 포함할 수 있다. 일 예로, 인접한 두 언더 범프 패턴들(160) 사이의 간격(D10)은 20 μm 내지 70 μm일 수 있다. 언더 범프 패턴(160)은 도 2에 도시된 것과 같이, 비교적 두꺼운 두께(T1)를 가질 수 있다. 일 예로, 언더 범프 패턴(160)의 두께(T1)는 10 μm 내지 20 μm일 수 있다.
본 발명의 실시예들에 따르면, 후술할 바와 같이 반도체 패키지의 제조 공정에서 제2 재배선 패턴(120)이 먼저 형성되므로 제1 미세 배선 패턴들(120W')의 굴곡(undulation) 현상을 완화할 수 있다. 이로써, 굴곡 현상을 완화하기 위하여 언더 범프 패턴(160)의 두께를 감소시킬 필요가 없다. 결과적으로, 언더 범프 패턴(160)의 두께를 두껍게 형성할 수 있어 반도체 패키지의 전기적 특성을 향상시킬 수 있다.
언더 범프 패턴(160)은 제1 절연층(101)을 관통하여 제1 재배선 패턴(110)과 접촉하는 비아 부분(160V) 및 비아 부분(160V) 아래에 제공되는 몸체 부분(160B)을 포함할 수 있다. 언더 범프 패턴(160)의 몸체 부분(160B)의 하면은 제1 절연층(101)에 덮이지 않을 수 있다. 언더 범프 패턴(160)의 몸체 부분(160B)의 측벽(160c)은 제1 절연층(101)에 덮이지 않을 수 있다. 다시 말하면, 언더 범프 패턴(160)의 몸체 부분(160B)의 측벽(160c)은 재배선 기판(100)의 하면(100b)으로부터 이격될 수 있다. 다른 예로, 언더 범프 패턴(160)의 몸체 부분(160B)의 측벽(160c)의 일부는 제1 절연층(101)과 접촉할 수 있다. 언더 범프 패턴(160)의 비아 부분(160V)은 몸체 부분(160B)으로부터 재배선 기판(100)의 상면(100a)에 수직한 방향으로 연장되는 부분일 수 있다.
제1 절연층(101)은 언더 범프 패턴(160) 상에 제공될 수 있다. 제1 절연층(101)은 언더 범프 패턴(160)의 비아 부분(160V)의 측벽을 덮을 수 있다. 제1 절연층(101)은 최하부 절연층일 수 있다. 언더 범프 패턴(160)의 비아 부분(160V)의 하면은 재배선 기판(100)의 하면(100b)과 실질적으로 동일한 레벨에 위치할 수 있다. 제1 절연층(101)은 예를 들어, 감광성 폴리머와 같은 유기 물질을 포함할 수 있다. 본 명세서에서, 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzhocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제1 절연층(101)은 포지티브 타입의 감광성 폴리머일 수 있으나, 이에 제약되지 않는다.
제1 재배선 패턴(110)이 언더 범프 패턴(160) 상에 제공될 수 있다. 제1 재배선 패턴(110)은 제1 비아 부분(110V) 및 제1 배선 부분(110W)을 포함할 수 있다. 제1 배선 부분(110W)은 제1 절연층(101) 내에 배치될 수 있다. 제1 배선 부분(110W)은 언더 범프 패턴(160) 및 제1 비아 부분(110V) 사이에 배치될 수 있다. 제1 배선 부분(110W)은 언더 범프 패턴(160)의 비아 부분(160V)의 상면과 접촉할 수 있다. 제1 배선 부분(110W)의 상면은 제1 절연층(101)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
제1 비아 부분(110V)은 제1 배선 부분(110W) 상에 제공되고, 제1 배선 부분(110W)과 연결될 수 있다. 제1 비아 부분(110V)은 제1 배선 부분(110W)으로부터 재배선 기판(100)의 상면(100a)에 수직한 방향으로 연장되는 부분일 수 있다. 구체적으로, 제1 비아 부분(110V)은 제1 배선 부분(110W)으로부터 재배선 기판(100)의 하면(100b)에서 상면(100a)을 향하는 방향으로 연장되는 부분일 수 있다. 제1 배선 부분(110W)은 제1 비아 부분(110V)보다 더 큰 너비 또는 더 긴 길이를 가질 수 있다. 제1 비아 부분(110V)은 제1 절연층(101)의 상면 상에 제공될 수 있다. 제1 비아 부분(110V)은 제2 절연층(102) 내에 배치될 수 있다.
제1 비아 부분(110V)의 너비는 언더 범프 패턴(160)의 비아 부분(160V)의 너비보다 작을 수 있다. 제1 비아 부분(110V)의 상면과 측벽 사이의 각도는 제1 각도(θ1)일 수 있다. 제1 각도(θ1)는 둔각일 수 있다. 일 예로, 제1 각도(θ1)는 95도 내지 135도일 수 있다. 언더 범프 패턴(160)의 비아 부분(160V)의 상면 및 측벽 사이의 각도(θ6)는 둔각일 수 있다. 일 예로, 언더 범프 패턴(160)의 비아 부분(160V)의 상면 및 측벽 사이의 각도(θ6)는 95도 내지 135도일 수 있다.
제1 비아 부분(110V)의 최대 너비는 제1 너비(W1)일 수 있다. 제1 비아 부분(110V)의 최소 너비는 제2 너비(W2)일 수 있다. 제1 비아 부분(110V)은 테이퍼진 형상을 가질 수 있다. 제1 비아 부분(110V)의 너비는 재배선 기판(100)의 하면(100b)에서 상면(100a)을 향하는 방향으로 갈수록 점차 작아질 수 있다. 다시 말하면, 제1 비아 부분(110V)의 상면에서의 너비는 제2 너비(W2)일 수 있고, 제1 비아 부분(110V)의 최하부에서의 너비는 제1 너비(W1)일 수 있다. 여기서, 제1 비아 부분(110V)의 최하부는 제1 비아 부분(110V)과 제1 배선 부분(110W)의 경계면을 의미할 수 있다. 제1 비아 부분(110V)의 최하부는 제1 절연층(101)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
제1 재배선 패턴(110)은 제1 씨드 패턴(111) 및 제1 도전 패턴(113)을 포함할 수 있다. 제1 도전 패턴(113)은 제1 절연층(101)의 상면 상에 및 제1 절연층(101) 내에 배치될 수 있다. 제1 도전 패턴(113)은 언더 범프 패턴(160)과 접촉할 수 있다. 제1 도전 패턴(113)은 구리와 같은 금속 물질을 포함할 수 있다. 제1 씨드 패턴(111)은 제1 도전 패턴(113)과 제2 절연층(102) 사이 그리고 제1 도전 패턴(113)과 제2 재배선 패턴(120) 사이에 개재될 수 있다. 제1 씨드 패턴(111)은 언더 범프 패턴(160)과 접촉하지 않을 수 있다. 제1 씨드 패턴(111)은 구리, 티타늄, 및/또는 이들의 합금과 같은 도전 물질을 포함할 수 있다.
제1 비아 부분(110V) 및 제1 배선 부분(110W) 각각은 제1 씨드 패턴(111) 및 제1 도전 패턴(113)을 포함할 수 있다. 제1 비아 부분(110V)의 제1 씨드 패턴(111)은 제1 배선 부분(110W)의 제1 씨드 패턴(111)과 경계면 없이 직접 연결될 수 있다. 제1 씨드 패턴(111)은 제1 비아 부분(110V)의 상면과 제2 재배선 패턴(120) 사이, 제1 비아 부분(110V)의 측벽과 제2 절연층(102) 사이, 및 제1 배선 부분(110W)의 상면과 제2 절연층(102) 사이에 개재될 수 있다. 제1 씨드 패턴(111)은 제1 배선 부분(110W)의 제1 도전 패턴(113)의 측벽 및 바닥면 상으로 연장되지 않을 수 있다. 제1 비아 부분(110V)의 제1 도전 패턴(113)은 제1 배선 부분(110W)의 제1 도전 패턴(113)과 직접 연결될 수 있다.
제2 절연층(102)이 제1 절연층(101) 상에 배치되어, 제1 절연층(101)의 상면 및 제1 비아 부분(110V)의 측벽을 덮을 수 있다. 제2 절연층(102)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제1 절연층(101) 및 제2 절연층(102) 사이의 경계면은 구분되지 않을 수 있으나, 이에 제한되지 않는다.
제2 재배선 패턴(120)이 제1 재배선 패턴(110) 상에 배치되어, 제1 재배선 패턴(110)과 전기적으로 연결될 수 있다. 제2 재배선 패턴(120)은 제2 배선 부분(120W) 및 제1 미세 배선 패턴들(120W')을 포함할 수 있다. 제2 배선 부분(120W) 및 제1 미세 배선 패턴들(120W')은 제2 절연층(102) 내에 제공될 수 있다.
제2 배선 부분(120W)은 제1 재배선 패턴(110)의 제1 비아 부분(110V)과 접촉할 수 있다. 구체적으로, 제2 배선 부분(120W)의 바닥면은 제1 비아 부분(110V)의 상면과 접촉할 수 있다. 제2 배선 부분(120W)의 상면은 제2 절연층(102)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 제2 배선 부분(120W)의 바닥면과 측벽 사이의 각도는 제2 각도(θ2)일 수 있다. 제2 각도(θ2)는 제1 각도(θ1)보다 작을 수 있다. 일 예로, 제2 각도(θ2)는 85도 내지 95도일 수 있다.
제1 미세 배선 패턴들(120W')은 제1 재배선 패턴(110)과 접촉하지 않을 수 있다. 제1 미세 배선 패턴들(120W')은 서로 인접하는 제2 배선 부분들(120W) 사이에 배치될 수 있다. 제1 미세 배선 패턴들(120W') 각각의 상면과 측벽 사이의 각도, 그리고 바닥면과 측벽 사이의 각도는 85도 내지 95도일 수 있다. 제1 미세 배선 패턴들(120W')의 너비는 제2 배선 부분(120W)의 너비보다 작을 수 있다. 일 예로, 제1 미세 배선 패턴들(120W') 각각의 너비(W12)는 0.5 μm 내지 2 μm일 수 있다. 서로 인접하는 제1 미세 배선 패턴들(120W') 사이의 간격(D11)은 0.5 μm 내지 2 μm일 수 있다.
본 발명의 실시예들에 따르면, 제1 미세 배선 패턴들(120W')을 포함하는 제2 재배선 패턴(120)이 먼저 형성됨으로써, 제1 미세 배선 패턴들(120W')의 굴곡 현상을 완화할 수 있다. 결과적으로, 반도체 패키지의 신뢰성이 향상될 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
제2 재배선 패턴(120)은 제2 씨드 패턴(121) 및 제2 도전 패턴(123)을 포함할 수 있다. 예를 들어, 제2 배선 부분(120W) 및 제1 미세 배선 패턴들(120W') 각각은 제2 씨드 패턴(121) 및 제2 도전 패턴(123)을 포함할 수 있다. 제2 씨드 패턴(121)은 제2 도전 패턴(123) 및 제3 절연층(103) 사이에 개재될 수 있다. 제2 씨드 패턴(121)은 제2 도전 패턴(123)의 상면 상에 배치될 수 있다. 제2 도전 패턴(123)은 제1 재배선 패턴(110)과 접촉할 수 있다. 제2 씨드 패턴(121)은 제1 재배선 패턴(110)과 접촉하지 않을 수 있다. 제2 씨드 패턴(121)은 제2 도전 패턴(123)의 측벽 및 바닥면 상으로 연장되지 않을 수 있다. 제2 씨드 패턴(121)은 제1 씨드 패턴(111)의 예에서 설명한 물질을 포함할 수 있다. 제2 도전 패턴(123)은 제1 도전 패턴(113)의 예에서 설명한 물질을 포함할 수 있다.
제3 절연층(103)이 제2 절연층(102) 상에 배치될 수 있다. 제3 절연층(103)은 제2 재배선 패턴(120)의 상면을 덮을 수 있다. 제3 절연층(103)은 제2 씨드 패턴(121)의 적어도 일부와 접촉할 수 있다. 제3 절연층(103)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제3 절연층(103)은 제2 절연층(102)과 동일한 물질을 포함할 수 있다. 제3 절연층(103) 및 제2 절연층(102) 사이의 경계면은 구분되지 않을 수 있으나, 이에 제한되지 않는다. 제3 절연층(103)의 두께는 제2 절연층(102)의 두께보다 얇을 수 있다.
제3 재배선 패턴(130)이 제2 재배선 패턴(120) 상에 배치되어, 제2 재배선 패턴(120)과 전기적으로 연결될 수 있다. 제3 재배선 패턴(130)은 제3 배선 부분(130W) 및 제2 비아 부분(130V)을 포함할 수 있다.
제2 비아 부분(130V)은 제3 절연층(103) 내에 제공될 수 있다. 제2 비아 부분(130V)은 제2 재배선 패턴(120) 및 제3 배선 부분(130W) 사이에 개재될 수 있다. 제2 비아 부분(130V)의 바닥면 및 측벽 사이의 각도는 제3 각도(θ3)일 수 있다. 제3 각도(θ3)는 제1 각도(θ1)와 실질적으로 동일할 수 있다. 일 예로, 제3 각도(θ3)는 95도 내지 135도일 수 있다.
제2 비아 부분(130V)은 제3 배선 부분(130W)으로부터 재배선 기판(100)의 상면(100a)에 수직한 방향으로 연장되는 부분일 수 있다. 구체적으로, 제2 비아 부분(130V)은 제3 배선 부분(130W)으로부터 재배선 기판(100)의 상면(100a)에서 하면(100b)을 향하는 방향으로 연장되는 부분일 수 있다. 제3 배선 부분(130W)은 제2 비아 부분(130V)보다 더 큰 너비 또는 더 긴 길이를 가질 수 있다. 제2 비아 부분(130V)의 바닥면은 제2 배선 부분(120W)의 상면과 접촉할 수 있다.
제2 비아 부분(130V)의 최소 너비는 제3 너비(W3)일 수 있다. 제2 비아 부분(130V)의 최소 너비는 제4 너비(W4)일 수 있다. 제2 비아 부분(130V)은 테이퍼진 형상을 가질 수 있다. 제2 비아 부분(130V)의 너비는 재배선 기판(100)의 하면(100b)에서 상면(100a)을 향하는 방향으로 갈수록 점차 커질 수 있다. 다시 말하면, 제2 비아 부분(130V)의 바닥면에서의 너비는 제3 너비(W3)일 수 있고, 제2 비아 부분(130V)의 최상부에서의 너비는 제4 너비(W4)일 수 있다. 여기서, 제1 비아 부분(110V)의 최상부는 제2 비아 부분(130V)과 제3 배선 부분(130W)의 경계면을 의미할 수 있다. 제2 비아 부분(130V)의 최상부는 제3 절연층(103)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
제3 너비(W3)는 제2 너비(W2)와 실질적으로 동일할 수 있다. 제4 너비(W4)는 제1 너비(W1)와 실질적으로 동일할 수 있다. 일 예로, 제3 너비(W3)에 대한 제2 너비(W2)의 비는 0.8 내지 1.2일 수 있고, 제4 너비(W4)에 대한 제1 너비(W1)의 비는 0.8 내지 1.2일 수 있다.
제3 배선 부분(130W)은 제2 비아 부분(130V) 상에 및 제3 절연층(103)의 상면 상에 배치될 수 있다. 제3 배선 부분(130W)은 제4 절연층(104) 내에 제공될 수 있다. 제3 배선 부분(130W)은 제2 비아 부분(130V)과 전기적으로 연결될 수 있다. 제3 배선 부분(130W)의 바닥면은 제3 절연층(103)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
제3 재배선 패턴(130)은 제3 씨드 패턴(131) 및 제3 도전 패턴(133)을 포함할 수 있다. 제3 도전 패턴(133)은 제3 절연층(103)의 상면 상에 및 제3 절연층(103) 내에 배치될 수 있다. 제3 씨드 패턴(131)은 제2 재배선 패턴(120)과 제3 도전 패턴(133) 사이 및 제3 도전 패턴(133)과 제3 절연층(103) 사이에 개재될 수 있다. 제3 씨드 패턴(131)은 제2 재배선 패턴(120)과 접촉할 수 있다. 구체적으로, 제3 씨드 패턴(131)은 제2 재배선 패턴(120)의 제2 씨드 패턴(121)과 접촉할 수 있다.
제2 비아 부분(130V) 및 제3 배선 부분(130W) 각각은 제3 씨드 패턴(131) 및 제3 도전 패턴(133)을 포함할 수 있다. 제3 씨드 패턴(131)은 제2 비아 부분(130V)의 제3 도전 패턴(133)의 바닥면 상에 제공되고, 제2 비아 부분(130V)의 제3 도전 패턴(133)의 측벽과 제3 절연층(103) 사이 및 제3 배선 부분(130W)의 제3 도전 패턴(133)의 바닥면과 제3 절연층(103) 사이에 개재될 수 있다. 제3 씨드 패턴(131)은 제3 배선 부분(130W)의 제3 도전 패턴(133)의 측벽 및 상면 상으로 연장되지 않을 수 있다. 제3 씨드 패턴(131)은 제1 씨드 패턴(111)의 예에서 설명한 물질을 포함할 수 있다. 제3 도전 패턴(133)은 제1 도전 패턴(113)의 예에서 설명한 물질을 포함할 수 있다.
제4 절연층(104)이 제3 절연층(103) 상에 배치될 수 있다. 제4 절연층(104)은 제3 재배선 패턴(130)의 제3 배선 부분(130W)의 상면 및 측벽을 덮을 수 있다. 제4 절연층(104)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제4 절연층(104)은 제3 절연층(103)과 동일한 물질을 포함할 수 있다. 제4 절연층(104) 및 제3 절연층(103) 사이의 경계면은 구분되지 않을 수 있으나, 이에 제한되지 않는다. 제4 절연층(104)의 두께는 제3 절연층(103)의 두께보다 두꺼울 수 있다.
제4 재배선 패턴(140)이 제3 재배선 패턴(130) 상에 배치되어, 제3 재배선 패턴(130)과 전기적으로 연결될 수 있다. 제4 재배선 패턴(140)은 제4 배선 부분(140W) 및 제3 비아 부분(140V)을 포함할 수 있다.
제3 비아 부분(140V)은 제4 절연층(104) 내에 제공될 수 있다. 제3 비아 부분(140V)은 제3 재배선 패턴(130) 및 제4 배선 부분(140W) 사이에 개재될 수 있다. 제3 비아 부분(140V)의 바닥면 및 측벽 사이의 각도는 제4 각도(θ4)일 수 있다. 제4 각도(θ4)는 제1 각도(θ1)와 실질적으로 동일할 수 있다. 일 예로, 제4 각도(θ4)는 95도 내지 135도일 수 있다.
제3 비아 부분(140V)은 제4 배선 부분(140W)으로부터 재배선 기판(100)의 상면(100a)에 수직한 방향으로 연장되는 부분일 수 있다. 구체적으로, 제3 비아 부분(140V)은 제4 배선 부분(140W)으로부터 재배선 기판(100)의 상면(100a)에서 하면(100b)을 향하는 방향으로 연장되는 부분일 수 있다. 제4 배선 부분(140W)은 제3 비아 부분(140V)보다 더 큰 너비 또는 더 긴 길이를 가질 수 있다.
제3 비아 부분(140V)의 최소 너비는 제5 너비(W5)일 수 있다. 제3 비아 부분(140V)의 최대 너비는 제6 너비(W6)일 수 있다. 제3 비아 부분(110V)은 테이퍼진 형상을 가질 수 있다. 제3 비아 부분(140V)의 너비는 재배선 기판(100)의 하면(100b)에서 상면(100a)을 향하는 방향으로 갈수록 점차 커질 수 있다. 다시 말하면, 제3 비아 부분(140V)의 바닥면에서의 너비는 제5 너비(W5)일 수 있고, 제3 비아 부분(140V)의 최상부에서의 너비는 제6 너비(W6)일 수 있다. 여기서, 제3 비아 부분(140V)의 최상부는 제3 비아 부분(140V)과 제4 배선 부분(140W)의 경계면을 의미할 수 있다. 제3 비아 부분(140V)의 최상부는 제4 절연층(104)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 제6 너비(W6)는 제4 너비(W4)와 실질적으로 동일할 수 있다. 제5 너비(W5)는 제3 너비(W3)와 실질적으로 동일할 수 있다.
제4 배선 부분(140W)은 제3 비아 부분(140V) 상에 및 제4 절연층(104)의 상면 상에 배치될 수 있다. 제4 배선 부분(140W)은 제5 절연층(105) 내에 제공될 수 있다. 제4 배선 부분(140W)은 제3 비아 부분(140V)과 전기적으로 연결될 수 있다. 제4 배선 부분(140W)의 바닥면은 제4 절연층(104)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
제4 재배선 패턴(140)은 제4 씨드 패턴(141) 및 제4 도전 패턴(143)을 포함할 수 있다. 제4 도전 패턴(143)은 제4 절연층(104)의 상면 상에 및 제4 절연층(104) 내에 배치될 수 있다. 제4 씨드 패턴(141)은 제3 재배선 패턴(130)과 제4 도전 패턴(143) 사이 및 제4 도전 패턴(143)과 제4 절연층(104) 사이에 개재될 수 있다. 제4 씨드 패턴(141)은 제3 재배선 패턴(130)과 접촉할 수 있다. 구체적으로, 제4 씨드 패턴(141)은 제3 재배선 패턴(130)의 제3 도전 패턴(133)과 접촉할 수 있다.
제3 비아 부분(140V) 및 제4 배선 부분(140W) 각각은 제4 씨드 패턴(141) 및 제4 도전 패턴(143)을 포함할 수 있다. 제4 씨드 패턴(141)은 제3 비아 부분(140V)의 제4 도전 패턴(143)의 바닥면 상에 제공되고, 제3 비아 부분(140V)의 제4 도전 패턴(143)의 측벽과 제4 절연층(104) 사이 및 제4 배선 부분(140W)의 제4 도전 패턴(143)의 바닥면과 제4 절연층(104) 사이에 개재될 수 있다. 제4 씨드 패턴(141)은 제4 배선 부분(140W)의 제4 도전 패턴(143)의 측벽 및 상면 상으로 연장되지 않을 수 있다. 제4 씨드 패턴(141)은 제1 씨드 패턴(111)의 예에서 설명한 물질을 포함할 수 있다. 제4 도전 패턴(143)은 제1 도전 패턴(113)의 예에서 설명한 물질을 포함할 수 있다.
제4 재배선 패턴(140)은 제2 미세 배선 패턴들(140W')을 더 포함할 수 있다. 제2 미세 배선 패턴들(140W')은 제5 절연층(105) 내에 배치될 수 있다. 제2 미세 배선 패턴들(140W')은 제3 재배선 패턴(130)과 접촉하지 않을 수 있다. 제2 미세 배선 패턴들(140W')은 서로 인접하는 제4 배선 부분들(140W) 사이에 배치될 수 있다. 제2 미세 배선 패턴들(140W') 각각의 상면과 측벽 사이의 각도, 그리고 바닥면과 측벽 사이의 각도는 85도 내지 95도일 수 있다. 제2 미세 배선 패턴들(140W')의 너비는 제4 배선 부분(120W)의 너비보다 작을 수 있다. 일 예로, 제2 미세 배선 패턴들(140W') 각각의 너비(W13)는 0.5 μm 내지 2 μm일 수 있다. 서로 인접하는 제2 미세 배선 패턴들(140W') 사이의 간격은 0.5 μm 내지 2 μm일 수 있다. 제2 미세 배선 패턴들(140W') 각각은 제4 씨드 패턴(141) 및 제4 도전 패턴(143)을 포함할 수 있다. 제4 도전 패턴(143)은 제4 씨드 패턴(141)의 상면 상에 제공될 수 있다.
제5 절연층(105)이 제4 절연층(104) 상에 배치되어, 제4 절연층(104)의 상면 및 제4 배선 부분(140W)의 상면 및 측벽을 덮을 수 있다. 제5 절연층(105)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제5 절연층(105)은 제4 절연층(104)과 동일한 물질을 포함할 수 있다. 제5 절연층(105) 및 제4 절연층(104) 사이의 경계면은 구분되지 않을 수 있으나, 이에 제한되지 않는다.
적층된 절연층들(101, 102, 103, 104, 105)의 개수 및 재배선 패턴들(110, 120, 130, 140)의 개수는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다.
본딩 패드(150)가 제4 재배선 패턴(140)의 상면 상에 배치될 수 있다. 본딩 패드(150)는 제4 재배선 패턴(140)과 전기적으로 연결될 수 있다. 본딩 패드(150)는 도전 물질을 포함할 수 있다. 예를 들어, 본딩 패드(150)는 구리, 티타늄, 알루미늄, 텅스텐, 및/또는 이들의 합금과 같은 금속을 포함할 수 있다.
본딩 패드(150)는 제5 절연층(105)을 관통하여 제4 재배선 패턴(140)과 접촉하는 비아 부분(150V) 및 비아 부분(150V) 상에 제공되는 몸체 부분(150B)을 포함할 수 있다. 본딩 패드(150)의 몸체 부분(150B)의 측벽은 제5 절연층(105)에 덮이지 않을 수 있다. 본딩 패드(150)의 몸체 부분(150B)의 바닥면은 제5 절연층(105)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
본딩 패드(150)의 비아 부분(150V)의 최소 너비는 제7 너비(W7)일 수 있다. 본딩 패드(150)의 비아 부분(150V)의 최대 너비는 제8 너비(W8)일 수 있다. 본딩 패드(150)의 비아 부분(150V)은 테이퍼진 형상을 가질 수 있다. 본딩 패드(150)의 비아 부분(150V)의 너비는 재배선 기판(100)의 하면(100b)에서 상면(100a)을 향하는 방향으로 갈수록 점차 커질 수 있다. 다시 말하면, 본딩 패드(150)의 비아 부분(150V)의 바닥면에서의 너비는 제7 너비(W7)일 수 있고, 본딩 패드(150)의 비아 부분(150V)의 최상부에서의 너비는 제8 너비(W8)일 수 있다. 여기서, 본딩 패드(150)의 비아 부분(150V)의 최상부는 본딩 패드(150)의 비아 부분(150V)과 몸체 부분(150B)의 경계면을 의미할 수 있다. 본딩 패드(150)의 비아 부분(150V)의 최상부는 제5 절연층(105)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 제7 너비(W7)는 제3 너비(W3)와 실질적으로 동일할 수 있다. 제8 너비(W8)는 제4 너비(W4)와 실질적으로 동일할 수 있다.
본딩 패드(150)의 비아 부분(150V)의 바닥면과 측벽 사이의 각도는 제5 각도(θ5)일 수 있다. 제5 각도(θ5)는 제1 각도(θ1)와 실질적으로 동일할 수 있다. 일 예로, 제5 각도(θ5)는 95도 내지 135도일 수 있다.
언더 범프 패턴(160)의 비아 부분(160V)의 최소 너비는 제9 너비(W9)일 수 있다. 언더 범프 패턴(160)의 비아 부분(160V)의 최대 너비는 제10 너비(W10)일 수 있다. 언더 범프 패턴(160)의 비아 부분(160V)은 테이퍼진 형상을 가질 수 있다. 언더 범프 패턴(160)의 비아 부분(160V)의 너비는 재배선 기판(100)의 하면(100b)에서 상면(100a)을 향하는 방향으로 갈수록 점차 작아질 수 있다. 다시 말하면, 언더 범프 패턴(160)의 비아 부분(160V)의 상면에서의 너비는 제9 너비(W9)일 수 있고, 언더 범프 패턴(160)의 비아 부분(160V)의 최하부에서의 너비는 제10 너비(W10)일 수 있다. 여기서, 언더 범프 패턴(160)의 비아 부분(160V)의 최상부는 언더 범프 패턴(160)의 비아 부분(160V)과 몸체 부분(160B)의 경계면을 의미할 수 있다. 언더 범프 패턴(160)의 비아 부분(160V)의 최하부는 제1 절연층(101)의 하면과 실질적으로 동일한 레벨에 위치할 수 있다. 언더 범프 패턴(160)의 비아 부분(160V)의 너비는 제1 비아 부분(110V)의 너비보다 클 수 있다. 일 예로, 제9 너비(W9)는 제2 너비(W2)보다 클 수 있고, 제10 너비(W10)는 제1 너비(W1)보다 클 수 있다.
반도체 칩(200)이 재배선 기판(100)의 상면(100a) 상에 실장될 수 있다. 반도체 칩(200)은 칩 패드(205)를 포함할 수 있다. 칩 패드(205)는 반도체 칩(200)의 하면 상에 노출될 수 있다. 도시되지는 않았지만, 반도체 칩(200) 내에 집적 회로들이 배치될 수 있다.
본딩 단자(250)가 반도체 칩(200)의 칩 패드(205) 및 본딩 패드(150) 사이에 제공되어, 칩 패드(205) 및 본딩 패드(150)를 전기적으로 연결할 수 있다. 본딩 단자(250)는 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 본딩 단자(250)는 솔더 물질과 같은 도전 물질을 포함할 수 있다. 솔더 물질은 예를 들어, 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다. 반도체 칩(200)은 본딩 단자(250)를 통해 재배선 기판(100)과 전기적으로 연결될 수 있다.
반도체 패키지(10)는 몰딩막(300)을 더 포함할 수 있다. 몰딩막(300)은 재배선 기판(100) 상에 배치되어, 반도체 칩(200)을 덮을 수 있다. 몰딩막(300)은 절연층(101, 102, 103, 104, 105) 중 최상부 절연층을 덮을 수 있다. 상기 최상부 절연층은 제5 절연층(105)일 수 있다. 몰딩막(300)이 반도체 칩(200)과 재배선 기판(100) 사이의 갭으로 연장되어, 본딩 단자(250)를 밀봉할 수 있다. 몰딩막(300)은 예를 들어, 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 다른 예로, 도시되지는 않았으나 언더필막이 재배선 기판(100) 및 반도체 칩(200) 사이의 갭 영역에 제공될 수 있다.
도전 단자(400)가 재배선 기판(100)의 하면(100b) 상에 배치될 수 있다. 도전 단자(400)는 언더 범프 패턴(160)의 몸체 부분(160B)의 하면 상에 배치되어 언더 범프 패턴(160)과 전기적으로 연결될 수 있다. 도전 단자(400)는 언더 범프 패턴(160)과 접촉할 수 있다. 이에 따라, 도전 단자(400)는 제1 내지 제4 재배선 패턴들(110, 120, 130, 140) 및 본딩 단자(250)를 통해 반도체 칩(200)과 전기적으로 연결될 수 있다. 도전 단자(400)는 솔더, 범프, 필라, 및/또는 이들의 조합을 포함할 수 있다. 도전 단자(400)는 솔더 물질을 포함할 수 있다. 도전 단자(400)는 솔더볼 부착(attaching) 공정에 의해 형성될 수 있다.
도 3a 내지 도 3h는 본 발명의 실시예들에 따른 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 제1 캐리어 기판(900), 제1 이형층(910), 식각 정지층(920)이 순차적으로 형성될 수 있다. 식각 정지층(920) 상에 제1 씨드층(121P)이 형성될 수 있다. 제1 씨드층(121P)은 식각 정지층(920)의 상면을 콘포멀하게 덮을 수 있다. 제1 씨드층(121P)은 증착 공정에 의해 형성될 수 있다. 제1 씨드층(121P)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 씨드층(121P)은 구리, 티타늄, 및/또는 이들의 합금과 같은 도전 물질을 포함할 수 있다.
제1 씨드층(121P) 상에 제1 레지스트 패턴(191)이 형성될 수 있다. 제1 레지스트 패턴(191)은 포토 레지스트 물질을 포함할 수 있다. 제1 오프닝(OP1)이 제1 레지스트 패턴(191) 내에 형성되어, 제1 씨드층(121P)의 상면을 노출시킬 수 있다. 제1 오프닝(OP1)의 바닥면과 측벽 사이의 각도는 85도 내지 95도일 수 있다.
제1 도전층(123P)이 제1 오프닝(OP1) 내에 형성되어, 제1 씨드층(121P)을 덮을 수 있다. 제1 도전층(123P)은 제1 씨드층(121P)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제1 도전층(123P)은 제1 레지스트 패턴(191)의 상면 상으로 연장되지 않을 수 있다. 이에 따라, 제1 도전층(123P)의 형성 과정에서, 별도의 평탄화 공정이 필요하지 않을 수 있다. 제1 도전층(123P)은 구리와 같은 금속을 포함할 수 있다.
도 3b를 참조하면, 제1 레지스트 패턴(191)이 제거되어, 제1 씨드층(121P)의 제1 부분이 노출될 수 있다. 노출된 제1 씨드층(121P)의 제1 부분이 식각 공정에 의해 제거될 수 있다. 상기 식각 공정에서 제1 도전층(123P)은 제1 씨드층(121P)에 대해 식각 선택성을 가질 수 있다. 제1 씨드층(121P)의 제2 부분은 제1 도전층(123P)의 하면 상에 배치되어, 상기 식각 공정에 의해 제거되지 않을 수 있다. 상기 식각 공정 후, 남아 있는 제1 씨드층(121P)의 제2 부분은 제2 씨드 패턴(121)을 형성할 수 있고, 제1 도전층(123P)은 제2 도전 패턴(123)을 형성할 수 있다. 이에 따라, 제2 재배선 패턴(120)이 형성될 수 있다. 제2 재배선 패턴(120)은 제2 씨드 패턴(121) 및 제2 도전 패턴(123)을 포함할 수 있다.
제2 재배선 패턴(120)은 제2 배선 부분(120W) 및 제1 미세 배선 패턴들(120W')을 포함할 수 있다. 제1 미세 배선 패턴들(120W')의 너비는 제2 배선 부분(120W)의 너비보다 작을 수 있다. 제2 재배선 패턴(120)의 상면 및 측벽 사이의 각도(θ2)는 85도 내지 95도일 수 있다.
언더 범프 패턴을 먼저 형성하게 되는 경우, 미세 배선 패턴들은 언더 범프 패턴 사이의 절연층 상에 형성될 수 있다. 이 때, 언더 범프 패턴 사이의 절연층이 경화(curing) 공정 중 수축하여 미세 배선 패턴들의 굴곡(undulation) 현상이 발생할 수 있다. 본 발명의 실시예들에 따르면, 제1 미세 배선 패턴들(120W')을 포함하는 제2 재배선 패턴(120)이 먼저 형성됨으로써, 제1 미세 배선 패턴들(120W')의 굴곡 현상을 완화할 수 있다. 결과적으로, 반도체 패키지의 신뢰성이 향상될 수 있다.
도 3c를 참조하면, 제2 재배선 패턴(120) 상에 제2 절연층(102)이 형성될 수 있다. 제2 절연층(102)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 제2 절연층(102)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제2 절연층(102)은 식각 정지층(920)의 상면, 제2 배선 부분(120W)의 상면 및 측벽, 및 제1 미세 배선 패턴들(120W')의 상면 및 측벽을 덮을 수 있다.
제2 절연층(102)이 패터닝되어, 제1 홀(119)이 형성될 수 있다. 제2 절연층(102)의 패터닝은 노광 공정 및 현상 공정에 의해 진행될 수 있다. 제1 홀(119)은 테이퍼진 형상을 가질 수 있다. 예를 들어, 제1 홀(119)의 상부의 직경은 제1 홀(119)의 하부의 직경보다 더 클 수 있다. 제1 홀(119)은 제2 재배선 패턴(120)의 상면을 노출시킬 수 있다. 제1 홀(119)의 바닥면 및 측벽 사이의 각도는 둔각일 수 있다. 일 예로, 제1 홀(119)의 바닥면 및 측벽 사이의 각도는 95도 내지 135도일 수 있다.
도 3d를 참조하면, 제1 재배선 패턴(110)이 제2 재배선 패턴(120) 상에 형성될 수 있다. 제1 재배선 패턴(110)은 제1 홀들(119)을 채우도록 형성될 수 있다. 제1 재배선 패턴(110)을 형성하는 것은 제2 재배선 패턴(120)을 형성하는 것과 동일한 방법에 의해 수행될 수 있다. 예를 들어, 제1 재배선 패턴(110)을 형성하는 것은, 제2 절연층(102)의 상면 및 제1 홀(119)을 따라 제2 씨드층을 형성하는 것, 상기 제2 씨드층 상에 제2 오프닝을 갖는 제2 레지스트 패턴을 형성하는 것, 제2 오프닝 내에 제2 도전층을 형성하는 것, 상기 제2 레지스트 패턴을 제거하여 제2 씨드층의 일부분을 노출시키는 것, 및 노출된 제2 씨드층의 노출된 일부분을 식각하여 제1 씨드 패턴(111)을 형성하는 것을 포함할 수 있다. 상기 식각 공정에 의해 제2 도전층은 제1 도전 패턴(113)을 구성할 수 있다.
제1 재배선 패턴(110)은 제1 씨드 패턴(111) 및 제1 도전 패턴(113)을 포함할 수 있다. 제1 재배선 패턴(110)은 제1 비아 부분(110V) 및 제1 배선 부분(110W)을 포함할 수 있다. 제1 비아 부분(110V)은 제1 홀(119) 내에 형성되는 부분일 수 있다. 제1 배선 부분(110W)은 제1 비아 부분(110V) 상에 형성될 수 있다. 제1 배선 부분(110W)은 제2 절연층(102)의 상면 상에 형성될 수 있다. 제1 비아 부분(110V)의 바닥면과 측벽 사이의 각도(θ1)는 95도 내지 135도일 수 있다.
도 3e를 참조하면, 제1 재배선 패턴(110) 상에 제1 절연층(101)이 형성될 수 있다. 제1 절연층(101)은 코팅 공정에 의해 형성될 수 있다. 제1 절연층(101)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제1 절연층(101)은 제2 절연층(102)의 상면, 제1 배선 부분(110W)의 상면 및 측벽을 덮을 수 있다.
제1 절연층(101)이 패터닝되어, 제2 홀(118)이 형성될 수 있다. 제1 절연층(101)의 패터닝은 노광 공정 및 현상 공정에 의해 진행될 수 있다. 제2 홀(118)은 테이퍼진 형상을 가질 수 있다. 예를 들어, 제2 홀(118)의 상부의 직경은 제2 홀(118)의 하부의 직경보다 더 클 수 있다. 제2 홀(118)은 제1 재배선 패턴(110)의 상면을 노출시킬 수 있다. 제2 홀(118)의 바닥면 및 측벽 사이의 각도는 둔각일 수 있다. 일 예로, 제2 홀(118)의 바닥면 및 측벽 사이의 각도는 95도 내지 135도일 수 있다.
언더 범프 패턴(160)이 제2 홀(118)을 채우도록 형성될 수 있다. 언더 범프 패턴(160)은 제2 홀(118) 내에 형성되는 비아 부분(160V)과 비아 부분(160V) 상에 형성되는 몸체 부분(160B)을 포함할 수 있다. 언더 범프 패턴(160)의 비아 부분(160V)의 바닥면 및 측벽 사이의 각도(θ6)는 95도 내지 135도일 수 있다. 언더 범프 패턴(160)의 상면 및 측벽은 노출될 수 있다. 언더 범프 패턴(160)의 측벽은 제1 절연층(101)과 접촉하지 않을 수 있다.
언더 범프 패턴(160) 상에 도전 단자(400)가 형성될 수 있다. 도전 단자(400)를 형성하는 것은 솔더볼 부착(attaching) 공정을 수행하는 것을 포함할 수 있다.
도 3f를 참조하면, 반도체 패키지가 뒤집어질 수 있다. 제2 캐리어 기판(901) 상에 뒤집어진 반도체 패키지가 실장될 수 있다. 구체적으로, 제2 캐리어 기판(901) 상에 제2 이형층(911)이 형성되고, 제2 이형층(911) 상에 반도체 패키지가 실장될 수 있다. 제2 이형층(911)의 상면은 제1 절연층(101)의 하면과 접촉할 수 있다. 언더 범프 패턴(160)의 몸체 부분(160B) 및 도전 단자(400)는 제2 이형층(911) 내에 배치될 수 있다.
제2 재배선 패턴(120) 상에 제3 절연층(103)이 형성될 수 있다. 제3 절연층(102)은 코팅 공정에 의해 형성될 수 있다. 제3 절연층(103)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제3 절연층(103)은 제2 절연층(102)의 상면 및 제2 재배선 패턴(120)의 상면을 덮을 수 있다.
제3 절연층(103)이 패터닝되어, 제3 홀(117)이 형성될 수 있다. 제3 절연층(103)의 패터닝은 노광 공정 및 현상 공정에 의해 진행될 수 있다. 제3 홀(117)은 테이퍼진 형상을 가질 수 있다. 예를 들어, 제3 홀(117)의 상부의 직경은 제3 홀(117)의 하부의 직경보다 더 클 수 있다. 제3 홀(117)은 제2 재배선 패턴(120)의 상면을 노출시킬 수 있다. 제3 홀(117)의 바닥면 및 측벽 사이의 각도는 둔각일 수 있다. 일 예로, 제3 홀(117)의 바닥면 및 측벽 사이의 각도는 95도 내지 135도일 수 있다.
제3 재배선 패턴(130)이 제2 재배선 패턴(120) 상에 형성될 수 있다. 제3 재배선 패턴(130)은 제3 홀(117)을 채우도록 형성될 수 있다. 제3 재배선 패턴(130)을 형성하는 것은 제2 재배선 패턴(120)을 형성하는 것과 동일한 방법에 의해 수행될 수 있다. 예를 들어, 제3 재배선 패턴(130)을 형성하는 것은, 제3 절연층(103)의 상면 및 제3 홀(117)을 따라 제3 씨드층을 형성하는 것, 상기 제3 씨드층 상에 제3 오프닝을 갖는 제3 레지스트 패턴을 형성하는 것, 제3 오프닝 내에 제3 도전층을 형성하는 것, 상기 제3 레지스트 패턴을 제거하여 제3 씨드층의 일부분을 노출시키는 것, 및 노출된 제3 씨드층의 노출된 일부분을 식각하여 제3 씨드 패턴들(113)을 형성하는 것을 포함할 수 있다. 상기 식각 공정에 의해 제3 도전층은 제3 도전 패턴(133)을 구성할 수 있다.
제3 재배선 패턴(130)은 제3 씨드 패턴(131) 및 제3 도전 패턴(133)을 포함할 수 있다. 제3 재배선 패턴(130)은 제2 비아 부분(130V) 및 제3 배선 부분(130W)을 포함할 수 있다. 제2 비아 부분(130V)은 제3 홀(117) 내에 형성되는 부분일 수 있다. 제3 배선 부분(130W)은 제2 비아 부분(130V) 상에 형성될 수 있다. 제3 배선 부분(130W)은 제3 절연층(103)의 상면 상에 형성될 수 있다. 제2 비아 부분(130V)의 바닥면과 측벽 사이의 각도(θ3)는 95도 내지 135도일 수 있다.
도 3g를 참조하면, 제3 재배선 패턴(130) 상에 제4 절연층(104)이 형성될 수 있다. 제4 절연층(104)은 코팅 공정에 의해 형성될 수 있다. 제4 절연층(104)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제4 절연층(104)은 제3 절연층(103)의 상면 및 제3 배선 부분(130W)의 상면 및 측벽을 덮을 수 있다.
제4 절연층(104)이 패터닝되어, 제4 홀(116)이 형성될 수 있다. 제4 절연층(104)의 패터닝은 노광 공정 및 현상 공정에 의해 진행될 수 있다. 제4 홀(116)은 테이퍼진 형상을 가질 수 있다. 예를 들어, 제4 홀(116)의 상부의 직경은 제4 홀(116)의 하부의 직경보다 더 클 수 있다. 제4 홀(116)은 제3 재배선 패턴(130)의 상면을 노출시킬 수 있다. 제4 홀(117)의 바닥면 및 측벽 사이의 각도는 둔각일 수 있다. 일 예로, 제4 홀(117)의 바닥면 및 측벽 사이의 각도는 95도 내지 135도일 수 있다.
제4 재배선 패턴(140)이 제3 재배선 패턴(130) 상에 형성될 수 있다. 제4 재배선 패턴(140)은 제4 홀(116)을 채우도록 형성될 수 있다. 제4 재배선 패턴(140)을 형성하는 것은 제2 재배선 패턴(120)을 형성하는 것과 동일한 방법에 의해 수행될 수 있다. 예를 들어, 제4 재배선 패턴(140)을 형성하는 것은, 제4 절연층(104) 및 제4 홀(116)을 따라 제4 씨드층을 형성하는 것, 상기 제4 씨드층 상에 제4 오프닝을 갖는 제4 레지스트 패턴을 형성하는 것, 제4 오프닝 내에 제4 도전층을 형성하는 것, 상기 제4 레지스트 패턴을 제거하여 제4 씨드층의 일부분을 노출시키는 것, 및 노출된 제4 씨드층의 노출된 일부분을 식각하여 제4 씨드 패턴들(141)을 형성하는 것을 포함할 수 있다. 상기 식각 공정에 의해 제4 도전층은 제4 도전 패턴(143)을 구성할 수 있다.
제4 재배선 패턴(140)은 제4 씨드 패턴(141) 및 제4 도전 패턴(143)을 포함할 수 있다. 제4 재배선 패턴(140)은 제3 비아 부분(140V) 및 제4 배선 부분(140W)을 포함할 수 있다. 제3 비아 부분(140V)은 제4 홀(116) 내에 형성되는 부분일 수 있다. 제4 배선 부분(140W)은 제3 비아 부분(140V) 상에 형성될 수 있다. 제4 배선 부분(140W)은 제4 절연층(104)의 상면 상에 형성될 수 있다. 제3 비아 부분(140V)의 바닥면과 측벽 사이의 각도(θ4)는 95도 내지 135도일 수 있다.
제4 재배선 패턴(140)은 제2 미세 배선 패턴들(140W')을 더 포함할 수 있다. 제2 미세 배선 패턴들(140W')의 너비는 제4 배선 부분(140W)의 너비보다 작을 수 있다. 제2 미세 배선 패턴들(140W')의 바닥면 및 측벽 사이의 각도는 85도 내지 95도일 수 있다.
도 3h를 참조하면, 제4 재배선 패턴(140) 상에 제5 절연층(105)이 형성될 수 있다. 제5 절연층(105)은 코팅 공정에 의해 형성될 수 있다. 제5 절연층(105)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제5 절연층(105)은 제4 절연층(104)의 상면 및 제4 배선 부분(140W)의 상면 및 측벽을 덮을 수 있다.
제5 절연층(105)이 패터닝되어, 제5 홀(115)이 형성될 수 있다. 제5 절연층(105)의 패터닝은 노광 공정 및 현상 공정에 의해 진행될 수 있다. 제5 홀(115)은 테이퍼진 형상을 가질 수 있다. 예를 들어, 제5 홀(115)의 상부의 직경은 제5 홀(115)의 하부의 직경보다 더 클 수 있다. 제5 홀(115)은 제4 재배선 패턴(140)의 상면을 노출시킬 수 있다. 제5 홀(115)의 바닥면 및 측벽 사이의 각도는 둔각일 수 있다. 일 예로, 제5 홀(115)의 바닥면 및 측벽 사이의 각도는 95도 내지 135도일 수 있다.
본딩 패드(150)가 제4 재배선 패턴(140) 상에 형성될 수 있다. 본딩 패드(150)는 제5 홀(115)을 채우도록 형성될 수 있다. 본딩 패드(150)는 제5 홀(115) 내에 형성되는 비아 부분(150V)과 비아 부분(150V) 상에 형성되는 몸체 부분(150B)을 포함할 수 있다. 본딩 패드(150)의 비아 부분(150V)의 바닥면 및 측벽 사이의 각도(θ5)는 95도 내지 135도일 수 있다. 본딩 패드(150)의 몸체 부분(150B)의 상면 및 측벽은 노출될 수 있다. 본딩 패드(150)가 형성됨으로써, 재배선 기판(100)이 최종적으로 형성될 수 있다.
다시 도 1을 참조하면, 제2 캐리어 기판(901) 및 제2 이형층(911)은 제거될 수 있다. 이로써, 재배선 기판(100)의 하면(100b)이 노출될 수 있다. 반도체 칩(200)의 칩 패드(205)가 재배선 기판(100)을 향하도록, 반도체 칩(200)이 재배선 기판(100) 상에 배치될 수 있다. 본딩 단자(250)가 본딩 패드(150) 및 칩 패드(205) 사이에 형성될 수 있다.
몰딩막(300)이 재배선 기판(100) 상에 형성되어, 반도체 칩(200)을 덮을 수 있다. 몰딩막(300)은 반도체 칩(200)과 재배선 기판(100) 사이의 갭 영역으로 연장되어, 본딩 단자(250)를 밀봉할 수 있다. 다른 예로, 상기 갭 영역에 언더필막이 형성되어 본딩 단자(250)를 밀봉할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4를 참조하면, 반도체 패키지(10A)의 언더 범프 패턴(160)은 복수 개의 비아 부분들(160V)을 포함할 수 있다. 일 예로, 언더 범프 패턴(160)은 2개의 비아 부분들(160V)을 포함할 수 있다. 서로 인접하는 비아 부분들(160V)은 제1 절연층(101)에 의해 서로 이격될 수 있다. 각각의 비아 부분들(160V)의 최소 너비는 제9 너비(W9)이고, 최대 너비는 제10 너비(W10)일 수 있다. 각각의 비아 부분들(160V)의 너비는 제1 비아 부분(110V)의 너비와 실질적으로 동일할 수 있다. 일 예로, 도 2를 함께 참조하면, 제9 너비(W9)는 제2 너비(W2)와 실질적으로 동일할 수 있고, 제10 너비(W10)는 제1 너비(W1)와 실질적으로 동일할 수 있다. 다른 예로, 각각의 비아 부분들(160V)의 너비는 제1 비아 부분(110V)의 너비보다 작을 수 있다. 다시 말하면, 제9 너비(W9)는 제2 너비(W2)보다 작을 수 있고, 제10 너비(W10)는 제1 너비(W1)보다 작을 수 있다. 또 다른 예로, 도 1 및 도 2를 참조하여 설명한 것과 같이 각각의 비아 부분들(160V)의 너비는 제1 비아 부분(110V)의 너비보다 클 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5를 참조하면, 반도체 패키지(10B)의 재배선 기판(100) 상에 제1 반도체 칩(210A), 제2 반도체 칩(220A) 및 제3 반도체 칩(230A)이 실장될 수 있다. 제1 내지 제3 반도체 칩들(210A, 220A, 230A) 각각은 로직 칩, 메모리 칩, 버퍼 칩, 및 시스템 온 칩(SOC) 중에서 어느 하나일 수 있다.
제1 반도체 칩(210A)은 제1 칩 패드(215A)를 포함할 수 있다. 제1 칩 패드(215A)는 제1 반도체 칩(210A)의 하면 상에 노출될 수 있다. 제2 반도체 칩(220A)은 제2 칩 패드(225A)를 포함할 수 있다. 제2 칩 패드(225A)는 제2 반도체 칩(220A)의 하면 상에 노출될 수 있다.
본딩 단자들(250)은 제1 본딩 단자(251A) 및 제2 본딩 단자(252A)를 포함할 수 있다. 본딩 패드(150)와 제1 칩 패드(215A) 사이에 제1 본딩 단자(251A)가 개재될 수 있다. 본딩 패드(150)와 제2 칩 패드(225A) 사이에 제2 본딩 단자(252A)가 개재될 수 있다.
제1 반도체 칩(210A)과 제2 반도체 칩(220A)은 실질적으로 서로 동일한 레벨에 위치할 수 있다. 제1 반도체 칩(210A) 및 제2 반도체 칩(220A) 상에 제3 반도체 칩(230A)이 실장될 수 있다. 제1 반도체 칩(210A) 및 제2 반도체 칩(220A)은 제3 반도체 칩(230A)과 수직적으로 중첩될 수 있다. 제1 반도체 칩(210A)과 제3 반도체 칩(230A) 사이, 및 제2 반도체 칩(220A)과 제3 반도체 칩(230A) 사이에 제6 절연층(106) 및 제7 절연층(107)이 순차적으로 제공될 수 있다. 제6 절연층(106) 및 제7 절연층(107) 각각은 일 예로, 감광성 폴리머를 포함할 수 있다.
제6 절연층(106) 내에 제1 상부 연결 패드(216A) 및 제2 상부 연결 패드(226A)가 배치될 수 있다. 제1 상부 연결 패드(216A)는 제1 반도체 칩(210A) 상에 배치될 수 있다. 제1 상부 연결 패드(216A)의 하면은 제1 반도체 칩(210A)과 접촉할 수 있다. 제2 상부 연결 패드(226A)는 제2 반도체 칩(220A) 상에 배치될 수 있다. 제2 상부 연결 패드(226A)의 하면은 제2 반도체 칩(220A)과 접촉할 수 있다.
제7 절연층(107) 내에 하부 연결 패드(217A)가 배치될 수 있다. 하부 연결 패드(217A)는 제3 반도체 칩(230A)의 하면 상에 배치될 수 있다. 하부 연결 패드(217A)는 제1 상부 연결 패드(216A) 및 제2 상부 연결 패드(226A)와 대응되는 위치에 배치될 수 있다. 제1 및 제2 상부 연결 패드들(216A, 226A) 및 하부 연결 패드(217A)는 도전 물질을 포함할 수 있다.
하부 연결 패드(217A)와 제1 상부 연결 패드(216A)는 직접 본딩될 수 있다. 하부 연결 패드(217A)의 하면과 제1 상부 연결 패드(216A)의 상면은 접촉할 수 있다. 하부 연결 패드(217A)와 제2 상부 연결 패드(226A)는 직접 본딩될 수 있다. 하부 연결 패드(217A)의 하면과 제2 상부 연결 패드(216A)의 상면은 접촉할 수 있다. 일 예로, 하부 연결 패드(217A)와 제1 상부 연결 패드(216A), 및 하부 연결 패드(217A)와 제2 상부 연결 패드(226A)는 하이브리드 본딩(hybrid bonding)될 수 있다.
몰딩막(300)이 재배선 기판(100) 상에 배치되어, 제1 반도체 칩(210A)의 측벽, 제2 반도체 칩(220A)의 측벽 및 제3 반도체 칩(230A)의 상면 및 측벽을 덮을 수 있다. 몰딩막(300)은 제1 반도체 칩(210A)과 재배선 기판(100) 사이의 제1 갭 영역, 그리고 제2 반도체 칩(220A)과 재배선 기판(100) 사이의 제2 갭 영역으로 연장되어 제1 및 제2 본딩 단자들(251A, 252A)을 밀봉할 수 있다. 몰딩막(300)은 제1 반도체 칩(210A) 및 제2 반도체 칩(220A) 사이의 영역으로 연장될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6을 참조하면, 반도체 패키지(11)는 패키지 기판(800), 재배선 기판(100), 도전 단자(400), 제1 반도체 칩(210), 칩 스택(2000), 및 몰딩막(300)을 포함할 수 있다. 도전 단자(400) 및 몰딩막(300)은 도 1을 참조하여 설명한 것과 실질적으로 동일할 수 있다. 본딩 단자들(250)은 제1 본딩 단자(251) 및 제2 본딩 단자(252)를 포함할 수 있다.
패키지 기판(800)은 인쇄회로기판을 포함할 수 있다. 패키지 기판(800)은 상부 금속 패드(810), 하부 금속 패드(820) 및 배선(830)을 포함할 수 있다. 배선(830)은 패키지 기판(800) 내에 제공될 수 있다. 상부 금속 패드(810)는 패키지 기판(800)의 상면 상에 제공되어, 배선(830)과 연결될 수 있다. 외부 접속 단자들(840)이 패키지 기판(800)의 하면 상에 제공되어, 하부 금속 패드(820)와 연결될 수 있다. 하부 금속 패드(820)는 배선(830)과 연결될 수 있다. 외부의 전기적 신호들이 외부 접속 단자들(840)을 통해 전달될 수 있다. 솔더 볼들이 외부 접속 단자들(840)로 사용될 수 있다. 외부 접속 단자들(840)은 솔더 물질과 같은 금속 물질을 포함할 수 있다.
재배선 기판(100)이 패키지 기판(800) 상에 배치될 수 있다. 재배선 기판(100)은 인터포저 기판의 역할을 할 수 있다. 도전 단자(400)는 패키지 기판(800)의 상부 금속 패드(810)와 정렬되고, 상부 금속 패드(810)와 접속할 수 있다. 재배선 기판(100)은 도전 단자(400)를 통해 패키지 기판(800)과 전기적으로 연결될 수 있다. 재배선 기판(100)은 도 1 및 도 2에서 설명한 바와 실질적으로 동일할 수 있다.
제1 언더필막(310)이 재배선 기판(100)과 패키지 기판(800) 사이에 제공될 수 있다. 제1 언더필막(310)은 언더 범프 패턴(160)의 몸체 부분(160B)과 도전 단자(400)를 밀봉할 수 있다. 제1 언더필막(310)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 다른 예로, 제1 언더필막(310)은 생략될 수 있다.
제1 반도체 칩(210)이 재배선 기판(100)의 상면 상에 실장될 수 있다. 예를 들어, 제1 본딩 단자(251)가 제1 반도체 칩(210)의 칩 패드(205) 및 본딩 패드(150) 사이에 제공될 수 있다. 제1 반도체 칩(210)은 도 1을 참조하여 설명한 반도체 칩(200)과 실질적으로 동일할 수 있고, 제1 본딩 단자(251)의 배치 관계, 기능, 및 물질은 도 1을 참조하여 설명한 본딩 단자(250)와 실질적으로 동일할 수 있다.
제1 본딩 단자(251)는 복수 개 제공될 수 있다. 복수 개의 제1 본딩 단자들(251)의 피치(P11)는 복수 개의 도전 단자들(400)의 피치(P1)보다 작을 수 있다. 복수 개의 제1 본딩 단자들(251)의 피치(P11)는 외부 접속 단자들(840)의 피치(P2)보다 작을 수 있다.
칩 스택(2000)이 재배선 기판(100)의 상면 상에 실장될 수 있다. 칩 스택(2000)은 제1 반도체 칩(210)과 옆으로 이격 배치될 수 있다. 칩 스택(2000)은 적층된 복수 개의 제2 반도체 칩들(220)을 포함할 수 있다. 제2 반도체 칩들(220) 각각은 도 1을 참조하여 설명한 반도체 칩(200)과 동일 또는 유사할 수 있다. 다만, 제2 반도체 칩들(220)은 제1 반도체 칩(210)과 다른 종류의 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(210)은 로직 칩, 메모리 칩, 버퍼 칩, 및 시스템 온 칩(SOC) 중에서 어느 하나이고, 제2 반도체 칩(220)은 로직 칩, 메모리 칩, 버퍼 칩, 및 시스템 온 칩(SOC) 중에서 다른 하나일 수 있다. 본 명세서에서, 메모리 칩은 고대역 메모리(High Bandwidth Memory, HBM) 칩을 포함할 수 있다. 일 예로, 제1 반도체 칩(210)은 로직 칩이고, 제2 반도체 칩들(220)은 고대역 메모리(HBM) 칩들일 수 있다. 다른 예로, 최하부 제2 반도체 칩(220)은 로직 칩이고, 나머지 제2 반도체 칩들(220)은 고대역 메모리 칩들일 수 있다.
제2 반도체 칩들(220) 각각은 하부 패드(225), 관통 전극(227) 및 상부 패드(226)를 포함할 수 있다. 하부 패드(225) 및 상부 패드(226)는 각 제2 반도체 칩(220)의 하면 및 상면 상에 각각 제공될 수 있다. 하부 패드(225) 및 상부 패드(226) 중 적어도 하나는 제2 반도체 칩(220)의 집적 회로들과 전기적으로 연결될 수 있다. 관통 전극(227)은 제2 반도체 칩(220) 내에 배치되고, 하부 패드(225) 및 상부 패드(226)와 접속할 수 있다. 최상부 제2 반도체 칩(220)은 하부 패드(225)를 포함하되, 관통 전극(227) 및 상부 패드(226)를 포함하지 않을 수 있다. 도시된 바와 달리, 최상부 제2 반도체 칩(220)은 관통 전극(227) 및 상부 패드(226)를 더 포함할 수 있다. 인터포저 단자(229)가 인접한 두 제2 반도체 칩들(220) 사이에 개재되어, 하부 패드(225) 및 상부 패드(226)와 각각 접속할 수 있다. 이에 따라, 복수 개의 제2 반도체 칩들(220)이 서로 전기적으로 연결될 수 있다. 인터포저 단자(229)는 솔더, 필라, 또는 범프를 포함할 수 있다. 인터포저 단자(229)는 솔더 물질을 포함할 수 있으나, 이에 제약되지 않는다. 다른 예로, 인터포저 단자(229)가 생략될 수 있다. 이 경우, 인접한 제2 반도체 칩들(220)의 마주보는 하부 패드(225) 및 상부 패드(226)는 서로 직접 본딩될 수 있다.
제2 본딩 단자(252)가 최하부 제2 반도체 칩(220) 및 재배선 기판(100) 사이에 개재되어, 하부 패드(225) 및 대응되는 본딩 패드(150)와 접속할 수 있다. 이에 따라, 제2 반도체 칩들(220)은 재배선 기판(100)을 통해 제1 반도체 칩(210) 및 도전 단자(400)와 전기적으로 연결될 수 있다. 제2 본딩 단자(252)의 배치 관계, 기능 및 물질은 도 1을 참조하여 설명한 본딩 단자(250)와 실질적으로 동일할 수 있다. 복수 개의 제2 본딩 단자들(252)의 피치(P12)는 도전 단자들(400)의 피치(P1) 및 외부 접속 단자들(840)의 피치(P2)보다 작을 수 있다.
칩 스택(2000)은 복수 개로 제공될 수 있다. 칩 스택들(2000)은 서로 옆으로 이격 배치될 수 있다. 제1 반도체 칩(210)은 칩 스택들(2000) 사이에 배치될 수 있다. 이에 따라, 제1 반도체 칩(210)과 칩 스택들(2000) 사이의 전기적 통로의 길이가 감소할 수 있다.
제2 언더필막(320)이 재배선 기판(100)과 제1 반도체 칩(210) 사이의 제1 갭 영역에 제공되어, 제1 본딩 단자(251)를 밀봉할 수 있다. 제2 언더필막(320)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제3 언더필막(330)이 재배선 기판(100)과 칩 스택들(2000) 사이의 제2 갭 영역들에 각각 제공되어, 대응되는 제2 본딩 단자(252)를 밀봉할 수 있다. 제3 언더필막(330)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 도시된 바와 달리, 단수 개의 언더필막이 제1 갭 영역 및 제2 갭 영역들 사이에 제공되어, 제1 본딩 단자(251) 및 제2 본딩 단자(252)를 밀봉할 수 있다. 제4 언더필막(340)이 제2 반도체 칩들(220) 사이에 제공되어, 인터포저 단자(229)를 밀봉할 수 있다. 제4 언더필막(340)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
몰딩막(300)이 재배선 기판(100) 상에 배치되어, 제1 반도체 칩(210)의 측벽 및 제2 반도체 칩들(220)의 측벽들을 덮을 수 있다. 몰딩막(300)은 제1 반도체 칩(210)의 상면 및 최상부 제2 반도체 칩(220)의 상면을 노출시킬 수 있다. 도시된 바와 달리, 몰딩막(300)은 제1 반도체 칩(210)의 상면 및 최상부 제2 반도체 칩(220)의 상면을 덮을 수 있다. 다른 예로, 제2 언더필막(320) 및 제3 언더필막(330)이 생략되고, 몰딩막(300)이 제1 갭 영역 및 제2 갭 영역들로 연장될 수 있다.
도시되지 않았으나, 도전 플레이트가 제1 반도체칩(210)의 상면, 칩 스택(2000)의 상면, 및 몰딩막(300)의 상면 상에 더 배치될 수 있다. 도전 플레이트는 몰딩막(300)의 측벽 상으로 더 연장될 수 있다. 도전 플레이트는 제1 반도체칩(210) 및 칩 스택(2000)을 외부로부터 보호할 수 있다. 예를 들어, 도전 플레이트는 불순물의 유입을 방지하거나 물리적 충격을 흡수할 수 있다. 도전 플레이트는 열전도율을 높은 물질을 포함하여, 히트 싱크 또는 히트 슬러그로 기능할 수 있다. 예를 들어, 반도체 패키지의 동작 시, 재배선 기판(100), 제1 반도체칩(210), 또는 제2 반도체 칩들(220)에서 발생한 열이 도전 플레이트를 통해 빠르게 방출될 수 있다. 도전 플레이트는 전기 전도성을 가져, 전자기파 차폐층으로 기능할 수 있다. 예를 들어, 도전 플레이트는 제1 반도체칩(210) 및 제2 반도체 칩들(220)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐시킬 수 있다. 도전 플레이트는 재배선 기판(100)을 통해 접지되어, 정전 방전(Electrostatic discharge, ESD)에 의한 제1 반도체칩(210) 또는 제2 반도체 칩들(220)의 전기적 손상을 방지할 수 있다.
도시되지 않았으나, 제3 반도체 칩이 재배선 기판(100) 상에 더 실장될 수 있다. 제3 반도체 칩은 제1 및 제2 반도체 칩들(210, 220)과 다른 종류의 반도체칩일 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7을 참조하면, 반도체 패키지(12)는 하부 반도체 패키지(20) 및 상부 반도체 패키지(22)를 포함할 수 있다. 하부 반도체 패키지(20)는 재배선 기판(100), 도전 단자(400), 본딩 단자들(250), 제1 반도체 칩(210A), 제2 반도체 칩(220A), 몰딩막(300), 및 도전 구조체(520)를 포함할 수 있다. 재배선 기판(100), 도전 단자(400), 및 몰딩막(300)은 도 1을 참조하여 설명한 바와 실질적으로 동일할 수 있다.
제2 반도체 칩(220A)은 제1 반도체 칩(210A)과 옆으로 이격될 수 있다. 제2 반도체 칩(220A)은 제1 반도체 칩(210A)과 다른 종류의 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(210A)은 로직 칩, 메모리 칩, 또는 전력 관리 칩 중에서 어느 하나를 포함하고, 제2 반도체 칩(220A)은 로직 칩, 메모리 칩, 또는 전력 관리 칩 중에서 다른 하나를 포함할 수 있다. 로직 칩은 ASIC 칩 또는 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. ASIC 칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 전력 관리 칩은 전력 관리 집적 회로(Power Management Integrated Circuit, PMIC)를 포함할 수 있다. 일 예로, 제1 반도체 칩(210A)은 ASIC 칩이고, 제2 반도체 칩(220A)은 전력 관리 칩일 수 있다. 제1 반도체 칩(210A) 및 제2 반도체 칩(220A) 각각은 도 1을 참조하여 설명한 반도체칩(200)과 유사할 수 있다. 도시된 바와 달리, 제2 반도체 칩(220A)은 생략될 수 있다. 또 다른 예로, 제3 반도체칩이 재배선 기판(100)의 상면 상에 더 실장될 수 있다.
본딩 단자들(250)은 제1 본딩 단자들(251A) 및 제2 본딩 단자들(252A)을 포함할 수 있다. 제1 본딩 단자들(251A) 각각은 도 6에서 설명한 제1 본딩 단자(251)와 유사하고, 제2 본딩 단자들(252A) 각각은 도 6에서 설명한 제2 본딩 단자(252)와 유사할 수 있다. 제1 반도체 칩(210A)의 칩 패드들(215A)은 제1 본딩 단자들(251A)을 통해 재배선 기판(100)과 전기적으로 연결될 수 있다. 제2 반도체 칩(220A)의 칩 패드들(225A)은 제2 본딩 단자들(252A)을 통해 재배선 기판(100)과 전기적으로 연결될 수 있다. 이에 따라, 제2 반도체 칩(220A)이 재배선 기판(100)을 통해 제1 반도체 칩(210A)과 전기적으로 연결될 수 있다.
도전 구조체(520)가 재배선 기판(100)의 상면 상에 배치되어, 대응되는 본딩 패드(150)와 접속할 수 있다. 도전 구조체(520)는 제1 및 제2 반도체 칩들(210A, 220A)과 옆으로 이격 배치될 수 있다. 도전 구조체(520)는 평면적 관점에서 재배선 기판(100)의 엣지 영역 상에 제공될 수 있다. 금속 기둥이 재배선 기판(100) 상에 제공되어, 도전 구조체(520)를 형성할 수 있다. 즉, 도전 구조체(520)는 금속 기둥일 수 있다. 도전 구조체(520)는 재배선 기판(100)과 전기적으로 연결될 수 있다. 예를 들어, 도전 구조체(520)는 재배선 기판(100)을 통해 제1 반도체 칩(210A), 제2 반도체 칩(220A), 또는 도전 단자(400)와 전기적으로 연결될 수 있다. 도전 구조체(520)는 구리와 같은 금속을 포함할 수 있다.
몰딩막(300)은 재배선 기판(100)의 상면 상에 배치되어, 제1 및 제2 반도체 칩들(210A, 220A)을 덮을 수 있다. 몰딩막(300)은 도전 구조체(520)의 측벽들을 밀봉할 수 있다. 몰딩막(300)은 제1 및 제2 반도체 칩들(210A, 220A) 사이, 제1 반도체 칩(210A)과 도전 구조체(520) 사이, 및 제2 반도체 칩(220A)과 도전 구조체(520) 사이에 제공될 수 있다. 몰딩막(300)은 도전 구조체(520)의 상면(520a)을 노출시킬 수 있다.
하부 반도체 패키지(20)는 상부 재배선층(600)을 더 포함할 수 있다. 상부 재배선층(600)은 몰딩막(300)의 상면 상에 제공될 수 있다. 상부 재배선층(600)은 상부 절연 패턴들(610), 상부 재배선 패턴들(620), 및 상부 본딩 패드(640)를 포함할 수 있다. 상부 절연 패턴들(610)은 몰딩막(300) 상에 적층될 수 있다. 상부 절연 패턴들(610)은 감광성 폴리머를 포함할 수 있다. 상부 재배선 패턴들(620) 각각은 상부 절연 패턴들(610) 내의 비아 부분 및 상부 절연 패턴들(610) 사이의 배선 부분을 포함할 수 있다. 상부 재배선 패턴들(620)은 구리와 같은 금속을 포함할 수 있다. 상부 재배선 패턴들(620) 중 적어도 하나는 도전 구조체(520)의 상면(520a)과 접촉할 수 있다. 이에 따라, 상부 재배선 패턴들(620)은 도전 구조체(520)와 접속할 수 있다. 상부 본딩 패드(640)는 상부 절연 패턴들(610)의 최상부층 상에 배치되며, 상부 재배선 패턴들(620)과 접속할 수 있다. 상부 본딩 패드(640)는 상부 재배선 패턴들(620) 및 도전 구조체(520)를 통해 도전 단자(400), 제1 반도체 칩(210A), 또는 제2 반도체 칩(220A)과 전기적으로 연결될 수 있다. 상부 재배선 패턴들(620)이 제공되므로, 상부 본딩 패드(640)는 도전 구조체(520)와 수직적으로 정렬되지 않을 수 있다.
상부 반도체 패키지(22)는 하부 반도체 패키지(20) 상에 배치될 수 있다. 예를 들어, 상부 반도체 패키지(22)는 상부 재배선층(600) 상에 배치될 수 있다. 상부 반도체 패키지(22)는 상부 기판(710), 상부 반도체칩(720), 및 상부 몰딩막(730)을 포함할 수 있다. 상부 기판(710)은 인쇄회로기판일 수 있다. 다른 예로, 상부 기판(710)은 재배선층일 수 있다. 예를 들어, 상부 기판(710)은 도 3a 내지 도 3h에서 설명한 재배선 기판(100)의 예와 같이 제조될 수 있다. 제1 연결 패드(701) 및 제2 연결 패드(702)가 상부 기판(710)의 하면 및 상면 상에 각각 배치될 수 있다. 배선(703)이 상부 기판(710) 내에 제공되어, 제1 연결 패드(701) 및 제2 연결 패드(702)와 접속할 수 있다. 배선(703)의 도시는 모식적인 것으로, 배선(703)의 형상 및 배치는 다양하게 변형될 수 있다. 제1 연결 패드(701), 제2 연결 패드(702), 및 배선(703)은 금속과 같은 도전 물질을 포함할 수 있다.
상부 반도체 칩(720)이 상부 기판(710) 상에 배치될 수 있다. 상부 반도체 칩(720)은 집적 회로들(미도시)을 포함할 수 있고, 상기 집적 회로들은 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 상부 반도체 칩(720)은 제1 및 제2 반도체 칩들(210A, 220A)과 다른 종류의 반도체 칩일 수 있다. 예를 들어, 상부 반도체 칩(720)은 메모리 칩일 수 있다. 범프 단자(715)가 상부 기판(710) 및 상부 반도체 칩(720) 사이에 개재되어, 제2 연결 패드(702) 및 상부 반도체 칩(720)의 칩 패드(725)와 접속할 수 있다. 상부 반도체 칩(720)은 범프 단자(715) 및 배선(713)을 통해 제1 연결 패드(701)와 전기적으로 연결될 수 있다. 도시된 바와 달리, 범프 단자(715)가 생략되고, 칩 패드(725)가 제2 연결 패드(702)와 직접 접속할 수 있다.
상부 몰딩막(730)이 상부 기판(710) 상에 제공되어, 상부 반도체 칩(720)을 덮을 수 있다. 상부 몰딩막(730)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
상부 반도체 패키지(22)는 열 방출 구조체(780)를 더 포함할 수 있다. 열 방출 구조체(780)는 히트 싱크, 히트 슬러그, 또는 열전달물질(TIM)층을 포함할 수 있다. 열 방출 구조체(780)는 예를 들어, 금속을 포함할 수 있다. 열 방출 구조체(780)는 상부 몰딩막(730)의 상면에 배치될 수 있다. 열 방출 구조체(780)는 상부 몰딩막(730)의 측면 또는 몰딩막(300)의 측벽 상으로 더 연장될 수 있다.
반도체 패키지(12)는 연결 단자(650)를 더 포함할 수 있다. 연결 단자(650)는 상부 본딩 패드(640) 및 제1 연결 패드(701) 사이에 개재되어, 상부 본딩 패드(640) 및 제1 연결 패드(701)와 접속할 수 있다. 이에 따라, 상부 반도체 패키지(22)가 연결 단자(650)를 통해 제1 반도체 칩(210A), 제2 반도체 칩(220A), 및 도전 단자(400)와 전기적으로 연결될 수 있다. 상부 반도체 패키지(22)의 전기적 연결은 상부 반도체 칩(720) 내의 집적 회로들과 전기적 연결을 의미할 수 있다.
다른 예로, 상부 기판(710)이 생략되고, 연결 단자(650)는 상부 반도체 칩(720)의 칩 패드(725)와 직접 접속할 수 있다. 이 경우, 상부 몰딩막(730)은 상부 재배선층(600)의 상면과 직접 접촉할 수 있다. 또 다른 예로, 상부 기판(710) 및 연결 단자(650)가 생략되고, 상부 반도체칩(720)의 칩 패드(725)는 상부 본딩 패드(640)와 직접 접속할 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 도 9는 도 8의 B 영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 8 및 도 9를 참조하면, 반도체 패키지(13)는 하부 반도체 패키지(21) 및 상부 반도체 패키지(22)를 포함할 수 있다. 하부 반도체 패키지(21)는 재배선 기판(100), 도전 단자(400), 본딩 단자들(250), 제1 반도체 칩(210A), 제2 반도체 칩(220A), 몰딩막(300), 및 연결 기판(500)을 포함할 수 있다. 재배선 기판(100), 도전 단자(400), 본딩 단자들(250), 제1 반도체 칩(210A), 제2 반도체 칩(220A), 및 몰딩막(300)은 도 1을 참조하여 설명한 바와 실질적으로 동일할 수 있다. 제1 반도체 칩(210A) 및 제2 반도체 칩(220A)은 도 7에서 설명한 제1 반도체 칩(210A) 및 제2 반도체 칩(220A)과 각각 실질적으로 동일할 수 있다. 본딩 단자들(250)은 제1 본딩 단자들(251A) 및 제2 본딩 단자들(252A)을 포함할 수 있다. 제1 본딩 단자들(251A) 및 제2 본딩 단자들(252A)은 도 7에서 설명한 제1 본딩 단자들(251A) 및 제2 본딩 단자들(252A)과 각각 실질적으로 동일할 수 있다. 제1 언더필막(311)이 재배선 기판(100)과 제1 반도체 칩(210A) 사이의 제1 갭 영역에 제공될 수 있다. 제1 언더필막(311)은 제1 본딩 단자들(251A)을 밀봉할 수 있다. 제2 언더필막(321)이 재배선 기판(100)과 제2 반도체 칩(220A) 사이의 제2 갭 영역에 제공되어, 제2 본딩 단자들(252A)을 밀봉할 수 있다.
연결 기판(500)이 재배선 기판(100) 상에 배치될 수 있다. 연결 기판(500)은 그 내부를 관통하는 기판 홀(590)을 가질 수 있다. 일 예로, 인쇄회로기판의 상면 및 하면을 관통하는 기판 홀(590)을 형성하여, 연결 기판(500)이 제조될 수 있다. 평면적 관점에서, 기판 홀(590)은 재배선 기판(100)의 센터 부분에 형성될 수 있다. 제1 및 제2 반도체 칩들(210A, 220A)은 연결 기판(500)의 기판 홀(590) 내에 배치될 수 있다. 제1 및 제2 반도체 칩들(210A, 220A)은 연결 기판(500)의 내측벽과 이격 배치될 수 있다.
연결 기판(500)은 베이스층(510) 및 도전 구조체(520')를 포함할 수 있다. 베이스층(510)은 적층된 복수의 베이스층들(510)을 포함할 수 있다. 베이스층들(510)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스층들(510)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 기판 홀(590)은 베이스층들(510)을 관통할 수 있다. 도전 구조체(520')는 베이스층들(510) 내에 제공될 수 있다.
도전 구조체(520')는 제1 패드(521), 도전 배선(523), 비아들(524), 및 제2 패드(522) 포함할 수 있다. 제1 패드(521)는 연결 기판(500)의 하면(500b) 상에 노출될 수 있다. 도전 배선(523)은 베이스층들(510) 사이에 개재될 수 있다. 비아들(524)은 베이스층들(510)을 관통하며, 도전 배선(523)과 접속할 수 있다. 제2 패드(522)는 연결 기판(500)의 상면(500a) 상에 노출되며, 비아들(524) 중에서 어느 하나와 접속할 수 있다. 제2 패드(522)는 비아들(524) 및 도전 배선(523)을 통해 제1 패드(521)와 전기적으로 연결될 수 있다. 제2 패드(522)는 제1 패드(521)와 수직적으로 정렬되지 않을 수 있다. 제2 패드(522)의 개수는 제1 패드(521)의 개수와 다를 수 있다. 도전 구조체(520')는 금속을 포함할 수 있다. 도전 구조체(520')는 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨, 철, 및 이들의 합금 중에서 선택된 적어도 하나를 포함할 수 있다.
연결 범프(550)가 재배선 기판(100) 및 연결 기판(500) 사이에 배치될 수 있다. 연결 범프(550)는 제1 패드(521) 및 대응되는 본딩 패드(150) 사이에 개재되어, 제1 패드(521) 및 상기 대응되는 본딩 패드(150)와 접속할 수 있다. 도전 구조체(520')는 연결 범프(550)에 의해 재배선 기판(100)과 전기적으로 연결될 수 있다. 연결 범프(550)는 솔더볼, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 연결 범프(550)는 금속 물질을 포함할 수 있다. 제3 언더필막(331)이 재배선 기판(100) 및 연결 기판(500) 사이의 갭에 제공되어, 연결 범프(550)를 밀봉할 수 있다. 제3 언더필막(331)은 절연성 폴리머를 포함할 수 있다.
몰딩막(300)은 제1 반도체 칩(210A), 제2 반도체 칩(220A), 및 연결 기판(500) 상에 제공될 수 있다. 몰딩막(300)은 제1 반도체 칩(210A)과 제2 반도체 칩(220A) 사이, 제1 반도체 칩(210A)과 연결 기판(500) 사이, 및 제2 반도체 칩(220A)과 연결 기판(500) 사이에 개재될 수 있다. 실시예들에 따르면, 접착성 절연 필름이 연결 기판(500)의 상면, 제1 및 제2 반도체 칩들(210A, 220A)의 상면들, 그리고 제1 및 제2 반도체 칩들(210A, 220A)의 측벽들 상에 부착되어, 몰딩막(300)을 형성할 수 있다. 예를 들어, 아지노모토 빌드 업 필름(ABF)이 접착성 절연 필름으로 사용될 수 있다. 다른 예로, 몰딩막(300)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 또 다른 예로, 제1 및 제2 언더필막들(311, 321)이 생략되고, 몰딩막(300)이 제1 반도체 칩(210A)의 하면 및 제2 반도체 칩(220A)의 하면 상으로 더 연장될 수 있다. 제3 언더필막(331)이 생략되는 경우, 몰딩막(300)은 재배선 기판(100)과 연결 기판(500) 사이의 갭으로 더 연장될 수 있다.
하부 반도체 패키지(21)는 상부 재배선층(600)을 더 포함할 수 있다. 상부 재배선층(600)은 몰딩막(300) 및 연결 기판(500) 상에 배치될 수 있다. 상부 재배선층(600)은 상부 절연 패턴들(610), 상부 재배선 패턴들(620), 및 상부 본딩 패드(640)를 포함할 수 있다. 상부 절연 패턴들(610), 상부 재배선 패턴들(620), 및 상부 본딩 패드(640)는 앞서 도 7의 예에서 설명한 바와 실질적으로 동일할 수 있디. 다만, 상부 재배선 패턴들(620) 중 적어도 하나는 몰딩막(300) 내로 연장되어, 제2 패드(522)와 접속할 수 있다.
상부 반도체 패키지(22)는 하부 반도체 패키지(21) 상에 배치될 수 있다. 예를 들어, 상부 반도체 패키지(22)는 상부 재배선층(600) 상에 배치될 수 있다. 상부 반도체 패키지(22)는 상부 기판(710), 상부 반도체 칩(720), 및 상부 몰딩막(730)을 포함할 수 있다. 상부 반도체 패키지(22) 및 연결 단자(650)는 도 7에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 연결 단자(650)는 하부 반도체 패키지(20) 및 상부 반도체 패키지(22) 사이에 개재될 수 있다. 상부 반도체 패키지(22)는 열 방출 구조체(780)를 더 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 재배선 기판; 및
    상기 재배선 기판의 상면 상에 배치되는 반도체 칩을 포함하되,
    상기 재배선 기판은:
    절연층; 및
    상기 절연층 내에 제공된 제1 재배선 패턴, 제2 재배선 패턴 및 제3 재배선 패턴을 포함하고,
    상기 제1 내지 제3 재배선 패턴들은 상기 재배선 기판의 하면에서 상기 상면을 향하는 방향으로 순차적으로 제공되면서 서로 전기적으로 연결되며,
    상기 제1 내지 제3 재배선 패턴들 각각은 상기 재배선 기판의 상기 상면에 나란한 방향으로 연장되는 배선 부분을 포함하고,
    상기 제1 및 제3 재배선 패턴들 각각은 상기 배선 부분으로부터 상기 재배선 기판의 상기 상면에 수직한 방향으로 연장되는 비아 부분을 더 포함하되,
    상기 제2 재배선 패턴은 상기 제2 재배선 패턴의 상기 배선 부분의 너비보다 작은 너비를 갖는 제1 미세 배선 패턴들을 더 포함하고,
    서로 인접하는 상기 제1 미세 배선 패턴들 간의 간격은 0.5 μm 내지 2 μm이고,
    상기 제1 재배선 패턴의 상기 비아 부분은 그의 상면에서 최소 너비를 갖고,
    상기 제3 재배선 패턴의 상기 비아 부분은 그의 바닥면에서 최소 너비를 갖는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 재배선 패턴의 상기 비아 부분의 너비는 상기 재배선 기판의 상기 하면에서 상기 상면을 향하는 방향으로 갈수록 점차 작아지고,
    상기 제3 재배선 패턴의 상기 비아 부분의 너비는 상기 재배선 기판의 상기 하면에서 상기 상면을 향하는 방향으로 갈수록 점차 커지는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 재배선 패턴의 상기 비아 부분의 상기 상면과 측벽 사이의 각도는 95도 내지 135도이고,
    상기 제3 재배선 패턴의 상기 비아 부분의 상기 바닥면과 측벽 사이의 각도는 95도 내지 135도인 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 내지 제3 재배선 패턴들 각각은 도전 패턴 및 상기 도전 패턴과 상기 절연층 사이의 씨드 패턴을 포함하되,
    상기 제1 재배선 패턴의 상기 씨드 패턴은 상기 제2 재배선 패턴의 상기 도전 패턴과 접촉하고,
    상기 제3 재배선 패턴의 상기 씨드 패턴은 상기 제2 재배선 패턴의 상기 씨드 패턴과 접촉하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 재배선 기판은:
    상기 제3 재배선 패턴 상에 제공되는 제4 재배선 패턴; 및
    상기 제4 재배선 패턴 상에 제공되는 본딩 패드를 더 포함하되,
    상기 제4 재배선 패턴은:
    상기 재배선 기판의 상기 상면에 나란한 방향으로 연장되는 배선 부분; 및
    상기 배선 부분으로부터 상기 재배선 기판의 상기 상면에 수직한 방향으로 연장되어 상기 제3 재배선 패턴과 접촉하는 비아 부분을 포함하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 제4 재배선 패턴은 상기 제4 재배선 패턴의 상기 배선 부분의 너비보다 더 작은 너비를 갖는 제2 미세 배선 패턴들을 더 포함하고,
    상기 본딩 패드는:
    상기 절연층을 관통하여 상기 제4 재배선 패턴과 접촉하는 비아 부분; 및
    상기 비아 부분 상에 제공되는 몸체 부분을 포함하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 재배선 기판은 상기 제1 재배선 패턴 아래에 제공된 언더 범프 패턴을 더 포함하되,
    상기 언더 범프 패턴은:
    상기 절연층을 관통하여 상기 제1 재배선 패턴과 접촉하는 비아 부분; 및
    상기 비아 부분 아래에 제공되는 몸체 부분을 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 언더 범프 패턴의 상기 몸체 부분의 측벽은 상기 재배선 기판으로부터 이격된 반도체 패키지.
  9. 제1항에 있어서,
    상기 제3 재배선 패턴의 상기 비아 부분의 최상부에서의 너비에 대한 상기 제1 재배선 패턴의 상기 비아 부분의 최하부에서의 너비의 비는 0.8 내지 1.2인 반도체 패키지.
  10. 제1항에 있어서,
    상기 제1 미세 배선 패턴들 각각의 너비는 0.5 μm 내지 2 μm인 반도체 패키지.

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