KR20210152721A - 반도체 패키지 - Google Patents

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KR20210152721A
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KR
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disposed
layer
insulating layer
region
trench
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KR1020200069557A
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이주형
박기태
박병률
오준석
윤종호
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삼성전자주식회사
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

반도체 패키지가 제공된다. 반도체 패키지는, 서로 대향하는 제1 면 및 제2 면을 포함하는 절연층, 절연층 내에 배치되는 배선 영역 및 비아 영역을 포함하는 재배선 패턴으로, 배선 영역은 비아 영역 상에 배치되는 재배선 패턴, 및 재배선 패턴 상에, 재배선 패턴과 연결되는 제1 반도체 칩을 포함하고, 배선 영역의 상면은 절연층의 제1 면과 동일 평면 상에 배치된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
반도체 패키징은 반도체 칩(또는 반도체 다이)과 전자 기기를 전기적으로 연결하기 위해 반도체 칩을 포장하는 공정이다. 반도체 칩의 사이즈가 작아짐에 따라, 재배선층(redistribution layer)을 이용하여 반도체 칩 바깥쪽에 입출력 단자를 배치하는 반도체 패키지가 제안되었다. 예를 들어, 팬 인 웨이퍼 레벨 패키지(FIWLP; Fan-In Wafer Level Package)형 반도체 패키지, 팬 아웃 웨이퍼 레벨 패키지(FOWLP; Fan-Out Wafer Level Package)형 반도체 패키지, 팬 아웃 패널 레벨 패키지(FOPLP; Fan-Out Panel Level Package)형 반도체 패키지 등이 제안된 바 있다.
한편, 재배선층은 배선 영역과 비아 영역을 포함하며, 포토 리소그래피 공정을 통해 형성된다. 공정 시, 배선 영역과 비아 영역을 정렬시키는 것이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 정 얼라인된 재배선 패턴을 포함하는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 정 얼라인된 재배선 패턴을 포함하는 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 서로 대향하는 제1 면 및 제2 면을 포함하는 절연층, 절연층 내에 배치되는 배선 영역 및 비아 영역을 포함하는 재배선 패턴으로, 배선 영역은 비아 영역 상에 배치되는 재배선 패턴, 및 재배선 패턴 상에, 재배선 패턴과 연결되는 제1 반도체 칩을 포함하고, 배선 영역의 상면은 절연층의 제1 면과 동일 평면 상에 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 비아 영역 및 비아 영역 상에 배치되는 배선 영역을 포함하는 재배선 패턴, 단일층으로, 비아 영역이 배치되는 비아 트렌치와 배선 영역이 배치되는 배선 트렌치를 포함하는 절연층, 및 재배선 패턴 상에, 재배선 패턴과 연결되는 반도체 칩을 포함하고, 비아 트렌치는 서로 대향하는 제1 및 제2 측벽을 포함하고, 배선 트렌치는 서로 대향하는 제3 및 제4 측벽을 포함하고, 비아 트렌치의 제1 및 제2 측벽 중 적어도 하나는 배선 트렌치의 제3 및 제4 측벽 중 적어도 하나와 직접 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 서로 대향하는 제1 면 및 제2 면을 포함하는 재배선 구조체, 재배선 구조체의 제2 면 상에, 코어 배선층, 코어 배선층을 감싸는 코어 절연층 및 재배선 구조체의 제2 면의 적어도 일부를 노출시키는 캐비티를 포함하는 코어층, 코어층의 캐비티 내에 배치되어, 재배선 구조체와 연결되는 반도체 칩, 및 재배선 구조체의 제2 면 상에 배치되는 솔더볼을 포함하고, 재배선 구조체는, 제1 절연층과, 제1 절연층 내에 배치되는 제1 비아 영역 및 제1 배선 영역을 포함하는 제1 재배선 패턴으로, 제1 비아 영역은 제1 배선 영역 상에 배치되고 반도체 칩과 연결되는 제1 재배선 패턴과, 제1 절연층 상에 배치되는 제2 절연층과, 제2 절연층 내에 배치되는 제2 비아 영역 및 제2 배선 영역을 포함하는 제2 재배선 패턴으로, 제2 비아 영역은 제2 배선 영역 상에 배치되고 제1 배선 영역과 연결되는 제2 재배선 패턴을 포함하고, 제2 면에서 제1 면을 향하는 방향에서, 제1 배선 영역의 상면은 재배선 구조체의 제1 면과 동일 평면 상에 배치되고, 제2 면에서 제1 면을 향하는 방향에서, 제2 배선 영역의 상면은 제2 절연층의 상면과 동일 평면 상에 배치되고, 제1 절연층 및 제2 절연층은 단일층이고, 감광성 절연 물질을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 2는 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 3은 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 4는 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 5는 도 4의 S1 영역을 확대한 도면이다.
도 6은 도 4의 S2 영역을 확대한 도면이다.
도 7은 도 4의 S3 영역을 확대한 도면이다.
도 8 내지 도 14는 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15 및 도 16은 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 17은 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 18은 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 19는 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 20은 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 재배선 구조체(100), 언더 범프 금속층(140), 제1 패시베이션층(145), 코어층(200), 제1 반도체 칩(300) 및 제1 몰딩층(400)을 포함할 수 있다.
재배선 구조체(100)는 복수의 재배선 패턴들(110, 120, 130) 및 복수의 절연층들(115, 125, 135)을 포함할 수 있다. 재배선 구조체(100)는 예를 들어, 제1 재배선 패턴(110), 제1 절연층(115), 제2 재배선 패턴(120), 제2 절연층(125), 제3 재배선 패턴(130) 및 제3 절연층(135)을 포함할 수 있다. 본 도면에서는, 재배선 구조체(100)가 3개의 절연층(115, 125, 135) 및 3개의 재배선 패턴(110, 120, 130)만을 포함하는 것으로 도시되었으나, 이는 예시적인 것이며, 절연층(115, 12,5 135) 및 재배선 패턴(110, 120, 130)의 개수, 위치 또는 배열은 다양할 수 있다.
제1 내지 제3 절연층(115, 125, 135)은 단일층일 수 있다. 제1 내지 제3 절연층(115, 125, 135)은 각각 서로 대향하는 제1 면(115a, 125a, 135a) 및 제2 면(115b, 125b, 135b)을 포함할 수 있다. 예를 들어, 제1 면(115a, 125a, 135a)과 제2 면(115b, 125b, 135b)은 제1 방향(DR1)으로 서로 대향할 수 있다. 제1 면(115a, 125a, 135a)은 제1 방향(DR1)을 기준으로 상면일 수 있고, 제2 면(115b, 125b, 135b)은 제1 방향(DR1)을 기준으로 하면일 수 있다. 여기서, 제1 방향(DR1)은 제1 내지 제3 절연층(115, 125, 135)의 두께 방향일 수 있다.
제1 내지 제3 절연층(115, 125, 135)은 제1 방향(DR1)으로 차례로 적층될 수 있다. 제2 절연층(125)은 제1 절연층(115)의 제1 면(115a)에 배치될 수 있고, 제3 절연층(135)은 제2 절연층(125)의 제1 면(125a)에 배치될 수 있다.
제1 절연층(115)의 제1 면(115a)은 제2 절연층(125)의 제2 면(125b)일 수 있고, 제2 절연층(125)의 제1 면(125a)은 제3 절연층(135)의 제2 면(135b)일 수 있다.
제1 내지 제3 절연층(115, 125, 135)은 서로 동일한 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 절연층(115, 125, 135)은 감광성 절연 물질(PID; Photo Imageable Dielectric)을 포함할 수 있다.
제1 내지 제3 절연층(115, 125, 135)은 각각 제1 내지 제3 비아 트렌치(112t, 122t, 132t) 및 제1 내지 제3 배선 트렌치(113t, 123t, 133t)를 포함할 수 있다.
제1 내지 제3 비아 트렌치(112t, 122t, 132t)는 각각 제1 내지 제3 절연층(115, 125, 135)의 제2 면(115b, 125b, 135b)의 적어도 일부를 노출시킬 수 있다. 제1 내지 제3 비아 트렌치(112t, 122t, 132t)의 바닥면은 각각 제1 내지 제3 절연층(115, 125, 135)의 제2 면(115b, 125b, 135b)과 동일 평면 상에 배치될 수 있다.
제1 내지 제3 비아 트렌치(112t, 122t, 132t)의 폭은 제1 절연층(115)의 제1 면(115a)으로부터 제1 절연층(115)의 제2 면(115b)을 향하는 방향에서 점점 감소할 수 있다. 즉, 제1 내지 제3 비아 트렌치(112t, 122t, 132t)의 폭은 제1 방향(DR1)에서 점점 증가할 수 있다. 여기서 제1 내지 제3 비아 트렌치(112t, 122t, 132t)의 폭은 제2 방향(DR2)을 기준으로 할 수 있으며, 제2 방향(DR2)은 제1 내지 제3 절연층(115, 125, 135)의 길이 방향일 수 있다.
제1 내지 제3 배선 트렌치(113t, 123t, 133t)는 각각 제1 내지 제3 비아 트렌치(112t, 122t, 132t) 상에 배치될 수 있다. 제1 내지 제3 배선 트렌치(113t, 123t, 133t)는 각각 제1 내지 제3 비아 트렌치(112t, 122t, 132t)와 연결될 수 있다. 제1 내지 제3 배선 트렌치(113t, 123t, 133t)의 바닥면은 각각 제1 내지 제3 비아 트렌치(112t, 122t, 132t)의 측벽과 연결될 수 있다.
제1 내지 제3 배선 트렌치(113t, 123t, 133t)의 측벽은 각각 제1 내지 제3 비아 트렌치(112t, 122t, 132t)의 측벽과 단차를 가질 수 있다. 즉, 제1 내지 제3 배선 트렌치(113t, 123t, 133t)의 측벽은 제1 내지 제3 비아 트렌치(112t, 122t, 132t)의 측벽과 동일 선상에 배치되지 않을 수 있다.
제1 내지 제3 재배선 패턴(110, 120, 130)은 각각 제1 내지 제3 절연층(115, 125, 135) 내에 배치될 수 있다. 제1 내지 제3 재배선 패턴(110, 120, 130)의 상면(110a, 120a, 130a)은 각각 제1 내지 제3 절연층(115, 125, 135)의 제1 면(115a, 125a, 135a)과 동일 평면 상에 배치될 수 있다. 제1 내지 제3 재배선 패턴(110, 120, 130)의 최하면(110b, 120b, 130b)은 각각 제1 내지 제3 절연층(115, 125, 135)의 제2 면(115b, 125b, 135b)과 동일 평면 상에 배치될 수 있다. 제1 내지 제3 절연층(115, 125, 135) 각각은 제1 내지 제3 재배선 패턴(110, 120, 130)의 측면을 감쌀 수 있다.
제1 내지 제3 재배선 패턴(110, 120, 130)은 각각 제1 내지 제3 씨드층(111, 121, 131), 제1 내지 제3 비아 영역(112, 122, 132) 및 제1 내지 제3 배선 영역(113, 123, 133)을 포함할 수 있다.
제1 내지 제3 씨드층(111, 121, 131)은 각각 제1 내지 제3 비아 트렌치(112t, 122t, 132t) 및 제1 내지 제3 배선 트렌치(113t, 123t, 133t)의 프로파일을 따라 컨포멀하게 연장될 수 있다. 제1 내지 제3 씨드층(111, 121, 131)은 각각 제1 내지 제3 비아 트렌치(112t, 122t, 132t)의 측벽과 바닥면 및 제1 내지 제3 배선 트렌치(113t, 123t, 133t)의 측벽과 바닥면을 따라 연장될 수 있다. 제1 내지 제3 비아 트렌치(112t, 122t, 132t)의 바닥면에 배치된 제1 내지 제3 씨드층(111, 121, 131)은 각각 제1 내지 제3 절연층(115, 125, 135)의 제2 면(115b, 125b, 135b)과 동일 평면 상에 배치될 수 있다.
제1 내지 제3 비아 영역(112, 122, 132)는 각각 제1 내지 제3 비아 트렌치(112t, 122t, 132t)에 배치될 수 있다. 제1 내지 제3 비아 영역(112, 122, 132)는 각각 제1 내지 제3 비아 트렌치(112t, 122t, 132t) 내에 배치된 제1 내지 제3 씨드층(111, 121, 131) 상에 배치될 수 있다. 제1 내지 제3 비아 영역(112, 122, 132)은 각각 제1 내지 제3 비아 트렌치(112t, 122t, 132t)를 채울 수 있다.
제1 내지 제3 배선 영역(113, 123, 133)은 각각 제1 내지 제3 배선 트렌치(113t, 123t, 133t)에 배치될 수 있다. 제1 내지 제3 배선 영역(113, 123, 133)은 각각 제1 내지 제3 배선 트렌치(113t, 123t, 133t) 내에 배치된 제1 내지 제3 씨드층(111, 121, 131) 상에 배치될 수 있다. 제1 내지 제3 배선 영역(113, 123, 133)은 각각 제1 내지 제3 배선 트렌치(113t, 123t, 133t)를 채울 수 있다. 제1 내지 제3 배선 영역(113, 123, 133)의 상면은 각각 제1 내지 제3 절연층(115, 125, 135)의 제1 면(115a, 125a, 135a)과 동일 평면 상에 배치될 수 있다.
제1 배선 영역(113)은 제2 비아 영역(122)을 통해 제2 배선 영역(123)과 연결될 수 있다. 제2 배선 영역(123)은 제3 비아 영역(132)을 통해 제3 배선 영역(133)과 연결될 수 있다.
제1 내지 제3 재배선 패턴(110, 120, 130)은 도전 물질을 포함할 수 있다. 제1 내지 제3 재배선 패턴(110, 120, 130)은 예를 들어, 구리(Cu)를 포함할 수 있다. 본 발명은 이에 제한되는 것은 아니며, 제1 내지 제3 재배선 패턴(110, 120, 130)은 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제3 재배선 패턴(110, 120, 130)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들어, 제1 내지 제3 재배선 패턴(110, 120, 130)은 그라운드(ground) 패턴, 파워(power) 패턴 및 신호(signal) 패턴 등을 포함할 수 있다. 신호 패턴은, 예를 들어, 그라운드 신호 및 파워 신호 등을 제외한 다양한 전기 신호, 예를 들어, 데이터 전기 신호 등을 입출력할 수 있다.
제1 패시베이션층(145)은 제3 절연층(135)의 제1 면(135a) 상에 배치될 수 있다. 제1 패시베이션층(145)은 제3 재배선 패턴(130)의 상면(130a)의 적어도 일부를 노출시킬 수 있다. 제1 패시베이션층(145)은 예를 들어, 절연성 물질을 포함할 수 있다.
언더 범프 금속층(140)은 제1 패시베이션층(145)에 의해 노출된 제3 재배선 패턴(130)의 상면(130a) 상에 배치될 수 있다. 언더 범프 금속층(140)은 UBM 비아(142) 및 UBM 패드(143)를 포함할 수 있다. 본 도면에서 도시된 언더 범프 금속층(140)은 예시적인 것일 뿐이며, 언더 범프 금속층(140)의 개수, 위치 또는 배열은 다양할 수 있다.
UBM 비아(142)는 제3 재배선 패턴(130)의 상면(130a) 상에 배치될 수 있다. UBM 비아(142)는 제1 패시베이션층(145) 내에 배치될 수 있다.
UBM 패드(143)는 UBM 비아(142) 상에 배치될 수 있다. UBM 패드(143)는 UBM 비아(142)를 통해 제3 재배선 패턴(130)과 연결될 수 있다. 이에 따라, 언더 범프 금속층(140)은 재배선 구조체(100)와 전기적으로 연결될 수 있다.
UBM 패드(143)는 UBM 비아(142)의 양종단 각각으로부터 제1 패시베이션층(145)을 관통하여 제1 패시베이션층(145)의 상면으로 연장될 수 있다. UBM 패드(143)의 적어도 일부는 제1 패시베이션층(145)의 내부로 만입될 수 있다.
언더 범프 금속층(140)은 예를 들어, 도전 물질을 포함할 수 있다.
제1 솔더볼(150)은 언더 범프 금속층(140) 상에 배치될 수 있다. 제1 솔더볼(150)은 언더 범프 금속층(140)과 접촉할 수 있다. 제1 솔더볼(150)은 예를 들어, 납(Pb), 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 은(Ag) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
코어층(200)은 제1 절연층(115)의 제2 면(115b) 상에 배치될 수 있다. 코어층(200)은 캐비티(200_C), 복수의 코어 절연층들(215, 225), 복수의 코어 배선층들(213, 223, 233) 및 복수의 코어 비아들(212, 222)을 포함할 수 있다. 코어층(200)은 예를 들어, 캐비티(200_C), 제1 및 제2 코어 절연층(215, 225), 제1 내지 제3 코어 배선층(213, 223, 233) 및 제1 및 제2 코어 비아(212, 222)를 포함할 수 있다. 본 도면에서는, 코어층(200)이 1개의 캐비티(200_C), 2개의 코어 절연층(215, 225), 3개의 코어 배선층(213, 223, 233) 및 2개의 코어 비아(212, 222)만을 포함하는 것으로 도시되었으나, 이는 예시적인 것이며, 캐비티(200_C), 코어 절연층(215, 225), 코어 배선층(213, 223, 233) 및 코어 비아(212, 222)의 개수, 위치 또는 배열은 다양할 수 있다.
캐비티(200_C)는 코어층(200)을 제1 방향(DR1)으로 관통할 수 있다. 캐비티(200_C)는 예를 들어, 코어층(200)의 중앙에 배치될 수 있다.
제1 코어 절연층(215)은 제1 절연층(115)의 제2 면(115b)상에 배치될 수 있고, 제2 코어 절연층(225)은 제1 코어 절연층(215) 상에 배치될 수 있다.
제1 및 제2 코어 절연층(215, 225)은 예를 들어, 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지와 같은 절연성 물질을 포함할 수 있으며, 무기필러를 더 포함할 수 있다. 또는 제1 및 제2 코어 절연층(215, 225)은 무기필러와 함께 유리 섬유(glass fiber, glass cloth, glass fabric) 등의 심재에 함침된 수지, 예를 들어, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), 또는 FR-4, BT(Bismaleimide Triazine)를 포함할 수 있다.
제1 및 제2 코어 배선층(213, 223)은 각각 제1 및 제2 코어 절연층(215, 225) 내에 배치될 수 있다. 제3 코어 배선층(233)은 제2 코어 절연층(225) 상에 배치될 수 있다. 제3 코어 배선층(233)은 제1 몰딩층(400) 내에 배치될 수 있다.
본 도면에서는, 제1 코어 배선층(213)의 상면과 제1 코어 절연층(215)의 상면이 동일 평면 상에 배치되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이며, 제1 코어 배선층(213)의 상면은 제1 코어 절연층(215)의 상면과 단차를 가질 수 있다. 예를 들어, 제1 코어 배선층(213)은 제1 몰딩층(400)에 의해 오염되는 것을 방지하기 위해 제1 코어 절연층(215) 내부로 만입될 수 있다.
제1 및 제2 코어 비아(212, 222)는 각각 제1 내지 제2 코어 절연층(215, 225) 내에 배치될 수 있다. 제1 및 제2 코어 비아(212, 222)는 각각 제1 내지 제2 코어 절연층(215, 225)을 관통하여 제1 내지 제3 코어 배선층(213, 223, 233)을 서로 연결할 수 있다. 예를 들어, 제1 코어 비아(212)는 제1 코어 절연층(215)을 관통하여 제1 코어 배선층(213)과 제2 코어 배선층(223)을 연결할 수 있고, 제2 코어 비아(222)는 제2 코어 절연층(225)을 관통하여 제2 코어 배선층(223)과 제3 코어 배선층(233)을 연결할 수 있다.
제1 내지 제3 코어 배선층(213, 223, 233)과 제1 및 제2 코어 비아(212, 222)는 도전 물질을 포함할 수 있다. 이에 따라 코어층(200) 내에 상하면을 연결하는 전기적 경로가 형성될 수 있다. 제1 내지 제3 코어 배선층(213, 223, 233)과 제1 및 제2 코어 비아(212, 222)는 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체 칩(300)은 제1 절연층(115)의 제2 면(115b) 상에 배치될 수 있다. 제1 반도체 칩(300)은 코어층(200)의 캐비티(200_C) 내에 배치될 수 있다. 제1 반도체 칩(300)의 측면은 코어층(200)에 의해 둘러싸일 수 있다.
제1 반도체 칩(300)은 수백 내지 수백만 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 예를 들어, 제1 반도체 칩(300)은 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 반도체 칩(300)은 ADC(Analog-Digital Converter) 또는 ASIC(Application-Specific IC) 등의 로직 칩일 수도 있고, 휘발성 메모리(예를 들어, DRAM) 또는 비휘발성 메모리(예를 들어, ROM 또는 플래시 메모리) 등의 메모리 칩일 수도 있다. 또한, 제1 반도체 칩(300)은 이들이 서로 조합되어 구성될 수도 있음은 물론이다.
제1 반도체 칩(300)은 예를 들어, 바디(305), 제1 칩 패드(310) 및 패시베이션막(315)을 포함할 수 있다.
바디(305) 내에는 다양한 반도체 소자가 형성되어 있을 수 있다. 바디(305)는 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)를 포함할 수 있다. 바디(305)는 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있으나, 이에 제한되는 것은 아니다.
제1 칩 패드(310)는 바디(305)의 표면 상에 형성될 수 있다. 칩 패드(310)는 바디(305) 내에 형성되는 전기적인 회로, 예를 들어, 회로 패턴 등과 전기적으로 연결될 수 있다. 제1 칩 패드(310)는 예를 들어, 알루미늄(Al)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 칩 패드(310)는 제1 비아 영역(112)을 통해 재배선 구조체(100)의 제1 배선 영역(113)과 연결될 수 있다. 이에 따라, 제1 반도체 칩(300)은 재배선 구조체(100)와 전기적으로 연결될 수 있다.
패시베이션막(315)은 바디(305)의 표면 상에 형성될 수 있다. 또한, 패시베이션막(315)은 제1 칩 패드(310)의 적어도 일부를 노출시킬 수 있다. 예를 들어, 패시베이션막(315)은 제1 칩 패드(310)의 일부를 덮도록 형성될 수 있다. 패시베이션막(315)은 예를 들어, 산화막 또는 질화막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 몰딩층(400)은 제1 절연층(115)의 제2 면(115b) 상에 배치될 수 있다. 제1 몰딩층(400)은 제1 반도체 칩(300) 및 코어층(200)의 적어도 일부를 덮을 수 있다. 제1 몰딩층(400)은 예를 들어, 캐비티(200_C)를 채울 수 있고, 제1 반도체 칩(300) 및 코어층(200)의 상면을 따라 연장될 수 있다. 또한 제1 몰딩층(400)의 측면은 코어층(200)의 측면과 연속적일 수 있다.
제1 몰딩층(400)은 절연 물질을 포함할 수 있다. 제1 몰딩층(400)은 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지(예를 들어, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine)) 등을 포함하거나, 또는 감광성 절연 물질(PID)을 포함할 수 있다.
도 2는 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지에서, UBM 패드(143)는 제1 패시베이션층(145) 상에 배치될 수 있다. UBM 패드(143)는 제1 패시베이션층(145)의 상면을 따라 연장될 수 있다. 즉, UBM 패드(143)는 제1 패시베이션층(145)으로부터 제1 방향(DR1)으로 돌출될 수 있다.
UBM 비아(142)는 제1 패시베이션층(145)을 관통할 수 있다. UBM 비아(142)는 제1 패시베이션층(145)을 관통하여 UBM 패드(143)와 재배선 구조체(100)를 연결할 수 있다.
도 3은 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 3을 참조하면, 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지에서, 제1 패시베이션층(145)은 단일 층일 수 있다. 제1 패시베이션층(145)은 제1 방향(DR1)으로 서로 대향하는 제1 면(145a) 및 제2 면(145b_을 포함할 수 있다. 제1 면(145a)은 제1 방향(DR1)을 기준으로 상면일 수 있고, 제2 면(145b)은 제1 방향(DR1)을 기준으로 하면일 수 있다.
제1 패시베이션층(145)은 예를 들어, 제1 내지 제3 절연층(115, 125, 135)과 동일한 물질을 포함할 수 있다. 제1 패시베이션층(145)은 예를 들어, 감광성 절연 물질을 포함할 수 있다.
제1 패시베이션층(145)은 UBM 비아 트렌치(142t) 및 UBM 패드 트렌치(143t)를 더 포함할 수 있다.
UBM 비아 트렌치(142t)는 제3 절연층(135)의 제1 면(135a)의 적어도 일부를 노출시킬 수 있다. UBM 비아 트렌치(142t)는 제3 배선 영역(133)의 적어도 일부를 노출시킬 수 있다. UBM 비아 트렌치(142t)의 바닥면은 제3 절연층(135)의 제1 면(135a)과 동일 평면 상에 배치될 수 있다. UBM 비아 트렌치(142t)의 폭은 제1 방향(DR1)에서 점점 증가할 수 있다.
UBM 패드 트렌치(143t)는 UBM 비아 트렌치(142t) 상에 배치될 수 있다. UBM 패드 트렌치(143t)는 UBM 비아 트렌치(142t) 연결될 수 있다. UBM 패드 트렌치(143t)의 바닥면은 UBM 비아 트렌치(142t)의 측벽과 연결될 수 있다.
UBM 패드 트렌치(143t)의 측벽은 UBM 비아 트렌치(142t)의 측벽과 단차를 가질 수 있다. 즉, UBM 패드 트렌치(143t)의 측벽은 UBM 비아 트렌치(142t)의 측벽과 동일 선상에 배치되지 않을 수 있다.
언더 범프 금속층(140)은 제1 패시베이션층(145) 내에 배치될 수 있다. 언더 범프 금속층(140)의 상면(140a)은 제1 패시베이션층(145)의 제1 면(145a)과 동일 평면 상에 배치될 수 있다. 언더 범프 금속층(140)의 최하면(140b)은 제1 패시베이션층(145)의 제2 면(145b)과 동일 평면 상에 배치될 수 있다. 제1 패시베이션층(145)은 언더 범프 금속층(140)의 측면을 감쌀 수 있다.
언더 범프 금속층(140)은 제4 씨드층(114)을 더 포함할 수 있다. 제4 씨드층(114)은 UBM 비아 트렌치(142t) 및 UBM 패드 트렌치(143t)의 프로파일을 따라 컨포멀하게 연장될 수 있다. 제4 씨드층(114)은 UBM 비아 트렌치(142t) 의 측벽과 바닥면 및 UBM 패드 트렌치(143t)의 측벽과 바닥면을 따라 연장될 수 있다. UBM 비아 트렌치(142t)의 바닥면에 배치된 제4 씨드층(114)은 제3 절연층(135)의 상면(135a)과 동일 평면 상에 배치될 수 있다.
UBM 비아(142)는 UBM 비아 트렌치(142t) 내에 배치된 제4 씨드층(114) 상에 배치될 수 있다. UBM 비아(142)는 UBM 비아 트렌치(142t)를 채울 수 있다.
UBM 패드(143)는 UBM 패드 트렌치(143t) 내에 배치된 제4 씨드층(114) 상에 배치될 수 있다. UBM 패드(143)는 UBM 패드 트렌치(143t)를 채울 수 있다. UBM 패드(143)의 상면(143a)은 제1 패시베이션층(145)이 제1 면(145a)과 동일 평면 상에 배치될 수 있다.
언더 범프 금속층(140)은 예를 들어, 제1 내지 제3 재배선 패턴(110, 120, 130)과 동일한 물질을 포함할 수 있다. 언더 범프 금속층(140)은 예를 들어, 구리를 포함할 수 있다.
도 4는 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 5는 도 4의 S1 영역을 확대한 도면이고, 도 6은 도 4의 S2 영역을 확대한 도면이고, 도 7은 도 4의 S3 영역을 확대한 도면이다.
도 4 내지 도 7을 참조하면, 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지에서, 제1 내지 제3 비아 트렌치(112t, 122t, 132t)의 측벽 중 적어도 하나는 제1 내지 제3 배선 트렌치(113t, 123t, 133t)의 측벽 중 적어도 하나와 동일 선상에 배치될 수 있다. UBM 비아 트렌치(142t)의 측벽 중 적어도 하나는 UBM 패드 트렌치(143t)의 측벽 중 적어도 하나와 동일 선상에 배치될 수 있다.
예를 들어, 도 5를 참조하면, 제1 비아 트렌치(112t_1, 112t_2, 112t_3)는 서로 대향하는 제1 측벽(112t_1_S1, 112t_2_S1, 112t_3_S1) 및 제2 측벽(112t_1_S2, 112t_2_S2, 112t_3_S2)을 포함할 수 있다. 예를 들어, 제1 측벽(112t_1_S1, 112t_2_S1, 112t_3_S1)과 제2 측벽(112t_1_S2, 112t_2_S2, 112t_3_S2)은 제2 방향(DR2)으로 서로 대향할 수 있다.
제1 배선 트렌치(113t_1, 113t_2, 113t_3)는 서로 대향하는 제3 측벽(113t_1_S1, 113t_2_S1, 113t_3_S1) 및 제4 측벽(113t_1_S2, 113t_2_S2, 113t_3_S2)을 포함할 수 있다. 예를 들어, 제3 측벽(113t_1_S1, 113t_2_S1, 113t_3_S1)과 제4 측벽(113t_1_S2, 113t_2_S2, 113t_3_S2)은 제2 방향(DR2)으로 서로 대향할 수 있다.
제1 비아 트렌치(112t_1, 112t_2, 112t_3)의 제1 측벽(112t_1_S1, 112t_2_S1, 112t_3_S1) 및 제2 측벽(112t_1_S2, 112t_2_S2, 112t_3_S2) 중 적어도 하나는 제1 배선 트렌치(113t_1, 113t_2, 113t_3)의 제3 측벽(113t_1_S1, 113t_2_S1, 113t_3_S1) 및 제4 측벽(113t_1_S2, 113t_2_S2, 113t_3_S2) 중 적어도 하나와 직접 연결될 수 있다.
제1 비아 트렌치(112t_1)의 제1 측벽(112t_1_S1)은 제1 배선 트렌치(113t_1)의 제3 측벽(113t_1_S1)과 직접 연결될 수 있다. 제1 비아 트렌치(112t_1)의 제1 측벽(112t_1_S1)은 제1 배선 트렌치(113t_1)의 제3 측벽(113t_1_S1)과 동일 선상에 배치될 수 있다. 즉, 제1 비아 트렌치(112t_1)의 제1 측벽(112t_1_S1)과 제1 배선 트렌치(113t_1)의 제3 측벽(113t_1_S1)은 단차를 가지지 않을 수 있다.
제1 비아 트렌치(112t_1)의 제2 측벽(112t_1_S2)은 제1 배선 트렌치(113t_1)의 바닥면(113t_1_b)을 통해 제1 배선 트렌치(113t_1)의 제4 측벽(113t_1_S2)과 연결될 수 있다. 제1 비아 트렌치(112t_1)의 제2 측벽(112t_1_S2) 및 제1 배선 트렌치(113t_1)의 제4 측벽(113t_1_S2)은 각각 제1 배선 트렌치(113t_1)의 바닥면(113t_1_b)과 직접 연결될 수 있다. 즉, 제1 비아 트렌치(112t_1)의 제2 측벽(112t_1_S2)과 제1 배선 트렌치(113t_1)의 제4 측벽(113t_1_S2)은 동일 선상에 배치되지 않고, 단차를 가질 수 있다.
도 6을 참조하면, 도 5와 달리, 제1 비아 트렌치(112t_2)의 제2 측벽(112t_2_S2) 또한 제1 배선 트렌치(113t_2)의 제4 측벽(113t_2_S2)과 직접 연결될 수 있다.
제1 비아 트렌치(112t_2)의 제2 측벽(112t_2_S2)은 제1 배선 트렌치(113t_2)의 제4 측벽(113t_2_S2)과 동일 선상에 배치될 수 있다. 즉, 제1 비아 트렌치(112t_2)의 제2 측벽(112t_2_S2)과 제1 배선 트렌치(113t_2)의 제4 측벽(113t_2_S2)은 단차를 가지지 않을 수 있다.
도 7을 참조하면, 도 6과 달리, 제1 재배선 패턴(110)은 2개의 제1 비아 영역(112_1,112_2)을 포함할 수 있다.
제1-1 비아 영역(112_1)의 제1-1 측벽(112_1_t_1_S1)은 제1 배선 트렌치(113t_1)의 제3 측벽(113_t_1_S1)과 직접 연결될 수 있다. 제1-2 비아 영역(112_2)의 제2-2 측벽(112_2_t_1_S2)은 제1 배선 트렌치(113t_1)의 제4 측벽(113_t_1_S2)과 직접 연결될 수 있다.
제1-1 비아 영역(112_1)의 제1-2 측벽(112_1_t_1_S2)은 제1 배선 트렌치(113t_1)의 바닥면(113t_1_b)을 통해 제1-2 비아 영역(112_2)의 제2-1 측벽(112_2_t_1_S1)과 연결될 수 있다. 제1-1 비아 영역(112_1)의 제1-2 측벽(112_1_t_1_S2) 및 제1-2 비아 영역(112_2)의 제2-1 측벽(112_2_t_1_S1)은 각각 제1 배선 트렌치(113t_1)의 바닥면(113t_1_b)과 직접 연결될 수 있다. 즉, 제1-1 비아 영역(112_1)의 제1-2 측벽(112_1_t_1_S2) 및 제1-2 비아 영역(112_2)의 제2-1 측벽(112_2_t_1_S1)은 동일 선상에 배치되지 않을 수 있다.
도 8 내지 도 14는 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 8을 참조하면, 코어층(200)에 코어층(200)의 상하면을 관통하는 캐비티(200_C)가 형성될 수 있다. 코어층(200)은 테이프(10) 상에 부착될 수 있다. 코어층(200)의 제1 방향(DR1)으로의 상면은 테이프(10) 상에 부착될 수 있다.
제1 반도체 칩(300)은 코어층(200)의 캐비티(200_C) 내에 배치될 수 있다. 제1 반도체 칩(300)은 예를 들어, 제1 칩 패드(310) 및 패시베이션막(315)이 테이프(10)에 부착되도록 페이스 다운 형태로 배치될 수 있다.
테이프(10) 상에, 제1 반도체 칩(300) 및 코어층(200)을 덮는 제1 몰딩층(400)이 형성될 수 있다. 제1 몰딩층(400)은 캐비티(200_C) 내의 공간을 채울 수 있다.
도 9를 참조하면, 제1 몰딩층(400)은 지지 기판(20) 상에 부착될 수 있다. 이어서, 반도체 패키지의 상하를 반전시킬 수 있다. 테이프(10)가 제거될 수 있다.
제1 절연층(115)은 제1 코어층(200) 및 제1 반도체 칩(300)의 제1 방향(DR1)으로의 상면에 형성될 수 있다.
도 10을 참조하면, 제1 절연층(115) 상에 마스크 패턴(30)이 형성될 수 있다. 마스크 패턴(30)은 서로 다른 투과율을 갖는 제1 내지 부분들(31, 32, 33)을 포함할 수 있다.
제1 부분(31)은 투명 영역으로, 약 100%의 투과율을 가질 수 있다. 제2 부분(32)은 반투명 영역으로, 0% 보다 크고 100% 보다 작은 투과율을 가질 수 있다. 제2 부분(32)은 예를 들어 50%의 투과율을 가질 수 있다. 제2 부분(32)의 투과율은 설계하고자 하는 제1 재배선 패턴(110)에 따라 결정될 수 있다. 제3 부분(33)은 빛이 투과하지 못하는 불투명 영역으로, 약 0%의 투과율을 가질 수 있다.
마스크 패턴(30)은 예를 들어, 하프톤 마스크 또는 슬릿 포토 마스크일 수 있다.
도 11을 참조하면, 마스크 패턴(30)을 이용하여 제1 절연층(115)이 패터닝될 수 있다. 마스크 패턴(30)에 의해 제1 절연층(115)에 제1 비아 트렌치(112t) 및 제1 배선 트렌치(113t)가 형성될 수 있다.
예를 들어, 제1 부분(31)에 의해 패터닝된 부분은 제1 비아 트렌치(112t)가 형성될 수 있고, 제2 부분(32)에 의해 패터닝된 부분은 제1 배선 트렌치(113t)가 형성될 수 있다. 즉, 제1 비아 트렌치(112t)와 제1 배선 트렌치(113t)가 단일 공정에 의해 형성될 수 있다.
이어서, 마스크 패턴(30)이 제거될 수 있다.
도 12를 참조하면, 제1 씨드층(111)이 제1 절연층(115)에 형성될 수 있다. 제1 씨드층(111)은 제1 절연층(115)을 따라 컨포멀하게 형성될 수 있다. 제1 씨드층(11)은 제1 비아 트렌치(112t) 및 제1 배선 트렌치(113t)의 프로파일을 따라 컨포멀하게 형성될 수 있다.
제1 씨드층(111)은 예를 들어, 구리(Cu)를 포함할 수 있다. 제1 씨드층(111)은 예를 들어, 물리적 기상 증착법(PVD), 스퍼터링(Sputtering), 화학적 기상 증착법(CVD) 등의 방법을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다.
도 13을 참조하면, 제1 비아 영역(112) 및 제1 배선 영역(113)이 형성될 수 있다. 제1 비아 영역(112) 및 제1 배선 영역(113)은 예를 들어, 제1 씨드층(111)을 전극으로 하여 전기 도금 공정에 의해 형성될 수 있다.
즉, 본 발명의 몇몇 실시예들에 따른 반도체 패키지에서 제1 비아 영역(112) 및 제1 배선 영역(113)은 단일 공정에 의해 형성될 수 있다. 또한 제1 비아 영역(112) 및 제1 배선 영역(113)은 하나의 마스크 패턴을 이용하여 한 번의 노광 공정을 통해 형성될 수 있다.
도 14를 참조하면, 제1 재배선 패턴(110)에 평탄화 공정이 수행될 수 있다. 평탄화 공정에 의해 제1 재배선 패턴(110)과 제1 절연층(115)의 일부가 식각되어 제1 절연층(115)이 노출될 수 있다. 이에 따라 제1 재배선 패턴(110)의 상면(110a)과 제1 절연층(115)의 제1 면(115a)은 동일 평면 상에 배치될 수 있다.
이어서 도 3을 참조하면, 제2 및 제3 절연층(125, 135), 제2 및 제3 재배선 패턴(120, 130), 제1 패시베이션층(145) 및 언더 범프 금속층(140)이 형성될 수 있다. 제2 및 제3 절연층(125, 135), 제2 및 제3 재배선 패턴(120, 130), 제1 패시베이션층(145) 및 언더 범프 금속층(140)은 앞서 도 9 내지 도 14에서 설명한 바와 동일한 공정에 의해 형성될 수 있다.
도 15 및 도 16은 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15를 참조하면, 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지의 제조 방법은 도 8 내지 도 10에 도시된 공정을 순차적으로 수행하여 제1 절연층(115)이 패터닝될 수 있다. 제1 절연층(115)에 제1 비아 트렌치(112t) 및 제1 배선 트렌치(113t)가 형성될 수 있다.
제1 비아 트렌치(112t)의 측벽 중 적어도 하나는 제1 배선 트렌치(113t)의 측벽 중 적어도 하나와 동일 선상에 배치될 수 있다.
도 16을 참조하면, 도 15에 이어서 도 12 및 도 14에 도시된 공정을 순차적으로 수행하여 제1 재배선 패턴(110)이 형성될 수 있다. 제1 비아 트렌치(112t)의 측벽 중 적어도 하나는 제1 배선 트렌치(113t)의 측벽 중 적어도 하나와 동일 선상에 배치될 수 있다.
제1 비아 영역(112)과 제1 배선 영역(113)이 별도의 공정으로 형성되는 경우, 패널의 왜곡, 공정 등에 의해 제1 비아 영역(112)과 제1 배선 영역(113)이 미스 얼라인될 수 있다. 이에 따라, 제1 배선 영역(113)은 제1 비아 영역(112)과 정렬되기 위해 여분의 부분을 더 포함하게 되고, 제1 배선 영역(113)은 제1 비아 영역(112)의 폭보다 넓은 폭을 가지게 된다. 따라서 반도체 패키지는 제1 배선 영역(113)의 여분의 부분으로 인해 공간적 제약을 받게 된다.
하지만, 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지는 단일 공정에 의해 제1 비아 영역(112) 및 제1 배선 영역(113)이 동시에 형성될 수 있다. 따라서 제1 비아 영역(112) 및 제1 배선 영역(113)은 자동으로 정 얼라인될 수 있다. 또한 제1 배선 영역(113)은 제1 비아 영역(112)과 정렬되기 위한 여분의 부분을 포함할 필요가 없다. 이에 따라 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 공간적 제약에서 보다 자유로울 수 있다.
이어서 도 4를 참조하면, 제2 및 제3 절연층(125, 135), 제2 및 제3 재배선 패턴(120, 130), 제1 패시베이션층(145) 및 언더 범프 금속층(140)이 형성될 수 있다. 제2 및 제3 절연층(125, 135), 제2 및 제3 재배선 패턴(120, 130), 제1 패시베이션층(145) 및 언더 범프 금속층(140)은 앞서 도 9 내지 도 10 및 도 15 내지 도 16에서 설명한 바와 동일한 공정에 의해 형성될 수 있다.
도 17은 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 4를 참조하여 설명한 것과 다른 점을 중심으로 설명한다.
도 17을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 패키지는 제1 반도체 패키지(1) 및 제2 반도체 패키지(2)를 포함할 수 있다. 제1 반도체 패키지(1)는 도 1 내지 도 4를 참조하여 설명한 반도체 패키지들 중 어느 하나일 수 있다.
제1 반도체 패키지(1)는 제4 재배선 패턴(230), 제2 패시베이션층(235) 및 연결 패드(243)를 더 포함할 수 있다.
제4 재배선 패턴(230)은 코어층(200) 및 제1 몰딩층(400) 상에 배치될 수 있다. 제4 재배선 패턴(230)은 제1 몰딩층(400)을 관통하여 제3 코어 배선층(233) 상에 배치될 수 있다. 제4 재배선 패턴(230)은 코어층(200)과 전기적으로 연결될 수 있다.
제4 재배선 패턴(230)은 예를 들어, 도전 물질을 포함할 수 있다. 이에 따라 제4 재배선 패턴(230)은 재배선 구조체(100) 및 제1 반도체 칩(300)과 전기적으로 연결될 수 있다.
제2 패시베이션층(235)은 제1 몰딩층(400) 및 제4 재배선 패턴(230) 상에 배치될 수 있다. 제2 패시베이션층(235)은 예를 들어, 절연성 물질을 포함할 수 있다.
연결 패드(243)는 제2 패시베이션층(235)에 의해 노출된 제4 재배선 패턴(230) 상에 배치될 수 있다. 연결 패드(243)는 귀금속 도금과 같은 도금으로 형성될 수 있다. 연결 패드(243)는 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다. 이에 따라 연결 패드(243)는 제4 재배선 패턴(230)과 전기적으로 연결될 수 있다.
제2 반도체 패키지(2)는 제1 반도체 패키지(1) 상에 배치될 수 있다. 제2 반도체 패키지(2)는 제1 반도체 패키지(1)의 제1 방향(DR1)으로의 하면 상에 배치될 수 있다.
제2 반도체 패키지(2)는 기판(510), 제2 반도체 칩(520), 제3 솔더볼(550), 제1 언더필 물질층(535) 및 제2 몰딩층(540)을 포함할 수 있다.
기판(510)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
기판(510)은 제1 도전 패드(513) 및 제2 도전 패드(516)를 포함할 수 있다. 제1 도전 패드(513)는 기판(510)의 제1 방향(DR1)으로의 상면으로부터 노출될 수 있고, 제2 도전 패드(516)는 기판(510)의 제1 방향(DR1)으로의 하면으로부터 노출될 수 있다.
제2 반도체 칩(520)은 기판(510) 상에 배치될 수 있다. 제2 반도체 칩(520)은 메모리 칩일 수 있다. 메모리 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다. 제2 반도체 칩(520)은 하나의 반도체 칩일 수 있으나, 이에 한정되지 않는다. 예를 들면, 제2 반도체 칩(520)은 복수의 메모리 반도체 칩의 스택(Stack : All memory chips in the memory system taken together in one assembly, JEDEC Standard Definition)일 수 있다. 즉, 제2 반도체 칩(520)은 복수의 슬라이스(Slice : One memory chip in the stack of memory chips, JEDEC Standard Definition)로 이루어질 수 있다.
제2 반도체 칩(520)은 제2 칩 패드(521)를 포함할 수 있다. 제2 칩 패드(521)는 제2 반도체 칩(520)의 제1 방향(DR1)으로의 상면으로부터 노출될 수 있다.
제3 솔더볼(550)은 기판(510)과 제2 반도체 칩(520) 사이에 배치될 수 있다. 제3 솔더볼(550)은 제2 칩 패드(521) 및 제2 도전 패드(516) 상에 배치될 수 있다. 이에 따라, 제2 반도체 칩(520)은 기판(510)과 전기적으로 연결될 수 있다.
제1 언더필 물질층(535)은 기판(510)과 제2 반도체 칩(520) 사이를 채울 수 있다. 제1 언더필 물질층(535)은 기판(510)과 제2 반도체 칩(520) 사이에서 제3 솔더볼(550)을 감쌀 수 있고, 제3 솔더볼(550) 사이를 채울 수 있다.
제2 몰딩층(540)은 제2 반도체 칩(520) 및 기판(510) 상에 배치될 수 있다. 제2 몰딩층(540)은 제2 반도체 칩(520)의 하면과 측면 및 제1 언더필 물질층(535)의 측면을 덮을 수 있다. 제2 몰딩층(540)의 측면은 기판(510)의 측면과 연속적일 수 있다.
또는 제2 몰딩층(540)은 본 도면에 도시된 바와 달리, 제2 반도체 칩(520)의 제1 방향(DR1)으로의 하면을 노출시킬 수 있다. 제2 몰딩층(540)의 제1 방향(DR1)으로의 하면은 제2 반도체 칩(520)의 제1 방향(DR1)으로의 하면과 동일 평면 상에 배치될 수 있다.
제2 솔더볼(250)은 제1 반도체 패키지(1) 및 제2 반도체 패키지(2) 사이에 배치될 수 있다. 제2 솔더볼(250)은 연결 패드(243) 상에 배치될 수 있다. 제2 솔더볼(250)은 연결 패드(243) 및 기판(510)의 제1 도전 패드(513) 상에 배치될 수 있다. 이에 따라 제2 반도체 패키지(2)는 제1 반도체 패키지(1)와 전기적으로 연결될 수 있다.
제1 내지 제3 솔더볼(150, 250, 550)은 서로 크기 또는 모양이 실질적으로 동일할 수 있고, 또는 본 도면에 도시된 바와 같이 크기 또는 모양이 상이할 수 있다.
도 18은 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 17을 참조하여, 설명한 것과 다른 점을 중심으로 설명한다.
도 18을 참조하면, 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지에서 제1 반도체 패키지(1)는 관통 비아(350)를 포함할 수 있다.
관통 비아(350)는 제1 몰딩층(400)을 관통하여 제1 비아 영역(112)과 제4 비아 영역(232) 상에 배치될 수 있다. 이에 따라 재배선 구조체(100) 및 제4 재배선 패턴(230)은 전기적으로 연결될 수 있다.
제4 절연층(245)은 제1 몰딩층(400) 및 제2 패시베이션층(235) 사이에 배치될 수 있다. 제4 비아 영역(232)은 제4 절연층(245)을 관통하여 관통 비아(350)와 제4 배선 영역(233)을 전기적으로 연결할 수 있다.
제1 반도체 패키지(1)는 예를 들어, RDL 라스트(RDL last) 공정에 의해 형성될 수 있다. 재배선 구조체(100)는 제1 칩 패드(310)가 형성된 제1 반도체 칩(300)의 표면 및 제1 몰딩층(400)의 표면 상에 형성될 수 있다. 따라서 제1 내지 제3 비아 영역(112, 122, 132)의 폭 및 UBM 비아(142)의 폭은 제1 방향(DR1)으로 갈수록 증가할 수 있다.
도 19는 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 18을 참조하여, 설명한 것과 다른 점을 중심으로 설명한다.
도 19를 참조하면, 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지에서 제1 반도체 패키지(1)는 예를 들어, RDL 퍼스트(RDL first) 공정에 의해 형성될 수 있다. 예를 들어, 웨이퍼 캐리어(wafer carrier) 등에 의해 고정되어, 제1 패시베이션층(145) 및 제1 내지 제3 절연층(115, 125, 135)이 제1 방향에서 차례로 적층되어 형성될 수 있다. 이후, 제1 반도체 칩(300)은 제1 절연층(115)의 제2 면(110b) 상에 실장될 수 있다. 따라서 제1 내지 제3 비아 영역(112, 122, 132)의 폭 및 UBM 비아(142)의 폭은 제1 방향(DR1)으로 갈수록 감소할 수 있다.
제1 반도체 패키지(1)는 제3 도전 패드(153) 및 제3 패시베이션층(155)을 더 포함할 수 있다.
제3 도전 패드(153)는 제3 배선 영역(133)의 상면(130a) 상에 배치될 수 있다. 제3 도전 패드(153)는 제3 재배선 패턴(130)과 연결될 수 있다. 제3 패시베이션층(155)은 제3 도전 패드(153)의 적어도 일부를 노출시킬 수 있다.
관통 비아(350)는 제1 몰딩층(400)을 관통하여 제3 배선 영역(133)과 제4 비아 영역(232) 상에 배치될 수 있다. 이에 따라 재배선 구조체(100) 및 제4 재배선 패턴(230)은 전기적으로 연결될 수 있다.
제4 솔더볼(650)은 제1 반도체 칩(300)과 재배선 구조체(100) 사이에 배치될 수 있다. 제4 솔더볼(650)은 제1 칩 패드(310) 및 제3 도전 패드(153) 상에 배치될 수 있다. 이에 따라, 제1 반도체 칩(300)은 재배선 구조체(100)와 전기적으로 연결될 수 있다.
제4 솔더볼(650)은 제1 내지 제3 솔더볼(150, 250, 550)과 크기 또는 모양이 실질적으로 동일할 수 있고, 또는 본 도면에 도시된 바와 같이 크기 또는 모양이 상이할 수 있다.
제2 언더필 물질층(655)은 재배선 구조체(100) 및 제1 반도체 칩(300) 사이를 채울 수 있다. 제2 언더필 물질층(655)은 재배선 구조체(100) 및 제1 반도체 칩(300) 사이에서 제4 솔더볼(650)을 감쌀 수 있고, 제4 솔더볼(650) 사이를 채울 수 있다.
도 20은 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 20을 참조하면, 본 발명의 몇몇 다른 실시예들에 따른 반도체 패키지는 제1 기판(700), 제2 기판(800), 제1 내지 제3 반도체 칩(901, 902, 903) 및 히트 슬러그(950)를 포함할 수 있다.
제1 기판(700)은 제1 방향(DR1)으로 서로 대향하는 제1 면(700a) 및 제2 면(700b)을 포함할 수 있다. 제1 솔더볼(710)은 제1 기판(700)의 제1 면(700a) 상에 배치될 수 있다. 제1 기판(700)은 예를 들어, PCB 기판일 수 있다.
제2 기판(800)은 제1 기판(700)의 제2 면(700b) 상에 배치될 수 있다. 제2 기판(800)은 예를 들어, 인터포저 기판일 수 있다. 제2 기판(800)은 제2 솔더볼(720)에 의해 제1 기판(700)과 연결될 수 있다. 제1 언더필 물질층(725)은 제1 기판(700)과 제2 기판(800) 사이에서 제2 솔더볼(720)을 감쌀 수 있고, 제2 솔더볼(720) 사이를 채울 수 있다.
제2 기판(800)은 제1 연결 패드(810), 제1 패시베이션층(815), 관통 전극(820), 기판층(825), 재배선 구조체(100), 제2 연결 패드(840) 및 제2 패시베이션층(845)을 포함할 수 있다. 제1 패시베이션층(815), 기판층(825), 재배선 구조체(100) 및 제2 패시베이션층(845)은 제1 방향(DR1)으로 차례로 적층될 수 있다.
제1 패시베이션층(815)은 제1 연결 패드(810)의 적어도 일부를 노출시킬 수 있다. 제2 솔더볼(720)은 제1 연결 패드(810) 상에 배치될 수 있다.
기판층(825)은 제1 패시베이션층(815) 상에 배치될 수 있다. 기판층(825)은 예를 들어, 실리콘을 포함할 수 있다. 관통 전극(820)은 기판층(825)을 관통하여 제1 연결 패드(810) 및 재배선 구조체(100) 상에 배치될 수 있다. 이에 따라 기판층(825)은 재배선 구조체(100)와 전기적으로 연결될 수 있다.
재배선 구조체(100)는 기판층(825) 상에 배치될 수 있다. 재배선 구조체(100)는 앞서 도 1 내지 도 16를 참조하여 설명한 재배선 구조체들 중 어느 하나일 수 있다.
제2 패시베이션층(845)은 재배선 구조체(100) 상에 배치될 수 있다. 제2 패시베이션층(845)은 제2 연결 패드(840)의 적어도 일부를 노출시킬 수 있다.
제1 내지 제3 반도체 칩(901, 902, 903)은 제2 패시베이션층(845) 상에 배치될 수 있다. 제1 내지 제3 반도체 칩(901, 902, 903)은 제3 솔더볼(930)을 통해 제2 기판(800)과 전기적으로 연결될 수 있다. 제2 언더필 물질층(935)은 제2 기판(800)과 제1 내지 제3 반도체 칩(901, 902, 903) 사이에서 제3 솔더볼(930)을 감쌀 수 있고, 제3 솔더볼(930) 사이를 채울 수 있다.
제1 및 제3 반도체 칩(901, 903)은 예를 들어, 메모리 칩일 수 있고, 제2 반도체 칩(902)은 예를 들어, 로직 기능을 수행하는 반도체 칩일 수 있다.
몰딩층(940)은 제2 기판(800) 상에 배치될 수 있다. 몰딩층(940)은 제2 기판(800)의 상면 및 제1 내지 제3 반도체 칩(901, 902, 903)의 측면을 덮을 수 있다. 몰딩층(940)은 제1 내지 제3 반도체 칩(901, 902, 903)의 상면을 노출시킬 수 있다.
히트 슬러그(950)는 제1 기판(700)의 일측에서 타측까지 연장될 수 있다. 히트 슬러그(950)는 제1 내지 제3 반도체 칩(901, 902, 903)의 상면 및 몰딩층(940)의 상면 상에 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 재배선 구조체
110, 120, 130, 230: 제1 내지 제4 재배선 패턴
111, 121, 131, 141: 제1 내지 제4 씨드층
112, 122, 132: 제1 내지 제3 비아 영역
113, 123, 133: 제1 내지 제3 배선 영역
115, 125, 135: 제1 내지 제3 절연층
140: 언더 범프 금속층 142: UBM 비아
143: UBM 패드 145, 235: 제1 및 제2 패시베이션층
200: 코어층 212, 222: 제1 및 제2 코어 비아
215, 225: 제1 및 제2 코어 절연층
213, 223, 233: 제1 내지 제3 코어 배선층
300, 520: 제1 및 제2 반도체 칩 400, 540: 제1 및 제2 몰딩층

Claims (10)

  1. 서로 대향하는 제1 면 및 제2 면을 포함하는 절연층;
    상기 절연층 내에 배치되는 배선 영역 및 비아 영역을 포함하는 재배선 패턴으로, 상기 배선 영역은 상기 비아 영역 상에 배치되는 재배선 패턴; 및
    상기 재배선 패턴 상에, 상기 재배선 패턴과 연결되는 제1 반도체 칩을 포함하고,
    상기 배선 영역의 상면은 상기 절연층의 상기 제1 면과 동일 평면 상에 배치되는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 재배선 패턴은 서로 대향하는 제1 및 제2 측벽을 포함하고,
    상기 재배선 패턴의 상기 제1 측벽 및 상기 재배선 패턴의 상기 제2 측벽은 각각 상기 절연층의 두께 방향으로 연장되고,
    상기 재배선 패턴의 상기 제1 측벽 및 상기 재배선 패턴의 상기 제2 측벽 중 적어도 하나는 단차를 갖지 않는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 재배선 패턴의 하면은 상기 절연층의 상기 제2 면과 동일 평면 상에 배치되는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제1 반도체 칩은 상기 절연층의 상기 제2 면 상에 배치되고,
    상기 배선 영역은 상기 비아 영역의 상면에 배치되는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 반도체 칩은 상기 절연층의 상기 제1 면 상에 배치되고,
    상기 배선 영역은 상기 비아 영역의 상면에 배치되는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 반도체 칩은 상기 절연층의 상기 제1 면 상에 배치되고,
    상기 절연층의 상기 제1 면 상에 배치되고, 상기 제1 반도체 칩의 적어도 일부를 덮는 몰딩층과, 상기 몰딩층을 관통하여 상기 재배선 패턴과 연결되는 관통 비아를 더 포함하는 반도체 패키지.
  7. 비아 영역 및 상기 비아 영역 상에 배치되는 배선 영역을 포함하는 재배선 패턴;
    단일층으로, 상기 비아 영역이 배치되는 비아 트렌치와 상기 배선 영역이 배치되는 배선 트렌치를 포함하는 절연층; 및
    상기 재배선 패턴 상에, 상기 재배선 패턴과 연결되는 반도체 칩을 포함하고,
    상기 비아 트렌치는 서로 대향하는 제1 및 제2 측벽을 포함하고,
    상기 배선 트렌치는 서로 대향하는 제3 및 제4 측벽을 포함하고,
    상기 비아 트렌치의 상기 제1 및 제2 측벽 중 적어도 하나는 상기 배선 트렌치의 상기 제3 및 제4 측벽 중 적어도 하나와 직접 연결되는 반도체 패키지.
  8. 제 7항에 있어서,
    상기 재배선 패턴과 상기 절연층 사이에, 상기 비아 트렌치의 상기 제1 및 제2 측벽과 상기 제1 및 제2 측벽을 연결하는 바닥면 및 상기 배선 트렌치의 상기 제3 및 제4 측벽과 상기 제3 및 제4 측벽을 연결하는 바닥면을 따라 연장되는 씨드층을 더 포함하는 반도체 패키지.
  9. 제 7항에 있어서,
    상기 절연층은 상기 반도체 칩이 배치되는 제1 면과 상기 제1 면과 대향하는 제2 면을 포함하고,
    상기 절연층의 상기 제2 면 상에, UBM 비아 및 상기 UBM 비아 상에 배치되는 UBM 패드를 포함하는 언더 범프 금속층과,
    단일층으로, 상기 UBM 비아가 배치되는 UBM 비아 트렌치와 상기 UBM 패드가 배치되는 UBM 패드 트렌치를 포함하는 패시베이션층과,
    상기 패시베이션층 상에, 상기 UBM 패드와 연결되는 솔더볼을 더 포함하고,
    상기 UBM 비아 트렌치의 양측벽은 각각 상기 UBM 패드 트렌치의 양측벽과 직접 연결되는 반도체 패키지.
  10. 서로 대향하는 제1 면 및 제2 면을 포함하는 재배선 구조체;
    상기 재배선 구조체의 상기 제2 면 상에, 코어 배선층, 상기 코어 배선층을 감싸는 코어 절연층 및 상기 재배선 구조체의 상기 제2 면의 적어도 일부를 노출시키는 캐비티를 포함하는 코어층;
    상기 코어층의 상기 캐비티 내에 배치되어, 상기 재배선 구조체와 연결되는 반도체 칩; 및
    상기 재배선 구조체의 상기 제2 면 상에 배치되는 솔더볼을 포함하고,
    상기 재배선 구조체는,
    제1 절연층과,
    상기 제1 절연층 내에 배치되는 제1 비아 영역 및 제1 배선 영역을 포함하는 제1 재배선 패턴으로, 상기 제1 비아 영역은 상기 제1 배선 영역 상에 배치되고 상기 반도체 칩과 연결되는 제1 재배선 패턴과,
    상기 제1 절연층 상에 배치되는 제2 절연층과,
    상기 제2 절연층 내에 배치되는 제2 비아 영역 및 제2 배선 영역을 포함하는 제2 재배선 패턴으로, 상기 제2 비아 영역은 상기 제2 배선 영역 상에 배치되고 상기 제1 배선 영역과 연결되는 제2 재배선 패턴을 포함하고,
    상기 제2 면에서 상기 제1 면을 향하는 방향에서, 상기 제1 배선 영역의 상면은 상기 재배선 구조체의 상기 제1 면과 동일 평면 상에 배치되고,
    상기 제2 면에서 상기 제1 면을 향하는 방향에서, 상기 제2 배선 영역의 상면은 상기 제2 절연층의 상면과 동일 평면 상에 배치되고,
    상기 제1 절연층 및 상기 제2 절연층은 단일층이고, 감광성 절연 물질을 포함하는 반도체 패키지.
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