TW202143343A - 半導體封裝結構及其製造方法 - Google Patents

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黃仁義
黃崑永
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Abstract

一種半導體封裝結構，包括第一重佈線路層、多個導電連接件、晶片以及密封體。第一重佈線路層具有第一表面與相對於第一表面的第二表面。第一重佈線路層包括相互堆疊的至少一導電圖案與至少一介電層。導電圖案包括多個著陸墊，且每一著陸墊與介電層被分隔開。導電連接件位於第一表面上。每一導電連接件對應且電性連接至多個著陸墊的其中之一。晶片位於第一表面上。晶片與第一重佈線路層電性連接。密封體密封晶片與導電連接件。另提供一種半導體封裝結構的製造方法。

Description

半導體封裝結構及其製造方法
本發明是有關於一種封裝結構及其製造方法，且特別是有關於一種半導體封裝結構及其製造方法。
一般而言，在目前的半導體封裝結構的重佈線路層中，用於與其他元件之間電性連接的著陸墊(landing pad)通常會暴露出部分頂面作為著陸區域(landing area)。然而，伴隨半導體封裝結構的微型化，前述方式所能提供的著陸面積也隨之減少，使著陸墊與其上的元件會產生接合強度不足夠的問題，進而可能會降低整體半導體封裝結構的可靠度與良率。因此，如何有效擴大著陸墊的著陸面積，增強著陸墊與其上的元件之間的接合強度，進而可以提升整體半導體封裝結構的可靠度與良率已成為挑戰。
本發明提供一種半導體封裝結構及其製造方法，其可以有效擴大著陸墊的著陸面積，增強著陸墊與其上的元件之間的接合強度，進而可以提升整體半導體封裝結構的可靠度與良率。
本發明提供一種半導體封裝結構，其包括第一重佈線路層、多個導電連接件、晶片以及密封體。第一重佈線路層具有第一表面與相對於第一表面的第二表面。第一重佈線路層包括相互堆疊的至少一導電圖案與至少一介電層。導電圖案包括多個著陸墊，且每一著陸墊與介電層被分隔開。導電連接件位於第一表面上。每一導電連接件對應且電性連接至多個著陸墊的其中之一。晶片位於第一表面上。晶片與第一重佈線路層電性連接。密封體密封晶片與導電連接件。
在本發明的一實施例中，上述的多個導電柱的高度至少為200微米。
在本發明的一實施例中，上述的多個導電連接件與至少一介電層之間不具有物理接觸。
在本發明的一實施例中，上述的多個導電連接件的頂面的寬度可以實質上等於多個導電連接件的底面的寬度。
在本發明的一實施例中，上述的密封體覆蓋多個導電連接件的側壁以及多個著陸墊的側壁。
在本發明的一實施例中，上述的多個導電連接件的側壁僅被密封體覆蓋。
在本發明的一實施例中，上述的半導體封裝結構更包括第二重佈線路層，位於密封體上且藉由多個導電連接件與第一重佈線路層電性連接。
在本發明的一實施例中，上述的半導體封裝結構更包括多個第一導電端子以及多個第二導電端子。第一導電端子位於第二重佈線路層上且與第二重佈線路層電性連接。第二導電端子位於第二表面上且與第一重佈線路層電性連接。
在本發明的一實施例中，上述的晶片具有主動面與相對於主動面的背面，背面藉由黏著層貼附於介電層上。
在本發明的一實施例中，上述的晶片具有主動面與相對於主動面的背面，主動面藉由多個導電凸塊連接導電圖案。
本發明提供一種半導體封裝結構的製造方法，其至少包括以下步驟。形成第一重佈線路層於載板上。形成第一重佈線路層包括形成相互堆疊的至少一導電圖案與至少一介電層於載板上。導電圖案包括多個著陸墊，且每一著陸墊與介電層被分隔開。形成多個導電連接件於第一重佈線路層上。每一導電連接件對應且電性連接至多個著陸墊的其中之一。配置晶片於第一重佈線路層上。晶片與第一重佈線路層電性連接。形成密封體密封晶片與導電連接件。從第一重佈線路層上移除載板。
基於上述，本發明由於第一重佈線路層包括相互堆疊的至少一導電圖案與至少一介電層，其中導電圖案包括多個著陸墊，且每一著陸墊與介電層被分隔開，因此，可以增強著陸墊與其上的元件(如導電連接件)的接合強度，進而可以提升整體半導體封裝結構的可靠度與良率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本文所使用之方向用語（例如，上、下、右、左、前、後、頂部、底部）僅作為參看所繪圖式使用且不意欲暗示絕對定向。
除非另有明確說明，否則本文所述任何方法絕不意欲被解釋為要求按特定順序執行其步驟。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層或區域的厚度、尺寸或大小會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。
圖1A至圖1I是依據本發明一實施例的半導體封裝結構的部分製造方法的部分剖面示意圖。
請參照圖1A，本實施例的半導體封裝結構100的製造過程可以包括以下步驟。首先，提供載板10，其中載板10可以是玻璃基板或玻璃支撐板。然而，本發明不限於此。其他合適的基板材料也可以被使用，只要所述材料能夠承載在其之上所形成的封裝結構且能夠承受後續的製程即可。
在本實施例中，載板10上可以形成離型層12，其中離型層12可以包括光熱轉換(light to heat conversion, LTHC)材料、環氧樹脂(epoxy resin)、無機材料、有機聚合物材料或其他適宜的黏著材料。然而，本發明不限於此。離型層12可以是其他適宜的離型層。
請參照圖1B，於載板10上形成第一重佈線路層110，其中第一重佈線路層110具有第一表面110a以及相對於第一表面110a的第二表面110b。舉例而言，第一表面110a可以是第一重佈線路層110中遠離載板10的表面，而第二表面110b可以是第一重佈線路層110中靠近載板10的表面。
在本實施例中，第一重佈線路層110包括相互堆疊的至少一導電圖案112與至少一介電層114。導電圖案112可以包括多個著陸墊1121，且每一著陸墊1121與介電層114被分隔開，以增加著陸墊1121用於與其他元件之間電性連接的著陸區域，進而可以有效擴大著陸墊1121的著陸面積。在此，著陸墊1121與介電層114之間可以為拉出結構(pull out)。
在一實施例中，每一開口1141可以對應暴露出多個著陸墊1121的其中之一的頂面1121a與側壁1121s，因此，在第一重佈線路層110中，整個著陸墊1121的頂面1121a皆可以作為與其他元件之間電性連接的著陸區域，進而可以進一步擴大著陸墊1121的著陸面積，但本發明不限於此。
第一重佈線路層110可以藉由以下步驟所形成。首先，於載板10上形成至少一導電圖案112，其中至少一導電圖案112可以包括著陸墊1121以及導電線路1122。接著，於至少一導電圖案112上形成介電材料，以覆蓋至少一導電圖案112(未繪示)。然後，移除部分介電材料中以形成具有多個開口1141的介電層114，其中開口1141暴露出著陸墊1121。另一方面，介電層114可以覆蓋導電線路1122的頂面1122a，但本發明不限於此。
在一實施例中，開口1141的尺寸可以是大於其所暴露出的著陸墊1121的尺寸。換句話說，開口1141與著陸墊1121之間可以形成一間隙G，且著陸墊1121與介電層114之間可以不具有物理接觸，但本發明不限於此。
在一實施例中，開口1141可以暴露出下方的離型層12。換句話說，著陸墊1121與介電層114可以於離型層12上方形成一凹陷區域，但本發明不限於此。
在一些實施例中，導電圖案112的材料可以包括銅、鋁、鎳、金、銀、錫或其組合，且例如是藉由濺鍍、蒸鍍、化學鍍(electro-less plating)或電鍍所形成。介電層114的材料可以包括氧化矽、氮化矽、碳化矽、氮氧化矽、聚酰亞胺、苯並環丁烯(benzocyclobutene, BCB)，且例如是藉由旋轉塗佈(spin-on coating)、化學氣相沉積(chemical vapor deposition, CVD)或電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition, PECVD)所形成。然而，本發明不限於此，導電圖案112與介電層114依實際設計上的需求可以由其他適宜的材料與形成方法所形成。
應說明的是，雖然圖1B的第一重佈線路層110僅繪示了一層的導電圖案112以及一層的介電層114，但本發明不以此為限，第一重佈線路層110的層數可以視產品需求決定。舉例而言，當第一重佈線路層110為多層結構時，圖1B所繪示的導電圖案112以及介電層114可以視為重佈線路層中用於與其他元件電性連接的頂層結構。
請參照圖1C，於第一重佈線路層110上形成多個導電連接件120，其中每一個導電連接件120對應且電性連接多個著陸墊1121的其中之一。在本實施例中，由於著陸墊1121與介電層114被分隔開，可以有效擴大著陸墊1121的著陸面積，因此，可以增強著陸墊1121與其上的元件(如圖1C的導電連接件120)的接合強度，進而可以提升整體半導體封裝結構100的可靠度與良率。
舉例而言，在本實施例中，如圖1C所示，多個導電連接件120可以為多個導電柱，其中當形成的導電柱的高度H較高時，例如是介於100微米至300微米之間時，藉由每一著陸墊1121與介電層114被分隔開增強著陸墊1121與其上的導電柱的接合強度，可以降低導電柱因接合強度不足夠而倒塌的機率，進而可以提升整體半導體封裝結構100的可靠度與良率。此外，當導電柱的高度H例如是至少為200微米時，倒塌的問題會更加明顯，因此，當導電柱的高度例如是至少為200微米時，本實施例的半導體封裝結構100相較於一般的半導體封裝結構可以更顯著地降低導電柱倒塌的機率，進而可以提升整體半導體封裝結構100的可靠度與良率。然而，本發明不限於此，導電柱的高度H可以視實際設計上的需求進行調整。
應說明的是，本發明不限制導電連接件120的種類，導電連接件120可以是任何適宜的可以與著陸墊1121電性連接的導電連接件。舉例而言，在其他繪示的實施例中，導電連接件120也可以為焊線。
在一實施例中，導電連接件120的尺寸可以是小於或等於著陸墊1121的尺寸。換句話說，導電連接件120與介電層114之間可以不具有物理接觸，導電連接件120可以僅位於著陸墊1121的頂面1121a上，但本發明不限於此，在其他實施例中，導電連接件120的尺寸可以是大於著陸墊1121的尺寸。
在一實施例中，當導電連接件120的尺寸等於著陸墊1121的尺寸時，導電連接件120的側壁120s可以連續地連接與其對應的著陸墊1121的側壁1121s，但本發明不限於此。
在一實施例中，導電連接件120可以具有均一寬度。舉例而言，導電連接件120的頂面120a的寬度可以實質上等於導電連接件120的底面120b的寬度，但本發明不限於此。
在一實施例中，導電連接件120與開口1141的底部可以具有一距離，換句話說，著陸墊1121可以夾於導電連接件120與開口1141的底部之間，但本發明不限於此。
在一些實施例中，導電連接件120的材料可以包括銅、鋁、鎳或其組合，且例如是藉由微影(lithography)、電鍍(plating)或光阻剝離(photoresist stripping)所形成。然而，本發明不限於此，導電連接件120可以視實際設計上的需求由其他適宜的材料與形成方法所形成。
請參照圖1D，於第一重佈線路層110上配置晶片130。在本實施例中，晶片130具有主動面130a與相對於主動面130a的背面130b，且晶片130是以主動面130a朝上的方式配置於晶片130。舉例而言，晶片130的背面130b可以是藉由黏著層14貼附於介電層114上，且與介電層114的頂面114a直接接觸。在一實施例中，黏著層14可以是晶粒黏著膜(die attach film, DAF)。然而，本發明不限於此，在其他實施例中，晶片130可以以其他方式配置於第一重佈線路層110上。此外，晶片130可以是任何適宜的晶片類型。
在一實施例中，晶片130的主動面130a上可以具有多個導電凸塊132，其中導電凸塊132的頂面132a可以與導電連接件120的頂面120a實質上共面(coplanar)，以補償晶片130與導電連接件120之間的高度差異，但本發明不限於此。
在一實施例中，多個導電連接件120可以是圍繞晶片130。換句話說，多個導電連接件120可以是位於晶片130的兩側，但本發明不限於此
請參照圖1E，形成密封體140密封晶片130與多個導電連接件120。舉例而言，密封體140可以覆蓋導電連接件120的側壁120s以及著陸墊1121的側壁1121s。在一實施例中，導電連接件120以及著陸墊1121與介電層114可以被密封體140隔開。換句話說，導電連接件120的側壁120s以及著陸墊1121的側壁1121s可以是僅被密封體140覆蓋。
在一實施例中，密封體140可以是嵌入介電層114內。換句話說，部份密封體140可以填入開口1141中，但本發明不限於此。
密封體140可以藉由以下步驟所形成。首先，形成密封材料以覆蓋導電連接件120與晶片130的導電凸塊132(未繪示)。接著，對密封材料進行平坦化製程，以形成密封體140，因此，密封體140的頂面140a可以是與導電連接件120的頂面120a以及導電凸塊132的頂面132a實質上共面，以使後續的膜層可以形成於一平坦表面上，但本發明不限於此。
密封體140可以由環氧樹脂或其他適宜的樹脂等絕緣材料所形成的。且例如是藉由模塑製程(molding process)所形成的模塑化合物(molding compound)。然而，本發明不限於此，密封體140可以是以其他適宜的材料與方法所形成。
請繼續參照圖1F，於密封體140上形成第二重佈線路層150，第二重佈線路層150藉由導電連接件120與第一重佈線路層110電性連接。在本實施例中，第二重佈線路層150可以與晶片130的導電凸塊132直接接觸，因此晶片130可以藉由第二重佈線路層150以及多個導電連接件120間接與第一重佈線路層110電性連接，使晶片130的訊號可以由主動面130a傳遞至背面130b的第一重佈線路層110上。然而，本發明不限於此，在其他實施例中，晶片130可以是直接與第一重佈線路層110電性連接。此外，第二重佈線路層150上可以包括細線路部分152，以提供較佳的傳訊能力，進而可以提升半導體封裝結構100的電性效能，但本發明不限於此。
在一實施例中，第二重佈線路層150可以包括多個介電層以及部分嵌入於介電層中的多個圖案化導電層。舉例而言，第二重佈線路層150的形成方法例如是於密封體140的頂面140a上形成具有多個開口的介電層，其中多個開口暴露出導電連接件120與導電凸塊132。接著，於多個開口中形成導電層。然後，可以重複上述步驟多次，以形成由交替堆疊的介電層與圖案化導電層所組成的第二重佈線路層150。
請繼續參照圖1F，可以於第二重佈線路層上150上形成多個第一導電端子160，其中第一導電端子160可以與第二重佈線路層150電性連接。此外，晶片130可以藉由第二重佈線路層150與第一導電端子160電性連接。在一實施例中，第一導電端子160可以是多層結構。舉例而言，第一導電端子160可以是藉由電鍍形成依序堆疊的銅層161、鎳層162、金層163所組成，以提升第一導電端子160的抗氧化能力，但本發明不限於此。
請參照圖1G，在形成第一導電端子160後，從第一重佈線路層110上移除離型層12以及載板10，以暴露出第一重佈線路層110的第二表面110b。離型層12可以是光熱轉換層，因此，在暴露於UV雷射下，離型層12與載板10可以從第一重佈線路層110上被剝離分開。
請參照圖1H，於第一重佈線路層110的第二表面110b上形成多個第二導電端子170，其中第二導電端子170可以與第一重佈線路層110電性連接。此外，晶片130可以藉由第二重佈線路層150、導電連接件120以及第一重佈線路層110與第二導電端子170電性連接。在本實施例的半導體封裝結構100中，晶片130可以同時藉由第一導電端子160與第二導電端子170再進一步與其他封裝體或晶片進行電性連接，因此，藉由第一導電端子160與第二導電端子170的配置可以有效地提升半導體封裝結構100的集成度，但本發明不限於此。
第二導電端子170可以藉由植球製程（ball placement process）以及/或回焊製程（reflow process）來形成。第二導電端子170可以是焊球等的導電凸塊。然而，本發明不限於此。在一些替代的實施例中，基於設計需求，第二導電端子170可以具有其他可能的形式以及形狀。
請參照圖1I，在形成第二導電端子170後，進行切割製程，以獲得多個封裝結構100，每一封裝結構100包括一個封裝單元。切割製程包括，舉例而言，以旋切刀(rotating blade)或雷射光束切割。
經過上述製程後即可大致上完成本實施例之半導體封裝結構100的製作。半導體封裝結構100至少包括第一重佈線路層110、多個導電連接件120、晶片130以及密封體140。第一重佈線路層110具有第一表面110a與相對於第一表面110a的第二表面110b。第一重佈線路層110包括相互堆疊的至少一導電圖案112與至少一介電層114，其中導電圖案112包括多個著陸墊1121，且每一著陸墊1121與介電層114被分隔開。導電連接件120位於第一表面110a上，其中每一導電連接件120對應且電性連接至多個著陸墊1121的其中之一。晶片130位於第一表面110a上，其中晶片130與第一重佈線路層110電性連接。密封體140密封晶片130與導電連接件120。
在半導體封裝結構100中，由於第一重佈線路層110包括相互堆疊的至少一導電圖案112與至少一介電層114，其中導電圖案112包括多個著陸墊1121，且每一著陸墊1121與介電層114被分隔開，因此，可以增強著陸墊1121與其上的元件(如導電連接件120)的接合強度，進而可以提升整體半導體封裝結構100的可靠度與良率。
在此必須說明的是，以下實施例沿用上述實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明，關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。
圖2是依據本發明另一實施例的半導體封裝結構的部分剖面示意圖。請參照圖2，在本實施例中，半導體封裝結構200與半導體封裝結構100相似，其差異在於晶片230可以是以主動面230a朝下的方式配置於第一重佈線路層110上。換句話說，晶片230可以是覆晶接合(Flip Chip)的方式配置於第一重佈線路層110上，因此晶片230可以是直接與第一重佈線路層110電性連接。舉例而言，介電層114可以包括第一開口1141與第二開口1142，其中第一開口1141可以暴露出導電圖案112中的著陸墊1121，以使導電連接件120可以連接導電圖案112中的著陸墊1121，而第二開口1142可以暴露出導電圖案112中的導電線路1122，以使晶片230上多個導電凸塊232可以連接導電圖案112中的導電線路1122。另一方面，晶片230的背面230b可以被密封體140所覆蓋，但本發明不限於此。
應說明的是，本發明的晶片不限制前述實施例中的配置方式，在未繪示的實施例中，晶片也可以是以打線接合的方式配置於第一重佈線路層上。
圖3是依據本發明又一實施例的半導體封裝結構的部分剖面示意圖。請參照圖3，在本實施例中，半導體封裝結構300與半導體封裝結構100相似，其差異在於導電連接件320的尺寸可以是大於著陸墊1121的尺寸。換句話說，導電連接件320可以包覆著陸墊1121的側壁1121s。因此，本實施例的導電連接件320可以進一步提升接合面積增加接合強度。此外，當導電連接件320為多個導電柱時可以進一步降低導電柱倒塌的風險。另一方面，在本實施例中，導電連接件320可以是不與介電層114接觸。
圖4是依據本發明再一實施例的半導體封裝結構的部分剖面示意圖。請參照圖4，在本實施例中，半導體封裝結構400與半導體封裝結構300相似，其差異在於導電連接件420可以與介電層114接觸，因此可以再更進一步提升接合面積增加接合強度。此外，當導電連接件420為多個導電柱時可以更進一步降低導電柱倒塌的風險。
綜上所述，本發明由於第一重佈線路層包括相互堆疊的至少一導電圖案與至少一介電層，其中導電圖案包括多個著陸墊，且每一著陸墊與介電層被分隔開，因此，可以增強著陸墊與其上的元件(如導電連接件)的接合強度，進而可以提升整體半導體封裝結構的可靠度與良率。此外，多個導電連接件可以為多個導電柱，其中當形成的導電柱的高度較高時，例如是介於100微米至300微米之間時，藉由每一著陸墊與介電層被分隔開增強著陸墊與其上的導電柱的接合強度，可以降低導電柱因接合強度不足夠而倒塌的機率，進而可以提升整體半導體封裝結構的可靠度與良率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:載板 12:離型層 14:黏著層 100、200、300、400:半導體封裝結構 110:第一重佈線路層 110a:第一表面 110b:第二表面 112:導電圖案 1121:著陸墊 1121a、1122a、114a、120a、132a、140a:頂面 1121s、120s:側壁 1122:導電線路 114:介電層 1141、1142:開口 120、320、420:導電連接件 120b:底面 130、230:晶片 130a、230a:主動面 130b、230b:背面 132、232:導電凸塊 140:密封體 150:第二重佈線路層 152:細線路部分 160:第一導電端子 161:銅層 162:鎳層 163:金層 170:第二導電端子 G:間隙 H:高度
圖1A至圖1I是依據本發明一實施例的半導體封裝結構的部分製造方法的部分剖面示意圖。 圖2是依據本發明另一實施例的半導體封裝結構的部分剖面示意圖。 圖3是依據本發明又一實施例的半導體封裝結構的部分剖面示意圖。 圖4是依據本發明再一實施例的半導體封裝結構的部分剖面示意圖。
100:半導體封裝結構
110:第一重佈線路層
110a:第一表面
110b:第二表面
112:導電圖案
1121:著陸墊
140a:頂面
1122:導電線路
114:介電層
120:導電連接件
130:晶片
130a:主動面
140:密封體
150:第二重佈線路層
160:第一導電端子
170:第二導電端子

Claims (10)

  1. 一種半導體封裝結構，包括： 第一重佈線路層，具有第一表面與相對於所述第一表面的第二表面，其中所述第一重佈線路層包括： 相互堆疊的至少一導電圖案與至少一介電層，其中所述至少一導電圖案包括多個著陸墊，且每一所述多個著陸墊與所述至少一介電層被分隔開； 多個導電連接件，位於所述第一表面上，其中每一所述多個導電連接件對應且電性連接至所述多個著陸墊的其中之一； 晶片，位於所述第一表面上，其中所述晶片與所述第一重佈線路層電性連接；以及 密封體，密封所述晶片與所述多個導電連接件。
  2. 如請求項1所述的半導體封裝結構，其中所述多個導電連接件為多個導電柱，且所述多個導電柱的高度介於100微米至300微米之間。
  3. 如請求項1所述的半導體封裝結構，其中所述密封體覆蓋所述多個導電連接件的側壁以及所述多個著陸墊的側壁。
  4. 如請求項1所述的半導體封裝結構，其中所述多個導電連接件以及所述多個著陸墊與所述至少一介電層被所述密封體分隔開。
  5. 如請求項1所述的半導體封裝結構，其中部份所述密封體嵌入所述至少一介電層內。
  6. 一種半導體封裝結構的製造方法，包括： 形成第一重佈線路層於載板上，其中形成所述第一重佈線路層包括： 形成相互堆疊的至少一導電圖案與至少一介電層於所述載板上，其中所述至少一導電圖案包括多個著陸墊，且每一所述多個著陸墊與所述至少一介電層被分隔開； 形成多個導電連接件於所述第一重佈線路層上，其中每一所述多個導電連接件對應且電性連接至所述多個著陸墊的其中之一； 配置晶片於所述第一重佈線路層上，其中所述晶片與所述第一重佈線路層電性連接； 形成密封體密封所述晶片與所述多個導電連接件；以及 從所述第一重佈線路層上移除所述載板。
  7. 如請求項6所述的半導體封裝結構的製造方法，更包括： 形成多個開口於所述至少一介電層中，其中每一所述多個開口對應暴露出所述多個著陸墊的其中之一的頂面與側壁。
  8. 如請求項6所述的半導體封裝結構的製造方法，其中部分所述密封體填入所述多個開口中。
  9. 如請求項6所述的半導體封裝結構的製造方法，其中每一所述多個開口的尺寸大於其所暴露出的所述著陸墊的尺寸。
  10. 如請求項6所述的半導體封裝結構的製造方法，其中所述多個導電連接件與所述多個開口的底部具有一距離。
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