KR20220007255A - 반도체 패키지 - Google Patents

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강명삼
고영찬
김정석
조봉주
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/1094—Thermal management, e.g. cooling
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2924/151—Die mounting substrate
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    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
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Abstract

본 발명의 일 실시예는, 제1 패드 및 제2 패드가 매립된 제1 면을 가지며, 제1 재배선층을 포함하는 제1 재배선 구조, 랜드층 및 필라층을 포함하는 수직 연결 구조를 포함하며, 상기 랜드층은 상기 제1 재배선 구조의 상기 제1 면에 매립되고, 상기 랜드층의 상면의 폭은 상기 필라층의 하면의 폭 보다 작은 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
최근 전자 제품의 소형화 및 고성능화 추세에 따라서 반도체 패키지의 실장 면적을 감소시킬 필요가 있다. 이에 따라, 복수의 패키지를 결합한 패키지 온 패키지(POP) 구조가 제안되고 있다. 패키지 온 패키지 구조를 구현하기 위해서, 봉합재를 관통하는 금속 필라가 형성된 반도체 패키지의 개발이 요구된다.
본 발명이 해결하고자 하는 과제 중 하나는, 두께가 최소화된 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 제1 패드 및 제2 패드가 매립된 제1 면 및 상기 제1 면과 반대에 위치한 제2 면을 가지며, 상기 제1 패드 및 상기 제2 패드와 전기적으로 연결된 제1 재배선층을 포함하는 제1 재배선 구조, 상기 제1 패드 상에 배치된 랜드층 및 상기 랜드층 상에 배치된 필라층을 포함하며, 상기 제1 재배선층에 전기적으로 연결된 수직 연결 구조, 상기 제1 재배선 구조의 상기 제1 면 상에 배치되며, 상기 제2 패드에 전기적으로 연결되는 접속 전극을 포함하는 반도체 칩, 상기 수직 연결 구조의 적어도 일부를 봉합하며, 상기 반도체 칩을 수용하는 캐비티를 가진 제1 봉합재, 상기 제1 봉합재 상에 배치되며, 상기 캐비티를 채우는 제2 봉합재, 상기 제2 봉합재 상에 배치되며 상기 수직 연결 구조와 전기적으로 연결된 제2 재배선층을 포함하는 제2 재배선 구조 및 상기 제1 재배선 구조의 상기 제2 면 상에 배치되며, 상기 제1 재배선층과 전기적으로 연결된 제1 연결 범프를 포함하며, 상기 랜드층은 상기 제1 재배선 구조의 상기 제1 면에 매립되고, 상기 랜드층의 상면의 폭은 상기 필라층의 하면의 폭 보다 작은 반도체 패키지를 제공한다.
또한, 절연층, 상기 절연층 상에 배치된 재배선층, 및 상기 절연층의 상기 재배선층이 배치된 면의 반대측 면에 매립되고 상기 재배선층에 전기적으로 연결된 제1 및 제2 패드를 포함하는 재배선 구조, 상기 재배선 구조 상에 배치되고, 상기 제2 패드에 전기적으로 연결되는 접속 전극을 포함하는 반도체 칩, 상기 재배선 구조 상에서 상기 반도체 칩을 둘러싸며, 상기 제1 패드에 전기적으로 연결되는 수직 연결 구조 및 상기 반도체 칩 및 상기 수직 연결 구조 각각의 적어도 일부를 봉합하는 봉합재를 포함하되, 상기 수직 연결 구조는 상기 절연층에 매립되고 상기 제1 패드와 접촉하는 랜드층, 및 상기 랜드층 상에 배치된 필라층을 포함하고, 상기 필라층의 폭은 상기 랜드층에 근접할수록 증가하는 반도체 패키지를 제공한다.
또한, 상면에 매립된 복수의 패드들 및 상기 복수의 패드들과 전기적으로 연결된 제1 재배선층을 포함하는 제1 재배선 구조, 상기 제1 재배선 구조의 상기 상면 상에 배치되며, 상기 제1 재배선층에 전기적으로 연결된 수직 연결 구조, 상기 제1 재배선 구조의 상기 상면 상에 배치되며, 상기 제1 재배선층에 전기적으로 연결된 코어 구조, 상기 제1 재배선 구조의 상기 상면 상에 배치되며, 접속 전극들을 포함하는 반도체 칩, 상기 수직 연결 구조, 상기 코어 구조, 및 상기 반도체 칩 각각의 적어도 일부를 봉합하는 봉합재 및 상기 봉합재 상에 배치되며 상기 수직 연결 구조와 전기적으로 연결된 제2 재배선층을 포함하는 제2 재배선 구조를 포함하되, 상기 복수의 패드들은, 상기 수직 연결 구조에 연결되는 제1 그룹, 상기 코어 구조에 연결되는 제2 그룹, 및 상기 반도체 칩의 상기 접속 전극들에 연결되는 제3 그룹을 포함하고, 상기 수직 연결 구조 및 상기 코어 구조는 각각, 상기 제1 그룹의 패드들 및 상기 제2 그룹의 패드들 상에 배치되고 상기 봉합재에 둘러싸인 필라층, 및 상기 필라층과 상기 제1 그룹의 패드들 및 상기 제2 그룹의 패드들 사이에 배치된 랜드층을 포함하고, 상기 제3 그룹의 패드들의 상면은 상기 제1 재배선 구조의 상기 상면과 단차를 가지며, 상기 랜드층의 높이는 상기 단차의 높이와 실질적으로 동일한 반도체 패키지를 제공한다.
본 발명의 실시예들에 따르면, 필라층을 포함하는 재배선 구조를 이용하여, 두께가 최소화된 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2a 및 2b는 각각 도 1의 반도체 패키지의 I-I' 절단면 및 II-II' 절단면을 나타낸 평면도이다.
도 3a 내지 3c는 은 도 1의 “A” 영역의 변형예를 나타낸 부분 확대 단면도이다.
도 4a 내지 4c는 도 2b의 “B” 영역의 변형예를 나타낸 부분 확대 단면도이다.
도 5a 내지 5k는 도 1의 반도체 패키지의 제조 방법을 개략적으로 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 7은 도 6의 반도체 패키지의 III-III' 절단면을 나타낸 평면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 9a는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 9b는 도 9a의 “C” 영역의 변형예를 나타낸 부분 확대 단면도이다.
도 10a 내지 10e은 도 9a의 반도체 패키지의 제조 방법을 개략적으로 나타낸 단면도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100A)를 나타낸 단면도이고, 도 2a 및 2b는 각각 도 1의 반도체 패키지(100A)의 I-I' 절단면 및 II-II' 절단면을 나타낸 평면도이다.
도 1, 2a, 및 2b를 참조하면, 반도체 패키지(100A)는 수직 연결 구조(110), 반도체 칩(120), 봉합재(131, 132), 제1 재배선 구조(140), 및 제2 재배선 구조(150)를 포함할 수 있다. 또한, 반도체 패키지(100A)는 패시베이션층(160a, 160b) 및 제1 연결 범프(170)을 더 포함할 수 있다.
수직 연결 구조(110)는 제1 재배선 구조(140)의 제1 면(S1) 상에 배치되며, 제1 재배선층(142)에 전기적으로 연결될 수 있다. 수직 연결 구조(110)는 제1 면(S1) 상에서 반도체 칩(120)을 둘러싸도록 배치될 수 있다. 수직 연결 구조(110)는 패키지(100A)의 상/하 구성요소들을 연결하는 전기적 연결 경로를 제공할 수 있다. 수직 연결 구조(110)에 의해서 패키지(100A) 상부에 다른 패키지가 결합된 패키지 온 패키지 구조가 구현될 수 있다.
수직 연결 구조(110)는 제1 재배선 구조(140)의 제1 패드(140P1) 상에 배치된 랜드층(111) 및 랜드층(111) 상에 배치된 필라층(112)을 포함할 수 있다. 랜드층(111), 및 필라층(112)은 금속 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 포함할 수 있다.
랜드층(111)은 제1 재배선 구조(140)의 제1 면(S1)에 매립될 수 있다. 랜드층(111)은 제1 재배선 구조(140)의 절연층(141)의 제1 재배선층(142)이 배치된 면의 반대측 면(S1)에 매립될 수 있다. 랜드층(111)은 제1 재배선 구조(140)의 제1 패드(140P1)와 접촉할 수 있다. 랜드층(111)은 상면은 절연층(141)으로부터 노출될 수 있다. 랜드층(111)은 필라층(112)의 하면에 접할 수 있다. 랜드층(111)의 상면의 폭은 필라층(112)의 하면의 폭 보다 작을 수 있다. 랜드층(111)의 상면은 제1 재배선 구조(140)의 제1 면(S1)과 실질적으로 공면에 있을 수 있다.
랜드층(111)의 두께(t2)는 제1 패드(140P1) 및 필라층(113) 각각의 두께(t1, t3) 보다 작을 수 있다. 랜드층(111)은 필라층(113)에 인접할수록 폭이 증가하도록 측면이 테이퍼진 수직 단면 형상을 가질 수도 있다. 랜드층(111)의 측면은 제1 패드(140P1)의 측면과 연속적으로 연결되지 않을 수 있다. 랜드층(111)은 필라층(111) 및 제1 패드(140P1)과 다른 물질을 포함할 수 있다. 예를 들어, 랜드층(112)은 니켈(Ni) 또는 티타늄(Ti)을 포함하는 금속층이고, 필라층(112) 및/또는 제1 패드(140P1)은 구리(Cu)를 포함하는 금속층일 수 있다. 랜드층(111)은 제1 패드(140P1) 및 필라층(112)을 형성하는 에칭(etching) 공정에서 에칭 배리어 역할을 할 수 있다.
필라층(112)은 랜드층(111) 상에 배치될 수 있다. 필라층(112)은 수직 연결 구조(110)의 높이의 대부분을 차지하며 제1 봉합재(131)를 관통하는 전기 연결 경로를 제공할 수 있다. 필라층(112)은 랜드층(111)에 인접할수록 폭이 증가하도록 측면이 테이퍼진 수직 단면 형상을 가질 수 있다. 예를 들어, 평면도 상에서, 필라층(112) 상면의 폭(도 2a의 "W1")은 필라층(112) 하면의 폭(도 2b의 "W2") 보다 작을 수 있다. 필라층(112)의 최대폭(도 2b의 "W2")은 제1 패드(140P1)의 최대폭(도 2b의 "W3") 보다 클 수 있다. 필라층(112)의 하면의 적어도 일부는 제1 재배선 구조(140)의 절연층(141)의 상면과 접촉할 수 있다. 필라층(112)의 상면은 제1 봉합재(131)의 상면과 실질적으로 공면에 있을 수 있다.
필라층(112)의 두께는 랜드층(111)의 두께 및 제1 패드(140P1)의 두께 보다 크고, 제1 패드(140P1)의 두께는 랜드층(111)의 두께 보다 클 수 있다. 예를 들어, 필라층(112)의 두께(t3)는 약 100 ㎛ 이상 및 약 200 ㎛ 이하이고, 랜드층(111)의 두께(t2)는 약 1 ㎛ 이상 및 약 2 ㎛ 이하이고, 제1 패드(140P1)의 두께(t1)는 약 5 ㎛ 이상 및 약 10 ㎛ 이하일 수 있다. 또한, 제1 패드(140P1)의 두께(t1)는 제1 재배선층(142)의 두께(t4) 와 실질적으로 유사할 수 있으나, 이에 제한되지 않는다. 제1 패드(140P1)의 두께(t1)는 제1 재배선층(142)의 두께(t4) 보다 크거나 작을 수도 있다. 제1 패드(140P1), 랜드층(111), 및 필라층(112)은 에칭 공정에 의해 형성되므로 측면이 오목한 수직 단면 형상을 가질 수 있다. 제2 패드(140P2)의 두께(t5)는 제1 패드(140P1)의 두께(t1)와 실질적으로 동일할 수 있으나, 이에 한정되는 것은 아니다.
수직 연결 구조(110)는 제1 재배선 구조(140)의 제1 패드(140P1)와 동일한 에칭 공정에서 함께 형성될 수 있다. 따라서, 제1 재배선 구조(140)의 제1 면(S1) 상에 돌출되는 필라층(112)의 높이를 제1 재배선 구조(140)의 제1 면(S1)에 실장되는 반도체 칩(120)의 높이와 실질적으로 동일하게 설계할 수 있다. 또한, 하나의 금속 플레이트를 에칭하여 제1 재배선 구조(140) 상에 높이가 균일한 복수의 필라층(112)이 형성될 수 있다. 따라서, 봉합재(131, 132)의 평탄도가 개선될 수 있고, 제2 재배선 구조(150)의 형성이 용이하게 될 수 있다.
이하, 도 3a 내지 3c를 참조하여, 수직 연결 구조(110)의 변형예를 설명한다. 도 3a 내지 3c는 은 도 1의"A" 영역의 변형예를 개략적으로 나타낸 부분 확대 단면도이다.
도 3a를 참조하면, 변형예에서, 랜드층(111a)의 폭은(D2a) 필라층(112a)의 폭(D3a) 보다 작고, 제1 패드(140P1a)의 폭(D1a) 보다 클 수 있다. 제2 패드(140P2a)의 폭(D4a)은 제2 개구부(141H2a)의 폭(D5a) 보다 작을 수 있다. 제1 패드(140P1a)의 폭(D1a)과 제2 패드(140P2a)의 폭(D4a)은 실질적으로 동일할 수 있다. 필라층(112a), 랜드층(111a), 제1 패드(140P1a) 및 제2 패드(140P2a)는 모두 에칭 공정으로 형성되므로, 각각의 측면은 라운드진 형태일 수 있다. 또한, 필라층(112a)은 랜드층(111a), 제1 패드(140P1a) 및 제2 패드(140P2a)와 에칭 방향이 다르므로, 필라층(112a)은 랜드층(111a), 제1 패드(140P1a) 및 제2 패드(140P2a)와 반대 방향으로 테이퍼진 수직 단면 형상을 가질 수 있다.
도 3b를 참조하면, 변형예에서, 랜드층(111b)의 폭은(D2b) 필라층(112b)의 폭(D3b) 보다 작고, 제1 패드(140P1b)의 폭(D1b) 보다 클 수 있다. 제2 패드(140P2b)의 폭(D4b)은 제2 개구부(141H2b)의 폭(D5b) 보다 클을 수 있다. 제1 패드(140P1b)의 폭(D1b)과 제2 패드(140P2b)의 폭(D4b)은 실질적으로 동일할 수 있다. 필라층(112b), 랜드층(111b), 제1 패드(140P1b) 및 제2 패드(140P2b)는 모두 에칭 공정으로 형성되므로, 각각의 측면은 라운드진 형태일 수 있다. 또한, 필라층(112b)은 랜드층(111b), 제1 패드(140P1b) 및 제2 패드(140P2b)와 에칭 방향이 다르므로, 필라층(112b)은 랜드층(111b), 제1 패드(140P1b) 및 제2 패드(140P2b)와 반대 방향으로 테이퍼진 수직 단면 형상을 가질 수 있다.
도 3c를 참조하면, 변형예에서, 랜드층(111c)의 폭은(D2c) 필라층(112c)의 폭(D3c) 보다 작고, 제1 패드(140P1c)의 폭(D1c) 보다 클 수 있다. 제2 패드(140P2c)의 폭(D4c)은 제2 개구부(141H2c)의 폭(D5c) 보다 클을 수 있다. 제1 패드(140P1c)를 오픈하는 제1 개구부(141H1c)의 폭(D2c)와 제2 패드(140P2c)를 오픈하는 제2 개구부(141H2c)의 폭(D5c)이 서로 다를 수 있다. 필라층(112c), 랜드층(111c), 제1 패드(140P1c) 및 제2 패드(140P2c)는 모두 에칭 공정으로 형성되므로, 각각의 측면은 라운드진 형태일 수 있다. 또한, 필라층(112c)은 랜드층(111c), 제1 패드(140P1c) 및 제2 패드(140P2c)와 에칭 방향이 다르므로, 필라층(112c)은 랜드층(111c), 제1 패드(140P1c) 및 제2 패드(140P2c)와 반대 방향으로 테이퍼진 수직 단면 형상을 가질 수 있다.
이하, 도 4a 내지 4c를 참조하여, 수직 연결 구조(110)의 다른 변형예를 설명한다. 도 4a 내지 4c는 도 2b의 "B" 영역의 변형예를 나타낸 부분 확대 단면도이다.
도 4a를 참조하면, 변형예에서, 제1 패드(140P1d)와 제2 패드(140P2d)는 모두 사각형의 평면 형상을 가지며, 꼭지점이 둥글게 라운드질 수 있다. 이와 달리, 필라층(112d)은 사각형 평면 형상을 가질 수 있다. 랜드층(111d)은 제1 패드(140P1d)와 필라층(112d) 사이에 위치하며, 제1 패드(140P1d)와 동일한 평면 형상을 가질 수 있다. 랜드층(111d)은 필라층(112d)과 동일한 평면 형상을 가질 수도 있다.
도 4b를 참조하면, 변형예에서, 제1 패드(140P1e)는 필라층(112e)과 달리 원형의 평면 형상을 가질 수 있다. 제2 패드(140P2e)는 제1 패드(140P1e)와 유사하게 원형의 평면 형상을 가질 수 있다. 필라층(112e)은 사각형 평면 형상을 가지며, 꼭지점이 둥글게 라운드질 수 있다. 랜드층(111e)은 제1 패드(140P1e)와 필라층(112e) 사이에 위치하며, 제1 패드(140P1e)와 동일한 평면 형상을 가질 수 있다. 랜드층(111e)은 필라층(112e)과 동일한 평면 형상을 가질 수도 있다.
도 4c를 참조하면, 변형예에서, 제1 패드(140P1f)와 제2 패드(140P2f)는 서로 다른 평면 형상을 가질 수 있다. 제1 패드(140P1f)는 원형의 평면 형상을 가질 수 있다. 제2 패드(140P2f)는 사각형의 평면 형상을 가지며, 꼭지점이 둥글게 라운드질 수 있다. 필라층(112f)은 제1 패드(140P1f)와 유사하게 원형의 평면 형상을 가질 수 있다. 랜드층(111f)은 제1 패드(140P1f)와 필라층(112f) 사이에 위치하며, 제1 패드(140P1f)와 동일한 평면 형상을 가질 수 있다.
반도체 칩(120) 제1 재배선 구조(140)의 제1 면(S1) 상에 배치되며, 제1 재배선층(142)에 전기적으로 연결될 수 있다. 반도체 칩(120)은 제1 재배선 구조(140)의 제2 패드(140P2)에 전기적으로 연결되는 접속 전극(120P)을 포함할 수 있다. 반도체 칩(120)의 하면은 제1 재배선 구조(140)의 제1 면(S1)과 이격될 수 있다. 접속 전극(120P)은 반도체 칩(120)의 하면과 제1 재배선 구조(140)의 제1 면(S1) 사이에 배치된 제2 연결 범프(21)를 통해서 제2 패드(140P2)에 연결될 수 있다. 이때, 제1 재배선 구조(140)의 제1 면(S1)으로부터 반도체 칩(130)의 상면까지의 높이는 필라층(112)의 두께(t3)와 실질적으로 동일할 수 있다. 반도체 칩(120)의 상면은 필라층(112)의 상면 및 제1 봉합재(131)의 상면과 실질적으로 공면에 있을 수 있다.
반도체 칩(120)은 별도의 범프나 배선층이 형성되지 않은 베어(Bare) 상태의 집적회로(Intergrated Circuit: IC)일 수 있으나, 이에 한정되는 것은 아니며, 패키지드 타입의 집적회로일 수도 있다. 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 반도체 칩(120)은 실리콘(Si), 게르마늄(Ge), 또는 갈륨비소(GaAs)를 포함하며 다양한 종류의 집적회로가 형성될 수 있다. 집적회로는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 어플리케이션 프로세서(AP), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM 및 플래시 메모리) 등의 메모리 칩일 수도 있다. 접속 패드(120P)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시킬 수 있다. 접속 패드(120P)는 금속 물질, 예를 들어, 알루미늄(Al)을 포함할 수 있으나, 이에 제한되는 것은 아니며 다른 종류의 도전성 물질을 포함할 수 있다.
봉합재(131, 132)는 수직 연결 구조(110)의 적어도 일부를 봉합하며, 반도체 칩(120)을 수용하는 캐비티(131H)를 가진 제1 봉합재(131)와 제1 봉합재(131) 상에 배치되며, 제1 봉합재(131)의 캐비티(131H)를 채우는 제2 봉합재(132)를 포함할 수 있다. 캐비티(131H)는 제1 재배선 구조(140)의 제1 면(S1)에 근접할수록 폭이 커지도록 테이퍼진 측면을 가질 수 있다. 예를 들어, 캐비티(131H)는 상부의 폭(WH1)이 하부의 폭(WH2) 보다 작을 수 있다. 제1 봉합재(131)는 필라층(112)의 측면을 덮을 수 있다. 제2 봉합재(132)는 필라층(112)의 상면과 반도체 칩(120)의 상면 및 측면을 덮을 수 있다. 봉합재(131, 132)는 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 무기필러 또는/및 유리섬유를 포함하는 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), EMC(Epoxy Molding Compound), 또는 PID(Photoimageable Dielectric)를 포함할 수 있다. 제1 봉합재(131)와 제2 봉합재(132)는 서로 동일하거나 다른 종류의 물질을 포함할 수 있다. 예를 들어, 제1 봉합재(131)는 필름형 수지를 포함하고, 제2 봉합재(132)는 PID를 포함할 수 있다. 예를 들어, 제1 봉합재(131)와 제2 봉합재(132)는 모두 ABF를 포함할 수도 있다.
제1 재배선 구조(140)는 제1 패드(140P1) 및 제2 패드(140P2)가 매립된 제1 면(S1) 및 제1 면(S2)과 반대에 위치한 제2 면(S2)을 가지며, 절연층(141), 절연층(141) 상에 배치된 제1 재배선층(142), 및 절연층(141)을 관통하여 제1 재배선층(142)을 제1 패드(140P1) 및 제2 패드(140P2)에 연결하는 제1 재배선 비아(143)를 포함할 수 있다. 제1 재배선층(142)은 제1 패드(140P1) 및 제2 패드(140P2)와 전기적으로 연결될 수 있다. 제1 패드(140P1) 및 제2 패드(140P2)는 절연층(141)의 제1 재배선층(142)이 배치된 면의 반대측 면에 매립될 수 있다. 제1 재배선 구조(140)는 반도체 칩(120)의 접속 단자(120P)를 재배선하며, 도면에 도시된 것 보다 많거나 적은 수의 절연층(141), 제1 재배선층(142), 및 제1 재배선 비아(143)를 포함할 수 있다.
제1 패드(140P1) 및 제2 패드(140P2)는 수직 연결 구조(110)와 유사하게 에칭 공정에 의해 형성될 수 있다. 제1 패드(140P1) 및 제2 패드(140P2)는 필라층(112)과 동일한 금속 물질을 포함할 수 있다. 제1 패드(140P1) 및 제2 패드(140P2)의 두께(t1)는 수직 연결 구조(110)의 랜드층(111)의 두께(t2) 보다 클 수 있다. 제1 패드(140P1) 및 제2 패드(140P2)는 제1 재배선 구조(140)의 제1 면(S1) 보다 낮은 레벨에 배치될 수 있다. 따라서, 제1 재배선 구조(140)의 제1 면(S1)과 제1 재배선 구조(140) 상에 실장된 수직 연결 구조(110) 및 반도체 칩(120)과의 유격을 최소화할 수 있다.
절연층(141)은 제1 패드(140P1) 및 제2 패드(140P2)를 각각 노출시키는 제1 개구부(141H1) 및 제2 개구부(141H2)를 가질 수 있다. 제1 패드(140P1)의 상면 및 제2 패드(140P2)의 상면은 제1 재배선 구조(140)의 제1 면(S1)과 단차(h)를 가질 수 있다. 랜드층(111)의 두께(t2)는 상기 단차(h)의 높이와 실질적으로 동일할 수 있다. 랜드층(111)은 제1 개구부(141H1) 내에 위치할 수 있다. 절연층(141)은 필라층(112)의 하면의 적어도 일부와 접촉할 수 있다.
절연층(141)은 절연물질을 포함할 수 있다. 예를 들어, PID와 같은 감광성 절연물질을 포함할 수 있다. 이 경우 포토리소그라피 공정에 의한 파인 피치를 구현할 수 있어, 반도체 칩(120)의 접속 단자(120P)를 효과적으로 재배선할 수 있다. 절연층(141)에 포함된 절연물질이 이에 한정되는 것은 아니며, 다른 종류의 절연물질을 포함할 수도 있다. 절연층(141)은 봉합재(131, 132)와 동일한 절연물질을 포함하거나 다른 종류의 절연물질을 포함할 수도 있다. 절연층(141)의 서로 다른 레벨에 배치된 복수의 절연층들(141)을 포함할 수 있다. 복수의 절연층들(141) 중 최상측 절연층(141)은 랜드층(111)의 하면을 덮을 수 있다.
제1 재배선층(142)은 절연층(141)의 제1 패드(140P1) 및 제2 패드(140P2)가 매립된 면의 반대측 상에 형성될 수 있다. 제1 재배선층(142)은 금속 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 제1 재배선층(142)은 설계에 따라서 다양한 기능을 수행할 수 있다. 예를 들어, 그라운드(Ground, GND) 패턴, 파워(Power, PWR) 패턴, 신호(Signal, S) 패턴을 포함할 수 있다. 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴을 제외한 각종 신호, 예를 들면, 데이터 신호를 전달할 수 있다. 제1 재배선층(142)의 두께(t4)는 제1 패드(140P1) 및 제2 패드(140P2)의 두께(t1, t5)와 실질적으로 유사할 수 있으나, 이에 한정되는 것은 아니다. 제1 재배선층(142)의 두께(t4)는 제1 패드(140P1) 및 제2 패드(140P2)의 두께(t1, t5) 보다 크거나 작을 수도 있다.
제1 재배선 비아(143)는 제1 패드(140P1) 및 제2 패드(140P2)의 하면과 접한 절연층(141)의 일부를 관통하여 제1 재배선층(142)을 제1 패드(140P1) 및 제2 패드(140P2)에 물리적 또는/및 전기적으로 연결할 수 있다. 제1 재배선 비아(143)는 제1 패드(140P1) 및 제2 패드(140P2)를 제1 재배선층(142)의 신호 패턴 및 파워 패턴에 전기적으로 연결할 수 있다. 제1 재배선 비아(143)는 금속 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 제1 재배선 비아(143)는 금속 물질로 완전히 충전된 필드(filled) 비아일 수 있고, 금속 물질이 비아 홀의 벽면을 따라 배치된 컨퍼멀(conformal) 비아일 수도 있다. 제1 재배선 비아(143)는 측면이 테이퍼진 형상, 모래시계 형상 또는 원통 형상을 가질 수 있다. 제1 재배선 비아(143)는 제1 재배선층(142)과 일체화될 수 있으나, 이에 한정되지는 않는다.
제2 재배선 구조(150)는 봉합재(131, 132) 상에 배치되며 수직 연결 구조(110)와 전기적으로 연결된 제2 재배선층(152), 및 수직 연결 구조(110)의 상면을 덮는 제2 봉합재(132)의 적어도 일부를 관통하여 제2 재배선층(152)과 수직 연결 구조(110)를 연결하는 제2 재배선 비아(153)를 포함할 수 있다.
제2 재배선층(152)은 패키지(100A)의 상부에서 적어도 일부가 노출되며, 패키지(100A)의 외부에서 제공되는 다른 전자 부품과 물리적 및 전기적으로 결합할 수 있다. 제2 재배선층(152)은 금속 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다.
제2 재배선 비아(153)는 제2 재배선층(152)을 수직 연결 도체(110)에 전기적으로 연결할 수 있다. 제2 재배선 비아(153)는 제2 재배선층(152)과 유사한 금속 물질을 포함할 수 있다. 제2 재배선 비아(153)는 필드(filled) 비아 또는 컨퍼멀(conformal) 비아일 수 있다. 제2 재배선 비아(153)는 제1 재배선 비아(143)와 유사한 형상을 가질 수 있다.
패시베이션층(160a, 160b)은 제1 재배선 구조(140)의 제2 면(S2) 상에 배치된 제1 패시베이션층(160a)과 제2 재배선 구조(150) 상에 배치된 제2 패시베이션층(160b)을 포함할 수 있다. 제1 및 제2 패시베이션층(160a, 160b)은 각각 제1 재배선층(142) 및 제2 재배선층(152)의 일부를 노출시키는 개구부(160Ha, 160Hb)를 가질 수 있다. 제1 및 제2 패시베이션층(160a, 160b)은 절연물질, 예를 들어, ABF를 포함할 수 있으나, 이에 한정되는 것은 아니며 다른 종류의 절연물질을 포함할 수 있다.
제1 연결 범프(170)는 제1 재배선 구조(140)의 제2 면(S2) 상에 배치되며, 제1 패시베이션층(160a)의 개구부(160Ha)를 통해서 노출되는 제1 재배선층(142)에 연결될 수 있다. 제1 연결 범프(170)는 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킬 수 있다. 제1 연결 범프(170)는 저융점 금속, 예를 들면, 주석(Sn)이나 주석(Sn)을 포함하는 합금(Sn-Ag-Cu)을 포함할 수 있다. 제1 연결 범프(170)는 랜드(land), 볼(ball), 또는 핀(pin)일 수 있다. 제1 연결 범프(170)는 구리 필라(pillar) 또는 솔더(Solder)를 포함할 수 있다. 제1 연결 범프(170) 중 적어도 하나는 팬-아웃 영역에 배치될 수 있다. 팬-아웃 영역이란 제1 재배선 구조의 제1 면(S1) 또는 제2 면(S2)에 수직한 방향으로 반도체 칩(120)과 중첩되지 않는 영역을 의미한다.
도 5a 내지 5k는 도 1의 반도체 패키지(100A)의 제조 방법을 개략적으로 나타낸 단면도이다.
도 5a를 참조하면, 먼저, 제1 금속층(M3), 제1 금속층(M3) 상의 에칭 배리어층(M1), 및 에칭 배리어층(M1) 상의 제2 금속층(M2)을 포함하는 금속 플레이트(M)를 제1 캐리어(C1) 상에 부착할 수 있다. 제2 금속층(M2)의 두께는 약 100 ㎛ 이상 및 약 200 ㎛ 이하이고, 에칭 배리어층(M1)의 두께는 약 1 ㎛ 이상 및 약 2 ㎛ 이하이고, 제1 금속층(M3)의 두께는 약 5 ㎛ 이상 및 약 10 ㎛ 이하일 수 있다. 제2 금속층(M2)의 상면에는 패터닝된 제1 에칭 레지스트(PR1)가 배치될 수 있다. 제1 에칭 레지스트(PR1)로는 예를 들어, 포토 레지스트가 사용될 수 있다. 제1 금속층(M3), 제2 금속층(M2), 및 에칭 배리어층(M1)은 금속 물질을 포함할 수 있다. 에칭 배리어층(M1)은 제1 금속층(M3), 및 제2 금속층(M2)과 다른 금속 물질을 포함할 수 있다. 예를들어, 제1 금속층(M3), 및 제2 금속층(M2) 구리를 포함할 수 있고, 에칭 배리어층(M1)은 니켈 또는 티타늄을 포함할 수 있다.
도 5b를 참조하면, 패터닝된 제1 에칭 레지스트(PR1)가 배치된 제2 금속층(M2)을 에칭하여 필라층(112)과 캐비티층(HM)을 형성할 수 있다. 캐비티층(HM)은 후술하는 에칭 공정에서 제거되어 반도체 칩이 수용되는 캐비티 형성에 이용될 수 있다. 제2 금속층(M2)은 염화 구리(Copper chloride) 용액 또는 알칼리(alkali) 용액에 의해 에칭될 수 있다. 에칭 배리어층(M1)은 제2 금속층(M2)의 에칭 용액에 대한 에칭 스토퍼 역할을 할 수 있다. 필라층(112)은 에칭 배리어층(M1)에 인접할수록 가로 폭이 커지도록 측면이 테이퍼질 수 있다. 필라층(112)의 상면의 폭은 제1 에칭 레지스트(PR1)의 폭 보다 작을 수 있다. 필라층(113)의 측면은 필라층(113)의 중심축에 대하여 오목하게 라운드진 형태일 수 있다.
도 5c를 참조하면, 필라층(112)과 캐비티층(HM)을 덮는 제1 봉합재(131)를 형성하고, 제1 봉합재(131)가 형성된 측을 제2 캐리어(C2)에 부착할 수 있다. 도 5b의 제1 캐리어(C1)를 제거하고, 제1 금속층(M3)의 하면에 패터닝된 제2 에칭 레지스트(PR2)를 배치할 수 있다. 제2 에칭 레지스트(PR2)는 제1 에칭 레지스트(PR1)와 동일한 물질이 사용될 수 있다. 제1 봉합재(131)는 ABF일 수 있다.
도 5d를 참조하면, 패터닝된 제2 에칭 레지스트(PR2)가 배치된 제1 금속층(M3)을 에칭하여 필라층(112) 및 캐비티층(HM)에 대응되는 제1 패드(140P1) 및 제2 패드(140P2)를 형성할 수 있다. 제1 금속층(M3)은 염화 구리 용액 또는 알칼리 용액에 의해 에칭될 수 있다. 제1 금속층(M3)은 제2 금속층(M2)과 동일한 에칭 용액에 의해 에칭될 수 있다. 에칭 배리어층(M1)은 제1 금속층(M3)의 에칭 용액에 대한 에칭 스토퍼 역할을 할 수 있다. 제1 패드(140P1) 및 제2 패드(140P2)는 에칭 배리어층(M1)에 인접할수록 가로 폭이 커지도록 측면이 테이퍼질 수 있다. 제1 패드(140P1) 및 제2 패드(140P2)의 측면은 중심축에 대하여 오목하게 라운드진 형태일 수 있다.
도 5e를 참조하면, 도 5d의 제2 에칭 레지스트(PR2)를 제거하고 에칭 배리어층(M1)을 에칭하여, 필라층(112)의 하부에 배치된 랜드층(111) 및 캐비티층(HM)의 하부에 배치된 잔여층(111')을 형성할 수 있다. 에칭 배리어층(M1)은 제1 금속층(M3) 및 제2 금속층(M2)과 다른 에칭 용액에 의해 에칭될 수 있다. 에칭 배리어층(M1)은 질산(HNO3) 또는 수산화칼륨(KOH) 용액에 의해 에칭될 수 있다. 에칭 배리어층(M1)은 제1 패드(140P1) 및 제2 패드(140P2)에 의해 가려진 부분을 제외한 나머지 부분이 제거될 수 있다. 따라서, 필라층(112)의 하면의 적어도 일부가 노출될 수 있다.
도 5f를 참조하면, 랜드층(111), 잔여층(111'), 제1 패드(140P1) 및 제2 패드(140P2)를 덮는 절연층(141), 절연층(141) 상의 제1 재배선층(142), 및 절연층(141)을 관통하는 제1 재배선 비아(143)를 형성할 수 있다. 절연층(141)은 PID를 포함할 수 있고, 비아 홀은 포토리소그라피 공정으로 형성될 수 있다. 제1 재배선층(142)과 제1 재배선 비아(143)는 도금 공정으로 형성될 수 있다. 포토리소그라피 공정과 도금 공정을 반복하여 복수의 절연층(141), 복수의 제1 재배선층(142), 및 복수의 제1 재배선 비아(143)를 포함하는 제1 재배선 구조(140)를 형성할 수 있다. 제1 재배선 구조(140)의 하부에는 제1 재배선층(142)을 덮는 제1 패시베이션층(160a)이 형성될 수 있다.
도 5g를 참조하면, 도 5f의 제2 캐리어(C2)를 제거하고 제1 봉합재(131)를 연마하여 필라층(112)의 상면과 캐비티층(HM)의 상면을 노출시킬 수 있다. 이후, 필라층(112)의 상면을 덮는 제3 에칭 레지스트(PR3)를 배치할 수 있다. 제3 캐리어(C3)는 제1 재배선 구조(140)가 형성된 측에 배치될 수 있다. 제3 에칭 레지스트(PR3)는 캐비티층(HM)을 완전히 노출시키도록 패터닝될 수 있다. 제3 에칭 레지스트(PR3)는 제1 에칭 레지스트(PR1)와 동일한 물질이 사용될 수 있다.
도 5h를 참조하면, 캐비티층(HM)을 에칭하여 캐비티(131H)를 형성할 수 있다. 캐비티층(HM)은 염화 구리 용액 또는 알칼리 용액에 의해 에칭될 수 있다. 잔여층(111')은 캐비티층(HM)의 에칭 용액에 대한 에칭 스토퍼 역할을 할 수 있다. 캐비티(131H)는 캐비티층(HM)과 유사하게 제1 패드(140P1) 및 제2 패드(140P2)에 인접할수록 가로 폭이 커지도록 측면이 테이퍼질 수 있다. 캐비티층(HM)이 제거됨으로써, 잔여층(111')이 노출될 수 있다.
도 5i를 참조하면, 도 5h의 잔여층(111')을 에칭하여 제2 패드(140P2)를 노출시킬 수 있다. 잔여층(111')은 제1 금속층(M3) 및 제2 금속층(M2)과 다른 에칭 용액에 의해 에칭될 수 있다. 잔여층(111')은 질산 또는 수산화칼륨 용액에 의해 에칭될 수 있다. 잔여층(111')이 제거됨으로써, 제2 패드(140P2)의 상면은 절연층(141)의 상면과 단차를 가질 수 있다.
도 5j를 참조하면, 캐비티(131H)의 내부에 반도체 칩(120)을 배치할 수 있다. 반도체 칩(120)은 제1 재배선 구조(140)의 상면과 이격될 수 있다. 반도체 칩(120)의 접속 단자(120P)는 연결 범프(21)를 통해서 제2 패드(140P2)와 연결될 수 있다. 연결 범프(21)는 솔더볼이 사용될 수 있다. 반도체 칩(120)의 상면은 제1 봉합재(131)의 상면 및 필라층(112)의 상면과 실질적으로 공면에 있을 수 있다.
도 5k를 참조하면, 제1 봉합재(131) 상에 제2 봉합재(132) 및 제2 재배선 구조(150)를 형성할 수 있다. 제2 봉합재(132)는 캐비티(131H)를 채우며 반도체 칩(120)의 상면, 제1 봉합재(131)의 상면 및 필라층(112)의 상면을 덮을 수 있다. 제2 봉합재(132)는 PID를 포함할 수 있다. 제2 봉합재(132)를 관통하는 비아 홀은 포토리소그라피 공정으로 형성될 수 있다. 제2 재배선층(152)과 제2 재배선 비아(153)는 도금 공정으로 형성될 수 있다. 제2 재배선층(152)을 덮는 제2 패시베이션층(160b)이 형성될 수 있다.
제1 패드(140P1) 및 제2 패드(140P2)의 상면은 제1 재배선 구조(140)의 제1 면(S1) 보다 낮은 레벨에 위치할 수 있다. 제1 패드(140P1)의 상면에는 랜드층(111) 및 필라층(112)이 순차적으로 적층될 수 있다. 필라층(112)의 높이는 제1 면(S1)으로부터 반도체 칩(120)의 상면까지의 높이와 실질적으로 동일할 수 있다. 따라서, 제1 재배선 구조(140)와 수직 연결 구조(110) 및 반도체 칩(120) 사이의 간격을 최소화할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지(100B)를 나타낸 단면도이고, 도 7은 도 6의 반도체 패키지(100B)의 III-III' 절단면을 나타낸 단면도이다.
도 6 및 7을 참조하면, 반도체 패키지(100B)는 제1 재배선 구조(140)의 제1 면(S1) 상에서, 수직 연결 구조(110-1)와 인접하게 배치되는 코어 구조(110-2)를 더 포함할 수 있다. 코어 구조(110-2)는 반도체 칩(120) 및 수직 연결 구조(110-1)와 이격될 수 있다. 코어 구조(110-2)는 수직 연결 구조(110-1)와 전기적으로 절연될 수 있다. 코어 구조(110-2)는 수직 연결 구조(110-1)의 측면과 반도체 칩(120)의 측면을 둘러쌀 수 있다. 코어 구조(110-2)는 수직 연결 구조(110-1)를 수용하는 제1 관통홀(H1) 및 반도체 칩(120)을 수용하는 제2 관통홀(H2)을 포함할 수 있다.
예를 들어, 반도체 패키지(100B)는 상면(S1)에 매립된 복수의 패드들(140P1-1, 140P1-2, 140P2) 및 복수의 패드들(140P1-1, 140P1-2, 140P2)과 전기적으로 연결된 제1 재배선층(142)을 포함하는 제1 재배선 구조(140), 제1 재배선층(142)에 전기적으로 연결된 수직 연결 구조(110-1) 및 코어 구조(110-2), 수직 연결 구조(110-1)와 코어 구조(110-2)를 봉합하는 봉합재(131, 132) 및 제2 재배선 구조를 포함할 수 있다. 복수의 패드들(140P1-1, 140P1-2, 140P2)은 수직 연결 구조(110-1)에 연결되는 제1 그룹(140P1-1), 코어 구조(110-2)에 연결되는 제2 그룹(140P1-2), 및 반도체 칩(120)의 접속 전극(120P)들에 연결되는 제3 그룹(140P2)을 포함할 수 있다.
일 실시예에서, 수직 연결 구조(110-1) 및 코어 구조(110-2)는 각각 제1 그룹의 패드들(140P1-1) 및 제2 그룹의 패드들(140P1-2) 상에 배치되고 봉합재(131)에 둘러싸인 필라층(112), 및 필라층(112)과 제1 그룹의 패드들(140P1-1) 및 제2 그룹의 패드들(140P1-2) 사이에 배치된 랜드층(111)을 포함하고, 제3 그룹의 패드들(140P2)의 상면은 제1 재배선 구조(140)의 상면(S1)과 단차를 가지며, 랜드층(111)의 높이는 단차의 높이와 실질적으로 동일할 수 있다.
코어 구조(110-2)는 재배선 비아(143)을 통해서 제1 재배선층(142)의 그라운드 패턴(142-2)에 연결될 수 있다. 수직 연결 구조(110-1)는 재배선 비아(143)를 통해서 제1 재배선층(142)의 신호/파워 패턴(142-1)에 연결될 수 있다. 코어 구조(110-2)는 수직 연결 구조(110-1)과 마찬가지로 다양한 형태의 수직/수평 단면 형상을 가질 수 있다. 코어 구조(110-2)는 수직 연결 구조(110-1)와 동일한 공정에서 형성되므로, 추가되는 공정을 최소화 하면서 패키지의 강성, 워피지 특성, 및 방열 특성을 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지(100C)를 나타낸 단면도이다.
도 8을 참조하면, 반도체 패키지(100C)는 수직 연결 구조(110)의 상면에 배치된 접속 부재(31)를 더 포함할 수 있다. 일 실시예에서, 제2 봉합재(132)는 필라층(112)의 상면을 노출시키는 제3 개구부(132H)를 가질 수 있고, 접속 부재(31)는 제2 봉합재(132H)의 개구부(132H) 내에 배치될 수 있다. 접속 부재(31)는 수직 연결 구조(110)와 다른 물질을 포함할 수 있다. 예를 들어, 접속 부재(31)는 솔더볼(Solder ball)을 포함할 수 있다. 필라층(112)의 상면에 접속 부재(31)를 직접 배치함으로써 패키지 온 패키지 구조의 두께를 줄일 수 있다.
도 9a는 본 발명의 일 실시예에 따른 반도체 패키지(100D)를 나타낸 단면도이고, 도 9b는 도 9a의 "C" 영역의 변형예를 나타낸 부분 확대 단면도이다.
도 9a를 참조하면, 반도체 패키지(100D)는 도 8의 반도체 패키지(100C)에서 필라층(112)과 접속 부재(31)의 사이에 배치되는 표면층(BL)을 더 포함할 수 있다. 표면층(BL)은 니켈(Ni)을 포함하는 단일층 또는 니켈(Ni) 및 금(Au)을 포함하는 다중층일 수 있다. 표면층(BL)의 접속 부재(31)와 필라층(112)의 사이에서 확산 배리어 기능을 할 수 있다. 일 실시예에서, 제1 봉합재(131)는 표면층(BL)을 노출시키는 제4 개구부(131H2)을 가질 수 있다. 제2 봉합재(132)의 제3 개구부(132H)는 제4 개구부(131H2)의 내부에 형성될 수 있다.
도 9b를 참조하면, 변형예에서, 제3 개구부(132H)와 제4 개구부(131H2)는 도 9a와 달리, 동일한 공정으로 동시에 형성될 수 있다. 따라서, 제3 개구부(132H)의 측벽과 제4 개구부(131H2)의 측벽은 연속적으로 연결될 수 있다.
도 10a 내지 10e은 도 9a의 반도체 패키지(100D)의 제조 방법을 개략적으로 나타낸 단면도이다.
도 10a를 참조하면, 먼저, 제4 캐리어(C4) 상에 도 5a에 도시된 금속 플레이트(M)를 배치하고, 패터닝된 도금 레지스트(PR4)를 이용하여 제2 금속층(M2) 상에 표면층(BL)을 형성할 수 있다. 표면층(BL)은 도금 공정으로 형성될 수 있다. 표면층(BL)은 니켈 및 금이 순차로 적층된 2층 구조를 가질 수 있다. 금속 플레이트(M)에 대한 특징은 도 5a에서 설명한 것과 동일하므로 생략한다.
도 10b를 참조하면, 도 10a의 도금 레지스트(PR4)를 제거하고, 도 5b의 제1 에칭 레지스트(PR1)와 유사하게 제5 에칭 레지스트(PR5)를 배치할 수 있다. 제5 에칭 레지스트(PR5)는 표면층(BL)의 상면을 덮을 수 있다.
도 10c를 참조하면, 패터닝된 제5 에칭 레지스트(PR5)가 배치된 제2 금속층(M2)을 에칭하여 필라층(112)과 캐비티층(HM)을 형성할 수 있다. 필라층(112)과 캐비티층(HM)의 에칭 공정은 도 5c에서 설명한 것과 동일하므로 생략한다.
도 10d를 참조하면, 도 5d 내지 도 5f의 과정을 거쳐 제1 봉합재(131)와 제1 재배선 구조(140)를 형성한 다음, 도 5g와 달리, 캐비티층(HM)의 상면을 덮는 제1 봉합재(131')를 제거할 수 있다. 캐비티층(HM)의 상면 상에 있는 제1 봉합재(131')는 예를 들어, 레이저 드릴에 의해 제거될 수 있으나 이에 한정되는 것은 아니다.
도 10e를 참조하면, 도 5h와 같이 제6 에칭 레지스트(PR6)를 이용하여 캐비티층(HM)을 제거할 수 있다. 이후, 제6 에칭 레지스트(PR6)를 제거하고, 표면층(BL)을 덮는 제1 봉합재(131)를 먼저 제거하거나, 제2 봉합재(132)를 형성한 다음 제1 및 제2 봉합재(131, 132)를 동시에 제거하여 도 9a 및 9b의 제3 개구부(132H)와 제4 개구부(131H2)를 형성할 수 있다.
도 11 및 12는 각각 본 발명의 일 실시예에 따른 반도체 패키지(300A, 300B)를 나타낸 단면도들이다.
도 11을 참조하면, 반도체 패키지(300A)는 도 1의 제1 반도체 패키지(100A) 상에 제2 패키지(200)가 결합된 패키지 온 패키지 구조를 가질 수 있다. 제2 패키지(200)는 제2 재배선 기판(210), 제2 반도체 칩(220), 및 제3 봉합재(230)를 포함할 수 있다.
제2 재배선 기판(210)은 하면과 상면에 각각 외부와 전기적으로 연결될 수 있는 재배선 패드들(211a, 211b)을 포함할 수 있고, 내부에 상기 재배선 패드들(211a, 211b)과 연결되는 재배선 회로(212)를 포함할 수 있다. 재배선 회로(212)는 제2 반도체 칩(220)의 접속 패드(220P)를 팬-아웃 영역으로 재배선할 수 있다.
제2 반도체 칩(220)은 내부의 집적 회로와 연결된 접속 패드(220P)을 포함하며, 접속 패드(220P)는 금속 범프(41)에 의해서 제2 재배선 기판(210)과 전기적으로 연결될 수 있다. 금속 범프(41)는 언더필 물질(42)에 의해 둘러싸일 수 있다. 언더필 물질(42)은 에폭시 수지 등을 포함하는 절연성 물질일 수 있다. 금속 범프(41)는 솔더볼(Solder ball), 또는 구리 필라(Copper pillar)를 포함할 수 있다. 변형예에서 제2 반도체 칩(220)의 접속 패드(220P)가 제2 재배선 기판(210)의 상면에 직접 접촉하고, 제2 재배선 기판(210) 내부의 비아를 통해서 재배선 회로(212)에 전기적으로 연결될 수도 있다.
제3 봉합재(230)는 제1 반도체 패키지(100A)의 제1 봉합재(131) 또는 제2 봉합재(132)와 동일하거나 유사한 재료를 포함할 수 있다. 제2 패키지(200)는 연결 범프(301)에 의해서 제1 반도체 패키지(100A)와 물리적 및 전기적으로 연결될 수 있다. 연결 범프(301)는 제2 재배선 기판(210) 하면의 재배선 패드(211a)를 통하여 제2 재배선 기판(210) 내부의 재배선 회로(212)와 전기적으로 연결될 수 있다. 연결 범프(301)는 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다.
도 12를 참조하면, 반도체 패키지(300B)는 도 12의 패키지(300A)와 달리, 도 8의 제1 반도체 패키지(100C) 상에 제2 패키지(200)가 결합된 패키지 온 패키지 구조를 가질 수 있다. 일 실시예에서, 제2 패키지(200) 하부의 연결 범프(301)는 제2 봉합재(132)의 개구부(132H)를 통해서 수직 연결 구조(110)와 연결될 수 있다. 일 실시예에서, 제1 패키지(100C)와 제2 패키지(200)는 제2 재배선 구조(150) 없이 결합될 수 있으며, 도 8에 도시된 제1 패키지(100C)의 접속 부재(31)는 도 12의 연결 범프(301)와 일체화될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 제1 패드 및 제2 패드가 매립된 제1 면 및 상기 제1 면과 반대에 위치한 제2 면을 가지며, 상기 제1 패드 및 상기 제2 패드와 전기적으로 연결된 제1 재배선층을 포함하는 제1 재배선 구조;
    상기 제1 패드 상에 배치된 랜드층 및 상기 랜드층 상에 배치된 필라층을 포함하며, 상기 제1 재배선층에 전기적으로 연결된 수직 연결 구조;
    상기 제1 재배선 구조의 상기 제1 면 상에 배치되며, 상기 제2 패드에 전기적으로 연결되는 접속 전극을 포함하는 반도체 칩;
    상기 수직 연결 구조의 적어도 일부를 봉합하며, 상기 반도체 칩을 수용하는 캐비티를 가진 제1 봉합재;
    상기 제1 봉합재 상에 배치되며, 상기 캐비티를 채우는 제2 봉합재;
    상기 제2 봉합재 상에 배치되며 상기 수직 연결 구조와 전기적으로 연결된 제2 재배선층을 포함하는 제2 재배선 구조; 및
    상기 제1 재배선 구조의 상기 제2 면 상에 배치되며, 상기 제1 재배선층과 전기적으로 연결된 제1 연결 범프를 포함하며,
    상기 랜드층은 상기 제1 재배선 구조의 상기 제1 면에 매립되고,
    상기 랜드층의 상면의 폭은 상기 필라층의 하면의 폭 보다 작은 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 패드의 두께는 상기 수직 연결 구조의 상기 랜드층의 두께 보다 큰 반도체 패키지.
  3. 제1 항에 있어서,
    상기 랜드층의 상기 상면은 상기 제1 재배선 구조의 상기 제1 면과 평탄한 공면에 있는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 봉합재의 상기 캐비티는 상기 제1 재배선 구조의 상기 제1 면에 근접할수록 폭이 커지도록 테이퍼진 측면을 갖는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 필라층은 상기 랜드층에 근접할수록 폭이 커지도록 테이퍼진 측면을 갖는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 반도체 칩의 하면은 상기 제1 재배선 구조의 상기 제1 면과 이격되고,
    상기 반도체 칩의 상기 접속 전극은 상기 반도체 칩의 상기 하면과 상기 제1 면 사이에 배치된 제2 연결 범프를 통해서 상기 제2 패드에 연결되는 반도체 패키지.
  7. 절연층, 상기 절연층 상에 배치된 재배선층, 및 상기 절연층의 상기 재배선층이 배치된 면의 반대측 면에 매립되고 상기 재배선층에 전기적으로 연결된 제1 및 제2 패드를 포함하는 재배선 구조;
    상기 재배선 구조 상에 배치되고, 상기 제2 패드에 전기적으로 연결되는 접속 전극을 포함하는 반도체 칩;
    상기 재배선 구조 상에서 상기 반도체 칩을 둘러싸며, 상기 제1 패드에 전기적으로 연결되는 수직 연결 구조; 및
    상기 반도체 칩 및 상기 수직 연결 구조 각각의 적어도 일부를 봉합하는 봉합재를 포함하되,
    상기 수직 연결 구조는 상기 절연층에 매립되고 상기 제1 패드와 접촉하는 랜드층, 및 상기 랜드층 상에 배치된 필라층을 포함하고,
    상기 필라층의 폭은 상기 랜드층에 근접할수록 증가하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 필라층의 최대폭은 상기 랜드층의 최대폭 및 상기 제1 패드의 최대폭 보다 큰 반도체 패키지.
  9. 제7 항에 있어서,
    상기 필라층의 하면의 적어도 일부는 상기 절연층의 상면과 접촉하는 반도체 패키지.
  10. 상면에 매립된 복수의 패드들 및 상기 복수의 패드들과 전기적으로 연결된 제1 재배선층을 포함하는 제1 재배선 구조;
    상기 제1 재배선 구조의 상기 상면 상에 배치되며, 상기 제1 재배선층에 전기적으로 연결된 수직 연결 구조;
    상기 제1 재배선 구조의 상기 상면 상에 배치되며, 상기 제1 재배선층에 전기적으로 연결된 코어 구조;
    상기 제1 재배선 구조의 상기 상면 상에 배치되며, 접속 전극들을 포함하는 반도체 칩;
    상기 수직 연결 구조, 상기 코어 구조, 및 상기 반도체 칩 각각의 적어도 일부를 봉합하는 봉합재; 및
    상기 봉합재 상에 배치되며 상기 수직 연결 구조와 전기적으로 연결된 제2 재배선층을 포함하는 제2 재배선 구조를 포함하되,
    상기 복수의 패드들은,
    상기 수직 연결 구조에 연결되는 제1 그룹, 상기 코어 구조에 연결되는 제2 그룹, 및 상기 반도체 칩의 상기 접속 전극들에 연결되는 제3 그룹을 포함하고,
    상기 수직 연결 구조 및 상기 코어 구조는 각각,
    상기 제1 그룹의 패드들 및 상기 제2 그룹의 패드들 상에 배치되고 상기 봉합재에 둘러싸인 필라층, 및 상기 필라층과 상기 제1 그룹의 패드들 및 상기 제2 그룹의 패드들 사이에 배치된 랜드층을 포함하고,
    상기 제3 그룹의 패드들의 상면은 상기 제1 재배선 구조의 상기 상면과 단차를 가지며,
    상기 랜드층의 높이는 상기 단차의 높이와 동일한 반도체 패키지.
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