KR20220007254A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20220007254A
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layer
redistribution
pattern
disposed
barrier layer
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강명삼
고영찬
김정석
조봉주
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삼성전자주식회사
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Abstract

본 발명의 일 실시예는, 제1 절연층 및 제1 재배선층을 포함하는 제1 재배선 구조, 상기 제1 절연층에 매립된 접속 패드를 포함하는 반도체 칩, 상기 제1 재배선층에 전기적으로 연결된 수직 연결 구조를 포함하되, 상기 수직 연결 구조는 상기 제1 절연층에 매립된 패턴층, 상기 패턴층 상에 배치된 배리어층, 및 상기 배리어층 상에 배치된 필라층을 포함하고, 상기 패턴층은 상기 접속 패드와 실질적으로 동일한 레벨에 위치하는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것이다.
최근 반도체 칩의 소형화에 따라서 미세 피치의 재배선층을 가지며 재배선층의 디자인 자유도가 높은 반도체 패키지가 요구된다. 또한, 반도체 칩의 고성능화에 따라서 강성과 방열 특성이 향상된 반도체 패키지가 요구된다.
본 발명이 해결하고자 하는 과제 중 하나는, 재배선층의 디자인 자유도가 높은 반도체 패키지 및 반도체 패키지의 제조 방법을 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 제1 면 및 상기 제1 면과 반대에 위치한 제2 면을 가지며, 제1 절연층 및 상기 제1 절연층 상에 배치된 제1 재배선층을 포함하는 제1 재배선 구조, 상기 제1 재배선 구조의 상기 제1 면 상에 배치되며, 상기 제1 재배선층에 전기적으로 연결되고 상기 제1 절연층에 매립된 접속 패드를 포함하는 반도체 칩, 상기 제1 재배선 구조의 상기 제1 면 상에 배치되며, 상기 제1 재배선층에 전기적으로 연결된 수직 연결 구조, 상기 반도체 칩 및 상기 수직 연결 구조 각각의 적어도 일부를 봉합하는 봉합재, 상기 봉합재 상에 배치되며 상기 수직 연결 구조와 전기적으로 연결된 제2 재배선층을 포함하는 제2 재배선 구조 및 상기 제1 재배선 구조의 상기 제2 면 상에 배치되며, 상기 제1 재배선층에 전기적으로 연결된 연결 범프를 포함하되, 상기 수직 연결 구조는 상기 제1 절연층에 매립된 패턴층, 상기 패턴층 상에 배치된 배리어층, 및 상기 배리어층 상에 배치된 필라층을 포함하고, 상기 패턴층은 상기 접속 패드와 실질적으로 동일한 레벨에 위치하는 반도체 패키지를 제공한다.
또한, 절연층 및 상기 절연층 상에 배치된 재배선층을 포함하는 재배선 구조, 상기 재배선 구조 상에 배치되고, 상기 재배선층에 전기적으로 연결된 접속 패드를 포함하는 반도체 칩, 상기 재배선 구조 상에서, 상기 반도체 칩을 둘러싸며, 상기 재배선층에 전기적으로 연결된 수직 연결 구조 및 상기 반도체 칩 및 상기 수직 연결 구조 각각의 적어도 일부를 봉합하는 봉합재를 포함하되, 상기 수직 연결 구조는 상기 절연층의 상기 재배선층이 배치된 면의 반대측 면에 매립된 패턴층, 상기 패턴층 상에 배치된 배리어층, 및 상기 배리어층 상에 배치된 필라층을 포함하고, 상기 패턴층은 상기 배리어층의 하면에 접하는 제1 패드부, 상기 제1 패드부의 일단에서 수평 방향으로 연장된 패턴부, 및 상기 패턴부의 타단에 연결된 제2 패드부를 가지며, 상기 제1 패드부는 상기 배리어층과 중첩되어 위치하는 반도체 패키지를 제공한다.
또한, 절연층 및 상기 절연층 상에 배치된 재배선층을 포함하는 재배선 구조, 상기 재배선 구조 상에 배치되고, 상기 재배선층에 전기적으로 연결된 접속 패드를 포함하는 반도체 칩, 상기 재배선 구조 상에 배치되며, 상기 반도체 칩을 둘러싸는 수직 연결 구조 및 상기 반도체 칩 및 상기 수직 연결 구조 각각의 적어도 일부를 봉합하는 봉합재를 포함하되, 상기 수직 연결 구조는 상기 절연층에 매립된 패턴층, 상기 패턴층 상에 배치된 배리어층, 및 상기 배리어층 상에 배치된 필라층을 포함하고, 상기 패턴층의 상면의 적어도 일부는 상기 봉합재와 접하고, 상기 패턴층의 측면 및 하면 각각의 적어도 일부는 상기 절연층과 접하고, 상기 재배선 구조는 상기 패턴층의 하면과 접한 상기 절연층을 관통하여 상기 재배선층을 상기 패턴층에 연결하는 재배선 비아를 포함하는 반도체 패키지를 제공한다.
또한, 제1 금속층, 상기 제1 금속층 상의 에칭 배리어층, 및 상기 에칭 배리어층 상의 제2 금속층을 포함하는 금속 플레이트를 준비하는 단계, 상기 제1 금속층을 에칭하여 패턴층을 형성하는 단계, 접착층을 포함하는 테이프 캐리어 상에 상기 금속 플레이트를 배치하되, 상기 접착층에 상기 패턴층이 매립되도록 상기 금속 플레이트를 배치하는 단계, 상기 제2 금속층을 에칭하여 상기 패턴층과 대응되는 필라층을 형성하는 단계, 상기 에칭 배리어층을 에칭하여 상기 패턴층과 상기 필라층의 사이에 배리어층을 형성하는 단계, 상기 테이프 캐리어 상에 반도체 칩을 배치하되, 상기 접착층에 상기 반도체 칩의 접속 패드가 매립되도록 상기 반도체 칩을 배치하는 단계, 상기 반도체 칩, 상기 필라층, 및 상기 배리어층 각각을 봉합하는 봉합재를 형성하는 단계, 상기 테이프 캐리어를 제거하고, 상기 패턴층 및 상기 접속 패드를 덮는 절연층을 형성하는 단계 및 상기 절연층 상에 상기 패턴층 및 상기 접속 패드와 전기적으로 연결된 재배선층을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.
본 발명의 실시예들에 따르면, 도전성 필라의 하부에 패턴층을 도입함으로써, 재배선층의 디자인 자유도가 높은 반도체 패키지 및 반도체 패키지의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2a 및 2b는 각각 도 1의 반도체 패키지의 I-I' 절단면 및 II-II' 절단면을 나타낸 평면도이다.
도 3a 내지 3b는 은 도 1의 “A” 영역의 변형예를 나타낸 부분 확대 단면도이다.
도 4a 내지 4c는 도 1의 “B” 영역의 변형예를 나타낸 부분 확대 단면도이다.
도 5a 내지 5g는 도 1의 반도체 패키지의 제조 방법을 개략적으로 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 8은 도 7의 반도체 패키지의 IV-IV' 절단면을 나타낸 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100a)를 나타낸 단면도이고, 도 2a 및 2b는 각각 도 1의 반도체 패키지(100a)의 I-I' 절단면 및 II-II' 절단면을 나타낸 평면도이다. 도 1은 도 2b의 III-III' 절단선을 기준으로 나타낸 수직 단면도이다.
도 1, 2a, 및 2b를 참조하면, 반도체 패키지(100a)는 수직 연결 구조(110), 반도체 칩(120), 봉합재(130), 제1 재배선 구조(140), 및 제2 재배선 구조(150)를 포함할 수 있다. 또한, 반도체 패키지(100a)는 제1 및 제2 패시베이션층(160a, 160b) 및 연결 범프(170)을 더 포함할 수 있다.
수직 연결 구조(110)는 제1 재배선 구조(140)의 제1 면(S1) 상에 배치되며, 제1 재배선층(142)에 전기적으로 연결될 수 있다. 수직 연결 구조(110)는 제1 면(S1) 상에서 반도체 칩(120)을 둘러싸도록 배치될 수 있다. 수직 연결 구조(110)는 패키지(100a)의 상/하 구성요소들을 연결하는 전기적 연결 경로를 제공할 수 있다. 수직 연결 구조(110)는 제1 재배선 구조(140)의 제1 재배선 비아(143) 및 제2 재배선 구조(150)의 제2 재배선 비아(153)와 연결될 수 있다. 수직 연결 구조(110)에 의해서 패키지(100a) 상부에 다른 패키지가 결합된 패키지 온 패키지 구조가 구현될 수 있다.
수직 연결 구조(110)는 제1 재배선 구조(140)의 제1 절연층(141)에 매립된 패턴층(111), 패턴층(111) 상에 배치된 배리어층(112), 및 배리어층(112) 상에 배치된 필라층(113)을 포함할 수 있다. 패턴층(111), 배리어층(112), 및 필라층(113)은 금속 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 포함할 수 있다.
패턴층(111)은 제1 재배선 구조(140)의 제1 절연층(141)의 제1 재배선층(142)이 배치된 면의 반대측 면(S1)에 매립될 수 있다. 패턴층(111)은 반도체 칩(120)의 접속 패드(120P)와 실질적으로 동일한 레벨에 위치할 수 있다. 패턴층(111)의 상면의 적어도 일부는 제1 절연층(141)으로부터 노출될 수 있다. 패턴층(111)은 배리어층(112)에 인접할수록 폭이 증가하도록 측면이 테이퍼(taper)진 수직 단면 형상을 가질 수 있다.
패턴층(111)은 배리어층(112)의 하면에 접하는 제1 패드부(111P1), 제1 패드부(111P1)의 일단에서 수평 방향으로 연장된 패턴부(111P2), 및 패턴부(111P2)의 타단에 연결된 제2 패드부(111P3)를 가질 수 있다. 평면도 상에서, 제1 패드부(111P1)는 배리어층(112)의 하면 또는 상면과 수직한 방향으로 배리어층(112)과 중첩되어 위치할 수 있다. 패턴부(111P2)는 제1 패드부(111P1)와 제2 패드부(111P2)를 연결하는 레인(lane) 형상을 갖고, 패턴부(111P2)의 적어도 일부는 배리어층(112)의 하면에 직접 접할 수 있다.
배리어층(112)은 패턴층(111)의 상면에 배치될 수 있다. 배리어층(112)의 하면은 봉합재(130)의 하면과 실질적으로 공면(coplanar)에 있을 수 있다. 배리어층(112)의 두께(t2)는 패턴층(111) 및 필라층(113) 각각의 두께(t1, t3) 보다 작을 수 있다. 배리어층(112)은 패턴층(111)에 인접할수록 폭이 증가하도록 측면이 테이퍼진 수직 단면 형상을 가질 수 있다. 배리어층(112)의 측면은 필라층(113)의 측면과 연속적으로 연결되지 않을 수 있다. 배리어층(112)은 필라층(113) 및 패턴층(111)과 다른 물질을 포함할 수 있다. 예를 들어, 배리어층(112)은 니켈(Ni) 또는 티타늄(Ti)을 포함하는 금속층이고, 필라층(113) 및/또는 패턴층(111)은 구리(Cu)를 포함하는 금속층일 수 있다. 배리어층(112)은 패턴층(111) 및 필라층(113)을 형성하는 에칭(etching) 공정에서 에칭 배리어 역할을 할 수 있다.
필라층(113)은 배리어층(112)의 상면에 배치될 수 있다. 필라층(113)은 수직 연결 구조(110)의 높이의 대부분을 차지하며 봉합재(130)를 관통하는 전기 연결 경로를 제공할 수 있다. 필라층(113)은 배리어층(112)에 인접할수록 폭이 증가하도록 측면이 테이퍼진 수직 단면 형상을 가질 수 있다. 예를 들어, 필라층(113) 상면의 폭(도 2a의 “W1”)은 필라층(113) 하면의 폭(도 2b의 “W2”) 보다 작을 수 있다. 도 2b의 “W2”는 배리어층(112)의 하면의 폭에 대응하나, 실질적으로 필라층(113) 하면의 폭과 유사할 수 있다.
필라층(113)의 두께는 패턴층(111)의 두께 및 배리어층(112)의 두께 보다 크고, 패턴층(111)의 두께는 배리어층(112)의 두께 보다 클 수 있다. 예를 들어, 필라층(113)의 두께(t3)는 약 100 ㎛ 내비 약 200 ㎛ 범위이고, 배리어층(112)의 두께(t2)는 약 1 ㎛ 내지 약 2 ㎛ 범위이고, 패턴층(111)의 두께(t1)는 약 5 ㎛ 내지 약 10 ㎛ 범위일 수 있다. 또한, 패턴층(111)의 두께(t1)는 제1 재배선층(142)의 두께(t4) 와 실질적으로 유사할 수 있으나, 이에 제한되지 않는다. 패턴층(111)의 두께(t1)는 제1 재배선층(142)의 두께(t4) 보다 크거나 작을 수도 있다. 패턴층(111), 배리어층(112), 및 필라층(113)은 각각 에칭 공정에 의해 형성되므로 측면이 오목한 수직 단면 형상을 가질 수 있다. 필라층(113)의 측면, 배리어층(112)의 측면, 및 패턴층(111)의 상면 각각의 적어도 일부는 봉합재(130)와 직접 접촉할 수 있다.
패턴층(111)은 배리어층(112)의 하부에 직접 형성되므로, 반도체 칩(120)의 접속 패드(120P)와 실질적으로 동일한 레벨에 위치할 수 있고, 제1 재배선층(142) 보다 높은 레벨에 위치할 수 있다. 따라서, 후술하는 제1 재배선층(142)의 설계 자유도가 향상될 수 있다.
이하, 도 3a 내지 3b를 참조하여, 수직 연결 구조(110)의 변형예를 설명한다. 도 3a 내지 3b는 은 도 1의 반도체 패키지(100a)의 “A” 영역의 변형예를 개략적으로 나타낸 부분 확대 단면도이다.
도 3a를 참조하면, 변형예에서, 배리어층(112a)의 폭은(W4a) 필라층(113a)의 폭(W5a) 보다 작고, 패턴층(111-1)의 제1 패드부(111P1a)의 폭(W3a) 보다 클 수 있다. 배리어층(112a)은 그 하부에 형성된 패턴층(111-1)에 인접한 다른 패턴층(111-2)과 이격될 수 있다. 필라층(113a), 배리어층(112a), 제1 패드부(111P1a) 및 패턴부(111P2)은 에칭 공정으로 형성되므로, 각각의 측면은 라운드진 형태일 수 있다.
도 3b를 참조하면, 변형예에서, 배리어층(112b)의 폭은(W4b) 필라층(113b)의 폭(W5b) 및 패턴층(111-1)의 제1 패드부(111P1b)의 폭(W3b) 보다 클 수 있다. 배리어층(112b)은 그 하부에 형성된 패턴층(111-1)에 인접한 다른 패턴층(111-2)과는 이격될 수 있다. 필라층(113b), 배리어층(112b), 제1 패드부(111P1b) 및 패턴부(111P2) 각각의 측면은 라운드진 형태일 수 있다.
이하, 도 4a 내지 4c를 참조하여, 수직 연결 구조(110)의 다른 변형예를 설명한다. 도 4a 내지 4c는 도 1의 반도체 패키지(100a)의 “B” 영역의 변형예를 개략적으로 나타낸 부분 확대 단면도이다.
도 4a를 참조하면, 변형예에서, 제1 패드부(111P1c)는 배리어층(112c)과 유사하게 사각형 평면 형상을 가질 수 있다. 제1 패드부(111P1c)와 배리어층(112c)은 각각 꼭지점이 둥글게 라운드질 수 있다. 패턴부(111P2)는 제1 패드부(111P1c)의 일단에서 연장될 수 있다. 패턴부(111P2)의 선폭(L2)과 평행한 제1 패드부(111P1c)의 폭(L1)은 패턴부(111P2)의 선폭(L2) 보다 클 수 있다. 패턴부(111P2)의 적어도 일부는 배리어층(112c)과 중첩되게 위치할 수 있다.
도 4b를 참조하면, 변형예에서, 제1 패드부(111P1d)는 패턴부(111P2)의 일단에서 패턴부(111P2)와 실질적으로 동일한 선폭(L4)으로 연장된 형상을 가질 수 있다. 제1 패드부(111P1d)는 패턴부(111P2)와 동일한 레인 형상을 가질 수 있고, 제1 패드부(111P1d)의 선폭(L3)은 패턴부(112P2)의 선폭(L4)과 실질적으로 동일할 수 있다. 제1 패드부(111P1d)와 패턴부(111P2)는 실질적으로 경계가 구분되지 않는 랜드 리스(Landless) 형태일 수 있다.
도 4c를 참조하면, 변형예에서, 제1 패드부(111P1e)는 배리어층(112e)과 유사하게 원형의 평면 형상을 가질 수 있다. 패턴부(111P2)는 제1 패드부(111P1e)의 일단에서 연장되고, 배리어층(112e)과 일부 중첩되게 위치할 수 있다.
반도체 칩(120)은 제1 재배선 구조(140)의 제1 면(S1) 상에 배치되며, 제1 재배선층(142)에 전기적으로 연결되고 제1 절연층(141)에 매립된 접속 패드(120P)를 포함할 수 있다. 반도체 칩(120)은 별도의 범프나 배선층이 형성되지 않은 베어(Bare) 상태의 집적회로(Intergrated Circuit: IC)일 수 있으나, 이에 한정되는 것은 아니며, 패키지드 타입의 집적회로일 수도 있다. 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 반도체 칩(120)은 실리콘(Si), 게르마늄(Ge), 또는 갈륨비소(GaAs)를 포함하며 다양한 종류의 집적회로가 형성될 수 있다. 집적회로는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 어플리케이션 프로세서(AP), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM 및 플래시 메모리) 등의 메모리 칩일 수도 있다. 접속 패드(120P)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시킬 수 있다. 접속 패드(120P)는 금속 물질, 예를 들어, 알루미늄(Al)을 포함할 수 있으나, 이에 제한되는 것은 아니며 다른 종류의 도전성 물질을 포함할 수 있다.
봉합재(130)는 반도체 칩(120) 및 수직 연결 구조(110) 각각의 적어도 일부를 봉합할 수 있다. 봉합재(130)는 필라층(113)의 측면, 배리어층(112)의 측면, 및 패턴층(11)의 상면 각각의 적어도 일부를 덮을 수 있다. 봉합재(130)의 하면은 접속 패드(120P)가 배치된 반도체 칩의 활성면 및 배리어층(112)의 하면과 실질적으로 공면에 있을 수 있다. 봉합재(130)는 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 무기필러 또는/및 유리섬유를 포함하는 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), EMC(Epoxy Molding Compound)를 포함할 수 있다.
제1 재배선 구조(140)는 제1 면(S1) 및 제1 면(S2)과 반대에 위치한 제2 면(S2)을 가지며, 제1 절연층(141) 및 제1 절연층(141) 상에 배치된 제1 재배선층(142)을 포함할 수 있다. 제1 재배선 구조(140)는 반도체 칩(120)의 접속 패드(120P)를 재배선하며, 도면에 도시된 것 보다 많거나 적은 수의 제1 절연층(141), 제1 재배선층(142), 및 제1 재배선 비아(143)를 포함할 수 있다.
제1 절연층(141)은 절연물질을 포함할 수 있다. 예를 들어, PID와 같은 감광성 절연물질을 포함할 수 있다. 이 경우 포토리소그라피 공정에 의한 파인 피치를 구현할 수 있어, 반도체 칩(120)의 접속 패드(120P)를 효과적으로 재배선할 수 있다. 제1 절연층(141)에 포함된 절연물질이 이에 한정되는 것은 아니며, 다른 종류의 절연물질을 포함할 수도 있다. 제1 절연층(141)은 봉합재(130)와 동일한 절연물질을 포함하거나 다른 종류의 절연물질을 포함할 수도 있다. 제1 절연층(141)의 서로 다른 레벨에 배치된 복수의 절연층들(141)을 포함할 수 있다. 복수의 절연층들(141) 중 최상측 절연층(141)은 패턴층(111)의 하면 및 측면을 덮을 수 있다. 복수의 절연층들(141) 중 최상측 절연층(141)은 접속 패드(120P)의 하면 및 측면을 덮을 수 있다.
제1 재배선층(142)은 제1 절연층(141)의 패턴층(111)이 매립된 면의 반대측 상에 형성될 수 있다. 제1 재배선층(142)은 금속 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 제1 재배선층(142)은 설계에 따라서 다양한 기능을 수행할 수 있다. 예를 들어, 그라운드(Ground, GND) 패턴, 파워(Power, PWR) 패턴, 신호(Signal, S) 패턴을 포함할 수 있다. 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴을 제외한 각종 신호, 예를 들면, 데이터 신호를 전달할 수 있다. 제1 재배선층(142)의 두께(t4)는 패턴층(111)의 두께(t1)와 실질적으로 유사할 수 있으나, 이에 한정되는 것은 아니다. 제1 재배선층(142)의 두께(t4)는 패턴층(111)의 두께(t1) 보다 크거나 작을 수도 있다.
제1 재배선 비아(143)는 패턴층(111)의 하면과 접한 제1 절연층(141)의 일부를 관통하여 제1 재배선층(142)을 접속 패드(120P) 및 패턴층(111)에 물리적 또는/및 전기적으로 연결할 수 있다. 제1 재배선 비아(143)는 수직 연결 구조(110)를 제1 재배선층(142)의 신호 패턴 및 파워 패턴에 전기적으로 연결할 수 있다. 제1 재배선 비아(143)는 금속 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 제1 재배선 비아(143)는 금속 물질로 완전히 충전된 필드(filled) 비아일 수 있고, 금속 물질이 비아 홀의 벽면을 따라 배치된 컨퍼멀(conformal) 비아일 수도 있다. 제1 재배선 비아(143)는 측면이 테이퍼진 형상, 모래시계 형상 또는 원통 형상을 가질 수 있다. 제1 재배선 비아(143)는 제1 재배선층(142)과 일체화될 수 있으나, 이에 한정되지는 않는다.
제2 재배선 구조(150)는 봉합재(130) 상에 배치되며 수직 연결 구조(110)와 전기적으로 연결된 제2 재배선층(152), 및 수직 연결 구조(110)의 상면을 덮는 봉합재(130)의 일부를 관통하여 제2 재배선층(152)과 수직 연결 구조(110)를 연결하는 제2 재배선 비아(153)를 포함할 수 있다.
제2 재배선층(152)은 패키지(100a)의 상부에서 적어도 일부가 노출되며, 패키지(100a)의 외부에서 제공되는 다른 전자 부품과 물리적 및 전기적으로 결합할 수 있다. 제2 재배선층(152)은 금속 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다.
제2 재배선 비아(153)는 제2 재배선층(152)을 수직 연결 도체(110)에 전기적으로 연결할 수 있다. 제2 재배선 비아(153)는 제2 재배선층(152)과 유사한 금속 물질을 포함할 수 있다. 제2 재배선 비아(153)는 필드(filled) 비아 또는 컨퍼멀(conformal) 비아일 수 있다. 제2 재배선 비아(153)는 제1 재배선 비아(143)와 유사한 형상을 가질 수 있다.
패시베이션층(160a, 160b)은 제1 재배선 구조(140)의 제2 면(S2) 상에 배치된 제1 패시베이션층(160a)과 제2 재배선 구조(150) 상에 배치된 제2 패시베이션층(160b)을 포함할 수 있다. 제1 및 제2 패시베이션층(160a, 160b)은 각각 제1 재배선층(142) 및 제2 재배선층(152)의 일부를 노출시키는 개구부를 가질 수 있다. 제1 및 제2 패시베이션층(160a, 160b)은 절연물질, 예를 들어, ABF를 포함할 수 있으나, 이에 한정되는 것은 아니며 다른 종류의 절연물질을 포함할 수 있다.
연결 범프(170)는 제1 재배선 구조(140)의 제2 면(S2) 상에 배치되며, 패시베이션층(160a)의 개구부를 통해서 노출되는 제1 재배선층(142)에 연결될 수 있다. 연결 범프(170)는 반도체 패키지(100a)를 외부와 물리적 및/또는 전기적으로 연결시킬 수 있다. 연결 범프(170)는 저융점 금속, 예를 들면, 주석(Sn)이나 주석(Sn)을 포함하는 합금(Sn-Ag-Cu)을 포함할 수 있다. 연결 범프(170)는 랜드(land), 볼(ball), 또는 핀(pin)일 수 있다. 연결 범프(170)는 구리 필라(pillar) 또는 솔더(Solder)를 포함할 수 있다. 연결 범프(170) 중 적어도 하나는 팬-아웃 영역에 배치될 수 있다. 팬-아웃 영역이란 제1 재배선 구조의 제1 면(S1) 또는 제2 면(S2)에 수직한 방향으로 반도체 칩(120)과 중첩되지 않는 영역을 의미한다.
도 5a 내지 5g는 도 1의 반도체 패키지(100a)의 제조 방법을 개략적으로 나타낸 단면도이다.
도 5a를 참조하면, 먼저, 제1 금속층(111'), 제1 금속층(111') 상의 에칭 배리어층(112'), 및 에칭 배리어층(112') 상의 제2 금속층(113')을 포함하는 금속 플레이트(110')를 준비할 수 있다. 제2 금속층(113')의 두께는 약 100 ㎛ 이상 및 약 200 ㎛ 이하이고, 에칭 배리어층(112')의 두께는 약 1 ㎛ 이상 및 약 2 ㎛ 이하이고, 제1 금속층(111')의 두께는 약 5 ㎛ 이상 및 약 10 ㎛ 이하일 수 있다. 제1 금속층(111')의 하면에는 패터닝된 제1 에칭 레지스트(PR1)가 배치될 수 있다. 에칭 레지스트(PR1)로는 예를 들어, 포토 레지스트가 사용될 수 있다. 제1 금속층(111'), 제2 금속층(113'), 및 에칭 배리어층(112')은 금속 물질을 포함할 수 있다. 에칭 배리어층(112')은 제1 금속층(111'), 및 제2 금속층(113')과 다른 금속 물질을 포함할 수 있다. 예를들어, 제1 금속층(111'), 및 제2 금속층(113') 구리를 포함할 수 있고, 에칭 배리어층(112')은 니켈 또는 티타늄을 포함할 수 있다.
도 5b를 참조하면, 패터닝된 제1 에칭 레지스트(PR1)가 배치된 제1 금속층(111')을 에칭하여 패턴층(111)을 형성할 수 있다. 제1 금속층(111')은 염화 구리(Copper chloride) 용액 또는 알칼리(alkali) 용액에 의해 에칭될 수 있다. 에칭 배리어층(112')은 제1 금속층(111')의 에칭 용액에 대한 에칭 스토퍼 역할을 할 수 있다.
도 5c를 참조하면, 패턴층(111)이 형성된 금속 플레이트를 테이프 캐리어(10)에 배치할 수 있다. 테이프 캐리어(10)는 캐리어 바디(11)와 캐리어 바디(11) 상의 접착층(12)을 포함할 수 있다. 접착층(12)은 유기 물질을 포함할 수 있으나, 캐리어 바디(11)와 접착층(12)의 재료가 특별히 한정되는 것은 아니다. 패턴층(111)이 형성된 금속 플레이트는 에칭 배리어층(112')이 접착층(12)을 마주하고 패턴층(111)이 접착층(12)에 매립되도록 테이프 캐리어(10) 상에 배치될 수 있다. 접착층(12)의 반대측에 배치된 제2 금속층(113')의 상면에는 패터닝된 제2 에칭 레지스트(PR2)가 배치될 수 있다.
도 5d를 참조하면, 패터닝된 제2 에칭 레지스트(PR2)가 배치된 제2 금속층(113')을 에칭하여 패턴층(111)에 대응되는 필라층(113)을 형성할 수 있다. 제2 금속층(113')은 염화 구리 용액 또는 알칼리 용액에 의해 에칭될 수 있다. 제2 금속층(113')은 제1 금속층(111')과 동일한 에칭 용액에 의해 에칭될 수 있다. 에칭 배리어층(112')은 제2 금속층(113')의 에칭 용액에 대한 에칭 스토퍼 역할을 할 수 있다. 필라층(113)은 에칭 배리어층(112')에 인접할수록 가로 폭이 커지도록 측면이 테이퍼질 수 있다. 필라층(113)의 상면의 폭은 제2 에칭 레지스트(PR2)의 폭 보다 작을 수 있다. 필라층(113)의 측면은 필라층(113)의 중심축에 대하여 오목하게 라운드진 형태일 수 있다.
도 5e를 참조하면, 에칭 배리어층(112')을 에칭하여 패턴층(111)과 필라층(113)의 사이에 배치된 배리어층(112)을 형성할 수 있다. 에칭 배리어층(112')은 제1 금속층(111') 및 제2 금속층(113')과 다른 에칭 용액에 의해 에칭될 수 있다. 에칭 배리어층(112')은 질산(HNO3) 또는 수산화칼륨(KOH) 용액에 의해 에칭될 수 있다. 에칭 배리어층(112')은 필라층(113)의 하부에 의해 가려진 부분을 제외한 나머지 부분이 제거될 수 있다. 따라서, 접착층(12)의 상면 및 접착층(12)에 매립된 패턴층(111)의 상면이 노출될 수 있다.
에칭 배리어층(112')이 제거된 테이프 캐리어(10)의 상면에 반도체 칩(120)을 배치할 수 있다. 반도체 칩(120)의 접속 패드(120P)는 접착층(12)에 매립될 수 있다. 접속 패드(120P)가 배치된 반도체 칩(120)의 하면은 접착층(12)의 상면과 접할 수 있다.
도 5f를 참조하면, 반도체 칩(120), 필라층(113), 및 배리어층(112) 각각을 봉합하는 봉합재(130)를 형성할 수 있다. 봉합재(130)는 접착층(12)으로부터 노출된 패터층(111)의 상면과 접할 수 있다. 봉합재(130)의 하면은 배리어층(112)의 하면 및 반도체 칩(120)의 하면과 공면에 있을 수 있다. 봉합재(130)는 EMC를 포함할 수 있다.
도 5g를 참조하면, 도 5f의 테이프 캐리어(10)를 제거하고, 패턴층(111) 및 접속 패드(120P)를 덮는 제1 절연층(141), 제1 절연층(141) 상의 제1 재배선층(142), 및 제1 절연층을 관통하는 제1 재배선 비아(143)를 형성할 수 있다. 서로 다른 레벨에 위치한 복수의 제1 절연층들(141) 중 최상측의 제1 절연층(141)은 패턴층(111)의 측면 및 하면을 덮을 수 있다. 서로 다른 레벨에 위치한 복수의 제1 절연층들(141) 중 최상측의 제1 절연층(141)은 접속 패드(120P)의 측면 및 하면을 덮을 수 있다. 제1 재배선층(142)은 최상측의 제1 절연층(141)을 관통하는 제1 재배선 비아(143)에 의해 패턴층(111) 및 접속 패드(120P)에 물리적 및 전기적으로 연결될 수 있다. 제1 절연층(141)은 PID를 포함할 수 있고, 비아 홀은 포토리소그라피 공정으로 형성될 수 있다. 제1 재배선층(142)과 제1 재배선 비아(143)는 도금 공정으로 형성될 수 있다. 포토리소그라피 공정과 도금 공정을 반복하여 복수의 제1 절연층(141), 복수의 제1 재배선층(142), 및 복수의 제1 재배선 비아(143)를 포함하는 제1 재배선 구조(140)를 형성할 수 있다.
봉합재(130)의 상면에는 제2 재배선층(152) 및 제2 재배선 비아(153)를 포함하는 제2 재배선 구조(150)를 형성할 수 있다. 제2 재배선 비아(153)의 비아 홀은 레이저 드릴을 이용하여 형성될 수도 있고, 봉합재(130)가 PID를 포함하는 경우 포토리소그라피 공정으로 형성될 수도 있다. 제2 재배선층(152) 및 제2 재배선 비아(153)는 도금 공정으로 형성될 수 있다. 제1 재배선 구조(140)와 제2 재배선 구조(150)의 형성 순서는 제한되지 않으며, 테이프 캐리어(10)를 제거하기 전에 제2 재배선 구조(150)가 먼저 형성될 수도 있다.
제1 재배선 구조(140) 및 제2 재배선 구조(150) 상에는 각각 제1 개구부(160Ha)와 제2 개구부(160Hb)를 갖는 제1 패시베이션층(160a) 및 제2 패시베이션층(160b)을 형성할 수 있다. 제1 개구부(160Ha)는 제1 재배선층(142)의 일부를 노출시킬 수 있다. 제2 개구부(160Hb)는 제2 재배선층(152)의 일부를 노출시킬 수 있다.
제1 재배선 구조(140)의 제1 절연층(141)에 매립된 패턴층(111)은 반도체 칩(120)의 접속 패드(120P)와 실질적으로 동일한 레벨에 위치할 수 있다. 패턴층(111)은 제1 재배선층(142)과 같이 접속 패드(120P)를 재배선할 수 있다. 패턴층(111)은 금속 플레이트를 에칭하여 배리어층(112)의 하면에 밀착 형성될 수 있다. 패턴층(111)은 제1 재배선층(142) 보다 높은 레벨에 위치하므로 제1 재배선층(142)의 혼잡도를 줄일 수 있고, 따라서, 제1 재배선층(142)의 디자인 자유도를 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지(100b)를 나타낸 단면도이다.
도 6을 참조하면, 반도체 패키지(100b)에서, 반도체 칩(120)은 접속 패드(120P)가 배치된 활성면(AS)을 가지며, 활성면(AS) 상에 배치되며 접속 패드(120P)를 덮는 제1 보호층(121), 제1 보호층(121) 상에 배치되는 제2 보호층(123), 및 제1 보호층(121)과 제2 보호층(123)을 관통하여 접속 패드(120P)와 전기적으로 연결된 접속 포스트(122)를 더 포함할 수 있다. 일 실시예에서, 접속 포스트(122)의 적어도 일부는 제1 재배선 구조(140)의 제1 절연층(141)에 매립될 수 있다. 반도체 칩(120) 활성면(AS)과 제1 보호층(121)은 제1 재배선 구조(140)의 제1 면(S1)과 이격될 수 있고, 제2 보호층(123)의 하면은 제1 재배선 구조(140)의 제1 면(S1)에 접할 수 있다. 제2 보호층(123)의 하면은 봉합재(130)의 하면과 실질적으로 공면에 있을 수 있다.
제1 및 제2 보호층(121, 122)은 절연 물질을 포함할 수 있다. 제1 및 제2 보호층(121, 122)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 보호층(121)은 실리콘 산화막, 또는 실리콘 질화막을 포함할 수 있고, 제2 보호층(123)은 PSPI(Photosensitive Polyimide)를 포함할 수 있다. 접속 포스트(122)는 금속 물질을 포함할 수 있다. 접속 포스트(122)는 제1 보호층(121)의 제1 관통홀(121H) 및 제2 보호층(123)의 제2 관통홀(123H)에 금속 물질을 도금하여 형성될 수 있다. 접속 포스트(122)의 하면은 제1 관통홀(121H) 및 제2 관통홀(123H)에 대응하여 굴곡진 형태를 가질 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지(100c)를 나타낸 평면도이고, 도 8은 도 7의 반도체 패키지의 IV-IV' 절단면을 나타낸 단면도이다.
도 7 및 8을 참조하면, 반도체 패키지(100c)는 제1 재배선 구조(140)의 제1 면(S1) 상에서, 수직 연결 구조(110-1)와 인접하게 배치되는 코어 구조(110-2)를 더 포함할 수 있다. 코어 구조(110-2)는 반도체 칩(120) 및 수직 연결 구조(110-1)와 이격될 수 있다.
코어 구조(110-2)는 전술한 도 5a 내지 5e의 제조 방법에서 에칭 레지스트들(PR1, PR2)을 추가로 패터닝하여 형성될 수 있다. 따라서, 코어 구조(110-2)는 제1 재배선 구조(140)의 제1 절연층(141)에 매립된 제1 코어층(111-2), 제1 코어층(111-2) 상에 배치된 제2 코어층(112-2), 및 제2 코어층(112-2) 상에 배치된 제3 코어층(113-2)을 포함할 수 있다. 제1 코어층(111-2)의 두께는 패턴층(111-1)의 두께와 실질적으로 동일하고, 제2 코어층(112-2)의 두께는 배리어층(112-1)의 두께와 실질적으로 동일하고, 제3 코어층(113-2)의 두께는 필라층(113-1)의 두께와 실질적으로 동일할 수 있다. 제1 코어층(111-2)은 패턴층(111-1)과 동일한 물질을 포함할 수 있고, 제2 코어층(112-2)은 배리어층(112-1)과 동일한 물질을 포함할 수 있고, 제3 코어층(113-2)은 필라층(113-1)과 동일한 물질을 포함할 수 있다. 코어 구조(110-2)의 제1 코어층(111-2)은 수직 연결 구조(111-1)의 패턴층(111-1)과 달리, 패터닝이 필요하지 않으므로 제2 코어층(112-2)과 중첩되는 평면 형상을 가질 수 있다.
코어 구조(110-2)는 제1 재배선층(142)에 전기적으로 연결되되, 수직 연결 구조(110-1)와 전기적으로 절연될 수 있다. 코어 구조(110-2)는 제1 재배선 비아(143)을 통해서 제1 재배선층(142)의 그라운드 패턴(142-2) 및 그라운드 비아(143-2)에 연결될 수 있다. 수직 연결 구조(110-1)는 제1 재배선층(142)의 신호/파워 패턴(142-1) 및 신호/파워 비아(143-1)에 연결될 수 있다. 코어 구조(110-2)는 수직 연결 구조(110-1)과 마찬가지로 다양한 형태의 수직/수평 단면 형상을 가질 수 있다. 코어 구조(110-2)는 수직 연결 구조(110-1)와 동일한 공정에서 형성되므로, 추가되는 공정을 최소화할 수 있다. 또한, 패키지(100c)의 강성, 워피지 특성, 및 방열 특성을 향상시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지(100d)를 나타낸 단면도이다.
도 9를 참조하면, 반도체 패키지(100d)는 봉합재(130) 상에 배치된 제2 절연층(151)을 더 포함하는 제2 재배선 구조(150)를 포함할 수 있다. 일 실시예에서, 제2 재배선 구조(150)는 봉합재(130) 상에 배치된 제2 절연층(151), 제2 절연층(151)의 상면에 배치된 제2 재배선층(152), 및 제2 절연층(151)을 관통하여 제2 재배선층(152)과 수직 연결 구조(110)를 전기적으로 연결하는 제2 재배선 비아(153)를 포함할 수 있다.
제2 절연층(151)은 봉합재(130)의 상면, 수직 연결 구조(110)의 상면, 및 반도체 칩(120)의 상면을 포함하는 플랫면(S3) 상에 형성될 수 있다. 플랫면(S3)은 도 5f의 봉합재(130) 형성 공정 후 평탄화 공정을 수행하여 수직 연결 구조(110)의 상면과 반도체 칩(120)의 상면을 노출시킴으로써 형성될 수 있다. 평탄화 공정에 의해 반도체 칩(120)의 상부가 일부 제거될 수 있다. 제2 절연층(151)은 PID와 같은 절연 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지(100e)를 나타낸 단면도이다.
도 10을 참조하면, 반도체 패키지(100e)에서, 봉합재(130)는 수직 연결 구조(110)의 상면의 적어도 일부를 노출시키는 개구부(130H)를 가지며, 개구부(130H)를 통해 노출된 수직 연결 구조(110)의 상면 상에는 접속 부재(31)가 배치될 수 있다. 접속 부재(31)는 수직 연결 구조(110)와 다른 물질을 포함할 수 있다. 예를 들어, 접속 부재(31)는 솔더볼(Solder ball)을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지(100f)를 나타낸 단면도이다.
도 11을 참조하면, 반도체 패키지(100f)는 제1 재배선 구조(140)의 제2 면(S2) 상에 배치된 언더범프금속(162)을 더 포함할 수 있다. 언더범프금속(162)은 제1 패시베이션층(160a)의 개구부(160Ha)에 배치되며 제1 패시베이션층(160a)의 개구부(160Ha)에 의해 노출된 제1 재배선층(142)의 일부와 전기적으로 연결될 수 있다. 언더범프금속(132)은 연결 범프(170)의 접속 신뢰성과 패키지(100f)의 보드 레벨 신뢰성을 개선할 수 있다. 언더범프금속(162)은 금속을 이용한 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
도 12 및 13은 각각 본 발명의 일 실시예에 따른 반도체 패키지(300a, 300b)를 나타낸 단면도들이다.
도 12를 참조하면, 반도체 패키지(300a)는 도 1의 제1 반도체 패키지(100a) 상에 제2 패키지(200)가 결합된 패키지 온 패키지 구조를 가질 수 있다. 제2 패키지(200)는 제2 재배선 기판(210), 제2 반도체 칩(220), 및 제2 봉합재(230)를 포함할 수 있다.
제2 재배선 기판(210)은 하면과 상면에 각각 외부와 전기적으로 연결될 수 있는 재배선 패드들(211a, 211b)을 포함할 수 있고, 내부에 상기 재배선 패드들(211a, 211b)과 연결되는 재배선 회로(212)를 포함할 수 있다. 재배선 회로(212)는 제2 반도체 칩(220)의 접속 패드(220P)를 팬-아웃 영역으로 재배선할 수 있다.
제2 반도체 칩(220)은 내부의 집적 회로와 연결된 접속 패드(220P)을 포함하며, 접속 패드(220P)는 금속 범프(21)에 의해서 제2 재배선 기판(210)과 전기적으로 연결될 수 있다. 금속 범프(21)는 언더필 물질(22)에 의해 둘러싸일 수 있다. 언더필 물질(22)은 에폭시 수지 등을 포함하는 절연성 물질일 수 있다. 금속 범프(21)는 솔더볼(Solder ball), 또는 구리 필라(Copper pillar)를 포함할 수 있다. 변형예에서 제2 반도체 칩(220)의 접속 패드(220P)가 제2 재배선 기판(210)의 상면에 직접 접촉하고, 제2 재배선 기판(210) 내부의 비아를 통해서 재배선 회로(212)에 전기적으로 연결될 수도 있다.
제2 봉합재(230)는 제1 반도체 패키지(100a)의 봉합재(130)와 동일하거나 유사한 재료를 포함할 수 있다. 제2 패키지(200)는 연결 범프(301)에 의해서 제1 반도체 패키지(100a)와 물리적 및 전기적으로 연결될 수 있다. 연결 범프(301)는 제2 재배선 기판(210) 하면의 재배선 패드(211a)를 통하여 제2 재배선 기판(210) 내부의 재배선 회로(212)와 전기적으로 연결될 수 있다. 연결 범프(301)는 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다.
도 13을 참조하면, 반도체 패키지(300b)는 도 12의 패키지(300a)와 달리, 도 10의 제1 반도체 패키지(100e) 상에 제2 패키지(200)가 결합된 패키지 온 패키지 구조를 가질 수 있다. 일 실시예에서, 제2 패키지(200) 하부의 연결 범프(301)는 제1 봉합재(130)의 개구부(130H)를 통해서 수직 연결 구조(110)와 연결될 수 있다. 일 실시예에서, 제1 패키지(100e)와 제2 패키지(200)는 제2 재배선 구조(150) 없이 결합될 수 있으며, 도 10에 도시된 제1 패키지(100e)의 접속 부재(31)는 연결 범프(301)와 일체화될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 제1 면 및 상기 제1 면과 반대에 위치한 제2 면을 가지며, 제1 절연층 및 상기 제1 절연층 상에 배치된 제1 재배선층을 포함하는 제1 재배선 구조;
    상기 제1 재배선 구조의 상기 제1 면 상에 배치되며, 상기 제1 재배선층에 전기적으로 연결되고 상기 제1 절연층에 매립된 접속 패드를 포함하는 반도체 칩;
    상기 제1 재배선 구조의 상기 제1 면 상에 배치되며, 상기 제1 재배선층에 전기적으로 연결된 수직 연결 구조;
    상기 반도체 칩 및 상기 수직 연결 구조 각각의 적어도 일부를 봉합하는 봉합재;
    상기 봉합재 상에 배치되며 상기 수직 연결 구조와 전기적으로 연결된 제2 재배선층을 포함하는 제2 재배선 구조; 및
    상기 제1 재배선 구조의 상기 제2 면 상에 배치되며, 상기 제1 재배선층에 전기적으로 연결된 연결 범프를 포함하되,
    상기 수직 연결 구조는 상기 제1 절연층에 매립된 패턴층, 상기 패턴층 상에 배치된 배리어층, 및 상기 배리어층 상에 배치된 필라층을 포함하고,
    상기 패턴층은 상기 접속 패드와 동일한 레벨에 위치하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 필라층의 두께는 상기 패턴층의 두께 및 상기 배리어층의 두께 보다 크고,
    상기 패턴층의 두께는 상기 배리어층의 두께 보다 큰 반도체 패키지.
  3. 제1 항에 있어서,
    상기 배리어층은 니켈(Ni) 또는 티타늄(Ti)을 포함하고,
    상기 필라층 및 상기 패턴은 구리(Cu)를 포함하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 패턴층의 상면의 적어도 일부는 상기 제1 절연층으로부터 노출되는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 봉합재는 상기 필라층의 측면, 상기 배리어층의 측면, 및 상기 패턴층의 상면 각각의 적어도 일부를 덮는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 봉합재의 하면과 상기 배리어층의 하면은 공면에 있는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 필라층은 상기 배리어층에 인접할수록 폭이 증가하도록 측면이 테이퍼(taper)진 수직 단면 형상을 갖는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제2 재배선 구조는 상기 봉합재 상에 배치된 제2 절연층, 및 상기 제2 절연층을 관통하여 상기 제2 재배선층과 상기 수직 연결 구조를 전기적으로 연결하는 제2 재배선 비아를 더 포함하고,
    상기 제2 재배선층은 상기 제2 절연층의 상면에 배치되는 반도체 패키지.
  9. 절연층 및 상기 절연층 상에 배치된 재배선층을 포함하는 재배선 구조;
    상기 재배선 구조 상에 배치되고, 상기 재배선층에 전기적으로 연결된 접속 패드를 포함하는 반도체 칩; 및
    상기 재배선 구조 상에서, 상기 반도체 칩을 둘러싸며, 상기 재배선층에 전기적으로 연결된 수직 연결 구조
    를 포함하되,
    상기 수직 연결 구조는 상기 절연층의 상기 재배선층이 배치된 면의 반대측 면에 매립된 패턴층, 상기 패턴층 상에 배치된 배리어층, 및 상기 배리어층 상에 배치된 필라층을 포함하고,
    상기 패턴층은 상기 배리어층의 하면에 접하며 상기 배리어층과 중첩되어 위치하는 제1 패드부, 상기 제1 패드부의 일단에서 수평 방향으로 연장된 패턴부, 및 상기 패턴부의 타단에 연결된 제2 패드부를 가지는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 패턴부는 상기 제1 패드부와 상기 제2 패드부를 연결하는 레인(lane) 형상을 갖고,
    상기 패턴부의 적어도 일부는 상기 배리어층의 상기 하면에 접하는 반도체 패키지.
  11. 제9 항에 있어서,
    상기 제1 패드부는 상기 패턴부의 일단에서 상기 패턴부와 동일한 선폭으로 연장된 형상을 갖는 반도체 패키지.
  12. 제9 항에 있어서,
    상기 반도체 칩은 상기 접속 패드가 배치된 활성면을 가지며, 상기 활성면 상에 배치되며 상기 접속 패드를 덮는 제1 보호층, 상기 제1 보호층 상에 배치되는 제2 보호층, 및 상기 제1 보호층과 상기 제2 보호층을 관통하여 상기 접속 패드와 전기적으로 연결된 접속 포스트를 더 포함하고,
    상기 접속 포스트의 적어도 일부는 상기 재배선 구조의 상기 절연층에 매립되는 반도체 패키지.
  13. 절연층 및 상기 절연층 상에 배치된 재배선층을 포함하는 재배선 구조;
    상기 재배선 구조 상에 배치되고, 상기 재배선층에 전기적으로 연결된 접속 패드를 포함하는 반도체 칩;
    상기 재배선 구조 상에 배치되며, 상기 반도체 칩을 둘러싸는 수직 연결 구조; 및
    상기 반도체 칩 및 상기 수직 연결 구조 각각의 적어도 일부를 봉합하는 봉합재를 포함하되,
    상기 수직 연결 구조는 상기 절연층에 매립된 패턴층, 상기 패턴층 상에 배치된 배리어층, 및 상기 배리어층 상에 배치된 필라층을 포함하고, 상기 패턴층의 상면의 적어도 일부는 상기 봉합재와 접하고, 상기 패턴층의 측면 및 하면 각각의 적어도 일부는 상기 절연층과 접하고,
    상기 재배선 구조는 상기 패턴층의 하면과 접한 상기 절연층을 관통하여 상기 재배선층을 상기 패턴층에 연결하는 재배선 비아를 더 포함하는 반도체 패키지.
  14. 제13 항에 있어서,
    상기 재배선층은 신호 패턴, 파워 패턴, 및 그라운드 패턴을 포함하고,
    상기 패턴층은 상기 재배선 비아를 통해서 상기 신호 패턴 및 상기 파워 패턴에 연결되는 반도체 패키지.
  15. 제14 항에 있어서,
    상기 반도체 패키지는,
    상기 수직 연결 구조와 인접하게 배치되며 상기 재배선 비아를 통해서 상기 재배선층에 전기적으로 연결된 코어 구조를 더 포함하되,
    상기 코어 구조는 상기 절연층에 매립된 제1 코어층, 상기 제1 코어층 상에 배치된 제2 코어층, 및 상기 제2 코어층 상에 배치된 제3 코어층을 포함하고,
    상기 제1 코어층은 상기 재배선 비아를 통해서 상기 그라운드 패턴에 연결되는 반도체 패키지.
  16. 제1 금속층, 상기 제1 금속층 상의 에칭 배리어층, 및 상기 에칭 배리어층 상의 제2 금속층을 포함하는 금속 플레이트를 준비하는 단계;
    상기 제1 금속층을 에칭하여 패턴층을 형성하는 단계;
    접착층을 포함하는 테이프 캐리어 상에 상기 금속 플레이트를 배치하되, 상기 접착층에 상기 패턴층이 매립되도록 상기 금속 플레이트를 배치하는 단계;
    상기 제2 금속층을 에칭하여 상기 패턴층과 대응되는 필라층을 형성하는 단계;
    상기 에칭 배리어층을 에칭하여 상기 패턴층과 상기 필라층의 사이에 배리어층을 형성하는 단계;
    상기 테이프 캐리어 상에 반도체 칩을 배치하되, 상기 접착층에 상기 반도체 칩의 접속 패드가 매립되도록 상기 반도체 칩을 배치하는 단계;
    상기 반도체 칩, 상기 필라층, 및 상기 배리어층 각각을 봉합하는 봉합재를 형성하는 단계;
    상기 테이프 캐리어를 제거하고, 상기 패턴층 및 상기 접속 패드를 덮는 절연층을 형성하는 단계; 및
    상기 절연층 상에 상기 패턴층 및 상기 접속 패드와 전기적으로 연결된 재배선층을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  17. 제16 항에 있어서,
    상기 봉합재를 형성하는 단계에서,
    상기 봉합재의 하면은 상기 배리어층의 하면 및 상기 반도체 칩의 하면과 공면에 있는 반도체 패키지의 제조 방법.
  18. 제16 항에 있어서,
    상기 봉합재를 형성하는 단계에서,
    상기 봉합재는 상기 패턴층의 상면의 적어도 일부와 접하는 반도체 패키지의 제조 방법.
  19. 제16 항에 있어서,
    상기 패턴층을 형성하는 단계, 상기 필라층을 형성하는 단계, 및 상기 배리어층을 형성하는 단계에서,
    상기 제1 금속층 및 상기 제2 금속층은 동일한 물질에 의해 에칭되고,
    상기 에칭 배리어층은 상기 제1 금속층 및 상기 제2 금속층과 다른 물질에 의해 에칭되는 반도체 패키지의 제조 방법.
  20. 제16 항에 있어서,
    상기 절연층을 형성하는 단계에서,
    상기 절연층은 상기 패턴층의 측면 및 하면을 덮는 반도체 패키지의 제조 방법.
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