CN113921495A - 半导体封装件 - Google Patents

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CN113921495A
CN113921495A CN202110782806.0A CN202110782806A CN113921495A CN 113921495 A CN113921495 A CN 113921495A CN 202110782806 A CN202110782806 A CN 202110782806A CN 113921495 A CN113921495 A CN 113921495A
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CN
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layer
redistribution
pattern
disposed
semiconductor package
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姜明杉
高永燦
金廷锡
赵俸紸
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体封装件包括：第一重分布结构，其具有第一表面和与第一表面相对的第二表面，并且包括第一绝缘层和设置在第一绝缘层上的第一重分布层；半导体芯片，其设置在第一重分布结构的第一表面上，并且包括电连接到第一重分布层并嵌入在第一绝缘层中的连接焊盘；垂直连接结构，其设置在第一表面上并且电连接到第一重分布层；密封剂，其包封半导体芯片和垂直连接结构中的每一个的至少一部分；第二重分布结构，其设置在密封剂上并且包括连接到垂直连接结构的第二重分布层电；以及连接凸块，其设置在第二表面上并且电连接到第一重分布层。

Description

半导体封装件
相关申请的交叉引用
本申请要求2020年7月10日提交于韩国知识产权局的韩国专利申请No.10-2020-0085231的优先权，其公开内容整体以引用方式并入本文中。
技术领域
本公开的示例实施例涉及一种半导体封装件和制造半导体封装件的方法。
背景技术
最近，随着半导体芯片已被设计为具有减小的尺寸，需要重分布层具有精细间距和高设计灵活性的半导体封装件。另外，随着半导体芯片的高性能，需要具有改进的刚度和散热性质的半导体封装件。
发明内容
根据本公开的示例实施例，提供了一种重分布层具有高设计灵活性的半导体封装件和制造该半导体封装件的方法。
根据本公开的示例实施例，提供了一种半导体封装件。该半导体封装件包括：第一重分布结构，其具有第一表面和与第一表面相对的第二表面，并且包括第一绝缘层和设置在第一绝缘层上的第一重分布层；半导体芯片，其设置在第一重分布结构的第一表面上，并且包括电连接到第一重分布层并嵌入在第一绝缘层中的连接焊盘；竖直连接结构，其设置在第一重分布结构的第一表面上并且电连接到第一重分布层；密封剂，其包封半导体芯片和竖直连接结构中的每一个的至少一部分；第二重分布结构，其设置在密封剂上并且包括电连接到竖直连接结构的第二重分布层电；以及连接凸块，其设置在第一重分布结构的第二表面上并且电连接到第一重分布层，其中，竖直连接结构包括嵌入在第一绝缘层中的图案层、设置在图案层上的屏障层以及设置在屏障层上的柱层，并且其中，图案层设置在与连接焊盘的水平相同的水平上。
根据本公开的示例实施例，提供了一种半导体封装件。该半导体封装件包括：重分布结构，其包括绝缘层和设置在绝缘层上的重分布层；半导体芯片，其设置在重分布结构上并且包括电连接到重分布层的连接焊盘；以及竖直连接结构，其围绕半导体芯片并且电连接到重分布结构上的重分布层，其中，竖直连接结构包括嵌入在绝缘层的与绝缘层的其上设置有重分布层的表面相对的表面中的图案层、设置在图案层上的屏障层以及设置在屏障层上的柱层，并且其中，图案层具有与屏障层的下表面接触并与屏障层交叠的第一焊盘部分、一端在水平方向上从第一焊盘部分延伸的图案部分以及连接到图案部分的另一端的第二焊盘部分。
根据本公开的示例实施例，提供给了一种半导体封装件。该半导体封装件包括：重分布结构，其包括绝缘层和设置在绝缘层上的重分布层；半导体芯片，其设置在重分布结构上并且包括电连接到重分布层的连接焊盘；竖直连接结构，其设置在重分布结构上并且围绕半导体芯片；以及密封剂，其包封半导体芯片和竖直连接结构中的每一个的至少一部分，其中，竖直连接结构包括嵌入在绝缘层中的图案层、设置在图案层上的屏障层以及设置在屏障层上的柱层，并且图案层的上表面的至少一部分与密封剂接触，并且图案层的侧表面和下表面中的每一个的至少一部分与绝缘层接触，并且其中，重分布结构还包括穿透与图案层的下表面接触的绝缘层并将重分布层连接到图案层的第一重分布过孔件。
根据本公开的示例实施例，提供了一种制造半导体封装件的方法。该方法包括以下步骤：准备金属板，其包括第一金属层、在第一金属层上的蚀刻屏障层以及在蚀刻屏障层上的第二金属层；通过蚀刻第一金属层来形成图案层；将金属板设置在包括粘合层的带载体上，使得图案层嵌入在粘合层中；通过蚀刻第二金属层来形成与图案层对应的柱层；通过蚀刻蚀刻屏障层在图案层和柱层之间形成屏障层；将半导体芯片设置在带载体上，使得半导体芯片的连接焊盘被埋入粘合层中；形成包封半导体芯片、柱层和屏障层中的每一个的密封剂；去除带载体并形成覆盖图案层和连接焊盘的绝缘层；以及在绝缘层上形成电连接到图案层和连接焊盘的重分布层。
附图说明
本公开的以上和其它方面、特征和优点将从以下结合附图进行的详细描述更清楚地理解，在附图中：
图1A是示出根据本公开的示例实施例的半导体封装件的截面图；
图1B是示出根据本公开的示例实施例的图1A所示的区域“C”的截面图；
图2A是示出沿着线I-I’截取的图1A所示的半导体封装件的平面截面图；
图2B是示出沿着线II-II’截取的图1A所示的半导体封装件的平面截面图；
图3A是示出图1A所示的区域“A”的第一修改示例的截面图，其示出该区域的一部分；
图3B是示出图1A所示的区域“A”的第二修改示例的截面图，其示出该区域的一部分；
图4A是示出图2B所示的区域“B”的第一修改示例的截面图，其示出该区域的一部分；
图4B是示出图2B所示的区域“B”的第二修改示例的截面图，其示出该区域的一部分；
图4C是示出图2B所示的区域“B”的第三修改示例的截面图，其示出该区域的一部分；
图5A是示出图1A所示的半导体封装件的制造方法的第一截面图；
图5B是示出图1A所示的半导体封装件的制造方法的第二截面图；
图5C是示出图1A所示的半导体封装件的制造方法的第三截面图；
图5D是示出图1A所示的半导体封装件的制造方法的第四截面图；
图5E是示出图1A所示的半导体封装件的制造方法的第五截面图；
图5F是示出图1A所示的半导体封装件的制造方法的第六截面图；
图5G是示出图1A所示的半导体封装件的制造方法的第七截面图；
图6A是示出根据本公开的示例实施例的半导体封装件的截面图；
图6B是示出根据本公开的示例实施例的图6A所示的区域“D”的截面图；
图7是示出根据本公开的示例实施例的半导体封装件的平面图；
图8是示出沿着线IV-IV’截取的图7所示的半导体封装件的截面图；
图9是示出根据本公开的示例实施例的半导体封装件的截面图；
图10是示出根据本公开的示例实施例的半导体封装件的截面图；
图11是示出根据本公开的示例实施例的半导体封装件的截面图；
图12是示出根据本公开的示例实施例的半导体封装件的截面图；以及
图13是示出根据本公开的示例实施例的半导体封装件的截面图。
具体实施方式
将理解，当半导体装置的元件、组件、层、图案、结构、区域等(以下统称为“元件”)被称为在半导体装置的另一元件“上方”、“上面”、“上”、“下面”、“下方”、“下”、“连接到”或“耦接到”半导体装置的另一元件时，其可直接在另一元件上方、上面、上、下面、下方、下、连接到或耦接到另一元件，或者可存在中间元件。相反，当半导体装置的元件被称为“直接”在半导体装置的另一元件“上方”、“上面”、“上”、“下面”、“下方”、“下”、“直接连接到”或“直接耦接到”半导体装置的另一元件时，不存在中间元件。贯穿本公开，相似的标号表示相似的元件。
以下，将参照附图如下描述本公开的实施例。
图1A是示出根据示例实施例的半导体封装件100a的截面图。
图1B是示出图1A所示的区域“C”的截面图。图2A和图2B是示出沿着线I-I’和线II-II’截取的图1A所示的半导体封装件100a的平面截面图。图1A是沿着图2B中的线III-III’截取的竖直截面图。
参照图1A、图1B、图2A和图2B，半导体封装件100a可包括竖直连接结构110、半导体芯片120、密封剂130、第一重分布结构140和第二重分布结构150。另外，半导体封装件100a还可包括第一钝化层160a、第二钝化层160b和多个连接凸块170。
竖直连接结构110可设置在第一重分布结构140的第一表面S1上，并且可电连接到第一重分布层142。竖直连接结构110可被设置为围绕第一表面S1上的半导体芯片120。竖直连接结构110可提供用于连接半导体封装件100a的设置在上部和下部中的元件的电连接路径。竖直连接结构110可连接到第一重分布结构140的第一重分布过孔件143和第二重分布结构150的第二重分布过孔件153。可通过竖直连接结构110实现另一封装件与半导体封装件100a的上部组合的堆叠封装件结构。
竖直连接结构110可包括嵌入在第一重分布结构140的第一绝缘层141中的图案层111、设置在图案层111上的屏障层112以及设置在屏障层112上的柱层113。图案层111、屏障层112和柱层113可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的金属材料。
图案层111可被嵌入在第一重分布结构140的第一表面S1中。图案层111可设置在与半导体芯片120的连接焊盘120P的水平基本上相同的水平上。图案层111的上表面的至少一部分可从第一绝缘层141暴露。图案层111可具有侧表面逐渐变窄的竖直截面形状，以使得宽度朝着屏障层112增加。
参照图2B，图案层111可包括与屏障层112的下表面接触的第一焊盘部分111P1、一端在水平方向上从第一焊盘部分111P1延伸的图案部分111P2以及连接到图案部分111P2的另一端的第二焊盘部分111P3。在平面图中，第一焊盘部分111P1可被设置为在与屏障层112的下表面或上表面垂直的方向上与屏障层112交叠。图案部分111P2可具有将第一焊盘部分111P1连接到第二焊盘部分111P3的通道(lane)形状，并且图案部分111P2的至少一部分可与屏障层112的下表面直接接触。
屏障层112可设置在图案层111的上表面上。屏障层112的下表面可与密封剂130的下表面基本上共面。参照图1B，屏障层112的厚度t2可小于图案层111的厚度t1和柱层113的厚度t3。屏障层112可具有侧表面逐渐变窄的竖直截面形状，以使得宽度朝着图案层111增加。屏障层112的侧表面可以没有连续地连接到柱层113的侧表面。屏障层112可包括与柱层113和图案层111的材料不同的材料。例如，屏障层112可以是包括镍(Ni)或钛(Ti)的金属层，柱层113和/或图案层111可以是包括铜(Cu)的金属层。在用于形成图案层111和柱层113的蚀刻工艺中，屏障层112可用作蚀刻屏障。
柱层113可设置在屏障层112的上表面上。柱层113可以是竖直连接结构110的顶部，并且可提供穿透密封剂130的电连接路径。柱层113可具有侧表面逐渐变窄的竖直截面形状，以使得宽度朝着屏障层112增加。例如，柱层113的上表面的宽度(图2A中的“W1”)可小于柱层113的下表面的宽度(图2B中的“W2”)。图2B中的“W2”对应于屏障层112的下表面的宽度，但是可与柱层113的下表面的宽度基本上相似。
柱层113的厚度可大于图案层111的厚度和屏障层112的厚度，并且图案层111的厚度可大于屏障层112的厚度。例如，柱层113的厚度t3可在约100μm至约200μm的范围内，屏障层112的厚度t2可在约1μm至约2μm的范围内，图案层111的厚度t1可在约5μm至约10μm的范围内。另外，图案层111的厚度t1可与第一重分布层142的厚度t4基本上相似，但其示例实施例不限于此。图案层111的厚度t1可大于或小于第一重分布层142的厚度t4。当通过蚀刻工艺形成图案层111、屏障层112和柱层113时，图案层111、屏障层112和柱层113中的每一个可具有竖直凹截面形状。柱层113的侧表面、屏障层112的侧表面和图案层111的上表面中的每一个的至少一部分可与密封剂130直接接触。
由于图案层111直接形成在屏障层112下面，图案层111可设置在与半导体芯片120的连接焊盘120P的水平基本上相同的水平上，并且可设置在比第一重分布层142的水平更高的水平上。因此，第一重分布层142的设计灵活性可改进。
在下面的描述中，将参照图3A至图3B描述竖直连接结构110的修改示例。图3A至图3B是示出图1A所示的半导体封装件100a的区域“A”的修改示例的截面图，其示出该区域的一部分。
参照图3A，在第一修改示例中，屏障层112a的宽度W4a可小于柱层113a的宽度W5a，并且可大于图案层111-1的第一焊盘部分111P1a的宽度W3a。屏障层112a可与邻近于形成在其下的图案层111-1的另一图案层111-2间隔开。随着通过蚀刻工艺形成柱层113a、屏障层112a、第一焊盘部分111P1a和图案部分111P2，柱层113a、屏障层112a、第一焊盘部分111P1a和图案部分111P2中的每一个的侧表面可具有圆形形状。
参照图3B，在第二修改示例中，屏障层112b的宽度W4b可大于柱层113b的宽度W5b和图案层111-1的第一焊盘部分111P1b的宽度W3b。屏障层112b可与邻近于形成在其下的图案层111-1的另一图案层111-2间隔开。柱层113b、屏障层112b、第一焊盘部分111P1b和图案部分111P2中的每一个的侧表面可具有圆形形状。
在下面的描述中，将参照图4A至图4C描述竖直连接结构110的其它修改示例。图4A至图4C是示出图2B所示的半导体封装件100a的区域“B”的修改示例的截面图，其示出该区域的一部分。
参照图4A，在第一修改示例中，类似于屏障层112c，第一焊盘部分111P1c可具有矩形平面形状。第一焊盘部分111P1c和屏障层112c中的每一个可具有圆形顶点。图案部分111P2可从第一焊盘部分111P1c的一端延伸。与图案部分111P2的线宽L2平行的第一焊盘部分111P1c的宽度L1可大于图案部分111P2的线宽L2。图案部分111P2的至少一部分可被设置为与屏障层112c交叠。
参照图4B，在第二修改示例中，第一焊盘部分111P1d可具有以与图案部分111P2的线宽L4基本上相同的线宽L3从图案部分111P2的一端延伸的形状。第一焊盘部分111P1d可具有与图案部分111P2相同的通道形状。第一焊盘部分111P1d和图案部分111P2可具有这样的形状，在该形状中，第一焊盘部分111P1d与图案部分111P2之间的边界基本上不明显。
参照图4C，在第三修改示例中，类似于屏障层112e，第一焊盘部分111P1e可具有圆形平面形状。图案部分111P2可从第一焊盘部分111P1e的一端延伸并且可被设置为与屏障层112e部分地交叠。
参照图1A，半导体芯片120可设置在第一重分布结构140的第一表面S1上，可包括电连接到第一重分布层142并嵌入在第一绝缘层141中的连接焊盘120P。半导体芯片120可被实现为未形成单独的凸块或布线层的裸集成电路(IC)，但其示例实施例不限于此，半导体芯片120可由封装件型集成电路实现。集成电路可基于有源晶圆来形成。半导体芯片120可包括硅(Si)、锗(Ge)或砷化镓(GaAs)，并且其中可形成各种类型的集成电路。集成电路可包括诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、现场可编程门阵列(FPGA)、应用处理器(AP)、数字信号处理器、加密处理器、微处理器、微控制器等的处理器，但其示例实施例不限于此，可由诸如模数转换器和专用IC(ASIC)的逻辑芯片或者诸如易失性存储器(例如，DRAM)和非易失性存储器(例如，ROM和闪存)的存储器芯片实现。连接焊盘120P可将半导体芯片120电连接到其它元件。例如，连接焊盘120P可包括诸如铝(Al)的金属材料，但其示例实施例不限于此，连接焊盘120P可包括不同类型的导电材料。
密封剂130可密封半导体芯片120和竖直连接结构110中的每一个的至少一部分。密封剂130可覆盖柱层113的侧表面、屏障层112的侧表面和图案层111的上表面中的每一个的至少一部分。密封剂130的下表面可与半导体芯片120的设置有连接焊盘120P的有源表面和屏障层112的下表面基本上共面。例如，密封剂130可包括诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂或者包括无机填料或/和玻璃纤维、味之素堆积膜(ABF)、FR-4、双马来酰亚胺三嗪(BT)或环氧模塑料(EMC)的预浸料。
第一重分布结构140可具有第一表面S1和与第一表面S1相对的第二表面S2，并且可包括第一绝缘层141和设置在第一绝缘层141上的第一重分布层142。第一重分布结构140可将半导体芯片120的多个连接焊盘120P重分布，并且可包括数量比图中所示的示例更多或更少的第一绝缘层141、第一重分布层142和第一重分布过孔件143。
第一绝缘层141可包括绝缘材料。例如，第一绝缘层141可包括诸如光敏可成像电介质(PID)的光敏绝缘材料。在这种情况下，可通过光刻工艺实现精细间距，使得半导体芯片120的多个连接焊盘120P可被有效地重分布。包括在第一绝缘层141中的绝缘材料不限于此，可包括其它类型的绝缘材料。第一绝缘层141可包括与密封剂130相同的绝缘材料，或者可包括不同类型的绝缘材料。多个第一绝缘层141可设置在第一重分布结构140的不同水平上。多个绝缘层141中的最上绝缘层可覆盖图案层111的下表面和侧表面。多个绝缘层141中的最上绝缘层可覆盖连接焊盘120P的下表面和侧表面。
第一重分布层142可形成在与第一绝缘层141的嵌入有图案层111的表面相对的第一绝缘层141的一侧。例如，第一重分布层142可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的金属材料。第一重分布层142可根据设计执行各种功能。例如，第一重分布层142可包括接地(GND)图案、电源(PWR)图案和信号(信号S)图案。信号S图案可传送接地(GND)图案和电源(PWR)图案以外的各种信号，例如数据信号。第一重分布层142的厚度t4可与图案层111的厚度t1基本上相似，但其示例实施例不限于此。第一重分布层142的厚度t4可大于或小于图案层111的厚度t1。
第一重分布过孔件143可穿透与图案层111的下表面接触的第一绝缘层141的一部分，并且可将第一重分布层142物理和/或电连接到连接焊盘120P和图案层111。第一重分布过孔件143可将竖直连接结构110电连接到第一重分布层142的信号图案和电源图案中的至少一个。例如，第一重分布过孔件143可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的金属材料。第一重分布过孔件143可以是由金属材料完全填充的填充过孔件，或者沿着导通孔的壁表面设置金属材料的适形过孔件。第一重分布过孔件143可具有锥形侧表面、沙漏形状或圆柱形状。第一重分布过孔件143可与第一重分布层142集成，但其示例实施例不限于此。
第二重分布结构150可包括设置在密封剂130上并电连接到竖直连接结构110的第二重分布层152以及穿透覆盖竖直连接结构110的上表面的密封剂130的一部分并将第二重分布层152连接到竖直连接结构110的第二重分布过孔件153。
第二重分布层152的至少一部分可在半导体封装件100a的上部暴露，并且可物理耦接和电耦接到设置在半导体封装件100a外部的其它电子组件。例如，第二重分布层152可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的金属材料。
第二重分布过孔件153可将第二重分布层152电连接到竖直连接结构110。第二重分布过孔件153可包括与第二重分布层152相似的金属材料。第二重分布过孔件153可以是填充过孔件或适形过孔件。第二重分布过孔件153可具有与第一重分布过孔件143的形状相似的形状。
半导体封装件100a的钝化层可包括设置在第一重分布结构140的第二表面S2上的第一钝化层160a和设置在第二重分布结构150上的第二钝化层160b。第一钝化层160a和第二钝化层160b中的每一个可具有用于暴露第一重分布层142和第二重分布层152的部分的开口。例如，第一钝化层160a和第二钝化层160b可包括诸如ABF的绝缘材料，但其示例实施例不限于此，第一钝化层160a和第二钝化层160b可包括其它类型的绝缘材料。
连接凸块170可设置在第一重分布结构140的第二表面S2上，并且可连接到通过第一钝化层160a的开口暴露的第一重分布层142。连接凸块170可将半导体封装件100a物理和/或电连接到外部实体。例如，连接凸块170可包括低熔点金属，例如锡(Sn)或包括锡(Sn)的合金(Sn-Ag-Cu)。连接凸块170可被配置成盘、球或销。连接凸块170可包括铜柱或焊料。可提供多个连接凸块170并且可将其设置在扇出区域中。扇出区域可指在与第一重分布结构140的第一表面S1或第二表面S2垂直的方向上不与半导体芯片120交叠的区域。
图5A至图5G是示出图1A所示的半导体封装件100a的制造方法的截面图。
参照图5A，首先，可准备金属板110’，其包括第一金属层111’、在第一金属层111’上的蚀刻屏障层112’以及在蚀刻屏障层112’上的第二金属层113’。第二金属层113’的厚度可为约100μm或更大和约200μm或更小，蚀刻屏障层112’的厚度可为约1μm或更大和约2μm或更小，第一金属层111’的厚度可为约5μm或更大和约10μm或更小。图案化的第一抗蚀剂PR1可设置在第一金属层111’的下表面上。作为图案化的第一抗蚀剂PR1，例如可使用光刻胶。第一金属层111’、第二金属层113’和蚀刻屏障层112’可包括金属材料。蚀刻屏障层112’可包括与第一金属层111’和第二金属层113’的金属材料不同的金属材料。例如，第一金属层111’和第二金属层113’可包括铜，蚀刻屏障层112’可包括镍或钛。
参照图5B，可通过蚀刻其上设置有图案化的第一抗蚀剂PR1的第一金属层111’来形成图案层111。可使用氯化铜溶液或碱溶液来蚀刻第一金属层111’。蚀刻屏障层112’可用作针对第一金属层111’的蚀刻溶液的蚀刻停止层。
参照图5C，可将其上形成有图案层111的金属板设置在带载体10上。带载体10可包括载体主体11和在载体主体11上的粘合层12。粘合层12可包括有机材料，但是载体主体11和粘合层12的材料不限于任何特定材料。可将形成有图案层111的金属板设置在带载体10上，使得蚀刻屏障层112’可面向粘合层12并且图案层111可被嵌入在粘合层12中。可将图案化的第二抗蚀剂PR2设置在置于粘合层12的相对侧的第二金属层113’的上表面上。
参照图5D，可通过蚀刻其上设置有图案化的第二抗蚀剂PR2的第二金属层113’来形成与图案层111对应的柱层113。可使用氯化铜溶液或碱溶液来蚀刻第二金属层113’。可通过与用于蚀刻第一金属层111’的蚀刻溶液相同的蚀刻溶液来蚀刻第二金属层113’。蚀刻屏障层112’可用作针对第二金属层113’的蚀刻溶液的蚀刻停止层。柱层113的侧表面可逐渐变窄，使得柱层113的水平宽度可朝着蚀刻屏障层112’增加。柱层113的上表面的宽度可小于第二抗蚀剂PR2的宽度。柱层113的侧表面可相对于柱层113的中心轴线呈凹圆。
参照图5E，可通过蚀刻蚀刻屏障层112’来形成设置在图案层111和柱层113之间的屏障层112。可通过与用于蚀刻第一金属层111’和第二金属层113’的蚀刻溶液不同的蚀刻溶液来蚀刻蚀刻屏障层112’。可使用硝酸(HNO3)或氢氧化钾(KOH)溶液来蚀刻蚀刻屏障层112’。蚀刻屏障层112’的除了被柱层113的下部覆盖的部分以外的部分可被去除。因此，可暴露粘合层12的上表面和嵌入在粘合层12中的图案层111的上表面。
可将半导体芯片120设置在已去除蚀刻屏障层112’的带载体10的上表面上。半导体芯片120的连接焊盘120P可被嵌入在粘合层12中。其上设置有连接焊盘120P的半导体芯片120的下表面可与粘合层12的上表面接触。
参照图5F，可形成包封半导体芯片120、柱层113和屏障层112中的每一个的密封剂130。密封剂130可与从粘合层12暴露的图案层111的上表面接触。密封剂130的下表面可与屏障层112的下表面和半导体芯片120的下表面共面。密封剂130可包括EMC。
参照图5G，可去除图5F中的带载体10，并且可形成覆盖图案层111和连接焊盘120P的第一绝缘层141、在第一绝缘层141上的第一重分布层142和穿透第一绝缘层141的第一重分布过孔件143。设置在不同水平上的多个第一绝缘层141中的最上第一绝缘层可覆盖图案层111的侧表面和下表面。设置在不同水平上的多个第一绝缘层141中的最上第一绝缘层可覆盖连接焊盘120P的侧表面和下表面。第一重分布层142可通过穿透最上第一绝缘层141的第一重分布过孔件143物理连接和电连接到图案层111和连接焊盘120P。第一绝缘层141可包括PID，并且可通过光刻工艺形成过孔。可通过镀覆工艺形成第一重分布层142和第一重分布过孔件143。可通过重复光刻工艺和镀覆工艺来形成包括多个第一绝缘层141、多个第一重分布层142和多个第一重分布过孔件143的第一重分布结构140。
可在密封剂130的上表面上形成包括第二重分布层152和第二重分布过孔件153的第二重分布结构150。第二重分布过孔件153的过孔可使用激光钻机来形成，或者当密封剂130包括PID时可通过光刻工艺形成。可通过镀覆工艺形成第二重分布层152和第二重分布过孔件153。形成第一重分布结构140和第二重分布结构150的顺序不限于任何特定示例，可在去除带载体10之前优先形成第二重分布结构150。
可分别在第一重分布结构140和第二重分布结构150上形成具有第一开口160Ha和第二开口160Hb的第一钝化层160a和第二钝化层160b。第一开口160Ha可暴露第一重分布层142的一部分。第二开口160Hb可暴露第二重分布层152的一部分。
嵌入在第一重分布结构140的第一绝缘层141中的图案层111可设置在与半导体芯片120的连接焊盘120P的水平基本上相同的水平上。图案层111可连同第一重分布层142一起将连接焊盘120P重分布。可通过蚀刻金属板而将图案层111形成为与屏障层112的下表面紧密接触。当图案层111设置在比第一重分布层142的水平更高的水平上时，可减轻第一重分布层142的拥挤，并且因此，可改进第一重分布层142的设计灵活性。
图6A是示出根据示例实施例的半导体封装件100b的截面图。图6B是示出图6A所示的区域“D”的截面图。
参照图6A至图6B，在半导体封装件100b中，半导体芯片120具有其上设置有连接焊盘120P的有源表面AS，并且还可包括设置在有源表面AS上并覆盖连接焊盘120P的第一保护层121、设置在第一保护层121上的第二保护层123以及穿透第一保护层121和第二保护层123并电连接到连接焊盘120P的连接柱122。在示例实施例中，连接柱122的至少一部分可嵌入在第一重分布结构140的第一绝缘层141中。半导体芯片120的有源表面AS和第一保护层121可与第一重分布结构140的第一表面S1间隔开，第二保护层123的下表面可与第一重分布结构140的第一表面S1接触。第二保护层123的下表面可与密封剂130的下表面基本上共面。
第一保护层121和第二保护层123可包括绝缘材料。第一保护层121和第二保护层123可包括不同的材料。例如，第一保护层121可包括氧化硅层或氮化硅层，并且第二保护层123可包括光敏聚酰亚胺(PSPI)。连接柱122可包括金属材料。可通过使用金属材料镀覆第一保护层121的第一通孔121H和第二保护层123的第二通孔123H来形成连接柱122。连接柱122的下表面可具有与第一通孔121H和第二通孔123H对应的弯曲形状。
图7是示出根据示例实施例的半导体封装件100c的平面图。图8是示出沿着线IV-IV’截取的图7所示的半导体封装件的截面图。
参照图7和图8，半导体封装件100c还可包括与竖直连接结构110-1相邻设置在第一重分布结构140的第一表面S1上的芯结构110-2。芯结构110-2可与半导体芯片120和竖直连接结构110-1间隔开。
可通过在参照上述图5A至图5E描述的制造方法中额外地图案化第一抗蚀剂PR1和第二抗蚀剂PR2来形成芯结构110-2。因此，芯结构110-2可包括嵌入在第一绝缘层141中的第一芯层111-2、设置在第一芯层111-2上的第二芯层112-2以及设置在第二芯层112-2上的第三芯层113-2。第一芯层111-2的厚度可与图案层111-1的厚度基本上相同，第二芯层112-2的厚度可与屏障层112-1的厚度基本上相同，第三芯层113-2的厚度可与柱层113-1的厚度基本上相同。第一芯层111-2可包括与图案层111-1的材料相同的材料，第二芯层112-2可包括与屏障层112-1的材料相同的材料，第三芯层113-2可包括与柱层113-1的材料相同的材料。不同于竖直连接结构110-1的图案层111-1，由于芯结构110-2的第一芯层111-2不需要图案化，所以第二芯层112-2可具有与第一芯层111-2交叠的平面形状。
芯结构110-2可电连接到第一重分布层142，并且可与竖直连接结构110-1电绝缘。芯结构110-2可连接到第一重分布结构140的接地图案142-2和接地过孔件143-2。竖直连接结构110-1可连接到第一重分布结构140的信号/电源图案142-1和信号/电源过孔件143-1。类似于竖直连接结构110-1，芯结构110-2可具有各种竖直/水平截面形状。由于芯结构110-2在与用于形成竖直连接结构110-1的工艺相同的工艺中形成，所以附加工艺可减少。另外，半导体封装件100c的刚性、翘曲性质和散热性质可改进。
图9是示出根据示例实施例的半导体封装件100d的截面图。
参照图9，半导体封装件100d可包括第二重分布结构150，第二重分布结构150还包括设置在密封剂130上的第二绝缘层151。在示例实施例中，第二重分布结构150可包括设置在密封剂130上的第二绝缘层151、设置在第二绝缘层151的上表面上的第二重分布层152以及穿透第二绝缘层151并将第二重分布层152电连接到竖直连接结构110的第二重分布过孔件153。
可在包括密封剂130的上表面、竖直连接结构110的上表面和半导体芯片120的上表面的平坦表面S3上形成第二绝缘层151。可通过在图5F所示的形成密封剂130的工艺之后执行平坦化工艺来暴露竖直连接结构110的上表面和半导体芯片120的上表面，以形成平坦表面S3。可通过平坦化工艺部分地去除半导体芯片120的上部。第二绝缘层151可包括诸如PID的绝缘材料，但是材料不限于此。
图10是示出根据示例实施例的半导体封装件100e的截面图。
参照图10，在半导体封装件100e中，密封剂130可具有用于暴露竖直连接结构110的上表面的至少一部分的开口130H，并且连接构件31可设置在通过开口130H暴露的竖直连接结构110的上表面上。连接构件31可包括与竖直连接结构110的材料不同的材料。例如，连接构件31可包括焊球。
图11是示出根据示例实施例的半导体封装件100f的截面图。
参照图11，半导体封装件100f还可包括设置在第一重分布结构140的第二表面S2上的凸块下金属162。凸块下金属162可设置在第一钝化层160a的开口160Ha中，并且可电连接到通过第一钝化层160a的开口160Ha暴露的第一重分布层142的一部分。凸块下金属162可改进连接凸块170的连接可靠性和封装件100f的板级可靠性。凸块下金属162可使用金属通过金属化方法来形成，但其示例实施例不限于此。
图12和图13分别是示出根据示例实施例的半导体封装件300a和300b的截面图。
参照图12，半导体封装件300a可具有堆叠封装件结构，其中第二封装件200可耦接到图1A所示的半导体封装件100a上。第二封装件200可包括第二重分布基板210、第二半导体芯片220和第二密封剂230。
第二重分布基板210可包括可分别电连接到其下表面和上表面上的示例实体的重分布焊盘211a和211b，并且可包括在第二重分布基板210中连接到重分布焊盘211a和重分布焊盘211b的重分布电路212。重分布电路212可将第二半导体芯片220的连接焊盘220P重分布到扇出区域。
第二半导体芯片220可包括连接到内部集成电路的连接焊盘220P，并且连接焊盘220P可通过金属凸块21电连接到第二重分布基板210。金属凸块21可由底部填充材料22围绕。底部填充材料22可以是包括环氧树脂等的绝缘材料。金属凸块21可包括焊球或铜柱。在修改示例中，第二半导体芯片220的连接焊盘220P可与第二重分布基板210的上表面直接接触，并且可通过设置在第二重分布基板210中的过孔件电连接到重分布电路212。
第二密封剂230可包括与半导体封装件100a的密封剂130的材料相同或相似的材料。第二封装件200可通过连接凸块301物理连接和电连接到半导体封装件100a。连接凸块301可通过第二重分布基板210的下表面上的重分布焊盘211a电连接到设置在第二重分布基板210中的重分布电路212。例如，连接凸块301可由低熔点金属形成，例如锡(Sn)或包括锡(Sn)的合金。
参照图13，不同于图12所示的半导体封装件300a，半导体封装件300b可具有堆叠封装件结构，其中第二封装件200可耦接到图10所示的半导体封装件100e上。在示例实施例中，设置在第二封装件200下面的连接凸块301可通过密封剂130的开口130H连接到竖直连接结构110。在示例实施例中，半导体封装件100e可被组合到第二封装件200而无需第二重分布结构150，并且图10所示的半导体封装件100e的连接构件31可与连接凸块301集成。
根据上述示例实施例，可提供一种重分布层具有设计灵活性的半导体封装件和制造该半导体封装件的方法。
尽管上面示出和描述了示例实施例，但是对于本领域技术人员而言将显而易见的是，在不脱离本公开的范围的情况下，可进行修改和变化。

Claims (20)

1.一种半导体封装件，包括：
第一重分布结构，其具有第一表面和与所述第一表面相对的第二表面，并且包括第一绝缘层和设置在所述第一绝缘层上的第一重分布层；
半导体芯片，其设置在所述第一重分布结构的第一表面上，并且包括电连接到所述第一重分布层并嵌入在所述第一绝缘层中的连接焊盘；
竖直连接结构，其设置在所述第一重分布结构的第一表面上并且电连接到所述第一重分布层；
密封剂，其包封所述半导体芯片和所述竖直连接结构中的每一个的至少一部分；
第二重分布结构，其设置在所述密封剂上并且包括电连接到所述竖直连接结构的第二重分布层；以及
连接凸块，其设置在所述第一重分布结构的第二表面上并且电连接到所述第一重分布层，
其中，所述竖直连接结构包括嵌入在所述第一绝缘层中的图案层、设置在所述图案层上的屏障层以及设置在所述屏障层上的柱层，并且
其中，所述图案层设置在与所述连接焊盘的水平相同的水平上。
2.根据权利要求1所述的半导体封装件，
其中，所述柱层的厚度大于所述图案层的厚度和所述屏障层的厚度，并且
其中，所述图案层的厚度大于所述屏障层的厚度。
3.根据权利要求2所述的半导体封装件，
其中，所述柱层的厚度在100μm至200μm的范围内，
其中，所述屏障层的厚度在1μm至2μm的范围内，并且
其中，所述图案层的厚度在5μm至10μm的范围内。
4.根据权利要求1所述的半导体封装件，其中，所述屏障层包括与所述柱层和所述图案层的材料不同的材料。
5.根据权利要求4所述的半导体封装件，
其中，所述屏障层包括镍(Ni)或钛(Ti)，并且
其中，所述柱层和所述图案层包括铜(Cu)。
6.根据权利要求1所述的半导体封装件，其中，所述图案层的上表面的至少一部分从所述第一绝缘层暴露。
7.根据权利要求1所述的半导体封装件，其中，所述密封剂覆盖所述柱层的侧表面、所述屏障层的侧表面和所述图案层的上表面中的每一个的至少一部分。
8.根据权利要求1所述的半导体封装件，其中，所述密封剂的下表面与所述屏障层的下表面共面。
9.根据权利要求1所述的半导体封装件，其中，所述柱层具有侧表面逐渐变窄的竖直截面形状，以使得所述柱层的宽度朝着所述屏障层增加。
10.根据权利要求1所述的半导体封装件，还包括：
芯结构，其与所述竖直连接结构相邻设置在所述第一重分布结构的第一表面上，
其中，所述芯结构包括嵌入在所述第一绝缘层中的第一芯层、设置在所述第一芯层上的第二芯层以及设置在所述第二芯层上的第三芯层，
其中，所述第一芯层的厚度与所述图案层的厚度相同，
其中，所述第二芯层的厚度与所述屏障层的厚度相同，并且
其中，所述第三芯层的厚度与所述柱层的厚度相同。
11.根据权利要求10所述的半导体封装件，其中，所述芯结构与所述竖直连接结构电绝缘。
12.根据权利要求1所述的半导体封装件，
其中，所述第二重分布结构还包括设置在所述密封剂上的第二绝缘层以及穿透所述第二绝缘层并将所述第二重分布层电连接到所述竖直连接结构的第二重分布过孔件，并且
其中，所述第二重分布层设置在所述第二绝缘层的上表面上。
13.一种半导体封装件，包括：
重分布结构，其包括绝缘层和设置在所述绝缘层上的重分布层；
半导体芯片，其设置在所述重分布结构上并且包括电连接到所述重分布层的连接焊盘；以及
竖直连接结构，其围绕所述半导体芯片并且电连接到所述重分布结构上的重分布层，
其中，所述竖直连接结构包括图案层、设置在所述图案层上的屏障层以及设置在所述屏障层上的柱层，所述图案层嵌入在所述绝缘层的与所述绝缘层的其上设置有所述重分布层的表面相对的表面中，并且
其中，所述图案层具有与所述屏障层的下表面接触并与所述屏障层交叠的第一焊盘部分、一端在水平方向上从所述第一焊盘部分延伸的图案部分、以及连接到所述图案部分的另一端的第二焊盘部分。
14.根据权利要求13所述的半导体封装件，
其中，所述图案部分具有将所述第一焊盘部分连接到所述第二焊盘部分的通道形状，并且
其中，所述图案部分的至少一部分与所述屏障层的下表面接触。
15.根据权利要求13所述的半导体封装件，其中，所述第一焊盘部分具有以与所述图案部分的线宽相同的线宽从所述图案部分的所述一端延伸的形状。
16.根据权利要求13所述的半导体封装件，
其中，所述半导体芯片具有其上设置有所述连接焊盘的有源表面，并且还包括设置在所述有源表面上并覆盖所述连接焊盘的第一保护层、设置在所述第一保护层上的第二保护层以及穿透所述第一保护层和所述第二保护层并电连接到所述连接焊盘的连接柱，并且
其中，所述连接柱的至少一部分嵌入在所述重分布结构的绝缘层中。
17.根据权利要求13所述的半导体封装件，还包括：
密封剂，其包封所述半导体芯片和所述竖直连接结构中的每一个的至少一部分，并且具有用于暴露所述竖直连接结构的上表面的至少一部分的开口；以及
连接构件，其设置在所述竖直连接结构的上表面的通过所述开口暴露的所述部分上，
其中，所述连接构件包括与所述竖直连接结构的材料不同的材料。
18.一种半导体封装件，包括：
重分布结构，其包括绝缘层和设置在所述绝缘层上的重分布层；
半导体芯片，其设置在所述重分布结构上并且包括电连接到所述重分布层的连接焊盘；
竖直连接结构，其设置在所述重分布结构上并且围绕所述半导体芯片；以及
密封剂，其包封所述半导体芯片和所述竖直连接结构中的每一个的至少一部分，
其中，所述竖直连接结构包括嵌入在所述绝缘层中的图案层、设置在所述图案层上的屏障层以及设置在所述屏障层上的柱层，并且所述图案层的上表面的至少一部分与所述密封剂接触，并且所述图案层的侧表面和下表面中的每一个的至少一部分与所述绝缘层接触，并且
其中，所述重分布结构还包括第一重分布过孔件，所述第一重分布过孔件穿透与所述图案层的下表面接触的绝缘层并将所述重分布层连接到所述图案层。
19.根据权利要求18所述的半导体封装件，
其中，所述重分布层包括信号图案、电源图案和接地图案，并且
其中，所述图案层通过所述第一重分布过孔件连接到所述信号图案和所述电源图案当中的至少一个。
20.根据权利要求19所述的半导体封装件，还包括：
芯结构，其与所述竖直连接结构相邻设置并且通过所述重分布结构的第二重分布过孔件电连接到所述重分布层，
其中，所述芯结构包括嵌入在所述绝缘层中的第一芯层、设置在所述第一芯层上的第二芯层以及设置在所述第二芯层上的第三芯层，并且
其中，所述第一芯层通过所述第二重分布过孔件连接到所述接地图案。
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