TWI839589B - 半導體封裝 - Google Patents

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TWI839589B
TWI839589B TW109141681A TW109141681A TWI839589B TW I839589 B TWI839589 B TW I839589B TW 109141681 A TW109141681 A TW 109141681A TW 109141681 A TW109141681 A TW 109141681A TW I839589 B TWI839589 B TW I839589B
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hole
redistribution
vertical
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connection conductor
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姜明杉
高永燦
文炅燉
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南韓商三星電子股份有限公司
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Abstract

一種半導體封裝包括：重佈線基板，具有第一重佈線層；半導體晶片，位於重佈線基板上且連接至第一重佈線層；垂直連接導體，位於重佈線基板上且經由第一重佈線層電性連接至半導體晶片；芯體構件，具有第一貫穿孔及第二貫穿孔，第一貫穿孔容置半導體晶片，第二貫穿孔容置垂直連接導體；以及包封體，覆蓋半導體晶片、垂直連接導體及芯體構件中的每一者的至少一部分，且填充第一貫穿孔及第二貫穿孔，其中垂直連接導體具有其中側表面漸縮的剖面形狀，以使垂直連接導體的下表面的寬度窄於垂直連接導體的上表面的寬度，且第一貫穿孔及第二貫穿孔具有在與垂直連接導體相反的方向上漸縮的剖面形狀。

Description

半導體封裝
[相關申請案的交叉參考]
在2020年1月3日在韓國智慧財產局提出申請且名稱為「半導體封裝(Semiconductor Package)」的韓國專利申請案第10-2020-0000864號全文併入本案供參考。
本揭露是有關於一種半導體封裝。
近年來，隨著半導體晶片效能的提高，對具有改善的剛性及散熱特性的半導體封裝的興趣亦得到增加。
根據實施例的態樣，一種半導體封裝包括：重佈線基板，具有彼此相對的第一表面與第二表面，所述重佈線基板包括第一重佈線層；半導體晶片，位於所述重佈線基板的所述第一表面上，所述半導體晶片包括連接至所述第一重佈線層的連接接墊；至少一個垂直連接導體，位於所述重佈線基板的所述第一表面上，所述至少一個垂直連接導體經由所述第一重佈線層電性連接至所述半導體晶片的所述連接接墊；芯體構件，包括第一貫穿孔及至少一個第二貫穿孔，所述第一貫穿孔容置所述半導體晶 片，且所述至少一個第二貫穿孔容置所述至少一個垂直連接導體；包封體，覆蓋所述重佈線基板的所述第一表面上的所述半導體晶片且填充所述第一貫穿孔及所述至少一個第二貫穿孔；以及重佈線構件，位於所述包封體上，所述重佈線構件包括電性連接至所述至少一個垂直連接導體的第二重佈線層，其中所述至少一個垂直連接導體與所述芯體構件包含相同的材料，其中所述至少一個垂直連接導體的下表面的寬度窄於所述至少一個垂直連接導體的上表面的寬度，所述至少一個垂直連接導體的所述下表面面對所述重佈線基板，其中所述第一貫穿孔的下端的寬度大於所述第一貫穿孔的上端的寬度，且其中所述至少一個第二貫穿孔的下端的寬度大於所述至少一個第二貫穿孔的上端的寬度，所述第一貫穿孔的所述下端及所述至少一個第二貫穿孔的所述下端面對所述重佈線基板。
另外，根據實施例的態樣，一種半導體封裝可包括：重佈線基板，包括第一重佈線層；半導體晶片，設置於所述重佈線基板上且連接至所述第一重佈線層；垂直連接導體，設置於所述重佈線基板上且經由所述第一重佈線層電性連接至所述半導體晶片；芯體構件，具有第一貫穿孔及第二貫穿孔，所述第一貫穿孔容置所述半導體晶片，所述第二貫穿孔容置所述垂直連接導體；以及包封體，覆蓋所述半導體晶片的至少一部分、所述垂直連接導體的至少一部分及所述芯體構件的至少一部分，且填充所述第一貫穿孔及所述第二貫穿孔，其中所述垂直連接導體具有其中所 述垂直連接導體的側表面漸縮的剖面形狀，使得所述垂直連接導體的下表面的寬度窄於所述垂直連接導體的上表面的寬度，且所述第一貫穿孔及所述第二貫穿孔分別具有在與所述垂直連接導體相反的方向上漸縮的剖面形狀。
另外，根據實施例的態樣，一種半導體封裝可包括：重佈線基板，包括第一重佈線層；半導體晶片，設置於所述重佈線基板上且具有連接至所述第一重佈線層的連接接墊；垂直連接導體，與所述重佈線基板上的所述半導體晶片間隔開且經由所述第一重佈線層電性連接至所述連接接墊；芯體構件，具有第一貫穿孔及第二貫穿孔，所述第一貫穿孔容置所述半導體晶片，所述第二貫穿孔容置所述垂直連接導體；包封體，設置於所述重佈線基板上且分別填充所述第一貫穿孔及所述第二貫穿孔，並且覆蓋所述半導體晶片的上表面及所述芯體構件的外側表面；以及重佈線構件，設置於所述包封體的上表面上且具有電性連接至所述垂直連接導體的第二重佈線層，其中所述包封體的所述上表面與所述垂直連接導體的上表面及所述芯體構件的上表面位於相同的平面上，且所述垂直連接導體的下表面的平面面積小於所述垂直連接導體的所述上表面的平面面積，且所述芯體構件的下表面的平面面積小於所述芯體構件的所述上表面的平面面積。
100A、100B、100C、300:半導體封裝
110-1:第一芯體構件
110-2:第二芯體構件
110-3:第三芯體構件
110a、110a'、110b、110c:芯體構件
110as、110as':外側表面
111:第一貫穿孔/貫穿孔
111s:第一側壁表面
111s':第一內側表面
112:第二貫穿孔/貫穿孔
112-1:貫穿孔/第一群組
112-2:貫穿孔/第二群組
112s:第二側壁表面
112s':第二內側表面
120:半導體晶片
120P、220P:連接接墊
130、130':垂直連接導體
130s、130s':側表面
140:包封體
140h:第一通孔孔洞/通孔孔洞
150:重佈線基板
151:第一絕緣層/絕緣層
151h:第二通孔孔洞
152:第一重佈線層
153:第一重佈線通孔
160:重佈線構件
161:第二絕緣層
162:第二重佈線層
163:第二重佈線通孔
170-1:保護層/第一保護層
170-2:保護層/第二保護層
180:凸塊下金屬
190、220B:連接凸塊
200A:第二半導體封裝
210:第二重佈線基板
211、212:重佈線接墊
220:第二半導體晶片
220R:底部填充材料
230:第二包封體
240:第二連接凸塊
AD:黏合層
A-A'、B-B':切割表面
C1:第一載體
C2:第二載體
C3:第三載體
CM:金屬板
M1:金屬層/第一金屬層
M2:金屬層/第二金屬層
M3:金屬層/第三金屬層
R:圖案化抗蝕劑
S1、S2、S3:平面
t1:預定距離
W1、W1'、W2、W2'、W3、W3':寬度
X、Y、Z:方向
藉由參照附圖詳細闡述示例性實施例，各種特徵對於熟習此項技術者而言將變得顯而易見，在附圖中： 圖1是示出根據實施例的半導體封裝的剖視圖。
圖2A及圖2B是分別沿著圖1中的切割表面A-A'及B-B'的平面圖。
圖2C及圖2D是分別示出圖2A及圖2B的修改實例的平面圖。
圖3A至圖3B是示出圖1所示封裝的一些組件的其他示例性實施例的平面圖。
圖4A、圖4B及圖5A至圖8C是製造圖1所示封裝的方法中的各階段的剖視圖。
圖4C至圖4E是示出圖1所示封裝的一些組件的其他示例性實施例的剖視圖。
圖9至圖10B是示意性地示出根據另一示例性實施例的半導體封裝的一部分及製造所述半導體封裝的方法的剖視圖。
圖11至圖12C是示意性地示出根據另一實施例的半導體封裝的一部分及製造所述半導體封裝的方法的剖視圖。
圖13是示出根據另一示例性實施例的半導體封裝的剖視圖。
圖1是示出根據示例性實施例的半導體封裝100A的剖視圖。當自上方觀察時，圖2A是沿著圖1中的切割表面A-A'的平面圖，且當自下方觀察時，圖2B是圖1中的切割表面B-B'的平面圖。
參照圖1及圖2A至圖2B，半導體封裝100A可包括芯體構件110a、半導體晶片120、垂直連接導體130、包封體140、重佈線基板150及重佈線構件160。另外，半導體封裝100A可更包括保護層170-1及170-2、凸塊下金屬180及連接凸塊190。
芯體構件110a可包括具有板形狀的本體，所述板形狀具有等於或大於半導體晶片120的厚度的例如沿著Z方向的厚度。此外，芯體構件110a可包括穿透本體的第一貫穿孔111以及第二貫穿孔112，半導體晶片120設置於第一貫穿孔111中，垂直連接導體130設置於第二貫穿孔112中。舉例而言，如圖1中所示，半導體晶片120可位於芯體構件110a的第一貫穿孔111內部，因此第一貫穿孔111的側壁可在例如半導體晶片120的上方延伸且環繞半導體晶片120的周界(圖2A至圖2B)。
舉例而言，第一貫穿孔111可形成於芯體構件110a的中心部分(例如，扇入區)中，且第二貫穿孔112可形成於芯體構件110a的外部(例如，周邊)部分(例如，扇出區)中。舉例而言，如圖2A及圖2B中所示，多個第二貫穿孔112可環繞第一貫穿孔111。可藉由對芯體構件110a的處於板狀態的本體(圖4A中的「CM」)進行蝕刻來形成第一貫穿孔111及第二貫穿孔112。因此，芯體構件110a的外側表面(例如，最外側表面)可具有相對於芯體構件110a的中心漸縮的垂直剖面形狀，且芯體構件110a的內側表面(即，第一貫穿孔111的側壁表面及第二貫穿孔112的側壁表面)可具有相對於第一貫穿孔111的中心及第二貫穿孔 112的中心漸縮的垂直剖面形狀。
詳言之，第一貫穿孔111及第二貫穿孔112可具有其中第一貫穿孔111及第二貫穿孔112中的每一者的側壁表面漸縮的垂直剖面形狀。舉例而言，參照圖1，第一貫穿孔111及第二貫穿孔112中的每一者可具有例如隨著自重佈線基板150沿著Z方向的垂直距離減小而沿著X方向逐漸增大的寬度。舉例而言，第一貫穿孔111的下端的例如沿著X方向的寬度(圖2B中的W3')可大於第一貫穿孔111的上端的例如沿著X方向的寬度(圖2A中的W3)，且第二貫穿孔112的下端的例如沿著X方向的寬度(圖2B中的W2')可大於第二貫穿孔112的上端的例如沿著X方向的寬度(圖2A中的W2)。
第一貫穿孔111的下端的寬度(圖2B中的W3')是藉由將半導體晶片120的寬度與半導體晶片120的彼此相對的兩端和第一貫穿孔111的下端之間的間隔距離相加而獲得的值。舉例而言，可藉由如下方式獲得圖2B中W3'的值：將半導體晶片120的底部的例如沿著X方向的寬度與半導體晶片120的底部的每一端(例如，邊緣)和所述每一端所對應的第一貫穿孔111的面對側壁之間的例如沿著X方向的間隔距離相加。舉例而言，半導體晶片120的端中的每一者與第一貫穿孔111的側壁的下端之間的間隔距離可為約110微米。
第一貫穿孔111的上端的寬度(圖2A中的W3)是藉由將半導體晶片120的寬度與半導體晶片120的彼此相對的兩端和 第一貫穿孔111的上端之間的間隔距離相加而獲得的值。舉例而言，可藉由如下方式獲得圖2A中的W3的值：將半導體晶片120的頂部的例如沿著X方向的寬度與半導體晶片120的頂部的每一端(例如，邊緣)和所述每一端所對應的第一貫穿孔111的面對側壁之間的例如沿著X方向的間隔距離相加。舉例而言，半導體晶片120的端中的每一者與第一貫穿孔111的上端之間的間隔距離可為約60微米。
第二貫穿孔112的下端的寬度(圖2B中的W2')是藉由將對應的垂直連接導體130的下部部分的寬度與垂直連接導體130的彼此相對的兩端和第二貫穿孔112的下端之間的間隔距離相加而獲得的值。舉例而言，可藉由如下方式獲得圖2B中的W2'的值：將垂直連接導體130的底部的例如沿著X方向的寬度與垂直連接導體130的底部的每一端(例如，邊緣)和所述每一端所對應的第二貫穿孔112的面對側壁之間的例如沿著X方向的間隔距離相加。舉例而言，垂直連接導體130的端中的每一者與第二貫穿孔112的下端之間的間隔距離可為約160微米。
第二貫穿孔112的上端的寬度(圖2A中的W2)是藉由將對應的垂直連接導體130的上部部分的寬度與垂直連接導體130的彼此相對的兩端和第二貫穿孔112的上端之間的間隔距離相加而獲得的值。舉例而言，可藉由如下方式獲得圖2A中的W2的值：將垂直連接導體130的頂部的例如沿著X方向的寬度與垂直連接導體130的頂部的每一端(例如，邊緣)和所述每一端所對 應的第二貫穿孔112的面對側壁之間的例如沿著X方向的間隔距離相加。舉例而言，垂直連接導體130的端中的每一者與第二貫穿孔112的上端之間的間隔距離可為約60微米。
另外，芯體構件110a的下表面的平面面積可小於芯體構件110a的上表面的平面面積。舉例而言，參照圖2A及圖2B，芯體構件110a的下表面(其面對重佈線基板150)的平面面積(圖2B中的環繞半導體晶片120的陰影面積)可小於芯體構件110a的上表面(其面對重佈線構件160)的平面面積(圖2A中的環繞半導體晶片120的陰影面積)。
芯體構件110a可改善半導體封裝100A的剛性且控制翹曲。另外，在半導體晶片120中產生的熱量可經由芯體構件110a排放至半導體封裝100A之外。芯體構件110a可包含金屬材料，例如銅(Cu)，但並非僅限於此，且芯體構件110a可包含其他金屬材料，例如鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。芯體構件110a可用作半導體晶片120的接地(ground，GND)或者可用作虛設圖案。
垂直連接導體130可設置於芯體構件110a的第二貫穿孔112中，且可位於重佈線基板150的第一表面上(例如，面對芯體構件110a的表面上)。垂直連接導體130可經由重佈線基板150的第一重佈線層152電性連接至半導體晶片120的連接接墊120P。垂直連接導體130可包含與芯體構件110a相同的材料且可具有島狀結構(island structure)，所述島狀結構藉由包封體140 而與芯體構件110a電性絕緣，包封體140填充芯體構件110a的第二貫穿孔112。
垂直連接導體130可與芯體構件110a的第一貫穿孔111及第二貫穿孔112一同形成。舉例而言，如以下將參照圖4B進行更加詳細地闡述，可藉由穿過例如金屬板形成第一貫穿孔111及第二貫穿孔112來自與芯體構件110a相同的金屬板而與芯體構件110a同時形成垂直連接導體130，因此可穿過金屬板形成第二貫穿孔112，以環繞相應的所得垂直連接導體130的周界。因此，垂直連接導體130可由與芯體構件110a相同(例如，同樣)的材料形成。此外，垂直連接導體130與芯體構件110a可具有共面的底表面及共面的頂表面，例如，垂直連接導體130可具有與芯體構件110a相同的沿著Z方向的高度。垂直連接導體130可具有其中對垂直連接導體130的下表面與上表面進行連接的側表面漸縮的垂直剖面形狀，例如，由於相同的材料及相同的蝕刻製程，垂直連接導體130的垂直剖面形狀與芯體構件110a的垂直剖面形狀可在角度及方向方面以相似的方式漸縮。
舉例而言，垂直連接導體130的側表面可具有相對於垂直連接導體130的中心漸縮的垂直剖面形狀，且垂直連接導體130的下表面的寬度(圖2B中的W1')可窄於垂直連接導體130的上表面的寬度(圖2A中的W1)。舉例而言，垂直連接導體130的下表面的寬度(圖2B中的W1')可為約60微米至240微米，且垂直連接導體130的上表面的寬度(圖2A中的W1)可為約100微 米至340微米。芯體構件110a的側表面可具有在與垂直連接導體130相同的方向上漸縮的剖面形狀，且第一貫穿孔111及第二貫穿孔112可分別具有在與垂直連接導體130相反的方向上漸縮的剖面形狀。另外，垂直連接導體130的下表面(即，面對重佈線基板150的表面且在圖2B中示出)的平面面積可小於垂直連接導體130的上表面(即，面對重佈線構件160的表面且在圖2A中示出)的平面面積。
垂直連接導體130的水平剖面形狀(在俯視圖中觀察到的剖面形狀)不受具體限制。舉例而言，如圖2A及圖2B中所示，垂直連接導體130的水平剖面可具有圓形形狀。在另一實例中，垂直連接導體130的水平剖面可具有橢圓形形狀或正方形形狀。在又一實例中，如圖2C及圖2D中的修改實例中所示，垂直連接導體130的水平剖面可具有矩形形狀。在此種情形中，垂直連接導體130的水平剖面與容置垂直連接導體130的第二貫穿孔112的水平剖面可具有相似的形狀。
在示例性實施例中，垂直連接導體130可包括彼此間隔開的多個垂直連接導體。芯體構件110a可具有容置所述多個垂直連接導體130中的每一者的多個第二貫穿孔112，且所述多個第二貫穿孔112可例如在X方向及Y方向上彼此間隔開。
垂直連接導體130可提供對半導體封裝100A的上部組件/下部組件進行連接的電性連接路徑。垂直連接導體130可在第二貫穿孔112內與第二貫穿孔112的側壁表面間隔開且隔離。垂 直連接導體130可連接至重佈線基板150的第一重佈線通孔153及重佈線構件160的第二重佈線通孔163。可輕易地實施其中其他封裝藉由垂直連接導體130耦合至半導體封裝100A的上部部分的疊層封裝結構(package-on-package structure)。垂直連接導體130可如芯體構件110a一般包含金屬材料，例如銅(Cu)，但並非僅限於此，且垂直連接導體130可包含其他金屬材料，例如鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。垂直連接導體130可用作半導體晶片120的訊號圖案。
一般而言，為增強對半導體封裝中的半導體晶片的周邊進行覆蓋的模製材料的弱點(例如，低剛性、低散熱等)，可在半導體封裝中設置用於改善剛性的絕緣結構或/及用於改善翹曲特性且形成電性連接路徑的導電結構。然而，當對嵌置於半導體封裝中的結構的製造及處理應用若干製程步驟時，可能會增加半導體封裝本身的製造時間及成本且可能會使半導體封裝的良率劣化。
因此，在示例性實施例中，可藉由對單個金屬板進行蝕刻來同時製造能夠改善半導體封裝的剛性及翹曲特性的芯體構件與在封裝中形成電性路徑的垂直連接導體，進而在使附加製程的數目最小化的同時改善半導體封裝的剛性、翹曲特性及散熱特性。因此，在示例性實施例中，芯體構件110a與垂直連接導體130可包含彼此相同的金屬材料，且芯體構件110a的側表面(內側表面及外側表面)及垂直連接導體130的側表面可分別具有漸縮的垂直剖面形狀。
半導體晶片120可設置於重佈線基板150的第一表面上，且可具有電性連接至重佈線基板150的第一重佈線層152的連接接墊120P。
半導體晶片120可為其中未形成單獨的凸塊或配線層的裸態的積體電路(integrated circuit，IC)。然而，示例性實施例並非僅限於此，例如，半導體晶片120可為封裝類型的積體電路。可基於晶圓形成積體電路。半導體晶片120可包含例如矽(Si)、鍺(Ge)或砷化鎵(GaAs)，且可形成各種種類的積體電路。積體電路可為處理器晶片，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphics processing unit，GPU))、現場可程式化閘陣列(field programmable gate array，FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此，且積體電路可為邏輯晶片(例如類比數位轉換器(analog-to-digital converter，ADC)及特殊應用積體電路(application-specific integrated circuit，ASIC)等)、記憶體晶片(例如揮發性記憶體(例如，動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如，唯讀記憶體(read only memory，ROM))、快閃記憶體(flash memory)等)，但並非僅限於此。
連接接墊120P可將半導體晶片120電性連接至其他組件。連接接墊120P可包含導電材料，例如鋁(Al)，但並非僅限於此。
包封體140可設置於重佈線基板150的第一表面上且可包封芯體構件110a的至少一部分、垂直連接導體130的至少一部分及半導體晶片120的至少一部分。包封體140可例如完全填充半導體晶片120與第一貫穿孔111的側壁表面之間的空間以及垂直連接導體130與第二貫穿孔112的側壁表面之間的空間。包封體140可覆蓋芯體構件110a的外側表面，且因此芯體構件110a可不被暴露於半導體封裝100A之外。包封體140的上表面可與垂直連接導體130的上表面及芯體構件110a的上表面共面。
在示例性實施例中，垂直連接導體130的下表面及芯體構件110a的下表面可例如相對於重佈線基板150處於較半導體晶片120的下表面高的水平高度處。包封體140可覆蓋垂直連接導體130的下表面及芯體構件110a的下表面，例如，包封體140可位於重佈線基板150與垂直連接導體130的下表面及芯體構件110a的下表面之間。包封體140的下表面可處於與半導體晶片120的下表面相同的水平高度處，例如與半導體晶片120的下表面共面。包封體140的下表面可與垂直連接導體130的下表面及芯體構件110a的下表面間隔開預定距離t1。
舉例而言，包封體140可包含絕緣材料，例如味之素構成膜(Ajinomoto Build-up Film，ABF)，但並非僅具體限於此。在另一實例中，包封體140可包含熱固性樹脂(例如，環氧樹脂)、熱塑性樹脂(例如，聚醯亞胺)、或者其中在熱固性樹脂或熱塑性樹脂中含有增強材料(例如無機填料)的樹脂(例如，ABF、FR-4 樹脂、雙馬來醯亞胺三嗪(bismaleimide triazine，BT)樹脂、樹脂等)。另外，可使用模製材料(例如環氧模製化合物(epoxy molding compound，EMC))或感光性材料(例如，光可成像介電質(photoimageable dielectric，PID))。
重佈線基板150可具有彼此相對的第一表面與第二表面，且芯體構件110a、垂直連接導體130及半導體晶片120可設置於第一表面上。重佈線基板150可更包括第一重佈線層152及第一絕緣層151，第一重佈線層152對半導體晶片120的連接接墊120P與垂直連接導體130進行電性連接，第一絕緣層151位於第一重佈線層152與包封體140的下表面及半導體晶片120的下表面之間。
在示例性實施例中，包封體140可具有第一通孔孔洞140h，第一通孔孔洞140h打開(例如，暴露出)垂直連接導體130的下表面的一部分，且重佈線基板150的第一絕緣層151的一部分可設置於第一通孔孔洞140h中。第一絕緣層151可具有第二通孔孔洞151h，第二通孔孔洞151h在第一通孔孔洞140h中打開(例如，暴露出)垂直連接導體130的下表面的一部分，使得對第二通孔孔洞151h進行填充的第一重佈線通孔153可經由絕緣層151將第一重佈線層152連接至垂直連接導體130。此處，第一通孔孔洞140h的側壁表面與第二通孔孔洞151h的側壁表面可沿著X方向彼此間隔開，例如，第二通孔孔洞151h可窄於第一通孔孔洞140h且居中於第一通孔孔洞140h中。
重佈線基板150可對半導體晶片120的連接接墊120P進行重佈線且可包括多個第一絕緣層151、多個第一重佈線層152及多個第一重佈線通孔153。第一絕緣層151可包含絕緣材料，例如感光性絕緣材料(例如PID)。在此種情形中，由於可藉由光微影製程實施精細節距，因此可有效地對半導體晶片120的連接接墊120P進行重佈線。然而，第一絕緣層151中所包含的絕緣材料並非僅限於此且可包括其他類型的絕緣材料。第一絕緣層151可包含與包封體140相同的絕緣材料或者可包含其他類型的絕緣材料。
第一重佈線層152可包含導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。依據設計而定，第一重佈線層152可執行各種功能。舉例而言，第一重佈線層152可包括接地(GND)圖案、電源(power，PWR)圖案及訊號(signal，S)圖案。訊號(S)圖案可傳送除接地(GND)圖案及電源(PWR)圖案之外的各種訊號，例如資料訊號。
第一重佈線通孔153可將不同水平高度的第一重佈線層152電性連接至彼此，且另外，第一重佈線通孔153可將連接接墊120P及垂直連接導體130電性連接至第一重佈線層152。第一重佈線通孔153可直接連接至半導體晶片120的連接接墊120P，但並非僅限於此，且第一重佈線通孔153可經由焊料或金屬柱連接至連接接墊120P。第一重佈線通孔153可包含導電材料，例如銅 (Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。第一重佈線通孔153可為被導電材料完全填充的填充通孔或者可為其中導電材料沿著通孔孔洞的壁表面設置的共形通孔。第一重佈線通孔153可具有例如漸縮形狀、沙漏形狀(hourglass shape)或圓柱形形狀。第一重佈線通孔153可與第一重佈線層152整合於一起，但並非僅限於此。
重佈線構件160(即，後部重佈線構件)可位於芯體構件110a上，例如，芯體構件110a可位於重佈線基板150與重佈線構件160之間。重佈線構件160可包括第二絕緣層161，第二絕緣層161位於芯體構件110a上(即，位於其中包封體140的上表面、芯體構件110a的上表面及垂直連接導體130的上表面連接於一起的平面(圖7C中的S1)上)。重佈線構件160可更包括第二重佈線層162及第二重佈線通孔163，第二重佈線層162位於第二絕緣層161上，第二重佈線通孔163穿透第二絕緣層161且連接第二重佈線層162與垂直連接導體130。重佈線構件160可包括多個第二絕緣層161、多個第二重佈線層162及多個第二重佈線通孔163。
第二絕緣層161可包含絕緣材料，例如感光性絕緣材料(例如PID)。在此種情形中，可藉由光微影製程實施精細節距。然而，第二絕緣層161中所包含的絕緣材料並非僅限於此且可包括其他類型的絕緣材料，例如，第二絕緣層161可包含與重佈線基板150的第一絕緣層151相同的絕緣材料或者可包含其他類型的絕緣材料。
第二重佈線層162的至少一部分可自半導體封裝100A的上部部分被暴露出，且第二重佈線層162可在實體上耦合至/電性耦合至設置於半導體封裝100A之外的其他電子組件。第二重佈線層162可包含導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。依據設計而定，第二重佈線層162可執行各種功能。舉例而言，第二重佈線層162可包括接地(GND)圖案、電源(PWR)圖案及訊號(S)圖案。
第二重佈線通孔163可將第二重佈線層162電性連接至垂直連接導體130。第二重佈線通孔163可包含導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。第二重佈線通孔163可為被導電材料完全填充的填充通孔，或者可為其中導電材料沿著通孔孔洞的壁表面設置的共形通孔。第二重佈線通孔163可具有例如漸縮形狀、沙漏形狀或圓柱形形狀。第二重佈線通孔163可與第二重佈線層162整合於一起，但並非僅限於此。
保護層170-1及170-2可包括設置於重佈線基板150上的第一保護層170-1及設置於重佈線構件160上的第二保護層170-2。第一保護層170-1可設置於重佈線基板150的第二表面上且可具有開口，所述開口暴露出第一重佈線層152的一部分。第二保護層170-2可設置於重佈線構件160的上表面上且可具有開口，所述開口暴露出第二重佈線層162的一部分。保護層170-1 及170-2可包含絕緣材料，例如ABF，但並非僅限於此，且保護層170-1及170-2可包含其他類型的絕緣材料。
凸塊下金屬180可設置於第一保護層170-1的開口中且可電性連接至第一重佈線層152的被第一保護層170-1的開口暴露出的一部分。凸塊下金屬180可改善連接凸塊190的連接可靠度及半導體封裝100A的板階可靠度(board level reliability)。可藉由使用金屬的金屬化方法形成凸塊下金屬180，但並非僅限於此。
連接凸塊190可設置於第一保護層170-1上且可經由凸塊下金屬180電性連接至第一重佈線層152。連接凸塊190可將半導體封裝100A在實體上連接至及/或電性連接至外部。連接凸塊190可包含低熔點金屬，例如錫(Sn)或包含錫(Sn)的合金(Sn-Ag-Cu)。連接凸塊190可為接腳、球或引腳。連接凸塊190可包括銅柱或焊料。連接凸塊190中的至少一者可設置於扇出區中。扇出區是指不與其中設置有半導體晶片120的區交疊的區。
圖3A至圖3B是示出圖1所示半導體封裝100A中的芯體構件的其他示例性實施例的平面圖。
參照圖3A，根據另一示例性實施例的芯體構件110b可具有分別容置所述多個垂直連接導體130的多個第二貫穿孔。芯體構件110b中的第二貫穿孔可包括所述多個第二貫穿孔之中的相鄰於彼此設置的成對的貫穿孔112-1與貫穿孔112-2，且芯體構件110b中的第二貫穿孔可連接至彼此。舉例而言，如圖3A中所示， 每一對貫穿孔112-1與貫穿孔112-2可連接至彼此，同時與相鄰的成對的第二貫穿孔間隔開。因此，芯體構件110b不存在於設置在連接至彼此的所述一對貫穿孔112-1與貫穿孔112-2內部的垂直連接導體130之間，例如，可移除連接的所述一對貫穿孔112-1與貫穿孔112-2中的垂直連接導體130之間的芯體構件110b的一部分，且可在垂直連接導體130之間填充包封體140。連接至彼此的成對的貫穿孔112-1與貫穿孔112-2可確保垂直連接導體130之間的足夠空間，以防止在嵌置包封體140的製程中出現空隙。
參照圖3B，另一示例性實施例的芯體構件110c可包括彼此間隔開的第一芯體構件110-1、第二芯體構件110-2及第三芯體構件110-3，例如，當在俯視圖中觀察時，第一芯體構件110-1、第二芯體構件110-2及第三芯體構件110-3可以同心形式進行排列。芯體構件110c中的所述多個第二貫穿孔可連接至彼此以形成將第三芯體構件110-3與第二芯體構件110-2隔開的第一群組112-1以及將第二芯體構件110-2與第一芯體構件110-1隔開的第二群組112-2。彼此間隔開的第一芯體構件110-1、第二芯體構件110-2及第三芯體構件110-3可執行彼此不同的功能。舉例而言，第一芯體構件110-1及第二芯體構件110-2可連接至接地圖案，且第三芯體構件110-3可連接至電源圖案。
同時，由於圖3A及圖3B中所示的組件之中具有與圖1中相同的參考編號的組件的技術特徵相似於圖1中所示的組件的技術特徵，因此將不再對其予以贅述。
圖4A、圖4B及圖5A至圖8C是示出製造圖1所示半導體封裝100A的方法中的各階段的剖視圖，且圖4C至圖4E是示出與圖4B所示階段對應的形成芯體構件及垂直連接導體的階段的其他示例性實施例的剖視圖。
參照圖4A，可在第一載體C1上形成黏合層AD及金屬板CM，使得黏合層AD位於金屬板CM與第一載體C1之間。接下來，可在金屬板CM上形成圖案化抗蝕劑R(例如，光阻)，使得圖案化抗蝕劑R對應於將形成於金屬板CM中的芯體構件110a及垂直連接導體130。
參照圖4B，可使用圖案化抗蝕劑R作為罩幕來穿過金屬板CM蝕刻出第一貫穿孔111及第二貫穿孔112，使得在金屬板CM中形成芯體構件110a及垂直連接導體130。換言之，穿過同一金屬板CM同時形成芯體構件110a與垂直連接導體130。可藉由使用黏合層AD作為停止層對金屬板CM進行蝕刻來形成具有第一貫穿孔111及第二貫穿孔112的芯體構件110a以及位於第二貫穿孔112中的垂直連接導體130。因此，芯體構件110a的外側表面110as可具有朝向芯體構件110a的上表面漸縮的剖面，且垂直連接導體130的側表面130s可具有朝向垂直連接導體130的上表面漸縮的剖面。另外，第一貫穿孔111及第二貫穿孔112中的每一者的第一側壁表面111s及第二側壁表面112s可具有朝向貫穿孔111的下端及貫穿孔112的下端的漸縮剖面。此處，上表面及下表面、上端及下端是用於基於圖式闡述藉由蝕刻形成的側表面 的漸縮方向的用語。此後，當在製造封裝的製程中將芯體構件110a的上部與下部顛倒時，可基於對應的圖式將上述「上表面」闡述為「下表面」且可將上述「上端」闡述為「下端」。
金屬板CM可為相對於半導體晶片的厚度具有顯著的厚度的銅板，例如，金屬板CM的厚度可大於半導體晶片120的厚度。第一載體C1及黏合層AD的材料可包括任何合適的材料。舉例而言，第一載體C1可包含金屬材料，例如銅(Cu)，且黏合層AD可包含金屬材料，例如鎳(Ni)。在另一實例中，除金屬材料之外第一載體C1及黏合層AD可包含有機材料。然而，當第一載體C1及黏合層AD包含金屬材料時，黏合層AD可包含與金屬板CM不同的金屬材料。因此，黏合層AD可用作金屬板CM的蝕刻停止層，且當接著對黏合層AD進行蝕刻時，可防止或實質上最小化對芯體構件110a的損壞。舉例而言，第一載體C1、黏合層AD及金屬板CM可分別包含銅、鎳及銅，且可藉由軋製製程(rolling process)形成。
參照圖4C，在另一實例中，芯體構件110a'的第一內側表面111s'及第二內側表面112s'以及外側表面110as'可具有凹入的垂直剖面形狀。垂直連接導體130'的側表面130s'可具有凹入的垂直剖面形狀。因此，第一貫穿孔111的第一內側表面111s'可具有相對於第一貫穿孔111的中心線凸出的垂直剖面形狀，且第二內側表面112s'可具有相對於第二貫穿孔112的中心線凸出的垂直剖面形狀。
參照圖4D至圖4E，在又一實例中，芯體構件110a及垂直連接導體130可包括多個金屬層(M1、M2、M3)。所述多個金屬層(M1、M2、M3)可包含不同的金屬材料。
舉例而言，如圖4D中所示，芯體構件110a及垂直連接導體130中的每一者可分別包括第一金屬層M1及第二金屬層M2。當第二金屬層M2包含銅時，第一金屬層M1可包含其他金屬材料，例如鋁(Al)、銀(Ag)及錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。在此種情形中，第一金屬層M1可具有200奈米或小於200奈米的厚度。
在另一實例中，如圖4E中所示，芯體構件110a及垂直連接導體130中的每一者可分別包括第一金屬層M1、第二金屬層M2及第三金屬層M3。在此種情形中，第一金屬層M1可具有1微米或小於1微米的厚度，且第二金屬層M2可具有200奈米或小於200奈米的厚度。
參照圖5A及圖5B，可在芯體構件110a的第一貫穿孔111中設置半導體晶片120，且可形成包封半導體晶片120及芯體構件110a的包封體140。可藉由以下方式形成包封體140：在對包封體140加熱的同時對位於包封體140的一個表面上的芯體構件110a(其中形成有第一貫穿孔111及第二貫穿孔112)及垂直連接導體130進行壓縮且對設置於包封體140的另一表面上的第二載體C2上的半導體晶片120進行壓縮。包封體140可為ABF。由於垂直連接導體130及芯體構件110a在貼合至第一載體C1的狀 態下嵌置於包封體140中，因此垂直連接導體130的上表面、芯體構件110a的上表面及包封體140的上表面可例如沿著黏合層AD而位於彼此相同的平面上。此後，可移除第二載體C2且可形成重佈線基板。
參照圖6A至圖6C，可在半導體晶片120的下表面上形成重佈線基板150。
詳言之，可移除圖5B所示第二載體C2，且可形成第一通孔孔洞140h，第一通孔孔洞140h穿透覆蓋垂直連接導體130的下表面的包封體140。可形成第一絕緣層151，第一絕緣層151覆蓋半導體晶片120的下表面及包封體140的下表面且填充第一通孔孔洞140h，且可形成第二通孔孔洞151h，第二通孔孔洞151h穿透第一絕緣層151且在第一通孔孔洞140h中打開垂直連接導體130的下表面的一部分。可形成填充第二通孔孔洞151h的第一重佈線通孔153及位於第一絕緣層151上的第一重佈線層152。可藉由雷射鑽孔方法形成第一通孔孔洞140h，且可藉由光微影製程形成第二通孔孔洞151h。可藉由鍍覆製程形成第一重佈線層152及第一重佈線通孔153。藉由重複進行光微影製程及鍍覆製程，可形成包括多個第一絕緣層151、多個第一重佈線層152及多個第一重佈線通孔153的重佈線基板150。
參照圖7A至圖7C，可藉由移除第一載體C1及黏合層AD而暴露出包封體140的上表面。可在重佈線基板150下方形成第一保護層170-1及凸塊下金屬180，且可將上面形成有凸塊下金 屬180的表面貼合至第三載體C3。第一保護層170-1可為阻焊劑。可藉由使用鹼性化學物質進行蝕刻來移除第一載體C1。可藉由使用含有硝酸的化學物質進行蝕刻來移除黏合層AD。黏合層AD在第一載體C1的蝕刻製程期間可不會被腐蝕，且芯體構件110a及垂直連接導體130在黏合層AD的蝕刻製程期間可不會被腐蝕。藉由移除黏合層AD而被暴露出的包封體140的上表面可與芯體構件110a的上表面及垂直連接導體130的上表面位於同一平面S1上。
參照圖8A至圖8C，可形成重佈線構件160。可在圖7C中的被暴露出的平面S1上形成第二絕緣層161，且可形成通孔孔洞，所述通孔孔洞打開垂直連接導體130的上表面的一部分。可藉由光微影製程形成通孔孔洞。可在通孔孔洞上形成第二重佈線層162及第二重佈線通孔163。可藉由鍍覆製程形成第二重佈線層162及第二重佈線通孔163。可在重佈線構件160上形成第二保護層170-2，第二保護層170-2具有暴露出第二重佈線層162的一部分的開口。第二保護層170-2可為阻焊劑。此後，可移除第三載體C3且可形成覆蓋凸塊下金屬180的連接凸塊以完成半導體封裝。
圖9至圖10B是示意性地示出根據另一示例性實施例的半導體封裝100B的一部分及製造半導體封裝100B的方法的剖視圖。
參照圖9，在半導體封裝100B中，包封體140的下表 面可位於與垂直連接導體130的下表面及芯體構件110a的下表面相同的平面S2上，且重佈線基板150可包括位於所述相同的平面S2上的第一絕緣層151。穿透第一絕緣層151且將第一重佈線層152連接至垂直連接導體130的第一重佈線通孔153可具有與平面S2共面的上表面。
參照圖10A及圖10B，在與圖5A及圖5B相似的形成包封體140的製程中，芯體構件110a的下表面及垂直連接導體130的下表面可與第二載體C2的表面緊密接觸。亦即，相較於圖5A及圖5B中的製程，可推動(例如，擠壓)芯體構件110a及垂直連接導體130穿過包封體140，直至芯體構件110a的下表面及垂直連接導體130的下表面接觸第二載體C2為止。因此，包封體140的下表面可位於與垂直連接導體130的下表面及芯體構件110a的下表面相同的平面S2上。因此，可省略形成穿透包封體140的雷射通孔(即，圖6A中的通孔孔洞140h)的製程且可縮短垂直連接路徑。
同時，圖9至圖10B中所示的組件之中具有與圖1中相同的參考編號的組件的技術特徵相似於圖1中所示的組件的技術特徵，且因此將不再對其予以贅述。
圖11至圖12C是示意性地示出根據另一示例性實施例的半導體封裝100C的一部分及製造半導體封裝100C的方法的剖視圖。
參照圖11，在半導體封裝100C中，包封體140可包括 第一通孔孔洞140h，第一通孔孔洞140h打開垂直連接導體130的下表面的一部分，且在包封體140的下表面及半導體晶片120的下表面上設置重佈線基板150，且重佈線基板150包括第一絕緣層151、第一重佈線層152及第一重佈線通孔153，第一絕緣層151具有連接至第一通孔孔洞140h的第二通孔孔洞151h，第一重佈線層152位於第一絕緣層151上，第一重佈線通孔153填充第一通孔孔洞140h及第二通孔孔洞151h且將第一重佈線層152連接至垂直連接導體130，且第一通孔孔洞140h的側壁表面與第二通孔孔洞151h的側壁表面可位於同一平面S3上。包封體140可包含與第一絕緣層151相同的材料。舉例而言，包封體140及第一絕緣層151二者皆可包含PID樹脂。因此，可藉由同時形成第一通孔孔洞140h與第二通孔孔洞151h來省略形成穿透包封體140的雷射通孔(即，圖6A中的通孔孔洞140h)的製程。
參照圖12A至圖12C，可以與圖6A至圖6C相似的方式形成重佈線基板150。然而，由於包封體140與第一絕緣層151包含相同的絕緣材料，因此可藉由相同的製程形成穿透包封體140的第一通孔孔洞140h與穿透第一絕緣層151的第二通孔孔洞151h。當包封體140及第一絕緣層151二者皆包含PID樹脂時，第一通孔孔洞140h及第二通孔孔洞151h可為被連接成一體的光通孔，且第一通孔孔洞140h的側壁表面與第二通孔孔洞151h的側壁表面可位於同一平面S3上。
同時，圖11至圖12C中所示的組件之中具有與圖1中 相同的參考編號的組件的技術特徵相似於圖1中所示的組件的技術特徵，且因此將不再對其予以贅述。
圖13是示出根據另一示例性實施例的半導體封裝300的剖視圖。
參照圖13，半導體封裝300可具有其中第二半導體封裝200A耦合至圖1所示半導體封裝100A的疊層封裝結構。第二半導體封裝200A可包括第二重佈線基板210、第二半導體晶片220及第二包封體230。
第二重佈線基板210可包括可分別在下表面及上表面上電性連接至外部的重佈線接墊211及212，且可包括在第二重佈線基板210中連接至重佈線接墊211及212的重佈線圖案。重佈線圖案可將第二半導體晶片220的連接接墊重佈線至扇出區。
第二半導體晶片220可包括在第二半導體晶片220中連接至積體電路的連接接墊220P，且連接接墊220P可藉由連接凸塊220B電性連接至第二重佈線基板210。舉例而言，如圖13中所示，第二半導體封裝200A可更包括環繞連接凸塊220B的底部填充材料220R。底部填充材料220R可為包括環氧樹脂等的絕緣材料。連接凸塊220B可包括焊料球或銅柱。
在另一實例中，第二半導體晶片220的連接接墊220P可直接接觸第二重佈線基板210的上表面且可經由第二重佈線基板210中的通孔電性連接至重佈線圖案。
第二包封體230可包含與半導體封裝100A的包封體140 相同或相似的材料。
第二半導體封裝200A可藉由第二連接凸塊240在實體上連接至/電性連接至半導體封裝100A。第二連接凸塊240可經由位於第二重佈線基板210的下表面上的重佈線接墊211電性連接至第二重佈線基板210內部的重佈線圖案。作為另外一種選擇，第二連接凸塊240可經由設置於第二重佈線基板210的下表面上的重佈線接墊211上的凸塊下金屬電性連接至重佈線圖案。第二連接凸塊240中的每一者可分別由包含低熔點金屬，例如錫(Sn)或包含錫(Sn)的合金。
同時，在圖13中所示的組件之中，具有與圖1中相同的參考編號的組件相似於圖1中所示的組件，且因此將不再對其予以贅述。
綜上所述，當將單獨的結構(例如，印刷電路板)嵌置於半導體封裝中時，可能需要半導體封裝的改善的剛性。然而，在此種半導體封裝的製造製程期間，由於製造階段的數目增加，製造成本可能會增加，而良率可能會降低，例如，在所述單獨的結構的處理期間可能會產生細小的異物(foreign matter)。
相比之下，實施例的態樣提供一種在使製造製程的總數目最小化的同時具有優異的剛性以及改善的翹曲及散熱特性的半導體封裝。亦即，根據示例性實施例，半導體封裝可包括改善剛性(例如，剛度)的芯體構件及在封裝中形成電性路徑的垂直連接導體，藉由對單個金屬板進行蝕刻而同時形成所述芯體構件與 所述垂直連接導體。藉由蝕刻製程，芯體構件及垂直連接導體可分別具有漸縮的垂直剖面形狀。
本文中已揭露各種示例性實施例，且儘管採用特定用語，然而該些用語僅用於並被解釋為具有通常意義及闡述性意義，而並非用於限制目的。在一些情況下，除非另外明確地指明，否則在本申請案提出申請之前對於此項技術中具有通常知識者將顯而易見的是，結合具體實施例闡述的特徵、特性及/或元件可單獨使用或與結合其他實施例闡述的特徵、特性及/或元件組合使用。因此，熟習此項技術者應理解，在不背離以下申請專利範圍中所述的本發明的精神及範圍的條件下，可進行形式及細節上的各種改變。
100A:半導體封裝
110a:芯體構件
111:第一貫穿孔/貫穿孔
112:第二貫穿孔/貫穿孔
120:半導體晶片
120P:連接接墊
130:垂直連接導體
140:包封體
140h:第一通孔孔洞/通孔孔洞
150:重佈線基板
151:第一絕緣層/絕緣層
151h:第二通孔孔洞
152:第一重佈線層
153:第一重佈線通孔
160:重佈線構件
161:第二絕緣層
162:第二重佈線層
163:第二重佈線通孔
170-1:保護層/第一保護層
170-2:保護層/第二保護層
180:凸塊下金屬
190:連接凸塊
A-A'、B-B':切割表面
t1:預定距離
X、Y、Z:方向

Claims (20)

  1. 一種半導體封裝，包括： 重佈線基板，具有彼此相對的第一表面與第二表面，所述重佈線基板包括第一重佈線層； 半導體晶片，位於所述重佈線基板的所述第一表面上，所述半導體晶片包括連接至所述第一重佈線層的連接接墊； 至少一個垂直連接導體，位於所述重佈線基板的所述第一表面上，所述至少一個垂直連接導體經由所述第一重佈線層電性連接至所述半導體晶片的所述連接接墊； 芯體構件，包括第一貫穿孔及至少一個第二貫穿孔，所述第一貫穿孔容置所述半導體晶片，且所述至少一個第二貫穿孔容置所述至少一個垂直連接導體； 包封體，覆蓋所述重佈線基板的所述第一表面上的所述半導體晶片且填充所述第一貫穿孔及所述至少一個第二貫穿孔；以及 重佈線構件，位於所述包封體上，所述重佈線構件包括電性連接至所述至少一個垂直連接導體的第二重佈線層， 其中所述至少一個垂直連接導體與所述芯體構件包含相同的材料， 其中所述至少一個垂直連接導體的下表面的寬度窄於所述至少一個垂直連接導體的上表面的寬度，所述至少一個垂直連接導體的所述下表面面對所述重佈線基板， 其中所述第一貫穿孔的下端的寬度大於所述第一貫穿孔的上端的寬度，且 其中所述至少一個第二貫穿孔的下端的寬度大於所述至少一個第二貫穿孔的上端的寬度，所述第一貫穿孔的所述下端及所述至少一個第二貫穿孔的所述下端面對所述重佈線基板。
  2. 如請求項1所述的半導體封裝，其中所述至少一個垂直連接導體與所述芯體構件藉由所述包封體而彼此絕緣。
  3. 如請求項1所述的半導體封裝，其中： 所述至少一個垂直連接導體具有其中所述至少一個垂直連接導體的側表面漸縮的垂直剖面形狀， 所述第一貫穿孔具有其中所述第一貫穿孔的第一側壁表面漸縮的垂直剖面形狀，且 所述至少一個第二貫穿孔具有其中所述至少一個第二貫穿孔的第二側壁表面漸縮的垂直剖面形狀。
  4. 如請求項3所述的半導體封裝，其中： 所述至少一個垂直連接導體具有其中所述側表面凹入的垂直剖面形狀， 所述第一貫穿孔具有其中所述第一側壁表面凸出的垂直剖面形狀，且 所述至少一個第二貫穿孔具有其中所述第二側壁表面凸出的垂直剖面形狀。
  5. 如請求項1所述的半導體封裝，其中所述芯體構件具有其中所述芯體構件的外側表面漸縮的垂直剖面形狀。
  6. 如請求項5所述的半導體封裝，其中所述包封體覆蓋所述芯體構件的所述外側表面。
  7. 如請求項1所述的半導體封裝，其中所述至少一個垂直連接導體的所述上表面、所述芯體構件的上表面及所述包封體的上表面是共面的。
  8. 如請求項7所述的半導體封裝，其中所述重佈線構件包括： 絕緣層，直接位於共面的所述至少一個垂直連接導體的所述上表面、所述芯體構件的所述上表面及所述包封體的所述上表面上， 第二重佈線層，位於所述絕緣層上，以及 重佈線通孔，穿透所述絕緣層以連接所述第二重佈線層與所述至少一個垂直連接導體。
  9. 如請求項1所述的半導體封裝，其中： 所述至少一個垂直連接導體的所述下表面及所述芯體構件的下表面處於較所述半導體晶片的下表面高的水平高度處， 所述包封體覆蓋所述至少一個垂直連接導體的所述下表面及所述芯體構件的所述下表面，且 所述包封體的下表面處於與所述半導體晶片的所述下表面相同的水平高度處。
  10. 如請求項9所述的半導體封裝，其中： 所述包封體具有第一通孔孔洞，所述第一通孔孔洞暴露出所述至少一個垂直連接導體的所述下表面的一部分， 所述重佈線基板包括： 絕緣層，位於所述包封體的所述下表面及所述半導體晶片的所述下表面上且具有第二通孔孔洞，所述第二通孔孔洞暴露出所述第一通孔孔洞中所述至少一個垂直連接導體的所述下表面的一部分， 所述第一重佈線層，位於所述絕緣層上，以及 重佈線通孔，填充所述第二通孔孔洞，且將所述第一重佈線層連接至所述至少一個垂直連接導體，且 所述第一通孔孔洞的側壁表面與所述第二通孔孔洞的側壁表面彼此間隔開。
  11. 如請求項9所述的半導體封裝，其中： 所述包封體具有第一通孔孔洞，所述第一通孔孔洞暴露出所述至少一個垂直連接導體的所述下表面的一部分， 所述重佈線基板包括： 絕緣層，位於所述包封體的所述下表面及所述半導體晶片的所述下表面上，且具有連接至所述第一通孔孔洞的第二通孔孔洞，以及 重佈線通孔，填充所述第一通孔孔洞及所述第二通孔孔洞，且將所述第一重佈線層連接至所述至少一個垂直連接導體，且 所述第一通孔孔洞的側壁表面與所述第二通孔孔洞的側壁表面位於彼此相同的平面上。
  12. 如請求項1所述的半導體封裝，其中： 所述包封體的下表面與所述至少一個垂直連接導體的所述下表面及所述芯體構件的下表面共面，且 所述重佈線基板包括： 絕緣層，直接位於共面的所述包封體的所述下表面、所述至少一個垂直連接導體的所述下表面及所述芯體構件的所述下表面上， 所述第一重佈線層，位於所述絕緣層上，以及 重佈線通孔，穿透所述絕緣層且將所述第一重佈線層連接至所述至少一個垂直連接導體。
  13. 如請求項1所述的半導體封裝，其中： 所述至少一個垂直連接導體包括彼此間隔開的多個垂直連接導體， 所述芯體構件包括容置所述多個垂直連接導體中的每一者的多個第二貫穿孔，且 所述多個第二貫穿孔彼此間隔開。
  14. 如請求項1所述的半導體封裝，其中： 所述至少一個垂直連接導體包括彼此間隔開的多個垂直連接導體， 所述芯體構件包括容置所述多個垂直連接導體中的每一者的多個第二貫穿孔，且 所述多個第二貫穿孔的至少一部分連接至彼此。
  15. 如請求項1所述的半導體封裝，其中所述芯體構件具有板形狀，所述板形狀具有等於或大於所述半導體晶片的厚度的厚度。
  16. 如請求項1所述的半導體封裝，更包括： 保護層，位於所述重佈線基板的所述第二表面上且具有開口，所述開口暴露出所述第一重佈線層的一部分； 凸塊下金屬，位於所述開口上且電性連接至所述第一重佈線層的被暴露出的所述一部分；以及 連接凸塊，位於所述保護層上且經由所述凸塊下金屬電性連接至所述第一重佈線層。
  17. 一種半導體封裝，包括： 重佈線基板，包括第一重佈線層； 半導體晶片，位於所述重佈線基板上且連接至所述第一重佈線層； 垂直連接導體，位於所述重佈線基板上且經由所述第一重佈線層電性連接至所述半導體晶片； 芯體構件，具有第一貫穿孔及第二貫穿孔，所述第一貫穿孔容置所述半導體晶片，所述第二貫穿孔容置所述垂直連接導體；以及 包封體，覆蓋所述半導體晶片、所述垂直連接導體及所述芯體構件中的每一者的至少一部分，且填充所述第一貫穿孔及所述第二貫穿孔， 其中所述垂直連接導體具有其中所述垂直連接導體的側表面漸縮的剖面形狀，使得所述垂直連接導體的下表面的寬度窄於所述垂直連接導體的上表面的寬度，且 所述第一貫穿孔及所述第二貫穿孔分別具有在與所述垂直連接導體相反的方向上漸縮的剖面形狀。
  18. 如請求項17所述的半導體封裝，其中 所述芯體構件具有板形狀，所述板形狀具有等於或大於所述半導體晶片的厚度的厚度，且 所述垂直連接導體具有與所述芯體構件的所述厚度實質上相等的厚度。
  19. 如請求項17所述的半導體封裝，其中所述芯體構件與所述垂直連接導體包含相同的金屬材料。
  20. 一種半導體封裝，包括： 重佈線基板，包括第一重佈線層； 半導體晶片，位於所述重佈線基板上且具有連接至所述第一重佈線層的連接接墊； 垂直連接導體，於所述重佈線基板上與所述半導體晶片間隔開且經由所述第一重佈線層電性連接至所述連接接墊； 芯體構件，具有第一貫穿孔及第二貫穿孔，所述第一貫穿孔容置所述半導體晶片，所述第二貫穿孔容置所述垂直連接導體； 包封體，位於所述重佈線基板上且分別填充所述第一貫穿孔及所述第二貫穿孔，所述包封體覆蓋所述半導體晶片的上表面及所述芯體構件的外側表面；以及 重佈線構件，位於所述包封體的上表面上且具有電性連接至所述垂直連接導體的第二重佈線層， 其中所述包封體的所述上表面與所述垂直連接導體的上表面及所述芯體構件的上表面共面， 所述垂直連接導體的下表面的平面面積小於所述垂直連接導體的所述上表面的平面面積，且 所述芯體構件的下表面的平面面積小於所述芯體構件的所述上表面的平面面積。
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