KR20220071755A - 반도체 패키지 - Google Patents

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KR20220071755A
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electrically connected
dummy metal
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KR1020200159233A
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김다희
서정림
송국미
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삼성전자주식회사
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/81411—Tin [Sn] as principal constituent
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    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/81416—Lead [Pb] as principal constituent
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    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
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    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81439—Silver [Ag] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
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    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81455—Nickel [Ni] as principal constituent
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81466—Titanium [Ti] as principal constituent
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    • H01L2224/83686—Base material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/83688—Glasses, e.g. amorphous oxides, nitrides or fluorides
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
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Abstract

예시적인 실시예들에 따른 반도체 패키지는, 서로 전기적으로 연결된 연결 비아들 및 재배선층들, 및 상기 연결 비아들을 통해 상기 재배선층들과 전기적으로 연결되는 재배선 패드들, 상기 재배선 패드들 중 적어도 일부를 서로 분리시키는 스페이스 패턴들, 상기 스페이스 패턴들에 의해 적어도 일부가 둘러싸이는 더미 금속 패턴들, 및 상기 재배선 패드들 및 상기 더미 금속 패턴들 중 적어도 하나를 관통하는 디가스 홀들을 포함하는 재배선 기판; 상기 재배선 패드들과 전기적으로 연결되는 금속 범프들; 및 상기 재배선 기판 상에 배치되며, 상기 재배선층들과 전기적으로 연결되는 접속 패드들을 포함하는 반도체 칩을 포함하고, 상기 재배선 패드들의 각각은 그 중심을 기준으로 동일 평면에서 서로 다른 방향으로 돌출되며 모서리가 라운드된 형상을 갖는 복수의 돌출부들을 포함하고, 각각의 상기 더미 금속 패턴들은 서로 다른 사방향으로 각각 연장되는 가지 패턴들을 포함할 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
반도체 패키지는 솔더 볼 등의 연결 범프를 통해서 기판(예, 메인 보드 등)에 실장된다. 반도체 패키지의 신뢰성은 연결 범프와 반도체 패키지의 접속 상태에 영향을 받는다. 반도체 패키지의 신뢰성을 보장하기 위해서, 연결 범프 주변의 절연 물질층에서 발생하는 크랙을 방지할 수 있는 기술이 요구된다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 패키지는, 서로 전기적으로 연결된 연결 비아들 및 재배선층들, 및 상기 연결 비아들을 통해 상기 재배선층들과 전기적으로 연결되는 재배선 패드들을 포함하는 재배선 기판; 및 상기 재배선 기판 상에 배치되며, 상기 재배선층들과 전기적으로 연결되는 접속 패드를 포함하는 반도체 칩을 포함하고, 상기 재배선 패드들 각각은 서로 다른 방향으로 돌출된 복수의 돌출부들을 갖는 평면 형상을 가지며, 상기 재배선 기판은 상기 재배선 패드들 중 인접한 재배선 패드들 사이에 배치되는 더미 금속 패턴들을 더 포함할 수 있다.
예시적인 실시예들에 따른 반도체 패키지는, 접속 패드들을 포함하는 반도체 칩; 상기 접속 패드들과 전기적으로 연결되는 재배선 패드들, 상기 재배선 패드들 중 적어도 일부를 서로 분리시키는 스페이스 패턴들, 상기 재배선 패드들과 동일 레벨에 배치되며 상기 스페이스 패턴들에 의해 적어도 일부가 둘러싸이는 더미 금속 패턴들, 상기 재배선 패드들과 다른 레벨에 배치되는 재배선층들, 및 상기 재배선 패드들과 상기 재배선층들을 서로 연결하는 연결 비아들을 포함하는 재배선 기판을 포함하고, 상기 재배선 패드들 각각의 외측면은 오목-볼록한 형상을 가질 수 있다.
예시적인 실시예들에 따른 반도체 패키지는, 서로 전기적으로 연결된 연결 비아들 및 재배선층들, 및 상기 연결 비아들을 통해 상기 재배선층들과 전기적으로 연결되는 재배선 패드들, 상기 재배선 패드들 중 적어도 일부를 서로 분리시키는 스페이스 패턴들, 상기 스페이스 패턴들에 의해 적어도 일부가 둘러싸이는 더미 금속 패턴들, 및 상기 재배선 패드들 및 상기 더미 금속 패턴들 중 적어도 하나를 관통하는 디가스 홀들을 포함하는 재배선 기판; 상기 재배선 패드들과 전기적으로 연결되는 금속 범프들; 및 상기 재배선 기판 상에 배치되며, 상기 재배선층들과 전기적으로 연결되는 접속 패드들을 포함하는 반도체 칩을 포함하고, 상기 재배선 패드들의 각각은 그 중심을 기준으로 동일 평면에서 서로 다른 방향으로 돌출되며 모서리가 라운드된 형상을 갖는 복수의 돌출부들을 포함하고, 각각의 상기 더미 금속 패턴들은 서로 다른 사방향으로 각각 연장되는 가지 패턴들을 포함할 수 있다.
반도체 패키지의 최외측에 배치된 재배선 패드의 평면 형상 및 재배선 패드들 사이에 배치된 더미 금속 패턴의 평면 형상을 최적화함으로써, 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 패키지의 부분 확대 평면도이다. 도 2a는 도 1의 재배선 패드를 포함하는 영역(A)을 확대하여 도시한다.
도 2b는 예시적인 실시예들에 따른 반도체 패키지의 부분 확대 평면도이다. 도 2b는 도 2a의 더미 금속 패턴을 포함하는 영역(B)을 확대하여 도시한다.
도 3a 내지 도 3c는 예시적인 실시예들에 따른 반도체 패키지의 부분 확대 평면도들이다.
도 4 내지 도 6은 예시적인 실시예들에 따른 반도체 패키지를 나타낸 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 패키지에서 재배선 패드의 크기와 절연층에 가해지는 스트레스의 관계를 그래프로 나타낸다.
도 8은 예시적인 실시예들에 따른 반도체 패키지에서 재배선 패드의 디자인에 따른 온도순환시험 결과를 비교예와 비교하여 나타낸다.
도 9a 내지 도 9d는 도 1의 반도체 패키지의 제조 방법을 개략적으로 나타낸 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 패키지의 부분 확대 평면도이다. 도 2a는 도 1의 재배선 패드를 포함하는 영역(A)을 확대하여 도시한다.
도 2b는 예시적인 실시예들에 따른 반도체 패키지의 부분 확대 평면도이다. 도 2b는 도 2a의 더미 금속 패턴을 포함하는 영역(B)을 확대하여 도시한다.
도 1 내지 도 2b를 참조하면, 반도체 패키지(100)는 재배선 기판(110), 반도체 칩(120), 봉합재(130), 및 연결 범프들(140)을 포함할 수 있다.
재배선 기판(110)은 반도체 칩(120)이 실장되는 지지 기판으로서, 절연층(111), 재배선층(112), 연결 비아(113), 재배선 패드(114), 브릿지 패턴(115), 스페이스 패턴(116), 더미 금속 패턴(117), 및 디개스-홀(degas-hole)(118)을 포함할 수 있다.
절연층(111)은 수직 방향(Z 방향)으로 적층된 복수의 절연층들(111)을 포함할 수 있다. 예를 들어, 절연층(111)은 제1 절연층(111a) 및 제1 절연층(111a) 상에 적층된 적어도 한층 이상의 제2 절연층(111b)을 포함할 수 있다. 절연층(111)은 절연성 수지를 포함할 수 있다. 절연성 수지는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기필러 또는/및 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric)가 함침된 수지, 예를 들어, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine)를 포함할 수 있다. 절연층(111)은 PID(Photoimageable Dielectric) 수지와 같은 감광성 수지를 포함할 수 있다. 이 경우, 절연층(111)을 보다 얇게 형성할 수 있으며, 미세한 재배선층(112) 및 재배선 비아(113)를 형성할 수 있다. 예를 들어, 제1 절연층(111a)과 제2 절연층(111b)은 모두 감광성 수지를 포함할 수 있다. 공정에 따라서 서로 다른 레벨의 절연층들(111) 간의 경계가 불분명할 수도 있다. 제1 절연층(111a)은 재배선 패드(114)의 적어도 일부를 노출시키는 개구부(h1)를 가질 수 있다.
재배선층(112)은 절연층(111) 상에 또는 내에 배치는 서로 다른 레벨에 위치한 복수의 재배선층들(112)을 포함할 수 있다. 예를 들어, 복수의 재배선층들(112)은 제1 절연층(111a) 및 적어도 한층 이상의 제2 절연층(111b) 상에 또는 내에 배치되며 서로 전기적으로 연결될 수 있다. 재배선층(112)은 반도체 칩(120)의 접속 패드(120p)를 재배선할 수 있다. 재배선층(112)은, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 재배선층(112)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들어, 재배선층(112)은 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴을 포함할 수 있다. 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다.
연결 비아(113)는 절연층(111)을 관통하여 복수의 재배선층들(112)을 상호 연결할 수 있다. 예를 들어, 연결 비아(113)는 제1 절연층(111a) 및 적어도 한층 이상의 제2 절연층(111b) 중 적어도 일부를 관통하여 서로 다른 레벨에 위치한 복수의 재배선층들(112)을 전기적으로 연결할 수 있다. 연결 비아(113)는 서로 다른 레벨에 위치한 재배선층(112)과 재배선 패드(114)를 전기적으로 연결할 수 있다. 연결 비아(113)는 신호용 비아, 그라운드용 비아, 파워용 비아를 포함할 수 있다. 연결 비아(113)는 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 연결 비아(113)는 비아홀의 내부에 금속 물질이 충전된 필드(filled) 비아 또는 비아홀의 내벽을 따라 금속 물질이 형성된 컨포멀(conformal) 비아 형태를 가질 수 있다.
재배선 패드(114)는 복수의 재배선층들(112) 중 최하측의 재배선층(112)일 수 있다. 재배선 패드(114)는 재배선 패드(114)와 다른 레벨에 배치된 재배선층(112)과 연결 비아(113)를 통해 전기적으로 연결될 수 있다. 재배선 패드(114)는 제1 절연층(111a)의 개구부(h1)에 의해 하면의 적어도 일부가 외부로 노출될 수 있고, 개구부(h1)에 배치되는 연결 범프(140)와 접합하여 전기적으로 연결될 수 있다. 재배선 패드(114)는 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다.
도 1의 확대도 및 도 2a에 도시된 것과 같이, 재배선 패드(114)의 외측면은 오목-볼록한 형상을 가질 수 있다. 예를 들어, 재배선 패드(114)는 그 중심을 기준으로 동일 평면에서 서로 다른 방향으로 돌출된 복수의 돌출부들(P)을 포함할 수 있다. 예시적인 실시예에서, 복수의 재배선 패드들(114) 중 일부는 인접한 재배선 패드(114)와 완전히 분리되어 배치되고, 다른 일부는 도 2a에 도시된 것과 같이, 브릿지 패턴(115)에 의해 인접한 재배선 패드들(114) 간에 서로 연결될 수 있다.
재배선 패드(114)의 복수의 돌출부들(P) 중 적어도 일부는 모서리가 라운드된 형상을 가질 수 있다. 다시 말해, 재배선 패드(114)의 외측면의 볼록한 부분은 라운드된 형상을 가질 수 있다. 또한, 재배선 패드(114)의 외측면의 오목한 부분도 라운드된 형상을 가질 수 있다. 복수의 돌출부들(P)이 라운드된 형상의 모서리를 가짐으로써, 뾰족한 형상 또는 각진 형상을 갖는 경우에 비하여, 재배선 패드(114) 및 제1 절연층(111a)에 가해지는 스트레스를 효과적으로 분산시킬 수 있다. 따라서, 연결 범프(140) 주위에서 제1 절연층(111a)의 크랙(crack) 발생을 저지함으로써, 반도체 패키지(100)의 신뢰성을 개선할 수 있다.
재배선 패드들(114)은 스페이스 패턴(116)을 사이에 두고 소정 거리 이격시켜 적어도 일부를 분리시키도록 배치함으로써, 제1 절연층(111a)에 가해지는 스트레스를 감소시킬 수 있다. 따라서, 연결 범프(140) 주위에서 제1 절연층(111a)의 크랙 발생을 저지함으로써, 반도체 패키지(100)의 신뢰성을 개선할 수 있다. 이에 대하여는, 하기의 도 7 및 도 8을 참조하여 더욱 상세히 설명하기로 한다. 또한, 재배선 패드(114)의 돌출부들(P)을 따라 연결 비아들(113)을 배열시킬 수 있어, 재배선 패드(114)와 연결된 연결 비아들(113)의 층간 또는 층내 설계 자유도를 향상시킬 수 있다.
브릿지 패턴(115)은 재배선 패드들(114)의 사이에 배치되어 재배선 패드들(114) 중 일부를 서로 연결시키는 복수의 브릿지 패턴들(115)을 포함할 수 있다. 예를 들어, 브릿지 패턴들(115)은 서로 인접한 재배선 패드들(114)의 돌출부들(P)이 서로 연결되는 영역의 금속 패턴들일 수 있다. 브릿지 패턴(115)에 의해 서로 연결된 재배선 패드들(114)은 서로 전기적으로 연결될 수 있다. 브릿지 패턴(115)은 재배선 패드(114)와 동일한 물질을 포함하며, 재배선 패드(114)와 일체로 형성될 수 있다. 브릿지 패턴(115)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다.
브릿지 패턴(115)의 중심 영역의 하부에는 연결 비아들(113) 중 일부가 배치되어 브릿지 패턴(115)과 연결될 수 있다. 예시적인 실시예에서, 브릿지 패턴(115)과 연결되는 연결 비아(113)와 스페이스 패턴(116) 사이의 최소 거리(d1)는 약 15 μm 내지 약 20 μm의 범위일 수 있다. 실시예들에 따라, 브릿지 패턴(115)의 중심 영역의 하부에 연결 비아(113)가 배치되지 않을 수도 있다.
브릿지 패턴(115)은 그 중심으로 갈수록 폭이 감소할 수 있다. 예를 들어, 브릿지 패턴(115)은 재배선 패드(114)의 중심으로부터 멀어질수록 폭이 감소하는 부분을 포함할 수 있다. 브릿지 패턴(115)은 브릿지 패턴(115)의 양측에 배치되는 재배선 패드들(114) 각각의 중심으로부터 멀어질수록 폭이 감소하는 제1 부분 및 제2 부분을 포함할 수 있고, 브릿지 패턴(115)은 상기 제1 부분과 상기 제2 부분이 만나는 영역에서 최소폭(W1)을 가질 수 있다. 예시적인 실시예에서, 브릿지 패턴(115)의 최소폭(W1)은 약 50 μm 이상일 수 있다. 브릿지 패턴(115)의 최소폭(W1)이 상기 범위보다 작은 경우, 재배선 패드들(114) 간의 전기적 연결 통로의 확보가 어렵거나, 연결 비아(114)의 설계 자유도가 감소하거나, 스페이스 패턴(116)의 크기 증가로 제1 절연층(111a)의 표면에 굴곡을 야기하는 언듈레이션(undulation) 영역이 다수 발생할 수 있다. 또한, 브릿지 패턴(115)이 그 중심에서 최소폭(W1)을 갖는 형상을 가짐으로써, 인접한 재배선 패드들(114) 사이 분절 영역의 크기를 확보하여 제1 절연층(111a)에 가해지는 스트레스를 감소시킬 수 있다. 따라서, 연결 범프(140) 주위에서 제1 절연층(111a)의 크랙 발생을 저지함으로써, 반도체 패키지(100)의 신뢰성을 개선할 수 있다.
스페이스 패턴(116)은 재배선 패드(114)의 복수의 돌출부들(P)과 더미 금속 패턴들(117) 사이의 경계를 정의할 수 있다. 스페이스 패턴(116)은 재배선 패드들(114)의 적어도 일부를 둘러싸며, 인접한 재배선 패드들(114) 중 적어도 일부를 서로 분리시킬 수 있다. 스페이스 패턴(116)은 더미 금속 패턴들(117)의 적어도 일부를 둘러쌀 수 있다. 스페이스 패턴(116)은 재배선 패드들(114)과 동일한 레벨에 배치되며 디개스-홀(118)과 함께 절연층(111)에서 배출되는 디개스 성분의 배출을 용이하게 할 수 있다. 예시적인 실시예에서, 재배선 패드(114)와 더미 금속 패턴(117)을 서로 분리시키는 스페이스 패턴(116)의 폭(W2)은 약 30 μm 이상일 수 있으며, 예를 들어, 약 30 μm 내지 약 50 μm의 범위일 수 있다. 스페이스 패턴(116)의 폭(W2)이 상기 범위보다 작은 경우, 재배선 패드들(114)의 사이 또는 재배선 패드(114)와 더미 금속 패턴(117)의 사이의 이격 거리를 충분히 확보하지 못하여 돌출부들(P)에 의한 스트레스 분산 효과를 충분히 얻지 못할 수 있다. 스페이스 패턴(116)의 폭(W2)이 상기 범위보다 큰 경우, 재배선 패드(114)의 디자인을 효율적으로 설계하기 어렵다.
더미 금속 패턴(117)은 재배선 패드들(114) 주변에 배치되는 복수의 더미 금속 패턴들(117)을 포함할 수 있다. 예시적인 실시예에서, 더미 금속 패턴(117)은 스페이스 패턴(116)에 의해 재배선 패드들(114)과 완전히 분리될 수 있다. 더미 금속 패턴(117)은 재배선 패드(114)와 동일한 물질을 포함할 수 있다. 브릿지 패턴(115)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 더미 금속 패턴(117)은 제1 절연층(111a)의 언듈레이션 영역 제거를 통한 반도체 패키지의 평탄도 확보를 위해 제공될 수 있다. 또한, 더미 금속 패턴(117)은 재배선 기판(110)의 최외측에서 기판의 휨을 보상하기 위해 제공될 수 있다.
더미 금속 패턴(117)은 바람개비(pinwheel) 형상, 십자(cross) 형상, 또는 풍차(windmill) 형상을 가질 수 있다. 예를 들어, 더미 금속 패턴(1170은 서로 다른 사방향으로 각각 연장되는 가지 패턴들(BP)을 포함할 수 있다. 가지 패턴들(BP)의 단부들은 라운드된 형상을 가질 수 있다. 가지 패턴들(BP)은 상기 단부들과 더미 금속 패턴(117)의 중심 사이에서 폭이 감소하는 영역을 가질 수 있다. 예시적인 실시예에서, 더미 금속 패턴(117)은 제1 방향(X)으로 연장되는 제1 가지 패턴, 제1 방향(X)의 반대 방향으로 연장되는 제2 가지 패턴, 제2 방향(Y)으로 연장되는 제3 가지 패턴, 및 제2 방향(Y)의 반대 방향으로 연장되는 제4 가지 패턴을 포함할 수 있다. 제1 방향(X) 및 제2 방향(Y)은 서로 교차할 수 있다. 더미 금속 패턴(117)은 가지 패턴들(BP)을 정의하도록 내측으로 오목한 영역(CA)을 더 포함할 수 있다. 더미 금속 패턴(117)의 오목한 영역(CA)은 재배선 패드(114)의 돌출부(P)와 마주할 수 있다. 더미 금속 패턴(117)의 가지 패턴들(BP)의 단부들은 브릿지 패턴(115)과 마주할 수 있다.
디개스-홀(118)은 재배선 패드들(114) 및 더미 금속 패턴들(117)을 관통하는 복수의 디개스-홀들(118)을 포함할 수 있다. 복수의 디개스-홀들(118)은 재배선 패드들(114)을 관통하는 제1 홀들(118a) 및 더미 금속 패턴들(117)을 각각 관통하는 제2 홀들(118b)을 포함할 수 있다. 제1 홀들(118a)은 브릿지 패턴들(115)과 인접하게 배치될 수 있다. 제1 홀들(118a)은 각각의 브릿지 패턴들(115)과 인접하여 하나 또는 복수개로 배치될 수 있다. 제1 홀들(118a)은 절연층(111)에서 배출되는 디개스 성분의 배출을 용이하게 할 수 있다. 제1 홀들(118a) 재배선 패드들(114) 사이를 부분적으로 분리시켜 스트레스 분산 효과를 얻을 수 있다. 제2 홀들(118b)은 더미 금속 패턴들(117) 각각의 중심을 포함하는 영역에 배치될 수 있다. 제2 홀들(118b)은 제1 홀들(118a)과 함께 절연층(111)에서 배출되는 디개스 성분의 배출을 용이하게 할 수 있다. 예시적인 실시예에서, 서로 인접한 제1 홀(118a)과 스페이스 패턴(116) 사이의 최소 거리(d2)는 약 15 μm 내지 약 20 μm의 범위일 수 있다. 예시적인 실시예에서, 서로 인접한 제2 홀(118b)과 스페이스 패턴(116) 사이의 최소 거리(d3)는 약 15 μm 내지 약 20 μm의 범위일 수 있다.
도 1 내지 도 2b를 참조하여 상술한, 재배선 패드(114), 브릿지 패턴(115), 스페이스 패턴(116), 더미 금속 패턴(117), 디개스-홀(118)은 재배선 기판(110)의 일 면 전체에 걸쳐 배치될 수 있다.
반도체 칩(120)은 재배선 기판(110)의 상면 상에 배치되며, 재배선층(112) 과 전기적으로 연결된 접속 패드(120p)를 포함할 수 있다. 예를 들어, 반도체 칩(120)은 접속 패드(120p)가 배치된 제1 면이 재배선 기판(110)의 상면을 향하도록 배치되고, 접속 패드(120p)는 연결 비아(113)를 통해 재배선층(112)과 연결될 수 있다. 접속 패드(120p)는 예를 들어, 알루미늄(Al) 등의 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 반도체 칩(120)은 플립-칩 본딩(flip-chip bonding) 방식으로 재배선 기판(110) 상에 실장될 수도 있다.
반도체 칩(120)은 로직(Logic) 칩 또는 메모리(Memory) 칩일 수 있다. 로직 칩은, 예를 들어, 중앙 처리 장치(central processing unit, CPU), 그래픽 처리 장치 (graphics processing unit, GPU), 필드 프로그램어블 게이트 어레이(field programmable gate array, FPGA), 디지털 신호 처리 장치(digital signal processor, DSP), 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, 주문형 반도체(application-specific integrated circuit, ASIC) 등을 포함할 수 있다. 메모리 칩은, 예를 들어, DRAM(dynamic RAM), SRAM(static RAM) 등과 같은 휘발성 메모리 소자 또는 PRAM(phase change RAM), MRAM(magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 소자를 포함할 수 있다. 이와 달리, 반도체 칩(130)은 재배선 구조(110) 상에 와이어 본딩(wire bonding) 방식으로 실장될 수도 있다.
봉합재(130)는 재배선 기판(110) 상에 배치되며, 반도체 칩(120)의 적어도 일부를 덮을 수 있다. 봉합재(130)는 절연 물질, 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 무기필러 또는/및 유리섬유를 포함하는 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), EMC(Epoxy Molding Compound), 등을 포함할 수 있다.
연결 범프들(140)은 랜드(land), 볼(ball), 또는 핀(pin) 형태를 가질 수 있다. 연결 범프들(140)은 예를 들어, 주석(Sn)이나 주석(Sn)을 포함하는 합금(예, Sn-Ag-Cu)을 포함할 수 있다. 연결 범프들(140)은 반도체 칩(120)과 반대의 재배선 기판(110) 하면 상에 배치되며, 재배선층(112) 및 재배선 패드(114)와 전기적으로 연결될 수 있다. 연결 범프들(140)은 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시킬 수 있다. 연결 범프들(140)은 예를 들어, 솔더볼(solder ball)을 포함할 수 있다.
도 3a 내지 도 3c는 예시적인 실시예들에 따른 반도체 패키지의 부분 확대 평면도들이다. 도 3a 내지 도 3c는 도 2b에 대응하는 영역을 도시한다.
도 3a를 참조하면, 더미 금속 패턴(117a)은 더미 금속 패턴(117) 주변의 스페이스 패턴(116)이 분리된 영역(116s)을 통해 인접한 재배선 패드(114)와 서로 연결될 수 있다. 스페이스 패턴(116)의 분리된 영역(116s)은 더미 금속 패턴(117a)의 오목한 영역(CA)과 연결될 수 있다. 실시예들에 따라, 스페이스 패턴(116)은 분리된 영역(116s)을 하나 또는 복수개로 포함할 수 있고, 이에 따라, 더미 금속 패턴(117a)도 다른 인접한 재배선 패드들(114)과 서로 연결될 수 있다. 스페이스 패턴(116)이 상기 영역(116s)을 포함함으로써, 절연층(111a)의 언듈레이션 영역의 형성을 저지할 수 있다.
도 3b를 참조하면, 더미 금속 패턴(117b)의 가지 패턴들(BP)은 중심으로부터 연장되는 방향과 나란한 축으로부터 비대칭적인 형상을 가질 수 있다. 예를 들어, 더미 금속 패턴(117b)의 가지 패턴(BP)은 평면에서 일 방향으로 기울어진 단부를 가질 수 있다. 다만, 도시된 더미 금속 패턴(117b)의 가지 패턴들(BP)의 형상은 예시적인 것이며, 실시예들에 따라 단부의 형상은 다양하게 변경될 수 있다. 또한, 재배선 패드들(114)의 형상도 다양하게 변경될 수 있다.
도 3c를 참조하면, 복수의 디개스-홀들(118)의 배치가 앞선 실시예와 다를 수 있다. 예를 들어, 복수의 디개스-홀들(118)의 제1 홀들(118a)은 브릿지 패턴(115)에 인접하여 보다 조밀하게 배치될 수 있다. 더미 금속 패턴(117c)에는 제2 홀들(118b)이 배치되지 않을 수 있다. 다만, 도시된 복수의 디개스-홀들(118)의 배치는 예시적인 것이며, 실시예들에 따라, 복수의 디개스-홀들(118)의 배치는 다양하게 변경될 수 있다.
도 4 내지 도 6은 예시적인 실시예들에 따른 반도체 패키지를 나타낸 단면도들이다.
도 4를 참조하면, 반도체 패키지(100A)는 재배선 기판(110), 반도체 칩(120), 봉합재(130), 및 제1 연결 범프(141)를 포함하며, UBM 구조물(150), 제2 연결 범프(142), 및 언더필 수지(160)를 더 포함할 수 있다.
UBM(Under-Bump Metal) 구조물(150)은 재배선 기판(110)의 상면 상에 배치되며, UBM 패드(151) 및 UBM 비아(152)를 포함할 수 있다. UBM 비아(152)는 제2 절연층들(111b) 중 최상측의 제2 절연층(111b)을 관통하여 재배선층들(112)과 UBM 패드(151)를 서로 전기적으로 연결할 수 있다. 제2 연결 범프(142)는 반도체 칩(120)의 접속 패드(120p)와 UBM 패드(151)를 전기적으로 연결할 수 있다. UBM 구조물(150)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다.
언더필 수지(160)는 재배선 기판(110)과 반도체 칩(120) 사이를 채우며, 제2 연결 범프(142)를 감싸도록 형성될 수 있다. 언더필 수지(160)는 에폭시 수지 등의 절연성 수지를 포함할 수 있다. 언더필 수지(160)는 MUF(Molded Under-fill) 방식으로 형성된 봉합재(130)의 일부분일 수 있다.
재배선 기판(110)의 재배선 패드(114)는 도 1 내지 도 2b를 참조하여 상술한 바와 같이, 복수의 재배선층들(112) 중 최하측의 재배선층(112)일 수 있으며, 또한 도 4의 실시예에서, 재배선 패드(114)는 복수의 재배선층들(112) 중 최상측의 재배선층(112)일 수도 있다. 재배선 패드(114)는 도 1 내지 도 2b에 도시된 것과 같은 평면 형상을 가지며, 재배선 기판(110)의 최하측에서는 제1 절연층(111a)의 크랙을 방지하고, 재배선 기판(110)의 최상측에서는 최상위 제2 절연층(111b)의 크랙을 방지할 수 있다.
도 5를 참조하면, 반도체 패키지(100B)는 제1 재배선 기판(110), 제1 반도체 칩(120), 봉합재(130), 및 제1 연결 범프(140)를 포함하며, 수직 연결 구조물(170), 제2 재배선 기판(210), 제2 연결 범프(240), 및 제2 반도체 칩(220)을 더 포함할 수 있다.
수직 연결 구조물(170)의 측면의 적어도 일부는 봉합재(130)에 의해 둘러싸일 수 있다. 수직 연결 구조물(170)은 재배선층(112)에 전기적으로 연결될 수 있다. 수직 연결 구조물(170)은 도전체가 봉합재(130)의 일부를 관통하는 포스트 형태이거나, 절연층과 도전층이 순차로 적층된 다층 기판 형태(예, PCB)를 가질 수 있다. 수직 연결 구조물(170)는 제1 반도체 칩(120)을 수직 방향(Z 방향)으로 지나는 전기 연결 경로를 제공할 수 있다. 수직 연결 구조물(170)에 의해 패키지 온 패키지 구조가 구현될 수 있다.
제2 재배선 기판(210)은 봉합재(130) 및 수직 연결 구조물(170) 상에 배치되며, 제1 재배선 기판(210)과 대응하여 절연층(211), 제2 재배선층(212), 제2 연결 비아(213), 및 제2 재배선 패드(214)를 포함할 수 있다. 예를 들어, 절연층(211)은 수직 방향(Z 방향)으로 적층된 복수의 절연층들(211)을 포함할 수 있으며, 복수의 절연층들(211)은 제1 절연층(211a) 및 제1 절연층(211a) 아래에 적층된 적어도 한층 이상의 제2 절연층(211b)을 포함할 수 있다. 제2 재배선 패드(214)는 제2 재배선 기판(210)의 최상측의 제2 재배선층(212)일 수 있으며, 도 1 내지 도 2b에서 상술한 바와 같은 평면적 형상을 가지며, 그 주변에는 브릿지 패턴, 스페이스 패턴, 더미 금속 패턴, 및 디개스-홀이 배치될 수 있다. 이에 의해, 제2 연결 범프(240)의 적어도 일부를 둘러싸는 제1 절연층(211a)의 크랙 유발을 방지할 수 있다. 한편, 제1 재배선 기판(110)의 제1 재배선 패드(114)에 의해 제1 절연층(111a)의 크랙 유발도 방지할 수 있다.
도 6을 참조하면, 반도체 패키지(100C)는 제1 재배선 기판(110), 제1 반도체 칩(120), 봉합재(130), 및 제1 금속 범프(140)를 포함하며, 프레임(180), 제2 재배선 기판(210), 제3 재배선 기판(310), 제2 반도체 칩(220), 제2 봉합재(230), 제2 금속 범프(240), 및 제3 금속 범프(340)를 더 포함할 수 있다.
프레임(180)은 제1 반도체 칩(120)을 수용하는 관통홀(180H)을 가질 수 있다. 프레임(180)은 절연층(181), 배선층(182), 및 배선 비아(183)를 갖는 배선 구조를 포함할 수 있다. 배선 구조를 이루는 절연층(181), 배선층(182), 및 배선 비아(183)의 개수 및 배치 형태는 도시된 것에 한정되지 않으며 실시예들에 따라 다양하게 변경될 수 있다.
제3 재배선 기판(310)은 하면과 상면에 각각 외부와 전기적으로 연결될 수 있는 재배선 패드들(311a, 311b)을 포함할 수 있고, 내부에 상기 재배선 패드들(311a, 311b)과 연결되는 재배선 회로(312)를 포함할 수 있다. 재배선 회로(312)는 제2 반도체 칩(220)의 접속 패드(220p)를 팬-아웃 영역으로 재배선할 수 있다.
제2 반도체 칩(220)은 내부의 집적 회로와 연결된 접속 패드(220p)을 포함하며, 접속 패드(220p)는 제2 금속 범프(240)에 의해서 제3 재배선 기판(310)과 전기적으로 연결될 수 있다. 제2 금속 범프(240)는 언더필 물질(260)에 의해 둘러싸일 수 있다. 언더필 물질(260)은 에폭시 수지 등을 포함하는 절연성 물질일 수 있다. 제2 금속 범프(240)는 솔더볼(Solder ball), 또는 구리 필라(Copper pillar)를 포함할 수 있다. 변형예에서 제2 반도체 칩(220)의 접속 패드(220p)가 제3 재배선 기판(310)의 상면에 직접 접촉하고, 제3 재배선 기판(310) 내부의 비아를 통해서 재배선 회로(312)에 전기적으로 연결될 수도 있다.
제2 봉합재(230)는 제1 봉합재(131)와 동일하거나 유사한 재료를 포함할 수 있다. 제3 금속 범프(340)는 제3 재배선 기판(310) 하면의 재배선 패드(311a)를 통하여 제3 재배선 기판(310) 내부의 재배선 회로(312)와 전기적으로 연결될 수 있다. 제3 금속 범프(340)에 의해 하부 패키지와 상부 패키지가 결합될 수 있다. 제3 금속 범프(340)는 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다.
제2 재배선 패드(214)는 제2 재배선 기판(210)의 최상측의 제2 재배선층(212)일 수 있으며, 도 1 내지 도 2b에서 상술한 바와 같은 평면적 형상을 가지며, 그 주변에는 브릿지 패턴, 스페이스 패턴, 더미 금속 패턴, 및 디개스-홀이 배치될 수 있다. 이에 의해, 제2 연결 범프(240)의 적어도 일부를 둘러싸는 제1 절연층(211a)의 크랙 유발을 방지할 수 있다. 한편, 제1 재배선 기판(110)의 제1 재배선 패드(114)에 의해 제1 절연층(111a)의 크랙 유발도 방지할 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 패키지에서 재배선 패드의 크기와 절연층에 가해지는 스트레스의 관계를 그래프로 나타낸다.
도 8은 예시적인 실시예들에 따른 반도체 패키지에서 재배선 패드의 디자인에 따른 온도순환시험 결과를 비교예와 비교하여 나타낸다.
도 7을 참조하면, 재배선 패드의 크기, 예를 들어 재배선 패드의 폭이 증가함에 따라, 절연층에 가해지는 스트레스는 증가할 수 있다. 재배선 패드(114)는 구리와 같은 금속 물질을 포함하며, 열에 의해 수축 팽창하는 성질을 갖는다. 재배선 패드(114)와 접하며 최외측에 위치한 절연층, 예를 들어 도 1의 제1 절연층(111a)은 재배선 패드(114)와 열팽창 계수가 서로 상이하며, 상대적으로 물성이 약한 제1 절연층(111a)은 스트레스에 취약해 크랙이 발생될 수 있다. 이러한 제1 절연층(111a)의 크랙 발생은 재배선 패드(114)의 면적이 넓은 영역, 예를 들어 그라운드(ground) 패턴 영역에서 집중적으로 발생한다.
도 8을 참조하면, 비교예 1(a), 비교예 2(b), 및 실시예(c)의 최외측 절연층에서 온도순환시험(Temperature Cycle test)에 의한 크랙 발생 비율을 나타낸다. 비교예 1(a)은 재배선 패드가 적어도 세 개 이상이 결합되어 서로 분리되지 않은 경우에 해당하며, 비교예 2(b)는 비교예 1(a)에서 재배선 패드에 디개스-홀을 추가한 경우에 해당하며, 실시예(c)는 도 1 내지 도 6의 실시예들에서 재배선 패드 및 더미 금속 패턴의 형상을 최적화한 경우에 해당한다. 실시예(c)는 비교예 1(a) 및 비교예 2(b)에 비하여 재배선 패드들을 서로 분절화시켜 그 크기를 상대적으로 감소시키고, 디개스-홀을 배치시킴으로써, 절연층에 가해지는 스트레스가 감소할 수 있다. 따라서, 실시예(c)에서는 약 1000 회의 온도순환에도 절연층에 크랙이 발생하지 않았으며, 신뢰성이 개선된 반도체 패키지가 제공될 수 있다.
도 9a 내지 도 9d는 도 1의 반도체 패키지의 제조 방법을 개략적으로 나타낸 단면도들이다.
도 9a를 참조하면, 봉합재(130) 및 반도체 칩(120)이 노출된 표면 상에 절연층(111)을 형성할 수 있다.
절연층(111)은 반도체 칩(120)의 접속 패드(120p)를 덮도록 형성될 수 있다. 절연층(111)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기필러 또는/및 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric)가 함침된 수지, 예를 들어, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine)를 포함할 수 있다. 예시적인 실시예에서, 절연층(111)은 PID(Photoimageable Dielectric) 수지와 같은 감광성 수지를 포함할 수 있다.
도 9b를 참조하면, 절연층(111)을 패터닝하여 비아 홀(VH)을 형성할 수 있다.
절연층(111)이 절연 물질로서 PID로 형성되는 경우에, 비아 홀(VH)은 포토 리소그래피 공정을 이용하여 형성할 수 있다. 비아 홀(VH)은 기계적 드릴, 또는 레이저 드릴 등을 이용하여 형성할 수 있다.
도 9c를 참조하면, 비아 홀(VH)을 채우는 연결 비아(113)와 연결 비아(113)와 연결되는 재배선층(112)을 형성할 수 있다.
먼저, 시드층을 형성하고, SAP(Semi Additive Process)나 MSAP(Modified Semi Additive Process)와 같은 도금 공정으로 비아 홀(VH)을 채우는 연결 비아(113)와 절연층(111) 상에 배치되는 재배선층(112)을 형성할 수 있다.
도 9d를 참조하면, 포토 리소그래피 공정, 에칭 공정, 및 도금 공정을 반복 수행하여 재배선 기판(110)을 형성할 수 있다.
절연층들(111)과 재배선층들(112)은 도 9a 내지 도 9c에서 설명한 공정을 반복하여 형성될 수 있다. 도금 공정 및 에칭 공정에 의해 최하부 재배선층(112)의 하부에 재배선 패드(114), 브릿지 패턴(115) 및 더미 금속 패턴(117)을 형성하면서, 스페이스 패턴(116) 및 디개스-홀(118)이 형성될 수 있다. 본 단계에서, 재배선 기판(110)의 최외측의 재배선 패드(114), 브릿지 패턴(115) 및 더미 금속 패턴(117)을 도 1 내지 도 2b에 도시된 것과 같은 형상을 갖도록 디자인하여 형성할 수 있다.
다음으로, 도 1을 참조하면, 제1 절연층(111a)을 형성하고, 제1 절연층(111a)을 패터닝하여 개구부(h1)를 형성한 다음, 연결 범프(140)를 형성하여 도 1의 반도체 패키지(100)를 제조할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 패키지 110: 재배선 기판
111: 절연층 112: 재배선층
113: 연결 비아 114: 재배선 패드
115: 브릿지 패턴 116: 스페이스 패턴
117: 더미 금속 패턴 118: 디개스-홀
120: 반도체 칩 130: 봉합재
140: 연결 범프 150: UBM 구조물
160: 언더필 수지 170: 수직 연결 구조물
180: 프레임

Claims (10)

  1. 서로 전기적으로 연결된 연결 비아들 및 재배선층들, 및 상기 연결 비아들을 통해 상기 재배선층들과 전기적으로 연결되는 재배선 패드들을 포함하는 재배선 기판; 및
    상기 재배선 기판 상에 배치되며, 상기 재배선층들과 전기적으로 연결되는 접속 패드를 포함하는 반도체 칩을 포함하고,
    상기 재배선 패드들 각각은 서로 다른 방향으로 돌출된 복수의 돌출부들을 갖는 평면 형상을 가지며,
    상기 재배선 기판은 상기 재배선 패드들 중 인접한 재배선 패드들 사이에 배치되는 더미 금속 패턴들을 더 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 복수의 돌출부들 중 적어도 일부는 모서리가 라운드된 형상을 갖는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 재배선 패드들 중 일부는 브릿지 패턴들에 의해 서로 연결되는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 연결 비아들 중 일부는 상기 재배선 패드들의 상기 복수의 돌출부들을 따라 배열되는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 더미 금속 패턴들 중 적어도 일부는 바람개비(pinwheel) 형상을 갖는 반도체 패키지.
  6. 접속 패드들을 포함하는 반도체 칩;
    상기 접속 패드들과 전기적으로 연결되는 재배선 패드들, 상기 재배선 패드들 중 적어도 일부를 서로 분리시키는 스페이스 패턴들, 상기 재배선 패드들과 동일 레벨에 배치되며 상기 스페이스 패턴들에 의해 적어도 일부가 둘러싸이는 더미 금속 패턴들, 상기 재배선 패드들과 다른 레벨에 배치되는 재배선층들, 및 상기 재배선 패드들과 상기 재배선층들을 서로 연결하는 연결 비아들을 포함하는 재배선 기판을 포함하고,
    상기 재배선 패드들 각각의 외측면은 오목-볼록한 형상을 갖는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 재배선 패드의 상기 외측면의 볼록한 부분은 라운드된 형상을 갖는 반도체 패키지.
  8. 제6 항에 있어서,
    각각의 상기 더미 금속 패턴들은 서로 다른 사방향으로 각각 연장되는 가지 패턴들을 포함하는 반도체 패키지.
  9. 제6 항에 있어서,
    상기 재배선 기판은, 상기 재배선 패드들 중 적어도 일부를 서로 연결하는 브릿지 패턴들 및 상기 재배선 패드들을 관통하며 상기 브릿지 패턴들과 인접하게 배치된 제1 홀들 및 상기 더미 금속 패턴들 중 적어도 일부를 관통하는 제2 홀들을 더 포함하는 반도체 패키지.
  10. 서로 전기적으로 연결된 연결 비아들 및 재배선층들, 및 상기 연결 비아들을 통해 상기 재배선층들과 전기적으로 연결되는 재배선 패드들, 상기 재배선 패드들 중 적어도 일부를 서로 분리시키는 스페이스 패턴들, 상기 스페이스 패턴들에 의해 적어도 일부가 둘러싸이는 더미 금속 패턴들, 및 상기 재배선 패드들 및 상기 더미 금속 패턴들 중 적어도 하나를 관통하는 디가스 홀들을 포함하는 재배선 기판;
    상기 재배선 패드들과 전기적으로 연결되는 금속 범프들; 및
    상기 재배선 기판 상에 배치되며, 상기 재배선층들과 전기적으로 연결되는 접속 패드들을 포함하는 반도체 칩을 포함하고,
    상기 재배선 패드들의 각각은 그 중심을 기준으로 동일 평면에서 서로 다른 방향으로 돌출되며 모서리가 라운드된 형상을 갖는 복수의 돌출부들을 포함하고,
    각각의 상기 더미 금속 패턴들은 서로 다른 사방향으로 각각 연장되는 가지 패턴들을 포함하는 반도체 패키지.
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