TW202407907A - 半導體封裝 - Google Patents

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semiconductor wafer
chip
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李大虎
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體封裝，包含封裝基底；第一晶片結構，安裝於封裝基底上；第一半導體晶片，安裝於第一晶片結構上；以及第一模製層，環繞封裝基底上的第一晶片結構及第一半導體晶片。第一晶片結構包含：第二半導體晶片；第二模製層，位於第二半導體晶片的側向表面上；第一重佈線層，位於第二半導體晶片及第二模製層上；以及第一貫穿電極，位於第二半導體晶片的一側上且連接至第一重佈線層。

Description

半導體封裝
[相關申請案的交叉參考]
此美國非臨時專利申請案根據35 U.S.C. § 119主張2022年8月12日在韓國智慧財產局申請的韓國專利申請案第10-2022-0101254號的優先權，所申請案的揭露內容以全文引用的方式併入本文中。
本發明概念是關於一種半導體封裝，且更特定言之，是關於一種經堆疊半導體封裝及其製造方法。
在最近電子產品市場中愈來愈需要攜帶型裝置。因此，安裝於攜帶型裝置上的電子部件需要具有減小的大小及重量。電子部件當中的記憶體裝置需要達成高頻寬或提供高處理能力。
需要將數個個別裝置整合成單一封裝的技術以及用以減小安裝部件的個別大小以完成電子部件的大小及重量減小的技術。特定言之，在高頻信號下操作的半導體封裝需要具有緊密性及極佳電特性。
矽穿孔（through-silicon via；TSV）為允許半導體裝置堆疊的豎直互連存取（通孔）連接的類型。然而，用於堆疊半導體裝置的TSV製程複雜且過於昂貴。
本發明概念的一些實施例提供一種具有增加的電特性的半導體封裝及其製造方法。
本發明概念的一些實施例提供一種具有增加的結構穩定性的半導體封裝及其製造方法。
本發明概念的一些實施例提供一種製造半導體封裝的簡化及低成本方法及由其製造的半導體封裝。
根據本發明概念的例示性實施例，一種半導體封裝包含：封裝基底；第一晶片結構，安裝於封裝基底上；第一半導體晶片，安裝於第一晶片結構上；以及第一模製層，環繞封裝基底上的第一晶片結構及第一半導體晶片。第一晶片結構包含：第二半導體晶片；第二模製層，安置於第二半導體晶片的側向表面上；第一重佈線層，安置於第二半導體晶片及第二模製層上；以及第一貫穿電極，安置於第二半導體晶片的一側上且連接至第一重佈線層。
根據本發明概念的例示性實施例，一種半導體封裝包含：封裝基底；第一半導體晶片，覆晶安裝於封裝基底上；第一模製層，環繞第一半導體晶片的側向表面；第一貫穿電極，豎直地穿透第一模製層且經由第一模製層的底部表面上的第一連接端子安裝於封裝基底上；第一重佈線層，安置於第一半導體晶片及第一模製層上，所述第一重佈線層耦接至第一貫穿電極；第二半導體晶片，覆晶安裝於第一重佈線層上；以及第二模製層，安置於封裝基底上，所述第二模製層覆蓋第一模製層、第一重佈線層以及第二半導體晶片。
根據本發明概念的例示性實施例，一種半導體封裝包含：封裝基底；第一晶片結構，安置於封裝基底上；以及第一半導體晶片，安置於第一晶片結構上。第一晶片結構包含：第二半導體晶片；豎直連接端子，安置於第二半導體晶片的一側上；以及第一重佈線層，安置於第二半導體晶片及豎直連接端子上，所述第一重佈線層電連接至豎直連接端子，且所述第一重佈線層上安裝有第一半導體晶片。第二半導體晶片經由封裝基底與第二半導體晶片之間的第一連接端子安裝於封裝基底上。豎直連接端子經由封裝基底與豎直連接端子之間的第二連接端子安裝於封裝基底上。
根據本發明概念的實施例，一種製造半導體封裝的方法包含：形成第一半導體晶片；形成環繞第一半導體晶片的第一模製層；形成豎直地穿透第一模製層的貫穿電極；在第一半導體晶片及第一模製層上形成重佈線層；執行切割製程以劃分第一半導體晶片以形成晶片結構；使用覆晶方式將晶片結構安裝於封裝基底上；將第二半導體晶片覆晶安裝於晶片結構的重佈線層上；以及在封裝基底上形成覆蓋晶片結構及第二半導體晶片的第二模製層。
下文現將參考隨附圖式描述根據本發明概念的半導體封裝。
圖1示出繪示根據本發明概念的例示性實施例的半導體裝置的橫截面視圖。圖2示出繪示根據本發明概念的例示性實施例的半導體裝置的平面視圖。
參考圖1及圖2，提供封裝基底100。封裝基底100可為重佈線基底。舉例而言，封裝基底100可包含彼此堆疊的一或多個第一基底佈線層。第一基底佈線層中的各者可包含第一基底介電圖案110及在第一基底介電圖案110中的一或多個第一基底佈線圖案120。一個第一基底佈線層中的第一基底佈線圖案120可電連接至鄰近另一第一基底佈線層中的第一基底佈線圖案120。
第一基底介電圖案110可包含電介質聚合物或光可成像電介質（photo-imageable dielectric；PID）。舉例而言，光可成像電介質可包含選自以下中的至少一者：感光性聚醯亞胺、聚苯并噁唑（PBO）、酚聚合物以及苯環丁烷聚合物。替代地，第一基底介電圖案110可包含介電材料。舉例而言，第一基底介電圖案110可包含氧化矽（SiO）、氮化矽（SiN）、氮氧化矽（SiON）或電介質聚合物。
第一基底佈線圖案120可設置於第一基底介電圖案110上。第一基底佈線圖案120可在第一基底介電圖案110上水平地延伸。第一基底佈線圖案120可設置於第一基底介電圖案110的頂部表面上。第一基底佈線圖案120可突出至第一基底介電圖案110的頂部表面上。在第一基底介電圖案110上，第一基底佈線圖案120可覆蓋有安置於第一基底介電圖案110上的另一第一基底介電圖案110。設置於最上部第一基底佈線層上的第一基底佈線圖案120可充當基底襯墊，將在下文論述的第一晶片結構200耦接至所述基底襯墊。舉例而言，設置於最上部第一基底佈線層上的第一基底佈線圖案120中的一些可為其上安裝有第一晶片結構200的第一半導體晶片210的第一基底襯墊122，且設置於最上部第一基底佈線層上的第一基底佈線圖案120中的其他者可為第一晶片結構200的第一貫穿電極240耦接至其的第二基底襯墊124。第一基底佈線圖案120可為第一基底佈線層的襯墊部分或線路部分。舉例而言，第一基底佈線圖案120可為用於在封裝基底100中水平重佈線的組件。第一基底佈線圖案120可包含導電材料。舉例而言，第一基底佈線圖案120可包含金屬，諸如銅（Cu）。
第一基底佈線圖案120可具有鑲嵌結構。舉例而言，第一基底佈線圖案120可具有突出至其底部表面上的通孔。通孔可為用於相鄰第一基底佈線層的第一基底佈線圖案120之間的豎直連接的組件。替代地，通孔可為用於最下部第一基底佈線層的外部襯墊130與第一基底佈線圖案120之間的連接的組件。舉例而言，通孔可自第一基底佈線圖案120的底部表面穿過第一基底介電圖案110以耦接至下伏另一第一基底佈線層的第一基底佈線圖案120的頂部表面。在另一實例中，通孔可自第一基底佈線圖案120的底部表面穿過最下部第一基底介電圖案110以耦接至外部襯墊130的頂部表面。在此組態中，第一基底佈線圖案120的上部部分可為用作水平線或襯墊的頭部部分，且第一基底佈線圖案120的通孔可為尾部部分。第一基底佈線圖案120可具有T形狀。
一或多個外部襯墊130可設置於最下部第一基底佈線層的底部表面上。外部襯墊130可電連接至第一基底佈線圖案120。外部襯墊130可充當外部端子150耦接至其的襯墊。
可提供基底保護層140。基底保護層140可覆蓋最下部第一基底佈線層的底部表面且暴露外部襯墊130。外部襯墊130可在其經暴露底部表面上具備外部端子150。外部端子150可包含焊料球或焊料凸塊，且基於外部端子150的類型，半導體封裝可以球柵陣列（ball grid array；BGA）類型、精細球柵陣列（fine ball-grid array；FBGA）類型以及地柵陣列（land grid array；LGA）類型中的一者的形式提供。
封裝基底100可如上文所述組態。然而，本發明概念不限於此。封裝基底100可為印刷電路板（printed circuit board；PCB）。舉例而言，封裝基底100可具有核心層及用於核心層的頂部側及底部側上的佈線連接的周邊部件。
第一晶片結構200可安置於封裝基底100上。第一晶片結構200可包含第一半導體晶片210、第一模製層220、第一重佈線層230以及第一貫穿電極240。以下將詳細描述第一晶片結構200的組態。
第一半導體晶片210可包含半導體材料，諸如矽（Si）。第一半導體晶片210可包含第一電路層212。第一電路層212可包含記憶體電路。舉例而言，第一半導體晶片210可為記憶體晶片。然而，本發明概念不限於此，且第一半導體晶片210可包含邏輯晶片或被動元件。第一半導體晶片210的底部表面210l可為主動表面，且第一半導體晶片210的頂部表面210u可為非主動表面。舉例而言，第一半導體晶片210可以面朝下狀態安置於封裝基底100上。舉例而言，主動表面可接觸可包含至少一個電晶體的第一半導體晶片210的主動區。
第一模製層220可設置於第一半導體晶片210的一側上。當以平面視圖查看時，第一模製層220可環繞第一半導體晶片210。第一模製層220可覆蓋第一半導體晶片210的側向表面或外表面。在此情況下，第一模製層220可與第一半導體晶片210的側向表面接觸。第一模製層220可具有位於與第一半導體晶片210的頂部表面210u的層級相同的層級處的頂部表面220u。舉例而言，第一模製層220的頂部表面220u可與第一半導體晶片210的頂部表面210u共面。第一模製層220可具有位於與第一半導體晶片210的底部表面210l的層級相同的層級處的底部表面220l。舉例而言，第一模製層220的底部表面220l可與第一半導體晶片210的底部表面210l共面。當在平行於第一半導體晶片210的側向表面的方向上查看時，第一模製層220可具有與第一半導體晶片210的寬度相同的寬度。第一模製層220可包含介電材料，諸如環氧樹脂模塑化合物（epoxy molding compound；EMC）。
至少一個第一貫穿電極240可安置於第一半導體晶片210的一側上。第一貫穿電極240可與第一半導體晶片210水平地間隔開安置。第一貫穿電極240可豎直地穿透第一模製層220。第一貫穿電極240的末端可朝向封裝基底100延伸以暴露於第一模製層220的底部表面220l上。第一貫穿電極240的底部表面可與第一模製層220的底部表面220l共面。在此情況下，第一模製層220的底部表面220l可為平坦的，且第一貫穿電極240的底部表面亦可為平坦的。第一貫穿電極240的另一末端可朝向第一重佈線層230延伸以暴露於第一模製層220的頂部表面220u上。第一貫穿電極240的頂部表面可與第一模製層220的頂部表面220u共面。在此情況下，第一模製層220的頂部表面220u可為平坦的，且第一貫穿電極240的頂部表面亦可為平坦的。第一貫穿電極240可具有豎直地穿透第一模製層220的圓形柱形狀或多邊形柱形狀。第一貫穿電極240可具有均勻寬度，而不管距封裝基底100的距離。替代地，第一貫穿電極240可具有隨著距封裝基底100的距離減小而減小的寬度。視需要，第一貫穿電極240可以複數形式提供。舉例而言，當以如圖2中所繪示的平面視圖查看時，第一貫穿電極240可安置於第一半導體晶片210的相對側上或經配置以環繞第一半導體晶片210。在此情況下，第二基底襯墊124亦可以複數形式提供耦接至第一貫穿電極240。第一貫穿電極240可包含金屬。舉例而言，第一貫穿電極240可包含銅（Cu）。
第一重佈線層230可安置於第一半導體晶片210及第一模製層220上。第一重佈線層230可與第一半導體晶片210的頂部表面210u及第一模製層220的頂部表面220u直接接觸。
第一重佈線層230可包含彼此堆疊的一或多個第二基底佈線層。第二基底佈線層中的各者可包含第二基底介電圖案232及第二基底介電圖案232中的一或多個第二基底佈線圖案234。當第二基底佈線層以複數形式提供時，一個第二基底佈線層中的第二基底佈線圖案234可電連接至鄰近另一第二基底佈線層中的第二基底佈線圖案234。
第二基底介電圖案232可包含電介質聚合物或光可成像電介質（PID）。舉例而言，光可成像電介質可包含選自以下中的至少一者：感光性聚醯亞胺（PI）、聚苯并噁唑（PBO）、酚聚合物以及苯環丁烷聚合物。替代地，第二基底介電圖案232可包含介電材料。舉例而言，第二基底介電圖案232可包含氧化矽（SiO）、氮化矽（SiN）、氮氧化矽（SiON）或電介質聚合物。
第二基底佈線圖案234可安置於第二基底介電圖案232上。第二基底佈線圖案234可在第二基底介電圖案232上水平地延伸。第二基底佈線圖案234可設置於第二基底介電圖案232的頂部表面上。第二基底佈線圖案234可突出至第二基底介電圖案232的頂部表面上。在第二基底介電圖案232上，第二基底佈線圖案234可覆蓋有安置於第二基底介電圖案232上的另一第二基底介電圖案232。最上部第二基底佈線層上的第二基底佈線圖案234可為第二半導體晶片310耦接至其的重佈線襯墊236，如下文所論述。第二基底佈線圖案234可為第二基底佈線層的襯墊部分或線路部分。在此意義上，第二基底佈線圖案234可為用於在第二基底佈線層中水平重佈線的組件。舉例而言，如圖2中所繪示，第二基底佈線圖案234可將重佈線襯墊236連接至第一貫穿電極240。第一貫穿電極240可對應於豎直連接端子，第一重佈線層230的電連接經由所述豎直連接端子朝向封裝基底100延伸。圖2藉助於實例描繪第二基底佈線圖案234的電連接，且第二基底佈線圖案234的形狀及配置不限於圖2中所示出的形狀及配置。第二基底佈線圖案234可包含導電材料。舉例而言，第二基底佈線圖案234可包含銅（Cu）。
第二基底佈線圖案234可具有鑲嵌結構。舉例而言，第二基底佈線圖案234可具有已連接成單一個體件的頭端部分及尾端部分。當以豎直截面視圖查看時，第二基底佈線圖案234的頭部部分及尾部部分可具有T形狀。
第二基底佈線圖案234的頭部部分可為水平地擴展第一重佈線層230中的佈線的線路部分或襯墊部分。頭部部分可設置於第二基底介電圖案232的頂部表面上。舉例而言，頭部部分可突出至第二基底介電圖案232的頂部表面上。
第二基底佈線圖案234的尾部部分可為用於第一重佈線層230中的佈線的豎直連接的通孔部分。尾部部分可耦接至安置於其下的另一第二基底佈線層。舉例而言，第二基底佈線圖案234的尾部部分可自頭部部分的底部表面延伸，且可穿透第二基底介電圖案232以耦接至下伏另一第二基底佈線層的第二基底佈線圖案234的頭部部分。第二基底佈線層中的最下部者的第二基底佈線圖案234的尾部部分可穿透暴露於第一重佈線層230的底部表面上的第二基底介電圖案232。在此情況下，最下部第二基底佈線層的第二基底佈線圖案234的尾部部分可定位於第一模製層220上。最下部第二基底佈線層的第二基底佈線圖案234的尾部部分可耦接至第一貫穿電極240。
第一晶片結構200可在其底部表面上具備連接端子202及連接端子204。連接端子202及連接端子204可包含設置於第一半導體晶片210的底部表面210l上的第一連接端子202及設置於第一貫穿電極240的底部表面上的第二連接端子204。第一連接端子202可電連接至第一半導體晶片210的輸入/輸出電路（或記憶體電路）、電力電路或接地電路。連接端子202及連接端子204可包含例如焊料球。
第一晶片結構200可安裝於封裝基底100上。舉例而言，第一晶片結構200可經由連接端子202及連接端子204電連接至封裝基底100。第一連接端子202可設置於封裝基底100的第一基底襯墊122與第一半導體晶片210的第一電路層212之間。第二連接端子204可設置於封裝基底100的第一貫穿電極240與第二基底襯墊124之間。由於第一晶片結構200經由連接端子202及連接端子204安裝於封裝基底100上，因此第一晶片結構200的底部表面可與封裝基底100間隔開。舉例而言，第一半導體晶片210的底部表面210l及第一貫穿電極240的底部表面可與封裝基底100的頂部表面間隔開。
底部填充層可設置於封裝基底100與第一晶片結構200之間。底部填充層可環繞連接端子202及連接端子204，同時填充封裝基底100與第一半導體晶片210之間的空間及封裝基底100與第一模製層220之間的空間。
第二半導體晶片310可安置於第一晶片結構200上。第二半導體晶片310可定位於第一半導體晶片210上方。舉例而言，第二半導體晶片310可與第一半導體晶片210豎直地重疊。換言之，第二半導體晶片310可定位於第一晶片結構200的中心部分上。第二半導體晶片310可包含半導體材料，諸如矽（Si）。第二半導體晶片310可包含第二電路層312。第二半導體晶片310可具有與第一半導體晶片210相同的類型。舉例而言，第二電路層312可包含記憶體電路。在此意義上，第二半導體晶片310可為記憶體晶片。然而，本發明概念不限於此，且第二半導體晶片310可包含邏輯晶片或被動元件。不需要第二半導體晶片310具有與第一半導體晶片210相同的類型。根據例示性實施例，第二半導體晶片310及第一半導體晶片210為不同類型的半導體晶片。第二半導體晶片310的底部表面可為主動表面，且第二半導體晶片310的頂部表面可為非主動表面。舉例而言，第二半導體晶片310可以面朝下狀態安置於第一晶片結構200上。舉例而言，主動表面可接觸包含至少一個電晶體的第二半導體晶片310的主動區。
第二半導體晶片310可在其底部表面上具備第三連接端子314。第三連接端子314可電連接至第二半導體晶片310的輸入/輸出電路（或記憶體電路）、電力電路或接地電路。第三連接端子314可包含例如焊料球。
第二半導體晶片310可安裝於第一晶片結構200上。舉例而言，第二半導體晶片310可經由第三連接端子314電連接至第一晶片結構200的第一重佈線層230。第三連接端子314可安置於第一晶片結構200中的第一重佈線層230的重佈線襯墊236與第二半導體晶片310的第二電路層312之間。第二半導體晶片310可經由第一晶片結構200的第一重佈線層230及第一貫穿電極240電連接至封裝基底100。由於第二半導體晶片310經由第三連接端子314安裝於第一晶片結構200上，因此第二半導體晶片310的底部表面可與第一晶片結構200間隔開。
底部填充層可安置於第一晶片結構200與第二半導體晶片310之間。底部填充層可環繞第三連接端子314，同時填充第一晶片結構200與第二半導體晶片310之間的空間。
根據本發明概念的例示性實施例，第一半導體晶片210及第二半導體晶片310在不具有穿透第一半導體晶片210及第二半導體晶片310的穿孔的情況下豎直地堆疊。另外，第一半導體晶片210及第二半導體晶片310可各自以覆晶接合方式安裝，所述覆晶接合方式的電連接長度小於線接合方式的電連接長度。舉例而言，第一半導體晶片210及第二半導體晶片310中的各者可經覆晶安裝。因此，提供具有較低製造成本及較高電特性的半導體封裝可為可能的。
仍參考圖1及圖2，第一半導體晶片210及第二半導體晶片310可耦接至同一佈線電路。舉例而言，第一基底襯墊122可具有第一半導體晶片210耦接至其的第一基底襯墊122'，且第二基底襯墊124可具有第一貫穿電極240耦接至其的第二基底襯墊124'，第一基底襯墊122'及第二基底襯墊124'在封裝基底100中彼此電連接。當第一半導體晶片210及第二半導體晶片310為相同類型的記憶體晶片時，第一半導體晶片210的記憶體電路的至少一部分及第二半導體晶片310的記憶體電路的至少一部分可經由第一基底襯墊122中的第一基底襯墊122'、第二基底襯墊124中的第二基底襯墊124'以及第一貫穿電極240彼此連接。替代地，即使當第一半導體晶片210及第二半導體晶片310為彼此不同的半導體晶片時，第一半導體晶片210的電力/接地電路的至少一部分及第二半導體晶片310的電力/接地電路的至少一部分可經由第一基底襯墊122中的第一基底沈澱122'、第二基底襯墊124的第二基底襯墊124'以及第一貫穿電極240彼此連接。
根據本發明概念的例示性實施例，第一半導體晶片210及第二半導體晶片310部分共用封裝基底100的電路，且因此封裝基底100的佈線所需的區域可減少。因此，提供緊密大小的半導體封裝可為可能的。另外，提供具有封裝基底100中的較少佈線且具有較大電特性的半導體封裝可為可能的。
再次參考圖1及圖2，第二模製層400可安置於封裝基底100上。第二模製層400可覆蓋封裝基底100的頂部表面。第二模製層400可環繞第一晶片結構200及第二半導體晶片310。圖1描繪第二模製層400覆蓋第二半導體晶片310的頂部表面，但本發明概念不限於此。第二模製層400可暴露第二半導體晶片310的頂部表面。在此情況下，視需要，熱輻射構件可安置於第二半導體晶片310的頂部表面上。第二模製層400可包含介電材料。舉例而言，第二模製層400可包含環氧樹脂模塑化合物（EMC）。
圖3示出繪示根據本發明概念的例示性實施例的半導體裝置的橫截面視圖。在以下實施例中，與圖1及圖2的實施例中所論述的彼等相同的組件以相同附圖標記分配，且為便於說明將省略或簡略其重複解釋。以下將集中於圖1及圖2的實施例與下文所描述的其他實施例之間的不同。
參考圖3，第一晶片結構200可更包含連接基底250。連接基底250可安置於封裝基底100上。連接基底250可具有穿過其的開口OP。舉例而言，開口OP可具有連接連接基底250的頂部表面與底部表面的開孔。開口OP可定位於封裝基底100的中心區上。連接基底250的頂部表面可與第一重佈線層230的底部表面接觸。連接基底250可對應於連接至第一半導體晶片210的一側上的第一重佈線層230的豎直連接端子。
連接基底250可包含基層252及為安置於基層252中的線圖案的導電構件254。舉例而言，基層252可包含氧化矽（SiO）。導電構件254可佔據連接基底250的外側，且開口OP可佔據連接基底250的內側。
導電構件254可包含上部襯墊254p1、通孔254v以及下部襯墊254p2。上部襯墊254p1可安置於連接基底250的上部部分中。上部襯墊254p1可暴露於連接基底250的頂部表面上。上部襯墊254p1可電連接至第一重佈線層230的第二基底佈線圖案234。舉例而言，第二基底佈線圖案234可穿透第二基底介電圖案232以耦接至上部襯墊254p1。連接基底250可對應於豎直連接端子，第一重佈線層230的電連接經由所述豎直連接端子朝向封裝基底100延伸。下部襯墊254p2可安置於連接基底250的底部表面上。通孔254v可為穿透基層252以將上部襯墊254p1電連接至下部襯墊254p2的貫穿電極。
第一半導體晶片210可安置於連接基底250的開口OP中。當以平面視圖查看時，第一半導體晶片210可具有小於開口OP的平面形狀的平面形狀。舉例而言，第一半導體晶片210可與開口OP的內側壁間隔開。
第一模製層220可填充連接基底250與第一半導體晶片210之間的空間。舉例而言，第一模製層220可填充開口的未佔據部分。第一模製層220可覆蓋連接基底250的頂部表面及第一半導體晶片210的頂部表面210u。在此情況下，第一重佈線層230的第二基底佈線圖案234可穿透第二基底介電圖案232及第一模製層220，進而耦接至上部襯墊254p1。連接基底250的底部表面、第一模製層220的底部表面以及第一半導體晶片210的底部表面210l可彼此共面。
第一晶片結構200可安裝於封裝基底100上。舉例而言，第一晶片結構200可經由連接端子202及連接端子204電連接至封裝基底100。第一連接端子202可安置於封裝基底100的第一基底襯墊122與第一半導體晶片210的第一電路層212之間。第二連接端子204可安置於封裝基底100的第二基底襯墊124與連接基底250的下部襯墊254p2之間。
圖4示出繪示根據本發明概念的例示性實施例的半導體裝置的橫截面視圖。圖5示出繪示根據本發明概念的例示性實施例的半導體裝置的平面視圖。為便於描述，圖5省略第二半導體晶片的一些晶片襯墊及第一重佈線層的一些佈線的圖示。
圖1描繪第二半導體晶片310與第一半導體晶片210豎直地重疊，但本發明概念不限於此。
參考圖4及圖5，第二半導體晶片310可鄰近於第一晶片結構200的側向表面中的一者而安置。舉例而言，第二半導體晶片310的部分可定位於鄰近於第一半導體晶片210的第一側向表面210a的第一模製層220上，且第二半導體晶片310的另一部分可定位於第一半導體晶片210上。因此，第二半導體晶片310可與第一模製層220的部分及第一半導體晶片210的部分豎直地重疊。第一半導體晶片210的第一側向表面210a可定位於第二半導體晶片310下方。舉例而言，當以平面視圖查看時，第二半導體晶片310可在自第一半導體晶片210朝向第一模製層220的方向上自第一半導體晶片210的第一側向表面210a突出。第二半導體晶片310可自第一半導體晶片210水平地移位。
根據本發明概念的例示性實施例，第二半導體晶片310可經由第一模製層220中的第一重佈線層230及第一貫穿電極240連接至封裝基底100。如圖5中所繪示，第二半導體晶片310可經安置以擱置於第一模製層220上，且第一重佈線層230可具有一或多個佈線，用於第二半導體晶片310與第一貫穿電極240之間的連接的所述佈線具有減小的長度。因此，可提供電特性增加的半導體封裝。
圖6示出繪示根據本發明概念的例示性實施例的半導體裝置的橫截面視圖。圖7示出繪示根據本發明概念的例示性實施例的半導體裝置的平面視圖。為便於描述，圖7省略第二半導體晶片的一些晶片襯墊及第一重佈線層的一些佈線的圖示。
圖4及圖5描繪第一模製層220環繞第一半導體晶片210，但本發明概念不限於此。
參考圖6及圖7，第二半導體晶片310可鄰近於第一晶片結構200的側向表面中的一者而安置。第二半導體晶片310可與第一模製層220的部分及第一半導體晶片210的部分豎直地重疊。第二半導體晶片310可自第一半導體晶片210水平地移位。
第二半導體晶片310可經由鄰近於第一晶片結構200的一個側向表面而安置的第一貫穿電極240電連接至封裝基底100，且因此第一模製層220及第一貫穿電極240均不安置於第一半導體晶片210的與第一半導體晶片210的第一側向表面210a相對的第二側向表面210b上。舉例而言，第一模製層220可僅安置於第一半導體晶片210的第一側向表面210a上及第一側向表面210a與第二側向表面210b之間的第一半導體晶片210的側向表面上。第一半導體晶片210的第二側向表面210b可在不覆蓋有第一模製層220的情況下暴露。第一貫穿電極240可鄰近於第一半導體晶片210的第一側向表面210a而安置。替代地，第一貫穿電極240可鄰近於第一半導體晶片210的第一側向表面210a及第一側向表面210a與第二側向表面210b之間的第一半導體晶片210的側向表面而安置。
根據本發明概念的例示性實施例，由於第一貫穿電極240及第一模製層220僅安置於第一半導體晶片210的一些側向表面上，因此第一晶片結構200可具有較小平面區域。因此，提供緊密大小的半導體封裝可為可能的。
圖8示出繪示根據本發明概念的例示性實施例的半導體裝置的橫截面視圖。
參考圖8，第二晶片結構500可安置於第一晶片結構200與第二半導體晶片310之間。舉例而言，第一晶片結構200可安裝於封裝基底100上，第二晶片結構500可安裝於第一晶片結構200的第一重佈線層230上，且第二半導體晶片310可安裝於第二晶片結構500上。
第二晶片結構500的組態可與第一晶片結構200的組態實質上相同或類似。第二晶片結構500可包含第三半導體晶片510、第三模製層520、第二重佈線層530以及第二貫穿電極540。以下將詳細描述第二晶片結構500的組態。
第三半導體晶片510可包含半導體材料，諸如矽（Si）。第三半導體晶片510可包含第三電路層512。第三半導體晶片510可具有與第一半導體晶片210相同的半導體晶片。舉例而言，第三電路層512可包含記憶體電路。第三半導體晶片510可以面朝下狀態安置於第一晶片結構200上。
第三模製層520可安置於第三半導體晶片510的一側上。當以平面視圖查看時，第三模製層520可環繞第三半導體晶片510。第三模製層520可覆蓋第三半導體晶片510的側向表面。第三模製層520的頂部表面可與第三半導體晶片510的頂部表面共面。第三模製層520的底部表面可與第三半導體晶片510的底部表面共面。第三模製層520可包含介電材料，諸如環氧樹脂模塑化合物（EMC）。
至少一個第二貫穿電極540可安置於第三半導體晶片510的一側上。第二貫穿電極540可與第三半導體晶片510水平地間隔開安置。第二貫穿電極540可豎直地穿透第三模製層520。第二貫穿電極540的一個末端可朝向第一晶片結構200延伸以暴露於第三模製層520的底部表面上。第三模製層520的底部表面可為平坦的，且第二貫穿電極540的底部表面亦可為平坦的。第二貫穿電極540的頂部表面可與第三模製層520的頂部表面共面。第三模製層520的頂部表面可為平坦的，且第二貫穿電極540的頂部表面亦可為平坦的。第二貫穿電極540可具有豎直地穿透第三模製層520的圓形柱形狀或多邊形柱形狀。當以平面視圖查看時，第二貫穿電極540可安置於第三半導體晶片510的相對側上，或可配置成環繞第三半導體晶片510。第二貫穿電極540可包含金屬。
第二重佈線層530可安置於第三半導體晶片510及第三模製層520上。第二重佈線層530可與第三半導體晶片510的頂部表面及第三模製層520的頂部表面直接接觸。第二重佈線層530可包含彼此堆疊的一或多個第三基底佈線層。第三基底佈線層中的各者可包含第三基底介電圖案及第三基底介電圖案中的一或多個第三基底佈線圖案。當第三基底佈線層以複數形式提供時，一個第三基底佈線層中的第三基底佈線圖案可電連接至鄰近另一第三基底佈線層中的第三基底佈線圖案。第三基底介電圖案可包含電介質聚合物或光可成像電介質（PID）。第三基底佈線圖案可安置於第三基底介電圖案上。第三基底佈線圖案可在第三基底介電圖案上水平地延伸。最下部第三基底佈線層的第三基底佈線圖案可具有耦接至第二貫穿電極540的尾部部分。
第二晶片結構500可在其底部表面上具備第四連接端子502。第四連接端子502可安置於第三半導體晶片510的底部表面上及第二貫穿電極540的底部表面上。第四連接端子502可包含例如焊料球。
第二晶片結構500可安裝於第一晶片結構200上。舉例而言，第二晶片結構500可經由第四連接端子502電連接至第一晶片結構200的第一重佈線層230。
第二半導體晶片310可安裝於第二晶片結構500上。舉例而言，第二半導體晶片310可經由第三連接端子314電連接至第二晶片結構500的第二重佈線層530。
根據本發明概念的例示性實施例，晶片結構200及晶片結構500可豎直地堆疊以提供至半導體封裝的增加的整合。
圖9及圖10示出繪示根據本發明概念的例示性實施例的半導體裝置的橫截面視圖。
參考圖9，第三晶片結構600可安置於封裝基底100上。舉例而言，第一晶片結構200可安裝於封裝基底100上，且第三晶片結構600可安裝於封裝基底100上，同時與第一晶片結構200水平地間隔開。
第三晶片結構600的組態可與第一晶片結構200的組態實質上相同或類似。第三晶片結構600可包含第四半導體晶片610、第四模製層620、第三重佈線層630以及第三貫穿電極640。
第四半導體晶片610可包含第四電路層612。第四電路層612可包含記憶體電路。第四半導體晶片610可以面朝下狀態安置於封裝基底100上。
第四模製層620可安置於第四半導體晶片610的一側上。當以平面視圖查看時，第四模製層620可環繞第四半導體晶片610。第四模製層620可覆蓋第四半導體晶片610的側向表面。第四模製層620的頂部表面可與第四半導體晶片610的頂部表面共面。第四模製層620的底部表面可與第四半導體晶片610的底部表面共面。
至少一個第三貫穿電極640可安置於第四半導體晶片610的一側上。第三貫穿電極640可與第四半導體晶片610水平地間隔開安置。第三貫穿電極640可豎直地穿透第四模製層620。第三貫穿電極640的末端可朝向封裝基底100延伸以暴露於第四模製層620的底部表面上。第四模製層620的底部表面可為平坦的，且第三貫穿電極640的底部表面亦可為平坦的。第三貫穿電極640的頂部表面可與第四模製層620的頂部表面共面。第四模製層620的頂部表面可為平坦的，且第三貫穿電極640的頂部表面亦可為平坦的。第三貫穿電極640可具有豎直地穿透第四模製層620的圓形柱形狀或多邊形柱形狀。當以平面視圖查看時，第三貫穿電極640可安置於第四半導體晶片610的相對側上或可配置成環繞第四半導體晶片610。
第三重佈層630可安置於第四半導體晶片610及第四模製層620上。第三重佈層630可與第四半導體晶片610的頂部表面及第四模製層620的頂部表面直接接觸。第三重佈層630可包含彼此堆疊的一或多個第四基底佈線層。第四基底佈線層中的各者可包含第四基底介電圖案及第四基底介電圖案中的一或多個第四基底佈線圖案。第四基底佈線圖案可在第四基底介電圖案上水平地延伸。最下部第四基底佈線層的第四基底佈線圖案可具有耦接至第三貫穿電極640的尾部部分。
第三晶片結構600可在其底部表面上與第五連接端子602一起安置。第五連接端子602可安置於第四半導體晶片610的底部表面及第三貫穿電極640的底部表面上。
第三晶片結構600可安裝於封裝基底100上。舉例而言，第三晶片結構600可經由第五連接端子602電連接至封裝基底100。
第五半導體晶片320可安置於第三晶片結構600上。第五半導體晶片320可包含第五電路層322。第五半導體晶片320可具有與第四半導體晶片610相同的半導體晶片。第五半導體晶片320的底部表面可為主動表面，且第五半導體晶片320的頂部表面可為非主動表面。舉例而言，第五半導體晶片320可以面朝下狀態安置於第三晶片結構600上。
第五半導體晶片320可在其底部表面上具備第六連接端子324。第六連接端子324可電連接至第五半導體晶片320的輸入/輸出電路、電力電路或接地電路。
第五半導體晶片320可安裝於第三晶片結構600上。舉例而言，第五半導體晶片320可經由第六連接端子324電連接至第三晶片結構600的第三重佈線層630。
第二模製層400可安置於封裝基底100上。第二模製層400可環繞第一晶片結構200、第二半導體晶片310、第三晶片結構600以及第五半導體晶片320。
根據例示性實施例，如圖10中所繪示，第六半導體晶片330可安置於第一晶片結構200及第三晶片結構600上。第六半導體晶片330的部分可定位於第一晶片結構200上，且第六半導體晶片330的另一部分可定位於第三晶片結構600上。第六半導體晶片330可定位於第二半導體晶片310與第五半導體晶片320之間。第六半導體晶片330可包含：半導體晶片，其包含電晶體；被動元件晶片，其包含被動元件；或熱輻射構件。
第六半導體晶片330可在其底部表面上具備第七連接端子334。第七連接端子334中的一些可安置於第一晶片結構200的第六半導體晶片330與第一重佈線層230之間，且第七連接端子334中的其他者可安置於第三晶片結構600的第六半導體晶片330與第三重佈線層630之間。第六半導體晶片330可安裝於第一晶片結構200及第三晶片結構600上。舉例而言，第六半導體晶片330可經由第七連接端子334連接至第一晶片結構200的第一重佈線層230且連接至第三晶片結構600的第三重佈線層630。當第六半導體晶片330包含半導體晶片或被動元件晶片時，第六半導體晶片330可經由第一晶片結構200的第一重佈線層230及第一貫穿電極240或經由第三晶片結構600的第三重佈線層630及第三貫穿電極640電連接至封裝基底100。當第六半導體晶片330包含熱輻射構件時，可經由第六半導體晶片330自第一半導體晶片210及第四半導體晶片610朝外釋放熱量。
根據本發明概念的例示性實施例，第六半導體晶片330可進一步安置於第二半導體晶片310與第五半導體晶片320之間的殘餘空間中。因此，提供具有增加的整合的半導體封裝或具有增加的熱輻射效率的半導體封裝可為可能的。
圖11及圖12示出繪示根據本發明概念的例示性實施例的半導體裝置的橫截面視圖。
參考圖11，第一晶片結構200可更包含第七半導體晶片260。第七半導體晶片260可與第一半導體晶片210水平地間隔開安置。第七半導體晶片260可包含第六電路層262。第六電路層262可包含記憶體電路。第七半導體晶片260可以面朝下狀態安置於封裝基底100上。
第一模製層220可安置於第一半導體晶片210的一側及第七半導體晶片260的一側上。當以平面視圖查看時，第一模製層220可環繞第一半導體晶片210及第七半導體晶片260。第一模製層220可覆蓋第一半導體晶片210的側向表面及第七半導體晶片260的側向表面。第一模製層220的頂部表面可與第一半導體晶片210的頂部表面及第七半導體晶片260的頂部表面共面。第一模製層220的底部表面可與第一半導體晶片210的底部表面及第七半導體晶片260的底部表面共面。
一或多個第一貫穿電極240可安置於第一半導體晶片210的一側及第七半導體晶片260的一側上。第一貫穿電極240可與第一半導體晶片210及第七半導體晶片260水平地間隔開安置。舉例而言，當以平面視圖查看時，第一貫穿電極240可配置成環繞第一半導體晶片210及第七半導體晶片260，可或可配置於第一半導體晶片210與第七半導體晶片260之間。
第一重佈線層230可安置於第一半導體晶片210、第七半導體晶片260以及第一模製層220上。第一重佈線層230可與第一半導體晶片210的頂部表面、第七半導體晶片260的頂部表面以及第一模製層220的頂部表面直接接觸。第一重佈線層230可包含彼此堆疊的一或多個第二基底佈線層。第二基底佈線層中的各者可包含第二基底介電圖案232及第二基底介電圖案232上的一或多個第二基底佈線圖案234。最下部第二基底佈線層的第二基底介電圖案232可具有耦接至第一貫穿電極240的尾部部分。
第一晶片結構200可在其底部表面上具備連接端子202、連接端子204以及連接端子206。連接端子202、連接端子204以及連接端子206可包含安置於第一半導體晶片210的底部表面上的第一連接端子202、安置於第一貫穿電極240的底部表面上的第二連接端子204以及安置於第七半導體晶片260的底部表面上的第八連接端子206。第一晶片結構200可經由連接端子202、連接端子204以及連接端子206安裝於封裝基底100上。
第二半導體晶片310可安裝於第一晶片結構200上。舉例而言，第二半導體晶片310可經由第三連接端子314電連接至第一晶片結構200的第一重佈線層230。第二半導體晶片310可經由第一晶片結構200的第一重佈線層230及第一貫穿電極240電連接至封裝基底100。第二半導體晶片310可定位於第一半導體晶片210上方。
半導體封裝可更包含安置於第一晶片結構200上的第八半導體晶片340。第八半導體晶片340可包含第七電路層342。第八半導體晶片340可具有與第七半導體晶片260相同的半導體晶片。第八半導體晶片340的底部表面可為主動表面，且第八半導體晶片340的頂部表面可為非主動表面。舉例而言，第八半導體晶片340可以面朝下狀態安置於第一晶片結構200上。
第八半導體晶片340可安裝於第一晶片結構200上。舉例而言，第八半導體晶片340可經由第九連接端子344電連接至第一晶片結構200的第一重佈線層230。第八半導體晶片340可經由第一晶片結構200的第一重佈線層230及第一貫穿電極240電連接至封裝基底100。第八半導體晶片340可定位於第七半導體晶片260上方。
根據例示性實施例，如圖12中所繪示，第九半導體晶片350可安置於第一晶片結構200及第三晶片結構600上。第九半導體晶片350可定位於第二半導體晶片310與第八半導體晶片340之間。第九半導體晶片350可包含：半導體晶片，其包含電晶體；被動元件晶片，其包含被動元件；或熱輻射構件。
第九半導體晶片350可安裝於第一晶片結構200上。舉例而言，第九半導體晶片350可經由第十連接端子354連接至第一晶片結構200的第一重佈線層230。當第九半導體晶片350包含半導體晶片或被動元件晶片時，第九半導體晶片350可經由第一晶片結構200的第一重佈線層230及第一貫穿電極240電連接至封裝基底100。當第九半導體晶片350包含熱輻射構件時，可經由第九半導體晶片350自第一半導體晶片210及第七半導體晶片260朝外釋放熱量。
圖13、圖14、圖15、圖16、圖17、圖18、圖19以及圖20示出繪示製造根據本發明概念的例示性實施例的半導體裝置的方法的橫截面視圖。
參考圖13，提供載體基底900。載體基底900可為包含玻璃或聚合物的介電基底或可為包含金屬的導電基底。載體基底900可在載體基底900的頂部表面上具備黏著構件910。舉例而言，黏著構件910可包含膠帶。
第一半導體晶片210可附接至載體基底900上。舉例而言，第一半導體晶片210可安置於黏著構件910上。第一半導體晶片210可與參考圖1所論述的第一半導體晶片210相同或類似。第一半導體晶片210可彼此水平地間隔開安置。第一半導體晶片210可附接至載體基底900以允許其主動表面面朝載體基底900。
參考圖14，第一模製層220形成於載體基底900上。舉例而言，可將介電材料塗佈於載體基底900上，且接著可固化介電材料以形成第一模製層220。在載體基底900上，第一模製層220可覆蓋第一半導體晶片210。第一模製層220可進一步覆蓋黏著構件910。
參考圖15，第一模製層220可經蝕刻以形成穿孔TH。當以平面視圖查看時，穿孔TH可配置成環繞第一半導體晶片210。穿孔TH可豎直地穿透第一模製層220以暴露載體基底900或載體基底900上的黏著構件910。穿孔TH可界定在後續製程中形成第一貫穿電極（參見圖16的240）的區域。
導電層242可形成於第一模製層220上。舉例而言，電鍍製程可用於形成導電層242。導電層242可填充穿孔TH且覆蓋第一模製層220的頂部表面。導電層242可包含金屬材料。
參考圖16，部分地移除第一模製層220及導電層242。舉例而言，可對導電層242的頂部表面執行碾磨製程或化學機械研磨（chemical mechanical polishing；CMP）製程。可繼續研磨製程或化學機械研磨製程，直至暴露第一模製層220的頂部表面為止。因此，可移除第一模製層220的頂部表面上的導電層242，且可將導電層242劃分成保留於穿孔TH中的第一貫穿電極240。視需要，可連續進行研磨製程或化學機械研磨製程以暴露第一半導體晶片210的頂部表面。在此步驟中，可移除第一半導體晶片210的上部部分以減小第一半導體晶片210的厚度。第一半導體晶片210、第一模製層220以及第一貫穿電極240可具有彼此實質上共面的頂部表面。
參考圖17，第一重佈線層230形成於第一模製層220及第一半導體晶片210上。舉例而言，介電層可形成於第一模製層220的頂部表面及第一半導體晶片210的頂部表面上。介電層可經圖案化以形成第二基底介電圖案232，導電層可形成於第二基底介電圖案232上，且導電層可經圖案化以形成第二基底佈線圖案234以使得形成單一第二基底佈線層。可重複執行第二基底佈線層的形成以形成第一重佈線層230。可界定重佈線襯墊236以指示安置於最上部第二基底佈線層上的第二基底佈線圖案234。
參考圖18，載體基底900經歷沿著鋸切線SL執行的單體化製程以形成彼此分離的第一晶片結構200。舉例而言，單體化製程可依序切割第一重佈線層230及第一模製層220。鋸切線SL可定位於第一半導體晶片210之間以避免在單體化製程期間切割第一半導體晶片210。
隨後，可移除載體基底900及黏著構件910。因此，第一半導體晶片210可在其主動表面處暴露，且第一貫穿電極240可在其底部表面處暴露。
參考圖19，提供封裝基底100。封裝基底100可與參考圖1所論述的封裝基底100相同或類似。
連接端子202及連接端子204可安置於第一晶片結構200的底部表面上。連接端子202及連接端子204可包含安置於第一半導體晶片210的底部表面上的第一連接端子202及安置於第一貫穿電極240的底部表面上的第二連接端子204。
第一晶片結構200可安裝於封裝基底100上。第一晶片結構200可覆晶安裝於封裝基底100上。舉例而言，第一晶片結構200可在封裝基底100上對準以允許第一連接端子202擱置於封裝基底100的第一基底襯墊122上，且亦允許第二連接端子204擱置於封裝基底100的第二基底襯墊124上。此後，可執行回焊製程以將第一連接端子202耦接至封裝基底100的第一基底襯墊122，且亦將第二連接端子204耦接至封裝基底100的第二基底襯墊124。
參考圖20，提供第二半導體晶片310。第二半導體晶片310可與參考圖1所論述的第二半導體晶片310相同或類似。第二半導體晶片310可在其底部表面上具備第三連接端子314。
第二半導體晶片310可安裝於第一晶片結構200上。第二半導體晶片310可覆晶安裝於第一晶片結構200上。舉例而言，第二半導體晶片310可在第一晶片結構200上對準以允許第三連接端子314擱置於重佈線襯墊236上。此後，可執行回焊製程以將第三連接端子314耦接至重佈線襯墊236。根據例示性實施例，用於安裝第一晶片結構200的回焊製程可與用於安裝第二半導體晶片310的回焊製程同時執行。
返回參考圖1，第二模製層400可形成於封裝基底100上。舉例而言，可將介電材料塗佈於封裝基底100上以便覆蓋第一晶片結構200及第二半導體晶片310，且接著可固化介電材料以形成第二模製層400。
圖21、圖22、圖23、圖24以及圖25示出繪示製造根據本發明概念的例示性實施例的半導體裝置的方法的橫截面視圖。
參考圖21，提供載體基底900。載體基底900可在載體基底900的頂部表面上具備黏著構件910。
連接基底250可附接至載體基底900上。連接基底250可與參考圖3所論述的連接基底250相同或類似。連接基底250可具有穿過其的開口OP。連接基底250可安置於黏著構件910上。
參考圖22，第一半導體晶片210附接至載體基底900上。舉例而言，第一半導體晶片210可安置於黏著構件910上。第一半導體晶片210可與參考圖3所論述的第一半導體晶片210相同或類似。第一半導體晶片210可相應地安置於連接基底250的開口OP中。第一半導體晶片210可與開口OP的內部側向表面間隔開。第一半導體晶片210可附接至載體基底900以允許其主動表面面朝載體基底900。
參考圖23，第一模製層220形成於載體基底900上。舉例而言，第一模製層220可形成於第一半導體晶片210上且填充開口OP。舉例而言，可將介電材料塗佈於載體基底900上，且接著可固化介電材料以形成第一模製層220。第一模製層220可覆蓋連接基底250，且連接基底250與第一半導體晶片210之間的空間可填充有在開口OP中的第一模製層220。
參考圖24，第一重佈線層230形成於連接基底250及第一半導體晶片210上。舉例而言，介電層可形成於第一模製層220的頂部表面上，介電層可經圖案化以形成第二基底介電圖案232，導電層可形成於第二基底介電圖案232上，且導電層可經圖案化以形成第二基底佈線圖案234以使得形成單一第二基底佈線層。可重複執行第二基底佈線層的形成以形成第一重佈線層230。可界定重佈線襯墊236以指示安置於最上部第二基底佈線層上的第二基底佈線圖案234。
參考圖25，載體基底900可經歷沿著鋸切線SL執行的單體化製程以形成彼此分離的第一晶片結構200。舉例而言，單體化製程可依序切割第一重佈線層230、第一模製層220以及連接基底250。鋸切線SL可定位於第一半導體晶片210之間以避免在單體化製程期間切割第一半導體晶片210。
隨後，可移除載體基底900及黏著構件910。因此，第一半導體晶片210可在其主動表面處暴露，且連接基底250可在其底部表面處暴露。
返回參考圖3，可提供封裝基底100。封裝基底100可與參考圖3所論述的封裝基底100相同或類似。
連接端子202及連接端子204可安置於第一晶片結構200的底部表面上。連接端子202及連接端子204可包含安置於第一半導體晶片210的底部表面上的第一連接端子202及安置於連接基底250中的下部襯墊254p2的底部表面上的第二連接端子204。
第一晶片結構200可安裝於封裝基底100上。舉例而言，第一晶片結構200可在封裝基底100上對準以允許第一連接端子202擱置於封裝基底100的第一基底襯墊122上，且亦允許第二連接端子204擱置於封裝基底100的第二基底襯墊124上。此後，可執行回焊製程以將第一連接端子202耦接至封裝基底100的第一基底襯墊122，且亦將第二連接端子204耦接至封裝基底100的第二基底襯墊124。
可提供第二半導體晶片310。第二半導體晶片310可與參考圖3所論述的第二半導體晶片310相同或類似。第二半導體晶片310可在其底部表面上具備第三連接端子314。
第二半導體晶片310可安裝於第一晶片結構200上。舉例而言，第二半導體晶片310可在第一晶片結構200上對準以允許第三連接端子314擱置於重佈線襯墊236上。此後，可執行回焊製程以將第三連接端子314耦接至重佈線襯墊236。根據例示性實施例，用於安裝第一晶片結構200的回焊製程與用於安裝第二半導體晶片310的回焊製程同時執行。
第二模製層400可形成於封裝基底100上。舉例而言，可將介電材料塗佈於封裝基底100上以便覆蓋第一晶片結構200及第二半導體晶片310，且接著可固化介電材料以形成第二模製層400。
在根據本發明概念的例示性實施例的半導體封裝中，半導體晶片可豎直地堆疊，甚至不需要形成穿透半導體晶片的穿孔。另外，半導體晶片可以電連接長度小於線接合方式的電連接長度的覆晶接合方式安裝。因此，提供其製造成本減少且電特性增加的半導體封裝可為可能的。
此外，半導體晶片可部分共用封裝基底的電路，且因此封裝基底的佈線所需的區域可減少。因此，提供緊密大小的半導體封裝可為可能的。另外，提供具有封裝基底中的較少佈線且具有增加的電特性的半導體封裝可為可能的。
儘管已結合隨附圖式中所示出的一些實施例描述了本發明概念，但所屬領域中具有通常知識者將理解，可在不脫離本發明概念的精神的情況下在本發明概念中作出形式及細節的變化。因此，應將上文所揭露的實施例視為說明性且非限制性的。
100:封裝基底 110:第一基底介電圖案 120:第一基底佈線圖案 122、122':第一基底襯墊 124、124':第二基底襯墊 130:外部襯墊 140:基底保護層 150:外部端子 200:第一晶片結構 202:第一連接端子 204:第二連接端子 206:連接端子 210:第一半導體晶片 210a:第一側向表面 210b:第二側向表面 210l、220l:底部表面 210u、220u:頂部表面 212:第一電路層 220:第一模製層 230:第一重佈線層 232:第二基底介電圖案 234:第二基底佈線圖案 236:重佈線襯墊 240:第一貫穿電極 242:導電層 250:連接基底 252:基層 254:導電構件 254p1:上部襯墊 254p2:下部襯墊 254v:通孔 260:第七半導體晶片 262:第六電路層 310:第二半導體晶片 312:第二電路層 314:第三連接端子 320:第五半導體晶片 322:第五電路層 324:第六連接端子 330:第六半導體晶片 334:第七連接端子 340:第八半導體晶片 342:第七電路層 344:第九連接端子 350:第九半導體晶片 354:第十連接端子 400:第二模製層 500:第二晶片結構 502:第四連接端子 510:第三半導體晶片 512:第三電路層 520:第三模製層 530:第二重佈線層 540:第二貫穿電極 600:第三晶片結構 602:第五連接端子 610:第四半導體晶片 612:第四電路層 620:第四模製層 630:第三重佈線層 640:第三貫穿電極 900:載體基底 910:黏著構件 OP:開口 TH:穿孔 SL:據切線
圖1示出繪示根據本發明概念的例示性實施例的半導體裝置的橫截面視圖。 圖2示出繪示根據本發明概念的例示性實施例的半導體裝置的平面視圖。 圖3及圖4示出繪示根據本發明概念的例示性實施例的半導體裝置的橫截面視圖。 圖5示出繪示根據本發明概念的例示性實施例的半導體裝置的平面視圖。 圖6示出繪示根據本發明概念的例示性實施例的半導體裝置的橫截面視圖。 圖7示出繪示根據本發明概念的例示性實施例的半導體裝置的平面視圖。 圖8、圖9、圖10、圖11以及圖12示出繪示根據本發明概念的例示性實施例的半導體封裝的橫截面視圖。 圖13、圖14、圖15、圖16、圖17、圖18、圖19、圖20、圖21、圖22、圖23、圖24以及圖25示出繪示製造根據本發明概念的例示性實施例的半導體裝置的方法的橫截面視圖。
100:封裝基底
110:第一基底介電圖案
120:第一基底佈線圖案
122、122':第一基底襯墊
124、124':第二基底襯墊
130:外部襯墊
140:基底保護層
150:外部端子
200:第一晶片結構
202:第一連接端子
204:第二連接端子
210:第一半導體晶片
2101、2201:底部表面
210u、220u:頂部表面
212:第一電路層
220:第一模製層
230:第一重佈線層
232:第二基底介電圖案
234:第二基底佈線圖案
236:重佈線襯墊
240:第一貫穿電極
310:第二半導體晶片
312:第二電路層
314:第三連接端子
400:第二模製層

Claims (20)

  1. 一種半導體封裝，包括： 封裝基底； 第一晶片結構，安裝於所述封裝基底上； 第一半導體晶片，安裝於所述第一晶片結構上；以及 第一模製層，環繞所述封裝基底上的所述第一晶片結構及所述第一半導體晶片， 其中所述第一晶片結構包括： 第二半導體晶片； 第二模製層，安置於所述第二半導體晶片的側向表面上； 第一重佈線層，安置於所述第二半導體晶片及所述第二模製層上；以及 第一貫穿電極，安置於所述第二半導體晶片的一側上且連接至所述第一重佈線層。
  2. 如請求項1所述的半導體封裝，其中 所述第二半導體晶片經由所述第二半導體晶片與所述封裝基底之間的第一連接端子安裝於所述封裝基底上， 所述第一貫穿電極豎直地穿透所述第一模製層且具有暴露於所述第一模製層的底部表面上的底部表面，以及 所述第一貫穿電極經由所述封裝基底與所述第一貫穿電極的所述底部表面之間的第二連接端子安裝於所述封裝基底上。
  3. 如請求項1所述的半導體封裝，其中 當以平面視圖查看時，所述第二模製層環繞所述第二半導體晶片，以及 所述第一貫穿電極以複數形式提供，且所述多個第一貫穿電極經配置以環繞所述第二半導體晶片。
  4. 如請求項1所述的半導體封裝，其中所述第一半導體晶片經由所述第一半導體晶片與所述第一重佈線層之間的第三連接端子安裝於所述第一重佈線層上。
  5. 如請求項1所述的半導體封裝，其中所述第一半導體晶片的至少一部分與所述第二模製層豎直地重疊。
  6. 如請求項1所述的半導體封裝，其中 所述第一晶片結構更包含與所述第二半導體晶片水平地間隔開的第三半導體晶片， 所述第二模製層環繞所述第一半導體晶片及所述第三半導體晶片，以及 所述第一重佈線層位於所述第二半導體晶片、所述第三半導體晶片以及所述第二模製層上。
  7. 如請求項6所述的半導體封裝，更包括第四半導體晶片，所述第四半導體晶片位於所述第一晶片結構上且與所述第一半導體晶片水平地間隔開，所述第四半導體晶片安裝於所述第一晶片結構的第一重佈線層上， 其中所述第一半導體晶片位於所述第二半導體晶片上，以及 其中所述第四半導體晶片位於所述第三半導體晶片上。
  8. 如請求項6所述的半導體封裝，更包括所述第一晶片結構上的所述第一半導體晶片與所述第四半導體晶片之間的第五半導體晶片，所述第五半導體晶片安裝於所述第一晶片結構的第一重佈線層上， 其中所述第五半導體晶片位於所述第二模製層上。
  9. 如請求項1所述的半導體封裝，更包括： 第二晶片結構，與所述封裝基底上的所述第一晶片結構間隔開，所述第二晶片結構安裝於所述封裝基底上；以及 第三半導體晶片，安裝於所述第二晶片結構上， 其中所述第一模製層環繞所述第一晶片結構、所述第一半導體晶片、所述第二晶片結構以及所述第三半導體晶片， 其中所述第二晶片結構包括： 第四半導體晶片； 第三模製層，位於所述第四半導體晶片的側向表面上； 第二重佈線層，位於所述第四半導體晶片及所述第三模製層上；以及 第二貫穿電極，豎直地穿透所述第三模製層且連接至所述第二重佈線層。
  10. 如請求項9所述的半導體封裝，更包括所述第一半導體晶片與所述第三半導體晶片之間的第五半導體晶片， 其中所述第五半導體晶片與所述第一晶片結構的部分及所述第二晶片結構的部分重疊。
  11. 如請求項1所述的半導體封裝，更包括安裝於所述第一晶片結構上的第二晶片結構， 其中所述第二晶片結構包括： 第三半導體晶片； 第三模製層，位於第九半導體晶片的側向表面上； 第二重佈線層，位於所述第三半導體晶片及所述第三模製層上；以及 第二貫穿電極，豎直地穿透所述第三模製層且連接至所述第二重佈線層， 其中所述第一半導體晶片安裝於所述第二晶片結構上且經由所述第二晶片結構的所述第二貫穿電極及所述第二重佈線層連接至所述第一晶片結構的所述第一重佈線層。
  12. 如請求項1所述的半導體封裝，其中所述第一貫穿電極豎直地穿透所述第二模製層，所述第一貫穿電極耦接至所述第一重佈線層且暴露於所述第二模製層的底部表面上。
  13. 如請求項1所述的半導體封裝，更包括連接基底，所述連接基底位於所述第一重佈線層下方且耦接至所述第一重佈線層，所述連接基底具有穿透所述連接基底的開口， 其中所述第二半導體晶片位於所述連接基底的所述開口中， 其中，在所述開口中，所述第二模製層填充所述連接基底與所述第二半導體晶片之間的空間，以及 其中所述第一貫穿電極對應於所述連接基底中的佈線圖案。
  14. 一種半導體封裝，包括： 封裝基底； 第一半導體晶片，覆晶安裝於所述封裝基底上； 第一模製層，環繞所述第一半導體晶片的側向表面； 第一貫穿電極，豎直地穿透所述第一模製層且經由所述第一模製層的底部表面上的第一連接端子安裝於所述封裝基底上； 第一重佈線層，安置於所述第一半導體晶片及所述第一模製層上，所述第一重佈線層耦接至所述第一貫穿電極； 第二半導體晶片，覆晶安裝於所述第一重佈線層上；以及 第二模製層，安置於所述封裝基底上，所述第二模製層覆蓋所述第一模製層、所述第一重佈線層以及所述第二半導體晶片。
  15. 如請求項14所述的半導體封裝，其中所述第二半導體晶片的至少一部分與所述第一模製層豎直地重疊。
  16. 如請求項14所述的半導體封裝，更包括第三半導體晶片，所述第三半導體晶片與所述第一半導體晶片水平地間隔開且覆晶安裝於所述封裝基底上， 其中所述第一模製層環繞所述第一半導體晶片及所述第三半導體晶片，以及 其中所述第一重佈線層位於所述第一半導體晶片、所述第三半導體晶片以及所述第一模製層上。
  17. 一種半導體封裝，包括： 封裝基底； 第一晶片結構，位於所述封裝基底上；以及 第一半導體晶片，位於所述第一晶片結構上， 其中所述第一晶片結構包括： 第二半導體晶片； 豎直連接端子，位於所述第二半導體晶片的一側上；以及 第一重佈線層，位於所述第二半導體晶片及所述豎直連接端子上，所述第一重佈線層電連接至所述豎直連接端子，且所述第一重佈線層上安裝有所述第一半導體晶片， 其中所述第二半導體晶片經由所述封裝基底與所述第二半導體晶片之間的第一連接端子安裝於所述封裝基底上，以及 其中所述豎直連接端子經由所述封裝基底與所述豎直連接端子之間的第二連接端子安裝於所述封裝基底上。
  18. 如請求項17所述的半導體封裝，其中 所述第一晶片結構更包含環繞所述第二半導體晶片的第一模製層， 所述第一重佈線層覆蓋所述第一模製層及所述第二半導體晶片，以及 所述豎直連接端子包含豎直地穿透所述第一模製層的貫穿電極，所述貫穿電極耦接至所述第一重佈線層。
  19. 如請求項17所述的半導體封裝，其中 所述第二半導體晶片以面朝下狀態位於所述封裝基底上，以及 所述第一重佈線層位於所述第二半導體晶片的非主動表面上。
  20. 如請求項17所述的半導體封裝，其中所述第一半導體晶片的至少一部分與所述第一模製層豎直地重疊。
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