CN109585391B - 半导体封装件及其形成方法 - Google Patents

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    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
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    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
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Abstract

一种示例性半导体封装件包括裸半导体芯片，邻近裸半导体芯片的封装的半导体芯片，以及接合至裸半导体芯片和封装的半导体芯片的再分布结构。再分布结构包括具有第一厚度的第一再分布层；具有第二厚度的第二再分布层；位于第一再分布层和第二再分布层之间的第三再分布层。第三再分布层具有大于第一厚度和第二厚度的第三厚度。该封装件还包括设置在裸半导体芯片和再分布结构之间的底部填充物，以及密封裸半导体芯片、封装的半导体芯片和底部填充物的模塑料。本发明实施例涉及半导体封装件及其形成方法。

Description

半导体封装件及其形成方法
技术领域
本发明实施例涉及半导体封装件及其形成方法。
背景技术
由于许多电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体产业经历了快速增长。在大多数情况下，集成密度的改进是由最小部件尺寸的反复减小引起的，这允许将更多的组件集成到给定区域中。随着对缩小的电子器件的需求的增长，已经出现了对更小和更具创造性的半导体管芯封装技术的需求。这种封装系统的实例是叠层封装(PoP)技术。在PoP器件中，在底部半导体封装件的顶部上堆叠顶部半导体封装件以提供高水平的集成和组件密度。PoP技术通常使得能够在印刷电路板(PCB)上产生具有增强的功能和小覆盖区的半导体器件。
发明内容
根据本发明的一些实施例，提供了一种半导体封装件，包括：裸半导体芯片；封装的半导体芯片，邻近所述裸半导体芯片；再分布结构，接合至所述裸半导体芯片和所述封装的半导体芯片，其中，所述再分布结构包括：第一再分布层，具有第一厚度；第二再分布层，具有第二厚度；和第三再分布层，位于所述第一再分布层和所述第二再分布层之间，所述第三再分布层具有大于所述第一厚度和所述第二厚度的第三厚度；底部填充物，设置在所述裸半导体芯片和所述再分布结构之间；以及模塑料，密封所述裸半导体芯片、所述封装的半导体芯片和所述底部填充物，其中，通过所述模塑料暴露所述裸半导体芯片的第一表面和所述封装的半导体芯片的第二表面。
根据本发明的另一些实施例，还提供了一种半导体封装件，包括：模塑料，密封第一器件和第二器件，其中，所述第一器件是裸芯片，并且其中，所述第二器件是封装的芯片；再分布结构，倒装芯片接合至所述第一器件和所述第二器件，其中，通过所述模塑料暴露所述第一器件和所述第二器件的与所述再分布结构相对的表面，并且其中，所述再分布结构包括：第一再分布层，位于所述第一器件和所述第二器件上方；第二再分布层，位于所述第一再分布层上方，所述第二再分布层提供地线；第三再分布层，位于所述第二再分布层上方；第一导电通孔，位于所述第三再分布层上方且电连接至所述第三再分布层；以及第二导电通孔，位于所述第一导电通孔上方并且将所述第一导电通孔电连接至外部连接件，其中，所述第一导电通孔的直径在朝向所述第二导电通孔的方向上连续减小，并且其中，所述第二导电通孔的直径在朝向所述第一导电通孔的方向上连续减小；以及底部填充物，设置在所述第一器件和所述再分布结构之间，其中，所述模塑料接触所述底部填充物的填角。
根据本发明的另一些实施例，还提供了一种半导体封装件，包括：密封剂，密封第一器件和第二器件，其中，所述第一器件是裸管芯，并且其中，所述第二器件是封装的管芯；再分布结构，接合至所述第一器件和所述第二器件，其中，所述密封剂不覆盖所述第一器件和所述第二器件的与所述再分布结构相对的表面，并且其中，所述再分布结构包括：第一再分布层，位于所述第一器件和所述第二器件上方；第二再分布层，位于所述第一再分布层上方；第一导电通孔，从所述第一再分布层延伸至所述第二再分布层；第三再分布层，位于所述第二再分布层上方；第二导电通孔，从所述第二再分布层延伸至所述第三再分布层，其中，在截面图中，所述第一导电通孔的纵轴延伸穿过所述第一导电通孔的中心和所述第二导电通孔的中心；第三导电通孔，位于所述第三再分布层上方并且电连接至所述第三再分布层，所述第三导电通孔包括第一晶种层；和第四导电通孔，位于所述第三导电通孔上方并且将所述第三导电通孔电连接至外部连接件，所述第四导电通孔包括第二晶种层，所述第二晶种层在所述第三导电通孔和所述第四导电通孔之间的界面处接触第一晶种层；以及底部填充物，设置在所述第一器件和所述再分布结构之间，其中，所述密封剂设置在所述底部填充物周围。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A、图1B、图1C、图2A、图2B、图2C和图3示出根据一些实施例的半导体封装件的截面图。
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J和图4K示出根据一些实施例的形成半导体封装件的各个中间步骤的截面图。
图5A至图5B示出根据一些可选实施例的形成半导体封装件的各个中间步骤的截面图。
图6A至图6B示出根据一些可选实施例的形成半导体封装件的各个中间步骤的截面图。
图7A、图7B、图7C、图7D和图7E示出根据一些可选实施例的形成半导体封装件的各个中间步骤的截面图。
图8A、图8B、图8C、图8D和图8E示出根据一些可选实施例的形成半导体封装件的各个中间步骤的截面图。
图9A、图9B至图9C示出根据一些可选实施例的形成半导体封装件的各个中间步骤的截面图。
图10A、图10B至图10C示出根据一些可选实施例的形成半导体封装件的各个中间步骤的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
各个实施例提供一种具有扇出再分布结构的封装结构，以增强异构芯片集成的灵活性。例如，倒装芯片球栅阵列(BGA)封装件可能面临用于高密度互连的衬底布线能力限制。作为特定的实例，混合存储器(HBM)动态随机存取存储器(DRAM)可能需要细间距导电迹线布线(例如，具有约2μm或更小的间距)，并且示例性扇出再分布结构和工艺提供一种制造这种高密度互连件的方法。关于DRAM退化的热预算问题也得到关注，并且各个实施例通过在形成再分布结构之后安装器件(例如，裸芯片和/或封装芯片)来解决这种热预算问题，以减少对器件的热影响。为了改善电气性能，顶部再分布层可能需要包括细线；然而，这些细线更容易因封装件的外部连接件产生的应力而破裂。实施例可以提供应力减小部件，诸如，增加的顶部聚合物层(例如，外部连接件所在的聚合物层)厚度，以在再分布层和连接件之间提供应力缓冲层。也可以通过各种实施例来解决伪连接件剥离问题(例如，在载体脱粘工艺期间)。
图1A示出包括第一器件102A和第二器件102B的示例性封装件100的截面图。图1B和图1C示出示例性封装件100A/100B的截面图，为了更加清楚，提供在没有模塑料114或底部填充物112的情况下的封装件100的详细图。
在一些实施例中，器件102A和102B可以是裸芯片半导体管芯(例如，未封装的半导体管芯)。在其他实施例中，器件102A和102B中的至少一个可以是半导体封装件，包括一个或多个封装的半导体管芯、无源器件、再分布结构、密封剂等。在一些实施例中，器件102A和102B包括裸芯片半导体管芯和半导体封装件的组合。例如，器件102A和102B可以是和/或包括逻辑管芯(例如，中央处理单元、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、混合存储器立方体(HBC)、静态随机存取存储器(SRAM)管芯、宽输入/输出(宽I/O)存储器管芯、磁阻式随机存取存储器(mRAM)管芯、电阻式随机存取存储器(rRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)、它们的组合等。器件102A和102B可以实施相同类型的功能或不同类型的功能。在一些实施例中，器件102A和102B可以具有不同的尺寸(例如，不同的高度和/或表面积)，并且在其他实施例中，器件102A和102B可以具有相同的尺寸(例如，相同的高度和/或表面积)。
在被包括在封装件100中之前，可以根据适用的制造工艺处理器件102A和102B，以在器件102A和102B中形成集成电路。例如，器件102A和102B均可包括诸如掺杂或未掺杂的硅或绝缘体上半导体(SOI)衬底的有源层的半导体衬底。半导体衬底可以包括诸如锗的其他半导体材料；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。还可以使用诸如多层或梯度衬底的其他衬底。诸如晶体管、二极管、电容器、电阻器等的器件可以形成在半导体衬底中和/或上并且可以通过互连结构120进行互连以形成集成电路，其中，该互连结构120由例如半导体衬底118上的一个或多个介电层中的金属化图案来形成。
器件102A和102B还包括诸如铝焊盘的焊盘，其中，制造至该焊盘的外部连接件。焊盘位于可以称为集成电路管芯的相应有源侧的一侧上。钝化膜位于器件102A和102B上以及焊盘的部分上。开口通过钝化膜至焊盘。
器件连接件104电连接至器件102A和102B内的相应焊盘。在器件102A和/或102B是裸芯片的实施例中，器件连接件104可以例如，通过钝化膜中的开口进一步机械地连接(coped)至位于器件102A和102B中的接触焊盘。在器件102A和/或102B是封装芯片的实施例中，再分布结构可以插接在器件连接件104之间并将器件连接件104电连接至器件102A/102B内的裸芯片。例如，可以通过镀等形成管芯连接件104。在一些实施例中，管芯连接件104均包括设置在两个铜层104a和104c之间的镍层104b(参见，例如，图1B和图1C)。在其他实施例中，管芯连接件104可以具有不同的配置和/或具有不同的材料组成。管芯连接件104电连接器件102A和/或102B的相应集成电路。
器件102A和102B接合至再分布结构108。在一些实施例中，使用焊料106将器件102A和102B倒装芯片接合至再分布结构108的接触件110。接触件110可以是例如微凸块(μ凸块)。接触件110的配置可以与器件连接件104相同。例如，接触件110均可包括设置在两个铜层110a和110c之间的镍层110b(参见，例如，图1B和图1C)。在其他实施例中，接触件110的配置和/或材料组成可以与器件连接件104不同。例如，在其他实施例中，接触件110可包括铜层、位于铜层上方的镍层、位于镍层上方的钯层和位于钯层上方的金层。在其他实施例中，其他配置和/或材料组成也可考虑用于接触件110。
焊料106设置在接触件110之间并将接触件110接合至器件连接件104。如下面将更详细描述的，焊料106可以在接合之前完全设置在接触件110上，在接合之前完全设置在器件连接件104上，或在接合之前部分地设置在接触件110和器件连接件104两者上。接合工艺可以包括将器件102A和102B放置(例如，使用拾取和放置工具)在再分布结构108上并回流焊料106。在回流期间，可以在位于器件连接件104和焊料106之间的界面处形成金属间化合物，并且同样可以在位于接触件110和焊料106之间的界面处形成金属间化合物。在这些界面处的金属间化合物的材料组成可以相同或不同，并且取决于接触件110、器件连接件104和焊料106的组成。金属间化合物的示例性组合物包括铜、镍和焊料(例如，锡/银/铜)组合物，铜和焊料(例如，锡/银/铜)组合物等。
可以在再分布结构108和器件102A/102B之间设置可选的底部填充物112。在这种实施例中，可以在接触件110、焊料106和器件连接件104周围设置底部填充物112。此外，可以在器件102A和102B周围设置密封剂114，以密封器件102A和102B。密封剂114可包括模塑料、环氧树脂等。密封剂114还可包括诸如二氧化硅等的填料。在包括底部填充物112的实施例中，密封剂114可以与底部填充物112的填角(fillets)形成界面。在其他实施例中，密封剂114可以是模制底部填充物，其设置在再分布结构108和器件102A/102B之间，诸如设置在接触件110、焊料106和器件连接件104周围。在这种实施例中，可以省略底部填充物112并且用密封剂114进行替换。此外，尽管图1A示出暴露器件102A和102B的顶面的密封剂114，但是在一些实施例中，可以通过密封剂114覆盖器件102A和102B。在暴露器件102A和102B的实施例中，可以实现改善的来自器件102A和/或102B的散热。
器件102A和102B可以接合至再分布结构108，从而使得器件102A与器件102B物理地隔开距离D1(参见图1B和图1C)。可以沿着平行于再分布结构108的主表面(例如，如图1B和图1C所示的再分布结构108的顶面或底面)的线测量距离D1。在一些实施例中，选择距离D1以考虑器件尺寸变化并减小施加至直接设置在器件102A和102B之间的区域下面的再分布结构108的导电迹线的应力。在考虑这些因素的实施例中，距离D1可以在50μm至300μm的范围内。
再分布结构108包括多个再分布层(有时称为再分布线)116A、116B和116C，每个再分布层包括导电迹线。再分布层116A、116B和116C可包括诸如铜、铝等的任何合适的金属。在图1A的取向中，在再分布层116B上方设置再分布层116C，其中，在再分布层116A上方进一步设置再分布层116B。例如，再分布层116C设置为最靠近器件102A和102B，并且再分布层116A设置为距器件102A和102B最远。尽管在再分布结构108中示出三个再分布层116A、116B和116C；应当理解，再分布结构108可包括任何数量的再分布层。
再分布层116A、116B和116C均可具有宽度为约2μm或更小的导电迹线，并且再分布层116A、116B和116C的导电迹线之间的间隔可为约2μm或更小。在各个实施例中，导电迹线的宽度可用于表示在顶视图中导电迹线的相对侧壁之间的距离。这些尺寸/间隔的导电迹线可称为“细间距”。在一些实施例中，再分布层116A、116B和116C均可具有宽度不小于1μm的导电迹线，并且再分布层116A、116B和116C的导电迹线之间的间隔不小于1μm。
此外，每个再分布层116A、116B和116C的厚度可以在1μm至5μm的范围内。在各个实施例中，导电迹线的厚度可用于指在截面图中的导电迹线的顶面和底面之间的距离。在一些实施例中，再分布层116A、116B和116C均可在导电迹线之间具有与再分布结构108中的其他再分布层相同的厚度、相同的宽度和/或相同的间隔。在其他实施例中，再分布层116A、116B和116C中的一个或多个可以具有不同的(例如，更大的)厚度、宽度和/或间隔。例如，在一些实施例中，再分布层116A和116C可以是提供至/来自器件102A和102B的信号的布线的信号层，并且再分布层116A和116C包括用于增加的布线密度的细间距导电迹线。此外，在一些实施例中，再分布层116B可以提供电源线和/或地线，其包括具有比再分布层116A和116C的导电迹线更大的厚度、宽度和/或间隔的导电迹线。在这种实施例中，再分布层116B的相对厚的导电迹线可以进一步提供电磁(EM)屏蔽并减少再分布层116A和116C的信号线之间的干扰。例如，在这种实施例中，再分布层116B可以具有在4μm至5μm的范围内的厚度，以便在细间距再分布层116A和116C(例如，具有2μm或更小的厚度)之间提供足够的EM屏蔽。可以通过再分布层116B实现EM屏蔽，因为它设置在再分布层116A和116C之间。在其他实施例中也考虑了再分布层的其他尺寸和配置。
通过导电通孔120B、120C和120D电互连再分布层116A、116B和116C。特别地，导电通孔120B从再分布层116A延伸至再分布层116B并将再分布层116A电连接至再分布层116B；导电通孔120C从再分布层116B延伸至再分布层116C并将再分布层116B电连接至再分布层116C；导电通孔120D从再分布层116C至延伸接触件110并将再分布层116C电连接至接触件110。再分布结构还包括导电通孔120A和120E，其从再分布层120A延伸至导电连接件122并将再分布层120A电连接至导电连接件122。
在再分布结构108的与器件102A和102B相对的一侧上设置导电连接件122。再分布层116A、116B和116C连同导电通孔120A、120B、120C、120D和120E将器件102A和102B电连接至导电连接件122。导电连接件122可以是BGA连接件、焊球、焊帽、金属柱、C4凸块、微凸块、化学镀镍-化学镀钯-浸金技术(ENEPIG)形成的凸块等。导电连接件122可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合的导电材料。在一些实施例中，导电连接件122包括铜层、位于铜层上的镍层和位于镍层上的焊料层。可以使用导电连接件122的其他配置。
导电连接件122包括功能连接件122A。功能连接件122A可用于将封装件100电连接至诸如另一器件、封装衬底、中介层、母板等的另一电子组件(例如，封装衬底410，参见图4K)。在各个实施例中，功能连接件122A通过再分布结构108的电子组件电连接至器件102A和102B。特别地，功能连接件122A通过导电通孔120A和120E电连接至再分布层116A。在一些实施例中，堆叠导电通孔120A和120E。例如，延伸穿过导电通孔120A的中心的纵轴也延伸穿过导电通孔120E的中心。在一些实施例中，由于用于形成通孔120A和120E的工艺(如下面更详细描述的)，导电通孔120A和120E均可具有截锥形状，其中，每个截锥形状通孔的较小直径设置在导电通孔120A和120E之间的界面处。例如，导电通孔120A的直径在远离导电通孔120E朝向再分布层116A的方向上增加，并且导电通孔120E的直径在远离导电通孔120A朝向连接件122的方向上增加。
图2A、图2B和图2C示出功能连接件122A、导电通孔120A和导电通孔120E(例如，在图1A的区域200中)的详细图。图2A、图2B和图2C分别示出将功能连接件122A电连接至再分布层116A的通孔120A和120E的三种可能的配置200A、200B和200C。
导电通孔120A和120E包括设置在导电通孔120A和120E之间的界面处的一个或多个晶种层202。还可以沿着导电通孔120A和120E的侧壁和横向表面设置晶种层202。在一些实施例中，晶种层202均包括一种或多种导电材料，诸如设置在钛层上的铜层。
如上所述，导电通孔120A和120E均可具有截锥形状，其中，该截锥形状具有设置在导电通孔120A和120E之间的界面处的相应截锥的较小直径。特别地，导电通孔120A在位于导电通孔120A和120B之间的界面处具有直径D2，并且导电通孔120E在位于导电通孔120A和120B之间的界面处具有直径D3。在一些实施例中，直径D2小于(例如，如图2A所示)或等于(例如，如图2B和图2C所示)直径D3。在实施例中，直径D2可以在约5μm至45μm的范围内，并且直径D3可以在25μm至60μm的范围内。例如，在图2A中，直径D2可以在25μm至45μm的范围内，并且直径D3可以是45μm。作为另一实例，在图2B中，直径D2和D3均可为45μm。在实施例中，直径D2与直径D3的比率可以在0.2至1.0的范围内。此外，在一些实施例中(如图2C所示)，单个导电通孔120E可以连接至多个物理上分开的导电通孔120A。在一些实施例中，导电通孔120A和120E在顶视图中是圆形的。在这种实施例中，当导电通孔120A和120E是圆形时，可以在导电通孔120A和120E之间的界面处减小应力集中。在其他实施例中，导电通孔120A和120E可以具有不同的尺寸、形状和/或配置。例如，导电通孔120A和120E中的一个或多个在顶视图中可以具有椭圆形、矩形或其他多边形形状。
如下面更详细描述的，导电通孔120E可以与导电连接件122同时形成，从而使得在导电通孔120E和导电连接件122之间不设置界面。在一些实施例中，导电连接件122的直径D4大于导电通孔120E的直径D2。例如，直径D4与直径D2的比率可以在4：1至5：1的范围内。在一些实施例中，导电连接件122在顶视图中均可以具有椭圆形状。在这种实施例中，当导电连接件122是椭圆形时，直径D4可以指椭圆形的短轴的尺寸。在另一实施例中，导电连接件122在顶视图中均可以具有圆形形状，这可以减少或防止导电通孔120E与导电连接件122之间的界面处的应力。在其他实施例中，每个导电连接件122具有诸如矩形或其他多边形的不同形状。
再次参考图1A，在一些实施例中，导电连接件122还可包括伪连接件122B。伪连接件122B设置为邻近功能连接件122A。伪连接件122B可用于减小功能连接件122A上的应力并且在再分布结构108与通过连接件122接合至再分布结构108的另一电子组件之间施加底部填充物期间改善毛细管流动。伪连接件122B可以不提供任何电子功能。例如，伪连接件122B可以与器件102A和102B电隔离。
因为伪连接件122B与器件102A和102B电隔离，所以伪连接件可以不通过任何导电部件物理连接至再分布结构108的任何再分布层。这样，伪连接件122B可以对再分布结构108的介电层(例如，介电层118A和118E，下面将更详细地描述)具有较弱的粘性。为了解决粘性问题，在一些实施例中，伪连接件122B可以机械地连接至导电通孔120E，这有助于将伪连接件122B嵌入到介电层118E中以改善粘性。
图3示出伪连接件122B和导电通孔120E(例如，在图1A的区域300中)的详细视图。导电通孔120E包括设置在导电通孔120E和介电层118A/118E之间的界面处的一个或多个晶种层202。例如，可以沿着导电通孔120E的侧壁和侧面设置晶种层202。在一些实施例中，晶种层202包括诸如设置在钛层上的铜层的一种或多种导电材料。
导电通孔120E可以不将伪连接件122B物理地或电连接至再分布结构108中的任何其他导电部件(例如，导电通孔120A或再分布层)。例如，介电层118F可以连续地覆盖导电通孔120E的与伪连接件122B相对的整个表面。因此，包括连接到伪连接件122B的导电通孔120E可以不影响再分布结构108内的布线间隔(例如，导电通孔120A或再分布层116A的间隔)。例如，因为再分布层116A可以包括细间距导电迹线，所以从设计规则的观点来看，紧邻的聚合物层(例如，介电层118A)中的细间距导电迹线周围的区域可以是禁止区域，并且可以在这些区域中禁止导电通孔。这样，通过仅在介电层118E中包括导电通孔120E，可以在不违反任何设计规则的情况下锚定伪连接件122B。连接至伪连接件122B的导电通孔120E可以与连接至功能连接件122A的导电通孔120E(参见图1A、图2A、图2B和图2C)同时形成并且具有相同的尺寸和配置。在其他实施例中，伪连接件122B不机械地或电地连接至再分布结构108中的任何导电通孔。
导电通孔120A、120B、120C、120D和120E形成在位于相应的介电层118A、118B、118C、118D和118E中的开口中，其中，导电通孔120A、120B、120C、120D和120E延伸穿过相应的介电层118A、118B、118C、118D和118E。导电通孔120A、120B、120C、120D和120E可以包括诸如铜等的任何导电材料。在一些实施例中，导电通孔120A、120B、120C、120D和120E中的一个或多个在开口中可以是共形的，从而使得沿着相应介电层的侧壁的导电通孔的厚度大致等于导电通孔(例如，参见图1B的导电通孔120B、120C和120D的横向部分的厚度。在其他实施例中，导电通孔120A、120B、120C、120D和120E中的一个或多个可以是非共形的，并且沿着相应介电层的侧壁的导电通孔120A、120B、120C、120D和120E的厚度可以不同于导电通孔的横向部分的厚度。在一些实施例中，导电通孔120A、120B、120C、120D和120E均可填充其中设置导电通孔的相应开口的至少50％。在一些实施例中，导电通孔120A、120B、120C、120D和120E可以是填充通孔并且完全填充其中设置导电通孔(参见，例如，图1C的导电通孔120A、120B、120C、120D和120E)的相应开口。
导电通孔120A、120B、120C、120D和120E中的每个可以或可以不与设置在相应的导电通孔120A、120B、120C、120D和120E之上和/或下面的其他导电通孔120A、120B、120C，120D和120E堆叠。图1B示出未堆叠的导电通孔120A、120B、120C、120D和120E，而图1C示出堆叠的导电通孔120A、120B、120C、120D和120E(表示为堆叠通孔120F)。堆叠通孔120F可包括任何数量的多个导电通孔120A、120B、120C、120D和120E。例如，在图1C中，第一堆叠通孔120F包括导电通孔120B和120C；第二堆叠通孔120F包括导电通孔120A、120B、120C和120E；第三堆叠通孔120F包括导电通孔120B、120C和120D。这些配置意味着是非限制性的，并且也可以使用堆叠通孔的其他配置。在一些实施例中，堆叠通孔120F的纵轴延伸穿过堆叠通孔120F的每个导电通孔120A、120B，120C，120D和/或120E部分的中心。在一些实施例中，未堆叠的导电通孔均具有纵轴，其中，该纵轴偏离导电通孔之上和/或下面的其他导电通孔的相应纵轴。虽然堆叠通孔120F示出为填充通孔，但是在其他实施例中，堆叠的多个通孔120F中的一个或多个可以是共形通孔。
再分布结构108还包括其中设置有再分布层116A、116B和116C以及导电通孔120A、120B、120C、120D和120E的介电层118A、118B、118C、118D和118E。如下面将更详细描述的，在一些实施例中，在将器件管芯102A和102B接合至再分布结构108之前，依次形成介电层118A、118B、118C和118D。因此，介电层118A、118B、118C和118D的热预算可能相对较大，因为不用担心介电层118A、118B、118C和118D的高温固化工艺会对器件102A或102B的器件性能产生负面影响。因此，对于介电层118A、118B、118C和118D可能存在最小的固化温度考虑，并且介电层118A、118B、118C和118D均可包括诸如聚苯并恶唑(PBO)、苯并环丁烯(BCB)、高固化温度的聚酰亚胺(例如，具有大于170℃的固化温度)，低固化温度的聚酰亚胺(例如，小于170℃的固化温度)等的聚合物。每个介电层118A、118B、118C和118E可以具有在2μm至7μm的范围内的厚度。
在一些实施例中，应力缓冲层118F包括介电层118A和118E，并用于减轻导电连接件122和再分布层116A之间的应力。在再分布层116A包括细间距迹线(例如，具有2μm或更小的间距)并且用于高密度信号布线的实施例中，应力减轻可能是特别有益的。如图2A、图2B和图2C所示，应力缓冲层118F具有厚度T3，其中，厚度T3为介电层118A(具有厚度T1)和介电层118E(具有厚度T2)的组合厚度。在一些实施例中，应力缓冲层118F的厚度T3在5μm至25μm的范围内。在一些实施例中，当图1A、图1B和图1C中的再分布层116A具有2μm或更小的间距时，应力缓冲层118F的厚度T3至少为15μm，以便在导电连接件122和再分布层116A之间提供足够的应力消除。
此外，介电层118A的厚度T1可以等于或不等于介电层118E的厚度T2。介电层118A和118E可以具有或不具有相同的材料组成。例如，介电层118E可以比介电层118A更软(例如，具有更低的模量)，以减轻由再分布层116A、116B和116C上的导电连接件122施加的应力。例如，介电层118E可具有在2GPa至4GPa范围内的模量，以减轻由导电连接件122施加的应力。在一些实施例中，在器件102A和102B接合至再分布结构108之后形成介电层118E。这样，介电层118E可以包括低固化温度的聚酰亚胺(例如，具有小于170℃的固化温度)，以防止对器件102A和102B的损坏。其他材料也可用于介电层118E。
图4A至图4K示出根据各个实施例的形成封装件的各种中间工艺步骤。在图4A至图4K中，所形成的封装件的各种特征可以类似于上面相对于图1A、图1B、图1C、图2A、图2B、图2C和图3所描述的那些特征，其中，相同的参考标号指定相同的元件。以上相对于图1A、图1B、图1C、图2A、图2B、图2C和图3的元件描述的各个实施例适用于图4A至图4K，并且为了简明，在此不再重复。
图4A示出载体衬底400和形成在载体衬底400上的释放层402的截面图。图4A中示出单个封装件区，但是可以在载体衬底400上方设置多个封装件区，从而使得可以在载体衬底400上方同时形成多个封装件，并且应用后续的分割工艺来分离多个封装件中的每个。
载体衬底400可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底400可以是晶圆，从而使得可以同时在载体衬底400上形成多个封装件。释放层402可以由聚合物基材料形成，释放层可以与载体衬底400一起从在后续步骤中将要形成的上面的结构中去除。在一些实施例中，释放层402是诸如光热转换(LTHC)释放涂层的环氧树脂基热释放材料，该材料在加热时失去其粘性。在其他实施例中，释放层102可以是紫外线(UV)胶，其在暴露于UV光时失去其粘性。释放层402可以以液体形式进行分配并且进行固化，其可以是层压在载体衬底400上的层压膜，或可以是类似物。可使释放层402的顶面齐平并且所述顶面可具有高度的平面性。
如图4A中进一步所示，在释放层402上沉积并图案化介电层118A。介电层118A的底面可以与释放层402的顶面接触。在一些实施例中，可以通过诸如旋涂、化学汽相沉积(CVD)、层压等或它们的组合的任何可接受的沉积工艺来形成介电层118A。在沉积之后，然后图案化介电层118A以形成开口以暴露紧邻的下面的层(例如，释放层402)的部分。诸如当介电层为光敏材料时，通过将介电层118A暴露于光，或例如通过使用各向异性蚀刻的蚀刻的可接受的工艺实施图案化。介电层118A中的开口的图案可以对应于后续形成的导电通孔120A(参见图1A和图4B)的图案。
图4B示出在介电层118A上方形成金属化图案。金属化图案包括导电通孔120A和再分布层116A。作为形成金属化图案的实例，在介电层118A上方形成晶种层。在一些实施例中，晶种层是金属层，其中，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。例如，可以使用PVD等形成晶种层。可以沉积晶种层以延伸穿过介电层118A中的开口。然后在晶种层上形成并且图案化光刻胶。可通过旋涂等形成光刻胶并且可将光刻胶暴露于光，从而用于图案化。光刻胶的图案对应于再分布层116A。图案化形成了穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶以及晶种层的其上未形成导电材料的部分。可通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层和导电材料的剩余部分形成金属化图案(包括导电通孔120A和再分布层116A)。
图4C示出形成介电层118B、118C和118D；再分布层116B和116C，以及位于介电层118A和再分布层116A上方的导电通孔120B和120C。可以使用相对于介电层118A描述的类似工艺来实施介电层118B、118C和118D的沉积和图案化。可以使用相对于导电通孔120A描述的类似工艺来实施导电通孔120B和120C的形成，并且可以使用相对于再分布层116A描述的类似工艺来实施再分布层116B和116C的形成。导电通孔120A、120B和120C中的一个或多个可以或可以不完全填充位于相应的介电层118A、118B和118D中的开口。例如，通过控制用于形成导电通孔的镀工艺的参数(例如，化学组分)可以控制导电通孔填充位于相应介电层中的开口的量。在介电层118D中图案化开口以暴露再分布层116C的部分。
在图4D中，接触件110形成在介电层116C上方并穿过介电层116C。接触件110电连接至再分布层116C，并且可以使用相对于再分布层116A和导电通孔120描述的类似工艺来实施接触件110的形成。如图4D进一步所示，可以通过诸如蒸发、电镀、印刷、焊料转移、球放置等方法在接触件110上可选地形成焊料106。在其他实施例中，可以在接合器件102A和102B之前省略在接触件110上形成焊料106(参见图4E)。例如，在接合之前，可以仅在器件102A和102B的器件连接件104上形成焊料106(参见图4E)。
在图4E中，器件102A和102B接合(例如，倒装芯片接合)至接触件110。器件102A和102B电连接至再分布层116A、116B和116C，以提供信号布线(例如，在器件102A和102B之间)、电源线、地线、它们的组合等。接合器件102A和102B可以包括使用焊料106将接触件110接合至器件102A和102B的器件连接件104。在各个实施例中，在接合器件102A和102B之前，可以在或可以不在接触件104上设置焊料106的部分。
在图4F中，在介电层118D和器件102A和102B之间分配可选的底部填充物112。可以在接触件104、接触件110和焊料106周围设置底部填充物112。底部填充物112可以在附接器件102A和102B之后通过毛细管流动工艺形成，或可以在附接器件102A和102B之前通过合适的沉积方法形成。
如图4F进一步所示，在各种组件上(例如，在器件102A和102B以及底部填充物112周围，如果存在的话)形成密封剂114。密封剂114可以是模塑料、环氧树脂等，并且可以通过压缩模制、传递模制等来施加。在一些实施例中，密封剂114是模制底部填充物，并且可以省略底部填充物112。密封剂114还可包括诸如二氧化硅等的填料。可以在器件102A/102B周围以液体形式分配密封剂114。在分配密封剂114之后，可以实施固化工艺以硬化密封剂114。
在固化之后，密封剂114可以经历可选的平坦化工艺(例如，机械研磨、化学机械抛光(CMP)等)，以改善密封剂114的顶面的平面性。在一些实施例中，平坦化工艺可以暴露器件102A和102B中的一个或多个(参见图4G)。在一些实施例中，平坦化工艺可以进一步平坦化器件102A和102B中的一个或多个，特别是在器件102A和102B具有不同高度的实施例中。例如，在图4G中，作为平坦化工艺的结果，与图4F相比，已经减小器件102B的高度。
在图4H中，实施载体衬底脱粘以使载体衬底400与再分布结构114(例如，介电层118A)分离(脱粘)。根据一些实施例，脱粘包括将诸如激光或UV光的光投射到释放层402上，从而使得释放层402在光的热量下分解，并且可以去除载体衬底400。然后使用不同的释放层406将结构翻转并放置在不同的载体衬底404上。载体衬底404可以类似于载体衬底400，并且释放层406可以类似于释放层402。
在图4I中，在介电层118A上沉积并图案化介电层118E。可以由与或不与介电层118A相同的材料形成介电层118E。在一些实施例中，可以通过诸如旋涂、CVD、层压等或它们的组合的任何可接受的沉积工艺形成介电层118E。在沉积之后，然后图案化介电层118E以形成开口408以暴露紧邻的下面的层的部分。例如，开口408可以暴露导电通孔120A。开口408的至少部分(例如，开口408A)可以暴露下面的介电层118A而不暴露任何导电通孔。诸如当介电层为光敏材料时，通过将介电层118E暴露于光，或通过使用例如各向异性蚀刻的蚀刻的可接受的工艺实施图案化。
介电层118E中的开口408的图案可以对应于后续形成的导电通孔120E(参见图1A和图4J)的图案。此外，作为开口408的图案化工艺的结果，开口408的直径可以在朝向介电层118A/导电通孔120A的方向上连续减小。导电通孔120A的直径同样可以在朝向介电层118E/开口408的方向上连续减小(例如，作为相对于图4A描述的图案化工艺的结果)。
图4J示出在介电层118E上方形成金属化图案。金属化图案包括导电通孔120E和导电连接件122。导电连接件122包括功能连接件122A和可选的伪连接件122B。作为形成金属化图案的实例，在介电层118E上方形成晶种层。在一些实施例中，晶种层是金属层，其中，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。例如，可以使用PVD等形成晶种层。可以沉积晶种层以延伸穿过位于介电层118E中的开口。然后在晶种层上形成并且图案化光刻胶。可通过旋涂等形成光刻胶并且可将光刻胶暴露于光，从而用于图案化。光刻胶的图案对应于导电连接件122。图案化形成了穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶以及晶种层的其上未形成导电材料的部分。可通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层和导电材料的剩余部分形成金属化图案(包括导电通孔120E和导电连接件122)。后续地，可以通过诸如蒸发、电镀、印刷、焊料转移、球放置等方法在导电连接件122上形成焊料区。因此，可以使用上面在图4A至图4J中描述的工艺来形成根据实施例的再分布结构108。
在图4K中，实施载体衬底脱粘以将载体衬底404与再分布结构108和器件102A和102B分离(脱粘)。根据一些实施例，脱粘包括将诸如激光或UV光的光投射到释放层406上，从而使得释放层406在光的热量下分解，并且可以去除载体衬底404。然后通过沿着划线区(例如，在相邻封装件区之间)进行锯切来实施分割工艺。锯切将包括器件102A和102B的封装件与在载体衬底400和404上形成的其他封装件分开。
图4K还示出使用导电连接件122将衬底410接合至再分布结构108。封装衬底410可以由诸如硅、锗、金刚石等的半导体材料制成。可选地，也可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷化砷镓、磷化镓铟、它们的组合等的化合物材料。额外地，封装衬底410可以是SOI衬底。通常，SOI衬底包括诸如外延的硅、锗、硅锗、SOI、SGOI或它们的组合的半导体材料层。在一个可选实施例中，封装衬底410基于绝缘芯(诸如玻璃纤维)的增强的树脂芯。一种示例性芯材料是诸如FR4的玻璃纤维树脂。用于芯材料的可选材料包括双马来酰亚胺-三嗪BT树脂，或可选地，其他PCB材料或膜。诸如味之素构建膜(ABF)或其他层压件的构建膜可用于封装衬底410。
封装衬底410可以包括有源器件和无源器件。本领域中的普通技术人员将意识到，诸如晶体管、电容器、电阻器、这些的组合等的多种器件可以用于产生用于半导体封装件的设计的结构和功能需求。可以使用任何合适的方法来形成器件。
封装衬底410还可以包括金属化层和通孔以及位于金属化层和通孔上方的接合焊盘。金属化层可以形成在有源和无源器件上方并且设计为连接各个器件以形成功能电路。金属化层可以由介电材料(例如，低k介电材料)和导电材料(例如，铜)的交替层形成，其中，利用通孔互连导电材料层，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)来形成。在一些实施例中，封装衬底410大致没有有源和无源器件。
在一些实施例中，可以回流导电连接件122以将再分布结构108附接至封装衬底410的接合焊盘。导电连接件122将衬底410(包括衬底410中的金属化层)电和/或物理地连接至再分布结构108，其中，再分布结构108又将衬底410电连接至器件102A和102B。在一些实施例中，无源器件(例如，表面安装器件(SMD))可以与导电连接件122接合至封装衬底410的相同表面。
在将再分布结构108附接至衬底410之后，利用剩余的环氧树脂焊剂的环氧树脂部分的至少一些回流导电连接件122之前，导电连接件122可以具有形成在其上的环氧树脂焊剂(未示出)。剩余的环氧树脂部分可以用作底部填充物以减少应力并保护由于回流导电连接件122而产生的接头。在一些实施例中，底部填充物可以形成在再分布结构108和衬底410之间并且围绕导电连接件122。底部填充物可以在附接再分布结构108之后通过毛细管流动工艺形成，或可以在附接再分布结构108之前通过合适的沉积方法形成。
也可以包括其他部件和工艺。例如，可以包括测试结构以辅助3D封装件或3DIC器件的验证测试。测试结构可以包括例如形成在再分布层中或衬底上的允许使用探针和/或探针卡等测试3D封装件或3DIC的测试焊盘。可以对中间结构以及最终结构实施验证测试。额外地，本文公开的结构和方法可以与测试方法结合使用，该测试方法结合了已知良好管芯的中间验证以增加产量并降低成本。
图5A和图5B示出根据其他实施例的形成再分布结构108的中间工艺步骤。在图5A和图5B中，省略了介电层118E，并且介电层118A用作应力缓冲层以减轻导电连接件122(参见图5B)和再分布层116A、116B和116C之间的应力。这样，介电层118A的厚度T1可以大于介电层118B、118C和118D的相应厚度。例如，每个介电层118B、118C和118D的厚度可以在5μm至7μm的范围内，而介电层118A的厚度T1可以在5μm至45μm的范围内。在一些实施例中，当再分布层116A具有2μm或更小的间距时，介电层118A的厚度T1为至少15μm，以便在导电连接件122和再分布层116A之间提供足够的应力消除。通过提供更厚的介电层118A，可以在不包括介电层118E的情况下实现应力缓冲。
图5A示出在器件102A和102B接合至接触件110并且暴露介电层118A之后的中间形成步骤。在上面的图1A、图1B、图1C、图2A、图2B、图2C、图3和图4A至图4H中描述形成图5A中所示部件的各个工艺步骤，其中，相同的参考标号指定使用相同工艺形成的相同元件。
在图5B中，在介电层118A上方形成导电连接件122。导电连接件122包括功能连接件122A和可选的伪连接件122B。作为形成导电连接件122的实例，在介电层118A上方形成晶种层502。在一些实施例中，晶种层502是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，该晶种层502包括钛层和位于钛层上方的铜层。例如，使用PVD等形成晶种层502。然后在晶种层502上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光，从而用于图案化。光刻胶的图案对应于导电连接件122。图案化形成了穿过光刻胶的开口以暴露晶种层502。在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶以及晶种层的其上未形成导电材料的部分。可通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层和导电材料的剩余部分形成导电连接件122。后续地，可以通过诸如蒸发、电镀、印刷、焊料转移、球放置等方法在导电连接件122上形成焊料区。因此，可以形成根据实施例的再分布结构108。可以应用例如，如上面相对于图4K所描述的后续处理步骤，以将封装衬底接合至再分布结构108。
图6A和图6B示出根据其他实施例的形成再分布结构108的中间工艺步骤。在图6A和图6B中，省略了介电层118E，并且介电层118A用作应力缓冲层以减轻导电连接件122(参见图6B)和再分布层116A、116B和116C之间的应力。这样，介电层118A的厚度T1可以大于介电层118B、118C和118D的相应厚度。例如，每个介电层118B、118C和118D的厚度可以在5μm至7μm的范围内，而介电层118A的厚度T1可以在5μm至45μm的范围内。在一些实施例中，当再分布层116A具有2μm或更小的间距时，介电层118A的厚度T1为至少15μm，以便在导电连接件122和再分布层116A之间提供足够的应力消除。通过提供更厚的介电层118A，可以在不包括介电层118E的情况下实现应力缓冲。
图6A示出在器件102A和102B接合至接触件110并且暴露介电层118A之后的中间形成步骤。在上面的图1A、图1B、图1C、图2A、图2B、图2C、图3和图4A至图4H中描述形成图6A中所示部件的各个工艺步骤，其中，相同的参考标号指定使用相同工艺形成的相同元件。如图6A进一步所示，将蚀刻工艺应用于导电通孔120A以将导电通孔120A凹进到介电层118A的顶面下面。使导电通孔120A凹进可以在位于导电通孔120A之上的介电层118A中形成开口602。蚀刻工艺可以是选择性蚀刻，从而以比介电层118A更高的速率蚀刻导电通孔120A。
在图6B中，在介电层118A上方形成导电连接件122。导电连接件122可以包括直接设置在再分布层116A上的焊接区，而没有任何中间UBM部件。焊料区的部分可以至少部分地延伸到位于介电层118A中的开口602中。可以通过诸如蒸发、电镀、印刷、焊料转移、球放置等方法在再分布层116A上形成焊料区。因此，可以形成根据实施例的再分布结构108。可以应用例如，如上面相对于图4K所描述的后续处理步骤，以将封装衬底接合至再分布结构108。
图7A至图7E示出根据一些实施例当较厚的介电层118A用作应力缓冲层时形成导电通孔120A和再分布层116A的各个中间工艺步骤。例如，相对于图7A至图7E描述的实施例工艺可以与图5A、图5B、图6A和图6B中描述的实施例结合使用。为了沉积相对厚的介电层118A，可以考虑形成导电通孔120A和再分布层116A，以便为再分布层116A的顶面提供足够水平的形貌。
图7A示出在载体衬底400和释放膜402上的图案化之后的介电层118A。介电层118A可以用作应力缓冲层，从而用于后续形成的导电部件，并且在一些实施例中可以具有在5μm至45μm的范围内的厚度。在一些实施例中，当再分布层116A具有2μm或更小的间距时，介电层118A的厚度T1为至少15μm，以便在导电连接件122和再分布层116A之间提供足够的应力消除。在介电层118A中图案化开口以暴露释放膜402的部分。介电层118A的沉积和图案化可以类似于上面在图4A中描述的那样，并且为了简明，在此不再重复。
在图7B中，在介电层118A上方和位于介电层118A的开口中形成导电材料702。作为形成导电材料702的实例，在介电层118A上方形成晶种层704。在一些实施例中，晶种层704是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，该晶种层704包括钛层和位于钛层上方的铜层。例如，使用PVD等形成晶种层704。在晶种层704上形成导电材料702。可以通过诸如电镀或化学镀等的镀形成导电材料702。导电材料702可以包括如铜、钛、钨、铝等的金属。
在图7C中，将平坦化工艺(例如，机械研磨、CMP等)施加至导电材料702(参见图7B)和介电层118A的顶面。在一些实施例中，平坦化工艺使导电材料702的顶面齐平以限定导电通孔120A。例如，导电通孔120A的顶面具有比平坦化之前的导电材料702更大的平面性。此外，在平坦化之后，导电通孔120A和介电层118A的顶面可以大致共面。
在图7D中，在介电层118A和导电通孔120A上方形成晶种层706。在一些实施例中，晶种层706是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，该晶种层706包括钛层和位于钛层上方的铜层。例如，使用PVD等形成晶种层706。
还如图7D所示，在晶种层706上形成并图案化光刻胶708。可以通过旋涂等形成光刻胶并且可以将光刻胶暴露于光，从而用于图案化。光刻胶708的图案对应于再分布层116A(参见图7E)。图案化形成了穿过光刻胶的开口以暴露晶种层706。
在图7E中，在光刻胶708的开口中和晶种层706的暴露部分上形成导电材料(例如，再分布层116A)。可以通过诸如电镀或化学镀等的镀来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶708以及晶种层706的其上未形成导电材料的部分。可以通过可接受的灰化或剥离工艺(诸如使用氧等离子体等)来去除光刻胶708。一旦去除光刻胶708，就诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)来去除晶种层706的暴露部分。晶种层706和导电材料的剩余部分形成再分布层116A。
图8A至图8E示出根据可选实施例当较厚的介电层118A用作应力缓冲层时形成导电通孔120A和再分布层116A的各个中间工艺步骤。例如，相对于图8A至图8E描述的实施例工艺可以与图5A、图5B、图6A和图6B中描述的实施例结合使用。为了沉积相对厚的介电层118A，可以考虑形成导电通孔120A和再分布层116A，以便为再分布层116A的顶面提供足够水平的形貌。
图8A示出在载体衬底400和释放膜402上的图案化之后的介电层118A。介电层118A可以用作应力缓冲层，从而用于后续形成的导电部件，并且在一些实施例中可以具有在5μm至45μm的范围内的厚度T1。在一些实施例中，当再分布层116A具有2μm或更小的间距时，介电层118A的厚度T1为至少15μm，以便在导电连接件122和再分布层116A之间提供足够的应力消除。在介电层118A中图案化开口802以暴露释放膜402的部分。介电层118A的沉积和图案化可以类似于上面在图4A中描述的那样，并且为了简明，在此不再重复。位于电介质118中的开口802的直径D5可以相对较大(例如，大于图4A或图7A的实施例)。例如，在一些实施例中，直径D5可以在25μm至45μm的范围内。
在图8B中，在介电层118A上方和开口802中(参见图8A)形成晶种层803。在一些实施例中，晶种层803是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，该晶种层803包括钛层和位于钛层上方的铜层。例如，使用PVD等形成晶种层803。
还如图8B所示，在晶种层803上形成并图案化光刻胶804。光刻胶804可以通过旋涂等形成，并且可以暴露于光以进行图案化，从而限定开口806，其中，开口806暴露晶种层803。开口806可以设置在开口802内并且部分地暴露晶种层803的位于开口802中的部分。例如，开口806的宽度小于开口802的宽度。
在图8C中，在光刻胶804的开口806中且在晶种层803的暴露部分上形成导电材料808。可以通过诸如电镀或化学镀等的镀形成导电材料808。导电材料808可以包括如铜、钛、钨、铝等的金属。在形成导电材料808之后，去除光刻胶804。可以通过可接受的灰化或剥离工艺(诸如使用氧等离子体)等来去除光刻胶804。导电材料808可用于改善在后续的镀步骤(参见图8E)中形成的再分布层116A的顶面的平面性。
在图8D中，在晶种层803上形成并图案化光刻胶810。光刻胶810可以通过旋涂等形成，并且可以暴露于光以进行图案化，从而限定开口812，其中，开口806暴露晶种层803和导电材料808。开口812可以比开口802和806更宽，并且开口812的图案可以对应于再分布层116A的图案(参见图8E)。
在图8E中，在光刻胶810的开口812中且在晶种层803的暴露部分以及导电材料808上形成导电材料808。可以通过诸如电镀或化学镀等的镀来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶以及晶种层的其上未形成导电材料的部分。可通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层803的剩余部分、导电材料808和图8E中镀的导电材料形成金属化图案(包括导电通孔120A和再分布层112A)。因为导电材料808包括在镀工艺中，与不包括导电材料808的实施例相比，再分布层116A的顶面可以具有改善的平面性。
图9A至图9C示出根据其他实施例的形成再分布结构108的中间工艺步骤。在图9A至图9C中，可以省略介电层118A和导电通孔120A，并且介电层118E用作应力缓冲层以减轻导电连接件122(参见图9C)和再分布层116A、116B和116C之间的应力。这样，介电层118E的厚度T2可以大于介电层118B、118C和118D的相应厚度。例如，每个介电层118B、118C和118D的厚度可以在5μm至7μm的范围内，而介电层118E的厚度T2可以在5μm至45μm的范围内。在一些实施例中，当再分布层116A具有2μm或更小的间距时，介电层118E的厚度T2为至少15μm，以便在导电连接件122和再分布层116A之间提供足够的应力消除。通过提供更厚的介电层118E，可以在不包括介电层118A的情况下实现应力缓冲。
图9A示出在器件102A和102B接合至接触件110之后的中间形成步骤。如上所述，在图9A至9C的实施例中，省略介电层118A和导电通孔120A。因此，去除载体400(参见图4H)暴露介电层118B和再分布层116A。在上面的图1A、图1B、图1C、图2A、图2B、图2C、图3和图4A至图4H中描述形成图9A中所示部件的各种工艺步骤，除了省略介电层118A和导电通孔120A，其中，相同的参考标号指定使用相同工艺形成的相同元件。因为不包括介电层118A和导电通孔120A，所以可以在位于载体衬底(例如，载体衬底400，参见图4A)上方的释放膜(例如，释放膜402，参见图4A)上直接形成再分布层116A。
在图9B中，在介电层118A上沉积并图案化介电层118E。在一些实施例中，可以通过诸如旋涂、CVD、层压等或它们的组合的任何可接受的沉积工艺形成介电层118E。介电层118E的厚度T2可以是至少15μm，以在后续形成的导电连接件122(参见图9C)和再分布层116A之间提供足够的应力缓冲。在沉积之后，然后图案化介电层118E以形成开口902以暴露紧邻的下面的层的部分。例如，开口902可以暴露再分布层116A。诸如当介电层为光敏材料时，通过将介电层118E暴露于光，或通过例如使用各向异性蚀刻的蚀刻的可接受的工艺实施图案化。
介电层118E中的开口902的图案可以对应于后续形成的导电通孔120E(参见图9C)的图案。此外，作为开口902的图案化工艺的结果，开口902的直径可以在朝向再分布层116A的方向上连续减小。
图9C示出在介电层118E上方形成金属化图案。金属化图案包括导电通孔120E和导电连接件122。作为形成金属化图案的实例，在介电层118E上方形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。例如，可以使用PVD等形成晶种层。可以沉积晶种层以延伸穿过介电层118E中的开口902(参见图9B)。然后在晶种层上形成并且图案化光刻胶。可通过旋涂等形成光刻胶并且可将所述光刻胶暴露于光，从而用于图案化。光刻胶的图案对应于导电连接件122。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶以及晶种层的其上未形成导电材料的部分。可通过诸如使用氧等离子体等的可接受的灰化或剥离工艺来去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层和导电材料的剩余部分形成金属化图案(包括导电通孔120E和导电连接件122)。后续地，可以通过诸如蒸发、电镀、印刷、焊料转移、球放置等方法在导电连接件122上形成焊料区。因此，可以形成根据实施例的再分布结构108。可以应用例如，如上面相对于图4K所描述的后续处理步骤，以将封装衬底接合至再分布结构108。
图10A至图10C示出根据可选实施例的形成实施例封装件1010的中间步骤的截面图。封装件1010的各个部件类似于如上面参考图1A、图1B、图1C、图2A、图2B、图2C、图3和图4A至图4K所述的封装件100，其中，相同的参考标号用于指定使用相同工艺形成的相同元件。然而，虽然封装件100描述了在形成再分布结构108的各种部件之后器件102A和102B接合至再分布结构108的工艺，但是在封装件1010中，在器件102A和102B上直接形成再分布结构108。例如，可以将器件102A和102B密封在模塑料114中，并且使用如上所述的类似工艺在密封的器件102A和102B上依次分配和图案化各个介电层118A、118B、118C和118D。在图案化的介电层118A、118B、118C和118D之间，使用如上所述的类似工艺依次形成再分布层116A、116B和116C。
在图10A中，在密封的器件102A和102B上方形成再分布结构108，而器件102A和102B通过释放膜402附接至载体衬底400。在再分布结构108的暴露的最外介电层(例如，介电层118D)中图案化开口1002。开口1002可以暴露下面的再分布层116C。诸如当介电层118D为光敏材料时，通过将介电层118D暴露于光的，或通过例如使用各向异性蚀刻的蚀刻的可接受的工艺实施图案化。在介电层118D是光敏层的实施例中，可以在图案化之后实施固化工艺(例如，退火)，从而使得介电层118D不再是光敏的。
在图10B中，在介电层118D上沉积并图案化介电层118E。在一些实施例中，可以通过诸如旋涂、CVD、层压等或它们的组合的任何可接受的沉积工艺形成介电层118E。在沉积之后，然后图案化介电层118E以形成开口1004以暴露紧邻的下面的层的部分。例如，开口1004可以与开口1002对准并且可以暴露再分布层116C。开口1004的至少部分(例如，开口1004A)可以暴露下面的介电层118D而不暴露任何导电部件或任何开口1002。诸如当介电层为光敏材料时，通过将介电层118E暴露于光，或通过例如，使用各向异性蚀刻的蚀刻的可接受的工艺实施图案化。位于介电层118E中的开口1004A的图案可以对应于后续形成的导电通孔120E(参见图10C)的图案。开口1004A可以具有比开口1002更大的宽度。
此外，在封装件1010中，介电层118D和118E组合提供应力缓冲层118F。力缓冲层118F的厚度T3可以是至少约15μm，以在后续形成的导电连接件122(参见图10C)和再分布层116C之间提供足够的应力消除。
图10C示出在介电层118E上方形成金属化图案。金属化图案包括导电通孔120E和导电连接件122。导电连接件122包括功能连接件122A和可选的伪连接件122B。作为形成金属化图案的实例，在介电层118E上方形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。例如，可以使用PVD等形成晶种层。可以沉积晶种层以延伸穿过介电层118E中的开口。然后在晶种层上形成并且图案化光刻胶。可通过旋涂等形成光刻胶并且可将所述光刻胶暴露于光，从而用于图案化。光刻胶的图案对应于导电连接件122。图案化形成了穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶以及晶种层的其上未形成导电材料的部分。可通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层和导电材料的剩余部分形成金属化图案(包括导电通孔120E和导电连接件122)。后续地，可以通过诸如蒸发、电镀、印刷、焊料转移、球放置等方法在导电连接件122上形成焊料区。可以应用例如，如上面相对于图4K所描述的后续处理步骤，以将封装衬底接合至再分布结构108。
各个实施例提供各种特征和/或优势。各个实施例可以提供扇出封装结构，其在附接器件之前形成三个或更多个再分布层。每个再分布层可以包括具有例如2um或更小的宽度和/或间隔的细间距导电迹线。因此，再分布层可以满足最小线宽设计规则，这增加了用于信号和/或电源/地线的布线的设计的灵活性并提供了改善的电气性能。为了防止这些细间距迹线破裂，形成较厚的顶部介电层以减小施加至再分布层的应力。各个实施例提供形成较厚的顶部介电层的工艺方法；用于再分布层的较小表面轮廓；以及利用降低的光刻工艺难度处理的再分布结构的其他部件。在一些实施例中，预先形成的再分布结构可以包括接触件(例如，微凸块)，从而用于将至少两个管芯或封装件的接触件电连接至预先形成的再分布结构。因此，各个实施例允许异构芯片可以集成在具有高互连密度的单个封装中。此外，在形成再分布结构之后，各个热敏芯片(例如，DRAM芯片)可以接合至再分布结构，这减少了关于DRAM芯片热衰减的热预算问题。
根据实施例，半导体封装件包括裸半导体芯片；邻近裸半导体芯片的封装的半导体芯片；以及接合至裸半导体芯片和封装的半导体芯片的再分布结构。再分布结构包括具有第一厚度的第一再分布层；具有第二厚度的第二再分布层；位于第一再分布层和第二再分布层之间的第三再分布层。第三再分布层具有大于第一厚度和第二厚度的第三厚度。该封装件还包括设置在裸半导体芯片和再分布结构之间的底部填充物，以及密封裸半导体芯片、封装的半导体芯片和底部填充物的模塑料。通过模塑料暴露裸半导体芯片的第一表面和封装的半导体芯片的第二表面。在实施例中，再分布结构还包括电连接至第二再分布层的第一导电通孔；将第一导电通孔电连接至半导体封装件的外部连接件的第二导电通孔，其中，第一导电通孔的直径在朝向第二导电通孔的方向上连续减小，并且其中，第二导电通孔的直径在朝向第一导电通孔的方向上连续减小。在实施例中，第一导电通孔的直径在第一导电通孔和第二导电通孔之间的界面处最小。在实施例中，第一导电通孔延伸穿过第一介电层，其中，第二导电通孔延伸穿过第二介电层，并且其中，第一介电层和第二介电层具有至少15μm的组合厚度。在实施例中，第一介电层和第二介电层具有不同的材料组分。在实施例中，再分布结构还包括设置在再分布结构的与裸半导体芯片相对的一侧上的伪连接件，其中，伪连接件与裸半导体芯片和封装的半导体芯片电隔离。在实施例中，伪连接件通过第三导电通孔嵌入到再分布结构的介电层中。在实施例中，第一厚度和第二厚度均为2μm或更小。
根据实施例，半导体封装件包括密封第一器件和第二器件的模塑料，其中，第一器件是裸芯片，并且其中，第二器件是封装的芯片，并且再分布结构倒装接合至第一器件和第二器件。通过模塑料暴露第一器件和第二器件的与再分布结构相对的表面。再分布结构包括位于第一器件和第二器件上方的第一再分布层；位于第一再分布层上方的第二再分布层，第二再分布层提供地线；位于第二再分布层上方的第三再分布层；位于第三再分布层上方并且电连接至第三再分布层的第一导电通孔；以及位于第一导电通孔上方并且将第一导电通孔连接至外部连接件的第二导电通孔。第一导电通孔的直径在朝向第二导电通孔的方向上连续减小，并且第二导电通孔的直径在朝向第一导电通孔的方向上连续减小。该封装件还包括设置在第一器件和再分布结构之间的底部填充物，其中，模塑料接触底部填充物的填角。在实施例中，第一导电通孔和第二导电通孔之间的界面处的第一导电通孔的直径小于或等于第一导电通孔和第二导电通孔之间的界面处的第二导电通孔的直径。在实施例中，再分布结构通过第一焊料区倒装芯片接合至第一器件的第一器件连接件，并通过第二焊料区倒装芯片接合至第二器件的第二器件连接件，其中，第一器件连接件或第二器件连接件中的至少一个包括铜、镍、钯、金、金属间化合物或它们的组合。在实施例中，第一器件通过第一焊料区倒装芯片接合至再分布结构的接触件，并且其中，接触件包括铜、镍或它们的组合。在实施例中，接触件具有与第一器件连接件不同的材料组分。在实施例中，第一再分布层和第二再分布层均在第一器件和第二器件之间提供信号布线。在实施例中，封装件还包括邻近外部连接件的伪连接件，其中，伪连接件与第一器件和第二器件电隔离。在实施例中，第一导电通孔延伸穿过第一介电层，其中，第二导电通孔延伸穿过第二介电层，其中，伪连接件通过延伸穿过第二介电层的第三导电通孔嵌入再分布结构中，并且其中，第一介电层覆盖第三导电通孔的与伪连接件相对的整个表面。
根据实施例，半导体封装件包括密封第一器件和第二器件的密封剂，其中，第一器件是裸管芯，并且其中，第二器件是封装的管芯，并且再分布结构接合至第一器件和第二器件。不通过密封剂覆盖第一器件和第二器件的与再分布结构相对的表面。再分布结构包括：第一再分布层，位于第一器件和第二器件上方；第二再分布层，位于第一再分布层上方；第一导电通孔，从第一再分布层延伸至第二再分布层；第三再分布层，位于第二再分布层上方；第二导电通孔，从第二再分布层延伸至第三再分布层，其中，第一导电通孔的纵轴在截面图中延伸穿过第一导电通孔的中心和第二导电通孔的中心；第三导电通孔，位于第三再分布层上方并且电连接至第三再分布层，第三导电通孔包括第一晶种层；以及第四导电通孔，位于外部连接件上方并将第三导电通孔电连接至外部连接件，第四导电通孔包括在第三导电通孔和第四导电通孔之间的界面处接触第一晶种层的第二晶种层。该封装件还包括设置在第一器件和再分布结构之间的底部填充物，其中，在底部填充物周围设置密封剂。在实施例中，封装件还包括与第三导电通孔物理分离的第五导电通孔，第五导电通孔将第四导电通孔电连接至第三再分布层。在实施例中，第一导电通孔延伸穿过第一介电层，并且沿着第一介电层的侧壁的第一导电通孔的厚度大致等于第一导电通孔的横向部分的厚度。在实施例中，第一器件与第二器件在物理上分开在50μm至300μm的范围内的距离，其中，沿着平行于再分布结构的主表面的线测量该距离。
根据本发明的一些实施例，提供了一种半导体封装件，包括：裸半导体芯片；封装的半导体芯片，邻近所述裸半导体芯片；再分布结构，接合至所述裸半导体芯片和所述封装的半导体芯片，其中，所述再分布结构包括：第一再分布层，具有第一厚度；第二再分布层，具有第二厚度；和第三再分布层，位于所述第一再分布层和所述第二再分布层之间，所述第三再分布层具有大于所述第一厚度和所述第二厚度的第三厚度；底部填充物，设置在所述裸半导体芯片和所述再分布结构之间；以及模塑料，密封所述裸半导体芯片、所述封装的半导体芯片和所述底部填充物，其中，通过所述模塑料暴露所述裸半导体芯片的第一表面和所述封装的半导体芯片的第二表面。
在上述半导体封装件中，所述再分布结构还包括：第一导电通孔，电连接至所述第二再分布层；以及第二导电通孔，将所述第一导电通孔电连接至所述半导体封装件的外部连接件，其中，所述第一导电通孔的直径在朝向所述第二导电通孔的方向上连续减小，并且其中，所述第二导电通孔的直径在朝向所述第一导电通孔的方向上连续减小。
在上述半导体封装件中，所述第一导电通孔的直径在所述第一导电通孔和所述第二导电通孔之间的界面处最小。
在上述半导体封装件中，所述第一导电通孔延伸穿过第一介电层，其中，所述第二导电通孔延伸穿过第二介电层，并且其中，所述第一介电层和所述第二介电层具有至少15μm的组合厚度。
在上述半导体封装件中，所述第一介电层和所述第二介电层具有不同的材料组成。
在上述半导体封装件中，所述再分布结构还包括设置在所述再分布结构的与所述裸半导体芯片相对的一侧上的伪连接件，其中，所述伪连接件与所述裸半导体芯片和所述封装的半导体芯片电隔离。
在上述半导体封装件中，所述伪连接件通过第三导电通孔嵌入所述再分布结构的介电层中。
在上述半导体封装件中，所述第一厚度和所述第二厚度均为2μm或更小。
根据本发明的另一些实施例，还提供了一种半导体封装件，包括：模塑料，密封第一器件和第二器件，其中，所述第一器件是裸芯片，并且其中，所述第二器件是封装的芯片；再分布结构，倒装芯片接合至所述第一器件和所述第二器件，其中，通过所述模塑料暴露所述第一器件和所述第二器件的与所述再分布结构相对的表面，并且其中，所述再分布结构包括：第一再分布层，位于所述第一器件和所述第二器件上方；第二再分布层，位于所述第一再分布层上方，所述第二再分布层提供地线；第三再分布层，位于所述第二再分布层上方；第一导电通孔，位于所述第三再分布层上方且电连接至所述第三再分布层；以及第二导电通孔，位于所述第一导电通孔上方并且将所述第一导电通孔电连接至外部连接件，其中，所述第一导电通孔的直径在朝向所述第二导电通孔的方向上连续减小，并且其中，所述第二导电通孔的直径在朝向所述第一导电通孔的方向上连续减小；以及底部填充物，设置在所述第一器件和所述再分布结构之间，其中，所述模塑料接触所述底部填充物的填角。
在上述半导体封装件中，所述第一导电通孔在所述第一导电通孔和所述第二导电通孔之间的界面处的直径小于或等于所述第二导电通孔在所述第一导电通孔和所述第二导电通孔之间的界面处的直径。
在上述半导体封装件中，所述再分布结构通过第一焊料区倒装芯片接合至所述第一器件的第一器件连接件，并且通过第二焊料区倒装芯片接合至所述第二器件的第二器件连接件，其中，所述第一器件连接件或所述第二器件连接件中的至少一个包括铜、镍、钯、金、金属间化合物或它们的组合。
在上述半导体封装件中，所述第一器件通过所述第一焊料区倒装芯片接合至所述再分布结构的接触件，并且其中，所述接触件包括铜、镍或它们的组合。
在上述半导体封装件中，所述接触件具有与所述第一器件连接件不同的材料组成。
在上述半导体封装件中，所述第一再分布层和所述第二再分布层均在所述第一器件和所述第二器件之间提供信号路由。
在上述半导体封装件中，还包括邻近所述外部连接件的伪连接件，其中，所述伪连接件与所述第一器件和所述第二器件电隔离。
在上述半导体封装件中，所述第一导电通孔延伸穿过第一介电层，其中，所述第二导电通孔延伸穿过第二介电层，其中，所述伪连接件通过延伸穿过所述第二介电层的第三导电通孔嵌入所述再分布结构中，并且其中，所述第一介电层覆盖所述第三导电通孔的与所述伪连接件相对的整个表面。
根据本发明的另一些实施例，还提供了一种半导体封装件，包括：密封剂，密封第一器件和第二器件，其中，所述第一器件是裸管芯，并且其中，所述第二器件是封装的管芯；再分布结构，接合至所述第一器件和所述第二器件，其中，所述密封剂不覆盖所述第一器件和所述第二器件的与所述再分布结构相对的表面，并且其中，所述再分布结构包括：第一再分布层，位于所述第一器件和所述第二器件上方；第二再分布层，位于所述第一再分布层上方；第一导电通孔，从所述第一再分布层延伸至所述第二再分布层；第三再分布层，位于所述第二再分布层上方；第二导电通孔，从所述第二再分布层延伸至所述第三再分布层，其中，在截面图中，所述第一导电通孔的纵轴延伸穿过所述第一导电通孔的中心和所述第二导电通孔的中心；第三导电通孔，位于所述第三再分布层上方并且电连接至所述第三再分布层，所述第三导电通孔包括第一晶种层；和第四导电通孔，位于所述第三导电通孔上方并且将所述第三导电通孔电连接至外部连接件，所述第四导电通孔包括第二晶种层，所述第二晶种层在所述第三导电通孔和所述第四导电通孔之间的界面处接触第一晶种层；以及底部填充物，设置在所述第一器件和所述再分布结构之间，其中，所述密封剂设置在所述底部填充物周围。
在上述半导体封装件中，还包括与所述第三导电通孔物理分离的第五导电通孔，所述第五导电通孔将所述第四导电通孔电连接至所述第三再分布层。
在上述半导体封装件中，所述第一导电通孔延伸穿过第一介电层，并且其中，所述第一导电通孔的沿着所述第一介电层的侧壁的厚度等于所述第一导电通孔的横向部分的厚度。
在上述半导体封装件中，所述第一器件与所述第二器件物理上分开在50μm至300μm的范围内的距离，其中，沿着平行于所述再分布结构的主表面的线测量所述距离。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体封装件，包括：
裸半导体芯片；
封装的半导体芯片，邻近所述裸半导体芯片；
再分布结构，接合至所述裸半导体芯片和所述封装的半导体芯片，其中，所述再分布结构包括：
第一再分布层，具有第一厚度且位于所述裸半导体芯片和所述封装的半导体芯片上方；
第二再分布层，具有第二厚度；
第三再分布层，位于第一再分布层上方且位于所述第一再分布层和所述第二再分布层之间，所述第三再分布层具有大于所述第一厚度和所述第二厚度的第三厚度；
第一导电通孔，位于所述第二再分布层上方且电连接至所述第二再分布层；和
第二导电通孔，位于第一导电通孔上方且将所述第一导电通孔电连接至所述半导体封装件的外部连接件；
底部填充物，设置在所述裸半导体芯片和所述再分布结构之间；以及
模塑料，密封所述裸半导体芯片、所述封装的半导体芯片和所述底部填充物，其中，通过所述模塑料暴露所述裸半导体芯片的第一表面和所述封装的半导体芯片的第二表面。
2.根据权利要求1所述的半导体封装件，其中，所述第一导电通孔的直径在朝向所述第二导电通孔的方向上连续减小，并且其中，所述第二导电通孔的直径在朝向所述第一导电通孔的方向上连续减小。
3.根据权利要求2所述的半导体封装件，其中，所述第一导电通孔的直径在所述第一导电通孔和所述第二导电通孔之间的界面处最小。
4.根据权利要求1所述的半导体封装件，其中，所述第一导电通孔延伸穿过第一介电层，其中，所述第二导电通孔延伸穿过第二介电层，并且其中，所述第一介电层和所述第二介电层具有至少15μm的组合厚度。
5.根据权利要求4所述的半导体封装件，其中，所述第一介电层和所述第二介电层具有不同的材料组成。
6.根据权利要求1所述的半导体封装件，其中，所述半导体封装件还包括设置在所述再分布结构的与所述裸半导体芯片相对的一侧上的伪连接件，其中，所述伪连接件与所述裸半导体芯片和所述封装的半导体芯片电隔离。
7.根据权利要求6所述的半导体封装件，其中，所述伪连接件通过第三导电通孔嵌入所述再分布结构的介电层中。
8.根据权利要求1所述的半导体封装件，其中，所述第一厚度和所述第二厚度均为2μm或更小。
9.一种半导体封装件，包括：
模塑料，密封第一器件和第二器件，其中，所述第一器件是裸芯片，并且其中，所述第二器件是封装的芯片；
再分布结构，接合至所述第一器件和所述第二器件，其中，通过所述模塑料暴露所述第一器件和所述第二器件的与所述再分布结构相对的表面，并且其中，所述再分布结构包括：
第一再分布层，位于所述第一器件和所述第二器件上方；
第二再分布层，位于所述第一再分布层上方，所述第二再分布层提供地线；
第三再分布层，位于所述第二再分布层上方；
第一导电通孔，位于所述第三再分布层上方且电连接至所述第三再分布层；以及
第二导电通孔，位于所述第一导电通孔上方并且将所述第一导电通孔电连接至外部连接件，其中，所述第一导电通孔的直径在朝向所述第二导电通孔的方向上连续减小，并且其中，所述第二导电通孔的直径在朝向所述第一导电通孔的方向上连续减小；以及
底部填充物，设置在所述第一器件和所述再分布结构之间，其中，所述模塑料接触所述底部填充物的填角。
10.根据权利要求9所述的半导体封装件，其中，所述第一导电通孔在所述第一导电通孔和所述第二导电通孔之间的界面处的直径小于或等于所述第二导电通孔在所述第一导电通孔和所述第二导电通孔之间的界面处的直径。
11.根据权利要求9所述的半导体封装件，其中，所述再分布结构通过第一焊料区接合至所述第一器件的第一器件连接件，并且通过第二焊料区接合至所述第二器件的第二器件连接件，其中，所述第一器件连接件或所述第二器件连接件中的至少一个包括铜、镍、钯、金、金属间化合物或它们的组合。
12.根据权利要求11所述的半导体封装件，其中，所述第一器件通过所述第一焊料区倒装芯片接合至所述再分布结构的接触件，并且其中，所述接触件包括铜、镍或它们的组合。
13.根据权利要求12所述的半导体封装件，其中，所述接触件具有与所述第一器件连接件不同的材料组成。
14.根据权利要求9所述的半导体封装件，其中，所述第一再分布层和所述第二再分布层均在所述第一器件和所述第二器件之间提供信号路由。
15.根据权利要求9所述的半导体封装件，还包括邻近所述外部连接件的伪连接件，其中，所述伪连接件与所述第一器件和所述第二器件电隔离。
16.根据权利要求15所述的半导体封装件，其中，所述第一导电通孔延伸穿过第一介电层，其中，所述第二导电通孔延伸穿过第二介电层，其中，所述伪连接件通过延伸穿过所述第二介电层的第三导电通孔嵌入所述再分布结构中，并且其中，所述第一介电层覆盖所述第三导电通孔的与所述伪连接件相对的整个表面。
17.一种半导体封装件，包括：
密封剂，密封第一器件和第二器件，其中，所述第一器件是裸管芯，并且其中，所述第二器件是封装的管芯；
再分布结构，接合至所述第一器件和所述第二器件，其中，所述密封剂不覆盖所述第一器件和所述第二器件的与所述再分布结构相对的表面，并且其中，所述再分布结构包括：
第一再分布层，位于所述第一器件和所述第二器件上方；
第二再分布层，位于所述第一再分布层上方；
第一导电通孔，从所述第一再分布层延伸至所述第二再分布层；
第三再分布层，位于所述第二再分布层上方；
第二导电通孔，从所述第二再分布层延伸至所述第三再分布层，其中，在截面图中，所述第一导电通孔的纵轴延伸穿过所述第一导电通孔的中心和所述第二导电通孔的中心；
第三导电通孔，位于所述第三再分布层上方并且电连接至所述第三再分布层，所述第三导电通孔包括第一晶种层；和
第四导电通孔，位于所述第三导电通孔上方并且将所述第三导电通孔电连接至外部连接件，所述第四导电通孔包括第二晶种层，所述第二晶种层在所述第三导电通孔和所述第四导电通孔之间的界面处接触第一晶种层；以及
底部填充物，设置在所述第一器件和所述再分布结构之间，其中，所述密封剂设置在所述底部填充物周围。
18.根据权利要求17所述的半导体封装件，还包括与所述第四导电通孔物理分离的第五导电通孔，所述第五导电通孔连接至与所述第一器件和所述第二器件电隔离的伪连接件。
19.根据权利要求17所述的半导体封装件，其中，所述第一导电通孔延伸穿过第一介电层，并且其中，所述第一导电通孔的沿着所述第一介电层的侧壁的厚度等于所述第一导电通孔的横向部分的厚度。
20.根据权利要求17所述的半导体封装件，其中，所述第一器件与所述第二器件物理上分开在50μm至300μm的范围内的距离，其中，沿着平行于所述再分布结构的主表面的线测量所述距离。
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