CN112164686B - 半导体基板、半导体封装结构及形成半导体器件的方法 - Google Patents

半导体基板、半导体封装结构及形成半导体器件的方法 Download PDF

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Abstract

本发明公开了一种半导体基板，该半导体基板包括介电层以及线路层，线路层包括内埋于介电层的第一表面的线路，线路具有通过第一表面暴露的顶侧面、与顶侧面相接的周侧面，其中，周侧面的相对两侧呈凸起，线路在凸起的上下两侧处的宽度均小于在凸起处的宽度。本发明还公开了半导体封装结构及形成半导体器件的方法。本发明至少能够使得线路层具有较佳的表面平整度。

Description

半导体基板、半导体封装结构及形成半导体器件的方法
技术领域
本发明涉及半导体技术领域，具体来说，涉及一种半导体基板、半导体封装结构及形成半导体器件的方法。
背景技术
在现行的基板制程中，基板细线路(Fine-line)制程主要分为盖孔(tenting)制程和镀覆(plating)制程。图1a至图1c所示是现行的基板线路盖孔制程的多个阶段的示意图。如图2a至图2c所示是现行的基板线路镀覆制程的多个阶段的示意图。
在现行的盖孔制程中，如图1a所示，通过介电层11上方的图案化的光刻胶13来蚀刻铜层12。图案化的光刻胶13的宽度D11为25μm，相邻的光刻胶13之间的间距D12为10μm，铜层12的厚度H11为10μm。随后如图1b所示，在蚀刻铜层12之后，宽度D13为20μm的光刻胶13将停留在顶部宽度D14为10μm的铜层12的表面上，蚀刻之后的铜层12的底部宽度D15为20μm。然后去除光刻胶13，如图1c所示，保留的铜层12形成细线路15，细线路15的顶部宽度D14为10μm，细线路15的底部宽度D15为20μm，并且相邻的细线路15之间的间距为10μm。在盖孔制程中，如图1b所示，光刻胶13的蚀刻悬空比例过高，易于发生光刻胶脱落(peeling)从而造成线路失败。并且，由于线路受到蚀刻因子限制，使得在形成细线路的盖孔制程中，细线路上部与下部的宽度差异幅度所占比例过大。凸起的细线路成型后，易刮伤受损。
在现行的镀覆制程中，如图2a所示，在铜层22上方的光刻胶23中形成开口25。开口25之间的光刻胶23的宽度D21为6μm，开口25的宽度D22为14μm。如图2b所示，在开口25中镀铜使铜层22延伸进入开口25。然后，去除光刻胶23以及光刻胶23正下方的铜层22，保留的部分铜层22形成细线路28，如图2c所示。形成的细线路28的宽度D23为10μm，相邻的细线路28之间的间距D24为10μm，细线路28的厚度H21为10μm。在镀覆制程中，如图2a所示，开口25之间的光刻胶23站立纵深比过高。因此光刻胶不易站立，易于发生光刻胶脱落，从而导致在形成线路的铜镀过程中，将要形成细线路的区域容易由光刻胶显影不洁而造成线路阻镀。并且，凸起的细线路成型后，易刮伤受损。
因此，现行的细线路制程良率很低，需要一种改进的制程来提高良率。
另一方面，目前关于细线路(例如，细线路的线宽为10μm并且相邻的细线路之间的间距为10μm)基板的解决方案包括于基板线路结构上积层(built up)一扇出线路层和扇出(fan out)基板线路结构。其中，扇出基板线路结构是指扇出结构通过粘合膜与基板接合，再通过贯通孔(through via)将扇出结构中的重分布层(RDL，Redistribution Layer)与基板之间形成电性连接。但是，上述两种解决方案均是通过细线路上的扇出结构直接与裸芯片(bare chip)进行连接，这样的解决方案无论是在成本还是在良率方面均有很大的挑战。
期望基板与裸芯片直接接合，但是现行的基板制程存在线路不够细且表面平整度差的问题。例如，如图3所示，基板31表面上接垫33的高低均匀性差，这将在基板31与裸芯片32直接接合时导致部分连接失败的问题。
因此，根据现行的整合性扇出结构与基板之间的接合面需求，要求线路足够细并且基板需要具有平整表面。需要一种更平整的细线路结构，以满足整合性封装的需求。
发明内容
针对相关技术中的问题，本发明的目的之一在于提供一种半导体基板、半导体封装结构及形成半导体器件的方法，能够提供改进的细线路，使得具有该线路的线路层具有较佳的表面平整度。
根据本发明的一个方面，提供了种半导体基板，包括介电层以及线路层，线路层包括内埋于介电层的第一表面的线路，线路具有通过第一表面暴露的顶侧面、与顶侧面相接的周侧面，其中，周侧面的相对两侧呈凸起，线路在凸起的上下两侧处的宽度均小于在凸起处的宽度。
根据本发明的实施例，线路的周侧面呈连续弧面。
根据本发明的实施例，周侧面的横截面为顶部具有缺口的椭圆形或顶部具有缺口的圆形，暴露的顶侧面位于缺口处。
根据本发明的实施例，介电层的第一表面的平整度小于3μm。
根据本发明的实施例，相邻的线路之间的间距不大于10μm，线路的线宽不大于10μm。
根据本发明的实施例，半导体基板为无芯基板或有芯基板。
根据本发明的实施例，介电层为多个堆叠层，每层介电层中设置有线路层，相邻的介电层中的线路层彼此电连接。
根据本发明的实施例，多个堆叠层中最下层介电层上方的每个介电层具有小于20μm的厚度。
根据本发明的另一方面，提供了一种半导体封装结构，包括半导体基板以及芯片，半导体基板包括介电层和线路层，线路层包括内埋于介电层的第一表面的线路，线路具有通过第一表面暴露的顶面，线路还具有中央部分和侧部，侧部相接在顶面所正对的中央部分的相对两侧，其中，侧部具有相比于中央部分的最大凸起，最大凸起位于中央部分的顶侧和底侧之间；芯片位于介电层的第一表面上并且电连接到线路层。
根据本发明的实施例，半导体封装结构还包括：扇出结构，位于芯片和半导体基板之间；其中，扇出结构包括重分布线，芯片通过重分布线电连接到线路层的线路，重分布线与线路直接电连接。
根据本发明的实施例，从芯片引出的多个电连接件，通过与线路层中线路的直接连接而形成电连接。
根据本发明的实施例，介电层为多个堆叠层，每层介电层中设置有线路层，相邻介电层中的线路层彼此电连接，芯片位于多个堆叠层中的最上层介电层上。
根据本发明的另一方面，提供了一种形成半导体器件的方法，包括形成线路层的步骤，形成线路层的步骤包括：提供介电层和位于介电层上的掩模层；图案化掩模层形成暴露介电层的开口；利用蚀刻药水蚀刻开口下方的介电层以形成咬蚀区，咬蚀区的侧壁相比于开口凹陷成曲面壁；用导电材料填充咬蚀区；去除掩模层以及咬蚀区之外的导电材料。
根据本发明的实施例，执行多个形成线路层的步骤，以形成多层叠加的介电层和内埋于每层介电层的咬蚀区中的导电材料。
根据本发明的实施例，在形成咬蚀区之后以及填充咬蚀区之前，咬蚀区的侧壁上方的掩模层悬空。
根据本发明的实施例，蚀刻为等向性蚀刻。
根据本发明的实施例，本发明的方法还包括：
在叠加的介电层中最上层介电层上，直接电连接芯片或直接形成具有重分布线的扇出结构。
根据本发明的实施例，图案化掩模层形成开口包括：在掩模层上形成光刻胶；图案化光刻胶；利用图案化的光刻胶，对掩模层进行图案化而形成开口。
根据本发明的实施例，咬蚀区的横截面为部分圆形或部分椭圆形，并且咬蚀区在圆形的圆心或椭圆形的中心处的宽度大于咬蚀区其余部分的宽度。
根据本发明的实施例，掩模层为金属层。
根据本发明的实施例，开口的横截面为上宽下窄的截锥形，咬蚀区相对于截锥形的轴线呈对称结构。
本发明的上述技术方案，通过蚀刻药水先对半导体基板的介电层进行蚀刻形成咬蚀区以定义出线路空间，再在咬蚀区中形成内埋的线路。在形成内埋线路的过程中，不会形成纵深比过高或悬空比例过高的光刻胶，因此可避免光刻胶对线路造成的不利影响，提高了器件良率。由于获得线路层的较佳的表面平整度，从而可以获得较佳的半导体基板的表面平整度。由于本发明的半导体基板的线路层具有较佳的平整度，因此可以满足整合性封装的需求，有利于后续不通过扇出结构而将线路层直接与芯片连接。
附图说明
图1a至图1c是现行的基板线路盖孔制程的多个阶段的示意图。
图2a至图2c是现行的基板线路镀覆制程的多个阶段的示意图。
图3是现行的基板与裸芯片直接接合的示意图。
图4是根据本发明实施例的形成半导体器件的方法的流程图。
图5至图10是根据本发明实施例的半导体器件的制造流程的不同阶段的结构示意图。
图11是根据本发明实施例的半导体基板包括多个堆叠的介电层和线路层的示意图。
图12是根据本发明实施例的半导体基板为有芯基板的示意图。
图13是根据本发明实施例的半导体基板为无芯基板的示意图。
图14是根据本发明实施例的半导体封装结构的示意图。
图15是根据本发明另一实施例的半导体封装结构的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。
本发明的形成半导体器件的方法，包括形成线路层的步骤。图4是根据本发明实施例的形成半导体器件的方法流程图。图5至图10是根据本发明实施例的半导体器件的制造流程的不同阶段的结构示意图。参考图4和图5所示，在步骤S1处，形成线路层的步骤包括提供介电层和掩摸层，在该示例中，所提供的介电层和掩摸层分别示出为第一介电层110和位于第一介电层110上方的掩模层152。光刻胶层162覆盖在掩模层152上方。第一介电层110具有第一表面118和与第一表面118相对的第二表面119。在一个实施例中，第一介电层110的材料可以包括玻璃纤维(glass fiber)，但是本发明不限于此。掩模层152位于第一介电层110的第一表面118上。在所示的实施例中，第一介电层110设置在芯层120上方。在芯层120的与第一介电层110的相对侧上还设置有第二介电层130。本发明中，半导体基板可以是无芯基板或有芯基板。
在步骤S2(图4)处，形成线路层的步骤还包括图案化掩模层形成暴露介电层的开口，该开口将用于蚀刻咬蚀区。例如参考图6，通过图案化的光刻胶层162对掩模层152进行图案化，从而在图案化的掩模层152中形成暴露第一介电层110的第一表面118的开口165。例如，可以通过蚀刻工艺形成图案化的掩模层152。图6a是图6中区域A的局部放大示意图。如图6a所示，由于蚀刻工艺，图案化的掩模层152的侧壁为倾斜侧壁，并且因此图案化的掩模层152的顶部宽度小于底部宽度。换而言之，在图6a中，掩模层152中的开口165呈现为横截面为上宽下窄的截锥形。掩模层152可以是金属层，例如是铜层。金属层可以在随后的蚀刻工艺中用作掩模。在一个实施例中，如图6a所示出的，掩模层152的厚度H1可以为3μm。在开口165处，图案化的光刻胶162之间的间距D1可以为6μm，图案化的掩模层152的底部之间的间距D2可以为9μm。并且，图案化的掩模层152的顶部宽度W1可以为17μm，其上方图案化的光刻胶162的宽度W2可以为20μm。因此，光刻胶162的悬空比例不会过高。需要指出，尽管采用上述利用光刻胶的方法来图案化掩摸层152而形成开口165，但是本发明不局限于此，能形成所限定的开口165的方法均可以采用。
在步骤S3(图4)处，利用蚀刻药水蚀刻开口下方的介电层以形成咬蚀区，咬蚀区的侧壁相比于开口凹陷成曲面壁。参考图7，利用蚀刻药水蚀刻每个开口165下方的第一介电层110而在第一介电层110中形成多个咬蚀区168，从而定义出要形成线路的空间。图7a是图7中区域B的局部放大示意图。如图7a所示，掩模层152中的开口165呈现为横截面为上宽下窄的截锥形，咬蚀区168相对于截锥形的轴线(纵向轴线)成对称结构。
优选地，在形成咬蚀区之后以及随后填充咬蚀区之前，咬蚀区的侧壁上方的掩模层悬空。如图7a所示出的，通过蚀刻药水蚀刻形成的咬蚀区168具有侧壁1682，侧壁1682相比于穿过掩模层152的开口165凹陷，咬蚀区168的侧壁1682形成为曲面壁。并且，由于咬蚀区的侧壁1682相比于开口165凹陷，因此咬蚀区168的侧壁1682上方的掩模层152悬空。显然可以理解，侧壁1682相比于开口165凹陷后，在图7a中从上往下的视角方向上该凹陷被掩模层152隐藏。蚀刻药水可以是对第一介电层110进行蚀刻而实现上述咬蚀区的任何适当成分的蚀刻药水。
在一个实施例中，咬蚀区168的横截面形状可以形成为部分椭圆形。例如，该部分椭圆形呈现为咬蚀区168在椭圆形的中心处的长轴方向上的宽度W3大于咬蚀区168其余部分的宽度。当然可以理解为，该部分椭圆形为顶部开口的椭圆形，其围绕椭圆形中心所包围的角度α大于180度。
在另一个实施例中，咬蚀区168的横截面形状可以是部分圆形。咬蚀区168在圆形的圆心处的宽度W3大于咬蚀区其余部分的宽度。该部分圆形的圆心角大于180度。换言之，椭圆形或圆形的咬蚀区168在椭圆形或圆形的中心处具有最大宽度W3。在一个实施例中，利用蚀刻药水形成咬蚀区168的蚀刻优选是等向性蚀刻。因为采用等向性蚀刻，所以咬蚀区168的深度H2与宽度W3的比率可以接近1(例如，在0.8至1.2的范围内)或等于1，该深度H2指的是咬蚀区168最深处至第一介电层110的第一表面118的深度。例如对于上述部分圆形或部分椭圆形的横截面而言，该深度H2如图7a所示显然是穿过圆心或椭圆形的中心。在一个实施例中，咬蚀区168的宽度W3＝10μm，咬蚀区168的深度H2＝10μm。同样地，该宽度是咬蚀区168最宽处的宽度，图示为例如圆形的直径或者椭圆形的长轴。
参考图8，在形成咬蚀区168之后，可以去除图案化的掩模层152上方的图案化的光刻胶层162。图案化的掩模层152可以保留在第一介电层110上方。
在步骤S4(图4)处，参考图9，用导电材料170填充咬蚀区168。可以过填充咬蚀区168，例如导电材料170除了填充咬蚀区168之外，还覆盖在掩模层152上。可以采用镀覆工艺在咬蚀区168中形成导电材料170。在一些实施例中，导电材料170可以与掩模层152的材料相同，如图9所示，填充的导电材料170与图案化的掩模层152形成为一体，此时导电材料170可以为前述过填充咬蚀区168的形式。导电材料170可以是铜。在其他实施例中，导电材料170可以与掩模层152的材料不同。导电材料170可以是任何其他适用于形成线路的导电材料。
在步骤S5(图4)处，去除图案化的掩模层152以及咬蚀区168之外的导电材料170。在示出的实施例中，去除咬蚀区168之外形成为一体的掩模层152和导电材料170。从而，填充在咬蚀区168中的导电材料170形成为内埋于半导体基板500的第一介电层110内的线路185，如图10所示。
另外，参见图10，芯层120的相对两侧还可以分别设置有额外线路层140，本发明用以形成咬蚀区的介电层覆盖在该额外线路层140上。
在一些实施例中，可以重复执行图5至图10描述的步骤，通过执行多个形成线路层的步骤，能够形成多层叠加的介电层和内埋于每层该介电层的咬蚀区中的导电材料。
本发明还提供了半导体基板，该半导体基板可以采用前述描述的本发明方法形成。为了便于理解，参见图10描述本发明的半导体基板。半导体基板500的介电层和线路层分别示出为第一介电层110以及第一线路层180，第一线路层180包括线路185，线路185内埋于第一介电层110的第一表面118。线路185具有被第一表面118暴露的顶侧面1851(或称为顶面)，线路185还具有周侧面1852，该周侧面1852与顶侧面1851相接，例如在图10中周侧面1852与顶侧面1851相接在一起形成封闭的侧面。线路185的周侧面1852的相对两侧呈凸起。从图10的示例中可以看出，周侧面1852的位于顶侧面1851左右相对两侧的部分向外凸起。进一步，线路185在周侧面1852的凸起处所具有的宽度，该宽度大于线路1185在该凸起处的上方的宽度和在该凸起处下方的宽度。图10可看出，在平行于第一表面118的方向上，线路185的不同部位具有不同宽度，其中在周侧面1852的凸起处线路185的宽度最大，显然大于同一线路的其余位置处的宽度。线路185的横截面可以是任何合适的形状，例如不局限于后面的具有缺口的椭圆形或具有缺口的圆形。
换而言之，线路185的顶侧面1851通过第一表面118暴露，线路185可以具有通过第一表面118暴露的中央部分1858，线路185还具有侧部1855。中央部分1858位于顶侧面1851的正下方，侧部1855位于中央部分1858的相对两侧并分别与中央部分1858相接。继续参见图10，线路的侧部1855相比于中央部分1858凸起，即朝向远离中央部分1858的方向向外凸起。侧部1855具有相比于中央部分1858的最大凸起，例如在图10中该最大凸起位于椭圆形的长轴方向上，该最大凸起位于中央部分1858的顶侧和底侧之间。该最大凸起既不在中央部分1858的顶侧处，也不在中央部分1858的底侧处，而是在中央部分1858的顶侧和底侧之间。所谓的中央部分1858的顶侧即线路185的被暴露的顶侧面1851，相应地，所谓的中央部分1858的底侧是与中央部分1858的顶侧相对的一侧。需要指出，上述对线路185划分出中央部分1858、侧部1855，可以理解为对同一线路185划分出不同区域以方便描述/理解本发明。中央部分1858位于顶侧面1851的正下方，显然也可以表述为，中央部分的左边界L1和右边界L2即为顶侧面1851的左右边界。
在图10所示的实施例中，线路185的周侧面1852呈连续的弧面形状。在一个实施例中，线路185的周侧面1852的横截面可以是顶部具有缺口的椭圆形，线路185暴露的顶侧面1851位于椭圆形形状的缺口处。在另一个实施例中，线路185的周侧面1852的横截面可以是顶部具有缺口的圆形，并且线路185暴露的顶侧面1851位于圆形形状的缺口处。对应于线路的不同横截面形状，线路的周侧面1852可以为例如连续圆弧或椭圆形的部分连续弧。
本发明半导体基板中的线路185的线宽可以为10μm或小于10μm，相邻的线路之间的间距可以为10μm或小于10μm。
如以上所描述的，由于线路内埋于第一介电层中，因此可避免刮伤受损等问题。此外，本发明形成内埋线路的过程中，不会形成纵深比例过高或悬空比例过高的光刻胶，因此可避免光刻胶对线路造成的不利影响，提高了器件良率。本发明通过蚀刻药水先对半导体基板的第一介电层进行蚀刻形成咬蚀区以定义出形成线路的空间，再在咬蚀区中形成内埋的线路。半导体基板的第一介电层的第一表面的平整度可以达到小于3μm。第一介电层的第一表面可以作为半导体基板的最外层表面，因此，获得了较佳的半导体基板的表面平整度。
图11是根据本发明实施例的半导体基板包括多个堆叠的介电层和线路层的示意图。如图11所示，半导体基板500’包括堆叠设置的两个第一介电层110，每个第一介电层110中具有线路层180。相邻的第一介电层110中的线路层180可以彼此电连接。例如，可以通过线路层180之间的导电通孔115来电连接相邻第一介电层110中的线路层180。每个第一介电层110中的线路层180都可以通过以上结合图5至图10描述的步骤来形成。半导体基板500’的其他方面与图10中的半导体基板500类似。应当理解，本发明提供的线路层不限于形成为半导体基板的最外层，也可以形成在半导体基板的任何中间层中。
由于线路内埋于介电层中并且线路表面具有较佳的平整度，所以允许在线路层上方继续形成例如小于20μm的薄介电层。较佳的平整度还可以有利于在线路层上方继续形成扇出结构的RDL中的重分布线，以下参考图12和图13进一步描述。
如图12所示，可以在半导体基板500的具有内埋的线路层180的第一介电层110上方形成扇出结构610。扇出结构610包括重分布层。重分布层包括介电层612和位于介电层612中的重分布线614。扇出结构610中最下方的重分布层中的重分布线614可以与第一介电层110中的线路185直接接触和连接。在一些实施例中，如图12所示，扇出结构610中最下方的重分布层中的重分布线614可以通过导电通孔615与第一介电层110中的线路185电连接。在本实施例中，半导体基板500为有芯基板。如图13所示，半导体基板500”为无芯基板，无芯基板不具有芯层。无芯半导体基板500”包括堆叠设置的两层第一介电层110，每层第一介电层110中的第一线路层180具有内埋于第一介电层110中的线路185。扇出结构610形成在无芯半导体基板500”上方。与图11所示实施例类似的，无芯半导体基板500”中相邻第一介电层110中的线路层180之间通过导电通孔115彼此电连接。并且，与图12所示实施例类似的，扇出结构610中最下方的重分布层中的重分布线614通过导电通孔615与无芯半导体基板500”最上方的第一介电层110中的线路185电连接。在一些实施例中，介电层612的厚度可以为20μm或小于20μm。图12和图13中示出了2层重分布层，然而应当理解，重分布层的数量也可以是其他数量。扇出结构610可以通过积层制程来形成，也可以通过胶层将扇出结构610贴附到半导体基板上。
此外，由于本发明的半导体基板的线路层具有较佳的平整度，因此可以满足整合性封装的需求，有利于后续不通过扇出结构而将线路层直接与芯片连接。
根据本发明的实施例，还提供了一种包括半导体基板的半导体封装结构，半导体基板可以是前述描述的本发明半导体基板。图14是根据本发明实施例的半导体封装结构的示意图。如图14所示，半导体封装结构900包括半导体基板500，半导体基板500为图10中的半导体基板500。半导体封装结构900还包括芯片700，芯片700位于半导体基板500的第一介电层110的表面上并且电连接到内埋于第一介电层110的线路层180。芯片700具有多个电连接件710，电连接件710与线路层180的线路185直接接触和电连接，图示为电连接件710可以直接位于线路185上。由于线路层180中的如前述设置的线路185使得线路层180具有良好的表面平整度，因此可以实现半导体基板500与芯片700直接接合并且避免半导体基板500与芯片700连接失败的问题。
参考图15，图15是根据本发明另一实施例的半导体封装结构的示意图。如图15所示，半导体封装结构900’还可以包括扇出结构610，扇出结构610位于芯片700和半导体基板500之间。即，可以通过扇出结构610来连接芯片700和半导体基板500。芯片700具有多个电连接件710，多个电连接件710与扇出结构610中的重分布线614电连接，扇出结构610中的重分布线614通过导电通孔615与半导体基板500中的线路185电连接。在示出的实施例中，半导体基板500中第一介电层110的数量为一层。当半导体基板具有多层叠加的介电层和内埋于每层该介电层的咬蚀区中的导电材料时，在最上层的该介电层上直接电连接芯片700或直接形成扇出结构610。
应理解，本发明的半导体基板中，包括有本发明限定的线路层的介电层(实施例中可以称为第一介电层)也可以构造成多个堆叠层，每层该介电层中设置有线路层，相邻该介电层中的线路层彼此电连接。该多个堆叠层中最下层介电层上方的每个介电层具有小于20μm厚度。例如在图11、图13中该多层堆叠层为两层结构，最上层的介电层的厚度均可以小于20μm。对于具有这样的多个堆叠层的半导体基板的而言，芯片700位于上述多个堆叠层中的最上层介电层上并连接至最上层介电层中的线路层。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (22)

1.一种半导体基板，其特征在于，包括：
介电层；以及
线路层，包括内埋于所述介电层的第一表面的线路，所述线路具有通过所述第一表面暴露的顶侧面、与所述顶侧面相接的周侧面，
其中，所述线路用于供芯片的电连接件电连接；
其中，所述周侧面的相对两侧呈凸起，所述线路在所述凸起的上下两侧处的宽度均小于在所述凸起处的宽度。
2.根据权利要求1所述的半导体基板，其特征在于，
所述线路的所述周侧面呈连续弧面，所述线路的所述顶侧面与所述第一表面共面，所述弧面的顶端与所述顶侧面直接相接。
3.根据权利要求1或2所述的半导体基板，其特征在于，
所述周侧面的横截面为顶部具有缺口的椭圆形或顶部具有缺口的圆形，所述暴露的顶侧面位于所述缺口处，所述顶侧面的宽度大于所述线路的用于与所述电连接件对接的界面的宽度。
4.根据权利要求1所述的半导体基板，其特征在于，
所述介电层的所述第一表面的平整度小于3μm。
5.根据权利要求1所述的半导体基板，其特征在于，
相邻的所述线路之间的间距不大于10μm，所述线路的线宽不大于10μm。
6.根据权利要求1所述的半导体基板，其特征在于，
所述线路用于供所述电连接件接触。
7.根据权利要求1所述的半导体基板，其特征在于，还包括：
导电通孔，接触所述线路并且用于电连接所述电连接件，其中，所述导电通孔的宽度小于所述线路。
8.根据权利要求1所述的半导体基板，其特征在于，
所述半导体基板包括两个所述介电层及两个所述线路层，两个所述线路层电相互连接且两个所述线路层之间有间隔，每个所述线路层中的线路具有通过对应介电层的第一表面暴露的顶侧面、与所述顶侧面相接的周侧面，呈连续弧面且所述周侧面的相对两侧呈凸起，所述线路在所述凸起的上下两侧处的宽度均小于在所述凸起处的宽度。
9.根据权利要求8所述的半导体基板，其特征在于，
两个所述线路层通过导电通孔电连接，每个导电通孔的底面齐平。
10.一种半导体封装结构，其特征在于，包括：
半导体基板，所述半导体基板包括：
介电层；和
线路层，包括内埋于所述介电层的第一表面的线路，所述线路具有通过所述第一表面暴露的顶面，所述线路还具有中央部分和侧部，所述侧部相接在所述顶面所正对的所述中央部分的相对两侧，
其中，所述侧部具有相比于所述中央部分的最大凸起，所述最大凸起位于所述中央部分的顶侧和底侧之间；以及
芯片，具有电连接件并位于所述介电层的所述第一表面上，并且所述电连接件电连接到所述线路。
11.根据权利要求10所述的半导体封装结构，其特征在于，
所述侧部具有呈弧面的周侧面，所述线路的所述顶面与所述第一表面共面，所述弧面的顶端与所述顶面直接相接。
12.根据权利要求11所述的半导体封装结构，其特征在于，
所述周侧面的横截面为顶部具有缺口的椭圆形或顶部具有缺口的圆形，所述暴露的顶面位于所述缺口处，所述顶面的宽度大于所述电连接件与所述顶面对接的界面的宽度。
13.根据权利要求10所述的半导体封装结构，其特征在于，
所述介电层的所述第一表面的平整度小于3μm。
14.根据权利要求10所述的半导体封装结构，其特征在于，
相邻的所述线路之间的间距不大于10μm，所述线路的线宽不大于10μm。
15.根据权利要求10所述的半导体封装结构，其特征在于，还包括：
扇出结构，位于所述芯片和所述半导体基板之间；
其中，所述扇出结构包括重分布线，所述芯片通过所述重分布线电连接到所述线路层的所述线路，所述重分布线与所述线路直接电连接。
16.一种形成半导体器件的方法，其特征在于，包括形成线路层的步骤，所述形成线路层的步骤包括：
提供介电层和位于所述介电层上的掩模层；
图案化所述掩模层形成暴露所述介电层的开口；
利用蚀刻药水蚀刻所述开口下方的所述介电层以形成咬蚀区，所述咬蚀区的侧壁相比于所述开口凹陷成曲面壁；
用导电材料填充所述咬蚀区；
去除所述掩模层以及所述咬蚀区之外的所述导电材料，所述咬蚀区内的所述导电材料形成内埋于所述介电层的线路；
在所述线路上方形成具有电连接件的芯片，所述电连接件电连接所述线路。
17.根据权利要求16所述的方法，其特征在于，
所述线路具有通过所述介电层的第一表面暴露的顶侧面、与所述顶侧面相接的周侧面，所述周侧面呈连续弧面，所述线路的所述顶侧面与所述介电层的所述第一表面共面，所述弧面的顶端与所述顶侧面直接相接。
18.根据权利要求17所述的方法，其特征在于，
所述周侧面的横截面为顶部具有缺口的椭圆形或顶部具有缺口的圆形，所述暴露的顶侧面位于所述缺口处，所述顶侧面的宽度大于所述电连接件与所述顶侧面对接的界面的宽度。
19.根据权利要求17所述的方法，其特征在于，
所述介电层的所述第一表面的平整度小于3μm。
20.根据权利要求16所述的方法，其特征在于，
相邻的所述线路之间的间距不大于10μm，所述线路的线宽不大于10μm。
21.根据权利要求16所述的方法，其特征在于，
执行多个所述形成线路层的步骤，以形成多层叠加的所述介电层和内埋于每层所述介电层的所述咬蚀区中的所述导电材料。
22.根据权利要求16所述的方法，其特征在于，
在利用蚀刻药水蚀刻所述开口下方的所述介电层以形成所述咬蚀区的步骤中，所述曲面壁的顶端与所述掩模层直接相接；
在形成所述咬蚀区之后以及填充所述咬蚀区之前，所述咬蚀区的所述侧壁上方的所述掩模层悬空。
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