CN105990228A - 半导体器件结构及其形成方法 - Google Patents

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Abstract

提供了半导体器件结构。半导体器件结构包括衬底。半导体器件结构包括位于衬底上方的介电层。介电层具有沟槽。半导体器件结构包括位于沟槽中的导线。导线具有第一端部和第二端部。第一端部面向衬底。第二端部背向远离衬底。第一端部的第一宽度大于第二端部的第二宽度。本发明的实施例还涉及形成半导体器件结构的方法。

Description

半导体器件结构及其形成方法
相关申请的交叉引用
本申请与2015年3月16日提交的标题为“SEMICONDUCTOR DEVICESTRUCTURE AND METHOD FOR FORMING THE SAME”的共同未决的共同受让的美国专利申请(代理人案号为No.0941-3148PUS1)(申请人案号为No.P20141374US00)有关，其全部内容结合于此作为参考。
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及半导体器件结构及其形成方法。
背景技术
半导体集成电路(IC)工业已经经历了快速增长。IC材料和设计中的技术进步已经产生了多代IC。每代IC都具有比前一代更小和更复杂的电路。然而，这些进步已经增大了处理和制造IC的复杂性。
在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增大，而几何尺寸(即，使用制造工艺可以产生的最小组件)减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
然而，由于部件尺寸不断减小，制造工艺不断地变得更加难以实施。因此，形成尺寸越来越小的可靠的半导体器件是个挑战。
发明内容
本发明的实施例提供了一种半导体器件结构，包括：衬底；介电层，位于所述衬底上方，其中，所述介电层具有沟槽；以及导线，位于所述沟槽中，其中，所述导线具有第一端部和第二端部。所述第一端部面向所述衬底，所述第二端部背向远离所述衬底，并且所述第一端部的第一宽度大于所述第二端部的第二宽度。
本发明的另一实施例提供了一种半导体器件结构，包括：衬底；介电层，位于所述衬底上方，其中，所述介电层具有沟槽，所述沟槽具有第一部分和位于所述第一部分上方的第二部分，并且所述第一部分的第一宽度大于所述第二部分的第二宽度；以及导线，填充在所述沟槽中。
本发明的又一实施例提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成介电层；在所述介电层中形成第一沟槽，其中，所述第一沟槽具有第一部分和位于所述第一部分上方的第二部分，并且所述第一部分的第一宽度大于所述第二部分的第二宽度；以及在所述第一沟槽内填充导电材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1H是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
图2A至图2C分别是根据一些实施例的图1A至图1B和图1H中的结构的顶视图。
图3是根据一些实施例的半导体器件结构的截面图。
图4是根据一些实施例的半导体器件结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。应该理解，在方法之前、期间和之后可以提供额外的操作，并且对于方法的其他实施例，可以替换或消除描述的一些操作。
图1A至图1H是根据一些实施例的用于形成半导体器件结构100的工艺的各个阶段的截面图。图2A至图2C分别是根据一些实施例的图1A至图1B和图1H中的结构的顶视图。图1A至图1B和图1H分别是根据一些实施例的示出沿着图2A至图2C中的剖面线1A-1A’、1B-1B’和1H-1H’的结构的截面图。
如图1A所示，根据一些实施例，提供衬底110。衬底110可以是诸如硅晶圆的半导体晶圆。可选地或额外地，衬底110可以包括元素半导体材料、化合物半导体材料和/或合金半导体材料。
元素半导体材料的实例可以是但不限于晶体硅、多晶硅、非晶硅、锗和/或金刚石。化合物半导体材料的实例可以是但不限于碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟。合金半导体材料的实例可以是但不限于SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。
如图1A所示，根据一些实施例，在半导体衬底110中形成隔离结构111。根据一些实施例，隔离结构111围绕半导体衬底110的器件区。根据一些实施例，隔离结构111配置为限定和电隔离在半导体衬底110中形成的多个器件元件(未示出)。
器件元件的实例可以包括但不限于晶体管、二极管和/或其他适用的元件。晶体管的实例可以包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等。实施多个工艺以形成器件元件，诸如沉积、蚀刻、注入、光刻、退火和/或其他适用的工艺。
如图1A所示，根据一些实施例，在衬底110和隔离结构111上方形成介电层120。根据一些实施例，介电层120包括介电材料。介电材料的实例可以包括但不限于氧化物、SiO2、硼磷硅酸盐玻璃(BPSG)、旋涂玻璃(SOG)、未掺杂的硅酸盐玻璃(USG)、氟掺杂的硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物或等离子体增强TEOS(PETEOS)。
介电层120可以包括由诸如低介电常数或极低介电常数(ELK)材料的多种介电材料制成的多层。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂或其他适用的工艺形成介电层120。
如图1A所示，根据一些实施例，在介电层120中形成沟槽122。根据一些实施例，使用光刻工艺和蚀刻工艺形成沟槽122。如图1A所示，根据一些实施例，在沟槽122中形成阻挡层132。根据一些实施例，阻挡层132共形地覆盖沟槽122的内壁122a和底面122b。根据一些实施例，阻挡层132配置为防止在沟槽122中形成的金属材料扩散到介电层120内。阻挡层132包括钽或其他合适的材料。根据一些实施例，使用物理汽相沉积工艺形成阻挡层132。
如图1A所示，根据一些实施例，在阻挡层132上方形成晶种层134。晶种层134包括铜(Cu)和锰(Mn)或其他合适的材料。根据一些实施例，使用物理汽相沉积工艺形成晶种层134。如图1A所示，根据一些实施例，在沟槽122中和在晶种层134上方形成导线136。导线136包括铝(Al)、铜(Cu)或其他合适的材料。根据一些实施例，使用镀工艺形成导线136。
如图1A所示，根据一些实施例，在介电层120、阻挡层132、晶种层134和导线136上方形成介电层140。根据一些实施例，介电层140配置为防止导线136的金属材料扩散到形成在其上方的介电层内。
根据一些实施例，介电层140包括介电材料。介电层140包括碳化硅、氮化硅或其他合适的介电材料。根据一些实施例，介电层120和140由不同材料制成。介电层140可以包括由不同介电材料制成的多层。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂或其他适用的工艺形成介电层140。
如图1A所示，根据一些实施例，在介电层140上方形成粘合层150。粘合层150配置为将介电层140粘合至位于其上的另一介电层。粘合层150包括正硅酸乙酯(TEOS)或其他合适的材料。在一些其他实施例中，不形成粘合层150。
如图1A所示，根据一些实施例，在粘合层150上方形成介电层160。根据一些实施例，介电层160和140由不同材料制成，从而使得介电层160和140在随后的蚀刻工艺中可以具有蚀刻选择性。根据一些实施例，介电层160和140与粘合层150由不同材料制成。
根据一些实施例，介电层160包括介电材料。介电材料的实例可以包括但不限于氧化物、SiO2、硼磷硅酸盐玻璃(BPSG)、旋涂玻璃(SOG)、未掺杂的硅酸盐玻璃(USG)、氟掺杂的硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物或等离子体增强TEOS(PETEOS)。
介电层160可以包括由诸如低介电常数或极低介电常数(ELK)材料的多种介电材料制成的多层。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂或其他适用的工艺形成介电层160。
如图1A所示，根据一些实施例，在介电层160上方形成蚀刻停止层170。蚀刻停止层170包括氮化硅、氧化硅或其他合适的材料。根据一些实施例，使用化学汽相沉积工艺形成蚀刻停止层170。
如图1A所示，根据一些实施例，在蚀刻停止层170上方形成掩模层180。在一些实施例中，掩模层180包括诸如氧化硅的氧化物。在一些实施例中，掩模层180包括氮化硅、氮化钛、其他适用的材料或它们的组合。在一些实施例中，使用化学汽相沉积工艺形成掩模层180。
如图1A和图2A所示，根据一些实施例，在掩模层180上方形成硬掩模层190。根据一些实施例，硬掩模层190具有沟槽192和194。根据一些实施例，沟槽192和194暴露部分掩模层180。
用于硬掩模层190的材料的实例包括但不限于氧化硅、氮化硅(例如，Si3N4)、SiON、SiC、SiOC或它们的组合。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂或其他适用的工艺形成硬掩模层190。在一些实施例中，掩模层180和硬掩模层190由不同材料制成，从而使得掩模层180和硬掩模层190在随后的蚀刻工艺中可以具有蚀刻选择性。
如图1B和图2B所示，根据一些实施例，覆盖层210形成在硬掩模层190上方并且填充沟槽192和194。覆盖层210由聚合物材料或其他合适的材料制成。通过涂布工艺、CVD工艺或其他合适的工艺形成覆盖层210。
如图1B和图2B所示，根据一些实施例，在覆盖层210上方形成中间层220。在一些实施例中，中间层220由含硅材料(例如，含硅聚合物材料)制成。在一些实施例中，掩模层180、硬掩模层190、覆盖层210和中间层220由不同材料制成，从而使得它们在之后实施的蚀刻工艺中可以具有蚀刻选择性。通过涂布工艺、CVD工艺或其他合适的工艺形成中间层220。
如图1B和图2B所示，根据一些实施例，在中间层220上方形成光刻胶层230。根据一些实施例，光刻胶层230具有开口232，开口232暴露部分中间层220。根据一些实施例，光刻胶层230由光刻胶材料制成。例如，通过涂布工艺和光刻工艺形成光刻胶层230。
如图1C所示，根据一些实施例，通过开口232去除位于开口232下方的部分中间层220和部分覆盖层210。根据一些实施例，在去除工艺之后，形成了穿过中间层220和覆盖层210的开口212。根据一些实施例，开口212连接至开口232并且暴露部分掩模层180。根据一些实施例，开口212定位于沟槽194中。根据一些实施例，去除工艺包括干蚀刻工艺。
如图1D所示，根据一些实施例，去除中间层220和光刻胶层230。根据一些实施例，去除工艺包括干蚀刻工艺或湿蚀刻工艺。此后，根据一些实施例，通过开口212去除部分掩模层180。根据一些实施例，在去除工艺之后，在掩模层180中形成开口182，并且开口182暴露部分蚀刻停止层170。
根据一些实施例，去除工艺包括干蚀刻工艺。根据一些实施例，干蚀刻工艺包括等离子体蚀刻工艺。根据一些实施例，在从约1毫托至约100毫托的范围内的压力下并且使用从约100W至约1500W的范围内的功率实施该等离子体蚀刻工艺。根据一些实施例，在从约10℃至约70℃的范围内的温度下实施该等离子体蚀刻工艺。根据一些实施例，等离子体蚀刻工艺使用包括CF4、H2、N2、C4H8、O2和/或CH2F2的气体。
如图1E所示，根据一些实施例，去除覆盖层210。根据一些实施例，去除工艺包括干蚀刻工艺。根据一些实施例，干蚀刻工艺包括等离子体蚀刻工艺。根据一些实施例，在从约1毫托至约100毫托的范围内的压力下并且使用从约100W至约1500W的范围内的功率实施该等离子体蚀刻工艺。根据一些实施例，在从约10℃至约70℃的范围内的温度下实施该等离子体蚀刻工艺。根据一些实施例，等离子体蚀刻工艺使用包括CO2、C4H8、CF4、O2、N2和/或Ar的气体。
如图1F所示，根据一些实施例，实施蚀刻工艺以去除位于沟槽192下方的部分掩模层180、部分蚀刻停止层170、部分介电层160以及位于沟槽194下方的部分掩模层180、部分蚀刻停止层170、部分介电层160、部分粘合层150和部分介电层140。
根据一些实施例，在蚀刻工艺之后，在介电层160中形成沟槽162和164与导通孔166。根据一些实施例，导通孔166也穿过粘合层150和介电层140。根据一些实施例，导通孔166位于沟槽164下方并且连接至沟槽164。根据一些实施例，导通孔166暴露部分导线136。
根据一些实施例，沟槽162具有第一部分162a和位于第一部分162a上方的第二部分162b。在一些实施例中，第一部分162a的宽度W1大于第二部分162b的宽度W2。类似地，根据一些实施例，沟槽164具有第一部分164a和位于第一部分164a上方的第二部分164b。
在一些实施例中，第一部分164a的宽度W3大于第二部分164b的宽度W4。在一些实施例中，第二部分164b的宽度W4大于导通孔166的宽度Wv。在一些实施例中，第一部分162a和164a邻近衬底110，并且第二部分162b和164b邻近介电层160的上表面168。
在一些实施例中，沟槽164具有彼此相对的内壁164c和164d。根据一些实施例，内壁164c具有面向第一部分164a的凹槽R1。根据一些实施例，内壁164d具有面向第一部分164a的凹槽R2。根据一些实施例，凹槽R1和R2彼此相对。根据一些实施例，第一部分164a位于凹槽R1和R2之间。根据一些实施例，凹槽R1和R2分别具有内壁164e和164f。根据一些实施例，内壁164e和164f是弯曲的内壁。
根据一些实施例，蚀刻工艺包括干蚀刻工艺。根据一些实施例，干蚀刻工艺包括等离子体蚀刻工艺。根据一些实施例，在从约1毫托至约100毫托的范围内的压力下并且使用从约100W至约1500W的范围内的功率实施该等离子体蚀刻工艺。根据一些实施例，在从约10℃至约70℃的范围内的温度下实施该等离子体蚀刻工艺。根据一些实施例，等离子体蚀刻工艺使用包括C4H8、CF4、O2、N2和/或Ar的气体。
如图1G所示，根据一些实施例，在沟槽162和164与导通孔166中形成阻挡层242。根据一些实施例，阻挡层242共形地覆盖沟槽162和164与导通孔166的内壁162c、164c、164d和166a以及沟槽162和164的底面162d和164g。
根据一些实施例，阻挡层242配置为防止在沟槽162和164与导通孔166中形成的金属材料扩散到介电层140和160与粘合层150内。阻挡层242包括钽或其他合适的材料。根据一些实施例，使用物理汽相沉积工艺形成阻挡层242。
如图1G所示，根据一些实施例，在阻挡层242上方形成晶种层244。晶种层244包括铜(Cu)和锰(Mn)或其他合适的材料。根据一些实施例，使用物理汽相沉积工艺形成晶种层244。
如图1G所示，根据一些实施例，在沟槽162和164与导通孔166中并且在晶种层244上方形成导电层246。导电层246包括诸如铝(Al)、铜(Cu)或其他合适的材料的导电材料。根据一些实施例，使用镀工艺形成导电层246。
如图1H和图2C所示，根据一些实施例，去除位于沟槽162和164与导通孔166外部的阻挡层242、晶种层244和导电层246以及掩模层180和硬掩模层190。根据一些实施例，去除工艺包括诸如化学机械抛光工艺的平坦化工艺。
根据一些实施例，保留在沟槽162中的导电层246形成导线252。根据一些实施例，保留在沟槽164中的导电层246形成导线254。在一些实施例中，导线252的上表面252a、导线254的上表面254a和介电层160的上表面168彼此共面。
根据一些实施例，导线252具有第一端部252b和第二端部252c。根据一些实施例，第一端部252b面向衬底110。根据一些实施例，第二端部252c背向远离衬底110。根据一些实施例，第一端部252b的宽度W5大于第二端部252c的宽度W6。
根据一些实施例，导线254具有第一端部254b和第二端部254c。根据一些实施例，第一端部254b面向衬底110。根据一些实施例，第二端部254c背向远离衬底110。根据一些实施例，第一端部254b的宽度W7大于第二端部254c的宽度W8。根据一些实施例，第一端部254b具有侧壁S1。根据一些实施例，侧壁S1是弯曲侧壁。
根据一些实施例，第一端部254b具有上部P1和下部P2。根据一些实施例，上部P1的宽度W10在朝向衬底110的方向A上增大。在一些实施例中，上部P1的宽度W10在方向A上连续地增大。在一些实施例中，下部P2的宽度W11在朝向衬底110的方向A上减小。
根据一些实施例，保留在导通孔166中的导电层246形成导电通孔结构260。根据一些实施例，导电通孔结构260是完整的结构。根据一些实施例，导线254位于介电层160中并且位于导电通孔结构260上方。根据一些实施例，导线254和导电通孔结构260形成为完整的结构。
根据一些实施例，导电通孔结构260穿过介电层140并且穿入导线254下方的介电层160内。根据一些实施例，导电通孔结构260还穿过粘合层150。
根据一些实施例，导电通孔结构260连接至第一端部254b。根据一些实施例，第二端部254c的宽度W8大于导电通孔结构260的宽度W9。根据一些实施例，导线136位于导电通孔结构260下方并且电连接至导电通孔结构260。
根据以上描述，第一端部254b的宽度W7大于第二端部254c的宽度W8。即，导线254具有扩大的端部(即，第一端部254b)。因此，增大了将具有扩大的端部254b的导线254连接至导电通孔结构260的可能性。结果，提高了产量。此外，扩大的端部254b能够减小导线254的薄层电阻。
在一些实施例中，宽度W7和宽度W8之间的差在从约2nm至约10nm的范围内。在一些实施例中，宽度W7与宽度W8的比率在从约1.1至约1.4的范围内。
如图1F和图1H所示，根据一些实施例，内壁164e和164f是弯曲内壁，并且侧壁S1是弯曲侧壁。在一些其他实施例中，内壁164e和164f是平坦内壁，并且侧壁S1是平坦侧壁(如图3所示)。如图3所示，根据一些实施例，第一端部254b的宽度W在朝向衬底110的方向A上增大。在一些实施例中，整个第一端部254b的宽度W在朝向衬底110的方向A上增大。
参照图1H，根据一些实施例，在相同的介电层160中形成导线252和254与导电通孔结构260。在一些其他实施例中，根据一些实施例，在不同的介电层410和160中形成导线252和254与导电通孔结构260(如图4所示)。如图4所示，根据一些实施例，导电通孔结构260穿过介电层160、粘合层150和介电层140。
根据一些实施例，提供了半导体器件结构及其形成方法。用于形成半导体器件结构的方法形成具有扩大的端部的导线。因此，增大了将具有扩大的端部的导线连接至其下方的导电结构的可能性。结果，提高了产量。此外，扩大的端部能够减小导线的薄层电阻。
根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括衬底。半导体器件结构包括位于衬底上方的介电层。介电层具有沟槽。半导体器件结构包括位于沟槽中的导线。导线具有第一端部和第二端部。第一端部面向衬底。第二端部背向远离衬底。第一端部的第一宽度大于第二端部的第二宽度。
在上述半导体器件结构中，其中，还包括：导电通孔结构，穿入所述导线下方的所述介电层内并且连接至所述第一端部。
在上述半导体器件结构中，其中，还包括：导电通孔结构，穿入所述导线下方的所述介电层内并且连接至所述第一端部，其中，所述第二端部的所述第二宽度大于所述导电通孔结构的第三宽度。
在上述半导体器件结构中，其中，所述第一端部具有弯曲侧壁。
在上述半导体器件结构中，其中，所述第一端部具有弯曲侧壁，其中，所述第一端部具有上部和下部，并且所述上部的第三宽度在朝向所述衬底的方向上增大。
在上述半导体器件结构中，其中，所述第一端部具有弯曲侧壁，其中，所述第一端部具有上部和下部，并且所述上部的第三宽度在朝向所述衬底的方向上增大，其中，所述上部的所述第三宽度在朝向所述衬底的方向上连续地增大。
在上述半导体器件结构中，其中，所述第一端部具有弯曲侧壁，其中，所述第一端部具有上部和下部，并且所述上部的第三宽度在朝向所述衬底的方向上增大，其中，所述下部的第四宽度在朝向所述衬底的方向上减小。
在上述半导体器件结构中，其中，所述第一端部具有平坦侧壁。
在上述半导体器件结构中，其中，所述第一端部的所述第一宽度在朝向所述衬底的方向上增大。
根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括衬底。半导体器件结构包括位于衬底上方的介电层。介电层具有沟槽。沟槽具有第一部分和位于第一部分上方的第二部分，并且第一部分的第一宽度大于第二部分的第二宽度。半导体器件结构包括填充在沟槽中的导线。
在上述半导体器件结构中，其中，所述第一部分邻近所述衬底，并且所述第二部分邻近所述介电层的上表面。
在上述半导体器件结构中，其中，所述沟槽具有第一内壁，并且所述第一内壁具有面向所述第一部分的第一凹槽。
在上述半导体器件结构中，其中，所述沟槽具有第一内壁，并且所述第一内壁具有面向所述第一部分的第一凹槽，其中，所述沟槽还包括与所述第一内壁相对的第二内壁，所述第二内壁具有与所述第一凹槽相对的第二凹槽，并且所述第一部分位于所述第一凹槽和所述第二凹槽之间。
在上述半导体器件结构中，其中，所述沟槽具有第一内壁，并且所述第一内壁具有面向所述第一部分的第一凹槽，其中，所述第一凹槽具有弯曲内壁。
在上述半导体器件结构中，其中，所述沟槽具有第一内壁，并且所述第一内壁具有面向所述第一部分的第一凹槽，其中，所述第一凹槽具有平坦内壁。
根据一些实施例，提供了一种用于形成半导体器件结构的方法。该方法包括在衬底上方形成介电层。该方法包括在介电层中形成第一沟槽。第一沟槽具有第一部分和位于第一部分上方的第二部分，并且第一部分的第一宽度大于第二部分的第二宽度。该方法包括在第一沟槽内填充导电材料。
在上述方法中，其中，形成所述第一沟槽包括：在所述介电层上方形成掩模层，其中，所述掩模层具有第二沟槽，所述第二沟槽暴露部分所述介电层；以及实施干蚀刻工艺以去除部分所述介电层。
在上述方法中，其中，形成所述第一沟槽包括：在所述介电层上方形成掩模层，其中，所述掩模层具有第二沟槽，所述第二沟槽暴露部分所述介电层；以及实施干蚀刻工艺以去除部分所述介电层，其中，所述干蚀刻工艺包括等离子体蚀刻工艺。
在上述方法中，其中，所述方法还包括：在形成所述第一沟槽期间，在所述沟槽下方的所述介电层中形成导通孔，其中，所述导通孔连接至所述沟槽；以及在所述第一沟槽内填充所述导电材料期间，将所述导电材料填充入所述导通孔内。
在上述方法中，其中，所述方法还包括：在形成所述第一沟槽期间，在所述沟槽下方的所述介电层中形成导通孔，其中，所述导通孔连接至所述沟槽；以及在所述第一沟槽内填充所述导电材料期间，将所述导电材料填充入所述导通孔内，其中，所述第二部分的所述第二宽度大于所述导通孔的第三宽度。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件结构，包括：
衬底；
介电层，位于所述衬底上方，其中，所述介电层具有沟槽；以及
导线，位于所述沟槽中，其中，所述导线具有第一端部和第二端部。所述第一端部面向所述衬底，所述第二端部背向远离所述衬底，并且所述第一端部的第一宽度大于所述第二端部的第二宽度。
2.根据权利要求1所述的半导体器件结构，还包括：
导电通孔结构，穿入所述导线下方的所述介电层内并且连接至所述第一端部。
3.根据权利要求2所述的半导体器件结构，其中，所述第二端部的所述第二宽度大于所述导电通孔结构的第三宽度。
4.根据权利要求1所述的半导体器件结构，其中，所述第一端部具有弯曲侧壁。
5.根据权利要求4所述的半导体器件结构，其中，所述第一端部具有上部和下部，并且所述上部的第三宽度在朝向所述衬底的方向上增大。
6.根据权利要求5所述的半导体器件结构，其中，所述上部的所述第三宽度在朝向所述衬底的方向上连续地增大。
7.根据权利要求5所述的半导体器件结构，其中，所述下部的第四宽度在朝向所述衬底的方向上减小。
8.根据权利要求1所述的半导体器件结构，其中，所述第一端部具有平坦侧壁。
9.一种半导体器件结构，包括：
衬底；
介电层，位于所述衬底上方，其中，所述介电层具有沟槽，所述沟槽具有第一部分和位于所述第一部分上方的第二部分，并且所述第一部分的第一宽度大于所述第二部分的第二宽度；以及
导线，填充在所述沟槽中。
10.一种用于形成半导体器件结构的方法，包括：
在衬底上方形成介电层；
在所述介电层中形成第一沟槽，其中，所述第一沟槽具有第一部分和位于所述第一部分上方的第二部分，并且所述第一部分的第一宽度大于所述第二部分的第二宽度；以及
在所述第一沟槽内填充导电材料。
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