KR101422354B1 - 반도체 디바이스의 더미 게이트 전극 - Google Patents

반도체 디바이스의 더미 게이트 전극 Download PDF

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Abstract

본 발명은 반도체 디바이스의 더미 게이트 전극에 관한 것이다. 실시예는 제 1 표면을 포함하는 기판; 제 1 표면의 일부를 덮는 절연 영역으로서, 절연 영역의 상부는 제 2 표면을 정의하는 것인 절연 영역; 및 제 2 표면 위에 있고, 저부 및 상기 저부보다 넓은 베이스를 포함하는 더미 게이트 전극을 포함하고, 베이스의 폭에 대한 저부의 폭의 비는 약 0.5 내지 약 0.9이다.

Description

반도체 디바이스의 더미 게이트 전극{DUMMY GATE ELECTRODE OF SEMICONDUCTOR DEVICE}
본 발명은 집적 회로 제조에 관한 것이고, 특히 더미 게이트 전극을 가진 반도체 디바이스에 관한 것이다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 위해서 나노미터 기술 공정 노드로 진행함에 따라 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 등의 3차원 설계의 개발에서 제조 및 설계 모두로부터의 도전 과제가 발생되었다. 전형적인 FinFET은 예를 들어 기판의 실리콘층의 일부를 에칭함으로써 형성된 기판으로부터 연장하는 박막의 수직 "핀(fin)"(또는 핀 구조)와 함께 제조된다. FinFET의 채널은 이러한 수직 핀 내에 형성된다. 게이트는 핀 상부에(예를 들어, 둘러싸서) 제공된다. 채널의 양측 상에 게이트를 갖는 것은 양측으로부터 채널의 게이트 제어를 허용한다. 추가적으로, 선택적으로 성장된 실리콘 게르마늄을 이용한 FinFET의 리세스된(recessed) 소스/드레인(S/D) 부분 내의 변형된(strained) 물질은 캐리어 이동성을 향상시키기 위해 사용될 수 있다.
그러나, 상보성 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 제조에서는 그러한 피쳐(feature) 및 공정을 구현하기 위한 도전 과제가 있다. 수직 핀들 사이의 간격을 감소시킴에 따라 그러한 문제는 악화된다. 예를 들어, 더미 게이트 전극을 에칭하는 것은 핀 가장자리와 더미 게이트 전극 사이의 원치않는 잔여물을 발생시킴으로써 디바이스 불안정 및/또는 디바이스 고장 가능성을 증가시킬 수 있다.
실시예에 따르면, 반도체 디바이스는 제 1 표면을 포함하는 기판; 제 1 표면의 일부를 덮는 절연 영역으로서, 절연 영역의 상부는 제 2 표면을 정의하는 것인 절연 영역; 및 제 2 표면 위에 있고, 저부(bottom) 및 상기 저부보다 넓은 베이스를 포함하는 더미 게이트 전극을 포함하고, 베이스의 폭에 대한 저부의 폭의 비는 약 0.5 내지 약 0.9이다.
다른 실시예에 따르면, 반도체 디바이스는 제 1 표면을 포함한 기판; 제 1 표면의 일부를 덮는 절연 영역으로서, 절연 영역의 상면은 제 2 표면을 정의하는 것인 절연 영역; 절연 영역 내의 개구부를 관통하는 핀으로서, 핀의 상부는 2개의 측벽 및 제 3 표면을 갖는 핀; 2개의 측벽 및 제 3 표면을 덮고, 제 1 베이스 및 제 1 저부를 포함하는 게이트 전극; 및 제 2 표면 위에 있고, 제 2 저부 및 제 2 저부보다 넓은 제 2 베이스를 포함하는 더미 게이트 전극을 포함하며, 제 1 베이스의 폭과 제 1 저부의 폭 사이의 차는 제 1 폭 차를 정의하고 제 2 베이스의 폭과 제 2 저부의 폭 사이의 차는 제 2 폭 차를 정의하며, 제 2 폭 차는 제 1 폭 차보다 크다.
또 다른 실시예에 있어서, 반도체 디바이스를 제조하는 방법은 제 1 표면을 포함한 기판을 제공하는 단계; 제 1 표면의 일부를 덮는 절연 영역 - 절연 영역의 상면은 제 2 표면을 정의함 - 을 형성하는 단계; 절연 영역의 개구부를 관통하는 핀 - 핀의 상부는 2개의 측벽 및 제 3 표면을 가짐 - 을 형성하는 단계; 핀 위에 있고 절연 영역 위로 연장하는 게이트 전극층을 형성하는 단계; 게이트 전극층 위에 패터닝된 마스크층을 형성하는 단계; 및 제 1 에칭 공정 및 제 2 에칭 공정을 수행함으로써 2개의 측벽 및 제 3 표면을 덮는 게이트 전극, 및 제 2 표면 위에 있는 더미 게이트 전극을 형성하는 단계를 포함한다.
본 개시는 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 도면에 예시된 다양한 피쳐는 일정한 비율로 그려질 필요가 없고, 예시의 목적으로만 사용된다. 실제, 다양한 피쳐의 치수는 논의의 명료함을 위해 임의로 증감될 수 있다.
도 1은 본 개시의 다양한 양상에 따른 반도체 디바이스의 더미 게이트 전극을 제조하는 방법을 예시하는 흐름도이다.
도 2는 본 개시의 다양한 양상에 따른 더미 게이트 전극을 포함한 반도체 디바이스의 상면도를 나타낸다.
도 3a 내지 도 10b는 본 개시의 다양한 실시예에 따른 제조의 여러 단계에 있어서 더미 게이트 전극을 포함한 반도체 디바이스의 사시도 및 단면도이다.
도 10c는 본 개시의 다양한 양상에 따른 더미 게이트 전극을 포함한 반도체 디바이스의 단면도를 나타낸다.
도 10d는 본 개시의 다양한 양상에 따른 더미 게이트 전극을 포함한 반도체 디바이스의 단면도를 나타낸다.
이하의 개시는 본 개시의 상이한 피쳐들을 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다고 이해되어야 한다. 본 개시를 단순화하기 위해서 컴포넌트 및 배치의 구체적인 예들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들면, 다음의 설명에서 제 2 피쳐 상부 또는 위에 제 1 피쳐를 형성하는 것은 제 1 피쳐와 제 2 피쳐가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피쳐와 제 2 피쳐가 직접 접촉하지 않도록 제 1 피쳐와 제 2 피쳐 사이에 추가의 피쳐가 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이는 단순 명료함을 위한 것으로서 그 자체가 논의된 다양한 실시예 및/또는 구성 사이의 관계를 영향을 주지 않는다.
도 1은 본 개시의 다양한 양상에 따른 반도체 디바이스의 더미 게이트 전극을 제조하는 방법(100)의 흐름도를 예시한다. 방법(100)은 단계(102)에서 시작하여 제 1 표면을 포함한 기판이 제공된다. 방법(100)은 단계(104)로 계속되어 제 1 표면의 일부를 덮는 절연 영역이 형성되고, 절연 영역의 상면은 제 2 표면을 정의한다. 방법(100)은 단계(106)로 계속되어 절연 영역 내의 개구부를 관통하는 핀이 형성되고, 핀의 상부는 2개의 측벽 및 제 3 표면을 갖는다. 방법(100)은 단계(108)로 계속되어 게이트 전극층이 핀 위에서 절연 영역 위로 연장하도록 형성된다. 방법(100)은 단계(110)로 계속되어 패터닝된 마스크층이 게이트 전극층 위에 형성된다. 방법(100)은 단계(112)로 계속되어 제 1 에칭 공정 및 제 2 에칭 공정을 수행하여 게이트 전극 및 더미 게이트 전극이 형성되고, 게이트 전극은 2개의 측벽 및 제 3 표면을 덮고, 더미 게이트 전극은 제 2 표면 위에 있다. 이하의 논의는 도 1의 방법(100)에 따라 제조될 수 있는 반도체 디바이스의 실시예를 예시한다.
도 2는 본 개시의 다양한 양상에 따른 더미 게이트 전극(220)을 포함한 반도체 디바이스(200)의 상면도이고; 도 3a 내지 도 10b는 본 개시의 다양한 실시예에 따른 제조의 여러 단계에 있어서 더미 게이트 전극(220)을 포함한 반도체 디바이스(200)의 사시도 및 단면도이다. 여기에 설명된 것과 같은 실시예는 예를 들어 핀-기반의 다중 게이트 트랜지스터 등의 핀 전계 효과 트랜지스터(FinFET)에 관한 것이다. 반도체 디바이스(200)는 마이크로프로세서, 메모리 셀, 및/또는 다른 집적 회로(integrated circuit; IC) 내에 포함될 수 있다. 일부 실시예에 있어서, 도 1에서 언급된 동작의 수행은 완전한 반도체 디바이스(200)를 생성하지 않는다는 것이 주목된다. 완전한 반도체 디바이스(200)는 예를 들어 상보성 금속-산화물-반도체(CMOS) 기술 처리를 이용하여 제조될 수 있다. 따라서, 도 1의 방법(100)의 이전, 동안, 및/또는 이후에 추가의 공정이 제공될 수 있고, 일부 다른 공정은 여기서 간략히만 설명될 수 있다는 것이 이해된다. 또한, 도 2 내지 도 10b는 본 개시의 발명 개념을 더 잘 이해하기 위해서 간이화되었다. 예를 들어, 도면은 반도체 디바이스(200)를 예시하지만, 집적 회로(IC)는 저항기, 캐패시터, 인덕터, 퓨즈 등을 포함한 다수의 다른 디바이스를 포함할 수 있다는 것이 이해된다.
도 2는 도 1의 단계를 이용하여 제조된 반도체 디바이스(200)를 예시한다. 반도체 디바이스(200)는 우측 상의 제 1 FinFET(200a), 좌측 상의 제 2 FinFET(200b), 및 제 1 FinFET(200a)과 제 2 FinFET(200b) 사이의 더미 게이트 전극(220)을 포함한다. 예시를 위해, 제 1 FinFET(200a)은 3개의 핀(212) 및 3개의 핀(212) 위를 가로지르는 게이트 전극(230)을 포함하는 반면, 제 2 FinFET(200b)은 3개의 핀(242) 및 3개의 핀(242) 위를 가로지르는 게이트 전극(240)을 포함한다. 일부 실시예에 있어서, 제 1 FinFET(200a) 및 제 2 FinFET(200b) 각각은 3개의 핀보다 적거나 많은, 예를 들어 1개의 핀 또는 5개의 핀을 포함할 수 있다. 간이함을 위해, 도 2의 a-a선을 따라 취해진 점선 영역 내의 핀(212)의 일부, 게이트 전극(230)의 일부, 더미 게이트 전극(220)의 일부만이 도 3a 내지 도 10b에서 예시된다.
도 3a 및 도 3b와 도 1의 단계(102)를 참조하면, 기판(202)이 제공된다. 도 3a은 본 실시예에 따른 제조의 여러 단계 중 하나에서 기판(202)을 갖는 반도체 디바이스(200)의 사시도이고, 도 3b는 도 3a의 a-a선을 따라 취해진 반도체 디바이스(200)의 단면도이다. 적어도 하나의 실시예에 있어서, 기판(202)은 결정질 실리콘 기판(예를 들어 웨이퍼)을 포함한다. 기판(202)은 설계 요건에 따라 다양하게 도핑된 영역(예를 들어, p형 기판 또는 n형 기판)을 포함할 수 있다. 일부 실시예에서, 도핑된 영역은 p형 또는 n형 도판트로 도핑될 수 있다. 예를 들어, 도핑된 영역은 붕소 또는 BF2와 같은 p형 도판트; 인 또는 비소와 같은 n형 도판트; 및/또는 그 조합으로 도핑될 수 있다. 도핑된 영역은 n형 FinFET용으로 구성되거나, 대안적으로 p형 FinFET용으로 구성될 수 있다.
일부 대안의 실시예에 있어서, 기판(202)은 다이아몬드 또는 게르마늄과 같은 어떤 다른 적합한 원소의 반도체; 갈륨 비소화물, 실리콘 카바이드, 인듐 비소화물, 또는 인듐 인화물과 같은 적절한 화합물 반도체; 또는 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물과 같은 적합한 합금 반도체로 이루어질 수 있다. 또한, 기판(202)은 에피택셜층(에피층)을 포함할 수 있고, 성능 향상을 위해 변형될 수 있고, 그리고/또는 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 구조를 포함할 수 있다.
핀은 기판(202)에 에칭에 의해 형성된다. 도시된 실시예에서는 명료함을 위해 하나의 핀이 나타내어진다. 시행시, 여러 핀이 동시에 형성될 수 있다. 일실시예에 있어서, 패드층(204a) 및 마스크층(204b)이 반도체 기판(202) 상에 형성된다. 패드층(204a)은 예를 들어 열 산화 공정을 이용하여 형성된 실리콘 산화물을 포함한 박막일 수 있다. 패드층(204a)은 반도체 기판(202)과 마스크층(204b) 사이에서 접착층으로서 작용할 수 있다. 패드층(204a)은 마스크층(204b)을 에칭하기 위한 에칭 정지층으로서 작용할 수도 있다. 적어도 하나의 실시예에 있어서, 마스크층(204b)은 예를 들어 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD) 또는 플라즈마 인핸스드 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD)을 이용하여 실리콘 질화물로 형성된다. 마스크층(204b)은 후속하는 포토리소그래피 공정 동안에 하드 마스크로서 사용된다. 감광성층(206)과 같은 패터닝된 마스크가 마스크층(204b) 상에 형성된 후 패터닝되어 감광층(206) 내에 개구부(208)를 형성한다.
감광층(206) 내의 개구부(208) 형성 이후에 도 4a 및 도 4b의 구조가 기판(202)에서 핀(212)을 형성함으로써 생성된다. 도 4a는 일실시예에 따른 제조의 여러 단계 중 한 단계에서 반도체 디바이스(200)의 사시도이고, 도 4b는 도 4a의 a-a 선을 따라 취한 반도체 디바이스(200)의 단면도이다.
마스크층(204b) 및 패드층(204a)은 개구부(208)를 통하여 에칭되어 아래 놓인 반도체 기판(202)을 노광한다. 그 다음에, 노광된 반도체 기판(202)은 반도체 기판(202)의 제 1 표면(202s)을 갖는 트렌치(210)를 형성하기 위해 에칭된다. 트렌치(210) 사이의 반도체 기판(202)의 일부는 반도체 핀(212)을 형성한다. 도시된 실시예에 있어서, 반도체 핀(212)은 상부(214) 및 하부(216)(예시를 위해 점선으로 분리됨)를 포함한다. 도시된 실시예에 있어서, 상부(214) 및 하부(216)는 실리콘과 같은 동일한 물질을 포함한다.
트렌치(210)는 서로 평행하고 서로에 대하여 근접하게 이격된 스트립[반도체 디바이스(200)의 상면에서 봄]일 수 있다. 트렌치(210) 각각은 폭, 깊이를 갖고, 공간에 의해 인접한 트렌치로부터 이격되어 있다. 예를 들어, 트렌치(210) 사이의 공간은 약 30nm보다 작을 수 있다. 대안의 실시예에 있어서, 트렌치(210)는 연속하여 반도체 핀(212)을 둘러쌀 수 있다(도 2 참조). 그 다음에, 감광층(206)은 제거된다. 이어서, 반도체 기판(202)의 자연 산화물을 제거하기 위해 세정이 수행될 수 있다. 세정은 희석된 플루오르화수소산(diluted hydrofluoric acid; DHF)을 이용하여 수행될 수 있다.
라이너 산화물(liner oxide)(도시되지 않음)은 트렌치(210) 내에 선택적으로 형성된다. 일실시예에 있어서, 라이너 산화물은 약 20Å 내지 약 500Å의 범위 내의 두께를 가는 열 산화물일 수 있다. 일부 실시예에 있어서, 라이너 산화물은 인-시튜 증기 발생(In-situ steam generation; ISSG) 등을 이용하여 형성될 수 있다. 라이너 산화물의 형성은 전계를 감소시키는 트렌치(210)의 코너를 라운딩하므로 결과의 집적 회로의 성능을 향상시킬 수 있다.
도 5a 및 도 5b와 도 1의 단계(104)에 도시된 바와 같이, 반도체 기판(202)의 제 1 표면(202s)을 갖는 트렌치(210)의 형성에 후속하여 도 5a 및 도 5b의 구조는 제 1 표면(202s)의 일부를 덮는 절연 영역을 형성함으로써 생성된다. 도 5a는 일실시예에 따른 제조의 여러 단계 중 한 단계에서의 반도체 디바이스(200)의 사시도이고, 도 5b는 도 5a의 a-a선을 따라 취해진 반도체 디바이스(200)의 단면도이다.
트렌치(210)는 유전체 물질(218)로 충진된다. 유전체 물질(218)은 실리콘 산화물을 포함할 수 있고, 따라서 본 개시에서 산화물(218)이라고 할 수도 있다. 일부 실시예에 있어서, 실리콘 질화물, 실리콘 산화질화물, FSG(fluoride-doped silicate glass), 또는 로우-k 유전체 물질과 같은 다른 유전체 물질이 또한 사용될 수 있다. 일실시예에 있어서, 산화물(218)은 반응하는 전구체로서 실란(SiH4) 및 산소(O2)를 사용한 HDP(high-density-plasma) CVD 공정을 이용하여 형성될 수 있다. 다른 실시예에 있어서, 산화물(218)은 SACVD(sub-atmospheric CVD) 공정 또는 HARP(high aspect-ratio process)을 이용하여 형성될 수 있고, 처리 가스는 TEOS(tetraethylorthosilicate) 및/또는 오존(O3)을 포함할 수 있다. 또 다른 실시예에 있어서, 산화물(218)은 HSQ(hydrogen silsesquioxane) 또는 MSQ(methyl silsesquioxane)와 같은 SOD(spin-on-dielectric) 공정을 이용하여 형성될 수 있다.
도 5a 및 도 5b는 유전체 물질(218)의 증착 이후의 결과의 구조를 도시한다. 그 다음에, 화학 기계적 연마가 수행되고, 마스크층(204b) 및 패드층(204a)의 제거가 후속된다. 결과의 구조는 도 6a 및 도 6b에 도시된다. 도 6a는 일실시예에 따른 제조의 여러 단계 중 한 단계에서의 반도체 디바이스(200)의 사시도이고, 도 6b는 도 6a의 a-a선을 따라 취해진 반도체 디바이스(200)의 단면도이다.
트렌치(210) 내의 산화물(218)의 나머지 부분은 이하 절연 영역(218a)이라고 한다. 이중 게이트 실시예에 있어서, 마스크층(240b) 및 패드층(204a)은 핀(212)의 상면에 남을 수 있다(도시되지 않음). 3중 게이트 실시예와 마스크층(204b)이 실리콘 질화물로 형성된 실시예에 있어서, 마스크층(204b)은 뜨거운 H3PO4를 사용한 습윤 공정을 이용하여 제거될 수 있는 반면, 패드층(204a)은 실리콘 산화물로 형성된다면, 희석된 HF산을 사용하여 제거될 수 있다. 일부 대안의 실시예에 있어서, 정연 영역(218a)의 리세싱 이후에 마스크층(204b)과 패드층(204a)의 제거가 수행될 수 있고, 리세싱 단계는 도 7a 및 도 7b에 도시된다.
대안의 실시예에 있어서, 핀(212)의 상부(214)는 디바이스 성능을 향상시키기 위해 다른 반도체 물질로 대체된다. 하드 마스크로서 절연 영역(218a)을 이용하면 핀(212)의 상부(214)는 에칭 단계에 의해 리세싱된다. 그 다음에, Ge과 같은 상이한 물질이 리세싱된 부분을 충진하기 위해 에피-성장된다. 도시된 실시예에 있어서, Ge과 같은 핀(212)의 상부(214) 및 Si와 같은 핀(212)의 하부(216)는 상이한 물질을 포함한다.
도 7a 및 도 7b와 도 1의 단계(106)에 도시된 바와 같이, 마스크층(204b) 및 패드층(204a)의 제거 이후에 절연 영역(218a)이 에칭 단계에 의해 리세싱되어 절연 영역(218b) 내의 개구부(228)를 관통하는 핀[즉, 핀(212)의 상부(214)]를 형성하고, 핀(212)의 상부(214)는 2개의 측벽(212w) 및 제 3 표면(212s)을 갖는다. 도 7a는 일실시예에 따른 제조의 여러 단계 중 한 단계에서의 반도체 디바이스(200)의 사시도이고, 도 7b는 도 7a의 a-a선을 따라 취해진 반도체 디바이스(200)의 단면도이다.
일실시예에 있어서, 에칭 단계는 예를 들어 HF(hydrofluoric acid)에서 기판(202)을 디핑(dipping)하는 것에 의한 습윤 에칭 공정을 이용하여 수행될 수 있다. 다른 실시예에 있어서, 에칭 공정은 건식 에칭 공정을 이용하여 수행될 수 있고 예를 들어 건식 에칭 공정은 에칭 가스로서 CHF3 또는 BF3를 이용하여 수행될 수 있다.
나머지 절연 영역(218b)은 서로 평행하고 서로에 대하여 근접하게 이격된 스트립[반도체 디바이스(200)의 상면에서 봄]일 수 있다. 대안의 실시예에 있어서, 나머지 절연 영역(218b)은 연속하여 반도체 핀(212)의 하부(216)를 둘러쌀 수 있다. 또한, 나머지 절연 영역(218b)은 제 1 표면(202s)의 일부를 덮고, 나머지 절연 영역(218b)의 상면은 제 2 표면(218s)을 정의한다.
도시된 실시예에 있어서, 핀(212)의 상부(214)는 제 2 표면(218s) 위로 제 1 높이(H1)를 갖는다. 일부 실시예에 있어서, 제 1 높이(H1)는 약 20nm 내지 약 50nm의 범위 내에 있다. 핀(222)의 상부(214)는 2개의 측벽(214w) 및 제 3 표면(214s)을 갖는다. 그러므로, 상부(214)는 반도체 디바이스(200)의 채널 영역을 형성하는데 사용된다. 일부 실시예에 있어서, 반도체 핀(212)은 또한 제 2 표면(218s)으로부터 제 1 표면(202s)으로 하향하여 연장하고 제 2 높이(H2)를 갖는 하부(216)를 더 포함한다. 일부 실시예에 있어서, 제 2 영역(H2)에 대한 제 1 높이(H1)의 비율은 약 0.2 내지 약 0.5이다. 상부(214)보다 융통성없는(rigid) 체적을 가지므로 하부(216)는 절연 영역(218b)의 높은 스트레스로 인한 반도체 디바이스(200)의 핀(212) 변형을 피할 수 있다.
그 다음에, 더미 게이트 스택(226)는 절연 영역(218b)의 제 2 표면(218s) 위에 형성되는 반면에, 게이트 스택(236)은 상부(214) 위로 형성되고, 절연 영역(218b)의 제 2 표면(218s)까지 연장한다. 일부 실시예에 있어서, 더미 게이트 스택(226) 및 게이트 스택(236) 각각은(도 10a 및 도 10b) 게이트 유전체층(222) 및 게이트 유전체층(222) 위의 게이트 전극층(224)을 포함한다.
게이트 스택[도 10a, 도 10b, 도 10c 및 도 10d에서 나타낸 더미 게이트 스택(226) 및 게이트 스택(236)과 같은]을 제조하기 위해 도 8a 및 도 8b의 구조는 상부(214)의 2개의 측벽(214w) 및 제 3 영역(214s)을 덮도록 게이트 유전체(222)를 형성하고 절연 영역(218b)의 제 2 표면(218s)을 가로질러 연장함으로써 생성된다. 도 8a는 일실시예에 따른 제조의 여러 단계 중 한 단계에서 반도체 디바이스(200)의 사시도이고, 도 8b는 도 8a의 a-a선을 따라 취해진 반도체 디바이스(200)의 단면도이다.
일부 실시예에 있어서, 반도체 유전체(222)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 하이-k 유전체를 포함할 수 있다. 하이-k 유전체는 금속 산화물을 포함한다. 하이-k 유전체에 사용되는 금속 산화물의 예는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및/또는 그 혼합의 산화물을 포함한다. 도시된 실시예에 있어서, 게이트 유전체(222)는 약 10옹스트롬 내지 30옹스트롬의 범위 내의 두께를 갖는 하이-k 유전체층이다. 게이트 유전체(222)는 원자층 증착(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 열적 산화, UV-오존 산화 또는 그 조합과 같은 적합한 공정을 이용하여 형성될 수 있다. 게이트 유전체(222)는 게이트 유전체(222)와 핀(212)의 상부(214)[즉, 반도체 디바이스(200)의 채널 영역] 사이의 손상을 감소시키기 위해 계면층(도시되지 않음)을 더 포함할 수 있다. 계면층은 실리콘 산화물을 포함할 수 있다.
그 다음에, 도 8a 및 도 8b, 및 도 1의 단계(108)에 도시된 바와 같이, 게이트 전극층(224)은 게이트 유전체(222) 위에 형성된다. 도시된 실시예에 있어서, 반도체 핀(212)의 상부(214)를 덮는 게이트 전극층(224)은 개별의 FinFET을 형성하는데 사용된다. 대안의 실시예에 있어서, 게이트 전극층(224)은 결과의 FinFET이 하나 이상의 핀을 포함하도록 하나 이상의 반도체 핀(212)(도시되지 않음)의 상부(214)을 덮는다.
일부 실시예에 있어서, 게이트 전극층(224)은 단층 또는 다층 구조를 포함할 수 있다. 적어도 하나의 실시예에 있어서, 게이트 전극층(224)은 폴리실리콘을 포함한다. 또한, 게이트 전극층(224)은 균일한 또는 불균일한 도핑으로 폴리실리콘이 도핑될 수 있다. 일부 실시예에 있어서, 게이트 전극층(224)은 N-일-함수 금속을 포함한다. N-일-함수 금속은 W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, 및 Zr의 그룹으로부터 선택된 금속을 포함한다. 일부 실시예에 있어서, 게이트 전극층(224)은 P-일-함수 금속을 포함한다. P-일-함수 금속은 TiN, WN, TaN, 및 Ru의 그룹으로부터 선택된 금속을 포함한다. 도시된 실시예에 있어서, 게이트 전극층(224)은 약 30nm 내지 약 60nm의 범위 내의 두께를 포함한다. 게이트 전극층(224)은 ALD, CVD, PVD, 도금, 또는 그 조합과 같은 적합한 공정을 이용하여 형성될 수 있다.
패터닝된 포토레지스트 물질의 층과 같은 패터닝된 마스크(232)는 스핀-온 코팅과 같은 적합한 공정에 의해 게이트 전극층(224) 위에 형성된다. 다른 예에 있어서, 하드 마스크층(도시되지 않음)은 게이트 전극층(224) 위에 형성되고, 패터닝된 포토레지스트층은 하드 마스크층 위에 형성되고, 이 후에 포토레지스트층의 패턴은 하드 마스크층에 전사되어 게이트 전극층(224) 위에 패터닝된 마스크층(232)을 형성한다. 하드 마스크층은 실리콘 산화물을 포함할 수 있다. 일부 대안의 실시예에 있어서, 하드 마스크트층은 실리콘 질화물 및/또는 실리콘 산화질화물을 선택적으로 포함할 수 있고, CVD 또는 PVD와 같은 방법을 이용하여 형성될 수 있다. 하드 마스크층은 약 100 내지 800옹스트롬의 범위 내의 두께를 포함한다. 적어도 하나의 실시예에 있어서, 패터닝된 마스크층(232)은 제 2 표면(218s) 위의[제 3 표면(214s) 위가 아님] 제 1 피쳐(232a), 및 제 3 표면(214s) 위의 제 2 피쳐(232b)를 포함한다.
그 지점까지의 처리 단계는 제 2 표면(218s) 위의 제 1 피쳐(232a) 및 제 3 표면(214s) 위의 제 2 피쳐(232b)를 포함하는 패터닝된 마스크층(232)을 갖는 기판(202)을 제공하였다. 종래에 있어서, 그 다음에 제1 및 제 2 피쳐(232a, 232b)는 제 2 표면(218s) 위의 더미 게이트 스택, 2개의 측벽(214w)과 제 3 표면(214s)을 덮는 게이트 스택을 형성하기 위해 아래 놓인 층[즉, 게이트 유전체(222) 및 게이트 전극층(224)]에 에칭 공정을 사용하여 전사될 수 있다. 제 2 표면(218s) 위의 패터닝된 게이트 전극층은 더미 게이트 전극이라고 하는 반면에, 2개의 측벽(214w)과 제 3 표면(214s)을 덮는 패터닝된 게이트 전극층은 게이트 전극이라고 한다. 그러므로, 게이트 전극은 핀(212)의 노광된 상부(214)의 채널부를 둘러싼다.
그러나, 고정된 에칭 공정을 사용하면 더미 게이트 전극의 구성은 핀(212)의 상부(214)가 노광됨에 따라 베이스로부터 베이스보다 넓은 저부까지 변경된다. 이것은 핀(212) 에지와 더미 게이트 전극 사이의 원치않은 잔여물을 발생시킴으로써 디바이스 불안정성 및/또는 디바이스 고장의 가능성을 증가시킬 수 있다.
따라서, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c 및 도 10d를 참조하여 이하 논의된 처리공정은 저부 및 저부보다 넓은 베이스를 포함하는 더미 게이트 전극을 형성하기 위해 게이트 전극층(224)을 에칭할 수 있다. 이것은 핀 에지와 더미 게이트 전극 사이의 원치않은 잔여물을 회피함으로써 디바이스 성능을 업그레이드시킬 수 있다.
게이트 스택[도 10a, 도 10b, 도 10c 및 도 10d에서 나타낸 더미 게이트 스택(226) 및 게이트 스택(236)과 같은]을 제조하기 위한 도 9a 및 도 9b, 및 도 1의 단계(112)에 도시된 바와 같이, 도 9a 및 도 9b의 구조는 제 1 에칭 공정(240)을 수행함에 의해 게이트 전극(230)의 베이스(230a) 및 더미 게이트 전극(220)의 베이스(220a)를 형성함으로써 생성된다. 도 9a는 일실시예에 따른 제조의 여러 단계 중 한 단계에서 반도체 디바이스(200)의 사시도이고, 도 9b는 도 9a의 a-a선을 따라 취해진 반도체 디바이스(200)의 단면도이다.
도 9a 및 도 9b를 참조하면, 그 다음에 제 1 피쳐(232a) 및 제 2 피쳐(232b)는 게이트 전극층(224)에 제 1 에칭 공정(240)을 이용하여 전사되어 게이트 전극(230)의 베이스(230a) 및 더미 게이트 전극(220)의 베이스(220a)를 형성할 수 있다. 일부 실시예에 있어서, 제 1 에칭 공정의 단계는 에칭 가스로서 SF6을 사용하여 약 10℃ 내지 50℃ 사이의 온도에서 약 100W 내지 1000W의 소스 전력 및 약 1mTorr 내지 40mTorr의 압력 하에 수행된다. 일부 실시예에 있어서, 에칭 가스는 Cl2, N2, CF4, CHF3, CH2F2, N2H2, O2, 또는 He를 더 포함할 수 있다.
게이트 스택[더미 게이트 스택(226) 및 게이트 스택(236)과 같은]을 제조하기 위한 도 10a, 도 10b, 도 10c, 및 도 10d, 및 도 1의 단계(112)에 도시된 바와 같이, 도 10a, 도 10b, 도 10c, 및 도 10d의 구조는 제 2 에칭 공정(250)을 수행함에 의해 게이트 전극(230)의 저부(230b) 및 더미 게이트 전극(220)의 저부(220b)를 형성함으로써 생성된다. 도 10a는 일실시예에 따른 제조의 여러 단계 중 한 단계에서 반도체 디바이스(200)의 사시도이고, 도 10b는 도 10a의 a-a선을 따라 취해진 반도체 디바이스(200)의 단면도이고, 도 10c는 도 10a의 b-b선을 따라 취해진 반도체 디바이스(200)의 단면도이다. 대안의 실시예에 있어서, 도 10d는 도 10a의 b-b선을 따라 취해진 반도체 디바이스(200)의 단면도이다.
도 10a, 도 10b, 도 10c, 및 도 10d를 참조하면, 하드 마스크로서 게이트 전극(230)의 베이스(230a) 및 더미 게이트 전극(220)의 베이스(220a)를 사용하여 나머지 게이트 전극층(224)을 남기도록 제 2 에칭 공정(250)이 수행되어 게이트 전극(230)의 저부(230b) 및 더미 게이트 전극(220)의 저부(220b)를 형성한다. 일부 실시예에 있어서, 제 2 에칭 공정(250)의 단계는 에칭 가스로서 BCl3을 사용하여 약 10℃ 내지 50℃ 사이의 온도에서 약 100W 내지 1000W의 소스 전력 및 약 1mTorr 내지 10mTorr의 압력 하에 수행된다. 일부 실시예에 있어서, 에칭 가스는 Cl2, N2, CF4, CHF3, CH2F2, N2H2, 또는 O2를 더 포함할 수 있다. 패터닝된 마스크층(232)은 이후에 박리될 수 있다.
도 10c 및 도 10d에 도시된 바와 같이, 반도체 디바이스(200)는 제 1 표면(202s)을 포함한 기판(202); 제 1 표면(202s)의 일부를 덮는 절연 영역(218b)으로서, 절연 영역(218b)의 상면은 제 2 표면(218s)을 정의하는 것인 절연 영역(218b); 절연 영역(218b) 내의 개구부를 관통하는 핀(212)으로서, 핀(212)의 상부(214)는 2개의 측벽(212w) 및 제 3 표면(212s)을 갖는 핀(212); 2개의 측벽(212w) 및 제 3 표면(212s)을 덮고, 제 1 베이스(230a) 및 제 1 저부(230b)를 포함하는 게이트 전극(230); 및 제 2 표면(218s) 위에 있고, 제 2 저부(220b) 및 제 2 저부(220b)보다 넓은 제 2 베이스(220a)를 포함하는 더미 게이트 전극(220)을 포함하며, 제 1 베이스(230a)의 폭(W1)과 제 1 저부(230b)의 폭(W2) 사이의 차는 제 1 폭 차를 정의하고 제 2 베이스(220a)의 폭(W3)과 제 2 저부(220b)의 폭(W4) 사이의 차는 제 2 폭 차를 정의하며, 제 2 폭 차는 제 1 폭 차보다 크다.
일부 실시예에 있어서, 제 1 베이스(230a)의 폭(W1)에 대한 제 1 저부(230b)의 폭(W2)의 비는 0.95 내지 1.05이다. 일부 실시예에 있어서, 제 2 베이스(220a)의 폭(W3)에 대한 제 2 저부(220b)의 폭(W4)의 비는 0.5 내지 0.9이다. 일부 실시예에 있어서, 제 1 폭 차에 대한 제 2 폭 차의 비는 2 내지 100이다. 일부 실시예에 있어서, 제 2 저부(220b)는 테이퍼드(tapered) 측벽(220t)(도 10c에 도시됨)을 포함한다. 일부 실시예에 있어서, 제 2 저부(220b)는 제 2 표면(218s)(도 10d에 도시됨)에 실질적으로 직교한다.
도시된 실시예에 있어서, 게이트 전극(230)과 더미 게이트 전극(220) 모두는 게이트-퍼스트(gate-first) 공정을 이용하여 제조된다. 그러므로, 게이트 전극(230)과 더미 게이트 전극(220)은 동일한 물질을 포함한다. 대안의 실시예에 있어서, 게이트 전극(230)과 더미 게이트 전극(220) 중 하나가 게이트-퍼스트 공정에 의해 제조되고, 다른 하나가 게이트-라스트(gate-last) 공정에 의해 제조되면, 게이트 전극(230)과 더미 게이트 전극(220)은 상이한 물질을 포함할 수 있다. 일부 실시예에 있어서, 게이트 전극(230)과 게이트 유전체(222)는 결합되어 게이트 스택(236)이라 한다. 일부 실시예에 있어서, 더미 게이트 전극(220)과 게이트 유전체(222)는 결합되어 게이트 스택(226)이라 한다.
반도체 디바이스(200)에는 소스/드레인 영역, 콘택/비아, 상호접속 금속층, 유전체층, 패시베이션층 등과 같은 다양한 피쳐를 형성하기 위해 추가의 CMOS 공정의 시행될 수 있다는 것이 이해된다. 더미 게이트 전극은 저부 및 저부보다 넓은 베이스를 포함한다는 것이 주시된다. 그러므로, 이러한 방식에서 핀 에지와 더미 게이트 전극 사이의 원치않은 잔여물은 감소되고 및/또는 회피될 수 있으므로 디바이스 성능을 업그레이드할 수 있다.
본 발명은 예시를 통해, 바람직한 실시예 측면에서 설명되었지만, 본 발명은 개시된 실시예에 한정되지 않음을 이해하여야 한다. 그에 반해서, 다양한 변경 및 유사한 구성(당업자에게 명백해지는 바와 같은)을 포함하도록 의도된다. 그러므로, 첨부된 청구항의 범위는 그러한 변경 및 유사한 구성을 모두 포함하기 위해 가장 넓은 해석에 부합되어야 한다.

Claims (9)

  1. 반도체 디바이스에 있어서,
    제 1 표면을 포함한 기판;
    상기 제 1 표면의 일부를 덮는 절연 영역;
    상기 절연 영역 위에 있고, 저부(bottom) 및 상기 저부 상에 상기 저부보다 넓은 베이스를 포함하는 더미 게이트 전극;
    상기 더미 게이트 전극 및 상기 절연 영역 사이에 개재된 더미 게이트 유전체로서, 상기 더미 게이트 유전체는 상기 더미 게이트 전극의 베이스보다 작은 폭을 갖는 것인, 상기 더미 게이트 유전체; 및
    상기 절연 영역 위에 있고, 상기 절연 영역 내의 개구부를 관통하는 핀(fin)을 포함하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 저부의 측벽들은 상기 절연 영역의 상면에 수직인 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 저부는 테이퍼드(tapered) 측벽을 포함하는 것인 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 더미 게이트 전극은 폴리-실리콘, N-일-함수 금속 또는 P-일-함수 금속을 포함하는 것인 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 베이스의 폭에 대한 상기 저부의 폭의 비는 0.5 내지 0.9인 반도체 디바이스.
  6. 반도체 디바이스에 있어서,
    제 1 표면을 포함한 기판;
    상기 기판의 일부를 덮는 절연 영역;
    상기 절연 영역 내의 개구부를 관통하는 핀(fin);
    상기 핀의 상부 위로 연장하고, 제 1 베이스 및 상기 제 1 베이스와 상기 기판 사이에 위치된 제 1 저부를 포함하는 게이트 전극; 및
    상기 절연 영역 위에 있고, 제 2 저부 및 상기 제 2 저부보다 넓은 제 2 베이스를 포함하는 더미 게이트 전극
    을 포함하고,
    상기 제 1 베이스의 폭과 상기 제 1 저부의 폭 사이의 차는 제 1 폭 차를 정의하고, 상기 제 2 베이스의 폭과 상기 제 2 저부의 폭 사이의 차는 제 2 폭 차를 정의하며, 상기 제 2 폭 차는 상기 제 1 폭 차보다 큰 것인 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 제 1 베이스의 폭에 대한 상기 제 1 저부의 폭의 비는 0.95 내지 1.05인 반도체 디바이스.
  8. 제 6 항에 있어서,
    상기 제 1 폭 차에 대한 상기 제 2 폭 차의 비는 2 내지 100인 반도체 디바이스.
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    기판의 위에 있는 절연 영역, 상기 절연 영역의 위에 있고 상기 절연 영역 내의 개구부를 관통하여 연장하는 핀 및 상기 절연 영역과 상기 핀 위의 더미 게이트 유전체를 갖는 상기 기판을 제공하는 단계;
    상기 핀의 위에 있고, 상기 절연 영역 위로 연장하는 게이트 전극층을 형성하는 단계;
    상기 게이트 전극층 위에 패터닝된 마스크층을 형성하는 단계; 및
    제 1 에칭 공정 및 제 2 에칭 공정을 수행하여 상기 핀의 상부 위로 연장하는 게이트 전극 및 상기 더미 게이트 유전체 위에 있는 더미 게이트 전극을 형성하는 단계를 포함하고,
    상기 더미 게이트 전극은 저부 및 상기 저부 상에 상기 저부보다 넓은 베이스를 포함하며, 상기 더미 게이트 유전체는 상기 더미 게이트 전극의 베이스보다 작은 폭을 갖는 것인, 반도체 디바이스 제조 방법.
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