KR100838398B1 - 반도체 소자의 리세스 게이트 제조방법 - Google Patents

반도체 소자의 리세스 게이트 제조방법 Download PDF

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Abstract

본 발명은 리세스패턴 형성시 소자분리영역의 산화막이 소실되어 소자의 전기적 특성이 감소되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 소자분리영역과 활성영역을 갖는 기판에 제1리세스패턴을 형성하는 단계, 상기 제1리세스패턴을 포함하는 결과물의 전면에 상기 소자분리영역 부분이 상기 활성영역 부분보다 더 두꺼운 보호막을 형성하는 단계, 상기 보호막의 일부를 산화시키는 단계, 상기 활성영역의 제1리세스패턴 바닥의 상기 보호막을 식각하여 상기 기판을 오픈시키는 단계, 상기 오픈된 기판을 식각하여 제2리세스패턴을 형성하는 단계, 상기 제2리세스패턴의 폭을 넓히는 단계를 포함하여 리세스패턴 형성시 소자분리막에 질화막질의 보호막을 형성하여 소자분리막의 소실을 방지함으로써 게이트와 패싱게이트의 거리를 확보하여 소자의 전기적 특성을 확보할 수 있는 효과가 있다.
리세스패턴, 식각선택비, 질화막, 산화막

Description

반도체 소자의 리세스 게이트 제조방법{METHOD FOR FABRICATING RECESS GATE IN SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 리세스 게이트를 나타내는 TEM사진,
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 리세스 게이트 제조방법을 설명하기 위한 공정 단면도,
도 3a는 증착방법에 따른 질화막의 스텝커버리지를 나타내는 그래프,
도 3b는 혼합비에 따른 질화막의 스텝커버리지를 나타내는 그래프,
도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 리세스 게이트를 나타내는 TEM사진.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판
12 : 소자분리막
13 : 희생산화막
14 : 하드마스크패턴
15A, 15B : 제1, 제2리세스패턴
16 : 보호막
17A : 측벽보호막
18A : 제3리세스패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 리세스 게이트 제조방법에 관한 것이다.
반도체소자의 고집적화에 따라 게이트의 채널 면적의 감소로 인하여 발생되는 Vt(THRESHOLD VOLTAGE) 및 리프레쉬(Refresh) Time 등의 전기적 특성을 증가시기기 위해 기판을 선택적으로 일부두께 식각하여 채널길이를 증가시키는 리세스 게이트구조를 도입 및 적용하고 있다.
그러나, 소자가 더욱 작아짐에 따라 패턴은 미세해지고 소자와 소자 사이가 가까워짐에 따라 채널 간의 면적을 넓힐 필요가 있다. 따라서, 리세스 패턴 하부 부분의 면적을 증가시켜 채널 면적을 더 증가시키는 벌브형 리세스 게이트구조가 제안되었다. 벌브형 리세스 게이트구조는 수직프로파일을 갖는 제1리세스패턴과 제1리세스패턴보다 폭이 넓은 제2리세스패턴으로 이루어질 수 있다.
그러나, 벌브형 리세스 게이트구조의 경우 메모리 소자의 고집적화, 소형화 및 고속화에 따라 소자에서 요구되는 게이트 라인의 면적이 점점 감소함에 따라 수 직패턴으로 형성되는 제1리세스패턴의 면적이 감소하고 있으며 이에 따라 벌브형 리세스 게이트구조를 형성하기 위해 제2리세스패턴의 폭을 넓히는 공정에서 제1리세스패턴의 측벽을 보호하는 산화막 스페이서의 두께 또한 감소하고 있다.
산화막 스페이서는 기판 상에 하드마스크패턴을 형성한 후 하드마스크패턴을 식각배리어로 기판을 식각하여 제1리세스패턴을 형성하고, 제1리세스패턴을 포함하는 결과물의 전면에 산화막을 형성한 후 제1리세스패턴의 바닥부 산화막 및 제1리세스패턴을 제외한 기판 상부에 산화막을 식각하여 제1리세스패턴의 측벽에만 잔류시켜 형성할 수 있다.
하드마스크패턴을 식각배리어로 기판을 식각할 때 실리콘식각가스를 사용하여 진행하기 때문에 산화막질의 소자분리막의 경우 거의 식각되지 않지만, 산화막 스페이서를 형성하기 위한 스페이서 하부 식각시, 식각 특성상 웨이퍼의 전반에 걸친 식각률의 차이를 극복하기 위해 통상적으로 30~50%의 과도 식각을 함에따라 동일한 산화막계열로 형성된 소자분리영역이 식각되어 게이트와 주변을 달리는 패싱 게이트와의 거리가 감소하여 상호 간섭이 형성되고 이로 인해 소자의 전기적 특성을 감소시키는 문제점이 있다(도 1 참조).
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 리세스패턴 형성시 소자분리영역의 산화막이 소실되어 소자의 전기적 특성이 감소되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 리세스 게이트 제조방법은 소자분리영역과 활성영역을 갖는 기판에 제1리세스패턴을 형성하는 단계, 상기 제1리세스패턴을 포함하는 결과물의 전면에 상기 소자분리영역 부분이 상기 활성영역 부분보다 더 두꺼운 보호막을 형성하는 단계, 상기 보호막의 일부를 산화시키는 단계, 상기 활성영역의 제1리세스패턴 바닥의 상기 보호막을 식각하여 상기 기판을 오픈시키는 단계, 상기 오픈된 기판을 식각하여 제2리세스패턴을 형성하는 단계, 상기 제2리세스패턴의 폭을 넓히는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자 제조시에 리세스패턴을 사용하는 게이트 라인 중 벌브형 리세스 게이트를 적용하는 게이트의 형성 방법에 관한 것으로 메모리 소자의 고집적화, 소형화 및 고속화에 따라 요구되어지는 게이트 라인의 면적이 점점 감소하여 리세스패턴 형성시 발생하는 문제를 방지하는 것을 그 특징으로 한다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 리세스 게이트 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(11)에 소자분리막(12)을 형성한다. 여기서, 기판(11)은 DRAM공정이 진행되는 반도체 기판일 수 있다. 소자분리막(12)은 기판(11)에 활성영역과 소자분리영역을 정의하기 위한 것으로, STI(Shallow Trench Isolation)공정을 통해 형성할 수 있다.
이어서, 기판(11) 상에 희생산화막(13)을 형성한다. 여기서, 희생산화막(13)은 열산화막 또는 플라즈마 산화막으로 형성할 수 있고, 소자분리막(12) 형성시 사용된 패드산화막일 수 있다.
이어서, 희생산화막(13) 상에 리세스패턴 영역이 오픈된 마스크패턴(14)을 형성한다. 여기서, 마스크패턴(14)은 폴리실리콘으로 형성할 수 있다. 마스크패턴(14)은 희생산화막(13) 상에 폴리실리콘층을 형성한 후, 폴리실리콘층 상에 감광막을 코팅하고 노광 및 현상으로 리세스패턴 영역이 오픈되도록 패터닝하여 감광막패턴을 형성하고, 감광막패턴으로 폴리실리콘층을 식각한 후 감광막패턴을 제거하여 형성할 수 있다.
도 2b에 도시된 바와 같이, 마스크패턴(14)을 식각배리어로 희생산화막(13) 및 기판(11)을 식각하여 제1리세스패턴(15A)을 형성한다. 제1리세스패턴(15A)은 수직프로파일을 갖고 형성된다.
제1리세스패턴(15A)을 형성하기 위한 식각공정은 희생산화막(13) 식각공정과 기판(11) 식각공정으로 나누어 진행된다. 먼저, 희생산화막(13) 식각공정을 진행한다. 이를 위해 산화막을 식각하기 위한 가스를 사용하는데 이때, 산화막질의 소자분리막(12)은 희생산화막(13)의 두께만큼 일부 소실된다. 희생산화막(13)의 식각이 완료된 후 기판(11) 식각공정을 진행한다. 이를 위해 실리콘을 식각하기 위한 가스 를 사용하는데 이때 폴리실리콘과 산화막의 식각속도는 적어도 20:1 이상으로 폴리실리콘의 식각속도가 매우 빠르기 때문에 소자분리막(12)은 거의 소실되지 않는다.
위와 같이, 희생산화막(13) 식각공정시 소자분리막(12)이 일부두께 소실되어 제2리세스패턴(15B)이 형성된다.
도 2c에 도시된 바와 같이, 제1 및 제2리세스패턴(15A, 15B)을 포함하는 결과물의 전면에 보호막(16)을 형성한다. 보호막(16)은 후속 공정에서 소자분리막(12)이 소실되는 것을 방지하기 위한 것으로, 산화막과 선택비를 갖는 물질로 형성하되 질화막으로 형성할 수 있다.
특히, 보호막(16)은 스텝커버리지가 나쁜 방법으로 질화막을 형성하여 제1리세스패턴(15A)과 제2리세스패턴(15B)에 형성되는 보호막(16)의 두께를 각각 다르게 형성할 수 있다. 제1 및 제2리세스패턴(15A, 15B)에 각각 보호막의 두께를 다르게 형성하기 위해 증착방법 및 소스가스 함유량을 조절할 수 있는데 이에 대해 도 3a 및 도 3b에서 자세히 설명하기로 한다.
도 3a는 증착방법에 따른 질화막의 스텝커버리지를 나타내는 그래프이다.
도 3a를 참조하면, LP CVD(Low Pressuer Chemical Vapor Deposition)의 경우 스텝커버리지는 99.4％(측벽/상부), 96.5％(바닥/상부)로 매우 높은 반면, PE CVD(Plasma Enhanced Chemical Vapor Deposition)의 경우 41.5％(바닥/상부), 37.8％(측벽/상부)로 매우 열악한 것을 알 수 있다. 이때, 측벽/상부는 상부두께에 따른 측벽두께의 비를 나타내고, 바닥/상부는 상부두께에 따른 바닥두께의 비를 나타낸다.
도 3b는 혼합비에 따른 질화막의 스텝커버리지를 나타내는 그래프이다.
도 3b를 참조하면, SiH4/NH3의 비가 0.125인 경우 90.3％(측벽/상부), 83.4％(바닥/상부)로 스텝커버리지가 좋은데 반해, SiH4/NH3의 비가 0.375인 경우 72.8％(측벽/상부), 72.1％(바닥/상부)로 스텝커버리지가 나빠지는 것을 알 수 있다.
따라서, 본 실시예에서는 PE CVD방법으로 SiH4/NH3의 비를 0.375 내지 0.625로 조절하여 보호막(16)을 할 수 있다. 이렇듯, 스텝커버리지가 나쁜 보호막(16)을 형성하면 제1리세스패턴(15A)의 측벽 및 바닥부에는 얇은 두께의 보호막이, 제1리세스패턴(15A)에 비해 깊이가 얕은 제2리세스패턴(15B)의 측벽은 얇은 두께의 보호막(16)이 바닥부에는 두꺼운 두께의 보호막(16)이 각각 형성될 수 있다. 보호막(16)의 형성이 완료되는 시점에서 제1리세스패턴(15A)의 바닥부에 형성된 보호막(16)의 두께는 적어도 50Å이하(10Å∼50Å), 제2리세스패턴(15B)의 바닥부에 형성된 보호막(16)의 두께는 적어도 100Å이상(100Å∼200Å)이 되도록 할 수 있다.
도 2d에 도시된 바와 같이, 보호막(16)의 일부를 산화막(17)으로 바꾼다. 이를 위해 라디칼 옥시데이션(Radical Oxidation)을 실시할 수 있다. 산화공정을 통해 얇은 두께로 형성된 제1리세스패턴(15A)의 측벽 및 바닥부의 보호막(16)은 모두 산화막(17)으로 바뀌고, 제2리세스패턴(15B)의 측벽에 형성된 보호막(16)과 바닥부의 보호막(16)의 일부가 산화막으로 바뀐다. 또한, 제1 및 제2리세스패턴(15A, 15B)이 형성되지 않은 기판(11) 상부의 보호막(16)도 일부두께 산화막(17)으로 바뀐다. 따라서, 전체 구조에 균일한 두께의 산화막(17)이 형성된다.
이하, 일부 두께가 산화막으로 바뀐 보호막(16)을 '보호막(16A)'이라고 한다.
도 2e에 도시된 바와 같이, 제1리세스패턴(15A) 바닥부의 산화막(17)을 식각한다. 산화막(17)의 식각은 에치백(Etch Back)으로 진행할 수 있고, 에치백을 통해 산화막(17)은 제1 및 제2리세스패턴(15A, 15B)의 측벽에만 잔류하여 후속 공정에서 제1 및 제2리세스패턴(15A, 15B)의 측벽보호막역할을 할 수 있다. 산화막(17) 식각시 식각 특성상 웨이퍼의 전반에 걸친 식각률의 차이를 극복하기 위해 통상적으로 30％∼50％의 과도식각을 진행하게 되는데 이때, 제2리세스패턴(15B)의 바닥부에 질화막질의 보호막(16A)이 형성되어 있기 때문에 산화막(17)과의 식각선택비를 확보하여 소자분리막(12)이 소실되지 않는다.
이하, 측벽에 잔류하는 산화막(17)을 '측벽보호막(17A)'이라고 한다.
도 2f에 도시된 바와 같이, 제1리세스패턴(15A) 바닥부의 기판(11)을 식각하여 제3리세스패턴(18)을 형성한다. 제3리세스패턴(18) 형성시 실리콘을 식각하기 위한 가스 즉, Cl2 또는 HBr을 사용하여 식각하는데, 이는 질화막질의 보호막(16A)과 식각선택비를 확보하여 소자분리막(12)이 소실되지 않는다.
도 2g에 도시된 바와 같이, 제3리세스패턴(18, 도 2f 참조)을 등방성 식각하여 제1리세스패턴(15A)보다 폭이 넓어지도록 바꾼다. 본 실시예에서는 등방성 식각이 완료된 제3리세스패턴(18A)이 둥근 볼(Ball)형태지만 이외에 여러 다각형모양으로 형성될 수 있다.
이어서, 보호막(16A), 측벽산화막(17A) 및 희생산화막(13)을 제거한다.
도 2h에 도시된 바와 같이, 제1 및 제3리세스패턴(15A, 18A)을 포함하는 결과물의 전면에 게이트절연막(19)을 형성한다. 여기서, 게이트절연막(19)은 산화막일 수 있고, 산화막은 열산화막 또는 플라즈마 산화막일 수 있다.
이어서, 게이트절연막(19) 상에 일부는 제1 및 제3리세스패턴(15A, 18A)에 매립되고 나머지는 기판(11) 상부로 돌출되는 게이트패턴(20)을 형성한다. 여기서, 게이트패턴(20)은 폴리실리콘전극(20A), 금속계전극(20B)과 게이트하드마스크(20C)의 적층구조일 수 있고, 금속계전극(20B)은 금속 또는 금속실리사이드일 수 있으며 금속은 텅스텐, 금속실리사이드는 텅스텐실리사이드일 수 있다. 또한, 게이트하드마스크(20C)는 질화막일 수 있다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 리세스 게이트를 나타내는 TEM사진이다.
도 4를 참조하면, 소자분리막의 손실이 거의 없는 것을 알 수 있다. 이를 명확히 하기 위해 도 1과 비교하면 도 1에서 소자분리막의 손실과 확연히 비교되는 것을 알 수 있다. 이렇듯, 소자분리막의 손실을 방지하여 활성영역을 달리는 게이트와 소자분리영역을 달리는 패싱게이트와의 거리를 확보하여 소자의 전기적 특성을 확보할 수 있다.
본 발명은 제1리세스패턴(15A) 형성 후, 제1리세스패턴(15A)을 포함하는 결 과물의 전면에 스텝커버리지가 나쁜 질화막질의 보호막(16)을 형성하고, 산화공정 및 식각공정을 통해 보호막(16)의 일부두께를 측벽보호막(17A)을 형성함으로써 제1리세스패턴(15A)보다 얕은 깊이로 형성된 제2리세스패턴(15B) 부분에서 보호막(16)이 소자분리막(12)을 보호하여 손실을 방지할 수 있는 장점이 있다.
따라서, 활성영역을 달리는 게이트와 소자분리영역을 달리는 패싱게이트와의 거리가 감소하여 상호 간섭이 형성되는 것을 방지함으로써 소자의 전기적 특성을 확보할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 리세스패턴 형성시 소자분리막에 질화막질의 보호막을 형성하여 소자분리막의 소실을 방지함으로써 게이트와 패싱게이트의 거리를 확보하여 소자의 전기적 특성을 확보할 수 있는 효과가 있다.

Claims (13)

  1. 활성영역과 소자분리영역을 갖는 기판에 상기 활성영역에는 제1리세스패턴을 형성하고 상기 소자분리영역에는 제2리세스패턴을 형성하는 단계;
    상기 제1리세스패턴을 포함하는 결과물의 전면에 상기 소자분리영역 부분이 상기 활성영역 부분보다 더 두꺼운 보호막을 형성하는 단계;
    상기 보호막의 일부를 산화시키는 단계;
    상기 활성영역의 제1리세스패턴 바닥의 상기 보호막을 식각하여 상기 기판을 오픈시키는 단계;
    상기 오픈된 기판을 식각하여 제3리세스패턴을 형성하는 단계; 및
    상기 제3리세스패턴의 폭을 넓히는 단계
    를 포함하는 반도체 소자의 리세스 게이트 제조방법.
  2. 제1항에 있어서,
    상기 보호막은 질화막인 것을 특징으로 하는 반도체 소자의 리세스 게이트 제조방법.
  3. 제2항에 있어서,
    상기 보호막은 PECVD(Plasma Enhanced Chemical Vapor Deposition)으로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 제조방법.
  4. 제3항에 있어서,
    상기 보호막은 SiH4와 NH3의 혼합가스를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 제조방법.
  5. 제1항에 있어서,
    상기 보호막을 일부 산화시키는 단계는,
    상기 활성영역의 보호막은 모두 산화시키고, 상기 소자분리영역의 보호막은 일부 잔류시키는 것을 특징으로 하는 반도체 소자의 리세스 게이트 제조방법.
  6. 제5항에 있어서,
    상기 보호막의 일부를 산화시키는 단계는,
    라디칼 산화(Radical Oxidation)로 실시하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 제조방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제1항에 있어서,
    상기 보호막을 식각하는 단계 후,
    식각된 상기 보호막 두께의 30％∼50％만큼 과도식각을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 제조방법.
  12. 제1항에 있어서,
    상기 제1리세스패턴은 상기 제2리세스패턴보다 더 깊도록 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 제조방법.
  13. 제12항에 있어서,
    상기 제1리세스패턴을 형성하는 단계는,
    실리콘과 산화막의 식각선택비가 20∼30:1인 가스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 제조방법.
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